JP4812243B2

JP4812243B2 - 可変遅延線

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Publication number: JP4812243B2
Application number: JP2003351896A
Authority: JP
Inventors: 逸朗勝俣; 篤美小林; 正彦横山
Original assignee: Soshin Electric Co Ltd
Current assignee: Soshin Electric Co Ltd
Priority date: 2002-10-10
Filing date: 2003-10-10
Publication date: 2011-11-09
Anticipated expiration: 2023-10-10
Also published as: JP2004153815A

Description

本発明は、可変リアクタンス素子を有する可変遅延線に関する。

近年、商用の無線通信機器に用いられている可変遅延線は、前記無線通信機器が有する送受信周波数帯を、信号の通過帯域とするバンドパスフィルタである。前記可変遅延線は、前記バンドパスフィルタの結合容量を変化して前記通過帯域を変化させることにより、当該可変遅延線が有する遅延時間の絶対値（以下、絶対遅延時間と記す）を変化させるという特徴を備えている。

従来の可変遅延線１００は、図１５に示すように、入力端子１０２と出力端子１０４との間に、コンデンサ１０６、１０８と可変容量コンデンサ１１０とが直列に接続され、可変容量コンデンサ１１０の一端及び他端とアースとの間には、第１及び第２の共振回路１１２、１１４がそれぞれ接続されることによって構成されている（特許文献１参照）。

そして、可変遅延線１００の入力端子１０２から所定の入力信号を供給したとき、出力端子１０４からは、図１６に示す所定の絶対遅延時間を有する出力信号が出力される。この場合、図１７に示す可変容量コンデンサ１１０の結合容量Ｃが変化すると、前記絶対遅延時間は、図１８に示すように変化する。例えば、結合容量ＣをＣ１からＣ２又はＣ３（Ｃ１＞Ｃ２＞Ｃ３）に変化させると絶対遅延時間が増加する。結合容量Ｃの調整範囲が広ければ、可変遅延線１００における絶対遅延時間の変化量（以下、可変遅延時間と記す）の範囲も拡大する。

一方、結合容量Ｃを減少させた場合、可変遅延線１００の通過帯域の帯域幅が狭くなり、図１７に示す可変遅延線１００の伝送特性が減衰するとともに、図１８に示す不整合減衰量が増加する。

特開２００１−１１９２０６号公報

この場合、結合容量Ｃが変化すると、図１５に示す入力端子１０２側のコンデンサ１０６及び第１の共振回路１１２と、出力端子１０４側のコンデンサ１０８及び第２の共振回路１１４とのバランスが崩れ、可変遅延線１００における入力インピーダンスの値と出力インピーダンスの値とが変動する。これによって、可変遅延線１００において、インピーダンスマッチングを取ることが困難となる。そのため、図１８に示す不整合減衰量が増加する。また、図１７に示す伝送特性が大幅に減衰して可変遅延線１００における伝送損失が増加し、図１６に示す絶対遅延時間の偏差が増加する。

このような状態で、図１５に示す可変遅延線１００と他の電子部品とを入力端子１０２及び出力端子１０４を介して接続しても、可変遅延線１００と他の電子部品とのインピーダンスマッチングを取ることは困難である。従って、可変遅延線１００及び無線通信機器の伝送損失は、より一層増加する。また、上記した偏差が大きいので、可変遅延線１００の通過帯域が縮小され、出力端子１０４から出力される出力信号の歪みが顕著になる。

例えば、実際の無線通信機器に可変遅延線１００を搭載する場合、少なくとも０．５ｎｓ程度の可変遅延時間が必要である。しかしながら、図１６〜図１８に示すように、０．４ｎｓ程度の可変遅延時間で伝送特性の低下と不整合減衰量の増加とが発生するので、所望の特性を有する可変遅延線１００を実現することは困難である。

本発明は上記した問題を解決するためになされたものであり、可変遅延線にハイブリッドカプラと可変リアクタンス素子とを搭載し、このハイブリッドカプラの２つの出力端子にそれぞれ可変リアクタンス素子を接続することによって、入力インピーダンスと出力インピーダンスとの変動を抑制して、絶対遅延時間の偏差を低下できるとともに、可変遅延時間の増加と通過帯域の広帯域化とを図ることができる可変遅延線を提供することを目的とする。

上記した問題を解決するために、本発明に係る可変遅延線は、入力信号が供給される入力端子と、互いの位相差が９０°である第１及び第２の出力信号をそれぞれ出力する第１及び第２の出力端子と、前記第１及び第２の出力信号に基づく反射信号を第３の出力信号として出力するアイソレーション端子とを備えたハイブリッドカプラと、前記第１の出力端子に接続される第１のリアクタンス部と、前記第２の出力端子に接続される第２のリアクタンス部とを有し、前記第１及び第２のリアクタンス部は、略同一のリアクタンスを有する第１及び第２の可変リアクタンス素子を有する。

この場合、互いに略同一のリアクタンスを有する第１及び第２のリアクタンス部の一端が第１及び第２の出力端子に接続され、前記第１及び第２のリアクタンス部の他端はアースに接続され接地されている。

前記入力端子に入力信号を供給したとき、第１の出力端子には入力信号とは同相の第１の出力信号が出力される。一方、第２の出力端子には入力信号に対して９０°の位相差を有する第２の出力信号が出力される。従って、第１及び第２の出力信号の位相差は９０°である。

このとき、前記第１及び第２の出力端子に対し前記第１及び第２のリアクタンス部が接続されているので、前記第１及び第２の出力信号によって、前記第１及び第２の出力端子には第１及び第２の反射信号が発生する。また、前記アイソレーション端子には、前記第１及び第２の反射信号の合成信号である反射信号が出力される。この反射信号は入力信号に対し１８０°の位相差を持つ。前記アイソレーション端子と前記入力端子との間はアイソレータとして機能するため、前記反射信号による反射波は、前記アイソレーション端子から前記入力端子に伝搬する途中で減衰し、前記入力端子で出力されることはない。

これによって、前記ハイブリッドカプラと前記第１及び第２のリアクタンス部とによって、前記可変遅延線における入力インピーダンス及び出力インピーダンスの変動を抑制することができる。そのため、絶対遅延時間の偏差を低下させることができるとともに、低い伝送損失と広い通過帯域と歪みの少ない第３の出力信号とを有する可変遅延線を実現することができる。従って、前記可変遅延線が搭載された無線通信機器の信頼性を高めることができる。

また、前記第１及び第２のリアクタンス部がそれぞれ有する前記第１及び第２の可変リアクタンス素子のリアクタンスをそれぞれ同一量だけ変化させることによって、前記第１及び第２のリアクタンス部のリアクタンスを同一量だけ変化させることができる。これにより、前記反射信号が所望の値だけ変化し、前記可変遅延線の絶対遅延時間が所定量だけ変化する。従って、前記第１及び第２の可変リアクタンス素子のリアクタンスを所定量だけ変化させることにより、所望の絶対遅延時間と可変遅延時間とを有する可変遅延線を実現することが可能となる。

また、前記第１のリアクタンス部は、第１のコンデンサ、前記第１の可変リアクタンス素子としての第１の可変容量素子及び第１の共振回路の直列回路を有し、前記第２のリアクタンス部は、前記第１のコンデンサと略同一の静電容量を有する第２のコンデンサ、前記第１の可変容量素子と略同一のリアクタンスを有する前記第２の可変リアクタンス素子としての第２の可変容量素子及び第２の共振回路の直列回路を有することが望ましい。

この場合、前記第１及び第２の可変容量素子の静電容量を変化させることによって、前記第１及び第２の可変容量素子のアドミタンスが変化する。これによって、前記第１及び第２のリアクタンス部のリアクタンス及びアドミタンスが変化するので、絶対遅延時間及び可変遅延時間を所望の値に調整することができる。

また、第１及び第２の共振回路は、それぞれ共振周波数を有しているので、前記共振周波数によって前記可変遅延線の通過帯域における中心周波数が決定される。従って、前記直列回路の構成により、所望の通過帯域と絶対遅延時間及び可変遅延時間とを有する可変遅延線を得ることが可能となる。

また、上記した可変遅延線の回路構成では、絶対遅延時間を変化させることによって可変遅延線の位相が変化する。また、前記回路構成では、前記第１及び第２の共振回路における共振周波数を変化させたとしても、前記可変遅延線の帯域幅が広ければ前記絶対遅延時間はほとんど変化しないが、前記可変遅延線の位相だけは変化する。

そこで、可変遅延線における位相の変化を抑制するために、第３のコンデンサ及び可変リアクタンス素子としての第３の可変容量素子の直列回路が前記第１の共振回路に並列に接続され、第４のコンデンサ及び可変リアクタンス素子としての第４の可変容量素子の直列回路が前記第２の共振回路に並列に接続されることが望ましい。これによって、可変遅延線の絶対遅延時間及び第１及び第２の共振回路の共振周波数が変化しても、第３及び第４の可変容量素子が有する静電容量を調整することによって、前記絶対遅延時間及び前記各共振周波数の変化による第３の出力信号の位相の変化を補償することができる。従って、前記位相を変化させることなく、前記絶対遅延時間と前記共振周波数とを変化させることができる。

また、前記第１及び第２の共振回路は、ＬＣ共振回路、分布定数回路による共振回路又は誘電体共振器であることが望ましい。また、前記第１〜第４の可変容量素子は、静電容量を可変できるような回路素子であることが望ましく、このような回路素子にはバラクタダイオード、トリマコンデンサ等がある。

さらに、上述した可変遅延線において、複数のセラミック層を積層してセラミックスの一体構造体を形成し、このセラミックスの一体構造体が、前記ハイブリッドカプラが形成されるセラミック層と、前記第１及び第２の共振回路が形成されるセラミック層と、少なくとも前記第１及び第２のコンデンサが形成されるセラミック層とを有するようにしてもよい。これにより、可変遅延線を構成する回路素子の大部分が、前記セラミックスの一体構造体の内部に形成されるので、より小型化された可変遅延線を実現することができる。

本発明に係る可変遅延線によれば、可変遅延線にハイブリッドカプラと可変リアクタンス素子とを搭載し、前記ハイブリッドカプラの２つの出力端子にそれぞれ可変リアクタンス素子を接続しているので、可変遅延線における入力インピーダンスと出力インピーダンスとの変動を抑制することができるとともに、絶対遅延時間及び可変遅延時間を所望の値に設定でき、通過帯域の広帯域化を図ることができる。

以下、本発明に係る可変遅延線の実施の形態例（以下、本実施の形態に係る可変遅延線と記す）を、図１〜図１４を参照しながら説明する。

本実施の形態に係る可変遅延線１０は、図１に示すように、ハイブリッドカプラ１２と、ハイブリッドカプラ１２の第１及び第２の出力端子１４、１６に接続された第１及び第２のリアクタンス部１８、２０とを有する。

ハイブリッドカプラ１２は、第１及び第２の出力端子１４、１６のほかに、入力信号が供給される入力端子２２と、第１及び第２の出力端子１４、１６から出力された第１及び第２の出力信号に基づく反射信号が、可変遅延線１０の出力信号（第３の出力信号）として出力されるアイソレーション端子２４とを備えている。この場合、第１の出力端子１４は、入力端子２２に供給される入力信号に対して同相の第１の出力信号が出力される０°の出力端子であり、第２の出力端子１６は、前記入力信号に対して９０°の位相差を有する第２の出力信号が出力される９０°の出力端子である。

第１及び第２のリアクタンス部１８、２０は、略同一のリアクタンスＸを有するとともに、その一端は第１及び第２の出力端子１４、１６に接続され、他端はアースで接地されている。第１及び第２のリアクタンス部１８、２０の内部には、図２に示すように、可変リアクタンス素子としての第１及び第２の可変容量素子２６、２８と、第１及び第２の共振回路３０、３２との直列回路から構成されている。第１及び第２の可変容量素子２６、２８は、その結合容量Ｃを変化させることによって、リアクタンスＸを変化できるものであればよく、このような回路素子としては、バラクタダイオード、トリマコンデンサ等がある。また、第１及び第２の共振回路３０、３２は、ＬＣ共振回路、分布定数回路からなる共振回路又は誘電体共振器が望ましい。

次に、本実施の形態に係る可変遅延線１０の動作について説明する。

先ず、図１に示す可変遅延線１０の入力端子３４に入力信号を供給すると、入力端子２２を介してハイブリッドカプラ１２に前記入力信号が供給される。このとき、第１及び第２の出力端子１４、１６には、第１及び第２の出力信号が出力される。この場合、前記第１及び第２の出力信号の位相差は９０°である。

第１及び第２の出力端子１４、１６は、第１及び第２のリアクタンス部１８、２０を介して接地されているので、第１及び第２の出力端子１４、１６には、第１及び第２の反射信号が発生する。そして、前記第１及び第２の反射信号の合成信号である反射信号がアイソレーション端子２４に出力され、前記反射信号が可変遅延線１０の出力信号、すなわち第３の出力信号として出力端子３６に出力される。前記反射信号は、前記入力信号に対し１８０°の位相差を持つ。

アイソレーション端子２４と入力端子２２との間は、アイソレータとして機能するので、前記反射信号の反射波は、アイソレーション端子２４から入力端子２２に伝搬するが途中で減衰するので、入力端子２２に出力されることはない。つまり、前記反射波は、可変遅延線１０の入力インピーダンス及び出力インピーダンスに影響を及ぼさない。従って、ハイブリッドカプラ１２と第１及び第２のリアクタンス部１８、２０とによって、可変遅延線１０における入力インピーダンス及び出力インピーダンスの変動を抑制することができる。これによって、可変遅延線１０におけるインピーダンスマッチングを容易に行うことができる。

また、第１及び第２のリアクタンス部１８、２０が有する第１及び第２の可変容量素子２６、２８の結合容量Ｃをそれぞれ同一量だけ変化させることによって、第１及び第２のリアクタンス部１８、２０のリアクタンスＸを同一量だけ変化させることができる。これにより、第３の出力信号を所望の値だけ変化させることが可能となる。そのため、可変遅延線１０の前記第３の出力信号が有する絶対遅延時間を所定量だけ変化させることができるとともに、可変遅延時間を所望の値に設定することができる。従って、第１及び第２の可変容量素子２６、２８の結合容量Ｃを所定量だけ変化させることにより、所望の絶対遅延時間と可変遅延時間とを有する可変遅延線１０を実現することが可能となる。

また、第１及び第２の共振回路３０、３２は、それぞれ共振周波数を有している。この共振周波数によって可変遅延線１０の通過帯域における中心周波数が決定される。つまり、前記共振周波数を所望の値に設定することで、所望の通過帯域を有する可変遅延線１０を得ることが可能となる。

本実施の形態に係る可変遅延線１０の構成及び動作は上記した通りであるが、その構成例である第１〜第３の具体例に係る可変遅延線１０Ａ〜１０Ｃについて、図３〜図１４を参照しながら以下に説明する。

図３に示す第１の具体例に係る可変遅延線１０Ａは、図１及び図２に示す本実施の形態に係る可変遅延線１０と略同じ構成を有しているが、以下の点で異なる。

図３に示すように、第１及び第２のリアクタンス部１８、２０が、第１及び第２のコンデンサ３８、４０と、第１及び第２の可変容量素子２６、２８から置き換えられた第１及び第２のバラクタダイオード４２、４４と、第１及び第２の共振回路３０、３２から置き換えられた第１及び第２のλ／４誘電体共振器４６、４８とを有する直列回路である。

この場合、第１及び第２のコンデンサ３８、４０の一端は第１及び第２の出力端子１４、１６に接続され、その他端は第１及び第２のバラクタダイオード４２、４４のカソード端子Ｋ１、Ｋ２に接続されている。また、第１及び第２のバラクタダイオード４２、４４のアノード端子Ａ１、Ａ２は第１及び第２のλ／４誘電体共振器４６、４８に接続されている。さらに、前記カソード端子Ｋ１、Ｋ２には、直流電圧が供給可能となるように、第１及び第２の電圧制御端子５０、５２が接続されている。

第１の具体例に係る可変遅延線１０Ａでは、第１及び第２の電圧制御端子５０、５２から第１及び第２のバラクタダイオード４２、４４に、図示しない抵抗又はコイルを介して、それぞれ略同一値の直流電圧を供給したとき、前記直流電圧の値に対応して該第１及び第２のバラクタダイオード４２、４４の結合容量Ｃが同一量だけ変化する。具体的には、前記直流電圧が増加すると第１及び第２のバラクタダイオード４２、４４の結合容量Ｃが減少する。

結合容量ＣがＣ＝Ｃ１からＣ＝Ｃ２又はＣ＝Ｃ３まで変化すると（Ｃ１＞Ｃ２＞Ｃ３）、第１及び第２のリアクタンス部１８、２０におけるアドミタンスが変化して、図４に示すように、可変遅延線１０Ａの絶対遅延時間が増加する。この場合、結合容量Ｃを広い範囲で可変できる第１及び第２のバラクタダイオード４２、４４を、図３に示す可変遅延線１０Ａに搭載すれば、より広い可変遅延時間を有する可変遅延線１０Ａを得ることができる。

例えば、出力端子３６に出力される第３の出力信号について、その絶対遅延時間の最小値が１ｎｓ程度となるように、第１及び第２のリアクタンス部１８、２０を構成する回路素子の値を適宜調整すれば、図４に示すように、１００ＭＨｚ以上の周波数帯域に対する絶対遅延時間の偏差を０．１ｎｓ以下に抑制することができるとともに、可変遅延時間を１ｎｓにまで増加することができる。

また、第１の具体例に係る可変遅延線１０Ａにおいて、絶対遅延時間が２ｎｓ程度まで変化しても、図５に示す伝送特性及び図６に示す不整合減衰量はほとんど変化しない。そのため、可変遅延線１０Ａの通過帯域を６０ＭＨｚ以上の広い帯域幅とすることが可能となる。

ところで、第１の具体例に係る可変遅延線１０Ａにおいて、結合容量Ｃを変化させて絶対遅延時間を変化させると、可変遅延線１０Ａの第３の出力信号の位相が変化する。また、第１及び第２のλ／４誘電体共振器４６、４８の共振周波数を変化させて可変遅延線１０Ａの通過帯域における中心周波数を変化させても、可変遅延線１０Ａの帯域幅が広いと第３の出力信号の絶対遅延量はほとんど変化しないが、可変遅延線１０Ａの第３の出力信号の位相だけは変化する。

図７に示す第２の具体例に係る可変遅延線１０Ｂは、図３に示す第１の具体例に係る可変遅延線１０Ａと略同じ構成を有しているが、第３及び第４のコンデンサ５４、５６と可変リアクタンス素子としての第３及び第４の可変容量素子である第３及び第４のバラクタダイオード５８、６０とが、第１及び第２のλ／４誘電体共振器４６、４８に対し並列に接続されて構成されている。

この場合、第３及び第４のコンデンサ５４、５６の一端は第１及び第２のバラクタダイオード４２、４４のアノード端子Ａ１、Ａ２に接続され、その他端は第３及び第４のバラクタダイオード５８、６０のカソード端子Ｋ１、Ｋ２に接続されている。また、第３及び第４のバラクタダイオード５８、６０のアノード端子Ａ３、Ａ４は、アースに接続されて接地されている。さらに、第３及び第４のバラクタダイオード５８、６０のカソード端子Ｋ３、Ｋ４には、直流電圧が供給可能となるように、第３及び第４の電圧制御端子６２、６４が接続されている。

第２の具体例に係る可変遅延線１０Ｂでは、第３及び第４の電圧制御端子６２、６４から第３及び第４のバラクタダイオード５８、６０に、図示しない抵抗又はコンデンサを介して、それぞれ略同一値の直流電圧を供給したとき、前記直流電圧の値に対応して該第３及び第４のバラクタダイオード５８、６０の結合容量Ｃが同一量だけ変化する。これによって、第１及び第２のバラクタダイオード４２、４４の結合容量Ｃの変化による絶対遅延時間の変化と、第１及び第２のλ／４誘電体共振器４６、４８の共振周波数の変化による中心周波数の変化とに基づく、可変遅延線１０Ｂの第３の出力信号における位相の変化を補償することができる。

具体的には、第３及び第４のバラクタダイオード５８、６０の結合容量Ｃｖを、Ｃｖ＝Ｃ４からＣｖ＝Ｃ５又はＣｖ＝Ｃ６に変化させることによって（Ｃ４＞Ｃ５＞Ｃ６）、図８及び図９に示すように、可変遅延線１０Ｂの絶対遅延時間に影響を与えることなく、第３の出力信号の位相を変化させることが可能である。これによって、可変遅延線１０Ｂにおける第３の出力信号の位相を所定の値に保持させながら絶対遅延時間を変化させることができ、所望の絶対遅延時間と可変遅延時間とを有する可変遅延線１０Ｂを実現することができる。

図１０〜図１４に示す第３の具体例に係る可変遅延線１０Ｃは、図３に示す第１の具体例に係る可変遅延線１０Ａと略同じ回路構成を有しているが、以下の点で異なる。

先ず、図１０に示すように、第１及び第２の電圧制御端子５０、５２は、抵抗７４、７６を介して、第１及び第２のバラクタダイオード４２、４４のカソード端子Ｋ１、Ｋ２に接続されている。そして、図１１〜図１５に示すように、可変遅延線１０Ｃは、複数のセラミック層Ｓ１〜Ｓ１１を積層してから、焼成して一体化されたセラミック基板（一体構造体）７８を有している。

具体的には、第３の具体例に係る可変遅延線１０Ｃは、図１１及び図１２に示すように、セラミック基板７８の表面に複数の配線パターンが形成され、これらの配線パターン上に第１及び第２のバラクタダイオード４２、４４及び抵抗７４、７６が実装されると共に、上述した回路素子以外の回路素子はセラミック基板７８内に形成されている。

セラミック基板７８の上面７８ｅの略全面は、該セラミック基板７８に対する上蓋である金属製のケース８０によって覆われている。このケース８０の４つの側面の下部には、その中央部分に脚部８０ａ〜８０ｄが形成されている。そのため、脚部８０ａ〜８０ｄが上面７８ｅと当接するように、セラミック基板７８とケース８０とを重ね合わせると、上述したように、上面７８ｅの略全面がケース８０で覆われるが、ケース８０の４つの側面のうち、脚部８０ａ〜８０ｄが形成されていない四隅のコーナ部分と、上面７８ｅの四隅のコーナ部分との間には、隙間８１が形成される。

セラミック基板７８の表面である第１〜第４の側面７８ａ〜７８ｄのうち、第１及び第４の側面７８ａ、７８ｄの中央部分には、図１１及び図１２に示すように、表面アース電極８２ａ、８２ｄが、該セラミック基板７８の上面７８ｅから底面７８ｆにかけて、それぞれ形成されている。

また、第１の側面７８ａのうち、第２の側面７８ｂ寄りの箇所には、入力端子３４が、セラミック基板７８の上面７８ｅから底面７８ｆにかけて形成されている。一方、第１の側面７８ａのうち、第２の側面７８ｂに対向する第３の側面７８ｃ寄りの箇所には、出力端子３６がセラミック基板７８の上面７８ｅから底面７８ｆにかけて形成されている。

第１の側面７８ａに対向する第４の側面７８ｄのうち、第２の側面７８ｂ寄りの箇所には、第１の電圧制御端子５０が、セラミック基板７８の上面７８ｅから底面７８ｆにかけて形成されている。一方、第４の側面７８ｄのうち、第３の側面７８ｃ寄りの箇所には、第２の電圧制御端子５２がセラミック基板７８の上面７８ｅから底面７８ｆにかけて形成されている。

そして、これらの入力端子３４と出力端子３６と第１及び第２の電圧制御端子５０、５２と表面アース電極８２ａ、８２ｄとは、図１２及び図１３に示すように、第１〜第４の側面７８ａ〜７８ｄから上面７８ｅ及び底面７８ｆにそれぞれ延在している。

また、上面７８ｅのうち、第２の側面７８ｂ寄りの中央部分には、表面アース電極８２ｂが、入力端子３４、出力端子３６並びに第１及び第２の電圧制御端子５０、５２と直接接触しないように形成されている。さらに、上面７８ｅのうち、第３の側面７８ｃ寄りの中央部分には、表面アース電極８２ｃが、入力端子３４、出力端子３６並びに第１及び第２の電圧制御端子５０、５２と直接接触しないように形成されている。

これにより、ケース８０とセラミック基板７８の上面７８ｅとを重ね合わせた際に、図１１及び図１４に示すように、表面アース電極８２ａ〜８２ｄとケース８０の脚部８０ａ〜８０ｄとが直接接触し、可変遅延線１０Ｃの全ての回路素子が外部からシールドされることになる。なお、ケース８０とセラミック基板７８とを重ね合わせた際に形成される隙間８１は、ケース８０に対する入力端子３４、出力端子３６並びに第１及び第２の電圧制御端子５０、５２の逃げの部分として機能する。

底面７８ｆには、図１１及び図１３に示すように、略全面にわたって表面アース電極８２ｅが形成されている。なお、入力端子３４と出力端子３６と第１及び第２の電圧制御端子５０、５２とは、表面アース電極８２ａ〜８２ｅに直接接触することなく、所定の間隔をおいて配置されている。

また、図１２及び図１３に示すように、上面７８ｅの中央部分には、端子８４ａ〜８４ｈが、入力端子３４、出力端子３６、第１及び第２の電圧制御端子５０、５２並びに表面アース電極８２ａ〜８２ｄに直接接触することなく、所定の間隔で並行して形成されている。そして、端子８４ａ〜８４ｈを有する上面７８ｅには、上述したように第１及び第２のバラクタダイオード４２、４４及び抵抗７４、７６が実装されている。

この場合、第１及び第２のバラクタダイオード４２、４４のカソード端子Ｋ１、Ｋ２（図１０参照）が端子８４ａ、８４ｄに接続され、アノード端子Ａ１、Ａ２（図１１参照）が端子８４ｅ、８４ｈに接続されている。抵抗７４、７６は端子８４ｂ、８４ｃ、８４ｆ、８４ｇに接続されている。なお、抵抗７４、７６は、例えばチップ抵抗から構成されている。

そして、第３の具体例に係る可変遅延線１０Ｃは、図１３及び図１４に示すように、上述した複数のセラミック層（Ｓ１〜Ｓ１１）が積層、焼成一体化されて前記セラミック基板７８を構成している。

セラミック基板７８は、上から順に、第１のセラミック層Ｓ１〜第１１のセラミック層Ｓ１１が積み重ねられて構成されている。これら第１〜第１１のセラミック層Ｓ１〜Ｓ１１は１枚あるいは複数枚の層にて構成される。

セラミック基板７８内のうち、第２のセラミック層Ｓ２の一主面には、コンデンサ用電極８６ａが端子８４ａ、８４ｂに対向して形成されている。このコンデンサ用電極８６ａは、端子８４ａに対向する部分が大きな面積で形成され、端子８４ｂに対向する部分が小さな面積で形成された略凸状の形状を有する。

また、第２のセラミック層Ｓ２の一主面には、コンデンサ用電極８６ａに対して、第２及び第３の側面７８ｂ、７８ｃを結ぶ直線の二等分線ｍ（第１及び第４の側面７８ａ、７８ｄを結ぶ垂直線：代表的に第３のセラミック層Ｓ３の一主面に記載）を挟んで軸対称な箇所で、且つ端子８４ｃ、８４ｄに対向する箇所に、コンデンサ用電極８６ｂが形成されている。すなわち、コンデンサ用電極８６ａ、８６ｂは、二等分線ｍを挟んで小さな面積の部分が対向するように形成されている。

さらに、第２のセラミック層Ｓ２の一主面には、コンデンサ用電極８６ａ、８６ｂと直接接触しないように、接続用電極８８が、端子８４ｆ、８４ｇに対向して形成されている。

第３のセラミック層Ｓ３の一主面には、コンデンサ用電極８６ａと略同一形状を有するコンデンサ用電極８６ｃが、コンデンサ用電極８６ａに対向して形成され、且つ、コンデンサ用電極８６ｂと略同一形状を有するコンデンサ用電極８６ｄが、コンデンサ用電極８６ｂに対向して形成されている。そのため、第２のセラミック層Ｓ２を挟んで対向配置されたコンデンサ用電極８６ａ、８６ｃにより第１のコンデンサ３８が構成され、第２のセラミック層Ｓ２を挟んで対向配置されたコンデンサ用電極８６ｂ、８６ｄにより第２のコンデンサ４０が構成される。

第５のセラミック層Ｓ５の一主面のうち、その中央部分には、第１及び第２のλ／４誘電体共振器４６、４８としての第１及び第２の共振電極９０ａ、９０ｂが、第４の側面７８ｄから第１の側面７８ａに向けてそれぞれ形成されている。この第１及び第２の共振電極９０ａ、９０ｂは、前記二等分線ｍに関し軸対称に形成されている。

この場合、第１の共振電極９０ａの一端は、第４の側面７８ｄに接続された短絡端９２ａとし、第１の共振電極９０ａの他端は、表面アース電極８２ａ、８２ｄと直接接触しないように形成された開放端９４ａとしている。そして、第１の共振電極９０ａは、第５のセラミック層Ｓ５の一主面において、略Ｊ字状の配線パターンに形成されている。すなわち、この配線パターンは、短絡端９２ａが接続された第４の側面７８ｄから第１の側面７８ａに向けて延在し、第５のセラミック層Ｓ５の中心部分で第２の側面７８ｂに向けて折れ曲がって延在し、さらに第４の側面７８ｄに向けて折れ曲がって延在するようにしている。そして、第４の側面７８ｄに向けて折れ曲がった部分の先端を、該第４の側面７８ｄに対向する開放端９４ａとしている。

一方、第２の共振電極９０ｂは、上述したように、二等分線ｍに対して第１の共振電極９０ａと軸対称に形成された略Ｊ字状の配線パターンである。すなわち、第２の共振電極９０ｂの一端は、第４の側面７８ｄに接続された短絡端９２ｂであり、第２の共振電極９０ｂの他端は、表面アース電極８２ａ、８２ｄに直接接触しないように形成され、且つ第４の側面７８ｄに対向する開放端９４ｂである。

第８のセラミック層Ｓ８の一主面には、第１の側面７８ａのうち、第２の側面７８ｂ寄りの箇所を始点とし、第３〜第７のセラミック層Ｓ３〜Ｓ７を挟んでコンデンサ用電極８６ｄに対向する箇所を終点とする、略Ｊ字状の第１の配線パターン９６ａが形成されている。この場合、前記始点は入力端子３４と接続され、前記終点は表面アース電極８２ａ、８２ｄに直接接触しないように形成されている。

一方、第７のセラミック層Ｓ７の一主面には、第１の側面７８ａのうち、第３の側面７８ｃ寄りの箇所を始点とし、第３〜第７のセラミック層Ｓ３〜Ｓ７を挟んでコンデンサ用電極８６ｃに対向する箇所を終点とする、略し字状の第２の配線パターン９６ｂが形成されている。この場合、前記始点は出力端子３６と接続され、前記終端は表面アース電極８２ａ、８２ｄに直接接触しないように形成されている。

これらの第１及び第２の配線パターン９６ａ、９６ｂによりハイブリッドカプラ１２が構成される。この場合、第１の配線パターン９６ａの始点はハイブリッドカプラ１２の入力端子２２であり、終点は第２の出力端子１６に対応する。また、第２の配線パターン９６ｂの始点はハイブリッドカプラ１２のアイソレーション端子２４であり、終点は第１の出力端子１４に対応する。

第１０のセラミック層Ｓ１０の一主面の略全面には、直流電圧供給用電極（ＤＣ電極）９８が、表面アース電極８２ａ、８２ｄと直接接触しないように形成されている。このＤＣ電極９８は、第４の側面７８ｄに形成された第１及び第２の電圧制御端子５０、５２と接続されている。

第４、第６及び第９のセラミック層Ｓ４、Ｓ６、Ｓ９の一主面には、内層アース電極８２ｆ〜８２ｈが、略全面にわたってそれぞれ形成されている。

内層アース電極８２ｆにより、第１及び第２のコンデンサ３８、４０を構成する第２及び第３のセラミック層Ｓ２、Ｓ３（コンデンサ層７０）と、第１及び第２のλ／４誘電体共振器４６、４８を構成する第４及び第５のセラミック層Ｓ４、Ｓ５（共振回路層６８）とが、電気的に分離される。そして、内層アース電極８２ｆのうち、端子８４ｅ、８４ｈ、コンデンサ用電極８６ｃ、８６ｄ及び接続用電極８８に対向する箇所には、電極が形成されていない電気的に絶縁された領域（絶縁領域）がそれぞれ設けられている。

また、内層アース電極８２ｇにより、第１及び第２のλ／４誘電体共振器４６、４８を構成する第４及び第５のセラミック層Ｓ４、Ｓ５（共振回路層６８）と、ハイブリッドカプラ１２を構成する第６〜第８のセラミック層Ｓ６〜Ｓ８（ハイブリッドカプラ層６６）とが、電気的に分離される。そして、内層アース電極８２ｇのうち、接続用電極８８、第１の配線パターン９６ａの終端及び第２の配線パターン９６ｂの終端に対向する箇所には、絶縁領域がそれぞれ設けられている。

さらに、内層アース電極８２ｈにより、ハイブリッドカプラ１２を構成する第６〜第８のセラミック層Ｓ６〜Ｓ８（ハイブリッドカプラ層６６）と、ＤＣ電極９８とが、電気的に分離される。そして、内層アース電極８２ｈのうち、接続用電極８８に対向する箇所には、絶縁領域がそれぞれ設けられている。

さらにまた、第１のセラミック層Ｓ１は、バラクタダイオード４２、４４が上面７８ｅに実装されるバラクタダイオード層７２として機能する。

接続用電極８８とＤＣ電極９８とは、内層アース電極８２ｆ〜８２ｈ内の絶縁領域を通して形成されたビアホール９９ａを介して接続されている。また、接続用電極８８と端子８４ｆとは、ビアホール９９ｂを介して接続されている。さらに、端子８４ｆとコンデンサ用電極８６ａとは、ビアホール９９ｃを介して接続されている。さらにまた、端子８４ａとコンデンサ用電極８６ａとは、ビアホール９９ｄを介して接続されている。

これにより、第１の電圧制御端子５０を介して、ＤＣ電極９８に直流電圧を供給すると、第１のバラクタダイオード４２のカソード端子Ｋ１に前記直流電圧が供給される。

また、端子８４ｅと第１の共振電極９０ａの開放端９４ａとは、内層アース電極８２ｆ内の絶縁領域を通して形成されたビアホール９９ｅを介して接続されている。さらに、コンデンサ用電極８６ｃと第２の配線パターン９６ｂの終端とは、内層アース電極８２ｆ、８２ｇ内の絶縁領域を通して形成されたビアホール９９ｆを介して接続されている。これにより、第１のコンデンサ３８と、第１のバラクタダイオード４２と、第１のλ／４誘電体共振器４６とを有する直列回路が構成される。

一方、接続用電極８８と端子８４ｇとは、ビアホール９９ｇを介して接続されている。さらに、端子８４ｃとコンデンサ用電極８６ｂとは、ビアホール９９ｈを介して接続されている。さらにまた、コンデンサ用電極８６ｂと端子８４ｄとは、ビアホール９９ｉを介して接続されている。

これにより、第２の電圧制御端子５２を介して、ＤＣ電極９８に直流電圧を供給すると、第２のバラクタダイオード４４のカソード端子Ｋ２に前記直流電圧が供給される。

また、端子８４ｈと第２の共振電極９０ｂの開放端９４ｂとは、内層アース電極８２ｆ内の絶縁領域を通して形成されたビアホール９９ｊを介して接続されている。さらに、コンデンサ用電極８６ｄと第１の配線パターン９６ａの終端とは、内層アース電極８２ｆ、８２ｇ内の絶縁領域を通して形成されたビアホール９９ｋを介して接続されている。これにより、第２のコンデンサ４０と、第２のバラクタダイオード４４と、第２のλ／４誘電体共振器４８とを有する直列回路が構成される。

さらに、表面アース電極８２ｂと内層アース電極８２ｆ〜８２ｈとは、第１〜第８のセラミック層Ｓ１〜Ｓ８を通して形成された２つのビアホール９９ｌ、９９ｍを介して接続されている。この場合、ビアホール９９ｌは、表面アース電極８２ｂのうち、第１の側面７８ａ寄りの部分から底面７８ｆに向うように形成されている。また、ビアホール９９ｍは、表面アース電極８２ｂのうち、第４の側面７８ｄ寄りの部分から底面７８ｆに向うように形成されている。

さらにまた、表面アース電極８２ｃと内層アース電極８２ｆ〜８２ｈとは、第１〜第８のセラミック層Ｓ１〜Ｓ８を通して形成された２つのビアホール９９ｎ、９９ｏを介して接続されている。この場合、ビアホール９９ｎは、表面アース電極８２ｃのうち、第１の側面７８ａ寄りの部分から底面７８ｆに向うように形成されている。また、ビアホール９９ｏは、表面アース電極８２ｃのうち、第４の側面７８ｄ寄りの部分から底面７８ｆに向うように形成されている。

第３の具体例に係る可変遅延線１０Ｃでは、第１及び第２のバラクタダイオード４２、４４と抵抗７４、７６を除く各回路素子を、上述したセラミック基板７８内部に形成することにより、可変遅延線１０Ｃの小型化を実現することが可能となる。

一方、第１及び第２の具体例に係る可変遅延線１０Ａ、１０Ｂ（図３及び図７参照）においても、上記した可変遅延線１０Ｃと同様に、ハイブリッドカプラ１２と、第１及び第２のλ／４誘電体共振器４６、４８と、第１〜第４のコンデンサ３８、４０、５４、５６とをセラミック基板７８内部に形成し、第１〜第４のバラクタダイオード４２、４４、５８、６０を外部から前記セラミック基板７８に実装可能であることはもちろんである。

なお、本発明に係る可変遅延線は、上述の実施の形態に限らず、この発明の要旨を逸脱することなく、種々の構成を採り得ることは勿論である。

本実施の形態に係る可変遅延線を示す回路図である。図１の可変遅延線を構成する第１及び第２のリアクタンス部を示す回路図である。第１の具体例に係る可変遅延線を示す回路図である。図３の可変遅延線における絶対遅延時間のシミュレーション結果を示す図である。図３の可変遅延線における伝送特性のシミュレーション結果を示す図である。図３の可変遅延線における不整合減衰量のシミュレーション結果を示す図である。第２の具体例に係る可変遅延線を示す回路図である。図７の可変遅延線における絶対遅延時間のシミュレーション結果を示す図である。図７の可変遅延線における位相のシミュレーション結果を示す図である。第３の具体例に係る可変遅延線を示す回路図である。図１０の可変遅延線を示す斜視図である。図１０の可変遅延線において、ケースを除いた状態を示す斜視図である。図１０の可変遅延線を示す分解斜視図である。図１０の可変遅延線を示す断面図である。従来例に係る可変遅延線を示す回路図である。図１５の可変遅延線における絶対遅延時間のシミュレーション結果を示す図である。図１５の可変遅延線における伝送特性のシミュレーション結果を示す図である。図１５の可変遅延線における不整合減衰量のシミュレーション結果を示す図である。

符号の説明

１０、１０Ａ〜１０Ｃ…可変遅延線１２…ハイブリッドカプラ
１４、１６、３６…出力端子１８、２０…リアクタンス部
２２、３４…入力端子２４…アイソレーション端子
２６、２８…可変容量素子３０、３２…共振回路
３８、４０、５４、５６…コンデンサ
４２、４４、５８、６０…バラクタダイオード
４６、４８…λ／４誘電体共振器５０、５２、６２、６４…電圧制御端子
６６…ハイブリッドカプラ層６８…共振回路層
７０…コンデンサ層７２…バラクタダイオード層
７４、７６…抵抗７８…セラミック基板
８０…ケース８１…隙間
８２ａ〜８２ｈ…アース電極８４ａ〜８４ｈ…端子
８６ａ〜８６ｄ…コンデンサ用電極８８…接続用電極
９０ａ、９０ｂ…共振電極９２ａ、９２ｂ…短絡端
９４ａ、９４ｂ…開放端９６ａ、９６ｂ…配線パターン
９８…ＤＣ電極９９ａ〜９９ｏ…ビアホール

Claims

入力信号が供給される入力端子と、互いの位相差が９０°である第１及び第２の出力信号をそれぞれ出力する第１及び第２の出力端子と、前記第１及び第２の出力信号に基づく反射信号を第３の出力信号として出力するアイソレーション端子とを備えたハイブリッドカプラと、
前記第１の出力端子に接続される第１のリアクタンス部と、
前記第２の出力端子に接続される第２のリアクタンス部と、
を有し、
前記第３の出力信号は、前記第１の出力信号により前記第１の出力端子に発生する第１の反射信号と、前記第２の出力信号により前記第２の出力端子に発生する第２の反射信号との合成信号としての反射信号であり、前記入力信号に対して１８０°の位相差を持ち、
前記第３の出力信号の有する遅延時間の絶対値である絶対遅延時間と、該絶対遅延時間の変化量である可変遅延時間とを調整することが可能な可変遅延線であって、
前記第１のリアクタンス部は、第１のコンデンサ、第１の可変容量素子及び第１の共振回路の直列回路を有し、
前記第２のリアクタンス部は、前記第１のコンデンサと略同一の静電容量を有する第２のコンデンサ、前記第１の可変容量素子と略同一のリアクタンスを有する第２の可変容量素子及び第２の共振回路の直列回路を有し、
前記第１の共振回路には、第３のコンデンサと第３の可変容量素子との直列回路が並列に接続され、
前記第２の共振回路には、第４のコンデンサと第４の可変容量素子との直列回路が並列に接続され、
前記第１の可変容量素子の静電容量及び前記第２の可変容量素子の静電容量を同一量だけ変化させて、前記第１のリアクタンス部のリアクタンス及び前記第２のリアクタンス部のリアクタンスを同一量だけ変化させることにより、前記絶対遅延時間及び前記可変遅延時間を調整することが可能であり、
前記第１の共振回路の共振周波数及び前記第２の共振回路の共振周波数を変化させることにより、前記可変遅延線の通過帯域における中心周波数を変化させることが可能であり、
前記第１の可変容量素子の静電容量及び前記第２の可変容量素子の静電容量の変化による前記絶対遅延時間の変化、あるいは、前記第１の共振回路の共振周波数及び前記第２の共振回路の共振周波数の変化による前記中心周波数の変化により、前記第３の出力信号の位相が変化してしまうことを避けるために、前記第３の可変容量素子の静電容量及び前記第４の可変容量素子の静電容量を同一量だけ変化させることにより、前記第３の出力信号の位相を所定の値に保持しながら前記絶対遅延時間を変化させる
ことを特徴とする可変遅延線。
請求項１記載の可変遅延線において、
複数のセラミック層が積層されてセラミックスの一体構造体が形成され、
該セラミックスの一体構造体は、前記ハイブリッドカプラが形成されるセラミック層と、前記第１及び第２の共振回路が形成されるセラミック層と、少なくとも前記第１及び第２のコンデンサが形成されるセラミック層とを有する
ことを特徴とする可変遅延線。