KR100799953B1

KR100799953B1 - 가변 지연선

Info

Publication number: KR100799953B1
Application number: KR1020057006125A
Authority: KR
Inventors: 이츠아키 가츠마타; 도쿠미 고바야시; 마사히코 요코야마
Original assignee: 소신 덴키 가부시키가이샤
Priority date: 2002-10-10
Filing date: 2003-10-10
Publication date: 2008-02-01
Also published as: KR20050075353A; US20060262475A1; CN100508379C; CN1703829A; WO2004034578A1; US7336143B2

Abstract

하이브리드 커플러(12)의 제1 및 제2 출력 단자(14, 16)에 제1 및 제2 리액턴스부(18, 20)를 접속한다. 제1 및 제2 리액턴스부(18, 20)는 각각 거의 동일한 리액턴스 X를 갖는다.

Description

가변 지연선{VARIABLE DELAY LINE}

본 발명은 가변 리액턴스 소자를 갖는 가변 지연선에 관한 것이다.

최근, 상용의 무선 통신 기기에 이용되고 있는 가변 지연선은 상기 무선 통신 기기가 갖는 송수신 주파수대를 신호의 통과 대역으로 하는 대역 필터이다. 상기 가변 지연선은 상기 대역 필터의 결합 용량을 변화시켜 상기 통과 대역을 변화시킴으로써, 상기 가변 지연선이 갖는 지연 시간의 절대치(이하, 절대 지연 시간이라 기재함)를 변화시킨다고 하는 특징을 갖추고 있다.

종래의 가변 지연선(100)은 도 15에 도시한 바와 같이, 입력 단자(102)와 출력 단자(104) 사이에 콘덴서(106, 108)와 가변 용량 콘덴서(110)가 직렬로 접속되고, 가변 용량 콘덴서(110)의 일단 및 타단과 어스 사이에는 제1 및 제2 공진 회로(112, 114)가 각각 접속됨으로써 구성되어 있다(일본 특허 공개 제2001-119206호 공보 참조).

그리고, 가변 지연선(100)의 입력 단자(102)로부터 소정의 입력 신호를 공급했을 때, 출력 단자(104)로부터는 도 16에 도시된 소정의 절대 지연 시간을 갖는 출력 신호가 출력된다. 이 경우, 도 17에 도시된 가변 용량 콘덴서(110)의 결합 용량(C)이 변화되면, 상기 절대 지연 시간은 도 18에 도시한 바와 같이 변화된다. 예 컨대, 결합 용량(C)을 C1에서 C2 또는 C3(C1＞C2＞C3)으로 변화시키면 절대 지연 시간이 증가한다. 결합 용량(C)의 조정 범위가 넓으면, 가변 지연선(100)에 있어서의 절대 지연 시간의 변화량(이하, 가변 지연 시간이라 기재함)의 범위도 확대된다.

한편, 결합 용량(C)을 감소시킨 경우, 가변 지연선(100)의 통과 대역의 대역폭이 좁아지고, 도 17에 도시된 가변 지연선(100)의 전송 특성이 감쇠하는 동시에, 도 18에 도시된 부정합 감쇠량이 증가한다.

이 경우, 결합 용량(C)이 변화되면, 도 15에 도시된 입력 단자(102)측의 콘덴서(106) 및 제1 공진 회로(112)와, 출력 단자(104)측의 콘덴서(108) 및 제2 공진 회로(114)의 밸런스가 무너져, 가변 지연선(100)에 있어서의 입력 임피던스 값과 출력 임피던스 값이 변동한다. 이것에 의해, 가변 지연선(100)에 있어서, 임피던스 매칭을 취하기 어려워진다. 그 때문에, 도 18에 도시된 부정합 감쇠량이 증가한다. 또한, 도 17에 도시된 전송 특성이 대폭 감쇠하여 가변 지연선(100)에 있어서의 전송 손실이 증가하고, 도 16에 도시된 절대 지연 시간의 편차가 증가한다.

이러한 상태에서 도 15에 도시된 가변 지연선(100)과 다른 전자 부품을 입력 단자(102) 및 출력 단자(104)를 통해 접속시켜도 가변 지연선(100)과 다른 전자 부품의 임피던스 매칭을 취하는 것은 곤란하다. 따라서, 가변 지연선(100) 및 무선 통신 기기의 전송 손실은 한층 더 증가한다. 또한, 상기한 편차가 크기 때문에, 가변 지연선(100)의 통과 대역이 축소되고, 출력 단자(104)로부터 출력되는 출력 신호의 왜곡이 현저해진다.

예컨대, 실제의 무선 통신 기기에 가변 지연선(100)을 탑재하는 경우, 적어도 0.5 ns 정도의 가변 지연 시간이 필요하다. 그러나, 도 16 내지 도 18에 도시한 바와 같이, 0.4 ns 정도의 가변 지연 시간으로 전송 특성의 저하와 부정합 감쇠량의 증가가 발생하기 때문에, 원하는 특성을 갖는 가변 지연선(100)을 실현하는 것은 곤란하다.

본 발명은 가변 지연선에 하이브리드 커플러와 가변 리액턴스 소자를 탑재하고, 이 하이브리드 커플러의 2개의 출력 단자에 각각 가변 리액턴스 소자를 접속시킴으로써, 입력 임피던스와 출력 임피던스의 변동을 억제하여, 절대 지연 시간의 편차를 저하시킬 수 있는 동시에, 가변 지연 시간의 증가와 통과 대역의 광대역화를 도모할 수 있는 가변 지연선을 제공하는 것을 목적으로 한다.

본 발명의 가변 지연선은 입력 신호가 공급되는 입력 단자와, 서로의 위상차가 90°인 제1 및 제2 출력 신호를 출력하는 제1 및 제2 출력 단자와, 상기 제1 및 제2 출력 신호에 기초한 반사 신호를 제3 출력 신호로서 출력하는 아이솔레이션 단자를 구비한 하이브리드 커플러와, 상기 제1 및 제2 출력 단자에 접속되고, 거의 동일한 리액턴스를 갖는 제1 및 제2 리액턴스부를 포함하며, 상기 제1 및 제2 리액턴스부는 거의 동일한 리액턴스를 갖는 제1 및 제2 가변 리액턴스 소자를 구비하는 것을 특징으로 한다.

이 경우, 서로 거의 동일한 리액턴스를 갖는 제1 및 제2 리액턴스부의 일단이 제1 및 제2 출력 단자에 접속되고, 상기 제1 및 제2 리액턴스부의 타단은 어스에 접속되어 접지되어 있다.

상기 입력 단자에 입력 신호를 공급했을 때, 제1 출력 단자에는 입력 신호와는 동상인 제1 출력 신호가 출력된다. 한편, 제2 출력 단자에는 입력 신호에 대하여 90°의 위상차를 갖는 제2 출력 신호가 출력된다. 따라서, 제1 및 제2 출력 신호의 위상차는 90°이다.

이 때, 상기 제1 및 제2 출력 단자에 대하여 상기 제1 및 제2 리액턴스부가 접속되어 있기 때문에, 상기 제1 및 제2 출력 신호에 의해 상기 제1 및 제2 출력 단자에는 제1 및 제2 반사 신호가 발생한다. 또한, 상기 아이솔레이션 단자에는 상기 제1 및 제2 반사 신호의 합성 신호인 반사 신호가 출력된다. 이 반사 신호는 입력 신호에 대하여 180°의 위상차를 갖는다. 상기 아이솔레이션 단자와 상기 입력 단자 사이는 아이솔레이터로서 기능하기 때문에, 상기 반사 신호에 의한 반사파는 상기 아이솔레이션 단자로부터 상기 입력 단자에 전파되는 도중에 감쇠하여, 상기 입력 단자에 출력되는 일은 없다.

이것에 의해, 상기 하이브리드 커플러와 상기 제1 및 제2 리액턴스부에 의해, 상기 가변 지연선에 있어서의 입력 임피던스 및 출력 임피던스의 변동을 억제할 수 있다. 그 때문에, 절대 지연 시간의 편차를 저하시킬 수 있는 동시에, 낮은 전송 손실과 넓은 통과 대역과 왜곡이 적은 제3 출력 신호를 갖는 가변 지연선을 실현할 수 있다. 따라서, 상기 가변 지연선이 탑재된 무선 통신 기기의 신뢰성을 높일 수 있다.

또한, 상기 제1 및 제2 리액턴스부가 갖는 상기 제1 및 제2 가변 리액턴스 소자의 리액턴스를 각각 동일량만큼 변화시킴으로써, 상기 제1 및 제2 리액턴스부의 리액턴스를 동일량만큼 변화시킬 수 있다. 이에 따라, 상기 반사 신호가 원하는 값만큼 변화되고, 상기 가변 지연선의 절대 지연 시간이 소정량만큼 변화된다. 따라서, 상기 제1 및 제2 가변 리액턴스 소자의 리액턴스를 소정량만큼 변화시킴으로써, 원하는 절대 지연 시간과 가변 지연 시간을 갖는 가변 지연선을 실현하는 것이 가능해진다.

또한, 상기 제1 및 제2 리액턴스부는 거의 동일한 정전 용량을 갖는 제1 및 제2 콘덴서와, 상기 제1 및 제2 가변 리액턴스 소자로서의 제1 및 제2 가변 용량 소자와, 제1 및 제2 공진 회로의 직렬 회로로 하는 것이 바람직하다.

이 경우, 상기 제1 및 제2 가변 용량 소자의 정전 용량을 변화시킴으로써, 상기 제1 및 제2 가변 용량 소자의 어드미턴스가 변화된다. 이것에 의해, 상기 제1 및 제2 리액턴스부의 리액턴스 및 어드미턴스가 변화되기 때문에, 절대 지연 시간 및 가변 지연 시간을 원하는 값으로 조정할 수 있다.

또한, 제1 및 제2 공진 회로는 각각 공진 주파수를 갖고 있기 때문에, 상기 공진 주파수에 의해 상기 가변 지연선의 통과 대역에 있어서의 중심 주파수가 결정된다. 따라서, 상기 직렬 회로의 구성에 의해 원하는 통과 대역과 절대 지연 시간 및 가변 지연 시간을 갖는 가변 지연선을 얻는 것이 가능해진다.

또한, 상기한 가변 지연선의 회로 구성에서는, 절대 지연 시간을 변화시킴으로써 가변 지연선의 위상이 변화된다. 또한, 상기 회로 구성에서는, 상기 제1 및 제2 공진 회로에 있어서의 공진 주파수를 변화시켰다고 해도, 상기 가변 지연선의 대역폭이 넓으면 상기 절대 지연 시간은 거의 변화되지 않지만, 상기 가변 지연선의 위상만은 변화된다.

그래서, 가변 지연선에 있어서의 위상 변화를 억제하기 위해서, 제3 및 제4 콘덴서와, 가변 리액턴스 소자로서의 제3 및 제4 가변 용량 소자의 직렬 회로가 제1 및 제2 공진 회로에 대하여 병렬로 접속되는 것이 바람직하다. 이것에 의해, 가변 지연선의 절대 지연 시간 및 제1 및 제2 공진 회로의 공진 주파수가 변화되어도, 제3 및 제4 가변 용량 소자가 갖는 정전 용량을 조정함으로써, 상기 절대 지연 시간 및 상기 공진 주파수의 변화에 의한 제3 출력 신호의 위상 변화를 보상할 수 있다. 따라서, 상기 위상을 변화시키지 않고, 상기 절대 지연 시간과 상기 공진 주파수를 변화시킬 수 있다.

또한, 상기 제1 및 제2 공진 회로는 LC 공진 회로, 분포 정수 회로에 의한 공진 회로 또는 유전체 공진기인 것이 바람직하다. 또한, 상기 제1 내지 제4 가변 용량 소자는 정전 용량을 가변시킬 수 있는 회로 소자인 것이 바람직하고, 이러한 회로 소자에는 버랙터 다이오드, 트리머 콘덴서 등이 있다.

또한, 전술한 가변 지연선에 있어서, 복수의 세라믹층을 적층하여 세라믹스의 일체 구조체를 형성하고, 이 세라믹스의 일체 구조체가 상기 하이브리드 커플러가 형성되는 세라믹층과, 상기 제1 및 제2 공진 회로가 형성되는 세라믹층과, 적어도 상기 제1 및 제2 콘덴서가 형성되는 세라믹층을 구비하도록 하여도 좋다. 이에 따라, 가변 지연선을 구성하는 회로 소자의 대부분이 상기 세라믹스의 일체 구조체의 내부에 형성되기 때문에, 보다 소형화된 가변 지연선을 실현할 수 있다.

도 1은 본 실시 형태의 가변 지연선을 도시한 회로도.

도 2는 도 1의 가변 지연선을 구성하는 제1 및 제2 리액턴스부를 도시한 회로도.

도 3은 제1 구체예의 가변 지연선을 도시한 회로도.

도 4는 도 3의 가변 지연선에 있어서의 절대 지연 시간의 시뮬레이션 결과를 도시한 도면.

도 5는 도 3의 가변 지연선에 있어서의 전송 특성의 시뮬레이션 결과를 도시한 도면.

도 6은 도 3의 가변 지연선에 있어서의 부정합 감쇠량의 시뮬레이션 결과를 도시한 도면.

도 7은 제2 구체예의 가변 지연선을 도시한 회로도.

도 8은 도 7의 가변 지연선에 있어서의 절대 지연 시간의 시뮬레이션 결과를 도시한 도면.

도 9는 도 7의 가변 지연선에 있어서의 위상의 시뮬레이션 결과를 도시한 도면.

도 10은 제3 구체예의 가변 지연선을 도시한 회로도.

도 11은 도 10의 가변 지연선을 도시한 사시도.

도 12는 도 10의 가변 지연선에 있어서, 케이스를 제거한 상태를 도시한 사시도.

도 13은 도 10의 가변 지연선을 도시한 분해 사시도.

도 14는 도 10의 가변 지연선을 도시한 단면도.

도 15는 종래의 가변 지연선을 도시한 회로도.

도 16은 도 15의 가변 지연선에 있어서의 절대 지연 시간의 시뮬레이션 결과를 도시한 도면.

도 17은 도 15의 가변 지연선에 있어서의 전송 특성의 시뮬레이션 결과를 도시한 도면.

도 18은 도 15의 가변 지연선에 있어서의 부정합 감쇠량의 시뮬레이션 결과를 도시한 도면.

본 실시 형태의 가변 지연선(10)은 도 1에 도시한 바와 같이, 하이브리드 커플러(12)와, 하이브리드 커플러(12)의 제1 및 제2 출력 단자(14, 16)에 접속된 제1 및 제2 리액턴스부(18, 20)를 갖는다.

하이브리드 커플러(12)는 제1 및 제2 출력 단자(14, 16) 이외에, 입력 신호가 공급되는 입력 단자(22)와, 제1 및 제2 출력 단자(14, 16)로부터 출력된 제1 및 제2 출력 신호에 기초한 반사 신호가 가변 지연선(10)의 출력 신호(제3 출력 신호)로서 출력되는 아이솔레이션 단자(24)를 구비하고 있다. 이 경우, 제1 출력 단자(14)는 입력 단자(22)에 공급되는 입력 신호에 대하여 동상인 제1 출력 신호가 출력되는 0°의 출력 단자이고, 제2 출력 단자(16)는 상기 입력 신호에 대하여 90°의 위상차를 갖는 제2 출력 신호가 출력되는 90°의 출력 단자이다.

제1 및 제2 리액턴스부(18, 20)는 거의 동일한 리액턴스 X를 갖는 동시에, 그 일단은 제1 및 제2 출력 단자(14, 16)에 접속되고, 타단은 어스에 접지되어 있다. 제1 및 제2 리액턴스부(18, 20)의 내부에는, 도 2에 도시한 바와 같이, 가변 리액턴스 소자로서의 제1 및 제2 가변 용량 소자(26, 28)와, 제1 및 제2 공진 회로(30, 32)의 직렬 회로로 구성되어 있다. 제1 및 제2 가변 용량 소자(26, 28)는 그 결합 용량(C)을 변화시킴으로써, 리액턴스 X를 변화시킬 수 있는 것이면 좋고, 이러한 회로 소자로서는, 버랙터 다이오드, 트리머 콘덴서 등이 있다. 또한, 제1 및 제2 공진 회로(30, 32)는 LC 공진 회로, 분포 정수 회로로 이루어진 공진 회로 또는 유전체 공진기가 바람직하다.

다음에, 본 실시 형태의 가변 지연선(10)의 동작에 대해서 설명한다.

우선, 도 1에 도시된 가변 지연선(10)의 입력 단자(34)에 입력 신호를 공급하면, 입력 단자(22)를 통해 하이브리드 커플러(12)에 상기 입력 신호가 공급된다. 이 때, 제1 및 제2 출력 단자(14, 16)에는 제1 및 제2 출력 신호가 출력된다. 이 경우, 상기 제1 및 제2 출력 신호의 위상차는 90°이다.

제1 및 제2 출력 단자(14, 16)는 제1 및 제2 리액턴스부(18, 20)를 통해 접지되어 있기 때문에, 제1 및 제2 출력 단자(14, 16)에는 제1 및 제2 반사 신호가 발생한다. 그리고, 상기 제1 및 제2 반사 신호의 합성 신호인 반사 신호가 아이솔레이션 단자(24)에 출력되고, 상기 반사 신호가 가변 지연선(10)의 출력 신호, 즉 제3 출력 신호로서 출력 단자(36)에 출력된다. 상기 반사 신호는 상기 입력 신호에 대하여 180°의 위상차를 갖는다.

아이솔레이션 단자(24)와 입력 단자(22) 사이는 아이솔레이터로서 기능하기 때문에, 상기 반사 신호의 반사파는 아이솔레이션 단자(24)로부터 입력 단자(22)에 전파되지만 도중에 감쇠하기 때문에, 입력 단자(22)에 출력되는 일은 없다. 즉, 상기 반사파는 가변 지연선(10)의 입력 임피던스 및 출력 임피던스에 영향을 미치지 않는다. 따라서, 하이브리드 커플러(12)와 제1 및 제2 리액턴스부(18, 20)에 의해, 가변 지연선(10)에 있어서의 입력 임피던스 및 출력 임피던스의 변동을 억제할 수 있다. 이것에 의해, 가변 지연선(10)에 있어서의 임피던스 매칭을 용이하게 행할 수 있다.

또한, 제1 및 제2 리액턴스부(18, 20)가 갖는 제1 및 제2 가변 용량 소자(26, 28)의 결합 용량(C)을 각각 동일량만큼 변화시킴으로써, 제1 및 제2 리액턴스부(18, 20)의 리액턴스 X를 동일량만큼 변화시킬 수 있다. 이에 따라, 제3 출력 신호를 원하는 값만큼 변화시킬 수 있게 된다. 그 때문에, 가변 지연선(10)의 상기 제3 출력 신호가 갖는 절대 지연 시간을 소정량만큼 변화시킬 수 있는 동시에, 가변 지연 시간을 원하는 값으로 설정할 수 있다. 따라서, 제1 및 제2 가변 용량 소자(26, 28)의 결합 용량(C)을 소정량만큼 변화시킴으로써, 원하는 절대 지연 시간과 가변 지연 시간을 갖는 가변 지연선(10)을 실현할 수 있게 된다.

또한, 제1 및 제2 공진 회로(30, 32)는 각각 공진 주파수를 갖고 있다. 이 공진 주파수에 의해 가변 지연선(10)의 통과 대역에 있어서의 중심 주파수가 결정된다. 즉, 상기 공진 주파수를 원하는 값으로 설정함으로써, 원하는 통과 대역을 갖는 가변 지연선(10)을 얻을 수 있게 된다.

본 실시 형태의 가변 지연선(10)의 구성 및 동작은 상기한 바와 같지만, 그 구성예인 제1 내지 제3 구체예의 가변 지연선(10A∼10C)에 대해서 도 3 내지 도 14를 참조하면서 이하에 설명한다.

도 3에 도시된 제1 구체예의 가변 지연선(10A)은 도 1 및 도 2에 도시된 본 실시 형태의 가변 지연선(10)과 거의 동일한 구성을 갖고 있지만, 이하의 점에서 다르다.

도 3에 도시한 바와 같이, 제1 및 제2 리액턴스부(18, 20)는 제1 및 제2 콘덴서(38, 40)와, 제1 및 제2 가변 용량 소자(26, 28)로부터 치환된 제1 및 제2 버랙터 다이오드(42, 44)와, 제1 및 제2 공진 회로(30, 32)로부터 치환된 제1 및 제2 λ/4 유전체 공진기(46, 48)를 갖는 직렬 회로이다.

이 경우, 제1 및 제2 콘덴서(38, 40)의 일단은 제1 및 제2 출력 단자(14, 16)에 접속되고, 그 타단은 제1 및 제2 버랙터 다이오드(42, 44)의 캐소드 단자(K1, K2)에 접속되어 있다. 또한, 제1 및 제2 버랙터 다이오드(42, 44)의 애노드 단자(A1, A2)는 제1 및 제2 λ/4 유전체 공진기(46, 48)에 접속되어 있다. 상기 캐소드 단자(K1, K2)에는 직류 전압을 공급할 수 있도록 제1 및 제2 전압 제어 단자(50, 52)가 접속되어 있다.

제1 구체예의 가변 지연선(10A)에서는, 제1 및 제2 전압 제어 단자(50, 52)로부터 제1 및 제2 버랙터 다이오드(42, 44)에 도시하지 않은 저항 또는 코일을 통해 각각 거의 동일치의 직류 전압을 공급했을 때, 상기 직류 전압의 값에 대응하여 상기 제1 및 제2 버랙터 다이오드(42, 44)의 결합 용량(C)이 동일량만큼 변화한다. 구체적으로는, 상기 직류 전압이 증가하면 제1 및 제2 버랙터 다이오드(42, 44)의 결합 용량(C)이 감소한다.

결합 용량(C)이 C=C1로부터 C=C2 또는 C=C3까지 변화하면(C1＞C2＞C3), 제1 및 제2 리액턴스부(18, 20)에 있어서의 어드미턴스가 변화하여, 도 4에 도시한 바와 같이, 가변 지연선(10A)의 절대 지연 시간이 증가한다. 이 경우, 결합 용량(C)을 넓은 범위에서 가변시킬 수 있는 제1 및 제2 버랙터 다이오드(42, 44)를 도 3에 도시된 가변 지연선(10A)에 탑재하면, 보다 넓은 가변 지연 시간을 갖는 가변 지연선(10A)을 얻을 수 있다.

예컨대, 출력 단자(36)에 출력되는 제3 출력 신호에 대해서, 그 절대 지연 시간의 최소치가 1 ㎱ 정도가 되도록, 제1 및 제2 리액턴스부(18, 20)를 구성하는 회로 소자의 값을 적절하게 조정하면, 도 4에 도시한 바와 같이, 100 MHz 이상의 주파수 대역에 대한 절대 지연 시간의 편차를 0.1 ns 이하로 억제할 수 있는 동시에, 가변 지연 시간을 1 ㎱로까지 증가시킬 수 있다.

또한, 제1 구체예의 가변 지연선(10A)에 있어서, 절대 지연 시간이 2 ㎱ 정도까지 변화되어도, 도 5에 도시된 전송 특성 및 도 6에 도시된 부정합 감쇠량은 거의 변화되지 않는다. 그 때문에, 가변 지연선(10A)의 통과 대역을 60 MHz 이상의 넓은 대역폭으로 하는 것이 가능해진다.

그런데, 제1 구체예의 가변 지연선(10A)에 있어서, 결합 용량(C)을 변화시켜 절대 지연 시간을 변화시키면, 가변 지연선(10A)의 제3 출력 신호의 위상이 변화된다. 또한, 제1 및 제2 λ/4 유전체 공진기(46, 48)의 공진 주파수를 변화시켜 가변 지연선(10A)의 통과 대역에 있어서의 중심 주파수를 변화시켜도, 가변 지연선(10A)의 대역폭이 넓으면 제3 출력 신호의 절대 지연량은 거의 변화되지 않지만, 가변 지연선(10A)의 제3 출력 신호의 위상만큼은 변화된다.

도 7에 도시된 제2 구체예의 가변 지연선(10B)은 도 3에 도시된 제1 구체예의 가변 지연선(10A)과 거의 동일한 구성을 갖고 있지만, 제3 및 제4 콘덴서(54, 56)와 가변 리액턴스 소자로서의 제3 및 제4 가변 용량 소자인 제3 및 제4 버랙터 다이오드(58, 60)가 제1 및 제2 λ/4 유전체 공진기(46, 48)에 대하여 병렬로 접속되어 구성되어 있다.

이 경우, 제3 및 제4 콘덴서(54, 56)의 일단은 제1 및 제2 버랙터 다이오드(42, 44)의 애노드 단자(A1, A2)에 접속되고, 그 타단은 제3 및 제4 버랙터 다이오드(58, 60)의 캐소드 단자(K1, K2)에 접속되어 있다. 또한, 제3 및 제4 버랙터 다이오드(58, 60)의 애노드 단자(A3, A4)는 어스에 접속되어 접지되어 있다. 제3 및 제4 버랙터 다이오드(58, 60)의 캐소드 단자(K3, K4)에는 직류 전압을 공급할 수 있도록 제3 및 제4 전압 제어 단자(62, 64)가 접속되어 있다.

제2 구체예의 가변 지연선(10B)에서는, 제3 및 제4 전압 제어 단자(62, 64)로부터 제3 및 제4 버랙터 다이오드(58, 60)에 도시하지 않은 저항 또는 코일을 통해 각각 거의 동일치의 직류 전압을 공급했을 때, 상기 직류 전압의 값에 대응하여 상기 제3 및 제4 버랙터 다이오드(58, 60)의 결합 용량(C)이 동일량만큼 변화된다. 이것에 의해, 제1 및 제2 버랙터 다이오드(42, 44)의 결합 용량(C)의 변화에 의한 절대 지연 시간의 변화와, 제1 및 제2 λ/4 유전체 공진기(46, 48)의 공진 주파수의 변화에 의한 중심 주파수의 변화에 기초한, 가변 지연선(10B)의 제3 출력 신호에 있어서의 위상 변화를 보상할 수 있다.

구체적으로는, 제3 및 제4 버랙터 다이오드(58, 60)의 결합 용량(Cv)을 Cv=C4로부터 Cv=C5 또는 Cv=C6으로 변화시킴으로써(C4＞C5＞C6), 도 8 및 도 9에 도시한 바와 같이, 가변 지연선(10B)의 절대 지연 시간에 영향을 주지 않고, 제3 출력 신호의 위상을 변화시킬 수 있다. 이것에 의해, 가변 지연선(10B)에서의 제3 출력 신호의 위상을 소정의 값으로 유지시키면서 절대 지연 시간을 변화시킬 수 있고, 원하는 절대 지연 시간과 가변 지연 시간을 갖는 가변 지연선(10B)을 실현할 수 있다.

도 10 내지 도 14에 도시된 제3 구체예의 가변 지연선(10C)은 도 3에 도시하는 제1 구체예의 가변 지연선(10A)과 거의 동일한 회로 구성을 갖고 있지만, 이하의 점에서 다르다.

우선, 도 10에 도시한 바와 같이, 제1 및 제2 전압 제어 단자(50, 52)는 저항(74, 76)을 통해 제1 및 제2 버랙터 다이오드(42, 44)의 캐소드 단자(K1, K2)에 접속되어 있다. 그리고, 도 11 내지 도 15에 도시한 바와 같이, 가변 지연선(10C)은 복수의 세라믹층(S1∼S11)을 적층하고 나서, 소성하여 일체화된 세라믹 기판(일체 구조체; 78)을 갖고 있다.

구체적으로는, 제3 구체예의 가변 지연선(10C)은 도 11 및 도 12에 도시한 바와 같이, 세라믹 기판(78)의 표면에 복수의 배선 패턴이 형성되고, 이들 배선 패턴상에 제1 및 제2 버랙터 다이오드(42, 44) 및 저항(74, 76)이 실장되는 동시에, 전술한 회로 소자 이외의 회로 소자는 세라믹 기판(78)내에 형성되어 있다.

세라믹 기판(78)의 상면(78e)의 거의 전면은 상기 세라믹 기판(78)에 대한 상부 덮개인 금속제의 케이스(80)에 의해 덮여 있다. 이 케이스(80)의 4개의 측면의 하부에는 그 중앙 부분에 다리부(80a∼80d)가 형성되어 있다. 그 때문에, 다리부(80a∼80d)가 상면(78e)과 접촉하도록, 세라믹 기판(78)과 케이스(80)를 중첩시키면, 전술한 바와 같이, 상면(78e)의 거의 전면이 케이스(80)로 덮이지만, 케이스(80)의 4개의 측면 중, 다리부(80a∼80d)가 형성되어 있지 않은 네 구석의 코너 부분과, 상면(78e)의 네 구석의 코너 부분 사이에는 간극(81)이 형성된다.

세라믹 기판(78)의 표면인 제1 내지 제4 측면(78a∼78d) 중, 제1 및 제4 측면(78a, 78d)의 중앙 부분에는 도 11 및 도 12에 도시한 바와 같이, 표면 어스 전극(82a, 82d)이 상기 세라믹 기판(78)의 상면(78e)에서부터 저면(78f)에 걸쳐 각각 형성되어 있다.

또한, 제1 측면(78a) 중, 제2 측면(78b) 근처의 지점에는 입력 단자(34)가 세라믹 기판(78)의 상면(78e)에서부터 저면(78f)에 걸쳐 형성되어 있다. 한편, 제1 측면(78a) 중, 제2 측면(78b)에 대향하는 제3 측면(78c) 근처의 지점에는 출력 단자(36)가 세라믹 기판(78)의 상면(78e)에서부터 저면(78f)에 걸쳐 형성되어 있다.

제1 측면(78a)에 대향하는 제4 측면(78d) 중, 제2 측면(78b) 근처의 지점에는 제1 전압 제어 단자(50)가 세라믹 기판(78)의 상면(78e)에서부터 저면(78f)에 걸쳐 형성되어 있다. 한편, 제4 측면(78d) 중, 제3 측면(78c) 근처의 지점에는 제2 전압 제어 단자(52)가 세라믹 기판(78)의 상면(78e)에서부터 저면(78f)에 걸쳐 형 성되어 있다.

그리고, 이들 입력 단자(34)와 출력 단자(36)와 제1 및 제2 전압 제어 단자(50, 52)와 표면 어스 전극(82a, 82d)은 도 12 및 도 13에 도시한 바와 같이, 제1 내지 제4 측면(78a∼78d)에서부터 상면(78e) 및 저면(78f)으로 각각 연장되어 있다.

또한, 상면(78e) 중, 제2 측면(78b) 근처의 중앙 부분에는 표면 어스 전극(82b)이 입력 단자(34), 출력 단자(36) 및 제1 및 제2 전압 제어 단자(50, 52)와 직접 접촉하지 않도록 형성되어 있다. 또한, 상면(78e) 중, 제3 측면(78c) 근처의 중앙 부분에는 표면 어스 전극(82c)이 입력 단자(34), 출력 단자(36) 및 제1 및 제2 전압 제어 단자(50, 52)와 직접 접촉하지 않도록 형성되어 있다.

이에 따라, 케이스(80)와 세라믹 기판(78)의 상면(78e)을 중첩시켰을 때에, 도 11 및 도 14에 도시한 바와 같이, 표면 어스 전극(82a∼82d)과 케이스(80)의 다리부(80a∼80d)가 직접 접촉하고, 가변 지연선(10C)의 모든 회로 소자가 외부로부터 실드되게 된다. 또, 케이스(80)와 세라믹 기판(78)을 중첩시켰을 때에 형성되는 간극(81)은 케이스(80)에 대한 입력 단자(34), 출력 단자(36) 및 제1 및 제2 전압 제어 단자(50, 52)의 클리어런스(clearance) 부분으로서 기능한다.

저면(78f)에는 도 11 및 도 13에 도시한 바와 같이, 거의 전면에 걸쳐 표면 어스 전극(82e)이 형성되어 있다. 또, 입력 단자(34)와 출력 단자(36)와 제1 및 제2 전압 제어 단자(50, 52)는 표면 어스 전극(82a∼82e)에 직접 접촉하지 않고, 소정의 간격을 두고 배치되어 있다.

또한, 도 12 및 도 13에 도시한 바와 같이, 상면(78e)의 중앙 부분에는 단자(84a∼84h)가 입력 단자(34), 출력 단자(36), 제1 및 제2 전압 제어 단자(50, 52) 및 표면 어스 전극(82a∼82d)에 직접 접촉하지 않고, 소정의 간격으로 병행하여 형성되어 있다. 그리고, 단자(84a∼84h)를 갖는 상면(78e)에는 전술한 바와 같이 제1 및 제2 버랙터 다이오드(42, 44) 및 저항(74, 76)이 실장되어 있다.

이 경우, 제1 및 제2 버랙터 다이오드(42, 44)의 캐소드 단자(K1, K2; 도 10 참조)가 단자(84a, 84d)에 접속되고, 애노드 단자(A1, A2; 도 11 참조)가 단자(84e, 84h)에 접속되어 있다. 저항(74, 76)은 단자(84b, 84c, 84f, 84g)에 접속되어 있다. 또, 저항(74, 76)은 예컨대 칩 저항으로 구성되어 있다.

그리고, 제3 구체예의 가변 지연선(10C)은 도 13 및 도 14에 도시한 바와 같이, 전술한 복수의 세라믹층(S1∼S11)이 적층, 소성 일체화되어 상기 세라믹 기판(78)을 구성하고 있다.

세라믹 기판(78)은 위에서부터 차례로 제1 세라믹층(S1) 내지 제11 세라믹층(S11)이 중첩되어 구성되어 있다. 이들 제1 내지 제11 세라믹층(S1∼S11)은 1장 혹은 복수 장의 층으로 구성된다.

세라믹 기판(78)내 가운데, 제2 세라믹층(S2)의 일주면(一主面)에는 콘덴서용 전극(86a)이 단자(84a, 84b)에 대향하여 형성되어 있다. 이 콘덴서용 전극(86a)은 단자(84a)에 대향하는 부분이 큰 면적으로 형성되고, 단자(84b)에 대향하는 부분이 작은 면적으로 형성된 거의 볼록형의 형상을 갖는다.

또한, 제2 세라믹층(S2)의 일주면에는 콘덴서용 전극(86a)에 대하여, 제2 및 제3 측면(78b, 78c)을 연결하는 직선의 이등분선{m; 제1 및 제4 측면(78a, 78d)을 연결하는 수직선: 대표적으로 제3 세라믹층(S3)의 일주면에 기재}을 사이에 두고 축대칭인 지점이면서 단자(84c, 84d)에 대향하는 지점에 콘덴서용 전극(86b)이 형성되어 있다. 즉, 콘덴서용 전극(86a, 86b)은 이등분선(m)을 사이에 두고 작은 면적 부분이 대향하도록 형성되어 있다.

제2 세라믹층(S2)의 일주면에는 콘덴서용 전극(86a, 86b)과 직접 접촉하지 않도록, 접속용 전극(88)이 단자(84f, 84g)에 대향하여 형성되어 있다.

제3 세라믹층(S3)의 일주면에는 콘덴서용 전극(86a)과 거의 동일 형상을 갖는 콘덴서용 전극(86c)이 콘덴서용 전극(86a)에 대향하여 형성되고, 또한, 콘덴서용 전극(86b)과 거의 동일 형상을 갖는 콘덴서용 전극(86d)이 콘덴서용 전극(86b)에 대향하여 형성되어 있다. 그 때문에, 제2 세라믹층(S2)을 사이에 두고 대향 배치된 콘덴서용 전극(86a, 86c)에 의해 제1 콘덴서(38)가 구성되고, 제2 세라믹층(S2)을 사이에 두고 대향 배치된 콘덴서용 전극(86b, 86d)에 의해 제2 콘덴서(40)가 구성된다.

제5 세라믹층(S5)의 일주면 중, 그 중앙 부분에는 제1 및 제2 λ/4 유전체 공진기(46, 48)로서의 제1 및 제2 공진 전극(90a, 90b)이 제4 측면(78d)에서부터 제1 측면(78a)을 향해 각각 형성되어 있다. 이 제1 및 제2 공진 전극(90a, 90b)은 상기 이등분선(m)에 대하여 축대칭으로 형성되어 있다.

이 경우, 제1 공진 전극(90a)의 일단은 제4 측면(78d)에 접속된 단락단(92a)으로 하고, 제1 공진 전극(90a)의 타단은 표면 어스 전극(82a, 82d)과 직접 접촉하 지 않도록 형성된 개방단(94a)으로 하고 있다. 그리고, 제1 공진 전극(90a)은 제5 세라믹층(S5)의 일주면에 있어서, 거의 J자형의 배선 패턴으로 형성되어 있다. 즉, 이 배선 패턴은 단락단(92a)이 접속된 제4 측면(78d)에서부터 제1 측면(78a)을 향해 연장되고, 제5 세라믹층(S5)의 중심 부분에서부터 제2 측면(78b)을 향해 구부러져 연장되며, 또한 제4 측면(78d)을 향해 구부러져 연장되도록 하고 있다. 그리고, 제4 측면(78d)을 향해 구부러진 부분의 선단을 상기 제4 측면(78d)에 대향하는 개방단(94a)으로 하고 있다.

한편, 제2 공진 전극(90b)은, 전술한 바와 같이, 이등분선(m)에 대하여 제1 공진 전극(90a)과 축대칭으로 형성된 거의 J자형의 배선 패턴이다. 즉, 제2 공진 전극(90b)의 일단은 제4 측면(78d)에 접속된 단락단(92b)이고, 제2 공진 전극(90b)의 타단은 표면 어스 전극(82a, 82d)에 직접 접촉하지 않도록 형성되면서 제4 측면(78d)에 대향하는 개방단(94b)이다.

제8 세라믹층(S8)의 일주면에는 제1 측면(78a) 중, 제2 측면(78b) 근처의 지점을 시점으로 하고, 제3 내지 제7 세라믹층(S3∼S7)을 사이에 두고 콘덴서용 전극(86d)에 대향하는 지점을 종점으로 하는 거의 J자형의 제1 배선 패턴(96a)이 형성되어 있다. 이 경우, 상기 시점은 입력 단자(34)와 접속되고, 상기 종점은 표면 어스 전극(82a, 82d)에 직접 접촉하지 않도록 형성되어 있다.

한편, 제7 세라믹층(S7)의 일주면에는 제1 측면(78a) 중, 제3 측면(78c) 근처의 지점을 시점으로 하고, 제3 내지 제7 세라믹층(S3∼S7)을 사이에 두고 콘덴서용 전극(86c)에 대향하는 지점을 종점으로 하는 거의 し자형의 제2 배선 패턴(96b) 이 형성되어 있다. 이 경우, 상기 시점은 출력 단자(36)와 접속되고, 상기 종단은 표면 어스 전극(82a, 82d)에 직접 접촉하지 않도록 형성되어 있다.

이들 제1 및 제2 배선 패턴(96a, 96b)에 의해 하이브리드 커플러(12)가 구성된다. 이 경우, 제1 배선 패턴(96a)의 시점은 하이브리드 커플러(12)의 입력 단자(22)이고, 종점은 제2 출력 단자(16)에 대응한다. 또한, 제2 배선 패턴(96b)의 시점은 하이브리드 커플러(12)의 아이솔레이션 단자(24)이며, 종점은 제1 출력 단자(14)에 대응한다.

제10 세라믹층(S10)의 일주면의 거의 전면에는 직류 전압 공급용 전극(DC 전극; 98)이 표면 어스 전극(82a, 82d)과 직접 접촉하지 않도록 형성되어 있다. 이 DC 전극(98)은 제4 측면(78d)에 형성된 제1 및 제2 전압 제어 단자(50, 52)와 접속되어 있다.

제4, 제6 및 제9 세라믹층(S4, S6, S9)의 일주면에는 내층 어스 전극(82f∼82h)이 거의 전면에 걸쳐 각각 형성되어 있다.

내층 어스 전극(82f)에 의해, 제1 및 제2 콘덴서(38, 40)를 구성하는 제2 및 제3 세라믹층{S2, S3; 콘덴서층(70)}과, 제1 및 제2 λ/4 유전체 공진기(46, 48)를 구성하는 제4 및 제5 세라믹층{S4, S5; 공진 회로층(68)}이 전기적으로 분리된다. 그리고, 내층 어스 전극(82f) 중, 단자(84e, 84h), 콘덴서용 전극(86c, 86d) 및 접속용 전극(88)에 대향하는 지점에는 전극이 형성되어 있지 않은 전기적으로 절연된 영역(절연 영역)이 각각 설치되어 있다.

또한, 내층 어스 전극(82g)에 의해, 제1 및 제2 λ/4 유전체 공진기(46, 48) 를 구성하는 제4 및 제5 세라믹층{S4, S5; 공진 회로층(68)}과, 하이브리드 커플러(12)를 구성하는 제6 내지 제8 세라믹층{S6∼S8; 하이브리드 커플러층(66)}이 전기적으로 분리된다. 그리고, 내층 어스 전극(82g) 중, 접속용 전극(88), 제1 배선 패턴(96a)의 종단 및 제2 배선 패턴(96b)의 종단에 대향하는 지점에는 절연 영역이 각각 마련되어 있다.

또한, 내층 어스 전극(82h)에 의해, 하이브리드 커플러(12)를 구성하는 제6 내지 제8 세라믹층{S6∼S8; 하이브리드 커플러층(66)}과, DC 전극(98)이 전기적으로 분리된다. 그리고, 내층 어스 전극(82h) 중, 접속용 전극(88)에 대향하는 지점에는 절연 영역이 각각 마련되어 있다.

게다가, 제1 세라믹층(S1)은 버랙터 다이오드(42, 44)가 상면(78e)에 실장되는 버랙터 다이오드층(72)으로서 기능한다.

접속용 전극(88)과 DC 전극(98)은 내층 어스 전극(82f∼82h)내의 절연 영역을 통해서 형성된 비아 홀(99a)을 통해 접속되어 있다. 또한, 접속용 전극(88)과 단자(84f)는 비아 홀(99b)을 통해 접속되어 있다. 또한, 단자(84f)와 콘덴서용 전극(86a)은 비아 홀(99c)을 통해 접속되어 있다. 게다가, 단자(84a)와 콘덴서용 전극(86a)은 비아 홀(99d)을 통해 접속되어 있다.

이에 따라, 제1 전압 제어 단자(50)를 통해 DC 전극(98)에 직류 전압을 공급하면, 제1 버랙터 다이오드(42)의 캐소드 단자(K1)에 상기 직류 전압이 공급된다.

또한, 단자(84e)와 제1 공진 전극(90a)의 개방단(94a)은 내층 어스 전극(82f)내의 절연 영역을 통해 형성된 비아 홀(99e)을 통해 접속되어 있다. 또한, 콘 덴서용 전극(86c)과 제2 배선 패턴(96b)의 종단은 내층 어스 전극(82f, 82g)내의 절연 영역을 통해 형성된 비아 홀(99f)을 통해 접속되어 있다. 이에 따라, 제1 콘덴서(38)와, 제1 버랙터 다이오드(42)와, 제1 λ/4 유전체 공진기(46)를 갖는 직렬 회로가 구성된다.

한편, 접속용 전극(88)과 단자(84g)는 비아 홀(99g)을 통해 접속되어 있다. 또한, 단자(84c)와 콘덴서용 전극(86b)은 비아 홀(99h)을 통해 접속되어 있다. 게다가, 콘덴서용 전극(86b)과 단자(84d)는 비아 홀(99i)을 통해 접속되어 있다.

이에 따라, 제2 전압 제어 단자(52)를 통해 DC 전극(98)에 직류 전압을 공급하면, 제2 버랙터 다이오드(44)의 캐소드 단자(K2)에 상기 직류 전압이 공급된다.

또한, 단자(84h)와 제2 공진 전극(90b)의 개방단(94b)은 내층 어스 전극(82f)내의 절연 영역을 통해 형성된 비아 홀(99j)을 통해 접속되어 있다. 게다가, 콘덴서용 전극(86d)과 제1 배선 패턴(96a)의 종단은 내층 어스 전극(82f, 82g)내의 절연 영역을 통해 형성된 비아 홀(99k)을 통해 접속되어 있다. 이에 따라, 제2 콘덴서(40)와, 제2 버랙터 다이오드(44)와, 제2 λ/4 유전체 공진기(48)를 갖는 직렬 회로가 구성된다.

더욱이, 표면 어스 전극(82b)과 내층 어스 전극(82f∼82h)은 제1 내지 제8 세라믹층(S1∼S8)을 통해 형성된 2개의 비아 홀(99l, 99m)을 통해 접속되어 있다. 이 경우, 비아 홀(99l)은 표면 어스 전극(82b) 중, 제1 측면(78a) 근처의 부분에서부터 저면(78f)을 향하도록 형성되어 있다. 또한, 비아 홀(99m)은 표면 어스 전극(82b) 중, 제4 측면(78d) 근처의 부분에서부터 저면(78f)을 향하도록 형성되어 있 다.

게다가, 표면 어스 전극(82c)과 내층 어스 전극(82f∼82h)은 제1 내지 제8 세라믹층(S1∼S8)을 통해 형성된 2개의 비아 홀(99n, 99o)을 통해 접속되어 있다. 이 경우, 비아 홀(99n)은 표면 어스 전극(82c) 중, 제1 측면(78a) 근처의 부분에서부터 저면(78f)을 향하도록 형성되어 있다. 또한, 비아 홀(99o)은 표면 어스 전극(82c) 중, 제4 측면(78d) 근처의 부분에서부터 저면(78f)을 향하도록 형성되어 있다.

제3 구체예의 가변 지연선(10C)에서는, 제1 및 제2 버랙터 다이오드(42, 44)와 저항(74, 76)을 제외한 각 회로 소자를 전술한 세라믹 기판(78) 내부에 형성함으로써, 가변 지연선(10C)의 소형화를 실현할 수 있게 된다.

한편, 제1 및 제2 구체예의 가변 지연선(10A, 10B; 도 3 및 도 7 참조)에 있어서도, 상기한 가변 지연선(10C)과 마찬가지로, 하이브리드 커플러(12)와, 제1 및 제2 λ/4 유전체 공진기(46, 48)와, 제1 내지 제4 콘덴서(38, 40, 54, 56)를 세라믹 기판(78) 내부에 형성하고, 제1 내지 제4 버랙터 다이오드(42, 44, 58, 60)를 외부로부터 상기 세라믹 기판(78)에 실장 가능한 것은 물론이다.

또, 본 발명의 가변 지연선은 전술한 실시 형태에 한정되지 않으며, 본 발명의 요지를 일탈하지 않고, 여러 가지 구성을 채용할 수 있는 것은 물론이다.

이상 설명한 바와 같이, 본 발명의 가변 지연선에 의하면, 가변 지연선에 하이브리드 커플러와 가변 리액턴스 소자를 탑재하고, 상기 하이브리드 커플러의 2개 의 출력 단자에 각각 가변 리액턴스 소자를 접속하고 있기 때문에, 가변 지연선에 있어서의 입력 임피던스와 출력 임피던스의 변동을 억제할 수 있는 동시에, 절대 지연 시간 및 가변 지연 시간을 원하는 값으로 설정할 수 있고, 통과 대역의 광대역화를 도모할 수 있다.

Claims

입력 신호가 공급되는 입력 단자(22)와, 서로의 위상차가 90°인 제1 및 제2 출력 신호를 각각 출력하는 제1 및 제2 출력 단자(14, 16)와, 상기 제1 및 제2 출력 신호에 기초한 반사 신호를 제3 출력 신호로서 출력하는 아이솔레이션 단자(24)를 구비한 하이브리드 커플러(12)와;

상기 제1 및 제2 출력 단자(14, 16)에 각각 접속되고, 거의 동일한 리액턴스를 갖는 제1 및 제2 리액턴스부(18, 20)

를 포함하며,

상기 제1 및 제2 리액턴스부(18, 20)는 거의 동일한 리액턴스를 갖는 제1 및 제2 가변 리액턴스 소자를 갖고,

상기 제1 및 제2 리액턴스부(18, 20)는 거의 동일한 정전 용량을 갖는 제1 및 제2 콘덴서(38, 40)와, 상기 제1 및 제2 가변 리액턴스 소자로서의 제1 가변 용량 소자(26, 42) 및 제2 가변 용량 소자(28, 44)와, 제1 공진 회로(30, 46) 및 제2 공진 회로(32, 48)의 직렬 회로이고,

상기 제3 출력 신호의 위상을 유지하면서, 절대 지연 시간을 변화시키기 위하여 그 정전 용량을 조절하는 제3 및 제4 콘덴서(54, 56)와, 가변 리액턴스 소자로서의 제3 및 제4 가변 용량 소자(58, 60)의 직렬 회로가 상기 제1 공진 회로(30, 46) 및 제2 공진 회로(32, 48)에 대하여 병렬로 접속되는 것을 특징으로 하는 가변 지연선.
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제1항에 있어서, 복수의 세라믹층이 적층되어 세라믹스의 일체 구조체(78)가 형성되고,

상기 세라믹스의 일체 구조체(78)는 상기 하이브리드 커플러(12)가 형성되는 세라믹층(66)과, 상기 제1 공진 회로(30, 46) 및 제2 공진 회로(32, 48)가 형성되는 세라믹층(68)과, 적어도 상기 제1 및 제2 콘덴서(38, 40)가 형성되는 세라믹층(70)을 구비하는 것을 특징으로 하는 가변 지연선.