CN1703829A - 可变延迟线 - Google Patents

Abstract

混合耦合器(12)的第一和第二输出端(14，16)与第一和第二电阻抗部件(18，20)相连。所述第一和第二电阻抗部件(18，20)具有基本相同电阻抗X。

Description

可变延迟线

技术领域

本发明涉及一种具有可变电阻抗器的可变延迟线。

背景技术

近年来商业无线电通信装置中使用的可变延迟线是一种带通滤波器，它把无线电通信装置的传送和接收频带用作信号通带。这种可变延迟线的特征在于改变带通滤波器的耦合电容以改变其通频带，进而改变可变延迟线具有的延迟时间的绝对值。(以下称作“绝对延迟时间”)。

如附图15所示，常规的可变延迟线100被设置成使得电容器106、108和可变电容电容器110在输入端102和输出端104之间串联连接，并使第一和第二谐振电路112、114连接于可变电容器110的一个和其他接线端与地之间(参见日本公开专利申请No.2001-119206)。

当从可变延迟线100的输入端102施加一定的输入信号，输出端104就输出具有预定绝对延迟时间的输出信号，如图16所示。如果可变电容电容器110的耦合电容C改变，如图17所示，则绝对延迟时间改变，如图18所示。例如，如果耦合电容从C1变成C2或C3(C1＞C2＞C3)，则绝对延迟时间增加。如果耦合电容C具有更宽的调节范围，则可变延迟线100的绝对延迟时间具有更宽的可变范围(以下称作“可变延迟时间”)。

如果耦合电容C减少，则可变延迟线100的通频带的带宽变得更窄，如附图17所示衰减了可变延迟线100的频率响应，且如附图18所示增加了回程损耗(return loss)。

如果耦合电容C改变，则如图15所示，输入端102附近的电容器106和第一谐振电路112以及第二输出端104附近的电容器108和第二谐振电路114失衡，这改变了可变延迟线100的输入和输出阻抗值。因此，在可变延迟线100上很难实现阻抗匹配。所以图18所示的回程损耗增加。此外，图17中示出的频率响应显著地衰减，进而在可变延迟线100上产生增加的插入损耗，并产生图16中所示的绝对延迟时间的增加的偏差。

在这些情况下，即使是在图15所示的可变延迟线100通过输入端102和输出端104与其他的电子元件相连接时，在可变延迟线100和其他电子元件之间也很难获得阻抗匹配。因此，可变延迟线100和无线电通信装置上的插入损耗进一步增加。由于上述偏差较大，使得可变延迟线100的通频带减小，进而输出端104输出的输出信号产生明显的偏差。

例如，如果将可变延迟线100用于实际的无线电通信装置，则可变延迟线需要至少大约0.5ns的可变延迟时间。可是，如图16至18所示，对于大约0.4ns的可变延迟时间，由于频率响应减少而回程损耗增加，使得可变延迟线100很难具有所需的特征。

发明内容

本发明的一个目的是提供一种其具有混合耦合器以及可变电阻抗装置的可变延迟线，所述可变阻抗装置分别与混合耦合器的两个输出端相连以便抑制可变延迟线的输入阻抗和输出阻抗的变化，减少绝对延迟时间的偏差，增加可变延迟线的可变延迟时间以及加宽可变延迟线的通频带。

根据本发明的可变延迟线包括混合耦合器，其具有用于施加以输入信号的输入端，用于分别输出彼此相差90°相位的第一和第二输出信号的第一和第二输出端，用于将基于第一和第二输出信号的反射信号作为第三输出信号输出的隔离端，并包括分别与第一和第二输出端相连并具有基本相同电阻抗的第一和第二电阻抗部件，其中所述第一和第二电阻抗部件分别包括具有基本相同电阻抗的第一和第二可变电阻抗装置。

具有基本相同电阻抗的第一和第二电阻抗部件具有与第一和第二输出端相连的端部，以及与地相连的其他端部。

当为输入端施加输入信号时，第一输出端输出与输入信号同相的第一输出信号，第二输出端输出与输入信号相差90°的第二输出信号。因此，第一和第二输出信号的相位彼此相差90°。

由于第一和第二电阻抗部件与第一和第二输出端相连，所以第一和第二输出信号在第一和第二输出端部处分别产生第一和第二反射信号。作为第一和第二反射信号的合并信号的反射信号被输出至隔离端，并且其与输入信号具有180°的相差。因为隔离端和输入端之间的间隔起到隔离器的作用，所以反射信号的反射波在其从隔离端传输至输入端的时候发生衰减，而不会输出至输入端。

因此，混合耦合器与第一和第二可变电容部件能够抑制可变延迟线的输入电阻抗和输出电阻抗中的变化。相应地，减少了绝对延迟时间的偏差，并且可变延迟线产生低的插入损耗，具有宽的通频带，并产生低偏差的第三输出信号。因此，能够增加适于可变延迟线的无线电通信装置的可靠性。

当第一和第二可变电阻抗部件的第一和第二可变电阻抗装置的电阻抗发生相同数值的改变时，第一和第二可变电阻抗部件的电阻抗改变相同的数值。因此，反射信号改变希望的数值，并且可变延迟线的绝对延迟时间改变确定的数值。当第一和第二可变电阻抗装置的电阻抗改变确定的数值时，可变延迟线能够具有希望的绝对延迟时间和希望的可变延迟时间。

优选地，第一和第二电阻抗部件包括具有基本相同电容的第一和第二电容器，用作第一和第二可变电阻抗装置的第一和第二可变电容装置，以及第一谐振电路和第二谐振电路构成的相应串联电路。

当第一和第二可变电容装置的电容改变时，第一和第二可变电容装置的导纳(admittance)改变，使得第一和第二电阻抗部件的电阻抗和导纳改变。因此，绝对延迟时间和可变延迟时间能被调至希望数值。

由于第一和第二谐振电路具有各自的谐振频率，所以可变延迟线的通频带的中心频率由谐振频率确定。因此，使用上述设置的串联电路能够允许可变延迟线具有希望通频带、希望的绝对延迟时间和希望的可变延迟时间。

使用上述设置的可变延迟线，当绝对延迟时间改变时，可变延迟线的相位改变。使用上述电路设置，即使是在第一和第二谐振电路的谐振频率改变时，绝对延迟时间也能维持基本不变，但如果可变延迟线的带宽较宽时，仅仅是可变延迟线的相位发生改变。

为了阻止可变延迟线的相位改变，作为可变电阻抗装置的第三和第四电容器以及第三和第四可变电容装置的串联电路优选地与第一谐振电路和第二谐振电路并联连接。根据这种设置，即使是在可变延迟线的绝对延迟时间以及第一和第二谐振电路的谐振频率改变时，也可通过调节第三和第四可变电容装置的电容补偿绝对延迟时间改变以及谐振频率的改变所引起的第三输出信号相位的改变。因此，在不改变相位的情况下能够改变绝对延迟时间和谐振频率。

第一和第二谐振电路优选地为LC谐振电路、包括分布常数电路的谐振电路，或者电介质谐振器。第一至第四可变电容装置优选为具有可变电容的电路装置。这样的电路装置包括变容二极管(varactor diode)、微调电容器(trimmercapacitor)等。

在上述可变延迟线中，可将多个陶瓷层叠置成整体结构的陶瓷体，并且该整体结构体可具有其上设置有混合耦合器的陶瓷层、其上设置有第一谐振电路和第二谐振电路的陶瓷层以及其上至少设置有第一和第二电容器的陶瓷层。由于可变延迟线的大多数电路装置设置在整体结构的陶瓷体内，所以能够减小可变延迟线的尺寸。

附图的简要说明

图1为根据本发明一个实施例的可变延迟线的电路图；

图2为图1中所示可变延迟线的第一和第二电阻抗部件的各自电路图；

图3为根据第一特定实例的可变延迟线的电路图；

图4为示出了图3中所示可变延迟线的绝对延迟时间的模拟值的图；

图5为示出了图3中所示可变延迟线的频率响应的模拟值的图；

图6为示出了图3中所示可变延迟线的回程损耗的模拟值的图；

图7为根据第二特定实例的可变延迟线的电路图；

图8为示出了图7中所示可变延迟线的绝对延迟时间的模拟值的图；

图9为示出了图7中所示可变延迟线的相位的模拟值的图；

图10为根据第三特定实例的可变延迟线的电路图；

图11为图10中所示可变延迟线的透视图；

图12为图10中所示可变延迟线去掉罩后的透视图；

图13为图10中所示可变延迟线的分解透视图；

图14为图10中所示可变延迟线的截面图；

图15为常规可变延迟线的电路图；

图16为示出了图15中所示可变延迟线的绝对延迟时间的模拟值的图；

图17为示出了图15中所示可变延迟线的频率响应的模拟值的图；和

图18为示出了图15中所示可变延迟线的回程损耗的模拟值的图。

具体实施方式

如图1所示，根据本发明一个实施例的可变延迟线10具有混合耦合器(hybrid coupler)12以及分别与混合耦合器12的第一和第二输出端14、16相连的第一和第二电阻抗部件18、20。

除第一和第二输出端14、16外，混合耦合器12具有用于施加输入信号的输入端22，和用于将反射信号作为可变延迟线10的输出信号(第三输出信号)的隔离端24，该反射信号是基于第一和第二输出端14、16输出的第一和第二输出信号的。第一输出端14是用于输出第一输出信号的0°输出端，所述第一输出信号与施加到输入端22的输入信号同相。第二输出端16是用于输出第二输出信号的90°输出端，所述第二输出信号与输入信号差90°相位。

第一和第二电阻抗部件18、20具有基本相同的电阻抗X，并具有分别与第一和第二输出端部14、16相连的端部以及与地相连的其他端部。如图2所示，第一和第二电阻抗部件18、20分别包括作为可变电容装置的第一和第二可变电容装置26、28以及第一和第二谐振电路30、32构成的串联电路。第一和第二可变电容装置26、28可以是可通过改变其耦合电容C改变其电阻抗X的任意装置。这样的电路装置包括变容二极管、微调电容器(Trimmer Capacitor)等。第一和第二谐振电路30、32优选为LC谐振电路、包括分布常数电路(Distributed Constant Circuit)的谐振电路，或者电介质谐振器。

以下说明根据本发明实施例的可变延迟线10的操作。

当为图1中所示可变延迟线10的输入端34施加输入信号时，通过输入端22将输入信号提供给混合耦合器12。此时，第一和第二输出信号输出到相应的第一和第二输出端14、16。第一和第二输出信号的相位彼此相差90°。

由于第一和第二输出端14、16分别通过第一和第二电阻抗部件18、20接地，所以第一和第二输出端14、16分别产生第一和第二反射信号。由第一和第二反射信号合并得到的反射信号输到隔离端24，并作为可变延迟线10的输出信号即第三输出信号输出到输出端36。该反射信号与输入信号相差180°相位。

因为隔离端24和输入端22之间的间隙起到隔离器的作用，所以反射信号的反射波在从隔离端24传输到输入端22的时候发生衰减，不会输到输入端22。即，反射波不会影响可变延迟线10的输入阻抗和输出阻抗。因此，混合耦合器12与第一和第二电阻抗部件18、20能够抑制可变延迟线10中输入阻抗和输出阻抗的变化，使得在可变延迟线10上可以容易地实现阻抗匹配。

当第一和第二电阻抗部件18、20的第一和第二可变电容装置26、28的耦合电容C发生相同数值的改变时，第一和第二电阻抗部件18、20的电阻抗X发生相同数值的变化。因此，第三输出信号能够发生希望数值的变化。相应地，可变延迟线10的第三输出信号的绝对延迟时间能够发生某一数值的变化，并且可变延迟时间可以设置成希望的数值。当第一和第二可变电容装置26、28的耦合电容C发生某一数值的变化时，可变延迟线10能够具有希望的绝对延迟时间和希望的可变延迟时间。

第一和第二谐振电路30、32具有各自的谐振频率。可变延迟线10的通频带的中心频率由这些谐振频率确定。因此，通过将谐振频率设定成希望数值，能够使可变延迟线10具有希望的通频带。

以上已经说明了根据本发明的可变延迟线10的结构和操作。以下将参照图3至14说明第一至第三特定实例中的可变延迟线10A至10C，它们都是可变延迟线10的例子。

根据图3中所示的第一特定实例的可变延迟线10A，具有与图1和2所示那个实施例中的可变延迟线10的构造基本相同的构造，其区别如下。

如图3所示，第一和第二电阻抗部件18、20包括相应的第一和第二电容器38、40，替代第一和第二可变电容装置26、28的第一和第二变容二极管42、44，以及替换第一和第二谐振电路30、32的第一和第二λ/4电介质谐振器46、48构成的串联电路。

第一和第二电容器38、40具有分别与第一和第二输出端14、16相连的相应的端部，以及分别与第一和第二变容二极管42、44的阴极端部K1、K2相连的其他端部。第一和第二变容二极管42、44具有相应的分别与第一和第二λ/4电介质谐振器46、48相连的阳极端部A1、A2。第一和第二电压控制端部50、52分别与阴极端部K1、K2相连以便为其提供DC电压。

对于根据第一特定实例的可变延迟线10A，当通过电阻器或线圈(未示出)从第一和第二电压控制端50、52为第一和第二变容二极管42、44施加具有基本相同数值的DC电压时，第一和第二变容二极管42、44的耦合电容C发生与DC电压值相当的相同数值的改变。特别地，当DC电压增加时，第一和第二变容二极管42、44的耦合电容C减少。

当耦合电容C从C＝C1改变成C＝C2或C＝C3(C1＞C2＞C3)时，第一和第二电阻抗部件18、20的导纳(admittance)改变，引起可变延迟线10A的绝对延迟时间增加，如图4所示。如果将其耦合电容C在较宽的范围内可变的第一和第二变容二极管42、44用于图3所示的可变延迟线10A，则可变延迟线10A具有更大的可变延迟时间。

例如，如果调节第一和第二电阻抗部件18、20的电路装置的数值，使得输出到输出端36的第三输出信号的绝对延迟时间具有例如大约1ns的最小值，则相对于高于100Mz的频带的绝对延迟时间的偏差能够限制到0.1ns或更小，并且可变延迟时间可增加至1ns，如图4所示。

即使是在根据第一特定实例的可变延迟线10A的可变延迟时间变为大约2ns时，图5所示的频率响应和图6所示的回程损耗也保持基本不变。因此，可变延迟线10A的通频带可具有60Mz或更高的较宽带宽。

如果改变根据第一特定实例的可变延迟线10A的耦合电容C以便改变绝对延迟时间，则可变延迟线10A的第三输出信号的相位发生改变。如果改变第一和第二λ/4电介质谐振器46、48的谐振频率，以便改变可变延迟线10A的通频带的中心频率，则由于可变延迟线10A的宽带宽，第三输出信号的绝对延迟也保持基本不变，而仅仅是可变延迟线10A的第三输出信号的相位发生改变。

根据图7所示第二特定实例的可变延迟线10B与图3所示第一特定实例的可变延迟线10A具有基本相同的结构，其区别在于第三和第四电容器54、56与用作可变电阻抗装置的第三和第四可变电容装置的第三和第四变容二极管58、60分别与第一和第二λ/4电介质谐振器46、48并联。

第三和第四电容器54、56具有与第一和第二变容二极管42、44的对应阳极端部A1、A2相连的相应端部，以及与第三和第四变容二极管58、60的对应阴极端部K1、K2相连的其他端部。第三和第四变容二极管58、60具有接地的相应阳极端部A3、A4。第三和第四电压控制端部62、64分别与第三和第四变容二极管58、60的阴极端部K3、K4相连以便为其提供DC电压。

根据第二特定实例的可变延迟线10B，当通过电阻器或电容器(未示出)从第三和第四电压控制端62、64为第三和第四变容二极管58、60施加具有基本相同数值的DC电压时，第三和第四变容二极管58、60的耦合电容C发生与DC电压值相当的相同数值的改变，这样，基于因第一和第二变容二极管42、44的耦合电容C改变而引起的绝对延迟时间变化以及因第一和第二λ/4电介质谐振器46、48的谐振频率改变而引起的中心频率变化，可变延迟线10B的第三输出信号的相位变化得到补偿。

特别地，当第三和第四变容二极管58、60的耦合电容Cv从Cv＝C4改变成Cv＝C5或Cv＝C6(C4＞C5＞C6)时，能够在不影响可变延迟线10B的绝对延迟时间的情况下，改变第三输出信号的相位，如图8和9所示。因此，能够在改变可变延迟线10B的绝对延迟时间的同时将第三输出信号的相位保持在某一数值，使得可变延迟线10B具有希望的绝对延迟时间和希望的可变延迟时间。

根据图10至14中所示的第三特定实例的可变延迟线10C与图3中所示第一特定实例的可变延迟线10A具有基本相同的构造，其区别如下。

如图10所示，第一和第二电压控制端50、52分别通过相应的电阻器74、76与第一和第二变容二极管42、44的阴极端部K1、K2相连。如图11至15所示，可变延迟线10C具有通过叠置多个陶瓷层S1至S11并将其烧结形成一个整体而生成的整体陶瓷板(整体结构)78。

特别地，如图11和12所示，根据第三特定实例的可变延迟线10C具有多个形成在陶瓷板78表面上的互连图案。第一和第二变容二极管42、44与电阻器74、76设置在这些互连图案上，并且不同于上述电路装置的电路装置形成在陶瓷板78内。

陶瓷板78具有由构成陶瓷板78顶盖的金属罩80基本上完全覆盖着的上表面78e。罩80具有四个侧边，该侧边包括其中心设置在侧边下部的对应腿80a至80d。当将陶瓷板78和罩80安装在彼此之上以使腿80a至80d紧靠着固定在上表面78e上时，上表面78e基本被罩80完全覆盖，并在罩80四个侧边没有腿80a至80d的四个角以及上表面78e的四个角之间确定了缝隙81。

在构成陶瓷板78表面的第一至第四侧表面78a至78d中，第一和第四侧表面78a、78d分别具有居中设置并从上表面78e延伸至陶瓷板78下表面78f的表面接地电极82a、82d，如图11和12所示。

第一侧表面78a具有靠近第二侧表面78b设置并从上表面78e延伸至陶瓷板78的下表面78f的输入端34。第一侧表面78a也具有靠近第三侧表面78c设置并从上表面78e延伸至陶瓷板78的下表面78f的输出端36，所述第三侧表面78c与第二侧表面78b相对。

与第一侧表面78a相对的第四侧表面78d具有靠近第二侧表面78b设置并从上表面78e延伸至陶瓷板78的下表面78f的第一电压控制端50。第四侧表面78d也具有靠近第三侧表面78c设置并从上表面78e延伸至陶瓷板78的下表面78f的第二电压控制端52。

输入端34、输出端36、第一和第二电压控制端50、52以及表面接地电极82a、82d从第一至第四侧表面78a至78d延伸至上表面78e和下表面78f，如图12和13所示。

上表面78e具有接近第二侧表面78b居中设置而没有与输入端34、输出端36以及第一和第二电压控制端50、52直接接触的表面接地电极82b。上表面78e也具有接近第三侧表面78c居中设置而没有与输入端34、输出端36以及第一和第二电压控制端50、52直接接触的表面接地电极82c。

在将罩80和陶瓷板78的上表面78e安装在一起时，如图11和14所示，表面接地电极82a至82d与罩80的腿80a至80d直接接触，这样对外遮蔽了可变延迟线10C的全部电路装置。在罩80和陶瓷板78安装在一起时所限定的缝隙81起到在罩80和输入端34、输出端36、第一和第二电压控制端50、52之间间隙(clearance)的作用。

如图11和13所示，下表面78f具有基本完全设置于其上的表面接地电极82e。保持输入端34、输出端36以及第一和第二电压控制端50、52不与表面接地电极82a至82d直接接触，而隔开一个预定的距离。

如图12和13所示，上表面78e具有居中设置并保持不与输入端34、输出端36、第一和第二电压控制端50、52以及表面接地电极82a至82d直接接触的端部84a至84h，但其以预定距离平行地形成。第一和第二变容二极管42、44以及电阻器74、76设置在其上设有端部84a至84h的上表面78e上。

第一和第二变容二极管42、44的阴极端部K1、K2(参见图10)与端部84a、84d相连，并且其阳极端部A1、A2(参见图11)与端部84e、84h相连。电阻器74、76与端部84b、84c、84f、84g相连。电阻器74、76包括例如芯片电阻器。

根据第三特定实例的可变延迟线10C具有通过叠置上述陶瓷层(S1至S11)并将其烧结成整体而构成的陶瓷板78，如图13和14所示。

陶瓷板78由第一至第十一陶瓷层S1至S11的叠层构成。第一至第十一陶瓷层S1至S11的每层包括单层或复层。

在陶瓷板78中，第二陶瓷层S2具有设置在其主表面上与端部84a、84b相对的电容器电极86a。电容器电极86a具有基本倒转的T形，其包括与端部84a相对的较大区域以及与端部84b相对的较小区域。

第二陶瓷层S2还具有跨过平分线m(互连第一和第四侧表面78a、78d的正交线：典型地标示在第三陶瓷层S3的主表面上)与电容器电极86a轴对称设置在其主表面上与端部84c、84d相对的电容器电极86b，所述平分线均分将第二和第三侧表面78b、78c互连的直线。电容器电极86a、86b具有跨过平分线m彼此相对的相应小区域。

第二陶瓷层S2进一步包括设置在其主表面上与端部84f、84g相对的连接电极88，所述连接电极88不与电容器电极86a、86b直接接触。

第三陶瓷层S3在其主表面上具有电容器电极86c和电容器电极86d，电容器电极86c具有与电容器电极86a的形状基本相同的形状并相对于电容器86设置，电容器电极86d具有与电容器86b的形状基本相同的形状并相对于电容器电极86b设置。夹着第二陶瓷层S2而彼此相对设置的电容器电极86a、86c构成第一电容器38，而夹着第二陶瓷层S2而彼此相对设置的电容器电极86b、86d构成第二电容器40。

第五陶瓷层S5具有居中设置在其主表面上并构成第一和第二λ/4电介质谐振器46、48的第一和第二谐振电极90a、90b。第一和第二谐振电极90a、90b从第四侧表面78d朝第一侧表面78a延伸。第一和第二谐振电极90a、90b夹着着平分线m互相轴对称地设置。

第一谐振电极90a具有用作与第四侧表面78d相连的短路端92a的一端，以及不与表面接地电极82a、82d直接接触设置用作开路端(open end)94a的相对端。将第一谐振电极90a在第五陶瓷层S5的主表面上设置成基本J形互连的图案。具体地，基本J形互连的图案从连接有短路端92a的第四侧表面78d朝第一侧表面78a延伸，并在第五陶瓷层S5的中心区域处朝第二侧表面78b弯曲，并且朝第四侧表面78d再次弯曲。朝第四侧表面78d弯曲部分的顶端构成朝向第四侧表面78d的开路端94a。

将第二谐振电极90b设置成隔着上述平分线m与第一谐振电极90a轴对称的基本J形互连的图案，如上所述。具体地，第二谐振电极90b具有用作与第四侧表面78d相连的短路端92b，以及用作与表面接地电极82a、82d不直接接触设置并面向第四侧表面78d的相对端。

第八陶瓷层S8在其主表面上具有基本J形的第一互连图案96a，该图案具有位于接近第二侧表面78b的第一侧表面78a上的开始端，以及夹着第三至第七陶瓷层S3至S7与电容器电极86d相对的终端。开始端与输入端34相连，而终端设置为不直接与表面接地电极82a、82d相接触。

第七陶瓷层S7在其主表面上具有基本J形的第二互连图案96b，该图案具有位于接近第三侧表面78c的第一侧表面78a上的开始端，以及夹着第三至第七陶瓷层S3至S7与电容器电极86c相对的终端。开始端与输出端36相连，而终端设置为不直接与表面接地电极82a、82d相接触。

第一和第二互连图案96a、96b构成混合耦合器12。第一互连图案96a的开始端为混合耦合器12的输入端22，而其终端对应第二输出端16。第二互连图案96b的开始端为混合耦合器12的隔离端24，而其终端对应第一输入端14。

DC施加电极(DC电极)98基本完全设置于第十陶瓷层S10的主表面上，而不与表面接地电极82a、82d直接接触。DC电极98与设置在第四侧表面78d上的第一和第二电压控制终端50、52相连。

内层接地电极82f至82h基本完全设置在第四、第六和第九陶瓷层S4、S6、S9的相应主表面上。

内层接地电极82f使第一和第二电容器38、40的第二和第三陶瓷层S2、S3(电容器层70)与第一和第二λ/4电介质谐振器46、48的第四和第五陶瓷层S4、S5(谐振电路层68)彼此电分离。内层接地电极82f具有面向终端84e、84h，电容器电极86c、86d以及连接电极88的电绝缘的无电极区域(绝缘区域)。

内层接地电极82g使第一和第二λ/4电介质谐振器46、48的第四和第五陶瓷层S4、S5(谐振电路层68)与混合耦合器12的第六至第八陶瓷层S6至S8(混合耦合器层66)彼此电分离。内层接地电极82g具有面向连接电极88、第一互连图案96a的终端以及第二互连图案96b终端的绝缘区域。

内层接地电极82h使混合耦合器12的第六至第八陶瓷层S6至S8(混合耦合器层66)与DC电极98彼此电分离。内层接地电极82h具有面向连接电极88的绝缘区域。

此外，第一陶瓷层S1起到变容二极管层72的作用，并且第一和第二变容二极管42、44被设置在其上表面78e上。

连接电极88和DC电极98通过通孔99a彼此相连，该通孔是通过内层接地电极82f至82h的绝缘区域限定的。连接电极88和终端84f通过通孔99b彼此相连。终端84f和电容器电极86a通过通孔99c彼此相连。终端84a和电容器电极86a通过通孔99d彼此相连。

根据上述设置，当通过第一电压控制终端50为DC电极98施加DC电压时，DC电压就提供给第一变容二极管42的阴极K1。

终端84e和第一谐振电极90a的开路端94a通过通孔99e彼此连接，该通孔是通过内层接地电极82f的绝缘区域限定的。电容器电极86c和第二互连图案96b的终端通过经由内层接地电极82f、82g的绝缘区域而限定的通孔99f相互连接。因此就提供了由第一电容器38、第一变容二极管42和第一λ/4电介质谐振器46构成的串联电路。

连接电极88和终端84g通过通孔99g彼此相连。终端84c和电容器电极86b通过通孔99h彼此相连。电容器电极86b和终端84d通过通孔99i彼此相连。

根据上述设置，当通过第二电压控制终端52为DC电极98施加DC电压时，该DC电压就提供给第二变容二极管44的阴极K2。

终端84h和第二谐振电极90b的开路端94b通过经由内层接地电极82f的绝缘区域限定的通孔99j彼此连接。电容器电极86d和第一互连图案96a的终端通过经由内层接地电极82f、82g的绝缘区域而限定的通孔99k相互连接。因此就提供了由第二电容器40、第二变容二极管44和第二λ/4电介质谐振器48构成的串联电路。

表面接地电极82b和内层接地电极82f至82h通过经由第一至第八陶瓷层S1至S8限定的两个通孔99l、99m彼此相连。限定通孔99l，使之从表面接地电极82b接近第一侧表面78a的那部分朝下表面78f延伸。限定通孔99m，使之从表面接地电极82b接近第四侧表面78d的那部分朝下表面78f延伸。

表面接地电极82c和内层接地电极82f至82h通过经由第一至第八陶瓷层S1至S8限定的两个通孔99n、99o相互连接。通孔99n被限定成从表面接地电极82c接近第一侧表面78a的那部分朝下表面78f延伸。通孔99o被限定成从表面接地电极82c接近第四侧表面78d的那部分朝下表面78f延伸。

因为除第一和第二变容二极管42、44以及电阻器74、76以外的电路装置都设置在陶瓷板78中，所以根据第三特定实例的可变延迟线10C的尺寸可以减小。

对于根据第一和第二特定实例的可变延迟线10A、10B(参见图3和7)，以及对于根据第三特定实例的可变延迟线10C来说，混合耦合器12、第一和第二λ/4电介质谐振器46、48以及第一至第四电容器38、40、54、56可以设置在陶瓷板78中，而第一至第四变容二极管42、44、58、60可从外部设置在陶瓷板78上。

根据本发明的可变延迟线不限于上述实施例，在不脱离本发明的范围的情况下，可采用各种结构。

工业应用性

如上所述，根据本发明的可变延迟线具有混合耦合器和分别与混合耦合器两个输出端相连的可变电阻抗装置，以便由此抑制可变延迟线的输入阻抗和输出阻抗钟的变化，将可变延迟线的绝对延迟时间和可变延迟时间设置成希望的数值，并加宽可变延迟线的通频带。

Claims (4)

1.一种可变延迟线，包括：

混合耦合器(12)，其具有用于施加以输入信号的输入端(22)，用于分别输出彼此相差90°相位的第一和第二输出信号的第一和第二输出端(14，16)，以及用于将基于所述第一和第二输出信号的反射信号作为第三输出信号输出的隔离端(24)；和

分别与所述第一和第二输出端(14，16)相连并具有基本相同电阻抗的第一和第二电阻抗部件(18，20)，

其中所述第一和第二电阻抗部件(18，20)分别包括具有基本相同电阻抗的第一和第二可变电阻抗装置。

2.根据权利要求1所述的可变延迟线，其中所述第一和第二电阻抗部件(18，20)包括具有基本相同电容的第一和第二电容器(38，40)，用作所述第一和第二可变电阻抗装置的第一和第二可变电容装置(26，42)，以及第一谐振电路(30，46)和第二谐振电路(32，48)构成的相应串联电路。

3.根据权利要求2所述的可变延迟线，其中由第三和第四电容器(54，56)以及用作可变电阻抗装置的第三和第四可变电容装置(58，60)构成的串联电路与所述第一谐振电路(30，46)和所述第二谐振电路(32，48)并联连接。

4.根据权利要求2或3所述的可变延迟线，其中将多个陶瓷层叠置以形成整体结构体(78)，所述整体结构体(78)具有其上设置有所述混合耦合器(12)的陶瓷层(66)、其上设置有所述第一谐振电路(30，46)和所述第二谐振电路(32，48)的陶瓷层(68)以及其上至少设置有所述第一和第二电容器(38，40)的陶瓷层(70)。

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