JP2000349517A - ディレイライン - Google Patents
ディレイラインInfo
- Publication number
- JP2000349517A JP2000349517A JP11154044A JP15404499A JP2000349517A JP 2000349517 A JP2000349517 A JP 2000349517A JP 11154044 A JP11154044 A JP 11154044A JP 15404499 A JP15404499 A JP 15404499A JP 2000349517 A JP2000349517 A JP 2000349517A
- Authority
- JP
- Japan
- Prior art keywords
- line
- transmission line
- delay
- delay line
- capacitor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01P—WAVEGUIDES; RESONATORS, LINES, OR OTHER DEVICES OF THE WAVEGUIDE TYPE
- H01P9/00—Delay lines of the waveguide type
- H01P9/006—Meander lines
Landscapes
- Fixed Capacitors And Capacitor Manufacturing Machines (AREA)
- Filters And Equalizers (AREA)
- Pulse Circuits (AREA)
- Waveguide Connection Structure (AREA)
- Structure Of Printed Boards (AREA)
Abstract
(57)【要約】
【課題】 実装後であっても遅延時間の調整ができ、か
つ連続的に遅延時間を調整できるディレイラインを提供
する。 【解決手段】 ディレイライン１０は、誘電体基板１１
を備え、誘電体基板１１の一方主面にはミアンダ状に折
り曲げて蛇行させた信号線路用の伝送線路１２が、誘電
体基板１１の裏面にはほぼ全面に接地導体１３がそれぞ
れ形成される。そして、伝送線路１２と並列に可変容量
コンデンサであるトリマコンデンサ１４が接続される。
また、伝送線路１２の両端には入力端子１５、出力端子
１６が、接地導体１３にはグランド端子１７，１８がそ
れぞれ接続される。
つ連続的に遅延時間を調整できるディレイラインを提供
する。 【解決手段】 ディレイライン１０は、誘電体基板１１
を備え、誘電体基板１１の一方主面にはミアンダ状に折
り曲げて蛇行させた信号線路用の伝送線路１２が、誘電
体基板１１の裏面にはほぼ全面に接地導体１３がそれぞ
れ形成される。そして、伝送線路１２と並列に可変容量
コンデンサであるトリマコンデンサ１４が接続される。
また、伝送線路１２の両端には入力端子１５、出力端子
１６が、接地導体１３にはグランド端子１７，１８がそ
れぞれ接続される。
Description
【０００１】
【発明の属する技術分野】本発明は、コンピュータや計
測器等において信号伝達を遅延させるために用いるディ
レイラインに関し、特に、遅延時間の調整が可能なディ
レイラインに関する。
測器等において信号伝達を遅延させるために用いるディ
レイラインに関し、特に、遅延時間の調整が可能なディ
レイラインに関する。
【０００２】
【従来の技術】図９は、ディレイラインの従来例の正面
図である。ディレイライン８０は、誘電体基板８１の一
方主面にミアンダ状に折り曲げて蛇行させた信号線路用
の伝送線路８２が、誘電体基板８１の他方主面のほぼ全
面に接地導体（図示せず）がそれぞれ形成され、伝送線
路８２の両端に入力端子８３、出力端子８４がそれぞれ
接続された構成のものである。そして、伝送線路８２の
全長によって、入力端子８３と出力端子８４との間の遅
延時間が決まる。このため、遅延時間によっては、図９
のように、ミアンダ状の伝送線路８２の途中に中間タッ
プ用端子８５を設け、この中間タップ用端子８５を例え
ば出力端子として用いることにより、遅延時間を変更す
るようにしている。なお、中間タップ用端子８５は、伝
送線路８２への接続位置を変え得るようになっており、
その位置を変更することによっても遅延時間を調整でき
る。
図である。ディレイライン８０は、誘電体基板８１の一
方主面にミアンダ状に折り曲げて蛇行させた信号線路用
の伝送線路８２が、誘電体基板８１の他方主面のほぼ全
面に接地導体（図示せず）がそれぞれ形成され、伝送線
路８２の両端に入力端子８３、出力端子８４がそれぞれ
接続された構成のものである。そして、伝送線路８２の
全長によって、入力端子８３と出力端子８４との間の遅
延時間が決まる。このため、遅延時間によっては、図９
のように、ミアンダ状の伝送線路８２の途中に中間タッ
プ用端子８５を設け、この中間タップ用端子８５を例え
ば出力端子として用いることにより、遅延時間を変更す
るようにしている。なお、中間タップ用端子８５は、伝
送線路８２への接続位置を変え得るようになっており、
その位置を変更することによっても遅延時間を調整でき
る。
【０００３】
【発明が解決しようとする課題】ところが、上記従来の
ディレイラインのように、遅延時間によって出力端子の
位置が異なるため、プリント基板などへ実装した後は遅
延時間の調整が不可能であるといった問題がある。
ディレイラインのように、遅延時間によって出力端子の
位置が異なるため、プリント基板などへ実装した後は遅
延時間の調整が不可能であるといった問題がある。
【０００４】また、３つの端子のうち１つは不使用状態
となり、その使用しない端子が容量を形成したり、ある
いはスタブとして働いて信号の反射が起こったりする不
具合が生じるといった問題もある。
となり、その使用しない端子が容量を形成したり、ある
いはスタブとして働いて信号の反射が起こったりする不
具合が生じるといった問題もある。
【０００５】さらに、図９のように伝送線路がミアンダ
状の場合には、中間タップ用端子はミアンダ状の伝送線
路の下側の湾曲部にしか接続できず、その結果、連続的
に遅延時間を調整できないといった問題もある。
状の場合には、中間タップ用端子はミアンダ状の伝送線
路の下側の湾曲部にしか接続できず、その結果、連続的
に遅延時間を調整できないといった問題もある。
【０００６】本発明は、このような問題点を解決するた
めになされたものであり、実装後であっても遅延時間の
調整ができ、かつ連続的に遅延時間を調整できるディレ
イラインを提供することを目的とする。
めになされたものであり、実装後であっても遅延時間の
調整ができ、かつ連続的に遅延時間を調整できるディレ
イラインを提供することを目的とする。
【０００７】
【課題を解決するための手段】上述する問題点を解決す
るため本発明は、誘電体基板の一方主面に伝送線路を設
け、他方主面に接地導体を設けて構成したディレイライ
ンであって、 前記誘電体基板に、前記伝送線路に並列
接続される可変容量コンデンサ及びダイオードの少なく
とも一方を設けたことを特徴とする。
るため本発明は、誘電体基板の一方主面に伝送線路を設
け、他方主面に接地導体を設けて構成したディレイライ
ンであって、 前記誘電体基板に、前記伝送線路に並列
接続される可変容量コンデンサ及びダイオードの少なく
とも一方を設けたことを特徴とする。
【０００８】また、複数の誘電体層が積層された積層体
と、該積層体内に埋設された伝送線路と、該伝送線路及
び前記誘電体層を介して相対するように設けられた複数
の接地導体とを備えたディレイラインであって、前記積
層体に、前記伝送線路に並列接続される可変容量コンデ
ンサ及びダイオードの少なくとも一方を設けたことを特
徴とする。
と、該積層体内に埋設された伝送線路と、該伝送線路及
び前記誘電体層を介して相対するように設けられた複数
の接地導体とを備えたディレイラインであって、前記積
層体に、前記伝送線路に並列接続される可変容量コンデ
ンサ及びダイオードの少なくとも一方を設けたことを特
徴とする。
【０００９】本発明のディレイラインによれば、伝送線
路に並列接続された可変容量コンデンサ及びダイオード
の少なくとも一方を設けるため、可変容量コンデンサや
ダイオードの容量を変化させることにより、プリント基
板への実装後であっても遅延時間を連続的に調整でき
る。
路に並列接続された可変容量コンデンサ及びダイオード
の少なくとも一方を設けるため、可変容量コンデンサや
ダイオードの容量を変化させることにより、プリント基
板への実装後であっても遅延時間を連続的に調整でき
る。
【００１０】
【発明の実施の形態】以下、図面を参照して本発明の実
施例を説明する。図１は、本発明のディレイラインに係
る第１の実施例の（ａ）上面図及び（ｂ）断面図であ
る。ディレイライン１０は、誘電体基板１１を備え、誘
電体基板１１の一方主面にはミアンダ状に折り曲げて蛇
行させた信号線路用の伝送線路１２が、誘電体基板１１
の裏面にはほぼ全面に接地導体１３がそれぞれ形成され
る。
施例を説明する。図１は、本発明のディレイラインに係
る第１の実施例の（ａ）上面図及び（ｂ）断面図であ
る。ディレイライン１０は、誘電体基板１１を備え、誘
電体基板１１の一方主面にはミアンダ状に折り曲げて蛇
行させた信号線路用の伝送線路１２が、誘電体基板１１
の裏面にはほぼ全面に接地導体１３がそれぞれ形成され
る。
【００１１】そして、伝送線路１２と並列に可変容量コ
ンデンサであるトリマコンデンサ１４が接続される。ま
た、伝送線路１２の両端には入力端子１５、出力端子１
６が、接地導体１３にはグランド端子１７，１８がそれ
ぞれ接続される。
ンデンサであるトリマコンデンサ１４が接続される。ま
た、伝送線路１２の両端には入力端子１５、出力端子１
６が、接地導体１３にはグランド端子１７，１８がそれ
ぞれ接続される。
【００１２】図２は、図１のディレイラインの等価回路
図である。ディレイライン１０は、入力端子１５と出力
端子１６との間に、伝送線路１２と接地導体１３とで形
成されるマイクロストリップラインのインダクタンス成
分Ｌとトリマコンデンサ１４の容量成分Ｃとが並列に接
続されたものとなる。
図である。ディレイライン１０は、入力端子１５と出力
端子１６との間に、伝送線路１２と接地導体１３とで形
成されるマイクロストリップラインのインダクタンス成
分Ｌとトリマコンデンサ１４の容量成分Ｃとが並列に接
続されたものとなる。
【００１３】そして、通過特性において、１／（２π
（Ｌ・Ｃ）1/2）で求められる周波数に減衰極が発生す
る。この減衰極により、伝送線路１２を通過する高周波
信号に位相変化が生じ、その結果、ディレイライン１０
の遅延時間が周波数に応じて変化することとなる。
（Ｌ・Ｃ）1/2）で求められる周波数に減衰極が発生す
る。この減衰極により、伝送線路１２を通過する高周波
信号に位相変化が生じ、その結果、ディレイライン１０
の遅延時間が周波数に応じて変化することとなる。
【００１４】図３は、図１のディレイライン１０の通過
特性及び遅延時間の周波数依存性を示す図である。図３
において、実線は通過特性、破線は遅延時間を示す。な
お、伝送線路１２のインダクタンス成分Ｌは２０（ｎ
Ｈ）、トリマコンデンサ１４の容量Ｃは０．５（ｐＦ）
である。
特性及び遅延時間の周波数依存性を示す図である。図３
において、実線は通過特性、破線は遅延時間を示す。な
お、伝送線路１２のインダクタンス成分Ｌは２０（ｎ
Ｈ）、トリマコンデンサ１４の容量Ｃは０．５（ｐＦ）
である。
【００１５】この図から、通過特性において、１／（２
π（Ｌ・Ｃ）1/2）で求められる周波数である１．６
（ＧＨｚ）付近に減衰極が生じ、その減衰極の影響で遅
延時間が大きく変化していることが解る。
π（Ｌ・Ｃ）1/2）で求められる周波数である１．６
（ＧＨｚ）付近に減衰極が生じ、その減衰極の影響で遅
延時間が大きく変化していることが解る。
【００１６】図４は、図１のディレイライン１０の遅延
時間の変化を示す図である。図４において、横軸はトリ
マコンデンサ１４の容量、縦軸がディレイライン１０の
遅延時間を示す。また、実線は１．５ＧＨｚにおける変
化、破線は１．７ＧＨｚにおける変化である。
時間の変化を示す図である。図４において、横軸はトリ
マコンデンサ１４の容量、縦軸がディレイライン１０の
遅延時間を示す。また、実線は１．５ＧＨｚにおける変
化、破線は１．７ＧＨｚにおける変化である。
【００１７】この図から、トリマコンデンサ１４の容量
を調整することにより、ディレイライン１０の遅延時間
を調整することが可能となることは解る。これは、トリ
マコンデンサ１４の容量を変化させることにより、１／
（２π（Ｌ・Ｃ）1/2）で求められる通過特性における
減衰極の発生する周波数が変化するためである。
を調整することにより、ディレイライン１０の遅延時間
を調整することが可能となることは解る。これは、トリ
マコンデンサ１４の容量を変化させることにより、１／
（２π（Ｌ・Ｃ）1/2）で求められる通過特性における
減衰極の発生する周波数が変化するためである。
【００１８】上述の第１の実施例のディレイラインによ
れば、伝送線路と並列に可変容量コンデンサが接続され
るため、トリマコンデンサの容量を連続的に変化させる
ことにより、プリント基板への実装後であっても、通過
特性における減衰極の発生する周波数を連続的に変化さ
せる。したがって、ディレイラインの遅延時間を連続的
に変化させ、所望の遅延時間を得ることが可能となる。
れば、伝送線路と並列に可変容量コンデンサが接続され
るため、トリマコンデンサの容量を連続的に変化させる
ことにより、プリント基板への実装後であっても、通過
特性における減衰極の発生する周波数を連続的に変化さ
せる。したがって、ディレイラインの遅延時間を連続的
に変化させ、所望の遅延時間を得ることが可能となる。
【００１９】図５は、本発明のディレイラインに係る第
２の実施例の分解斜視図である。ディレイライン２０
は、酸化バリウム、酸化アルミニウム、シリカを主成分
とする誘電体セラミックス（比誘電率εｒ：約６．０）
からなる矩形状の誘電体層２１１〜２１５を順次積層
し、圧着した後、８００〜１０００℃で一体焼成するこ
とにより得られる直方体状の積層体２１を備える。積層
体２１の側面と上下面部分には入力端子２２、出力端子
２３及び２つのグランド端子２４，２５が形成される。
２の実施例の分解斜視図である。ディレイライン２０
は、酸化バリウム、酸化アルミニウム、シリカを主成分
とする誘電体セラミックス（比誘電率εｒ：約６．０）
からなる矩形状の誘電体層２１１〜２１５を順次積層
し、圧着した後、８００〜１０００℃で一体焼成するこ
とにより得られる直方体状の積層体２１を備える。積層
体２１の側面と上下面部分には入力端子２２、出力端子
２３及び２つのグランド端子２４，２５が形成される。
【００２０】誘電体層２１１，２１３の上面には、略矩
形状の接地導体２６１，２６２が形成される。また、誘
電体層２１２の上面には、略ミアンダ状の伝送線路２７
が形成される。さらに、誘電体層２１４，２１５の上面
には、略矩形状のコンデンサ電極２８１，２８２が形成
される。
形状の接地導体２６１，２６２が形成される。また、誘
電体層２１２の上面には、略ミアンダ状の伝送線路２７
が形成される。さらに、誘電体層２１４，２１５の上面
には、略矩形状のコンデンサ電極２８１，２８２が形成
される。
【００２１】この際、誘電体層２１２の上面に形成され
た伝送線路２７の両端、及び誘電体層２１１，２１３の
上面に形成された接地導体２６１，２６２の一部は、積
層体２１の側面に引き出され、入力端子２２、出力端子
２３及びグランド端子２４，２５にそれぞれ接続され
る。
た伝送線路２７の両端、及び誘電体層２１１，２１３の
上面に形成された接地導体２６１，２６２の一部は、積
層体２１の側面に引き出され、入力端子２２、出力端子
２３及びグランド端子２４，２５にそれぞれ接続され
る。
【００２２】また、誘電体層２１２の上面の伝送線路２
７の一端と誘電体層２１４の上面のコンデンサ電極２８
１とは、誘電体層２１３，２１４を貫通するように設け
られたビアホール導体２９１により接続される。
７の一端と誘電体層２１４の上面のコンデンサ電極２８
１とは、誘電体層２１３，２１４を貫通するように設け
られたビアホール導体２９１により接続される。
【００２３】さらに、誘電体層２１２の上面の伝送線路
２７の他端と誘電体層２１５の上面のコンデンサ電極２
８２とは、誘電体層２１３〜２１５を貫通するように設
けられたビアホール導体２９２により接続される。
２７の他端と誘電体層２１５の上面のコンデンサ電極２
８２とは、誘電体層２１３〜２１５を貫通するように設
けられたビアホール導体２９２により接続される。
【００２４】このような構成により、ディレイライン２
０は、入力端子２２と出力端子２３との間に、伝送線路
２７と接地導体２６１，２６２とで形成されるストリッ
プラインのインダクタンス成分Ｌとコンデンサ電極２８
１，２８２で形成される可変容量コンデンサ２８の容量
成分Ｃとが並列接続されたものになる。
０は、入力端子２２と出力端子２３との間に、伝送線路
２７と接地導体２６１，２６２とで形成されるストリッ
プラインのインダクタンス成分Ｌとコンデンサ電極２８
１，２８２で形成される可変容量コンデンサ２８の容量
成分Ｃとが並列接続されたものになる。
【００２５】この際、ディレイライン２０の等価回路
は、ディレイライン１０の等価回路である図２と同様の
回路構成となる。
は、ディレイライン１０の等価回路である図２と同様の
回路構成となる。
【００２６】なお、積層体２１の側面と上下面部分に形
成される入力端子２２、出力端子２３及びグランド端子
２４，２５は、印刷された導電ペーストを積層体２１と
同時焼成するか、積層体２１を焼成した後に焼付けるか
によって形成される。
成される入力端子２２、出力端子２３及びグランド端子
２４，２５は、印刷された導電ペーストを積層体２１と
同時焼成するか、積層体２１を焼成した後に焼付けるか
によって形成される。
【００２７】そして、積層体２１の上面に形成されたコ
ンデンサ電極２８２をレーザなどでトリミングすること
により、可変容量コンデンサ２８の容量を連続的に変
え、第１の実施例のディレイライン１０（図１）と同様
に、ディレイライン２０の遅延時間を連続的に変えられ
るようになる。
ンデンサ電極２８２をレーザなどでトリミングすること
により、可変容量コンデンサ２８の容量を連続的に変
え、第１の実施例のディレイライン１０（図１）と同様
に、ディレイライン２０の遅延時間を連続的に変えられ
るようになる。
【００２８】図６は、図５のディレイラインの変形例の
断面図である。ディレイライン２０ａは、図５のディレ
イライン２０と比較して、接地導体２６１ａ，２６２ａ
及び伝送線路２７ａが内部に形成された積層体２１ａの
上面に、コンデンサ電極２８１，２８２で形成される可
変容量コンデンサ２８（図５）に変えて、トリマコンデ
ンサ２８ａを搭載する点で異なる。
断面図である。ディレイライン２０ａは、図５のディレ
イライン２０と比較して、接地導体２６１ａ，２６２ａ
及び伝送線路２７ａが内部に形成された積層体２１ａの
上面に、コンデンサ電極２８１，２８２で形成される可
変容量コンデンサ２８（図５）に変えて、トリマコンデ
ンサ２８ａを搭載する点で異なる。
【００２９】この際、伝送線路２７ａとトリマコンデン
サ２８ａとは、積層体２１ａの内部に設けられたビアホ
ール導体２９１ａ，２９２ａで接続される。
サ２８ａとは、積層体２１ａの内部に設けられたビアホ
ール導体２９１ａ，２９２ａで接続される。
【００３０】上述の第２の実施例のディレイラインによ
れば、伝送線路と並列に可変容量コンデンサが接続され
るため、トリマコンデンサの容量を連続的に変化させる
ことにより、プリント基板への実装後であっても、通過
特性における減衰極の発生する周波数を連続的に変化さ
せる。したがって、ディレイラインの遅延時間を連続的
に変化させ、所望の遅延時間を得ることが可能となる。
れば、伝送線路と並列に可変容量コンデンサが接続され
るため、トリマコンデンサの容量を連続的に変化させる
ことにより、プリント基板への実装後であっても、通過
特性における減衰極の発生する周波数を連続的に変化さ
せる。したがって、ディレイラインの遅延時間を連続的
に変化させ、所望の遅延時間を得ることが可能となる。
【００３１】また、伝送線路を複数の誘電体層が積層さ
れた積層体に内部に形成するため、伝送線路と可変容量
コンデンサとの配線も積層体の内部に形成することがで
きる。したがって、これらの配線による損失が抑えられ
るため、より特性の優れたディレイラインを得ることが
可能になる。
れた積層体に内部に形成するため、伝送線路と可変容量
コンデンサとの配線も積層体の内部に形成することがで
きる。したがって、これらの配線による損失が抑えられ
るため、より特性の優れたディレイラインを得ることが
可能になる。
【００３２】図７は、本発明のディレイラインに係る第
３の実施例の分解斜視図ある。ディレイライン３０は、
酸化バリウム、酸化アルミニウム、シリカを主成分とす
る誘電体セラミックス（比誘電率εｒ：約６．０）から
なる矩形状の誘電体層３１１〜３１４を順次積層し、圧
着した後、８００〜１０００℃で一体焼成することによ
り得られる直方体状の積層体３１を備える。
３の実施例の分解斜視図ある。ディレイライン３０は、
酸化バリウム、酸化アルミニウム、シリカを主成分とす
る誘電体セラミックス（比誘電率εｒ：約６．０）から
なる矩形状の誘電体層３１１〜３１４を順次積層し、圧
着した後、８００〜１０００℃で一体焼成することによ
り得られる直方体状の積層体３１を備える。
【００３３】積層体３１の上面にはバリキャップダイオ
ード３２が搭載され、積層体３１の側面と上下面部分に
は入力端子３３、出力端子３４及び２つのグランド端子
３５，３６が形成される。
ード３２が搭載され、積層体３１の側面と上下面部分に
は入力端子３３、出力端子３４及び２つのグランド端子
３５，３６が形成される。
【００３４】誘電体層３１１，３１３の上面には、略矩
形状の接地導体３７１，３７２が形成される。また、誘
電体層３１２の上面には、略ミアンダ状の伝送線路３８
が形成される。
形状の接地導体３７１，３７２が形成される。また、誘
電体層３１２の上面には、略ミアンダ状の伝送線路３８
が形成される。
【００３５】この際、誘電体層３１２の上面に形成され
た伝送線路３８の両端、及び誘電体層３１１，３１３の
上面に形成された接地導体３７１，３７２の一部は、積
層体３１の側面に引き出され、入力端子３３、出力端子
３４及びグランド端子３５，３６にそれぞれ接続され
る。
た伝送線路３８の両端、及び誘電体層３１１，３１３の
上面に形成された接地導体３７１，３７２の一部は、積
層体３１の側面に引き出され、入力端子３３、出力端子
３４及びグランド端子３５，３６にそれぞれ接続され
る。
【００３６】また、誘電体層３１２の上面の伝送線路３
８の一端と積層体３１に搭載されるバリキャップダイオ
ード３２の一端とは、誘電体層３１３，３１４を貫通す
るように設けられたビアホール導体３９１により接続さ
れる。
８の一端と積層体３１に搭載されるバリキャップダイオ
ード３２の一端とは、誘電体層３１３，３１４を貫通す
るように設けられたビアホール導体３９１により接続さ
れる。
【００３７】さらに、誘電体層３１２の上面の伝送線路
３８の他端と積層体３１に搭載されるバリキャップダイ
オード３２の他端とは、誘電体層３１３，３１４を貫通
するように設けられたビアホール導体３９２により接続
される。
３８の他端と積層体３１に搭載されるバリキャップダイ
オード３２の他端とは、誘電体層３１３，３１４を貫通
するように設けられたビアホール導体３９２により接続
される。
【００３８】このような構成により、ディレイライン３
０は、入力端子３３と出力端子３４との間に、伝送線路
３８と接地導体３７１，３７２とで形成されるストリッ
プラインのインダクタンス成分Ｌとバリキャップダイオ
ード３２の容量成分Ｃとが並列接続されたものになる。
０は、入力端子３３と出力端子３４との間に、伝送線路
３８と接地導体３７１，３７２とで形成されるストリッ
プラインのインダクタンス成分Ｌとバリキャップダイオ
ード３２の容量成分Ｃとが並列接続されたものになる。
【００３９】この際、ディレイライン３０の等価回路
は、ディレイライン１０の等価回路である図２と同様の
回路構成となる。
は、ディレイライン１０の等価回路である図２と同様の
回路構成となる。
【００４０】なお、積層体３１の側面と上下面部分に形
成される入力端子３３、出力端子３４及びグランド端子
３５，３６は、第２の実施例のディレイライン２０の場
合と同様に、印刷された導電ペーストを積層体３１と同
時焼成するか、積層体３１を焼成した後に焼付けるかに
よって形成される。
成される入力端子３３、出力端子３４及びグランド端子
３５，３６は、第２の実施例のディレイライン２０の場
合と同様に、印刷された導電ペーストを積層体３１と同
時焼成するか、積層体３１を焼成した後に焼付けるかに
よって形成される。
【００４１】そして、積層体３１の上面に搭載されたバ
リキャップダイオード３２の印加電圧を変えることによ
り、バリキャップダイオード３２の容量成分を連続的に
変え、第１及び第２の実施例のディレイライン１０（図
１），２０（図５）と同様に、ディレイライン３０の遅
延時間を連続的に変えられるようになる。
リキャップダイオード３２の印加電圧を変えることによ
り、バリキャップダイオード３２の容量成分を連続的に
変え、第１及び第２の実施例のディレイライン１０（図
１），２０（図５）と同様に、ディレイライン３０の遅
延時間を連続的に変えられるようになる。
【００４２】図８は、図７のディレイラインの遅延時間
の変化を示す図である。図８において、横軸がダイオー
ド３２への印加電圧、縦軸が遅延時間を示す。また、実
線は１．５ＧＨｚにおける変化、破線は１．７ＧＨｚに
おける変化である。
の変化を示す図である。図８において、横軸がダイオー
ド３２への印加電圧、縦軸が遅延時間を示す。また、実
線は１．５ＧＨｚにおける変化、破線は１．７ＧＨｚに
おける変化である。
【００４３】この図から、バリキャップダイオード３２
への印加電圧を変化させることにより、伝送線路３８の
遅延時間を変化させることが可能となることが理解でき
る。これは、バリキャップダイオード３２への印加電圧
を変化させることにより、バリキャップダイオード３２
の容量成分が変化し、その結果、通過特性における減衰
極の発生する周波数が変化するためである。
への印加電圧を変化させることにより、伝送線路３８の
遅延時間を変化させることが可能となることが理解でき
る。これは、バリキャップダイオード３２への印加電圧
を変化させることにより、バリキャップダイオード３２
の容量成分が変化し、その結果、通過特性における減衰
極の発生する周波数が変化するためである。
【００４４】上述の第３の実施例のディレイラインによ
れば、伝送線路と並列にバリキャップダイオードが接続
されるため、バリキャップダイオードへの印加電圧を変
化させることにより、バリキャップダイオードの容量成
分が変化する。したがって、通過特性における減衰極の
発生する周波数が変化するため、ディレイラインの遅延
時間を変化させることが可能となる。
れば、伝送線路と並列にバリキャップダイオードが接続
されるため、バリキャップダイオードへの印加電圧を変
化させることにより、バリキャップダイオードの容量成
分が変化する。したがって、通過特性における減衰極の
発生する周波数が変化するため、ディレイラインの遅延
時間を変化させることが可能となる。
【００４５】なお、第１乃至第３の実施例では、誘電体
層が酸化バリウム、酸化アルミニウム、シリカを主成分
とするセラミックの場合について説明したが、比誘電率
（εｒ）が１以上であれば何れの材料でもよく、例えば
酸化マグネシウム、シリカを主成分とするセラミックあ
るいはフッ素系樹脂等でも同様の効果が得られる。
層が酸化バリウム、酸化アルミニウム、シリカを主成分
とするセラミックの場合について説明したが、比誘電率
（εｒ）が１以上であれば何れの材料でもよく、例えば
酸化マグネシウム、シリカを主成分とするセラミックあ
るいはフッ素系樹脂等でも同様の効果が得られる。
【００４６】また、可変容量コンデンサあるいはダイオ
ードのいずれか一方を伝送線路に並列接続する場合につ
いて説明したが、可変容量コンデンサ及びダイオードの
両方を並列接続してもよい。
ードのいずれか一方を伝送線路に並列接続する場合につ
いて説明したが、可変容量コンデンサ及びダイオードの
両方を並列接続してもよい。
【００４７】第１の実施例では、可変容量コンデンサを
伝送線路に並列接続する場合について説明したが、ダイ
オードを使用しても同様の効果が得られる。
伝送線路に並列接続する場合について説明したが、ダイ
オードを使用しても同様の効果が得られる。
【００４８】第２及び第３の実施例では、接地導体が積
層体の内部に存在している場合について説明したが、誘
電体層を挟んで伝送線路及び接地導体が存在していれば
よく、接地導体が積層体の表面に存在していてもよい。
層体の内部に存在している場合について説明したが、誘
電体層を挟んで伝送線路及び接地導体が存在していれば
よく、接地導体が積層体の表面に存在していてもよい。
【００４９】また、伝送線路と可変容量コンデンサある
いはダイオードとの接続手段として、ビアホール導体を
用いた場合について説明したが、スルーホール導体を使
用しても同様の効果が得られる。
いはダイオードとの接続手段として、ビアホール導体を
用いた場合について説明したが、スルーホール導体を使
用しても同様の効果が得られる。
【００５０】
【発明の効果】請求項１のディレイラインによれば、誘
電体基板に、伝送線路に並列接続された可変容量コンデ
ンサ及びダイオードの少なくとも一方を設けているた
め、可変容量コンデンサやダイオードの容量を連続的に
変化させることにより、プリント基板への実装後であっ
ても、通過特性における減衰極の発生する周波数を連続
的に変化させる。したがって、ディレイラインの遅延時
間を連続的に変化させ、所望の遅延時間を得ることが可
能となる。
電体基板に、伝送線路に並列接続された可変容量コンデ
ンサ及びダイオードの少なくとも一方を設けているた
め、可変容量コンデンサやダイオードの容量を連続的に
変化させることにより、プリント基板への実装後であっ
ても、通過特性における減衰極の発生する周波数を連続
的に変化させる。したがって、ディレイラインの遅延時
間を連続的に変化させ、所望の遅延時間を得ることが可
能となる。
【００５１】請求項２のディレイラインによれば、積層
体に、伝送線路に並列接続された可変容量コンデンサ及
びダイオードの少なくとも一方を設けているため、可変
容量コンデンサやダイオードの容量を連続的に変化させ
ることにより、プリント基板への実装後であっても、通
過特性における減衰極の発生する周波数を連続的に変化
させる。したがって、ディレイラインの遅延時間を連続
的に変化させ、所望の遅延時間を得ることが可能とな
る。
体に、伝送線路に並列接続された可変容量コンデンサ及
びダイオードの少なくとも一方を設けているため、可変
容量コンデンサやダイオードの容量を連続的に変化させ
ることにより、プリント基板への実装後であっても、通
過特性における減衰極の発生する周波数を連続的に変化
させる。したがって、ディレイラインの遅延時間を連続
的に変化させ、所望の遅延時間を得ることが可能とな
る。
【００５２】また、伝送線路を複数の誘電体層が積層さ
れた積層体に内部に形成するため、伝送線路と可変容量
コンデンサとの配線も積層体の内部に形成することがで
きる。したがって、これらの配線による損失が抑えられ
るため、より特性の優れたディレイラインを得ることが
可能になる。
れた積層体に内部に形成するため、伝送線路と可変容量
コンデンサとの配線も積層体の内部に形成することがで
きる。したがって、これらの配線による損失が抑えられ
るため、より特性の優れたディレイラインを得ることが
可能になる。
【図１】本発明のディレイラインに係る第１の実施例の
（ａ）上面図及び（ｂ）断面図である。
（ａ）上面図及び（ｂ）断面図である。
【図２】図１のディレイラインの等価回路図である。
【図３】図１のディレイラインの通過特性及び遅延時間
の周波数依存性を示す図である。
の周波数依存性を示す図である。
【図４】図１のディレイラインの遅延時間のコンデンサ
容量依存性を示す図である。
容量依存性を示す図である。
【図５】本発明のディレイラインに係る第２の実施例の
分解斜視図である。
分解斜視図である。
【図６】図５のディレイラインの変形例の断面図であ
る。
る。
【図７】本発明のディレイラインに係る第３の実施例の
分解斜視図である。
分解斜視図である。
【図８】図７のディレイラインの遅延時間の印加電圧依
存性を示す図である。
存性を示す図である。
【図９】従来のディレイラインを示す正面図である。
１０，２０，２０ａ，３０ ディレイライン １１ 誘電体基板 １２，２７，２７ａ，３８ 伝送線路 １３，２６１，２６２，２６１ａ，２６２ａ，３７１，
３７２ 接地導体 １４，２８，２８ａ 可変容量コンデンサ ２１，２１ａ，３１ 積層体 ２１１〜２１５，３１１〜３１４ 誘電体層 ３２ ダイオード
３７２ 接地導体 １４，２８，２８ａ 可変容量コンデンサ ２１，２１ａ，３１ 積層体 ２１１〜２１５，３１１〜３１４ 誘電体層 ３２ ダイオード
Claims (2)
- 【請求項１】 誘電体基板の一方主面に伝送線路を設
け、他方主面に接地導体を設けて構成したディレイライ
ンであって、 前記誘電体基板に、前記伝送線路に並列接続される可変
容量コンデンサ及びダイオードの少なくとも一方を設け
たことを特徴とするディレイライン。 - 【請求項２】 複数の誘電体層が積層された積層体と、
該積層体内に埋設された伝送線路と、該伝送線路及び前
記誘電体層を介して相対するように設けられた複数の接
地導体とを備えたディレイラインであって、 前記積層体に、前記伝送線路に並列接続される可変容量
コンデンサ及びダイオードの少なくとも一方を設けたこ
とを特徴とするディレイライン。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15404499A JP3402258B2 (ja) | 1999-06-01 | 1999-06-01 | ディレイライン |
| DE60028867T DE60028867T2 (de) | 1999-06-01 | 2000-05-29 | Verzögerungsleitung |
| EP00111497A EP1058337B1 (en) | 1999-06-01 | 2000-05-29 | Delay line |
| US09/583,171 US6864760B1 (en) | 1999-06-01 | 2000-05-30 | Delay line with a parallel capacitance for adjusting the delay time |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15404499A JP3402258B2 (ja) | 1999-06-01 | 1999-06-01 | ディレイライン |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000349517A true JP2000349517A (ja) | 2000-12-15 |
| JP3402258B2 JP3402258B2 (ja) | 2003-05-06 |
Family
ID=15575702
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15404499A Expired - Fee Related JP3402258B2 (ja) | 1999-06-01 | 1999-06-01 | ディレイライン |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6864760B1 (ja) |
| EP (1) | EP1058337B1 (ja) |
| JP (1) | JP3402258B2 (ja) |
| DE (1) | DE60028867T2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2017152482A (ja) * | 2016-02-23 | 2017-08-31 | 三菱電機株式会社 | 光半導体装置 |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CA2447187A1 (en) * | 2003-10-28 | 2005-04-28 | Mladen Marko Kekez | Radio frequency pulse generating apparatus |
| US7332983B2 (en) | 2005-10-31 | 2008-02-19 | Hewlett-Packard Development Company, L.P. | Tunable delay line using selectively connected grounding means |
| US20080251275A1 (en) * | 2007-04-12 | 2008-10-16 | Ralph Morrison | Decoupling Transmission Line |
| JP4828514B2 (ja) * | 2007-12-18 | 2011-11-30 | 日本電信電話株式会社 | 電気分散等化回路 |
| EP2242141A1 (en) * | 2009-04-17 | 2010-10-20 | Alcatel Lucent | Electronic circuit for RF applications and corresponding power amplifier |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB1239596A (ja) * | 1968-01-19 | 1971-07-21 | ||
| JPS6297416A (ja) * | 1985-10-23 | 1987-05-06 | Fujitsu Ltd | チツプ形遅延素子の構成方法 |
| JPS62109418A (ja) | 1985-11-07 | 1987-05-20 | Fujitsu Ltd | チツプ形遅延素子 |
| US4701714A (en) * | 1986-03-31 | 1987-10-20 | Tektronix, Inc. | Tunable delay line |
| JPH0446406A (ja) * | 1990-06-13 | 1992-02-17 | Murata Mfg Co Ltd | ディレイライン |
| US5208213A (en) * | 1991-04-12 | 1993-05-04 | Hewlett-Packard Company | Variable superconducting delay line having means for independently controlling constant delay time or constant impedance |
| JPH06216689A (ja) * | 1993-01-19 | 1994-08-05 | Murata Mfg Co Ltd | ディレイライン |
| US5760661A (en) * | 1996-07-11 | 1998-06-02 | Northrop Grumman Corporation | Variable phase shifter using an array of varactor diodes for uniform transmission line loading |
| JP3394401B2 (ja) * | 1996-11-22 | 2003-04-07 | ティーディーケイ株式会社 | ローパスフィルタ |
| EP1650865B1 (en) * | 1998-10-27 | 2009-10-21 | Murata Manufacturing Co., Ltd. | Composite high frequency component and mobile communication device including the same |
| US6201457B1 (en) * | 1998-11-18 | 2001-03-13 | Cts Corporation | Notch filter incorporating saw devices and a delay line |
-
1999
- 1999-06-01 JP JP15404499A patent/JP3402258B2/ja not_active Expired - Fee Related
-
2000
- 2000-05-29 DE DE60028867T patent/DE60028867T2/de not_active Expired - Lifetime
- 2000-05-29 EP EP00111497A patent/EP1058337B1/en not_active Expired - Lifetime
- 2000-05-30 US US09/583,171 patent/US6864760B1/en not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2017152482A (ja) * | 2016-02-23 | 2017-08-31 | 三菱電機株式会社 | 光半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| DE60028867T2 (de) | 2006-11-16 |
| US6864760B1 (en) | 2005-03-08 |
| EP1058337A2 (en) | 2000-12-06 |
| JP3402258B2 (ja) | 2003-05-06 |
| EP1058337A3 (en) | 2002-03-13 |
| EP1058337B1 (en) | 2006-06-21 |
| DE60028867D1 (de) | 2006-08-03 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6819202B2 (en) | Power splitter having counter rotating circuit lines | |
| US6861923B2 (en) | Power divider/combiner with a multilayer structure | |
| JPH07193403A (ja) | 共振器 | |
| EP1003216A2 (en) | Multilayered ceramic structure | |
| JP3402258B2 (ja) | ディレイライン | |
| JP4243443B2 (ja) | バラントランス | |
| US20060238271A1 (en) | Low temperature co-fired ceramic 90 degree power splitter | |
| JP2000106501A (ja) | 電力分配回路、電力合成回路 | |
| JP4812243B2 (ja) | 可変遅延線 | |
| JPH08307116A (ja) | トランス結合器 | |
| JP2004120291A (ja) | バラントランス | |
| JP2004350143A (ja) | バラントランス | |
| KR20040108743A (ko) | 변환 선로를 포함하는 4선식 전기 회로망 | |
| JP3650433B2 (ja) | アンテナスイッチ | |
| JP3679059B2 (ja) | バラントランス | |
| JP3163968B2 (ja) | 積層型共振器 | |
| JP2002290186A (ja) | 低域通過フィルタ | |
| JPH06112710A (ja) | 高周波回路基板 | |
| JP3100036B2 (ja) | 多層基板を用いたｖｃｏ等の高周波回路 | |
| JP2000286618A (ja) | ディレイライン | |
| JPH0856103A (ja) | 積層型共振器 | |
| JPH04237201A (ja) | ストリップ線路型フィルタ | |
| JP2004260377A (ja) | バラントランス | |
| JP2000022480A (ja) | 積層型フィルタ | |
| JP2004180126A (ja) | ストリップラインフィルタ |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090228 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090228 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100228 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110228 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110228 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120229 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130228 Year of fee payment: 10 |
|
| LAPS | Cancellation because of no payment of annual fees |