JP5360087B2 - 帯域除去フィルタ - Google Patents

Description

この発明は、帯域除去フィルタに関するものである。

誘電体同軸共振器を用いた帯域除去フィルタ(ＢＥＦ)が従来から利用されている（例えば、特許文献１参照）。

図１Ａは従来のＢＥＦのモジュール構成を例示する分解斜視図である。
ＢＥＦ１０１は誘電体同軸共振器ブロック１０２と多層基板１０３とインダクタ素子１０４とカバー１０５とを備える。

誘電体同軸共振器ブロック１０２は、ブロック本体１０２Ａ、内導体１０２Ｂ、外導体１０２Ｃ、および端子電極１０２Ｄを備え、２つの誘電体同軸共振器Ｒ１，Ｒ２を構成する。ブロック本体１０２Ａは略直方体に成形した誘電体材料からなり、ブロック正面とブロック背面との間を貫通する２つの貫通孔が形成されている。内導体１０２Ｂは貫通孔の内面に形成されている。外導体１０２Ｃは、ブロック正面を除くブロック外面に形成されている。端子電極１０２Ｄは、ブロック底面に外導体１０２Ｃから分離して形成され、内導体１０２Ｂの開放端近傍に対向する。

多層基板１０３は基板本体１０３Ａ、接地電極１０３Ｂ、共振器接続電極１０３Ｃ、信号伝送路１０３Ｄ，１０３Ｅ、および内部配線（不図示）を備える。基板本体１０３Ａは誘電体同軸共振器ブロック１０２とインダクタ素子１０４とカバー１０５とを搭載する。接地電極１０３Ｂは、基板本体１０３Ａの上面に形成され、誘電体同軸共振器ブロック１０２の外導体１０２Ｃと接続される。共振器接続電極１０３Ｃは、基板本体１０３Ａの上面に形成され、誘電体同軸共振器ブロック１０２の端子電極１０２Ｄと接続される。信号伝送路１０３Ｄ，１０３Ｅは、基板本体１０３Ａの上面に形成され、互いの先端部が間隔を隔てて配置され、それぞれ共振器接続電極１０３Ｃの一方と内部配線を介して接続される。

インダクタ素子１０４は、信号伝送路１０３Ｄ，１０３Ｅの先端部の間に挿入される。カバー１０５は、誘電体同軸共振器ブロック１０２のブロック正面やインダクタ素子１０４が露出する空間部を形成するように設けられ、ブロック上面の外導体１０２Ｃを接地電極１０３Ｂに短絡させる。

図１Ｂは、ＢＥＦ１０１の等価回路図である。
ＢＥＦ１０１は、入力端子ＩＮと出力端子ＯＵＴとの間に直列に接続されるインダクタンスＬを備える。入力端子ＩＮは前述の信号伝送路１０３Ｄの基端側に構成され、出力端子ＯＵＴは信号伝送路１０３Ｅの基端側に構成される。インダクタンスＬは前述のインダクタ素子１０４で構成される。入力端子ＩＮとインダクタンスＬとの接続点は、キャパシタンスＣ３を介してグランドに接続されるとともに、キャパシタンスＣｅ１と誘電体同軸共振器Ｒ１との直列回路を介してグランドに接続される。また、出力端子ＯＵＴとインダクタンスＬとの接続点は、キャパシタンスＣ４を介してグランドに接続されるとともに、キャパシタンスＣｅ２と誘電体同軸共振器Ｒ２との直列回路を介してグランドに接続される。なお、キャパシタンスＣｅ１，Ｃｅ２は、前述の内導体１０２Ｂと端子電極１０２Ｄとの間に構成される容量である。キャパシタンスＣ３，Ｃ４は、内部配線（不図示）等のストレー容量で構成される。キャパシタンスＣ３，Ｃ４とインダクタンスＬとは移相回路として機能し、誘電体同軸共振器Ｒ１，Ｒ２とキャパシタンスＣｅ１，Ｃｅ２とは直列共振回路として機能する。

特開平０７−３３６１０９号

従来構成では、誘電体同軸共振器Ｒ１，Ｒ２とキャパシタンスＣｅ１，Ｃｅ２との値は誘電体同軸共振器ブロック１０２の構造によって定まり、また、キャパシタンスＣ３，Ｃ４の値は多層基板１０３の構造によって定まる。このため、フィルタ特性の調整のためには、インダクタ素子１０４を交換するか、誘電体同軸共振器ブロック１０２や多層基板１０３の構造を変更する必要があり、フィルタ特性の細緻な設定が難しかった。特に、信号除去帯域よりも低域側の通過帯域での特性を改善することが難しく、低域側通過帯域で反射や通過損失が大きくなり易い問題があった。

そこで本発明は、フィルタ特性の細緻な設定が容易な帯域除去フィルタの提供を目的とする。

この発明の帯域除去フィルタは、誘電体同軸共振器ブロック、基板、および第１乃至第３のインダクタ素子を備える。誘電体同軸共振器ブロックは、ブロック本体、第１・第２の内導体、および外導体を備える。ブロック本体は誘電体を主材料とする略直方体状であり、ブロック正面とブロック背面との間に貫通する第１・第２の貫通孔を備える。第１・第２の内導体は、前記第１・第２の貫通孔の内面に形成される。外導体は、前記ブロック正面を除くブロック外面に形成される。基板は、基板本体、接地電極、第１の信号伝送路、および第２の信号伝送路を備える。基板本体は上面に誘電体同軸共振器ブロックを搭載する。接地電極は、基板本体の上面に形成され、誘電体同軸共振器ブロックの外導体が接続される。第１の信号伝送路は基板本体の上面に形成され、一端が入力端子に接続され、他端が第１の内導体に直列共振容量を介して接続される。第２の信号伝送路は基板本体の上面に形成され、一端が出力端子に接続され、他端が第２の内導体に直列共振容量を介して接続される。第１のインダクタ素子は第１の信号伝送路と第２の信号伝送路との間に挿入される。第２のインダクタ素子は第１の信号伝送路と接地電極とに跨がって基板の上面に載置されており、入力端子と接地電極との間に挿入される。第３のインダクタ素子は第２の信号伝送路と接地電極とに跨がって基板の上面に載置されており、出力端子と接地電極との間に挿入される。より好ましくは、誘電体同軸共振器ブロックは、外導体から分離し、第１・第２の内導体の開放端近傍に対向し、少なくとも一部がブロック正面に形成される第１・第２の端子電極を備え、第１の信号伝送路は、第１の端子電極を介して第１の内導体に接続され、第２の信号伝送路は、第２の端子電極を介して第２の内導体に接続される。

この回路構成では、第１の内導体と外導体が第１の共振器を構成し、第２の内導体と外導体が第２の共振器を構成する。また、第１・第２の信号伝送路等が接地電極とストレー容量を構成し、第１乃至第３のインダクタ素子とともに移相回路を構成する。そして、移相回路と第１・第２の直列共振回路と直列共振容量とが帯域除去フィルタを構成する。このため、第１乃至第３のインダクタ素子のインダクタンス値を変更することにより、帯域除去フィルタのフィルタ特性を調整できる。特に、第２のインダクタ素子および第３のインダクタ素子を設けることにより、信号除去帯域よりも低域側での特性が改善でき、低域側通過帯域での反射や通過損失を小さくすることができる。

上述の帯域除去フィルタにおいて、前記直列共振容量として、前記第１・第２の内導体と前記第１・第２の信号伝送路との間に挿入される第１・第２のキャパシタ素子を備えると好適である。
または、上述の誘電体同軸共振器ブロックは、外導体から分離し、内導体の開放端近傍に対向し、少なくとも一部がブロック正面に形成される端子電極を備え、前記直列共振容量は前記端子電極と前記内導体との間に形成されると好適である。

これらの構成では、キャパシタ素子の交換や端子電極のブロック正面でのトリミングなどによって直列共振容量の調整を行える。したがって、信号除去帯域の周波数設定や特性調整が容易となる。

上述の帯域除去フィルタにおいて、信号伝送路は単層基板の上面に設けたコプレーナ型線路であると好適である。

この構成では、従来構成のような多層基板よりも回路面積や実装高さを抑制できる。

上述の帯域除去フィルタにおいて、前記第１乃至第３のインダクタ素子は、チップインダクタまたはプリントインダクタであると好適である。

これらの構成では、チップインダクタの交換やプリントインダクタのトリミングによってフィルタ特性の調整を容易に行える。

この発明によれば、第１乃至第３のインダクタ素子のインダクタンス値を変更することにより、帯域除去フィルタのフィルタ特性を調整できる。特に、第２のインダクタ素子および第３のインダクタ素子を設けることにより、信号除去帯域よりも低域側での特性が改善でき、低域側通過帯域での反射や通過損失を小さくすることができる。

従来例の帯域除去フィルタのモジュール構成を示す分解斜視図である。 図１Ａの帯域除去フィルタの等価回路図である。 本発明の第１の実施形態に係る帯域除去フィルタのモジュール構成を示す分解斜視図である。 図２Ａの帯域除去フィルタの等価回路図である。 図２Ａの帯域除去フィルタの反射特性について、追加するインダクタ素子の有無による変化を説明する図である。 図２Ａの帯域除去フィルタの通過特性について、追加するインダクタ素子の有無による変化を説明する図である。 図２Ａの帯域除去フィルタの反射特性について、追加するインダクタ素子の値の増減による変化を説明する図である。 図２Ａの帯域除去フィルタの通過特性について、追加するインダクタ素子の値の増減による変化を説明する図である。 図２Ａの帯域除去フィルタの反射特性について、直列共振容量の値の増減による変化を説明する図である。 図２Ａの帯域除去フィルタの通過特性について、直列共振容量の値の増減による変化を説明する図である。 本発明の第２の実施形態に係る帯域除去フィルタのモジュール構成を示す分解斜視図である。

《第１の実施形態》
以下、第１の実施形態に係る帯域除去フィルタ（ＢＥＦ）として、ＧＰＳに対応する1500MHｚ付近に減衰域、携帯通信網に対応する800MHｚ・1900MHｚ帯に通過域を持ったＢＥＦを例に説明する。

図２Ａは第１の実施形態に係るＢＥＦ１のモジュール構成を示す分解斜視図である。
ＢＥＦ１は誘電体同軸共振器ブロック２と基板３とインダクタ素子４、５，６とを備える。

誘電体同軸共振器ブロック２は、ブロック本体２Ａ、内導体２Ｂ、外導体２Ｃ、端子電極２Ｄ、および開放面電極２Ｅを備え、２つの１／４波長誘電体同軸共振器Ｒ１，Ｒ２を構成する。ブロック本体２Ａは略直方体（例えば、7×4×1.5mm）に成形した誘電体材料からなり、ブロック正面とブロック背面との間を貫通する２つの貫通孔が形成されている。内導体２Ｂは貫通孔の内面に形成されている。外導体２Ｃは、ブロック正面を除くブロック外面に形成されている。端子電極２Ｄは、ブロック底面、ブロック側面、およびブロック正面に掛けて外導体２Ｃから分離して形成され、内導体２Ｂの開放端近傍に対向する。開放面電極２Ｅは、内導体２Ｂと接続してブロック正面に矩形状に形成されている。

基板３は基板本体３Ａ、接地電極３Ｂ、共振器接続電極３Ｃ、および、信号伝送路３Ｄ，３Ｅを備える。基板本体３Ａは誘電体同軸共振器ブロック２を搭載する。接地電極３Ｂは、基板本体３Ａの上面に形成され、誘電体同軸共振器ブロック２の外導体２Ｃと接続される。共振器接続電極３Ｃは、基板本体３Ａの上面に形成され、誘電体同軸共振器ブロック２の端子電極２Ｄと接続される。信号伝送路３Ｄ，３Ｅは、基板本体３Ａの上面に形成されるコプレーナ型線路であり、互いの先端部が間隔を隔てて配置されるとともに、それぞれ共振器接続電極３Ｃに接続される。

インダクタ素子４は、信号伝送路３Ｄ，３Ｅの先端部の間に挿入される。インダクタ素子５は、信号伝送路３Ｄと接地電極３Ｂとの間に挿入される。インダクタ素子６は、信号伝送路３Ｅと接地電極３Ｂとの間に挿入される。なお、ここではインダクタ素子４，５，６としてチップインダクタを例示するが、インダクタ素子４，５，６としては空芯コイルやプリントコイルを採用してもよい。

このようにＢＥＦ１は構成されていて、インダクタ素子４，５，６の交換により、それらのインダクタンス値を変更可能である。また、開放面電極２Ｅまたは端子電極２Ｄにおけるブロック正面に形成された領域のトリミングにより、それらの間のキャパシタンス値を変更可能である。

図２Ｂは、ＢＥＦ１の等価回路図である。
ＢＥＦ１は、入力端子ＩＮと出力端子ＯＵＴとの間に直列に接続されるインダクタンスＬ１を備える。入力端子ＩＮは前述の信号伝送路３Ｄの基端側に設けられ、出力端子ＯＵＴは信号伝送路３Ｅの基端側に設けられる。インダクタンスＬ１は前述のインダクタ素子４で構成される。入力端子ＩＮとインダクタンスＬ１との接続点は、キャパシタンスＣ３を介してグランドに接続されるとともに、キャパシタンスＣｅ１（直列共振容量）と共振器Ｒ１との直列回路を介してグランドに接続される。また、出力端子ＯＵＴとインダクタンスＬ１との接続点は、キャパシタンスＣ４を介してグランドに接続されるとともに、キャパシタンスＣｅ２（直列共振容量）と共振器Ｒ２との直列回路を介してグランドに接続される。なお、キャパシタンスＣｅ１，Ｃｅ２は、前述の内導体２Ｂおよび開放面電極２Ｅと端子電極２Ｄとの間に構成される。キャパシタンスＣ３，Ｃ４は、信号伝送路３Ｄ，３Ｅ等のストレー容量で構成される。キャパシタンスＣ３，Ｃ４とインダクタンスＬ１，Ｌ２，Ｌ３は移相回路として機能し、共振器Ｒ１，Ｒ２とキャパシタンスＣｅ１，Ｃｅ２とは直列共振回路として機能する。

この回路構成では、インダクタンスＬ１，Ｌ２，Ｌ３やキャパシタンスＣｅ１，Ｃｅ２を変更することが容易であり、ＢＥＦ１のフィルタ特性の調整も容易である。

《比較試験１》
ここで、ＢＥＦ１のフィルタ特性に対してのインダクタンスＬ２，Ｌ３の有無の影響について説明する。図３Ａは、ＢＥＦ１の反射特性についてＬ２，Ｌ３の有無による変化を説明する図であり、図３Ｂは、ＢＥＦ１の通過特性についてＬ２，Ｌ３の有無による変化を説明する図である。各図中、Ｌ２，Ｌ３を有する本願構成を実線で示し、Ｌ２，Ｌ３を省いた比較構成を破線で示している。

図３Ａに示す反射特性において、本願構成は、信号除去帯域（１５００ＭＨｚ付近）、低域側の信号通過帯域（８００ＭＨｚ付近）、高域側の信号通過帯域（１９００ＭＨｚ付近）、それぞれにＳ１１が極小化する極を設定できた。一方、比較構成は、Ｓ１１が極小化する極を信号除去帯域に設定できても、低域側の信号通過帯域から極が大きく低域側に外れ、高域側の信号通過帯域における極も低域側にずれたものにしか設定できなかった。

また図３Ｂに示す通過特性において、信号除去帯域（１５００ＭＨｚ付近）では本願構成および比較構成はいずれもＳ２１が極小化する極を持った。また、高域側の信号通過帯域（１９００ＭＨｚ付近）では、本願構成と比較構成とはいずれも同程度の通過特性を実現できた。しかしながら、低域側の信号通過帯域（８００ＭＨｚ付近）では、本願構成のほうが比較構成よりも減衰量が小さく、より良好な通過特性を実現できた。

これらのことから、本願構成のようにＬ２，Ｌ３を設けることにより、反射特性および通過特性において、信号除去帯域よりも低域側の信号通過帯域での特性改善が可能になることが確認できる。

《比較試験２》
次に、ＢＥＦ１のフィルタ特性に対してのインダクタンスＬ２，Ｌ３のインダクタンス値の増減による影響について説明する。図４Ａは、ＢＥＦ１の反射特性についてＬ２，Ｌ３のインダクタンス値の増減による変化を説明する図であり、図４Ｂは、ＢＥＦ１の通過特性についてＬ２，Ｌ３のインダクタンス値の増減による変化を説明する図である。各図中、前述の本願構成と同じインダクタンス値の実施例１を実線で示し、インダクタンス値を10％増加させた実施例２を破線で示し、インダクタンス値を10％減少させた実施例３を一点鎖線で示している。

図４Ａに示す反射特性において、いずれの実施例も信号除去帯域（１５００ＭＨｚ付近）、低域側の信号通過帯域（８００ＭＨｚ付近）、高域側の信号通過帯域（１９００ＭＨｚ付近）、それぞれにＳ１１が極小化する極を設定できた。そして、信号除去帯域の極はインダクタンス値の増減によっても周波数変化が生じなかったが、低域側の極および高域側の極はインダクタンス値を増加させることで低域側への周波数変化が生じ、インダクタンス値を減少させることで高域側への周波数変化が生じた。このため、インダクタンスＬ２，Ｌ３を設け、それらのインダクタンス値の調整によって、ＢＥＦ１の高域側および低域側の信号通過帯域での反射特性を調整可能なことが確認できる。

図４Ｂに示す通過特性において、いずれの実施例も信号除去帯域（１５００ＭＨｚ付近）にＳ２１が極小化する極を設定できた。そして、低域側の信号通過帯域（８００ＭＨｚ付近）および高域側の信号通過帯域（１９００ＭＨｚ付近）では、減衰量の変化が殆どない良好な通過特性を実現できた。このため、インダクタンスＬ２，Ｌ３を設け、それらのインダクタンス値の調整を行っても、ＢＥＦ１の通過特性を良好に維持可能なことが確認できる。

《比較試験３》
次に、ＢＥＦ１のフィルタ特性に対してのキャパシタンスＣｅ１，Ｃｅ２のキャパシタンス値の増減による影響について説明する。図５Ａは、ＢＥＦ１の反射特性についてＣｅ１，Ｃｅ２のキャパシタンス値の増減による変化を説明する図であり、図５Ｂは、ＢＥＦ１の通過特性についてＣｅ１，Ｃｅ２のキャパシタンス値の増減による変化を説明する図である。各図中、比較試験１の本願構成と同じキャパシタンス値の実施例４を実線で示し、キャパシタンス値を１０％増加させた実施例５を破線で示し、キャパシタンス値を１０％減少させた実施例６を一点鎖線で示している。

図５Ａに示す反射特性において、いずれの実施例も信号除去帯域（１５００ＭＨｚ付近）、低域側の信号通過帯域（８００ＭＨｚ付近）、高域側の信号通過帯域（１９００ＭＨｚ付近）、それぞれにＳ１１が極小化する極を設定できた。高域側の極は、キャパシタンス値の増減によってもあまり周波数が変化しなかった。一方、低域側の極および信号除去帯域の極は、キャパシタンス値を増加させる実施例５では実施例４よりも低域側にずれ、キャパシタンス値を減少させる実施例６では実施例４よりも高域側にずれた。このことから、開放面電極や端子電極をトリミング可能に構成することによって、ＢＥＦ１の低域側の信号通過帯域および信号除去帯域の反射特性を調整可能なことが確認できる。

図５Ｂに示す通過特性において、いずれの実施例も低域側の信号通過帯域（８００ＭＨｚ付近）および高域側の信号通過帯域（１９００ＭＨｚ付近）では、減衰量の変化が殆どない良好な通過特性を実現できた。そして信号除去帯域（１５００ＭＨｚ付近）における極は、キャパシタンス値を増加させる実施例５では実施例４よりも低域側にずれ、キャパシタンス値を減少させる実施例６では実施例４よりも高域側にずれた。このため、開放面電極や端子電極をトリミング可能に構成することによって、ＢＥＦ１の低域側や高域側の信号通過帯域の通過特性を良好に維持したまま、信号除去帯域の周波数を調整可能なことが確認できる。

以上に説明した各比較試験からわかるように、インダクタンスＬ２，Ｌ３やキャパシタンスＣｅ１，Ｃｅ２を調整可能な本願構成では、ＢＥＦ１の反射特性や通過特性を高い自由度で設定することが可能であるといえる。

《第２の実施形態》
次に、第２の実施形態に係る帯域除去フィルタを説明する。図６は第２の実施形態に係るＢＥＦ１１のモジュール構成を示す分解斜視図である。
ＢＥＦ１１は誘電体同軸共振器ブロック１２と基板１３とインダクタ素子４、５，６と、キャパシタ素子１７，１８とを備える。

誘電体同軸共振器ブロック１２は、ブロック本体２Ａ、内導体２Ｂ、外導体２Ｃ、端子電極１２Ｄ、および開放面電極１２Ｅを備え、２つの１／４波長誘電体同軸共振器Ｒ１，Ｒ２を構成する。端子電極１２Ｄは、ブロック底面に外導体２Ｃから分離して形成される。開放面電極１２Ｅは、内導体２Ｂと接続するとともに端子電極１２Ｄと接続してブロック正面に形成されている。

基板１３は基板本体３Ａ、接地電極３Ｂ、共振器接続電極３Ｃ、および、信号伝送路１３Ｄ，１３Ｅを備える。信号伝送路１３Ｄ，１３Ｅは、基板本体３Ａの上面に形成され、互いの先端部が間隔を隔てて配置されるとともに、共振器接続電極３Ｃからも間隔を隔てるように分離して形成される。

キャパシタ素子１７，１８は、信号伝送路１３Ｄ，１３Ｅと共振器接続電極３Ｃとの間に挿入される。

この実施形態のＢＥＦ１１では、キャパシタンスＣｅ１，Ｃｅ２をチップ型のキャパシタ素子で構成するため、インダクタ素子４，５，６と同様にチップ交換によって、それらのキャパシタンス値を変更可能である。

以上の実施形態で示したように本発明は実施できるが、本発明はその他にも多様な構成で実施することができる。例えば２段の直列共振回路を構成する他、３段や４段などさらに多くの段数の直列共振回路を構成するようにすることもできる。

Ｃｅ１，Ｃｅ２，Ｃ３，Ｃ４…キャパシタンス
Ｌ１，Ｌ２，Ｌ３…インダクタンス
Ｒ１，Ｒ２…誘電体同軸共振器
１，１１…帯域除去フィルタ
２，１２…誘電体同軸共振器ブロック
２Ａ…ブロック本体
２Ｂ…内導体
２Ｃ…外導体
２Ｄ，１２Ｄ…端子電極
２Ｅ，１２Ｅ…開放面電極
３，１３…基板
３Ａ…基板本体
３Ｂ…接地電極
３Ｃ…共振器接続電極
３Ｄ，３Ｅ，１３Ｄ，１３Ｅ…信号伝送路
４，５，６…インダクタ素子
１７，１８…キャパシタ素子

Claims (6)

1. 誘電体を主材料とする略直方体状でありブロック正面とブロック背面との間に貫通する第１・第２の貫通孔を備えるブロック本体と、前記第１・第２の貫通孔の内面に形成される第１・第２の内導体と、少なくとも前記ブロック正面を除きブロック外面に形成される外導体と、を備える誘電体同軸共振器ブロック、
   上面に前記誘電体同軸共振器ブロックを搭載する基板本体と、前記基板本体の上面に形成され前記外導体が接続される接地電極と、前記基板本体の上面に形成され、一端が入力端子に接続され、他端が前記第１の内導体に直列共振容量を介して接続される第１の信号伝送路と、前記基板本体の上面に形成され、一端が出力端子に接続され、他端が前記第２の内導体に直列共振容量を介して接続される第２の信号伝送路と、を備える基板、
   前記第１の信号伝送路と前記第２の信号伝送路との間に挿入される第１のインダクタ素子、
   前記第１の信号伝送路と前記接地電極とに跨がって前記基板の上面に載置されており、前記入力端子と前記接地電極との間に挿入される第２のインダクタ素子、および、
   前記第２の信号伝送路と前記接地電極とに跨がって前記基板の上面に載置されており、前記出力端子と前記接地電極の間に挿入される第３のインダクタ素子、
   を備える帯域除去フィルタ。
2. 前記誘電体同軸共振器ブロックは、前記外導体から分離し、前記第１・第２の内導体の開放端近傍に対向し、少なくとも一部がブロック正面に形成される第１・第２の端子電極を備え、
   前記第１の信号伝送路は、前記第１の端子電極を介して前記第１の内導体に接続され、
   前記第２の信号伝送路は、前記第２の端子電極を介して前記第２の内導体に接続される、請求項１に記載の帯域除去フィルタ。
3. 前記直列共振容量として、前記第１・第２の内導体と前記第１・第２の信号伝送路との間に挿入される第１・第２のキャパシタ素子を備える、請求項１または２に記載の帯域除去フィルタ。
4. 前記直列共振容量は、少なくとも一部が前記第１・第２の端子電極と前記第１・第２の内導体との間に形成される、請求項２に記載の帯域除去フィルタ。
5. 前記信号伝送路は単層基板の上面に設けたコプレーナ型線路である、請求項１〜４のいずれかに記載の帯域除去フィルタ。
6. 前記第１乃至第３のインダクタ素子は、チップインダクタまたはプリントインダクタである、請求項１〜５のいずれかに記載の帯域除去フィルタ。

Images