KR101976914B1 - 변조된 초 접합 파워 mosfet 디바이스들 - Google Patents

변조된 초 접합 파워 mosfet 디바이스들 Download PDF

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Abstract

반도체 디바이스는 - 예를 들어, 초 접합 파워 MOSFET - 다른 유형의 도펀트 영역에 형성된 일 유형의 도펀트의 많은 컬럼들을 포함한다. 전반적으로 말해서, 컬럼들은 몇몇 방식으로 변조된다. 예를 들어, 일부 컬럼들의 폭들 (예를 들어, 직경들)은 다른 컬럼들의 폭들보다 더 크다.

Description

변조된 초 접합 파워 MOSFET 디바이스들{MODULATED SUPER JUNCTION POWER MOSFET DEVICES}
관련 U.S. 출원
본 출원은 2014년 6월 23일에 출원된 “변조된 초 접합 파워 MOSFET 디바이스들(Modulated Super Junction Power MOSFET Devices)”라는 제목의 U.S. 가출원 No. 62/015,941에 대한 우선권을 주장하고, 그 전체가 참조로서 본 출원에 통합된다.
파워를 절약하기 위해, 트랜지스터들내 전력 손실들을 줄이는 것이 중요하다. 금속 산화물 반도체 전계 효과 트랜지스터 (MOSFET) 디바이스에서, 및 특별히 파워 MOSFET들로서 알려진 MOSFET들의 부류에서, 전력 손실들은 디바이스의 온-저항(on-resistance) (Rdson)을 줄임으로써 축소될 수 있다.
항복 전압(breakdown voltage)은 역전 전압 상태들하에서 항복을 견디는 디바이스의 능력의 표시를 제공한다. 항복 전압은 Rdson에 역전되어 관련되어서 Rdson가 축소된 때 악영향을 미친다. 이 문제를 다루기 위해, 디바이스의 활성 영역들에서 교번하는 p형 및 n형 영역들을 포함하는 초 접합 (SJ) 파워 MOSFET들이 소개되었다. SJ 파워 MOSFET내 교번하는 p형 및 n형 영역들내 전하들이 균형(balanced)되고 (p형 영역들내 전하량들, Qp이 n형 영역들내 전하량들, Qn과 같다), 그런다음 항복 전압이 그것의 피크 값에 있을 때, 그렇게 함으로써 디바이스가 항복을 더 잘 견디는 것을 가능하게 한다.
Qn이 Qp에 비하여 증가된 때, Rdson은 바람직하게는 감소한다. 그러나, 항복에서 필드 피크가 고유의 기생 바이폴라 트랜지스터의 베이스(base)에 더 가까이 발생할 것이기 때문에 Qp보다 더 큰 Qn으로 동작되는 n-채널 SJ 파워 MOSFET 디바이스는 더 낮은 비감쇠 유도성 스위칭 (UIS) 견고성(ruggedness)을 겪을 것이다. 따라서, 디바이스는 Qn 보다 더 큰 Qp로 일반적으로 동작된다. 그러나, Qp가 Qn에 비하여 증가된 때, 항복 전압은 축소되고, 결과적으로, 항복 전압은 이 방식으로 동작된 n-채널 SJ 파워 MOSFET 디바이스에 대한 그것의 피크 값보다 작을 것이다.
본 발명에 따른 일 실시예에서, SJ 파워 MOSFET 디바이스는 다른 유형의 도펀트 영역에 형성된 일 유형의 도펀트의 많은 컬럼들을 포함한다. 예를 들어, n- 채널 디바이스에서, p형 컬럼들이 n형 영역내에 형성된다. 전반적으로 말해서, 본 발명에 따른 실시예들에서, 상기 컬럼들은 몇몇 방식으로 변조된다.
일 실시예에서, 상기 변조된 컬럼들은 상이한 폭들을 갖는다. 예를 들어, 일부 컬럼들의 폭들은 다른 컬럼들의 폭들보다 더 크다. 다른 실시예에서, 상기 변조된 컬럼들은 상이한 단면 형상들을 갖는다. 예를 들어, 일부 컬럼들은 원형의 단면을 가질 수 있지만, 반면에 다른 컬럼들은 네모진(squarish) 단면 또는 육각형 단면을 가질 수 있다. 그에 반해서, 통상의 SJ 파워 MOSFET 디바이스들은 동일한 사이즈 (폭) 및 형상인 컬럼들을 가진다.
상기 변조된 컬럼들은 상이한 방식들로 배열될 수 있다. 예를 들어, 더 큰- 폭 컬럼들은 교번하는 방식으로 더 적은-폭 컬럼들과 인터리브(interleave)될 수 있다. 즉, 더 큰-폭 컬럼들의 로우(row)는 더 적은-폭 컬럼들의 로우 다음이고 더 적은-폭 컬럼들의 로우는 차례로 다른 더 큰-폭 컬럼들의 로우 다음이고, 다른 더 큰-폭 컬럼들의 로우는 다른 더 적은-폭 컬럼들의 로우 다음, 등등이다. 다른 예로서, 각각의 좁은-폭 컬럼은 더 넓은-폭 컬럼들에 의해 둘러싸인다.
상기 컬럼들의 변조는 상기 컬럼들에서 더 높고 및 더 낮은 양의 전하의 조합으로 귀결된다. 예를 들어, 본 발명에 따른 n-채널 디바이스를 고려한다. 이런 디바이스에서, 상기 컬럼들 변조는 상기 더 큰 (더 넓은) 컬럼들에 더 높은 값들의 Qp로 그리고 상기 더 적은 (더 좁은) 컬럼들에 더 낮은 값들의 Qp로 귀결된다. 그러나, Qp의 최저의 값들은 상기 전하 균형 값 보다 더 크고; 즉, Qp의 최저의 값들은 Qn보다 더 크다. 결과적으로, 상기 항복 전압은 가장 높은 값의 Qp에 대응하는 항복 전압보다 더 높지만, 최저 값의 Qp에 대응하는 항복 전압보다 더 낮을 것이다. 이것은 더 나은 UIS 견고성을 제공하는 상기 더 높은 Qp 값들에서 상기 항복 전압의 더 낮은 슬루 레이트(slew rate)를 초래할 것이다. 상기에서 언급한 바와 같이, 상기 더 낮은 Qp 값들이 상기 전하 균형 값보다 더 크기 때문에 항복에서 상기 필드 피크가 상기 고유의 기생 바이폴라 트랜지스터의 베이스 영역으로부터 멀리에서 일어날 때 항복 전압과 UIS 견고성(ruggedness)은 절충되지 않는다. 또한, 변조된 컬럼들을 갖는 SJ 파워 MOSFET 디바이스의 처리 감도(process sensitivity)는 이런 디바이스들의 통상의 형태들에 비하여 개선된다.
본 발명의 이들 및 다른 목적 및 이점은 여러 도면에 도시된 다음의 상세한 설명을 읽은 후에 당업자에 의해 인식될 것이다.
첨부된 도면은 본 명세서에 통합되어 본 명세서의 일부를 형성하고, 본 발명의 실시예를 도시하며, 상세한 설명과 함께 본 발명의 원리를 설명하는 역할을 한다. 동일한 도면 부호는 도면 및 명세서 전반에 걸쳐 동일한 요소를 나타낸다.
도 1 은 본 발명에 따른 일 실시예에서 반도체 디바이스 (예를 들어, 초 접합 파워 MOSFET 디바이스)의 일부의 단면도이다.
도 2는 본 발명에 따른 일 실시예에서 반도체 디바이스 (예를 들어, 초 접합 파워 MOSFET 디바이스)에 컬럼들의 어레이의 단면도이다.
도 3은 본 발명에 따른 다른 실시예에서 반도체 디바이스 (예를 들어, 초 접합 파워 MOSFET 디바이스)에 컬럼들의 어레이의 단면도이다.
도 4는 본 발명에 따른 또 다른 실시예에서 반도체 디바이스 (예를 들어, 초 접합 파워 MOSFET 디바이스)에 컬럼들의 어레이의 단면도이다.
도 5는 본 발명에 따른 일 실시예에서 디바이스 (예를 들어, 초 접합 파워 MOSFET 디바이스)를 제조하기 위한 방법의 플로우 차트이다.
본 발명의 다음의 상세한 설명에서, 다수의 특정 세부 사항이 본 발명의 완전한 이해를 제공하기 위해 설명된다. 그러나, 당업자는 본 발명이 이러한 특정 세부 사항없이 또는 그 균등물과 함께 실시될 수 있음을 인식할 것이다. 다른 예들에서, 잘 알려진 방법, 절차, 구성성분 및 회로는 본 발명의 측면들을 불필요하게 모호하게 하지 않기 위해 상세하게 기술되지 않았다.
도면은 축척대로 도시된 것은 아니며, 구조의 일부뿐만 아니라 이들 구조를 형성하는 다양한 층이 도면에 도시될 수 있다.
본원에서 사용되는 바와 같이, 문자 "n"은 n-형 도펀트를 지칭하고 문자 "p"는 p-형 도펀트를 나타낸다. 플러스 기호 "+" 또는 마이너스 기호 "-"는 상대적으로 높거나 상대적으로 낮은 농도의 도펀트를 나타내기 위해 사용된다.
"채널(channel)"이라는 용어는 본원에서 허용된 방식으로 사용된다. 즉, 전류는 소스 연결에서 드레인 연결로, 채널로 FET 내에서 이동한다. 채널은 n-형 또는 p-형 반도체 재료로 만들어 질 수 있는데, 따라서 FET는 n-채널 또는 p-채널 디바이스로 지정된다. 본 개시물은 n-채널 디바이스, 구체적으로 n-채널 초 접합(SJ) 파워 MOSFET의 환경에서 제시되지만, 그러나 본 발명에 따른 실시예는 이에 한정되지 않는다. 즉, 본원 설명된 특징들은 p-채널 디바이스에서 이용될 수 있다. 개시물은, 논의에서, n-형 도펀트 및 재료를 대응하는 p-형 도펀트 및 재료로, 및 그 반대로도 대체함으로써 p-채널 디바이스에 쉽게 매핑될 수 있다.
도 1 은 본 발명에 따른 일 실시예에서 반도체 디바이스(100) (예를 들어, SJ 파워 MOSFET 디바이스)의 일부의 단면도이다. 디바이스 (100)는 도시되고 설명된 것들에 추가하여 또는 그에 대신하는 엘리먼트들 및 구조들을 포함할 수 있다.
일반적으로 말해서, 디바이스 (100)는 제 1 유형 도펀트의 채널, 제 1 유형 도펀트와 다른 제 2 유형 도펀트를 이용하여 형성된 많은 원주형(columnar) 영역들을 갖고, 원주형 영역들/컬럼들의 제 1 유형 도펀트의 영역내에 있다. 도 1의 예에서, 제 1 유형 도펀트는 n형이고 제 2 유형 도펀트는 p형이고, 디바이스 (100)는 n-채널 디바이스이다.
보다 구체적으로, 디바이스 (100)는 n+ 드레인 계층 또는 기판 (104)의 바닥 표면 위에 드레인 전극 (102)을 포함한다. 도면 1의 실시예에서, 디바이스 (100)는 기판 (104) 위에 n- 드리프트 영역들 또는 n형 영역들 (108)내에 형성된 p- 드리프트 영역들 또는 p형 컬럼들 (106)을 또한 포함한다. p형 (p-) 컬럼들 (106) 및 n형 (n-) 영역들 (108)은 초 접합(super junction)으로 알려진 것을 형성한다. 컬럼들 (106) 및 영역들 (108)은 디바이스 (100)의 활성 영역내에 위치된다. 종단 영역(termination region) 또는 종단 영역들 (미도시)은 활성 영역 주위에 디바이스 (100)의 에지들을 따라서 배치된다.
일 실시예에서, p형 도펀트의 컬럼들 (106)은 절연 층들 또는 컬럼들 (예를 들어, 유전체 또는 옥사이드의 계층/컬럼; 미도시)에 의해 n형 도펀트의 인접한 영역들 (108)로부터 분리된다. 항복 전압이 제조 프로세스에 의해 악영향을 미치게 되는 것을 막기 위해 절연 층들은 p형 컬럼들 (106) 및 n형 영역들 (108)이 구조가 제조 동안에 가열될 때, 서로에게 확산되는 것을 방지한다.
도면 1의 실시예에서, 각각의 컬럼들 (106) (도 1의 배향에서)의 상단에 p형 베이스 영역 (110)이 있다. 또한 도시된 바와 같이 각각의 컬럼들 (106)에서 p형 (p+) 컨택 영역 (112) 및 n형 (n+) 소스 영역 (114)이 있을 수 있다. 기판 (104) 위 그리고 엘리먼트들 (106,108,110,112), 및 (114)을 포함하는 디바이스 (100)의 계층은 에피택셜 층(116)으로 지칭될 수 있다. 에피택셜 층(116)은 도시되고 설명된 것에 추가하여 또는 그에 대신하는 엘리먼트들 및 구조들을 포함할 수 있다.
도면1의 실시예에서, 소스 금속 (118)의 계층은 소스 전극 (120)에 결합되고, 게이트 구조 (122)는 게이트 전극 (124)에 결합된다. 게이트 구조 (122)는 절연 층 (126)에 의해 그것의 인접한 엘리먼트들 및 구조들로부터 분리된다.
도 2 는 본 발명에 따른 일 실시예에서 컬럼들 (216) 및 (226)의 어레이를 보여주는 절단 라인 A-A (도 1)에 따른 단면도이다. 컬럼들 (216) 및 (226)은 도 1의 컬럼들 (106)의 예들이다. 다시 말해서, 도 1에 나타낸 컬럼들 (106)의 셋은 컬럼들 (216) 및 (226)을 포함한다. 이하에 보다 상세하게 설명되는 것처럼, 본 발명의 실시예들에 따라, 컬럼들 (216) 및 (226)은 변조된다. 변조된 컬럼들 (216) 및 (226)은 종단 영역(들)내가 아니라 디바이스 (100)의 활성 영역내에 위치된다.
도 2의 실시예에서, 컬럼들 (216) 및 (226)은 그것들의 치수 (예를 들어, 그것들의 폭들 또는 직경들)의 면에서 따라서 그것들의 전하 (Qp) 값들의 면에서 변조된다. 보다 구체적으로, 컬럼들 (216)은 실질적으로 동일한 제 1 폭 (직경)을 갖고 컬럼들 (226)은 실질적으로 동일한 제 2 폭을 갖고, 제 1 폭은 제 2 폭과 다르다. 용어 “실질적으로 동일한(substantially the same)”은 다음의(next to) 하나의 컬럼으로부터 컬럼들 (216) 중의 폭들에서 일부 차이들이 있을 수 있지만, 그러나 컬럼들 (216)의 폭들은 지정된 허용 오차들 예컨대 디자인 및 제조 허용 오차들내에 있다는 것을 의미하도록 본 출원에서 사용된다. 유사하게, 다음의 하나의 컬럼으로부터 컬럼들 (226) 중의 폭들에서 일부 차이들이 있을 수 있지만, 그러나 컬럼들 (226)의 폭들은 지정된 허용 오차들 예컨대 디자인 및 제조 허용 오차들내에 있다. 다시 말해서, 도 2의 실시예에서, 각각의 컬럼들 (216)은 그것의 전체 길이 (도 1의 베이스 영역 (110) 아래)을 따라서 동일한 폭 (지정된 허용 오차들내에)을 갖고, 각각의 컬럼들 (226)은 그것의 전체 길이 (베이스 영역 (110) 아래)을 따라서 동일한 폭 (지정된 허용 오차들내에)을 갖는다.
도 2의 예에서, 제 1 폭은 제 2 폭보다 더 크다. 즉, 컬럼들 (216)은 컬럼들 (226)보다 더 넓다. 구체적으로, 일 실시예에서, 동일한 제 1 폭은 각각의 컬럼들 (216)에 대하여 지정되고, 동일한 제 2 폭 (제 1 폭과 다른)은 각각의 컬럼들 (226)에 대하여 지정되고, 컬럼들 (216)의 폭들의 평균 값은 컬럼들 (226)의 폭들의 평균 값보다 더 크다. 일 실시예에서, 2.0 마이크로미터의 폭 (직경)이 더 넓은 컬럼들을 위하여 지정되고, 1.96 마이크로미터의 폭 (직경)이 더 좁은 컬럼들을 위하여 지정된다.
구체적으로, 특정 위치들이 그것들의 개별 폭들에 따라 컬럼들 (216) 및 (226)에 할당된다. 다시 말해서, 디바이스 (100)의 활성 영역내 어떤 위치들은 더 넓은 컬럼들 (예를 들어, 컬럼들 (216))이 형성될 위치들이 있는 곳으로 식별된다. 유사하게, 디바이스 (100)의 활성 영역내 어떤 위치들은 더 좁은 컬럼들 (예를 들어, 컬럼들 (226))이 형성될 위치들이 있는 곳으로 식별된다.
도 2의 예에서, 더 넓은 컬럼들 (216)의 로우들은 더 좁은 컬럼들 (226)의 로우들과 인터리브된다. 보다 구체적으로, 더 넓은 컬럼들 (216)의 로우는 더 좁은 컬럼들 (226)의 로우 다음이고, 더 좁은 컬럼들은 더 넓은 컬럼들 (216)의 다른 로우 다음이고, 더 넓은 컬럼들의 다른 로우는 더 좁은 컬럼들 (226)의 다른 로우 다음, 등등이다. 이런 배열에서, 항복 전압은 컬럼들의 전부가 더 넓은 컬럼들인 경우에 항복 전압과 컬럼들의 전부가 더 좁은 컬럼들인 경우에 항복 전압의 산술 평균 주위에 있을 것이다.
일반적으로, 컬럼들의 변조는 컬럼들에서 더 높고 및 더 낮은 양의 전하의 조합으로 귀결된다. 예를 들어, 본 발명에 따른 n-채널 디바이스를 고려한다. 이런 디바이스에서, 컬럼들 변조는 더 큰 (더 넓은) 컬럼들에 더 높은 값들의 Qp로 그리고 더 적은 (더 좁은) 컬럼들에 더 낮은 값들의 Qp로 귀결된다. 그러나, Qp의 최저의 값들은 전하 균형 값 보다 더 크고; 즉, Qp의 최저의 값들은 Qn보다 더 크다. 결과적으로, 항복 전압은 가장 높은 값의 Qp에 대응하는 항복 전압보다 더 높지만, 최저 값의 Qp에 대응하는 항복 전압보다 더 낮을 것이다. 다시 말해서, 더 큰 컬럼들을 더 적은 컬럼들과 혼합함으로써, 단지 더 큰 컬럼들이 사용된 경우에 실현되었던 항복 전압에 비하여 항복 전압을 상승시키는 것이 가능하다.
표 1에서, 항복 전압들 (볼트, V) 및 온-저항들 (오옴)은 통상의 컬럼들을 갖는 n-채널 디바이스들의 예들에 대하여 및 변조된 (상이한 폭) 컬럼들을 갖는 n-채널 디바이스들의 예들에 대하여 제공된다. 이들 예들에서, 변조된 p형 컬럼들이 도 2 에 도시된 바와 같이 배열되고, 더 넓은 컬럼들은 2.0 마이크로미터의 직경을 갖고, 더 좁은 컬럼들은 1.96 마이크로미터의 직경을 갖는다. 각각의 예에서, p형 컬럼들은 평방 센티미터당 5.6E+13 이온들의 도우즈를 갖는다. 일 예에서, JFet (n형) 도우즈는 평방 센티미터당 5.0E+11 이온들이고; 다른 예에서, JFet 도우즈는 평방 센티미터당 1.0E+12 이온들이다.
Figure 112016126036177-pct00001
표 1에 보여지는 것처럼, 컬럼들을 변조함으로써, 항복 전압은 통상의 디자인들에 비하여 제 1 예에서 50 V 만큼 그리고 제 2 예에서 29 V 만큼 증가되었다.
변조된 컬럼들의 사용은 또한 나은 UIS 견고성을 제공하는 더 높은 Qp 값들에서 항복 전압의 더 낮은 슬루 레이트(slew rate)를 초래할 것이다. 상기에서 언급한 바와 같이, 더 낮은 Qp 값들이 전하 균형 값보다 더 크기 때문에 항복에서 필드 피크가 고유의 기생 바이폴라 트랜지스터의 베이스 영역으로부터 멀리에서 일어날 때 항복 전압 및 UIS 견고성(ruggedness)은 절충되지 않는다.
또한, 변조된 컬럼들을 갖는 SJ 파워 MOSFET 디바이스의 처리 감도(process sensitivity)는 이런 디바이스들의 통상의 형태들에 비하여 개선된다. 예를 들어, 도 2에서처럼 상이한-사이즈의 컬럼들을 배열하는 것은, 포토리소그래피 제약들에 때문에 일어나는 컬럼들의 폭들 (직경들) 의 프로세스 변화들의 매끄러운 효과를 가질 수 있다.
도 3은 본 발명에 따른 다른 실시예에서 컬럼들 (316) 및 (326)의 어레이를 보여주는 절단 라인 A-A (도 1)에 따른 단면도이다. 컬럼들 (316) 및 (326)은 도 1의 컬럼들 (106)의 예들이다. 다시 말해서, 도 1에 나탄낸 컬럼들 (106)의 셋은 컬럼들 (316) 및 (326)을 포함한다. 상기에서 설명된 것처럼, 본 발명의 실시예들에 따라, 컬럼들 (316) 및 (326)은 변조된다. 변조된 컬럼들 (316) 및 (326)은 종단 영역(들)내가 아니라 디바이스 (100)의 활성 영역내에 위치된다.
도 3의 실시예에서, 컬럼들 (316) 및 (326)은 그것들의 치수 (예를 들어, 그것들의 폭들 또는 직경들)의 면에서 따라서 그것들의 전하 (Qp) 값들의 면에서 변조된다. 보다 구체적으로, 컬럼들 (316)은 실질적으로 동일한 제 1 폭 (직경)을 갖고 컬럼들 (326)은 실질적으로 동일한 제 2 폭을 갖고, 제 1 폭은 제 2 폭과 다르다. 도 3의 예에서, 제 1 폭은 제 2 폭보다 더 크다. 일 실시예에서, 2.0 마이크로미터의 폭 (직경)이 더 넓은 컬럼들을 위하여 지정되고, 1.96 마이크로미터의 폭 (직경)이 더 좁은 컬럼들을 위하여 지정된다.
상기에서 제시된 바와 같이, 특정 위치들이 그것들의 개별 폭들에 따라 컬럼들 (316) 및 (326)에 할당된다. 도 3의 예에서, 각각의 더 좁은 컬럼들 (326)은 더 넓은 컬럼들 (316)에 의해 둘러싸인다. 예를 들어, A로 라벨링된 더 좁은 컬럼은 B, C, D, E, F, 및 G로 라벨링된 여섯개의 더 넓은 컬럼들에 의해 둘러싸인다. 본질적으로, 컬럼들 B-G은 컬럼 A 둘레에 링을 형성하고; 도 3의 예에서, 링은 육각형(hexagonal) 형상이다.
도 3에 컬럼들의 배열은 또한 다음과 같이 설명될 수 있다. 제 1 로우는 단지 더 넓은 컬럼들 (316)을 포함한다. 더 넓은 컬럼들 (316)과 인터리브된 더 좁은 컬럼들 (326)을 포함하는 제 2 로우는 제 1 로우 다음이다. 도 3의 예에서, 제 2 로우에 매 다른 컬럼은 더 넓은 컬럼이고 - 각각의 더 넓은 컬럼 사이에 더 좁은 컬럼이 있고, 그리고 반대로도 된다. 제 1 로우에 유사한 제 3 로우는 제 2 로우 다음이고; 제 2 로우에 유사한 제 4 로우는 제 3 로우 다음인; 등등이다.
변조된 컬럼들은 도면들 2 및 3의 예들과 다르게 배열될 수 있다. 더욱이, 변조된 컬럼들은 도면들 2 및 3의 예들에서 처럼 원형의 형상인 단면들을 가질 필요는 없다. 변조된 컬럼들은 도 4의 예에 도시된 바와 같이 예를 들어, 네모진 또는 육각형 (단면들은 컬럼들의 길이 방향 축들에 직교한다)인 단면들을 가질 수 있다. 또한, 변조된 컬럼들은 전부 동일한 형상을 가져야 할 필요는 없다. 예를 들어, 일부 컬럼들은 원형일 수 있고, 다른 컬럼들은 또한 도 4의 예에 도시된 육각형일 수 있다.
도 4 는 본 발명에 따른 일 실시예에서 원형의 컬럼들 (416) 및 육각형 컬럼들(426)의 어레이를 보여주는 절단 라인 A-A (도 1)에 따른 단면도이다. 컬럼들 (416) 및 (426)은 도 1의 컬럼들 (106)의 예들이다. 다시 말해서, 도 1에 나탄낸 컬럼들 (106)의 셋은 컬럼들 (416) 및 (426)을 포함한다. 상기에서 설명된 것처럼, 본 발명의 실시예들에 따라, 컬럼들 (416) 및 (426)은 변조된다. 변조된 컬럼들 (416) 및 (426)은 종단 영역(들)내가 아니라 디바이스 (100)의 활성 영역내에 위치된다.
도 4의 실시예에서, 컬럼들 (416) 및 (426)은 그것들의 형상의 면에서 따라서 그것들의 전하 (Qp) 값들의 면에서 변조된다. 보다 구체적으로, 컬럼들 (416)은 원형 형상이고, 컬럼들 (426)은 육각형 형상이다. 도 4의 예에서, 상이한-형상의 컬럼들 (416) 및 (426)의 배열은 도 2에 상이한- 치수의 컬럼들의 배열과 비슷하다. 컬럼들 (416) 및 (426)은 도 3의 배열과 비슷한 것과 같이 상이한 방식으로 배열될 수 있다.
일반적으로, 변조된 컬럼들은 그것들의 치수에 따라 및/또는 그것들의 형상들에 따라 배열될 수 있다. 도면들 2 및 3의 예들에서, 컬럼들은 그것들의 치수 (폭들, 직경들)에 따라 배열된다. 만약 컬럼들 (116) (도 1)이 상이한 형상들을 가지면, 그러면 컬럼들은 도면들 2 및 3에 도시된 것과 유사하지만, 도 4의 예에서 처럼 그것들의 형상들에 따른 방식으로 배열될 수 있을 것이다. 만약 컬럼들 (116) (도 1)이 상이한 형상들을 가지고, 동일한 형상을 갖는 컬럼들 중에서 상이한 치수가 있으면, 그러면 컬럼들은 그것들의 형상들 및 그것들의 치수 둘 모두에 따라 배열될 수 있다.
변조된 컬럼들을 갖는 SJ 파워 MOSFET 디바이스는 컬럼들의 치수 및 형상들을 제어하기 위해 사용되는 프로세스들이 형성될 상이한 폭들 및/또는 상이한 형상들을 갖는 컬럼들을 허용하기 위해 변형될 수 있는 것을 제외하고 변조된 컬럼들을 갖지 않는 통상의 SJ 파워 MOSFET 디바이스와 아주 동일한 방식으로 제조될 수 있다. 따라서, 일 실시예에서, 상이한-사이즈의 컬럼들 및/또는 상이한-형상의 컬럼들은 동일한 프로세스 단계(들)로 형성될 수 있고, 다른 프로세스 단계(들)은 컬럼들의 사이즈들 및/또는 형상들에 차이들을 설명하도록 디자인될 수 있다.
도 5는 본 발명에 따른 일 실시예에서 디바이스 (예를 들어, 도 1의 디바이스(100))를 제조하기 위한 방법의 플로우 차트(500)이다. 아래에 설명된 동작들은 설명된 것과 다른 순서로 수행될 수 있고, 블럭들로 분리되어 설명된 동작들은 결합될 수 있고 동일한 프로세스 단계에서 수행될 수 있다 (즉, 동일한 시간 간격에서, 선행하는 프로세스 단계 후에 그리고 다음 프로세스 단계전에). 추가하여, 제조 프로세스들 및 단계들이 본원에서 논의된 프로세스들 및 단계들과 함께 수행될 수 있는데, 즉, 본원에 도시되고 설명된 단계들 전에, 그 사이 및/또는 이후에 다수의 프로세스 단계들이 존재할 수 있다. 중요하게는, 본 발명에 따른 실시예들은 크게 그것들을 교란시키지 않고서 이들 다른 (아마 통상의) 프로세스들 및 단계들과 함께 구현될 수 있다. 일반적으로 말하여, 본 발명에 따른 실시예는 주변 프로세스 및 단계에 큰 영향을 미치지 않으면서 종래의 프로세스의 일부를 대체할 수 있다.
도 5의 블럭(502)에서, 제 1 셋 (유형)의 컬럼들이 형성될 제 1 셋의 특정 위치들이 디바이스의 활성 영역에 식별된다. 제 1 폭 및 형상은 제 1 셋의 컬럼들내 각각의 컬럼에 대하여 지정된다.
블럭(504)에서, 제 2 셋 (유형)의 컬럼들이 형성될 제 2 셋의 특정 위치들이 디바이스의 활성 영역에 식별된다. 제 2 폭 및 형상은 제 2 셋의 컬럼들내 각각의 컬럼에 대하여 지정된다. 제 1 폭은 제 2 폭과 다르다.
블럭(506)에서, 제 1 셋의 컬럼들이 제 1 셋의 위치들에 형성된다. 제 1 셋의 컬럼들내 각각의 컬럼은 허용 오차들내에서 동일한 제 1 폭으로 형성된다.
블럭(508)에서, 제 2 셋의 컬럼들이 제 2 셋의 위치들에 형성된다. 제 2 셋의 컬럼들내 각각의 컬럼은 허용 오차들내에서 동일한 제 2 폭으로 형성된다.
디바이스는 제 1 셋의 컬럼들 및 제 2 셋의 컬럼들과 상이한 폭들 및/또는 상이한 형상들을 갖는 다른 셋들 (유형들)의 컬럼들을 포함하도록 디자인될 수 있다. 만약 그렇다면, 그러면 블럭들 (502) 및 (506)에서와 같은 동작들과 같은 동작들은 각각의 이런 셋이 반복될 수 있다.
요약에서, SJ 파워 MOSFET 디바이스들의 실시예들이 설명된다. 본 출원에서 설명된 특징부들은 분열-게이트(split-gate), 듀얼-트렌치, 및 다른 통상의 고전압 초 접합 디바이스들에 대한 대안으로서 저 전압 디바이스들뿐만 아니라 고 전압 디바이스들에서 사용될 수 있다.
본 발명의 특정 실시예의 전술한 설명은 예시 및 설명의 목적으로 제공되었다. 이들은 철저히 하거나 본 발명을 개시된 정확한 형태로 한정하고자 하는 것이 아니며, 상기 교시에 비추어 많은 수정 및 변형이 가능하다. 본 발명의 원리 및 그 실제 응용을 가장 잘 설명하고, 그럼으로써 당업자가 본 발명 및 의도된 특정 용도에 적합한 다양한 변형 예를 갖는 다양한 실시예를 가장 잘 이용할 수 있게 하기 위해 실시예가 선택되고 설명되었다. 본 발명의 범위는 첨부된 특허 청구 범위 및 그 균등물에 의해 정해져야 한다.

Claims (20)

  1. 제 1 유형 도펀트의 채널을 갖는 초 접합 파워 금속 산화물 반도체 전계 효과 트랜지스터 (MOSFET) 디바이스로서,
    상기 디바이스는 복수의 컬럼들을 포함하되, 상기 복수의 컬럼들은,
    상기 제 1 유형 도펀트와는 다른 제 2 유형 도펀트를 포함하는 제 1 복수개의 컬럼들―상기 제 1 복수개의 컬럼들은 상기 제 1 유형 도펀트를 포함하는 영역 내에 형성되고, 상기 제 1 복수개의 컬럼들 내 각각의 컬럼은 상기 제 2 유형 도펀트의 제각기의 베이스 영역과 전기 및 물리적으로 접촉하며, 상기 제각기의 베이스 영역은 상기 제 2 유형 도펀트의 제각기의 컨택 영역과 전기 및 물리적으로 접촉하며, 상기 제각기의 컨택 영역은 소스 금속과 전기 및 물리적으로 접촉하며, 상기 제 1 복수개의 컬럼들 내 각각의 컬럼은 상기 제각기의 베이스 영역 아래로 자신의 전체 길이를 따라 실질적으로 동일한 제 1 폭을 가짐―과,
    상기 제 2 유형 도펀트를 포함하는 제 2 복수개의 컬럼들―상기 제 2 복수개의 컬럼들은 상기 제 1 유형 도펀트를 포함하는 상기 영역 내에 형성되고, 상기 제 2 복수개의 컬럼들 내 각각의 컬럼은 상기 제 2 유형 도펀트의 제각기의 베이스 영역과 전기 및 물리적으로 접촉하며, 상기 제각기의 베이스 영역은 상기 제 2 유형 도펀트의 제각기의 컨택 영역과 전기 및 물리적으로 접촉하며, 상기 제각기의 컨택 영역은 상기 소스 금속과 전기 및 물리적으로 접촉하며, 상기 제 2 복수개의 컬럼들 내 각각의 컬럼은 상기 제각기의 베이스 영역 아래로 자신의 전체 길이를 따라 실질적으로 동일한 제 2 폭을 가짐―을 포함하되,
    상기 제 1 폭은 상기 제 2 폭과 상이하며, 상기 제 1 복수개의 컬럼들은 복수개의 제 1 로우(row)들을 포함하고, 상기 제 2 복수개의 컬럼들은 복수개의 제 2 로우들을 포함하고, 상기 제 1 로우들은 상기 제 2 로우들과 인터리브(interleave)되는
    초 접합 파워 금속 산화물 반도체 전계 효과 트랜지스터 디바이스.
  2. 제 1 항에 있어서,
    상기 제 1 복수개의 컬럼들에 걸친 상기 제 1 폭의 평균 값은 상기 제 2 복수개의 컬럼들에 걸친 상기 제 2 폭의 평균 값보다 더 큰
    초 접합 파워 금속 산화물 반도체 전계 효과 트랜지스터 디바이스.
  3. 삭제
  4. 삭제
  5. 제 1 항에 있어서,
    상기 제 1 복수개의 컬럼들은 제 1 형상의 제 1 단면을 갖는 제 1 컬럼을 포함하고 상기 제 2 복수개의 컬럼들은 상기 제 1 형상과는 다른 제 2 형상의 제 2 단면을 갖는 제 2 컬럼을 포함하고, 상기 제 1 단면은 상기 제 1 컬럼의 축에 직교하고 상기 제 2 단면은 상기 제 2 컬럼의 축에 직교하는
    초 접합 파워 금속 산화물 반도체 전계 효과 트랜지스터 디바이스.
  6. 제 5 항에 있어서,
    상기 제 1 형상 및 상기 제 2 형상은 원형의 형상, 네모진 형상 및 육각형 형상으로 구성된 그룹으로부터 선택되는
    초 접합 파워 금속 산화물 반도체 전계 효과 트랜지스터 디바이스.
  7. 제 1 항에 있어서,
    상기 제 1 복수개의 컬럼들 및 상기 제 2 복수개의 컬럼들은 상기 디바이스의 활성 영역에 있지만 상기 디바이스의 종단 영역(termination region)들의 바깥쪽에 있으며, 상기 제 1 복수개의 컬럼들 및 상기 제 2 복수개의 컬럼들은 상기 활성 영역내에 규칙적인 패턴으로 배열되는
    초 접합 파워 금속 산화물 반도체 전계 효과 트랜지스터 디바이스.
  8. 반도체 디바이스로서,
    제 1 유형 도펀트를 포함하는 기판과,
    상기 기판에 결합되고 복수개의 원주형 영역들을 포함하는 초 접합 구조(super junction structure)를 포함하되,
    상기 복수개의 원주형 영역들은,
    제 3 영역 내에 형성된 제 1 복수개의 원주형 제 1 영역들과,
    상기 제 3 영역 내에 형성된 제 2 복수개의 원주형 제 2 영역들을 포함하고,
    상기 제 3 영역은 상기 제 1 유형 도펀트를 포함하고, 상기 원주형 제 1 영역들 및 상기 원주형 제 2 영역들의 각각은 상기 제 1 유형 도펀트와는 상이한 제 2 유형 도펀트를 포함하며,
    상기 원주형 제 1 영역들의 각각은 상기 제 2 유형 도펀트의 제각기의 베이스 영역과 전기 및 물리적으로 접촉하며, 상기 제각기의 베이스 영역은 상기 제 2 유형 도펀트의 제각기의 컨택 영역과 전기 및 물리적으로 접촉하며, 상기 제각기의 컨택 영역은 소스 금속과 전기 및 물리적으로 접촉하며, 상기 원주형 제 2 영역들의 각각은 상기 제 2 유형 도펀트의 제각기의 베이스 영역과 전기 및 물리적으로 접촉하며, 상기 제각기의 베이스 영역은 상기 제 2 유형 도펀트의 제각기의 컨택 영역과 전기 및 물리적으로 접촉하며, 상기 제각기의 컨택 영역은 상기 소스 금속과 전기 및 물리적으로 접촉하며, 상기 원주형 제 1 영역들의 각각은 상기 제각기의 베이스 영역 아래로 자신의 전체 길이를 따라 실질적으로 동일한 제 1 폭을 가지며, 상기 제 1 폭은 상기 원주형 제 1 영역들의 종축에 직교하여 측정되며, 상기 원주형 제 2 영역들의 각각은 상기 제각기의 베이스 영역 아래로 자신의 전체 길이를 따라 실질적으로 동일한 제 2 폭을 가지며, 상기 제 2 폭은 상기 원주형 제 2 영역들의 종축에 직교하여 측정되며, 상기 제 1 폭은 상기 제 2 폭과는 상이하며,
    상기 제 1 복수개의 원주형 제 1 영역들은 복수개의 제 1 로우들을 포함하고, 상기 제 2 복수개의 원주형 제 2 영역들은 복수개의 제 2 로우들을 포함하고, 상기 제 1 로우들은 상기 제 2 로우들과 인터리브되는
    반도체 디바이스.
  9. 삭제
  10. 제 8 항에 있어서,
    상기 제 1 복수개의 원주형 제 1 영역들에 걸친 상기 제 1 폭의 평균 값은 상기 제 2 복수개의 원주형 제 2 영역들에 걸친 상기 제 2 폭의 평균 값보다 더 큰
    반도체 디바이스.
  11. 삭제
  12. 제 8 항에 있어서,
    상기 제 1 복수개의 원주형 제 1 영역들 내의 각각의 원주형 영역은 제 1 형상의 제 1 단면을 갖고 상기 제 2 복수개의 원주형 제 2 영역들 내의 각각의 원주형 영역은 상기 제 1 형상과는 다른 제 2 형상의 제 2 단면을 갖고, 상기 제 1 단면은 상기 원주형 제 1 영역들의 축에 직교하고 상기 제 2 단면은 상기 원주형 제 2 영역들의 축에 직교하는
    반도체 디바이스.
  13. 제 12 항에 있어서,
    상기 제 1 형상 및 상기 제 2 형상은 원형의 형상, 네모진 형상 및 육각형 형상으로 구성된 그룹으로부터 선택되는
    반도체 디바이스.
  14. 삭제
  15. 게이트, 소스, 및 드레인을 포함하는 반도체 디바이스로서,
    제 1 유형 도펀트의 기판과,
    상기 기판에 결합되며, 상기 제 1 유형 도펀트로 도핑된 에피택셜 층을 포함하되,
    상기 에피택셜 층은 그 내부에 형성된 복수개의 컬럼들을 가지되, 상기 복수개의 컬럼들은,
    상기 제 1 유형 도펀트와는 다른 제 2 유형 도펀트를 포함하는 제 1 복수개의 컬럼들―상기 제 1 복수개의 컬럼들 내 각각의 컬럼은 상기 제 2 유형 도펀트의 제각기의 베이스 영역과 전기 및 물리적으로 접촉하며, 상기 제각기의 베이스 영역은 상기 제 2 유형 도펀트의 제각기의 컨택 영역과 전기 및 물리적으로 접촉하며, 상기 제각기의 컨택 영역은 소스 금속과 전기 및 물리적으로 접촉하며, 상기 제 1 복수개의 컬럼들 내 각각의 컬럼은 상기 제각기의 베이스 영역 아래로 자신의 전체 길이를 따라 실질적으로 동일한 제 1 폭을 가짐―과,
    상기 제 2 유형 도펀트를 포함하는 제 2 복수개의 컬럼들―상기 제 2 복수개의 컬럼들 내 각각의 컬럼은 상기 제 2 유형 도펀트의 제각기의 베이스 영역과 전기 및 물리적으로 접촉하며, 상기 제각기의 베이스 영역은 상기 제 2 유형 도펀트의 제각기의 컨택 영역과 전기 및 물리적으로 접촉하며, 상기 제각기의 컨택 영역은 상기 소스 금속과 전기 및 물리적으로 접촉하며, 상기 제 2 복수개의 컬럼들 내 각각의 컬럼은 상기 제각기의 베이스 영역 아래로 자신의 전체 길이를 따라 실질적으로 동일한 제 2 폭을 가짐―을 포함하되,
    상기 제 1 폭은 상기 제 2 폭과 상이하며, 상기 제 1 복수개의 컬럼들은 복수개의 제 1 로우들을 포함하고, 상기 제 2 복수개의 컬럼들은 복수개의 제 2 로우들을 포함하고, 상기 제 1 로우들은 상기 제 2 로우들과 인터리브되는
    반도체 디바이스.
  16. 제 15 항에 있어서,
    상기 제 1 복수개의 컬럼들에 걸친 상기 제 1 폭의 평균 값은 상기 제 2 복수개의 컬럼들에 걸친 상기 제 2 폭의 평균 값보다 더 큰
    반도체 디바이스.
  17. 삭제
  18. 삭제
  19. 제 15 항에 있어서,
    상기 제 1 복수개의 컬럼들은 제 1 형상의 제 1 단면을 갖는 제 1 컬럼을 포함하고 상기 제 2 복수개의 컬럼들은 상기 제 1 형상과는 다른 제 2 형상의 제 2 단면을 갖는 제 2 컬럼을 포함하고, 상기 제 1 단면은 상기 제 1 컬럼의 축에 직교하고 상기 제 2 단면은 상기 제 2 컬럼의 축에 직교하는
    반도체 디바이스.
  20. 제 15 항에 있어서,
    상기 제 1 복수개의 컬럼들 및 상기 제 2 복수개의 컬럼들은 상기 디바이스의 활성 영역에 있지만 상기 디바이스의 종단 영역들의 바깥쪽에 있고, 상기 제 1 복수개의 컬럼들 및 상기 제 2 복수개의 컬럼들은 상기 활성 영역내에 규칙적인 패턴으로 배열되는
    반도체 디바이스.
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