CN106415849B - 调节超结功率mosfet器件 - Google Patents

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Abstract

一种半导体器件—例如，超结功率MOSFET—包括在一种类型的掺杂剂区中形成的另一种类型的掺杂剂的多个柱。一般来讲，所述柱以某种方式进行调节。例如，一些柱的宽度(例如，直径)大于其他柱的宽度。

Description

调节超结功率MOSFET器件
相关的美国专利申请
本申请要求2014年6月23日提交的题为“Modulated Super Junction PowerMOSFET Devices”的美国临时申请号62/015,941的优先权，所述临时申请的全部内容以引用方式并入本文。
背景
为了节省功率，减少晶体管中的功率损耗是重要的。在金属氧化物半导体场效应管(MOSFET)器件中，并且更具体地说在称为功率MOSFET的MOSFET的分类中，可通过减小器件的导通电阻(Rdson)来减少功率损耗。
击穿电压提供对器件在反向电压条件下承受击穿的能力的指示。击穿电压与Rdson负相关，并且因此当Rdson减小时受到不利影响。为了解决这个问题，引入在器件的有源区处包括交替的p型区和n型区的超结(SJ)功率MOSFET。当SJ功率MOSFET中交替的p型区和n型区中的电荷平衡时(p型区中的电荷Qp等于n型区中的电荷Qn)，那么击穿电压处于其峰值，由此使得器件能够更好地承受击穿。
随着Qn相对于Qp增加，Rdson有利地减少。然而，在Qn大于Qp的情况下操作的n沟道SJ功率MOSFET器件将遭受较低的无阻尼感应开关(UIS)耐用性，因为击穿时的场峰值将更接近固有寄生双极晶体管的基极发生。因此，器件通常在Qp大于Qn的情况下操作。然而，随着Qp相对于Qn增加，击穿电压减小，并且因此对于以这种方式操作的n沟道SJ功率MOSFET器件来说，击穿电压将小于其峰值。
概述
在根据本发明的实施方案中，SJ功率MOSFET器件包括在另一类型的掺杂剂区中形成的一种类型掺杂剂的多个柱。例如，在n沟道器件中，p型柱形成于n型区中。大体地说，在根据本发明的实施方案中，柱以某种方式进行调节。
在一个实施方案中，经调节的柱具有不同的宽度。例如，一些柱的宽度大于其他柱的宽度。在另一个实施方案中，经调节的柱具有不同的剖面形状。例如，一些柱可具有圆形剖面，而其他柱可具有近似方形的剖面或六边形剖面。相比之下，常规的SJ功率MOSFET器件具有相同大小(宽度)和形状的柱。
经调节的柱可以不同方式布置。例如，较大宽度的柱可与较小宽度的柱以交替的样式交错。也就是说，一列较大宽度的柱可邻近一列较小宽度的柱，所述一列较小宽度的柱继而邻近另一列较大宽度的柱，接着是另一列较小宽度的柱，以此类推。作为另一个实例，每个狭窄宽度的柱可由较宽宽度的柱围绕。
对柱的调节引起柱中的较高量电荷和较低量电荷相结合。例如，考虑根据本发明的n沟道器件。在此器件中，调节柱引起较大(较宽)柱中Qp的较高值以及较小(较窄)柱中Qp的较低值。然而，Qp的最低值大于电荷平衡值；即，Qp的最低值大于Qn。因此，击穿电压将高于与Qp的最高值相对应的击穿电压，但是低于与Qp的最低值相对应的击穿电压。这将导致在提供更好的UIS耐用性的较高Qp值下的击穿电压的较低压摆率。击穿电压和UIS耐用性不受到损害，因为击穿处的场峰值将远离固有寄生双极晶体管的基极区而发生，这是因为如上所述的较低Qp值大于电荷平衡值。此外，具有经调节的柱的SJ功率MOSFET器件的工艺敏感度相对于常规形式的此类器件而得到提升。
在阅读各种附图中所示的以下详细描述之后，本领域技术人员将认识到本发明的这些和其他目的和优点。
附图简述
并入本申请文件中并且形成申请文件的一部分的附图说明本发明的实施方案，并且与描述一起用来解释本发明的原理。在整个附图和说明书中，相同数字表示相同元件。
图1是在根据本发明的实施方案中的半导体器件(例如，超结功率MOSFET器件)的部分的剖面视图。
图2是在根据本发明的实施方案中的半导体器件(例如，超结功率MOSFET器件)中的一系列柱的剖面视图。
图3是在根据本发明的另一个实施方案中的半导体器件(例如，超结功率MOSFET器件)中的一系列柱的剖面视图。
图4是在根据本发明的又一个实施方案中的半导体器件(例如，超结功率MOSFET器件)中的一系列柱的剖面视图。
图5是在根据本发明的实施方案中的制造器件(例如，超结功率MOSFET器件)的方法的流程图。
详细描述
在本发明的以下详细描述中，阐述了许多具体细节以提供对本发明的充分理解。然而，本领域技术人员将意识到，在没有这些具体细节或具有其等同物的情况下可以实践本发明。在其他情况下，公知的方法、程序、部件和流程(circuit)将不进行详细描述，以免不必要地模糊本发明的各个方面。
附图没有按比例绘制，并且在附图中可仅示出结构的部分以及形成那些结构的各个层。
如本文所使用的，字母“n”是指n型掺杂剂，并且字母“p”是指p型掺杂剂。加号“+”或减号“-”分别用于表示相对高浓度或相对低浓度的掺杂剂。
术语“沟道”在本文中以接受的方式使用。也就是说，电流在FET内、在沟道中从源极连接部移动至漏极连接部。沟道可由n型或p型半导体材料制成；因此，FET指定为n沟道或p沟道器件。本公开在n沟道器件，特别是n沟道超结(SJ)功率MOSFET的背景下呈现；然而，根据本发明的实施方案不限于此。也就是说，可在p沟道器件中利用本文所描述的特征。通过在讨论中用n型掺杂剂和材料代替对应的p型掺杂剂和材料，本公开可易于映射到p沟道器件，并且反之亦然。
图1是在根据本发明的实施方案中的半导体器件100(例如，SJ功率MOSFET器件)的部分的剖面视图。器件100可包括代替或除了示出和描述的那些元件和结构之外的元件和结构。
大体上说，器件100具有第一类型掺杂剂的沟道和使用不同于第一类型掺杂剂的第二类型掺杂剂形成的多个柱区，其中柱区/柱位于第一类型掺杂剂区中。在图1的实例中，第一类型掺杂剂是n型，并且第二类型掺杂剂是p型，并且器件100是n沟道器件。
更具体地，器件100包括位于n+漏极层或基板104的底表面上的漏极电极102。在图1的实施方案中，在基板104上方，器件100还包括在n-漂移区或n型区108中形成的p-漂移区或p型柱106。p型(p-)柱106和n型(n-)区108形成已知的超结。柱106和区108定位在器件100的有源区内。一个或多个终端区(未示出)沿着器件100的边缘围绕有源区设置。
在一个实施方案中，p型掺杂剂的柱106通过隔离层或柱(例如，电介质或氧化物层/柱；未示出)而与n型掺杂剂的相邻区108分离。在制造过程中加热结构时隔离层防止p型柱106和n型区108扩散到彼此中，以防止击穿电压受到制造过程的不利影响。
在图1的实施方案中，在每个柱106的顶部处(在图1的取向中)存在p型基极区110。如图所示，在每个柱106处还可存在p型(p+)接触区112和n型(n+)源极区114。器件100的在基板104上方并且包括元件106、108、110、112和114的层可称作外延层116。外延层116可包括代替或除了示出和描述的那些元件和结构之外的元件和结构。
在图1的实施方案中，源极金属118层耦合到源极电极120，并且栅极结构122耦合到栅极电极124。栅极结构122通过隔离层126与其相邻元件和结构分离。
图2是在根据本发明的一个实施方案中的沿着切割线A-A(图1)的示出一系列柱216和226的剖面视图。柱216和226是图1的柱106的实例。换句话说，图1中表示的一组柱106包括柱216和226。如下文所详述，根据本发明的实施方案，对柱216和226进行调节。经调节的柱216和226定位在器件100的有源区中，但是不在终端区中。
在图2的实施方案中，柱216和226在它们的尺寸方面(例如，它们的宽度或直径)以及因此在它们的电荷(Qp)值方面受到调节。更具体地，柱216具有基本上相同的第一宽度(直径)，并且柱226具有基本上相同的第二宽度，其中第一宽度不同于第二宽度。术语“基本上相同”在本文中用来指在柱216中从一个柱到下一个柱的宽度可能存在一些差异，但是柱216的宽度处于指定容差(诸如设计和制造容差)内。类似地，柱226的从一个柱到下一个柱的宽度可能存在一些差异，但是柱226的宽度处于指定容差(诸如设计和制造容差)内。换句话说，在图2的实施方案中，每个柱216(在图1的基极区110下方)具有沿着其整个长度的(处于指定容差内的)相同宽度，并且每个柱226(在基极区110下方)具有沿着其整个长度的(处于指定容差内的)相同宽度。
在图2的实例中，第一宽度大于第二宽度。即，柱216比柱226更宽。具体地，在一个实施方案中，相同的第一宽度指定用于每个柱216，并且相同的第二宽度(不同于第一宽度)指定用于每个柱226，并且柱216的宽度的平均值大于柱226的宽度的平均值。在一个实施方案中，2.0微米的宽度(直径)指定用于较宽的柱，并且1.96微米的宽度(直径)指定用于较窄的柱。
值得注意的是，指定位置根据柱的相应宽度而分配给柱216和226。换句话说，处于器件100的有源区内的某些位置识别为将要形成较宽柱(例如，柱216)的位置。类似地，处于器件100的有源区内的某些位置识别为将要形成较窄柱(例如，柱226)位置。
在图2的实例中，较宽柱216的列与较窄柱226的列交错。更具体地，一列较宽的柱216邻近一列较窄的柱226，所述一列较窄的柱226邻近另一列较宽的柱216，所述另一列较宽的柱216邻近另一列较窄的柱226，以此类推。在这种布置中，如果所有的柱都是较宽柱，那么击穿电压将大约是击穿电压的算术平均值，并且如果所有的柱都是较窄柱，那么击穿电压将大约是击穿电压。
一般来讲，柱的调节引起柱中的较高量电荷和较低量电荷相结合。例如，考虑根据本发明的n沟道器件。在此器件中，调节柱引起较大(较宽)柱中Qp的较高值以及较小(较窄)柱中Qp的较低值。然而，Qp的最低值大于电荷平衡值；即，Qp的最低值大于Qn。因此，击穿电压将高于与Qp的最高值相对应的击穿电压，但是低于与Qp的最低值相对应的击穿电压。换句话说，如果仅使用较大的柱，那么通过将较大柱与较小柱混合，就有可能相对于击穿电压来提高击穿电压。
在表1中，击穿电压(伏特，V)和导通电阻(欧姆)呈现用于具有常规柱的n沟道器件的实例，并且用于具有经调节(不同宽度)柱的n沟道器件的实例。在这些实例中，经调节的p型柱如图2所示地布置，较宽柱具有2.0微米的直径，并且较窄柱具有1.96微米的直径。在每个实例中，p型柱具有每平方厘米5.6E+13个离子的剂量。在一个实例中，JFet(n型)剂量是每平方厘米5.0E+11个离子；在另一个实例中，JFet剂量是每平方厘米1.0E+12个离子。
表1-示例性击穿电压和导通电阻
Figure BDA0001188183390000071
如从表1可看出，相对于常规设计，通过经调节的柱，在第一实例中击穿电压已增加50V并且在第二实例中已增加29V。
使用经调节的柱还导致在提供更好的UIS耐用性的较高Qp值下的击穿电压的较低压摆率。击穿电压和UIS耐用性不受到损害，因为击穿处的场峰值将远离固有寄生双极晶体管的基极区而发生，这是因为如上所述的较低Qp值大于电荷平衡值。
此外，具有经调节的柱的SJ功率MOSFET器件的工艺敏感度相对于常规形式的此类器件而得到提升。例如，如图2中布置不同大小的柱可具有平滑由于光刻限制而产生的柱的宽度(直径)的处理变化的效果。
图3是在根据本发明的另一个实施方案中的沿着切割线A-A(图1)的示出一系列柱316和326的剖面视图。柱316和326是图1的柱106的实例。换句话说，图1中表示的一组柱106包括柱316和326。如上所述，根据本发明的实施方案，对柱316和326进行调节。经调节的柱316和326定位在器件100的有源区中，但是不在终端区中。
在图3的实施方案中，柱316和326在它们的尺寸方面(例如，它们的宽度或直径)以及因此在它们的电荷(Qp)值方面受到调节。更具体地，柱316具有基本上相同的第一宽度(直径)，并且柱326具有基本上相同的第二宽度，其中第一宽度不同于第二宽度。在图3的实例中，第一宽度大于第二宽度。在一个实施方案中，2.0微米的宽度(直径)指定用于较宽的柱，并且1.96微米的宽度(直径)指定用于较窄的柱。
如上所述，指定位置根据柱的相应宽度而分配给柱316和326。在图3的实例中，每个较窄柱326由较宽柱316包围。例如，标记为A的较窄柱由标记为B、C、D、E、F和G的六个较宽柱包围。实质上，柱B-G形成围绕柱A的环；在图3的实例中，环是六边形的。
图3中的柱的布置还可描述如下。第一列仅包括较宽柱316。第二列邻近第一列，包括与较宽柱316交错的较窄柱326。在图3的实例中，在第二列中的每隔一个的柱是较宽柱——在每个较宽柱之间有较窄柱，反之亦然。第三列邻近第二列，与第一列类似；第四列邻近第三列，与第二列类似；以此类推。
经调节的柱可不同于图2和图3的实例来进行布置。另外，经调节的柱不需要具有如图2和图3的实例中的圆形剖面。如图4的实例中所示，经调节的柱可具有例如近似方形或六边形的剖面(其中剖面与柱的纵轴正交)。此外，不是所有经调节的柱都需要具有相同的形状。例如，同样如图4的实例中所示，一些柱可为圆形，并且其他柱可为六边形。
图4是在根据本发明的一个实施方案中的沿着切割线A-A(图1)的示出一系列圆形柱416和六边形柱426的剖面视图。柱416和426是图1的柱106的实例。换句话说，图1中表示的一组柱106包括柱416和426。如上所述，根据本发明的实施方案，对柱416和426进行调节。经调节的柱416和426定位在器件100的有源区中，但是不在终端区中。
在图4的实施方案中，柱416和426在它们的形状以及因此在它们的电荷(Qp)值方面受到调节。更具体地，柱416是圆形的，并且柱426是六边形的。在图4的实例中，不同形状的柱416和426的布置类似于图2中的不同尺寸的柱的布置。柱416和426可以不同方式布置，诸如类似于图3的布置。
一般来讲，经调节的柱可根据它们的尺寸和/或根据它们的形状来布置。在图2和图3的实例中，柱根据它们的尺寸(宽度、直径)来布置。如果柱116(图1)具有不同的形状，那么柱可以类似于图2和图3所示的方式(但是根据它们的形状)来布置，如图4的实例中所示。如果柱116(图1)具有不同的形状，并且在具有相同形状的柱中存在不同尺寸，那么柱可根据它们的形状和它们的尺寸二者来布置。
具有经调节的柱的SJ功率MOSFET器件可以与不具有经调节的柱的常规SJ功率MOSFET器件几乎相同的方式来制造，除了用来控制柱的尺寸和形状的过程可修改成允许形成具有不同宽度和/或不同形状的柱。因此，在一个实施方案中，不同大小的柱和/或不同形状的柱可在同一个处理步骤中形成，并且其他处理步骤可设计来说明柱的大小和/或形状的差异。
图5是在根据本发明的实施方案中的用于制造器件(例如，图1的器件100)的方法的流程图500。以下描述的操作可以不同于描述的顺序来执行，并且如单独的方框中所描述的操作可在同一个处理步骤中(即，以相同的时间间隔，在前一个处理步骤之后并且在下一个处理步骤之前)组合并执行。另外，制造方法和步骤可连同本文所讨论的方法和步骤一起执行；也就是说，在本文示出和描述的步骤之前、之间和/或之后可存在多个方法步骤。重要地，根据本发明的实施方案可在不显著干扰方法和步骤的情况下结合其他的(可能常规的)方法和步骤来实现。一般来说，根据本发明的实施方案可替换常规方法的部分，而不显著影响外围方法和步骤。
在图5的方框502中，识别出将要形成第一组(类型)柱的第一组指定位置处于器件的有源区中。第一宽度和形状指定用于第一组柱中的每个柱。
在方框504中，识别出将要形成第二组(类型)柱的第二组指定位置处于器件的有源区中。第二宽度和形状指定用于第二组柱中的每个柱。第一宽度不同于第二宽度。
在方框506中，在第一组位置处形成第一组柱。第一组柱中的每个柱形成具有在容差内的相同的第一宽度。
在方框508中，在第二组位置处形成第二组柱。第二组柱中的每个柱形成具有在容差内的相同的第二宽度。
器件可设计成包括与第一组柱和第二组柱相比具有不同宽度和/或不同形状的其他组(类型)柱。如果这样，那么可针对每个此类组重复诸如方框502和框506中的操作。
概括地说，描述SJ功率MOSFET器件的实施方案。本文描述的特征结构可作为分裂栅、双沟槽和其他常规高压超结器件的替代形式来用于低压器件以及高压器件中。
本发明的具体实施方案的上述描述是出于说明和描述目的而提出。它们不旨在是排他性的或将本发明限制于所公开的明确形式，并且根据以上教义有可能进行许多修改和改变。选择和描述实施方案是为了最佳地说明本发明的原理及其实际应用，并且由此使本领域其他技术人员能够最佳地利用本发明以及具有如适于所涵盖的特定用途的各种修改的各种实施方案。希望本发明的范围由所附权利要求书及其等效物所限定。

Claims (13)

1.一种具有第一类型掺杂剂沟道的超结功率金属氧化物半导体场效应管(MOSFET)器件，所述器件包括：
多个柱，其中所述多个柱包括：
第一多个柱，所述第一多个柱包括不同于所述第一类型掺杂剂的第二类型掺杂剂，所述第一多个柱形成在包括所述第一类型掺杂剂的区中，在所述第一多个柱中的每个柱与所述第二类型掺杂剂的各自基极区电气地且物理地接触，所述各自基极区与所述第二类型掺杂剂的各自接触区电气地且物理地接触，所述各自接触区与源极金属物理地且电气地接触，其中所述第一多个柱中的每个柱沿其所述各自基极区下的其整个长度具有基本上相同的第一宽度；以及
第二多个柱，所述第二多个柱包括所述第二类型掺杂剂，所述第二多个柱形成在包括所述第一类型掺杂剂的所述区中，在所述第二多个柱中的每个柱与所述第二类型掺杂剂的各自基极区电气地且物理地接触，所述各自基极区与所述第二类型掺杂剂的各自接触区电气地且物理地接触，所述各自接触区与所述源极金属物理地且电气地接触，其中所述第二多个柱中的每个柱沿其所述各自基极区下的其整个长度具有基本上相同的第二宽度；其中所述第一宽度不同于所述第二宽度，并且其中所述第一多个柱包括多个第一列，并且其中所述第二多个柱包括多个第二列，其中所述第一列与所述第二列交错设置。
2.如权利要求1所述的超结功率金属氧化物半导体场效应管(MOSFET)器件，其中所述第一多个柱的所述第一宽度的平均值大于所述第二多个柱的所述第二宽度的平均值。
3.如权利要求1所述的超结功率金属氧化物半导体场效应管(MOSFET)器件，其中所述第一多个柱包括具有第一剖面的第一柱，所述第一剖面具有第一形状，并且其中所述第二多个柱包括具有第二剖面的第二柱，所述第二剖面具有第二形状，所述第二形状不同于所述第一形状，所述第一剖面正交于所述第一柱的轴线并且所述第二剖面正交于所述第二柱的轴线。
4.如权利要求3所述的超结功率金属氧化物半导体场效应管(MOSFET)器件，其中所述第一形状和所述第二形状是选自由以下各项组成的组：圆形；近似方形；以及六边形。
5.如权利要求1所述的超结功率金属氧化物半导体场效应管(MOSFET)器件，其中所述第一多个柱和所述第二多个柱仅处于所述器件的有源区中，而不在所述器件的终端区中，并且其中所述第一多个柱和所述第二多个柱在所述有源区中布置成规则图案。
6.一种半导体器件，其包括：
基板，所述基板包括第一类型掺杂剂；以及
超结结构，所述超结结构耦合到所述基板并且包括多个柱状区，所述多个柱状区包括形成于第三区中的第一多个柱状第一区和形成于所述第三区中的第二多个柱状第二区，所述第三区包括所述第一类型掺杂剂，并且每个所述柱状第一区和每个所述柱状第二区都包括不同于所述第一类型掺杂剂的第二类型掺杂剂；
其中每个所述柱状第一区与所述第二类型掺杂剂的各自基极区电气地且物理地接触，所述各自基极区与所述第二类型掺杂剂的各自接触区电气地且物理地接触，所述各自接触区与源极金属物理地且电气地接触，其中每个所述柱状第二区与所述第二类型掺杂剂的各自基极区电气地且物理地接触，所述各自基极区与所述第二类型掺杂剂的各自接触区电气地且物理地接触，所述各自接触区与所述源极金属物理地且电气地接触，其中每个所述柱状第一区沿其所述各自基极区下的其整个长度具有基本上相同的第一宽度，所述第一宽度正交于所述柱状第一区的纵轴被测量，其中每个所述柱状第二区沿其所述各自基极区下的其整个长度具有基本上相同的第二宽度，所述第二宽度正交于所述柱状第二区的纵轴被测量，并且其中所述第一宽度不同于所述第二宽度；以及
其中所述第一多个柱状第一区包括多个第一列，并且其中所述第二多个柱状第二区包括多个第二列，其中所述第一列与所述第二列交错设置。
7.如权利要求6所述的半导体器件，其中所述第一多个柱状第一区的所述第一宽度的平均值大于所述第二多个柱状第二区的所述第二宽度的平均值。
8.如权利要求6所述的半导体器件，其中所述第一多个柱状第一区中的每个柱状区具有带有第一形状的第一剖面，并且其中所述第二多个柱状第二区中的每个柱状区具有带有第二形状的第二剖面，所述第二形状不同于所述第一形状，所述第一剖面正交于所述柱状第一区的轴线并且所述第二剖面正交于所述柱状第二区的轴线。
9.如权利要求8所述的半导体器件，其中所述第一形状和所述第二形状是选自由以下各项组成的组：圆形；近似方形；以及六边形。
10.一种包括栅极、源极和漏极的半导体器件，所述半导体器件包括：
第一类型掺杂剂的基板；以及
外延层，所述外延层耦合到所述基板，所述外延层掺杂有所述第一类型掺杂剂，所述外延层具有在其中形成的多个柱，其中所述多个柱包括：
第一多个柱，所述第一多个柱包括不同于所述第一类型掺杂剂的第二类型掺杂剂，在所述第一多个柱中的每个柱与所述第二类型掺杂剂的各自基极区电气地且物理地接触，所述各自基极区与所述第二类型掺杂剂的各自接触区电气地且物理地接触，所述各自接触区与源极金属物理地且电气地接触，其中所述第一多个柱中的每个柱沿其所述各自基极区下的其整个长度具有基本上相同的第一宽度；以及
第二多个柱，所述第二多个柱包括所述第二类型掺杂剂，在所述第二多个柱中的每个柱与所述第二类型掺杂剂的各自基极区电气地且物理地接触，所述各自基极区与所述第二类型掺杂剂的各自接触区电气地且物理地接触，所述各自接触区与所述源极金属物理地且电气地接触，其中所述第二多个柱中的每个柱沿其所述各自基极区下的其整个长度具有基本上相同的第二宽度；
其中所述第一宽度不同于所述第二宽度，并且其中所述第一多个柱包括多个第一列，并且其中所述第二多个柱包括多个第二列，其中所述第一列与所述第二列交错设置。
11.如权利要求10所述的半导体器件，其中所述第一多个柱的所述第一宽度的平均值大于所述第二多个柱的所述第二宽度的平均值。
12.如权利要求10所述的半导体器件，其中所述第一多个柱包括具有第一剖面的第一柱，所述第一剖面具有第一形状，并且其中所述第二多个柱包括具有第二剖面的第二柱，所述第二剖面具有第二形状，所述第二形状不同于所述第一形状，所述第一剖面正交于所述第一柱的轴线并且所述第二剖面正交于所述第二柱的轴线。
13.如权利要求10所述的半导体器件，其中所述第一多个柱和所述第二多个柱仅处于所述器件的有源区中，而不在所述器件的终端区中，并且其中所述第一多个柱和所述第二多个柱在所述有源区中布置成规则图案。
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