KR20130026465A - 반도체 디바이스 제조 방법 - Google Patents

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KR20130026465A
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semiconductor film
conductive
semiconductor
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순페이 야마자키
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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

공정 단계의 수를 증가시키지 않고, 픽셀 전극의 경면 반사(specular reflection)를 위한 요철을 형성하는 수단이 제공된다.
반사형 액정 디스플레이 디바이스의 제조 방법에서, 픽셀 전극(108d)의 표면에 요철(볼록부(convex portion)의 곡률 반경(r)을 갖는)의 형성은, 픽셀 전극의 표면에 요철(unevenness)을 제공하고 광 산란 특성(light scattering characteristics)을 주기 위해, 채널 에치형 TFT를 형성하는데 사용된 것과 동일한 포토마스크에 의해 수행된다.

Description

반도체 디바이스 제조 방법{A method for manufacturing a semiconductor device}
본 발명은 박막 트랜지스터(이하 TFT로 부르는)로 구성된 회로를 갖는 반도체 디바이스와 그 제조 방법에 관한 것이다. 예컨대, 본 발명은 전기 광학 장치, 전형적으로 액정 디스플레이 패널, 및 한 부분으로서 이러한 형태의 전기 광학 장치와 함께 로딩된 전자기기에 관한 것이다.
본 명세서 전반에 걸쳐서, 반도체 디바이스는 반도체 특성들을 이용함으로써 기능할 수 있는 일반적인 장치를 나타내며, 반도체 디바이스의 카테고리는 전기 광학 장치들, 반도체 회로들, 및 전자 기기를 포함한다는 것을 주목한다.
최근에, 절연 표면을 갖는 기판 위에 형성된 반도체 박막(몇 nm 내지 몇백 nm에 속한 두께를 갖는)을 사용함으로써 박막 트랜지스터(TFT)를 구성하는 기술은 주목받고 있다. 박막 트랜지스터는 IC 또는 전기 광학 장치와 같은 전자 장치에 폭넓게 적용되고 있으며, 특히, 이미지 디스플레이 디바이스의 스위칭 소자로서의 그 개발은 급격하게 진행되어 왔다.
통상적으로, 액정 디스플레이 디바이스는 이미지 디스플레이 디바이스로서 알려져 있다. 활성 매트릭스형 액정 디스플레이 디바이스들은 비활성 액정 디스플레이 디바이스들과 비교하여, 보다 높은 선명한 이미지가 얻어질 수 있기 때문에 폭넓게 사용되어 왔다. 활성 매트릭스형 액정 디스플레이 디바이스 내의 매트릭스 상태에 배열된 픽셀 전극들을 분할함으로써, 디스플레이 패턴은 스크린 위에 형성된다. 좀더 상세하게는, 선택된 픽셀 전극과 픽셀 전극에 대응하는 대향 전극 사이에 전압을 적용함으로써, 픽셀 전극과 대향 전극 사이에 배열된 액정 층의 광학 변조는 수행되며, 광학 변조는 관측자에 의해 디스플레이 패턴으로서 인식된다.
개략적으로 분할하면, 활성 매트릭스 액정 디스플레이 디바이스들의 2가지 형태, 투과형 및 반사형(transmitting type and reflecting type)이 알려져 있다.
특히, 반사형 액정 디스플레이 디바이스는 배경 광이 사용되지 않기 때문에, 전송형 액정 디스플레이 디바이스와 비교하여 더 낮은 전력 소비의 이점을 가지며, 모바일 컴퓨터 및 비디오 카메라들에서 직시형 디스플레이(direct view display)로서 그 사용에 대한 수요가 증가하고 있다.
반사형 액정 디스플레이 디바이스는 액정의 광학 변조 효과를 이용하며, 명암(light and dark)의 디스플레이는 픽셀 전극에 의해 반사된 입사광(incident light)의 상태와 디바이스 외부로의 출력 사이에서 선택함으로써 수행되며, 부가하여, 이미지 디스플레이는 2개의 상태들을 조합함으로써 수행된다. 더욱이, 컬러 필터는 컬러들을 디스플레이하기 위해 대향 기판에 접착된다. 일반적으로, 반사형 액정 디스플레이 디바이스 내의 픽셀 전극은 높은 광 반사성을 갖는 금속 재료로 이루어지며, 박막 트랜지스터(이하 TFT라 불리는)와 같은 스위칭 소자에 전기적으로 접속된다.
이러한 형태의 활성 매트릭스형 전기 광학 장치의 사용은 널리 퍼지고 있으며, 스크린 크기가 점점 커짐에 따라, 보다 높은 선명도, 보다 높은 구경비(aperture ratio), 및 보다 높은 신뢰도에 대한 요구가 증가하고 있다. 더욱이, 동시에, 생산성을 향상시키고 비용을 낮추기 위한 요구가 증가하고 있다.
통상적으로, 비정질 실리콘막(amorphous silicon film)은 300℃이하의 저온에서 큰 표면 영역 기판 위에 형성 가능하기 때문에, 비정질 반도체막으로서 양호하게 사용된다. 더욱이, 비정질 반도체막으로 형성된 영역을 형성하는 채널을 갖는 역 스태거형(reverse stagger type)(또는 하부 게이트형(bottom gate type))은 종종 사용된다.
또한, 컬러 필터들은 R(적), G(녹), B(청)의 착색층과 오직 픽셀 간극(pixel gap)을 덮는 차광 마스크를 가지며, 적색, 녹색, 및 청색의 광은 층을 통해 광을 투과함으로써 추출된다. 더욱이, 차광 마스크는 일반적으로 금속막(크롬과 같은) 또는 흑색 안료를 포함하는 유기막으로 구성된다. 픽셀들에 대응하는 위치에 컬러 필터들을 형성함으로써, 각각의 픽셀로부터 출력된 광의 색은 변화될 수 있다. 픽셀들에 대응하는 위치는 픽셀 전극과 일치하는 위치를 가리킨다.
통상적으로, 생산 비용은 활성 매트릭스형 전기 광학 장치에 대한 적어도 5개의 포토마스크들을 사용하여 포토리소그래피의 기술로 기판 위에 TFT를 제조하기 위해 높다. 생산성 및 생산량을 향상시키기 위해, 단계의 수를 줄이는 것은 유효한 수단으로 고려된다.
구체적으로, TFT를 생산하는데 요구되는 포토마스크의 수를 줄이는 것이 필요하다. 포토마스크는 기판 위에 에칭 공정의 마스크가 되는 포토레지스트 패턴을 형성하기 위해 포토리소그래피 기술에 사용된다.
하나의 포토마스크를 사용함으로써, 레지스트 도포(applying resist), 프리-배킹(pre-baking), 노광(exposure), 현상(development), 및 포스트-배킹(post-baking)과 같은 단계에 적용되며, 막 증착(film deposition) 및 전후의 에칭 단계, 및 부가하여, 레지스트 필링(resist peeling), 및 드라잉(drying) 단계들이 추가된다. 그러므로, 전체 공정이 복잡해지며, 문제를 유도한다.
또한, 반사형 액정 디스플레이 디바이스 내의 픽셀 전극을 형성한 후에, 표면은 통상적으로, 샌드 블라스팅(sand blasting) 또는 에칭과 같은 단계를 부가함으로써 요철화되고, 경면 반사(specular reflection)를 방지하며, 반사된 광을 산란함으로써 백색 레벨을 증가시킨다.
또한, 컬러 필터 차광 마스크로서 금속 막을 사용하는 종래의 액정 디스플레이 패널에서, 다른 배선을 갖는 기생 용량(parasitic capacitance)이 형성되며, 신호 지연 문제(signal lag problem)가 쉽게 발생한다. 부가하여, 흑색 안료를 포함하는 유기막이 컬러 필터 차광막으로서 사용될 때, 공정 단계들의 수가 증가하는 문제가 발생한다.
본 발명은 이러한 형태의 문제들을 해결하기 위한 것이며, 본 발명의 목적은 생산 비용 면의 절감 및 생산량 면의 증가의 실현이며, 전기 광학 장치의 TFT 제조 단계들의 수를 줄임으로써, 전형적으로 활성 매트릭스형 액정 디스플레이 디바이스를 실현하는 것이다.
또한, 본 발명의 목적은 요철이 공정 단계들의 수를 증가시키지 않고 픽셀 전극의 경면 반사를 방지하기 위해 형성되는 제조 방법을 제공하는 것이다.
상기 문제를 해결하기 위해, 본 발명은 볼록부의 형성이, 픽셀 전극의 표면 및 산란 광(scatter light)에 요철을 주기 위해, 반사형 액정 디스플레이 디바이스 제조 방법에서 TFT를 형성하기 위한 것과 동일한 포토마스크로 수행되는 것을 특징으로 한다. 볼록부가 디스플레이 영역이 되는 배선(게이트 배선, 소스 배선) 및 TFT들의 외부 영역 내에 적절히 형성된다는 것을 주목한다. 이어서, 요철은 볼록부를 덮는 절연막의 표면 내에 형성된 요철을 따라 픽셀 전극의 표면 내에 형성된다. 따라서, 공정 단계의 수를 증가시키지 않고 픽셀 전극의 표면에 요철을 형성하는 것이 가능하다.
본 명세서에 개시된 본 발명의 구성은,
절연 표면 위의 게이트 전극을 포함하는 TFT와, 상기 게이트 전극 위의 절연막과, 상기 절연막 위의 반도체층과, 상기 반도체층 위의 n형 도전층과, 상기 n형 도전층 위의 도전층과,
상기 절연 표면 위의 다수의 볼록부와,
상기 다수의 볼록부와 접촉하며, 요철 표면을 가지며, 상기 TFT에 전기적으로 접속된 픽셀 전극을 갖는 반도체 디바이스이다.
위의 구조에서, 반도체 디바이스는 그 표면에 요철을 갖는 상기 픽셀 전극 내에서 상기 볼록부의 곡률 반경(r)이 0.1 내지 4 ㎛, 양호하게는 0.2 내지 2 ㎛인 것을 특징으로 한다.
위의 각각의 구조들에서, 반도체 디바이스는 상기 다수의 볼록부가,
상기 TFT의 상기 게이트 전극과 동일한 재료로 형성된 재료층과,
상기 TFT의 상기 절연막과 동일한 재료로 형성된 재료층과,
상기 TFT의 상기 반도체층과 동일한 재료로 형성된 재료층과,
상기 TFT의 상기 n형 반도체층과 동일한 재료로 형성된 재료층과,
상기 도전층과 동일한 재료로 형성된 재료층에 의해 형성된 적층물인 것을 특징으로 한다.
더욱이, 위 각각의 구조들에서, 반도체 디바이스는, 상기 볼록부를 구성하는 상기 적층물 내에서, 상기 TFT의 상기 게이트 전극과 동일한 재료로 형성된 상기 재료층의 패터닝을 위한 마스크가 상기 TFT의 상기 반도체층과 동일한 재료로 형성된 상기 재료층의 패터닝을 위한 마스크와 상이하다는 것을 특징으로 한다.
또한, 위 각각의 구조들에서, 반도체 디바이스는 상기 볼록부를 구성하는 상기 적층물 내에서,
상기 TFT의 상기 반도체층과 동일한 재료로 형성된 상기 재료층과,
상기 TFT의 상기 n형 반도체층과 동일한 재료로 형성된 상기 재료층과,
상기 도전층과 동일한 재료로 형성된 상기 재료층이 동일한 마스크를 사용함으로써 형성되는 것을 특징으로 한다.
또한, 위 각각의 구조들에서, 반도체 디바이스는 상기 다수의 볼록부가 상이한 높이를 갖는 다수의 볼록부를 갖는 것을 특징으로 한다.
또한, 위 각각의 구조들에서, 반도체 디바이스는 상기 다수의 볼록부들이 상이한 적층 구조들을 갖는 다수의 볼록부를 갖는 것을 특징으로 한다.
또한, 위 각각의 구조들에서, 반도체 디바이스는 상기 반도체 디바이스가 상기 픽셀 전극이 그 주성분으로서 Al 또는 Ag을 포함하는 막, 또는 상기 막들의 적층막인 분사형 액정 디스플레이 디바이스인 것을 특징으로 한다.
또한, 위 각각의 구조들에서, 반도체 디바이스는 상기 반도체층이 비정질 반도체막인 것을 특징으로 한다.
또한, 위 각각의 구조들에서, 반도체 디바이스는 상기 게이트 전극이 Al, Cu, Ti, Mo, W, Ta, Nd, 및 Cr으로 구성된 그룹으로부터 선택된 원소를 주성분으로 포함하는 막, 또는 이들 원소들의 합금 막, 또는 이들 원소들의 적층막으로 이루어진 것을 특징으로 한다.
또한, 본 발명은 차광 마스크(흑색 매트릭스)가 사용된 것을 특징으로 할뿐 아니라, 그것이 픽셀들 사이에서 TFT의 차광을 위한 픽셀 구조를 갖는 것을 특징으로 한다. 하나의 차광 수단은, 대향 기판 위에, 소자 기판의 TFT들을 오버랩하기 위해 차광부로서 2개의 착색층들의 적층막(적색 착색층 및 청색 착색층의 적층막, 또는 적색 착색층 및 녹색 착색층의 적층막)을 형성하는 것을 특징으로 한다.
본 명세서에서, 용어 "적색 착색층"은 착색층으로 조사된 광의 일부를 흡수하고, 적색 광을 출력하는 층을 가리킨다. 또한, 용어 "청색 착색층"은 착색층으로 조사된 광의 일부를 흡수하고 청색 광을 출력하는 층을 가리키며, 용어 "녹색 착색층"은 착색층으로 조사된 광의 일부를 흡수하고 녹색 광을 출력하는 층을 가리킨다.
또한, 위 발명의 각각의 구조들에서, 반도체 디바이스는 상기 반도체 디바이스가,
제 1 착색층 및 제 2 착색층의 적층물로 구성된 제 1 차광부와,
상기 제 1 착색층 및 제 3 착색층의 적층물로 구성된 제 2 차광부를 가지며, 상기 제 1 차광부 및 상기 제 2 차광부는 임의의 픽셀 전극과 인접한 픽셀 전극 사이에 오버랩하여 형성되는 것을 특징으로 한다.
위 구조에서, 반도체 디바이스는 상기 제 1 차광부의 반사된 광의 양이 상기 제 2 차광부의 반사된 광의 양과 상이한 것을 특징으로 한다. 또한, 상기 제 1 착색층은 적색이다. 또한, 상기 제 2 착색층은 청색이다. 또한, 상기 제 3 착색층은 녹색이다.
또한, 위 구조에서, 반도체 디바이스는 상기 제 1 차광부 및 상기 제 2 차광부가 대향 기판 위에 형성되는 것을 특징으로 한다.
부가하여, 본 발명은 채널 에치형 바닥 게이트 TFT 구조가 이용되며, 그에 따라 소스 영역 및 드레인 영역의 패터닝이 픽셀 전극의 패터닝과 동일한 마스크로 수행되는 것을 특징으로 한다. 그렇게 함으로써 마스크들의 수를 줄이는 것이 가능하다.
또한, 위 구조를 실현하기 위해, 본 발명의 구조는,
절연 표면 위에 제 1 도전막을 패터닝하고, 제 1 도전층을 형성하는 제 1 단계와,
절연막, 반도체막, 및 상기 제 1 도전층 위의 n형 반도체막의 적층물을 형성하는 제 2 단계와,
상기 n형 도전막 위의 제 2 도전막을 형성하는 제 3 단계와,
상기 제 1 도전층을 오버랩하는 상기 반도체막과, 상기 반도체 막을 오버랩하는 상기 n형 반도체막과, 상기 n형 반도체막을 오버랩하는 상기 제 2 도전막을 패터닝하고, 상기 제 1 도전층, 상기 절연막, 상기 반도체층, 상기 n형 반도체층, 및 상기 제 2 도전층의 적층 구조로 구성된 볼록부를 형성하는 제 4 단계와,
상기 픽셀 전극이 상기 볼록부를 오버랩하고 그 표면에 요철을 갖는 것을 특징으로 하는 상기 볼록부를 덮는 픽셀 전극을 형성하는 제 5 단계를 갖는 반도체 디바이스 제조 방법이다.
위 제조 공정에서, 상기 방법은,
게이트 전극이 상기 단계(1)와 동시에 형성되고,
반도체층, n형 반도체층, 및 제 2 도전층이 상기 단계(4)와 동시에 형성되며,
상기 반도체층의 일부가, 상기 n형 반도체층으로부터 소스 영역 및 드레인 영역을 형성하고, 상기 제 2 도전층으로부터 소스 전극 및 드레인 전극을 형성하며, 채널 에치형 TFT를 형성하는 상기 단계(5)와 동시에 제거되는 것을 특징으로 한다.
또한, 위 제조 공정들에서, 상기 방법은 상기 픽셀 전극이 상기 볼록부와 동일한 단계에서 형성된 상기 에치형 TFT에 전기적으로 접속되는 것을 특징으로 한다.
또한, 위 제조 공정들에서, 상기 방법은, 상기 반도체 디바이스가, 상기 픽셀 전극이 그 주성분으로서 Al 또는 Ag를 포함하는 막, 또는 상기 막들의 적층막으로 이루어진 반사형 액정 디스플레이 디바이스인 것을 특징으로 한다.
또한, 위 제조 공정들에서, 상기 방법은 상기 절연막, 상기 반도체막, 및 상기 n형 반도체막이 대기에 노출하지 않고 연속적으로 형성되는 것을 특징으로 한다.
더욱이, 위 제조 공정들에서, 상기 방법은 상기 절연막, 상기 반도체막, 및 상기 n형 반도체막이 플라즈마 CVD에 의해 형성되는 것을 특징으로 한다.
또한, 위 제조 공정들에서, 상기 방법은 상기 절연막, 상기 반도체막, 및 상기 n형 반도체막이 스퍼터링에 의해 형성되는 것을 특징으로 한다.
역 스태거형 n-채널 TFT를 갖는 픽셀 TFT, 요철 표면을 갖는 픽셀 전극, 및 저장 커패시터가 준비된 전기 광학 장치는 본 발명의 3개의 포토마스크들을 사용하는 3개의 포토리소그래피 단계들에 의해 실현될 수 있다.
도 1은 픽셀 전극 내의 볼록부(convex portion)의 곡률 반경(r)을 도시한 도면.
도 2는 AM-LCD 제조 공정을 도시한 도면.
도 3은 AM-LCD 제조 공정을 도시한 도면.
도 4는 AM-LCD 제조 공정을 도시한 도면.
도 5는 AM-LCD의 외관도를 도시한 도면.
도 6은 픽셀의 상면도를 도시한 도면.
도 7은 COG형 구조의 단면도를 도시한 도면.
도 8은 COG형 구조의 외관도를 도시한 도면.
도 9는 COG형 구조의 단면도를 도시한 도면.
도 10은 볼록부의 상면도.
도 11은 AM-LCD의 단면도를 도시한 도면.
도 12는 AM-LCD의 단면도를 도시한 도면.
도 13은 AM-LCD의 단면도를 도시한 도면.
도 14는 다중 챔버 막 증착 장치를 도시한 도면.
도 15는 단일 챔버 막 증착 장치를 도시한 도면.
도 16은 전자 기기의 예를 도시한 도면.
도 17은 전자 기기의 예를 도시한 도면.
[본 발명의 실시 형태]
본 발명의 실시예는 도 1 내지 도 4, 도 6, 및 도 10의 (a) 내지 (g)를 사용하여 아래에 설명된다.
본 발명은 픽셀부에서 픽셀 TFT, 및 볼록부(107) 위에 형성된 픽셀 전극(108d)의 표면 위의 거친 부분(rough portion)과 동시에 형성된다.
또한, 본 발명은 픽셀 전극의 경면 반사(specular reflection)가, 도 1에 도시된 바와 같이, 0.1 내지 4 ㎛, 양호하게 0.2 내지 2 ㎛의 픽셀 전극(108d)의 볼록부의 곡률 반경(r)을 제공함으로써 방지되는 것을 특징으로 한다.
본 발명이, 공정 단계들 수의 증가가, 도 2 내지 도 4에 도시된 바와 같이, 픽셀 전극(108d)의 경면 반사를 방지하기 위한 요철을 제조하는 것을 불필요하게 하는 특징이 있다는 것을 주목한다.
도 2 내지 도 4에 도시된 바와 같이, 볼록부(107)는 게이트 배선을 형성하기 위한 마스크 패턴, 또는 픽셀 전극을 형성하기 위한 마스크 패턴을 사용하여 형성된다. 또한, 픽셀 TFT가 제조될 때 형성된, 제 1 도전층(101c), 절연막(102b), 반도체층(103c), n형 반도체층(104c), 및 제 2 도전층(105c)의 적층물을 사용한 예가 여기에 도시되지만, 볼록부(107)는 여기에 제한되지 않으며, 특히, 단일층 또는 이들 층들의 조합의 적층물이 사용될 수 있다. 예컨대, 도 2 내지 도 4의 용량부(capacitive portion)에 도시된 바와 같이, 볼록부는 반도체층, n형 반도체층, 및 제 2 도전층의 적층물로부터 형성될 수 있고, 볼록부는 또한 제 1 도전층 및 절연막의 적층물로부터 형성될 수 있다. 그렇게 함으로써, 다수의 높이들을 갖는 볼록부는 공정 단계들의 수를 증가시키지 않고 형성될 수 있다. 또한, 상호 인접한 볼록부들은 0.1 ㎛ 이상, 양호하게 1 ㎛ 이상에 의해 절연된다.
크기가 다른 제 1 도전층(101c) 및 반도체층(103c)을 갖는 볼록부를 형성하는 예가 여기에 도시되지만, 특정한 제한이 아님을 주목한다. 또한, 반사광이 양호한 볼록부의 랜덤한 크기들을 가짐으로써 보다 잘 산란되는 것을 주목한다. 예컨대, 직경 방향으로 다각형 단면을 갖는 볼록부들은 형성될 수 있으며, 그들은 대칭하지 않고 형성될 수 있다. 예컨대, 도 10a 내지 10g에 도시된 임의의 형태는 사용될 수 있다. 또한, 볼록부는 규칙적으로 또는 불규칙적으로 배열될 수 있다.
또한, 픽셀부의 이미지 영역이 되는 픽셀 전극 아래에 놓이도록 제공된, 볼록부의 배열 위에 특정한 제한이 없다. 도 6은 픽셀의 상면도의 예를 도시하며, 도 6에서, 용량 배선(capacitor wiring)(101d) 및 픽셀 전극이 오버레이하는 영역은 디스플레이 영역이 되며, 그러므로, 요철은 용량 배선(101d), 절연막(102b), 반도체층, n형 반도체층, 및 제 2 도전층의 적층물의 픽셀 전극의 표면에 형성된다.
또한, 볼록부(위에 도시된 표면 영역)의 크기 상에 어떤 제한들도 없지만, 1 내지 400 μ㎡(양호하게 25와 100 μ㎡ 사이)의 범위 내에서 설정될 수 있다.
따라서, 제조 단계들의 수를 증가시키지 않고, 본 발명은 요철 표면을 갖는 픽셀 전극을 형성할 수 있다.
볼록부들과 접촉하는 픽셀 전극들을 형성하는 예는 여기에 도시되지만, 하나의 마스크는 추가될 수 있고, 접촉홀(contact hole)은 또한 절연막을 갖는 볼록부들을 덮은 후에 형성될 수 있다.
절연막으로 볼록부들을 덮을 때, 요철은 절연막의 표면에 형성되며, 상부에 형성된 픽셀 전극들의 표면은 또한 요철화된다. 픽셀 전극들의 볼록부의 높이는 0.3 내지 3 ㎛, 양호하게 0.5와 1.5 ㎛사이이다. 입사광(incident light)이 픽셀 전극의 표면에 형성된 요철에 의해 반사될 때, 광은 도 4에 도시된 바와 같이 산란될 수 있다.
무기막 또는 유기막이 절연막으로 사용될 수 있음을 주목한다. 절연막 재료에 의해 픽셀 전극 내의 요철의 곡률을 규제하는 것은 가능하다. 또한, 유기 수지가 절연막으로 사용될 때, 볼록부에 의해 충분히 영향을 받고, 그 표면에 요철을 형성하는, 10 내지 1000 cp, 양호하게 40과 200 cp 사이의 점도를 갖는 것이 사용된다. 쉽게 증발하지 않는 용매가 사용되면, 유기 수지막의 점도가 감소되더라도, 요철이 형성될 수 있음을 주목한다.
또한, 무기 절연막이 절연막으로서 사용될 때, 그것은 패시베이션 막으로 기능한다.
상기 본 발명의 좀더 상세한 설명은 아래의 실시예들과 함께 진행된다.
[실시예들]
[실시예 1]
본 발명의 한 실시예는 도 2 내지 도 6을 사용하여 설명된다. 실시예(1)는 액정 디스플레이 디바이스를 제조하는 방법을 보여주며, 상세한 설명은 픽셀 섹션에 대한 채널 에치형 TFT 및 기판 위에 TFT에 접속된 저장 커패시터를 형성하는 방법에 대한 공정 단계들을 수반함으로써 이루어진다. 또한, 기판의 에지부에 형성된, 단말 섹션 및 다른 기판들 위에 형성된 회로들의 배선들에 전기적 접속을 위한 제조 공정은 동일한 도면에 동시에 도시된다.
도 2의 (a)에서, 전형적으로 코닝 코포레이션(Corning Corp.)의 #7059 또는 #1737인 바륨 붕규산염 유리(barium borosilicate glass) 또는 알루미늄 붕규산염 유리와 같은 것을 포함하는 유리 기판은 반투명성을 갖는 기판(100)으로서 사용될 수 있다. 부가하여, 석영 기판 또는 플라스틱 기판과 같은 반투명 기판은 또한 사용될 수 있다.
다음에, 기판의 전체 표면 위에 제 1 도전층을 형성한 후에, 이어서, 레지스트 마스크가 형성되는 제 1 포토리소그래피 공정이 수행되며, 불필요한 부분들은 에칭에 의해 제거되며, 배선들 및 전극들(게이트 전극을 포함하는 게이트 배선(101b), 제 1 도전층(101c), 용량 배선(101d), 및 단말(101a))이 형성된다. 제 1 도전층(101c)은 게이트 배선들 및 소스 배선들에 의해 둘러싸인 영역, 즉 즉 픽셀 전극들이 형성되고 디스플레이 영역이 되는 영역 내에 배열된다. 제 1 도전층(101c)의 형상이 특별히 제한되지 않고, 직경 방향으로 그 단면이 다각형 또는 비대칭형일 수 있음을 주목한다. 예컨대, 제 1 도전층(101c)의 형상은 원주형 또는 각주형(columnar or plasmatic shape)이거나, 또한 그것은 원추형 또는 각추형(cone or pyramid)일 수 있다. 또한, 이 때에 적어도 게이트 전극(101b)의 에지에 작아지는 부분(tapered portion)을 형성하는 에칭이 수행된다. 알루미늄(Al) 또는 구리(Cu)와 같은 낮은 저항성 도전 재료로부터 게이트 전극을 포함하는 게이트 배선(101b), 제 1 도전층(101c), 용량 배선(101d), 및 단말(101a)을 형성하는 것은 바람직하지만, 순수한 Al은 열저항성이 열등하고, 쉽게 부식하는 것과 같은 문제들을 가지며, 따라서, 열 저항 도전 재료와 조합된다. 더욱이, Ag-Pd-Cu 합금은 또한 낮은 저항성 도전 재료로 사용될 수 있다. 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 몰리브덴(Mo), 크롬(Cr), 네오디뮴(Nd) 또는 위의 원소들을 포함하는 합금으로 구성된 그룹, 또는 위의 원소들의 조합의 합금막, 또는 위의 원소들을 포함하는 질산염 합금으로부터 선택된 하나의 원소는 열 저항성 도전 재료로서 형성된다. 예컨대, Ti 및 Cu의 적층막, 및 TaN 및 Cu의 적층막이 제공될 수 있다. 또한, Ti, Si, Cr, 또는 Nd과 같은 열 저항성 도전 재료와 조합하여 형성하는 것은 개선된 레벨 때문에 바람직하다. 더욱이, Mo 및 W와 조합하여 단지 열 저항성 도전막이 또한 형성될 수 있다.
액정 디스플레이 디바이스를 실현하는데 있어서, 열 저항성 도전 재료 및 낮은 저항성 도전 재료의 조합에 의해 게이트 전극 및 게이트 배선을 형성하는 것은 바람직하다. 이 경우 적절한 조합이 설명된다.
대각으로 5인치 보다 작은 스크린 크기가 제공되면, 열 저항 도전 재료의 질화물 화합물로 이루어진 도전층(A), 및 열 저항 도전 재료로 이루어진 도전층(B)의 2개 층 구조가 사용된다. 도전층(B)은 Al, Cu, Ta, Ti, W, Nd, 및 Cr으로 구성된 그룹, 도는 위의 원소들의 합금, 또는 위의 원소들의 조합의 합금막으로부터 형성될 수 있으며, 도전층(A)은 탄탈륨 질화물(TaN)막, 텅스텐 질화물(WN)막, 또는 티타늄 질화물(TiN)막과 같은 막으로부터 형성된다. 예컨대, 도전층(A)으로 Cr 및 도전층(B)으로 Nd를 포함하는 Al의 적층물의 2중층 구조를 사용하는 것은 바람직하다. 도전층(A)은 10 내지 100 nm(양호하게 20과 50 nm 사이)의 두께가 주어지며, 도전층(B)은 200 내지 400 nm(양호하게 250과 350 nm 사이)의 두께로 제작된다.
한편, 거대한 스크린에 적용하기 위해, 열 저항 도전 재료로 구성된 도전층(A), 낮은 저항성 도전 재료로 구성된 도전층(B), 및 열 저항 도전 재료로 구성된 도전층(C)의 적층물의 3중층 구조를 사용하는 것은 바람직하다. 낮은 전기 저항성 도전 재료로 구성된 도전층(B)은 알루미늄(Al)을 포함하는 재료로부터 형성되며, 부가하여, 순수한 Al, 스칸듐(Sc), Ti, Nd, 또는 실리콘(Si)과 같은 원소의 0.01 내지 5 원자% 정도 함유된 Al, 등이 사용된다. 도전층(C)은 도전층(B)의 Al 내 힐락(hillocks)의 발생을 방지하는데 효율적이다. 도전층(B)은 200 내지 400 nm 두께(양호하게 250과 350 nm 사이)로 제작되며, 도전층(C)은 10 내지 100 nm 두께(양호하게 20과 50 nm)이다. 이러한 실시예에서, 도전층(A)은 Ti 타깃으로 스퍼터링함으로써 제작된 50 nm의 두께를 갖는 Ti막으로부터 형성되며, 도전층(B)은 Al 타깃으로 스퍼터링함으로써 제작된 200 nm의 두께를 갖는 Al막으로부터 형성되며, 도전층(C)은 Ti 타깃으로 스퍼터링함으로써 제작된 50 nm 두께 Ti막으로부터 형성된다.
이어서, 절연막(102a)은 전체 표면 위에 형성되며, 절연막(102a)은 스퍼터링을 사용하여 형성되며, 50 내지 200 nm의 막 두께를 갖는다.
예컨대, 실리콘 질화물막은 절연막(102a)으로 사용되며, 150 nm의 두께로 형성된다. 물론, 절연막이 이러한 형태의 실리콘 질화물막에 제한되지 않으며, 실리콘 산화물막, 실리콘 질산화물막, 또는 탄탈륨 산화물막과 같은 다른 절연막 또한 사용될 수 있으며, 게이트 절연막은 단일 층 또는 이들 재료들로 구성된 적층 구조로 형성될 수 있다. 예컨대, 하위층으로서 실리콘 질화물막 및 상위층으로서 실리콘 산화물막을 갖는 적층 구조가 사용될 수 있다.
다음에, 비정질 반도체막(103a)은 플라즈마 CVD 또는 스퍼터링(도시 안됨)과 같은 알려진 방법을 사용함으로써 전체 표면 위 절연막(102a) 위의 50 내지 200 nm(양호하게 100과 150 nm 사이)의 두께로 형성된다. 통상적으로, 비정질 실리콘(a-Si)막은 실리콘 타깃을 사용한 스퍼터링에 의해 100 nm의 두께로 형성된다. 부가하여, 미결정 반도체막(microcrystalline semiconductor film), 또는 비정질 실리콘 게르마늄막(SixGe(1-x), 여기서 0 < x < 1), 또는 비정질 실리콘 탄화물(SixCy)과 같은 비정질 구조를 갖는 화합물 반도체막을 적용하는 것 또한 가능하다.
이어서, 하나의 도전형(n형 또는 p형)을 첨가하는 불순물 원소를 포함하는 제 2 비정질 반도체막(104a)은 20 내지 80 nm의 두께로 형성된다. 하나의 도전형(n형 또는 p형)을 첨가하는 불순물 원소를 포함하는 제 2 비정질 반도체막은 플라즈마 CVD 또는 스퍼터링과 같은 알려진 방법에 의해 전체 표면 위에 형성된다. 이러한 실시예에서, n형 불순물 원소를 포함하는 n형 반도체막(104a)은 인(P)이 첨가된 실리콘 타깃을 사용하여 형성된다. 선택적으로, 막 증착은 인을 포함하는 분위기에서 실리콘 타깃을 사용하는 스퍼터링에 의해 형성될 수 있다. 또한, n형을 첨가하는 불순물 원소를 포함하는 n형 반도체막은 또한 수소화 미결정 실리콘막(μc-Si:H)으로부터 형성될 수 있다.
다음에, 금속 재료로 이루어진 제 2 도전막(105a)은 스퍼터링 또는 진공 증착(vacuum evaporation)에 의해 형성된다. n형 반도체막(104a)과의 옴 접촉(ohmic contact)이 이루어질 수 있다면, 제 2 도전막(105a)의 재료에 대한 특정 제한이 없으며, Al, Cr, Ta, 및 Ti로 구성되는 그룹으로부터 선택되는 원소, 또는 상기한 원소들을 포함하는 합금, 및 상기한 원소들의 조합의 합금막 등이 제공될 수 있다. 스퍼터링은 이러한 환경에서 사용되며, 50 내지 150 nm 두께의 Ti막, Ti막 위의 300 내지 400 nm의 두께를 갖는 알루미늄(Al)막, 및 그 위에 100 내지 150 nm의 두께를 갖는 Ti막이 제 2 도전막(105a)으로서 형성된다(도 2의 (b)).
절연막(102a), 비정질 반도체막(103a), n형 도전성을 첨가한 불순물 원소를 포함하는 n형 반도체막(104a), 및 제 2 도전막(105a)은 알려진 방법에 의해 모두 제조되며, 플라즈마 CVD 또는 스퍼터링에 의해 제조될 수 있다. 이들 막(102a, 103a, 104a, 및 105a)은 스퍼터링, 및 이러한 환경에서 타깃 또는 스퍼터링 가스를 적절히 변화함으로써 연속적으로 형성된다. 스퍼터링 장치에서, 동일한 반응 챔버, 또는 다수의 반응 챔버들은 동시에 사용되며, 대기에 노출시키지 않고 연속적으로 이들 막을 적층하는 것은 바람직하다. 따라서 대기에 막들을 노출시키지 않음으로써, 불순물들의 혼합은 방지될 수 있다.
다음에, 제 2 포토리소그래피 공정이 수행되고, 레지스트 마스크(106)가 형성되며, 에칭에 의해 불필요한 부분을 제거함으로써 배선(수반하는 공정에 의해 소스 배선 및 드레인 전극이 되는)(105b)이 형성된다. 습식 에칭(wet etching) 또는 건식 에칭(dry etching)은 에칭 공정으로서 동시에 사용된다. 제 2 도전막(105a), n형 도전성을 첨가한 불순물 원소를 포함하는 n형 반도체막(104c), 및 비정질 반도체막(103a)은 마스크로서 레지스트 마스크(106)로 순서대로 에칭된다. 제 2 도전막, n형 도전성을 첨가한 불순물 원소를 포함하는 n형 반도체막(104b), 및 비정질 반도체막(103b)은 픽셀 TFT부 내에 각각 형성된다. 이러한 실시예에서, Ti막, Al막, 및 Ti막이 순서대로 적층되는 제 2 도전막(105a)은 반응 가스로서 SiCl4, Cl2, 및 BCl3의 가스 혼합을 사용하는 건식 에칭에 의해 에칭되며, 반응 가스는 CF4 및 O2의 가스 혼합으로 대체되며, 비정질 반도체막(103a) 및 n형 도전성을 첨가하기 위한 불순물 원소를 포함하는 n형 반도체막(104a)은 선택적으로 제거된다(도 2의 (c)). 또한, 반도체층(103c), n형 반도체층(104c) 및 제 2 도전층(105c)의 적층물은 픽셀부의 디스플레이 영역이 되는 영역 내에서 형성된다. 용량 배선(101d) 및 절연막(102a)은 용량부에 잔존하였고, 유사하게 단말부에 단말(101a) 및 절연막(102a)은 잔존하였다.
다음에, 레지스트 마스크(106)를 제거한 후에, 레지스트 마스크는 쉐도우 마스크를 사용하여 형성되고, 단말부의 패드부를 덮는 절연막(102a)은 선택적으로 제거되며, 레지스트 마스크가 제거된 후에, 절연막을 형성한다(도 2의 (d)). 또한, 쉐도우 마스크의 대용물로서, 레지스트 마스크가 또한 에칭 마스크로서 스크린 인쇄에 의해 형성될 수 있다.
제 1 도전층(101c), 절연막(102b), 반도체층(103c), n형 반도체층(104c) 및 제 2 도전층(105c)의 적층물을 포함하는 볼록부(107)는 픽셀부의 디스플레이 영역이 되는 부분에 제 2 포토리소그래피 공정에 의해 형성된다. 도 2의 (b)에 도시된 바와 같이, 볼록부(107)의 에칭된 표면의 단면은 제 2 포토리소그래피 공정을 위한 에칭 조건들에 의존하여 계단형이며, 단면의 크기는 기판에 가까워질수록 점점 커진다.
다음에, 반사성을 갖는 도전막을 포함하는 제 3 도전막(108a)은 전체 표면 위에 증착된다(도 3의 (a)). Al, Ag, 등과 같은 반사 특성을 갖는 재료는 제 3 도전막(108a)으로서 사용될 수 있다.
다음에, 레지스트 마스크(109)가 형성되는 제 3 포토리소그래피 공정이 수행되며, 불필요한 부분들은 에칭에 의해 제거되며, 비정질 반도체막(103e), 소스 영역(104e), 드레인 영역(104f), 소스 전극(105e), 드레인 전극(105f) 및 픽셀 전극(108d)이 형성된다(도 3의 (b)).
제 3 포토리소그래피 공정은 제 3 도전막(108a)을 패터닝하고, 동시에 개구(opening)를 형성하는 에칭에 의해 배선(105b), n형 도전성을 첨가한 불순물 원소를 포함하는 n형 반도체막(104b) 및 비정질 반도체막(103b)을 제거한다. 에칭이 조작자가 반응 가스를 적절히 선택하는 건식 에칭에 의해서만 이러한 제 3 포토리소그래피 공정에서 수행될 수 있거나, 반응 용액을 적절히 선택함으로써 단지 습식 에칭에 의해서만 수행될 수 있거나, 건식 에칭 및 습식 에칭이 적당하게 사용될 수 있음을 주목한다.
또한, 개구의 하위부는 비정질 반도체막에 도달하며, 비정질 반도체막(103e)은 오목부를 갖도록 형성된다. 배선(105b)은 개구에 의해 소스 배선(105e) 및 드레인 전극(105f)으로 분리되며, n형 도전성을 첨가한 불순물 원소를 포함하는 n형 반도체막(104b)은 소스 영역(104e)과 드레인 영역(104f)으로 분리된다. 더욱이, 소스 배선과 접촉하는 제 3 도전막(108c)은 소스 배선을 덮으며, 수반하는 제조 공정들 동안, 특히 러빙 처리 동안, 전개(developing)로부터 정전기를 방지하는 역할을 수행한다. 소스 배선 위의 제 3 도전막(108c)을 형성하는 예가 본 실시예에 도시되지만, 제 3 도전막(108c)은 또한 제거될 수 있다.
더욱이, 저장 커패시터는 유전체로서 용량부 내에 절연막(102b)을 갖는 용량 배선(101d) 및 픽셀 전극(108d)에 의해 제 3 포토리소그래피 공정 내에 형성된다.
부가하여, 픽셀 전극(108d)은 볼록부 위에 형성되며, 광 산란 특성은 픽셀 전극(108d)의 표면 위에 요철을 제공함으로써 고안될 수 있다. 도 6이 픽셀부의 상면도의 한 예를 도시함을 주목한다. 동일한 부호들은 도 2 및 도 3에 대응하는 섹션들에 대해 사용된다.
단말부 내에 형성된 도전막을 포함하는 제 3 도전막(108b)은 제 3 포토리소그래피 공정 동안 레지스트 마스크(109)를 덮음으로써 남겨진다.
따라서, 3개의 포토마스크들을 사용하며 3개의 포토리소그래피 공정들을 수행함으로써, 역 스태거형, n-채널형 TFT 및 저장 커패시터를 갖는 픽셀 TFT부는 완성될 수 있다.
픽셀의 상면도의 한 예가 도 6에 도시됨을 주목한다. 도 6에서, 용량 배선(101d) 및 픽셀 전극이 오버랩하는 영역이 디스플레이 영역이 되며, 요철은 용량 배선(101d), 절연막(102b), 반도체층, n형 반도체층 및 제 2 도전층의 적층물에 의해 픽셀 전극의 표면 위에 형성된다. 또한, 동일한 부호들은 도 2 내지 도 4에 대응하는 섹션에 대해 사용된다.
통상적으로 요철부들을 형성하기 위한 처리를 추가하는 것이 필요하지만, 본 실시예는, 요철부들이 TFT들과 동시에 제조되기 때문에, 공정을 증가시키지 않고 픽셀 전극 위에 요철부를 형성하였다.
따라서, 각각의 픽셀들에 대응하여 그들을 배열함으로써 픽셀부의 구조화에 의해, 활성 매트릭스 전기 광학 장치를 제조하기 위한 하나의 기판은 형성될 수 있다. 본 명세서에서 그러한 기판은 편의상 활성 매트릭스 기판으로 부른다.
다음에, 배향막(alignment film)(110)은 활성 매트릭스 기판의 픽셀부에만 선택적으로 형성된다. 스크린 인쇄는 배향막(110)을 선택적으로 형성하는 방법으로 사용될 수 있으며, 배향막의 적용 후에 쉐도우 마스크를 사용하여 레지스트 마스크가 형성되는 제거 방법은 또한 사용될 수 있다. 보통, 폴리이미드 수지(polyimide resin)는 정 디스플레이 소자의 배향막에 종종 사용된다.
다음에, 러빙 처리(rubbing process)는 일정한 고정된 프리-틸트 각(pre-tilt angle)을 처리하도록 액정 소자들을 배향하는 배향막(110) 위에 수행된다.
다음에, 대향 기판(112)이 준비된다. 착색층(113 및 114) 및 평탄화막(115)은 대향 기판(112) 위에 형성된다. 제 2 차광부는 적색 착색층(113)과 청색 착색층(114)을 부분적으로 오버랩함으로써 형성된다. 도 4에 도시되지는 않았지만, 제 1 차광부는 적색 착색층과 녹색 착색층을 부분적으로 오버랩함으로써 형성됨을 주목한다.
다음에, 대향 전극(116)은 픽셀부 내에 형성되며, 배향막(117)은 대향 기판의 전체 표면 위에 형성되며, 러빙 처리는 액정 분자들이 일정한 프리-틸트 각을 갖게 배향되도록 수행된다.
다음에, 기판들 사이에 간격을 원주형 또는 구형의 스페이서들(spacers)로 유지함으로써 밀봉제에 의해 함께 활성 매트릭스 기판 및 대향 기판(112)을 고정한 후에, 액정 재료(111)는 활성 매트릭스 기판과 대향 기판 사이에 주입된다. 알려진 재료는 액정 재료(111)에 사용될 수 있으며, 주입용 개구는 수지 재료에 의해 밀봉된다.
다음에, 플랙서블 인쇄 회로(FPC)는 단말부의 입력 단말(101a)에 접속된다. FPC는 폴리이미드와 같은 유기 수지막(118) 위에 구리 배선(119)에 의해 형성되며, 이방성 도전성 접착제(anisotropic conductive adhesive)에 의해 입력 단말을 덮는 제 3 도전막에 접속된다. 이방성 도전성 접착제는 접착제(120)와 내부에서 혼합되는 금과 같은 재료에 의해 도금된 도전 표면을 갖고, 수십 내지 수백 ㎛의 직경을 갖는 입자들(121)을 포함한다. 입자들(121)은 입력 단말(101a) 위의 제 3 도전막(108b)과 구리 배선(119)에 접속에 의해 이러한 부분 내에 전기적 접속을 형성한다. 부가하여, 이러한 영역의 기계적인 강도를 증가시키기 위해, 수지층(122)이 형성된다.
도 5는 활성 매트릭스 기판의 픽셀부와 단말부의 배치를 설명하는 도면이다. 픽셀부(211)는 기판(210) 위에 형성되며, 게이트 배선들(208) 및 소스 배선들(207)은 픽셀부 위에 교차하여 형성되며, 이에 접속된 n-채널 TFT(201)는 각각의 픽셀에 대응하여 형성된다. 픽셀 전극(108d) 및 저장 커패시터(202)는 n-채널 TFT(201)의 드레인측에 접속되며, 저장 커패시터(202)의 다른 단말은 용량 배선(209)에 접속된다. n-채널 TFT 및 저장 커패시터의 구조는 도 4에 도시된 n-채널 TFT 및 저장 용량기와 동일하다.
주사 신호를 입력하기 위한 입력 단말부(205)는 기판의 한 에지 부분에 형성되며, 접속 배선(206)에 의해 게이트 배선(208)에 접속된다. 또한, 입력 신호를 입력하기 위한 입력 단말부(203)는 다른 에지 부분에서 형성되며, 접속 배선(204)에 의해 소스 배선(207)에 접속된다. 다수의 게이트 배선(208), 소스 배선(207), 및 용량 배선(209)은 픽셀 밀도에 따라 형성된다. 더욱이, 이미지 신호를 입력하기 위한 입력 단말부(212) 및 접속 배선(213)은 형성될 수 있으며, 입력 단말부(203)와 함께 선택적으로 소스 배선에 접속될 수 있다. 조작자에 의해 적당하게 결정될 수 있는 임의의 수의 입력 단말부(203, 205, 및 212)는 형성된다.
[실시예 2]
도 7은 액정 디스플레이 디바이스를 설치하는 방법의 한 예이다. 액정 디스플레이 디바이스는 TFT들이 형성되는 기판의 에지 부분에 형성된 입력 단말부(302)를 가지며, 실시예(1)에 의해 도시된 바와 같이, 이것은 게이트 배선과 동일한 재료로 형성된 배선(303)에 의해 형성된다. 대향 기판(304)은 스페이서들(306)을 내포하는 밀봉제(305)에 의해 기판에 접합되며, 부가하여, 편광판(307)이 형성된다. 이어서, 이것은 스페이서들(322)에 의해 케이스(321)에 고정된다.
비정질 반도체막에 의해 형성된 활성층을 갖는 실시예(1)에서 얻어진 TFT는 낮은 전계 효과 이동성을 가지며, 단지 약 1 cm2/Vsec가 얻어짐을 주목한다. 그러므로, 이미지 디스플레이를 수행하기 위한 구동 회로는 IC 칩에 의해 형성되며, TAB(테이프 자동화 결합(tape automated bonding)) 방법 또는 COG(유리 위의 칩) 방법에 의해 설치된다. 이러한 실시예에서, IC 칩(313) 내에 구동 회로를 형성하고 TAB 방법을 사용하여 설치하는 단계가 도시된다. 플렉서블 인쇄 회로(FPC)는 사용되며, FPC는 폴리이미드와 같은 유기 수지막(309) 위의 구리 배선(310)에 의해 형성되며, 이방성 도전성 접착제에 의해 입력 단말(302)에 접속된다. 입력 단말은 배선(303)을 접촉하여 형성된 도전막이다. 이방성 도전성 접착제는 접착제(311) 및 내부에 혼합된 금과 같은 재료에 의해 도금된 도전 표면을 가지며, 수십 내지 수백 ㎛의 직경을 갖는 입자들(312)에 의해 구성된다. 입자들(312)은 입력 단말(302)과 구리 배선(310)을 접속함으로써 이러한 부분 내에 전기적인 접속을 형성한다. 부가하여, 이러한 영역의 기계적인 강도를 증가시키기 위해, 수지층(318)이 형성된다.
IC 칩(313)은 범프(314)에 의해 구리 배선(310)에 접속되며, 수지 재료(315)에 의해 수지 재료(315)에 밀봉된다. 구리 배선(310)은, 접속 단말(316)을 통해, 이어서 신호 처리 회로, 증폭 회로, 및 전원 회로와 같은 다른 회로들이 형성되는 인쇄 기판(317)에 접속된다. 본 명세서에 도시된 반사형 액정 디스플레이 디바이스에서, 광 도전체 판(320)을 사용하는 광원(light source)으로부터 광을 유도함으로써 디스플레이 가능한 디바이스가 제공되며, 즉, LED 광원(319), 회절판(323) 및 광 도전체(320)는 전면 광(front light)을 결합하는 반사형 액정 디스플레이 디바이스 내의 대향 기판(304) 위에 제공된다.
[실시예 3]
도 8은 COG 방법을 사용함으로써 전기 광학 디스플레이 디바이스를 구성하는 상태를 개략적으로 도시한다. 픽셀 영역(803), 외부 입출력 단말(804), 및 접속 배선(805)은 제 1 기판 위에 형성된다. 점선에 의해 둘러싸인 영역들은 주사 라인측 IC 칩을 접착하기 n이한 영역(801), 및 데이터 라인측 IC 칩을 접착하기 위한 영역(802)을 나타낸다. 대향 전극(809)은 제 2 기판(808) 위에 형성되며, 이것은 밀봉 재료(810)를 사용함으로써 제 1 기판(800)에 접합된다. 액정층(811)은 액정을 주입함으로써 밀봉 재료(810) 내부에 형성된다. 제 1 기판 및 제 2 기판은 선정된 갭으로 접합되며, 이것은 네마틱 액정(nematic liquid crystal)에 대해 3 내지 8 ㎛로 설정되며, 스메틱 액정(smetic liquid crystal)에 대해 1과 4 ㎛ 사이에서 설정된다.
IC 칩들(806 및 807)은 데이터 라인측과 주사 라인측 사이가 서로 다른 회로 구조들을 갖는다. IC 칩들은 제 1 기판 위에 설치된다. FPC(플렉서블 인쇄 회로)(812)는 전원을 입력하고 외부로부터 신호들을 제어하기 위해 외부 입출력 단말(804)에 접착된다. FPC(812)의 부착 강도(adhesion strength)를 증가시키기 위해, 보강판(813)은 형성될 수 있다. 따라서, 전기 광학 장치는 완성될 수 있다. 전기적인 검사(electrical inspection)가 제 1 기판 위에 IC 칩들을 설치하기 전에 수행되면, 전기 광학 장치의 최종 공정 생산량은 개선될 수 있으며, 신뢰도는 증가될 수 있다.
또한, 이방성 도전 재료 또는 배선 결합 방법을 사용하는 접속 방법과 같은 방법은 제 1 기판 위에 IC 칩들을 설치하는 방법으로서 이용될 수 있다. 도 9는 그러한 예를 도시한다. 도 9의 (a)는 IC 칩이 이방성 도전 재료를 사용하여 제 1 기판(901) 위에 설치되는 예를 도시한다. 픽셀 영역(902), 인출선(lead wire)(906), 접속 배선 및 입출력 단말(907)은 제 1 기판(901) 위에 형성된다. 제 2 기판은 밀봉 재료(904)를 사용함으로써 제 1 기판(901)에 결합되며, 액정층(905)은 그들 사이에 형성된다.
더욱이, FPC(912)는 이방성 도전 재료를 사용함으로써 접속 배선 및 입출력 단말(907)의 한 에지에 결합된다. 이방성 도전 재료는 수지(915)로 구성되고, Au와 같은 재료에 의해 도금되고 수십 내지 수백 ㎛의 직경을 갖는 도전 입자(914), 및 FPC(912)와 접속 배선으로 형성된 배선(913) 및 입출력 단말(907)은 도전 입자들(914)에 의해 전기적으로 접속된다. IC 칩(908)은 이방성 도전 재료에 의해 제 1 기판에 유사하게 결합된다. IC 칩(908) 및 인출선(906)이 제공된 입출력 단말(909), 또는 접속 배선 및 입출력 단말(907)은 수지(911)에 혼합된 도전 입자들(910)에 의해 전기적으로 접속된다.
또한, 도 9의 (b)에 도시된 바와 같이, IC 칩은 접착 재료(916)에 의해 제 1 기판에 고정될 수 있으며, 입출력 단말 및 고정 드라이버(stick driver) 또는 접속 배선의 인출선은 Au 와이어(917)에 의해 접속될 수 있다. 이어서, 이것은 수지(918)에 의해 모두 밀봉된다.
IC 칩을 설치하는 방법은 도 8 및 도 9에 기초한 방법에 제한되지 않으며, 또한 COG 방법, 배선 결합 방법 또는 TAB 방법과 같은 본 명세서에 설명되지 않는 알려진 방법을 사용하는 것도 가능하다.
실시예(1 또는 2)와 함께 본 실시예를 자유롭게 결합하는 것도 가능하다.
[실시예 4]
공정 단계들의 수를 증가시키지 않고 표면의 요철을 갖는 픽셀 전극을 형성하는 예가 본 실시예에 설명된다. 실시예(1)와 다른 점들이 간단하게 설명됨을 주목한다.
본 실시예는 도 11에 도시된 바와 같이, 제 1 도전층들(1101a 및 1101b) 및 제 1 도전층들(1101a 및 1101b)과 다른 피치를 갖는 비정질 반도체막과, n형을 첨가한 불순물 원소를 포함하는 n형 반도체막과, 절연막(1102)을 형성한 후의 제 2 도전층을 포함하는 적층물(1103)을 형성하는 예이다.
제 1 도전층들(1101a 및 1101b)은 마스크들의 수를 증가시키지 않고 실시예(1)의 마스크를 변경함으로써 형성될 수 있다. 제 1 도전층들(1101a 및 1101b)은 실시예(1)의 게이트 전극(1100)의 형성에서 제 1 마스크를 변화시킴으로써 형성된다. 또한, 적층물(1103)은 실시예(1)의 제 2 마스크를 변화시킴으로써 형성된다.
그렇게 함으로써, 픽셀 전극(1104)의 표면 위에 형성된 요철은 그 크기 면에서 상이할 수 있으며, 동시에 요철부들의 배열은 공정 단계들의 수를 증가시키지 않고 임의로 이루어질 수 있고, 그에 의해 광의 반사를 더 분산하도록 한다.
본 실시예가 실시예(1) 내지 실시예(3) 중 어느 하나와 자유롭게 조합될 수 있음을 주목한다.
[실시예 5]
본 실시예는 공정 단계들의 수를 증가시키지 않고 표면의 요철을 갖는 픽셀 전극을 형성하는 한 예를 도시한다. 실시예(1)와 다른 유일한 점이 간단하게 설명됨을 주목한다.
본 실시예는 도 12에 도시된 다른 높이들을 갖는 볼록부들(1201 및 1202)을 형성하는 한 예이다.
볼록부(1201 및 1202)는 마스크들의 수를 증가시키지 않고 실시예(1)의 마스크를 변화시킴으로써 형성될 수 있다. 본 실시예에서, 볼록부(1202)의 높이는, 볼록부(1202) 위에 제 1 도전층을 형성하지 않는 마스크가 도 12에 도시된 게이트 전극들의 패터닝에 사용되기 때문에, 제 1 도전층의 막 두께의 양만큼 볼록부(1201)의 높이보다 작다. 실시예(1)에 사용된 제 1 도전층의 패터닝을 위해 사용된 마스크는 디스플레이 영역이 되는 영역 내에서 임의로 다른 높이를 갖는 2 종류의 볼록부들(1201 및 1202)을 형성하는 본 실시예에서 변화된다.
픽셀 전극(1200)의 표면 위에 형성된 요철의 높이들의 차이는 공정 단계들의 수를 증가시키지 않고 커질 수 있으며, 또한, 반사광은 산란될 수 있다.
본 실시예가 실시예(1) 내지 실시예(4) 중 어느 하나와 자유롭게 조합될 수 있음을 주목한다.
[실시예 6]
본 실시예에서, 보호막을 형성하는 예가 도 13에 도시된다. 본 실시예가, 도 3의 (b) 상태를 통해 실시예(1)와 동일하며, 따서 차이점만 설명됨을 주목한다.
먼저, 실시예(1)에 따라서 도 3의 (b)의 상태를 통해 형성한 후에, 얇은 무기 절연막은 전체 표면 위에 형성된다. 실리콘 산화물막, 실리콘 질화물막, 실리콘 질산화물막, 또는 탄탈륨 산화물막과 같은 플라즈마 CVD 또는 스퍼터링을 사용함으로써 형성된 무기 절연막은 얇은 무기 절연막으로서 사용되며, 단일 층 또는 이들 재료들로 이루어진 적층 구조가 형성될 수 있다.
다음에, 레지스트 마스크를 형성하는 제 4 포토리소그래피 공정이 수행되며, 불필요한 부분들은 픽셀 TFT부 내의 절연막(1300)을 형성하는 에칭에 의해 제거된다. 무기 절연막(1300)은 패시베이션막으로서 기능한다. 또한, 얇은 무기 절연막(1300)은 단말부의 단말(101a) 위에 형성된 도전막으로 이루어진 제 3 도전막을 노출시키는 제4 포토리소그래피 공정에 의해 단말부에서 제거된다.
무기 절연막에 의해 보호된 역 스태거형 n-채널 TFT 및 저장 용량은 따라서 4개의 포토마스크들을 사용하는 포토리소그래피 공정들을 총 4번 수행함으로써 본 실시예에서 완성될 수 있다. 따라서, 각각의 픽셀에 대응하는 매트릭스 상태로 이들을 배열함으로써 픽셀부를 구성함에 의해, 활성 매트릭스 전기 광학 디바이스를 제조하기 위한 한 기판은 완성될 수 있다.
실시예(1) 내지 실시예(4) 중 어느 하나와 본 실시예를 자유롭게 조합하는 것이 가능함을 주목한다.
실시예(1)에서, 절연막, 비정질 반도체막, n형 도전성을 첨가한 불순물 원소를 포함하는 n형 반도체막, 및 스퍼터링에 의한 제 2 도전막을 형성하는 예로서, 본 실시예는 막들을 형성하는 플라즈마 CVD를 사용한 예를 도시한다.
절연막, 비정질 반도체막, 및 n형 도전성을 첨가한 불순물 원소를 포함하는 n형 반도체막은 플라즈마 CVD에 의해 본 실시예에서 형성된다.
본 실시예에서, 실리콘 질산화물막은 절연막으로 사용되며, 플라즈마 CVD에 의해 150 nm의 두께로 형성된다. 이 때, 플라즈마 CVD는 13 내지 70 MHZ, 양호하게 27과 60 MHZ 사이의 전원 주파수로 수행될 수 있다. 27 내지 60 MHZ의 전원 주파수를 사용함으로써, 조밀한 절연막이 형성될 수 있으며, 전압 저항은 게이트 절연막으로서 증가될 수 있다. 또한, SiH4 및 NH3에 N2O를 첨가함으로써 제조된 실리콘 질산화물막은 고정된 전하 밀도(fixed electric charge density)의 감소를 가지며, 따라서, 사용에 바람직한 재료이다. 물론, 게이트 절연막이 이러한 형태의 실리콘 질산화물막에 제한되지 않으며, 단일층 또는 실리콘 산화물막, 실리콘 질화물막, 또는 탄탈륨 산화물막과 같은 다른 절연막을 사용하는 적층 구조가 형성될 수 있다. 또한, 하위층의 실리콘 질화물막의 적층 구조, 및 상위층의 실리콘 산화물막이 사용될 수 있다.
예컨대, 실리콘 산화물막을 사용할 때, 그것은 40 Pa로 설정된 반응 압력, 250 내지 350 ℃의 기판 온도, 및 0.5 내지 0.8 W/cm2의 고주파(13.56 MHZ) 전력 밀도의 방전을 갖는 테트라에틸 오소실리케이트(tetraethyl orthosilicate : TEOS) 및 산소의 혼합을 사용하는 플라즈마 CVD에 의해 형성될 수 있다. 게이트 절연막으로서 우수한 특성들은 300 내지 400 ℃에서 수반하는 열 어닐링에 의해 형성된 실리콘 산화물막에 대해 얻어질 수 있다.
또한, 수소화 비정질 실리콘(a-Si:H)막은 통상적으로 비정질 반도체막으로서 플라즈마 CVD에 의해 100 nm의 두께로 형성된다. 이 때, 플라즈마 CVD는 플라즈마 CVD 장치에서 13 내지 70 MHZ, 양호하게 27과 60 MHZ 사이의 전원 주파수로 수행될 수 있다. 27 내지 60 MHZ의 전력 주파수를 사용함으로써, 막 증착 속도를 증가시키는 것이 가능하게 되며, 증착된 막은, 결함 밀도(defect density)가 낮은 a-Si 막이 되기 때문에, 바람직하다. 부가하여, 비정질 반도체막으로서 비정질 실리콘 게르마늄막과 같은 비정질 구조를 갖는 화합물 반도체막 및 미결정 반도체막을 적용하는 것 또한 가능하다. 또한, 100 내지 100k Hz 펄스 변조 방전이 절연막과 비정질 반도체막의 플라즈마 CVD 막에서 수행되면, 플라즈마 CVD 가스 위상 반응에 기인한 입자 생성이 방지될 수 있으며, 형성된 막 내의 핀홀 생성이 또한 방지될 수 있으며, 따라서 바람직하다.
또한, 본 실시예에서, n형 도전성을 첨가한 불순물 원소를 포함하는 n형 반도체막은 단일 도전형 불순물 원소를 포함하는 반도체막으로서 20 내지 80 nm의 두께로 형성된다. 예컨대, n형 불순물 원소를 포함하는 a-Si:H 막은 형성될 수 있으며, 그렇게 하기 위해, 인화수소(phosphine : PH3)가 0.1 내지 5% 농도로 실레인(SiH4)에 첨가된다. 선택적으로, 수소화 미결정 실리콘막(μc-Si:H)은 또한 n형 도전성을 첨가한 불순물 원소를 포함하는 n형 반도체막(104a)에 대한 대용물로서 사용될 수 있다.
이들 막은 반응 가스를 적절히 변화시킴으로써 연속적으로 형성될 수 있다. 또한 이들 막은 플라즈마 CVD 장치 내의 다수의 반응 챔버들 또는 동일한 반응 챔버를 사용함으로써 동시에 대기에 노출하지 않고 연속적으로 적층될 수 있다. 따라서 대기에 막을 노출시키지 않고 이들 막을 연속적으로 증착함으로써, 비정질 반도체막의 불순물들의 혼합은 방지될 수 있다.
실시예(1) 내지 실시예(6) 중 어느 하나와 본 실시예가 조합하는 것이 가능함을 주목한다.
[실시예 8]
예들은 절연막, 비정질 반도체막, n형 도전성을 첨가한 불순물 원소를 포함하는 n형 반도체막, 및 제 2 도전막을 순서대로 연속적으로 적층하는 실시예들(1 내지 7)에 도시된다. 다수의 챔버들과 함께 준비되고, 이러한 형태의 연속적인 막 증착을 수행하는 경우에 사용된 장치의 예는 도 14에 도시된다.
본 실시예에 도시된 장치(연속적인 막 증착 시스템)의 아웃 라인은 위와 같은 도 14에 도시된다. 도 14의 참조 번호(10 내지 15)는 완벽한 특성들을 갖는 챔버들을 나타낸다. 진공 증착 펌프 및 불활성 가스 유도 시스템은 각각의 챔버들 내에 배열된다.
참조 번호(10 내지 15)에 의해 표시된 챔버들은 시스템으로 시료(test pieces)(처리 기판들)를 가져오기 위한 로드-락 챔버들(load-lock chambers)이다. 참조 번호(11)에 의해 표시된 챔버는 절연막(102a)의 증착을 위한 제 1 챔버이다. 참조 번호(12)에 의해 표시된 챔버는 비정질 반도체막(103a)의 증착을 위한 제 2 챔버이다. 참조 번호(13)에 의해 표시된 챔버는 n형 도전성을 첨가한 n형 반도체막(104a)의 증착을 위한 제 3 챔버이다. 참조 번호(14)에 의해 표시된 챔버는 제 2 도전막(105a)의 증착을 위한 제 4 챔버이다. 또한, 참조 번호(20)는 각각의 챔버에 대해 공통으로 배열된 시료의 공통 챔버를 나타낸다.
조작 예가 아래에 도시된다.
우선, 모든 챔버들에 초기의 높은 진공 상태를 끌어낸 후에, 깨끗한 상태(purge state)(정상 압력)는 불활성 가스(질소)를 사용함으로써 완성된다. 또한, 모든 게이트 값들(22 내지 27)을 차단하는 상태가 완성된다.
우선, 많은 처리 기판들로 적재된 카세트(28)는 로드-락 챔버(10)에 배치된다. 내부에 카세트가 배치된 후에, 로드-락 챔버의 문(도시 안됨)이 닫힌다. 이러한 상태에서, 게이트 값(22)은 열리고, 처리 기판들(30) 중 하나는 카세트로부터 제거되며, 로봇 팔(21)에 의해 공통 챔버 밖으로 나간다. 위치 정렬은 이 때 공통 챔버 내에 수행된다. 실시예(1)에 따라 얻어진 제 1 도전층들(101a 내지 101d)이 형성되는 기판이 기판(30)에 사용된다.
이어서, 게이트 값(22)은 닫히며, 다음에 게이트 값(23)이 열린다. 처리 기판(30)은 이어서 제 1 챔버(11)에서 제거된다. 막 증착 처리는 150 내지 300 ℃의 온도에서 제 1 챔버 내에서 수행되며, 절연막(102a)이 얻어진다. 실리콘 질화물막, 실리콘 산화물막, 실리콘 질산화물막, 또는 이들 막들의 적층막과 같은 막이 절연막으로서 사용될 수 있음을 주목한다. 단일층 실리콘 질화물막은 본 실시예에 이용되지만, 2개 층, 3개 층, 또는 더 높은 층 적층 구조막이 또한 사용될 수 있다. 플라즈마 CVD가 가능한 챔버가 여기에 사용되지만, 타깃의 사용에 의해 스퍼터링할 수 있는 챔버도 또한 사용될 수 있음을 주목한다.
절연막의 증착을 완성한 후에, 처리 기판은 로봇 팔에 의해 공통 챔버에서 끌려나오며, 이어서 제 2 챔버(12)로 이동된다. 막 증착은 제 1 챔버와 유사하게 150 내지 300 ℃의 온도로 제 2 챔버 내에서 수행되며, 비정질 반도체막(103a)은 플라즈마 CVD에 의해 얻어진다. 미결정 반도체막, 비정질 게르마늄막, 비정질 실리콘 게르마늄막, 또는 이들 막의 적층막과 같은 막이 비정질 반도체막으로서 사용될 수 있음을 주목한다. 또한, 수소의 농도를 감소시키기 위한 열처리는 비정질 반도체막에 대해 350 내지 500 ℃의 형성 온도로 생략될 수 있다. 여기서는 플라즈마 CVD가 가능한 챔버가 사용되지만, 타깃의 사용에 의한 스퍼터링할 수 있는 챔버가 또한 사용될 수 있음을 주목한다.
비정질 반도체막의 증착을 완료한 후에, 처리 기판이 공통 챔버에서 끌려나오며, 이어서 제 3 챔버(13)로 이동된다. 막 증착 처리는 제 2 챔버와 유사하게 150 내지 300 ℃의 온도로 제 3 챔버 내에서 수행되며, n형 도전성(P 또는 As)을 첨가한 불순물 원소를 포함하는 n형 반도체막(104a)은 플라즈마 CVD에 의해 얻어진다. 여기서는 플라즈마 CVD가 가능한 챔버가 사용되지만, 타깃의 사용에 의해 스퍼터링할 수 있는 챔버가 또한 사용될 수 있다.
n형 도전성을 첨가한 불순물 원소를 포함하는 n형 반도체막의 증착을 완료한 후에, 처리 기판은 공통 챔버에서 끌려나오며, 이어서 제 3 챔버(14)로 이동된다. 제 2 도전막(105a)은 금속 타깃을 사용하는 스퍼터링에 의해 제 4 챔버 내에서 얻어진다.
따라서, 4 개 층들이 연속적으로 형성되는 처리 기판은 로봇 팔에 의해 로드-락 챔버(15)로 이동되며, 카세트(29)에 포함된다.
도 14에 도시된 장치가 단지 한 예임을 주목한다. 또한, 실시예(1) 내지 실시예(7) 중 하나와 본 실시예가 자유롭게 결합하는 것은 가능하다.
[실시예 9]
실시예(8)는 다수의 챔버들을 사용함으로써 연속적으로 막들을 적층하는 한 예를 도시한 반면, 막들은 도 15에 도시된 장치를 사용함으로써 본 실시예에서 단일 챔버 내의 높은 진공을 유지함으로써 연속적으로 적층된다.
도 15에 도시된 장치 시스템은 본 실시예에 사용되며, 참조 번호(40)는 처리 기판을 나타내며, 참조 번호(50)는 공통 챔버를 나타내며, 참조 번호(44 및 46)는 로드-락 챔버들을 나타내며, 참조 번호(45)는 챔버를 나타내며, 참조 번호(42 및 43)는 카세트들을 나타낸다. 본 실시예에서, 적층물은 기판들을 이동하면서 발생되는 오염을 방지하기 위해 동일한 챔버 내에 형성된다.
본 실시예는 실시예(1) 내지 실시예(7) 중 어느 하나와 자유롭게 조합될 수 있다.
그러나, 실시예(1)에 적용될 때, 다수의 타깃들이 챔버(45) 내에 준비되어, 차례로 반응 가스를 스위칭함으로써 절연막(102a), 비정질 반도체막(103a), n형을 첨가한 불순물 원소를 포함하는 n형 반도체막(104a) 및 제 2 도전막(105a)을 적층하여 형성한다.
[실시예 10]
실시예(1)는 스퍼터링에 의해 n형을 첨가한 불순물 원소를 포함하는 n형 반도체막을 형성하는 예를 도시하였지만, 본 실시예는 플라즈마 CVD에 의해 막을 형성하는 예를 도시한다. 본 실시예가 n형을 첨가한 불순물 원소를 포함하는 n형 반도체막을 형성하기 위한 공정을 제외하고 실시예(1)와 동일하기 때문에, 단지 상이한 점들만 아래에 설명됨을 주목한다.
n형을 첨가한 불순물 원소를 포함하는 n형 반도체막은 플라즈마 CVD를 사용하여, 그리고 반응 가스로서 실레인(SiH4)에 대해 0.1 내지 5 %사이의 농도로 인화수소(PH3)를 첨가함으로써 얻어질 수 있다.
[실시예 11]
실시예(10)가 플라즈마 CVD에 의해 n형을 첨가한 불순물 원소를 포함하는 n형 반도체막을 형성하는 예를 도시한 반면, 본 실시예는 n형을 첨가한 불순물 원소를 포함하는 미결정 반도체막을 사용하는 예를 도시한다.
미결정 실리콘막은, 10 내지 300 mW/cm2으로 방전 전력을 설정하고 0.1 내지 10 Torr로 가스 압력을 설정하여, 수소(SiH4:H2 = 1:10-100)와 인화수소로 희석된 실레인 가스의 혼합된 가스의 반응 가스를 사용하여, 80 내지 300 ℃, 양호하게 140 내지 200 ℃의 증착 온도를 설정함으로써 얻어질 수 있다. 부가하여, 막은 미결정 실리콘막을 증착한 후에, 플라즈마 도핑에 의해 인을 첨가함으로써 형성될 수 있다.
[실시예 12]
위 실시예들(1 내지 11) 중 하나를 구현함으로써 형성된 하부 게이트형 TFT는 다양한 전기 광학 디바이스들(활성 매트릭스 액정 디스플레이 디바이스 및 활성 매트릭스 EC 디스플레이 디바이스와 같은)에 사용될 수 있다. 즉, 본 발명은 이들 전기 광학 디바이스들이 디스플레이부에 설치되는 모든 전자 장치에 구현될 수 있다.
그러한 전자 장치는 비디오 카메라, 디지털 카메라, 머리-착용형 디스플레이(고글형 디스플레이), 차량 네비게이션 시스템, 차량 스테레오, 개인용 컴퓨터, 및 휴대용 정보 단말(모바일 컴퓨터, 휴대폰 또는 전자 북과 같은)로서 제공될 수 있다. 이들의 예는 도 16 및 도 17에 도시된다.
도 16의 (a)는 개인용 컴퓨터이며, 그것은 본체(2001), 이미지 입력부(2002), 디스플레이부(2003), 및 키보드(2004)등을 포함한다. 본 발명은 디스플레이부(2003)에 적용될 수 있다.
도 16의 (b)는 비디오 카메라이며, 그것은 본체(2101), 디스플레이부(2102), 음성 입력부(2103), 조작 스위치(2104), 배터리(2105), 및 이미지 수신부(2106), 등을 포함한다. 본 발명은 디스플레이부(2102)에 적용될 수 있다.
도 16의 (c)는 모바일 컴퓨터이며, 그것은 본체(2201), 카메라부(2202), 이미지 수신부92203), 조작 스위치(2204), 및 디스플레이부(2205), 등을 포함한다. 본 발명은 디스플레이부(2205)에 적용될 수 있다.
도 16의 (d)는 고글형 디스플레이이며, 그것은 본체(2301), 디스플레이부(2302), 및 암부(arm portion)(2303), 등을 포함한다. 본 발명은 디스플레이부(2302)에 적용될 수 있다.
도 16의 (e)는 프로그램이 기록되는 기록 매체를 사용하는 플레이어(이하 기록 매체로 부르는)이며, 플레이어는 본체(2401), 디스플레이부(2402), 스피커부(2403), 기록 매체(2404), 및 조작 스위치(2405), 등을 포함한다. 이 플레이어가 DVD(digital versatile disk) 또는 CD와 같은 기록 매체를 사용하며, 음악 감상, 영화 가상, 게임 및 인터넷이 수행될 수 있음을 주목한다. 본 발명은 디스플레이부(2402)에 적용될 수 있다.
도 16의 (f)는 디지털 카메라이며, 그것은 본체(2501), 디스플레이부(2502), 접안부(2503), 조작 스위치(2504), 및 이미지 수신부(도시 안됨), 등을 포함한다. 본 발명은 디스플레이부92502)에 적용될 수 있다.
도 17의 (a)는 휴대폰이며, 그것은 본체(2901), 음성 출력부(2902), 음성 입력부(2903), 디스플레이부(2904), 조작 스위치(2905), 및 안테나(2906), 등을 포함한다. 본 발명은 디스플레이부(2904)에 적용될 수 있다.
도 17의 (b)는 휴대용 북(전자 북)이며, 그것은 몸체(3001), 디스플레이부들(3002 및 3003), 기록 매체(3004), 조작 스위치(3005), 및 안테나(3006), 등을 포함한다. 본 발명은 디스플레이부들(3002 및 3003)에 적용될 수 있다.
도 17의 (c)는 디스플레이이며, 그것은 본체(3101), 지지대(3102), 및 디스플레이부(3103), 등을 포함한다. 본 발명은 디스플레이부(3103)에 적용될 수 있다. 본 발명의 디스플레이는 특히 거대한 크기의 스크린에 유리하며, 대향 각에서 10 인치 이상(특히 30 인치 이상)을 디스플레이하는데 유리하다.
본 발명의 적용 가능한 범위는 따라서 매우 거대한 폭이며, 본 발명을 모든 분야의 전자기기에 적용하는 것이 가능하다. 또한, 본 실시예의 전자 기기는 실시예들(1 내지 11) 중 임의의 조합의 구성을 사용함으로써 실현될 수 있다.
101c; 제 1 도전층 102b; 절연막
103c; 반도체층 104c; n형 반도체층
105c; 제 2 도전층 108d; 픽셀 전극

Claims (8)

  1. 반도체 디바이스를 제조하는 방법에 있어서,
    기판 위에 형성된 게이트 전극 및 게이트 배선 위에 게이트 절연막을 형성하는 단계;
    상기 게이트 절연막 위에 실리콘을 포함하는 제 1 반도체막을 형성하는 단계;
    상기 제 1 반도체막 위에 실리콘 및 n형 도전성을 첨가하는 불순물 원소를 포함하는 제 2 반도체 막을 형성하는 단계;
    상기 제 2 반도체막 위에 금속을 포함하는 제 1 도전막을 형성하는 단계;
    소스 배선을 형성하기 위해 상기 제 1 및 제 2 반도체막들, 및 상기 제 1 도전막을 선택적으로 에칭하는 단계; 및
    소스 및 드레인 영역들, 및 소스 및 드레인 전극들을 형성하기 위해 상기 제 2 반도체막 및 상기 제 1 도전막을 선택적으로 에칭하는 단계를 포함하고,
    상기 기판 위에 형성된 픽셀 전극은 상기 드레인 전극에 접속되고,
    제 2 도전막이 상기 소소 배선 위에 형성되고,
    상기 제 2 도전막이 상기 소스 배선보다 폭넓고,
    상기 제 1 반도체막의 적어도 일부분은 상기 소스 배선보다 폭넓은, 반도체 디바이스 제조 방법.
  2. 반도체 디바이스를 제조하는 방법에 있어서,
    기판 위에 제 1 도전막을 형성하는 단계;
    상기 제 1 도전막을 선택적으로 에칭하여 게이트 전극 및 게이트 배선을 형성하는 단계;
    상기 게이트 전극 및 상기 게이트 배선 위에 게이트 절연막을 형성하는 단계;
    상기 게이트 절연막 위에 실리콘을 포함하는 제 1 반도체막을 형성하는 단계;
    상기 제 1 반도체막 위에 실리콘 및 n형 도전성을 첨가하는 불순물 원소를 포함하는 제 2 반도체 막을 형성하는 단계;
    상기 제 2 반도체막 위에 금속을 포함하는 제 2 도전막을 형성하는 단계;
    제 1 레지스트 마스크를 사용하여 소스 배선을 형성하기 위해 상기 제 1 및 제 2 반도체막들, 및 상기 제 2 도전막을 선택적으로 에칭하는 단계;
    상기 제 1 반도체막의 일부분을 노출하여 소스 및 드레인 영역들, 및 소스 및 드레인 전극들을 형성하도록 상기 제 2 반도체막 및 상기 제 2 도전막을 선택적으로 에칭하는 단계;
    상기 기판 위에 도전 재료를 포함하는 제 3 도전막을 형성하는 단계; 및
    상기 소스 배선 위에 제 4 도전막, 및 픽셀 전극을 형성하기 위해 상기 제 3 도전막을 선택적으로 에칭하는 단계를 포함하고,
    상기 픽셀 전극은 상기 드레인 전극에 접속되고,
    상기 제 4 도전막은 상기 소스 배선보다 폭넓고,
    상기 제 1 반도체막의 적어도 일부분은 상기 소스 배선보다 폭넓은, 반도체 디바이스 제조 방법.
  3. 제 2 항에 있어서,
    상기 소스 및 드레인 영역들, 및 상기 소스 및 드레인 전극들은 상기 제 3 도전막이 형성되고 선택적으로 에칭된 후에 형성되는, 반도체 디바이스 제조 방법.
  4. 제 1 항 또는 제 2 항에 있어서,
    상기 제 1 반도체막은 비정질 반도체를 포함하는, 반도체 디바이스 제조 방법.
  5. 제 1 항 또는 제 2 항에 있어서,
    상기 게이트 배선은 네오디뮴(neodimium)을 포함하는 알루미늄을 포함하는, 반도체 디바이스 제조 방법.
  6. 제 1 항 또는 제 2 항에 있어서,
    상기 게이트 절연막은 실리콘 질화물을 포함하는, 반도체 디바이스 제조 방법.
  7. 제 1 항 또는 제 2 항에 있어서,
    상기 게이트 절연막, 상기 제 1 반도체막, 및 상기 제 2 반도체 막은 대기에 노출되지 않고 연속하여 형성되는, 반도체 디바이스 제조 방법.
  8. 제 1 항 또는 제 2 항에 있어서,
    상기 소스 및 드레인 영역들에 의해 덮이지 않은 상기 제 1 반도체막의 제 1 부분은 상기 소스 및 드레인 영역들에 의해 덮인 상기 제 1 반도체막의 제 2 부분보다 얇은, 반도체 디바이스 제조 방법.
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