KR20180054832A - 매립형 와이어 본드 와이어 - Google Patents

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아쇽 에스. 프라부
아비올라 아우줄라
와엘 조니
윌마르 수비도
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Abstract

일반적으로 수직 통합형 마이크로전자 패키지에 관한 장치가 개시된다. 그의 장치에서, 기판이 상부 표면 및 상부 표면 반대편의 하부 표면을 갖는다. 제1 마이크로전자 디바이스가 기판의 상부 표면에 결합된다. 제1 마이크로전자 디바이스는 수동형 마이크로전자 디바이스이다. 제1 와이어 본드 와이어가 기판의 상부 표면에 결합되고 그로부터 멀어지게 연장된다. 제2 와이어 본드 와이어가 제1 마이크로전자 디바이스의 상부 표면에 결합되고 그로부터 멀어지게 연장된다. 제2 와이어 본드 와이어는 제1 와이어 본드 와이어보다 짧다. 제2 마이크로전자 디바이스가 제1 와이어 본드 와이어 및 제2 와이어 본드 와이어의 상부 단부에 결합된다. 제2 마이크로전자 디바이스는 제1 마이크로전자 디바이스 위에 위치되고 제1 마이크로전자 디바이스와 적어도 부분적으로 중첩된다.

Description

매립형 와이어 본드 와이어
관련 출원(들)에 대한 상호 참조
본 출원은, 그 전체가 모든 목적을 위해 본 명세서에 참고로 포함되는, 2015년 10월 12일자로 출원된 미국 가특허 출원 제62/240,443호에 대해 우선권을 주장한다.
기술분야
하기의 설명은 일반적으로 매립형 와이어 본드 와이어(embedded wire bond wire)에 관한 것이다. 보다 상세하게는, 하기의 설명은 다중-레벨 상호접속을 위한 수직 통합(vertical integration)을 위해 패키지의 다양한 표면에 상호접속되는 매립형 와이어 본드 와이어에 관한 것이다.
마이크로전자 조립체는 일반적으로, 예를 들어 하나 이상의 패키징된 다이(packaged die)("칩(chip)") 또는 하나 이상의 다이와 같은 하나 이상의 IC를 포함한다. 그러한 IC들 중 하나 이상은, 예컨대 웨이퍼-레벨-패키징(wafer-level-packaging, "WLP") 내의 웨이퍼, 인쇄 보드(printed board, "PB"), 인쇄 배선 보드(printed wiring board, "PWB"), 인쇄 회로 보드(printed circuit board, "PCB"), 인쇄 배선 조립체(printed wiring assembly, "PWA"), 인쇄 회로 조립체(printed circuit assembly, "PCA"), 패키지 기판(package substrate), 인터포저(interposer), 또는 칩 캐리어(chip carrier)와 같은 회로 플랫폼(circuit platform) 상에 장착될 수 있다. 또한, 하나의 IC는 다른 IC 상에 장착될 수 있다. 인터포저는 수동형(passive) 또는 능동형(active) IC일 수 있으며, 여기서 후자는 예를 들어 트랜지스터(transistor)와 같은 하나 이상의 능동형 디바이스를 포함하고, 전자는 임의의 능동형 디바이스를 포함하지 않지만, 커패시터(capacitor), 인덕터(inductor), 및/또는 저항기(resistor)와 같은 하나 이상의 수동형 디바이스를 포함할 수 있다. 또한, 인터포저는 PWB와 유사하게, 즉 임의의 회로 요소 없이, 예컨대 임의의 수동형 또는 능동형 디바이스 없이 형성될 수 있다. 또한, 인터포저는 하나 이상의 기판-관통-비아(through-substrate-via)를 포함할 수 있다.
IC는 회로 플랫폼과의 전기 상호접속을 형성하는 데 사용될 수 있는, 예를 들어 경로, 트레이스(trace), 트랙(track), 비아, 접점, 접촉 패드(contact pad) 및 본드 패드(bond pad)와 같은 패드, 플러그(plug), 노드(node), 또는 단자와 같은 전도성 요소를 포함할 수 있다. 이들 배열은 IC의 기능성을 제공하는 데 사용되는 전기 접속을 용이하게 할 수 있다. IC는 IC의 본드 패드 또는 핀(pin) 또는 포스트(post)의 노출된 단부 등에 회로 플랫폼의, 예를 들어 트레이스 또는 단자를 접합하는 것과 같은 접합에 의해 그러한 회로 플랫폼에 결합될 수 있거나; IC는 솔더링(soldering)에 의해 회로 플랫폼에 결합될 수 있다. 또한, 재배선 층(redistribution layer, "RDL")이, 예를 들어 플립-칩(flip-chip) 구성, 다이 적층(die stacking), 또는 본드 패드의 더욱 편리한 또는 접근가능한 위치를 용이하게 하도록 IC의 일부일 수 있다.
일부 수동형 또는 능동형 마이크로전자 디바이스(microelectronic device)가 시스템-인-패키지(System-in-Package, "SiP") 또는 다른 다중-다이/구성요소 패키지 내에 사용될 수 있다. 그러나, 일부 SiP는 일부 응용에 대해 너무 많은 면적을 차지할 수 있다. 또한, 일부 저-프로파일(low-profile) 응용에 대해, 일부 SiP가 사용될 수 있지만; 기판 관통 비아를 사용하여 적층시키기 위한 SiP를 형성하는 것은 일부 응용에 대해 너무 고가일 수 있다.
따라서, SiP를 위한 수직 통합을 제공하는 것이 바람직하고 유용할 것이다.
장치가 일반적으로 수직 통합형 마이크로전자 패키지(vertically integrated microelectronic package)에 관한 것이다. 그러한 장치에서, 기판이 상부 표면 및 상부 표면 반대편의 하부 표면을 갖는다. 제1 마이크로전자 디바이스가 기판의 상부 표면에 결합된다. 제1 마이크로전자 디바이스는 능동형 또는 수동형 마이크로전자 디바이스일 수 있다. 제1 와이어 본드 와이어들이 기판의 상부 표면에 결합되고 기판의 상부 표면으로부터 멀어지게 연장된다. 제2 와이어 본드 와이어들이 제1 마이크로전자 디바이스의 상부 표면에 결합되고 제1 마이크로전자 디바이스의 상부 표면으로부터 멀어지게 연장된다. 제2 와이어 본드 와이어들은 제1 와이어 본드 와이어들보다 짧다. 제2 마이크로전자 디바이스가 제1 와이어 본드 와이어들 및 제2 와이어 본드 와이어들의 상부 단부들에 결합된다. 제2 마이크로전자 디바이스는 제1 마이크로전자 디바이스 위에 위치되고 제1 마이크로전자 디바이스와 적어도 부분적으로 중첩된다.
장치가 일반적으로 다른 수직 통합형 마이크로전자 패키지에 관한 것이다. 그러한 장치에서, 기판이 상부 표면 및 상부 표면 반대편의 하부 표면을 갖는다. 제1 마이크로전자 디바이스가 기판의 상부 표면에 결합된다. 제1 마이크로전자 디바이스는 능동형 또는 수동형 마이크로전자 디바이스이다. 제1 와이어 본드 와이어들이 기판의 상부 표면에 결합되고 기판의 상부 표면으로부터 멀어지게 연장된다. 제2 와이어 본드 와이어들이 제1 마이크로전자 디바이스의 상부 표면에 결합되고 제1 마이크로전자 디바이스의 상부 표면으로부터 멀어지게 연장된다. 제1 와이어 본드 와이어들의 제1 부분이 제2 와이어 본드 와이어들보다 높다. 제2 마이크로전자 디바이스가 제1 와이어 본드 와이어들의 제1 부분의 제1 상부 단부들에 결합되고 제2 와이어 본드 와이어들의 상부 단부들에 결합된다. 제2 마이크로전자 디바이스는 제1 마이크로전자 디바이스 위에 위치되고 제1 마이크로전자 디바이스와 적어도 부분적으로 중첩된다. 제1 와이어 본드 와이어들의 제2 부분이 제1 마이크로전자 디바이스의 상부 표면에 결합되는 제2 상부 단부들을 갖는다.
장치가 일반적으로 또 다른 수직 통합형 마이크로전자 패키지에 관한 것이다. 이러한 장치에서, 제1 회로 플랫폼이 상부 표면 및 상부 표면 반대편의 하부 표면을 갖는다. 마이크로전자 디바이스가 제1 회로 플랫폼의 상부 표면에 결합된다. 제1 와이어 본드 와이어들이 제1 회로 플랫폼의 상부 표면에 결합되고 제1 회로 플랫폼의 상부 표면으로부터 멀어지게 연장된다. 제2 와이어 본드 와이어들이 마이크로전자 디바이스의 상부 표면에 결합되고 마이크로전자 디바이스의 상부 표면으로부터 멀어지게 연장된다. 제2 와이어 본드 와이어들은 제1 와이어 본드 와이어들보다 짧다. 제2 회로 플랫폼이 제1 와이어 본드 와이어들 및 제2 와이어 본드 와이어들의 상부 단부들에 결합된다. 제2 회로 플랫폼은 제1 마이크로전자 디바이스 위에 위치되고 제1 마이크로전자 디바이스와 적어도 부분적으로 중첩된다.
첨부 도면(들)은 예시적인 장치(들) 또는 방법(들)의 하나 이상의 태양에 따른 예시적인 실시예(들)를 도시한다. 그러나, 첨부 도면은 청구범위의 범주를 제한하도록 취해져야 하는 것이 아니라, 오직 설명 및 이해를 위한 것이다.
도 1a는 예시적인 통상의 시스템-인-패키지("SiP")를 도시한 측면도의 블록 다이어그램.
도 1b는 다른 예시적인 통상의 SiP를 도시한 측면도의 블록 다이어그램.
도 2는 통상적인 EMI 차폐물의 예시적인 부분을 도시한 코너 하향식(corner top-down) 사시도.
도 3a 및 도 3b는 EMI 차폐를 가진 각각의 예시적인 SiP를 도시한 블록 다이어그램의 평면도.
도 4는 EMI 차폐를 가진 예시적인 SiP를 도시한 측단면도의 블록 다이어그램.
도 5는 전도성 커버를 가진 그리고 전도성 커버 아래에서 EMI 차폐 영역 내에 신호 와이어 본드 와이어를 가진 예시적인 SiP를 도시한 측단면도의 블록 다이어그램.
도 6은 상부 기판을 사용한 EMI 차폐를 가진 예시적인 SiP를 도시한 측단면도의 블록 다이어그램.
도 7은 패러데이 케이지(Faraday cage)의 상부 전도성 표면의 추가 전의 SiP의 예시적인 부분을 도시한 하향식 도면의 블록 다이어그램.
도 8은 패러데이 케이지의 상부 전도성 표면의 추가 전의 다른 SiP의 예시적인 부분을 도시한 하향식 도면의 블록 다이어그램.
도 9a는 EMI 차폐를 가진 패키지-온-패키지(package-on-package, "PoP") 디바이스의 예시적인 부분을 도시한 측단면도의 블록 다이어그램.
도 9b는 EMI 차폐를 가진 다른 PoP 디바이스의 예시적인 부분을 도시한 측단면도의 블록 다이어그램.
도 10은 다른 SiP의 예시적인 부분을 도시한 측단면도의 블록 다이어그램.
도 11a는 와이어 본드 와이어 EMI 차폐가 없는 SiP의 예시적인 부분을 도시한 측단면도의 블록 다이어그램.
도 11b는 와이어 본드 와이어 EMI 차폐가 없는 다른 SiP의 예시적인 부분을 도시한 측단면도의 블록 다이어그램.
도 12a 내지 도 12d는 와이어 본드 와이어 EMI 차폐가 없는 각각의 SiP의 예시적인 부분을 도시한 측단면도의 각각의 블록 다이어그램.
도 13a 내지 도 13d는 와이어 본드 와이어 EMI 차폐가 없는 그리고 수직 통합형 마이크로전자 패키지를 가진 각각의 SiP의 예시적인 부분을 도시한 측단면도의 각각의 블록 다이어그램.
도 14a 내지 도 14d는 수직 통합형 마이크로전자 패키지를 위한 예시적인 SiP를 도시한 측단면도의 각각의 블록 다이어그램.
도 15a 내지 도 15d는 동일한 기판 상에의 와이어 본드 패드 및 플립-칩 패드의 점진적인 형성을 도시한 측면도의 블록 다이어그램.
하기의 설명에서, 다수의 구체적인 상세 사항이 본 명세서에 기술된 구체적인 예의 보다 완전한 설명을 제공하기 위해 기재된다. 그러나, 하나 이상의 다른 예 또는 이들 예의 변형이 아래에 주어지는 모든 구체적인 상세 사항 없이 실시될 수 있는 것이 당업자에게 명백할 것이다. 다른 경우에, 잘 알려진 특징은 본 명세서의 예의 설명을 불명료하지 않게 하기 위해 상세히 기술되지는 않았다. 예시의 용이함을 위해, 동일한 도면 부호가 상이한 다이어그램에서 동일한 항목을 지칭하기 위해 사용되지만; 대안적인 예에서 항목은 상이할 수 있다.
예시적인 장치(들) 및/또는 방법(들)이 본 명세서에 기술된다. 단어 "예시적인"은 "예, 사례, 또는 실례의 역할을 하는 것"을 의미하기 위해 본 명세서에 사용되는 것이 이해되어야 한다. 본 명세서에 "예시적인" 것으로 기술된 임의의 예 또는 특징이 반드시 다른 예 또는 특징에 비해 선호되거나 유리한 것으로 해석되는 것은 아니다.
마이크로전자 디바이스의 간섭은 전자기 간섭(electric-magnetic interference, "EMI") 및/또는 무선 주파수 간섭(radio frequency interference, "RFI")으로부터 비롯될 수 있다. 간섭 차폐의 하기의 설명은 이들 타입의 간섭 중 어느 하나 또는 둘 모두에 사용될 수 있다. 그러나, 제한이 아닌 예로서 명확성을 위해, 전반적으로 단지 EMI로부터의 차폐만이 추가로 상세히 후술된다.
도 1a는 EMI 차폐가 없는 예시적인 통상의 시스템-인-패키지("SiP")(10)를 도시한 측면도의 블록 다이어그램이다. SiP(10)에서, 하나 이상의 능동형 마이크로전자 디바이스(11), 수동형 마이크로전자 디바이스(12), 및/또는 IC 다이(13)가 패키지 기판(19)에 결합될 수 있다. 이러한 예에서, 수동형 또는 능동형 다이일 수 있는 IC 다이(13)는 EMI를 받을 수 있다. IC 다이(13)는 다른 신호들 중에서 입력/출력 신호, 전력 공급 전압 및 접지 기준 전압을 전달하기 위해 와이어 본드(15)로 패키지 기판(19)에 와이어 접합될 수 있다.
패키지 기판(19)은 라미네이트(laminate) 또는 라미네이트 기판으로 불리는 얇은 층으로 형성될 수 있다. 라미네이트는 유기물 또는 무기물일 수 있다. "강성" 패키지 기판을 위한 재료의 예는 에폭시계 라미네이트, 예컨대 FR4 또는 FR5, 수지계 라미네이트, 예컨대 비스말레이미드-트라이아진(bismaleimide-triazine, "BT"), 세라믹 기판(예컨대, 저온 동시-소성 세라믹(low temperature co-fired ceramic, "LTCC")), 유리 기판, 또는 다른 형태의 강성 패키지 기판을 포함한다. 또한, 본 명세서에서의 패키지 기판(19)은 PCB 또는 다른 회로 보드일 수 있다. 통상적인 SiP(10)에 관한 다른 알려진 상세 사항이 명확성을 위해 기술되지 않는다.
도 1b는 EMI 차폐가 없는 다른 예시적인 통상의 SiP(10)를 도시한 측면도의 블록 다이어그램이다. 도 1b의 SiP(10)는 와이어 본드(15)보다는, 플립-칩("FC") 상호접속부, 예컨대 마이크로범프(microbump)(17)가 사용되는 것을 제외하고는, 도 1a의 SiP(10)와 동일하다. 마이크로범프 상호접속부(17)가 예시적으로 도시되지만, 다른 타입의 다이-표면 장착 상호접속부가 사용될 수 있다. 또한, 마이크로범프 상호접속부(17)는 도 1b에 예시적으로 도시되지 않지만 와이어 본드(15)에 더하여 사용될 수 있다.
도 2는 통상적인 EMI 차폐물(20)의 예시적인 부분을 도시한 코너 하향식 사시도이다. 통상적인 EMI 차폐물(20)에서, 상부 전기 전도성 플레이트(23)가 저부 전도성 플레이트(24) 위에 배치될 수 있으며, 여기서 그러한 저부 전도성 플레이트(24)는 그러한 상부 전도성 플레이트(23)보다 큰 표면적을 갖는다.
전도성 플레이트(23, 24)는 각각 와이어 본드(21, 22)의 열(row)로 패키지 기판(19)에 결합될 수 있다. 따라서, 상부 플레이트(23)의 2개의 측부가 대응하는 와이어 본드(21)의 열로 와이어 접합될 수 있고, 마찬가지로 저부 플레이트(24)의 2개의 측부가 대응하는 와이어 본드(22)의 열로 와이어 접합될 수 있다. 비-전기 전도성 스페이서(spacer)(도시되지 않음)가 와이어 본드(21)를 저부 전도성 플레이트(24)로부터 절연시키기 위해 사용될 수 있다. EMI 차폐될 마이크로전자 디바이스(도시되지 않음)가 상부 및 저부 전도성 플레이트들(23, 24) 사이에 개재될 수 있다. 와이어 접합을 가진 이러한 타입의 EMI 차폐물은 많은 응용에 대해 너무 부피가 클 수 있다. 또한, 측부 EMI 차폐를 제공하는 와이어 본드에 대해 대향하는 측부들 상에 갭(gap)이 있을 수 있다.
간섭 차폐
도 3a 및 도 3b는 EMI 차폐를 가진 각각의 예시적인 SiP(100)를 도시한 블록 다이어그램의 평면도이다. 각각의 SiP(100)는 하나 이상의 능동형 마이크로전자 디바이스(11), 하나 이상의 수동형 마이크로전자 디바이스(12), 및 와이어 본드 와이어(131)가 그의 상부 표면(132)에 결합되는 패키지 기판(19)을 포함할 수 있으며, 여기서 그러한 와이어 본드 와이어(131)의 하부 단부가 패키지 기판(19)의 상부 표면(132)에 결합될 수 있다. 상부 표면(132)은 전도성 표면일 수 있다. 와이어 본드 와이어(131)는 대략 0.0508 밀리미터(2 밀(mil)) 이하의 와이어 직경을 포함할 수 있다.
와이어 본드 와이어(131)의 일부분이 차폐 영역(133)을 형성하도록 위치될 수 있다. 이러한 맥락에서, 와이어 본드 와이어(131)의 BVA 배열(136)의 횡렬(row) 및 종렬(column)이 차폐 영역(133)을 에워싸거나 달리 둘러싸기 위해 사용될 수 있다. 차폐 영역(133)을 둘러싸는 그러한 와이어 본드 와이어(131)의 적어도 서브세트(subset)의 상부 단부가 전도성 표면(130)을 지지하기 위해 사용될 수 있고, 그러한 전도성 표면(130)은 그러한 차폐 영역(133) 위에 그것을 덮기 위해 있을 수 있다.
전도성 표면(130)은 전기 전도성인 강성 또는 가요성 표면일 수 있다. 일 구현예에서, 전도성 표면(130)은 가요성일 수 있는데, 예를 들어 가요성 시트의 표면 상의 가요성 전도성 코팅일 수 있다. 다른 구현예에서, 강성 플레이트가 전도성 표면을 제공할 수 있다. 강성 플레이트는 전도성 재료로 제조될 수 있다. 그러나, 전도성 코팅이 강성 플레이트 또는 가요성 시트 상에 분무되거나 인쇄될 수 있다. 도 3b의 예에서, 더욱 상세히 후술되는 바와 같이, 전도성 표면(130)은 차폐 영역(133)을 형성하는 와이어 본드 와이어(131) 중 적어도 일부의 상부 부분이 전도성 표면(130)을 통해 연장되도록 허용하기 위한 구멍(137)을 가질 수 있다.
도 4는 EMI 차폐를 가진 예시적인 SiP(100)를 도시한 측단면도의 블록 다이어그램이다. SiP(100)는 하나 이상의 능동형 마이크로전자 디바이스(11), 하나 이상의 수동형 마이크로전자 디바이스(12), 및 와이어 본드 와이어(131)가 그의 상부 표면(132)에 결합되는 패키지 기판(19)을 포함할 수 있으며, 여기서 그러한 와이어 본드 와이어(131)의 상부 단부가 전도성 표면(130)에 결합될 수 있다. SiP(100)가 기술되지만, EMI로부터의 보호를 갖는 다른 타입의 마이크로전자 패키지가 사용될 수 있다.
패키지 기판(19)은 상부 표면(132) 및 상부 표면 반대편의 하부 표면(149)을 갖는다. 패키지 기판(19)은 표면들(132, 149) 사이에 위치되는 접지 평면(140) 및 비아(142)를 가질 수 있으며, 여기서 비아(142)는 전기 전도성을 위해 그러한 접지 평면(140)에 상호접속될 수 있다.
와이어 본드 와이어(131)는 비아(142)로 접지 평면(140)에 결합될 수 있다. 일부 와이어 본드 와이어(131)는 전기 전도성을 위해 볼 본드(ball bond)(141)로 상부 표면(132)에 기계적으로 결합될 수 있지만; 다른 구현예에서, 다른 타입의 접합이 사용될 수 있다. 또한, 모든 와이어 본드 와이어(131)가 접지 평면(140)에 결합될 필요가 있는 것은 아니다. 일부 와이어 본드 와이어(131)는 SiP(100) 내로 공급 전압 또는 신호를 전달하기 위해 사용될 수 있다. 일부 와이어 본드 와이어(131)는 SiP(100) 내의 다른 디바이스에 결합되기 위해 사용될 수 있다.
능동형 또는 수동형 마이크로전자 디바이스(145)가 패키지 기판(19)의 상부 표면(132)에 결합될 수 있다. 마이크로전자 디바이스(145)는 능동형 집적 회로 다이 및/또는 수동형 구성요소를 포함할 수 있다. 수동형 구성요소는 예컨대 커패시터, 인덕터, 또는 저항기, 또는 이들의 임의의 조합일 수 있다.
마이크로전자 디바이스(145)는 전술된 바와 같이 볼 또는 범프 상호접속부 및/또는 와이어 본드 와이어로 패키지 기판(19)에 결합될 수 있다. 또한, 마이크로전자 디바이스(145)는 접착제 또는 언더필 층(underfill layer)(도시되지 않음)으로 상부 표면(132)에 결합될 수 있다.
마이크로전자 디바이스(145)는 댐 필(dam fill) 또는 성형 층(molding layer)("성형 층")(143)으로서 제공될 수 있는 유전체 보호 재료 내에 배치될 수 있다. 그러한 성형 층(143)은 적어도 마이크로전자 디바이스(145)의 상부 표면 및 측벽을 덮기 위한 봉지재(encapsulant) 또는 성형 재료일 수 있다. 와이어 본드 와이어(131)는 마이크로전자 디바이스(145)의 측벽 주위에 배치될 수 있다.
전도성 표면(130)은 유전체 보호 재료 성형 층(143)의 상부 또는 상위 표면(146) 상에 위치되거나 그것에 결합될 수 있다. 그러나, 다른 구현예에서, 유전체 보호 재료 성형 층(143)의 상부 표면은 더욱 상세히 후술되는 바와 같이 와이어 본드 와이어(131)의 팁(tip)(148)보다 높은 레벨에 있을 수 있다. 전도성 표면(130)은 패러데이 케이지(153)와 관련된 와이어 본드 와이어(131) 위에 위치될 수 있다. 그러한 와이어 본드 와이어(131)의 상부 단부 또는 팁(148)이 전도성 표면(130)에 기계적으로 결합될 수 있다. 이러한 결합은 가열식 압착 접합(heated press bonding) 또는 다른 형태의 기계적 결합으로 이루어질 수 있다.
패러데이 케이지(153)는 전도성 표면(130)을 지지하는 와이어 본드 와이어(131)에, 예컨대 비아(142)로 상호접속되는 접지 평면(140)의 일부분의 조합일 수 있다. 다른 구현예에서, 와이어 본드 와이어(131) 중 일부의 팁(148)과 전도성 표면(130) 사이에 갭(144)이 있을 수 있다. 이러한 맥락에서, 예를 들어 전도성 플레이트와 같은 전도성 표면(130)의 저부가 유전체 보호 재료 성형 층(143)의 상부 표면에 부착되거나 그 상에 놓일 수 있고, 유전체 보호 재료 성형 층(143)의 높이는 와이어 본드 와이어(131)의 높이보다 클 수 있다.
따라서, 전도성 표면(130)은 와이어 본드 와이어의 상부 단부 또는 팁(148)이 전도성 표면(130)으로부터 이격되는 상태로 와이어 본드 와이어(131)의 일부분 위에 위치될 수 있다. 그러나, 갭(144)을 가진 구성이 덜 효과적인 패러데이 케이지(153)를 제공할 수 있으며, 따라서 제한이 아닌 예로서 명확성을 위해, 갭이 없는 것으로 가정될 것이다.
패키지 기판(19)의 상부 표면(132)으로부터 멀어지게 상향으로 돌출되거나 연장되는, 접지 평면(140)에 결합되는 와이어 본드 와이어(131)가 배열될 수 있다. 이러한 맥락에서, 와이어 본드 와이어(131)의 본드 비아 어레이(Bond Via Array)™ 또는 BVA® 배열(136)의 단일 횡렬 및 종렬이 일 구현예에서 존재할 수 있지만, BVA 배열(136)의 와이어 본드 와이어(131)의 다수의 횡렬 및/또는 다수의 종렬이 차폐 영역(133)의 하나 이상의 측부를 따라 존재할 수 있다.
개괄하면, 예컨대 차폐 영역(133)을 형성하는 BVA 배열(136) 내의 와이어 본드 와이어(131) 중 일부가 EMI로부터의 또는 그것에 대한 마이크로전자 디바이스(145)를 위한 그러한 차폐 영역(133)을 제공하도록 위치될 수 있다. 차폐 영역(133) 외부에 위치되는 와이어 본드 와이어(131)의 다른 부분은 EMI 차폐를 위해 사용되지 않을 수 있다. 또한, 하나 이상의 다른 능동형 또는 수동형 마이크로전자 디바이스(11 및/또는 12)가 기판(19)에 결합될 수 있고, 차폐 영역의 일부가 아닌 또는 차폐 영역에 대해 위치되지 않는 그러한 차폐 영역(133) 외부에 위치될 수 있다.
도 5는 전도성 커버(150)를 가진 그리고 전도성 커버(150) 아래에서 EMI 차폐 영역 내에 신호 와이어 본드 와이어(131s)를 가진 예시적인 SiP(100)를 도시한 측단면도의 블록 다이어그램이다. 도 5의 SiP(100)는 도 4의 SiP(100)와 동일하지만, 하기의 차이를 가진다.
이러한 예에서, 와이어 본드 와이어(131)의 일부분은 와이어 본드 와이어(131)의 다른 부분의 높이보다 큰 높이를 갖는다. 두 세트 모두의 와이어 본드 와이어(131)가 마이크로전자 디바이스(145)에 근접하게 그리고 그 주위에 위치될 수 있다. 그러나, 보다 높은 와이어 본드 와이어(131)의 부분은 EMI에 대한 마이크로전자 디바이스(145)를 위한 차폐 영역(133)을 제공하기 위한 것일 수 있다. 반면에, 보다 짧은 와이어 본드 와이어(131)의 다른 부분("와이어 본드 와이어(131s)")은 마이크로전자 디바이스(145)를 패키지 기판(19)의 도체에 결합시키는 신호 와이어일 수 있다. 그러한 보다 짧은 와이어 본드 와이어(131s) 중 일부는 패러데이 케이지(153) 내에 있을 수 있다. 보다 높은 와이어 본드 와이어(131)의 높이는 저-프로파일 패키지 응용에 의해 제한될 수 있다.
전도성 커버(150)는 패키지 기판(19)의 상부 표면(132)에 결합될 수 있다. 전도성 커버(150)는 마이크로전자 디바이스(145), 마이크로전자 디바이스(11, 12) 및 와이어 본드 와이어(131)를 포함하는 상부 표면(132)에 결합되는 SiP(100)의 구성요소를 덮을 수 있다. BVA 배열(136)의 일부가 아닌 와이어 본드 와이어(131)는 전도성 커버(150)와 접지 평면(140)을 상호접속시킬 수 있다. 이러한 결합은 내부 잡음(internal noise)을 감소시키기 위해 사용될 수 있다. 그러나, 패러데이 케이지(153)는 내부 EMI 차폐를 위해 커버(150) 아래에 위치될 수 있다. 선택적으로, 전도성 표면(130)은 팁(148)과 전도성 커버(150)의 밑면 사이에 갭(144)이 있든 없든 간에, 패러데이 케이지(153)의 상부 전도성 표면으로서의 전도성 커버(150)의 사용을 위해 생략될 수 있다.
BVA 배열(136) 내의 일부 와이어 본드 와이어(131)는 신호 와이어, 즉 와이어 본드 와이어(131s)일 수 있다. 와이어 본드 와이어(131s)는 접지 평면(140)에 결합될 수 있는 것이 아니라, 패키지 기판(19)의 트레이스(도시되지 않음)에 결합될 수 있다. 와이어 본드 와이어(131s)의 팁은 유전체 보호 재료 성형 층(143)의 사용 전에 마이크로전자 디바이스(145)에 접합되거나 솔더링될 수 있다. 다른 구현예에서, 유전체 보호 재료 성형 층(143)은 마이크로전자 디바이스(145)에 대해 생략될 수 있다.
와이어 본드 와이어(131s)는 수동형 마이크로전자 디바이스(12) 또는 능동형 마이크로전자 디바이스(11) 중 하나 이상의 상부 표면에 접합될 수 있다. 이들 와이어 본드 와이어(131s)는 SiP(100) 내에서의 상호접속을 위한 것일 수 있다.
도 6은 상부 기판(169)을 사용한 EMI 차폐를 가진 예시적인 SiP(100)를 도시한 측단면도의 블록 다이어그램이다. 도 6의 SiP(100)는 도 5의 SiP(100)와 동일하지만, 전도성 커버(150)가 없고, 하기의 차이를 가진다.
상부 기판(169)은 비아(162) 및 접지 평면(160)을 포함할 수 있다. 와이어 본드 와이어(131)의 팁 또는 상부 단부(148)가 접지 평면(160)에 결합되기 위해, 예를 들어 마이크로 볼 또는 마이크로범프와 같은 상호접속부(161)로 상부 기판(169)의 저부 표면을 따라 비아(162)에 상호접속될 수 있다. 상호접속부(161)는 유전체 보호 재료 성형 층(143)의 상부 표면(168) 상에 배치될 수 있다. 접지 평면(160)은 패러데이 케이지(153)의 상부 전도성 표면(130)을 제공할 수 있다.
능동형이든 수동형이든 간에 다른 마이크로전자 디바이스(165)가 상부 기판(169)의 상부 표면에 결합될 수 있다. 마이크로전자 디바이스(165)는 와이어 본드 와이어(15)로 기판(169)의 트레이스 또는 비아에 결합될 수 있지만; 마이크로 볼 또는 마이크로범프가 다른 구현예에서 사용될 수 있다. 마이크로전자 디바이스(165)는 패러데이 케이지(153) 외부에 결합될 수 있다.
도 7은 패러데이 케이지(153)의 상부 전도성 표면(130)의 추가 전의 SiP(100)의 예시적인 부분을 도시한 하향식 도면의 블록 다이어그램이다. 본드 패드(170)가 패러데이 케이지(153)의 차폐 영역(133)을 제공하기 위해 와이어 본드 와이어(131)를 각각 본드 패드에 결합시키도록 마이크로전자 디바이스(145)에 근접하게 그리고 그 주위에 위치될 수 있다. 차폐 영역(133)은 BVA 배열(136) 내에 형성될 수 있다.
본드 패드(170)는 유전체 보호 재료 성형 층(143)의 측부 주위에서 서로 이격될 수 있다. 유전체 보호 재료 성형 층(143) 내의 마이크로전자 디바이스(145)는 차폐 영역(133)의 중심 부분 내에 위치될 수 있다. 본드 패드(170)의 패드간 피치(pad-to-pad pitch)(171)는 대략 250 마이크로미터 이하일 수 있다. 본드 패드(170)의 피치(171)는 마이크로전자 디바이스(145)를 EMI 및/또는 RFI로부터 차폐시키도록 EMI 및/또는 RFI와 같은 간섭과 관련된 주파수에 대해 선택될 수 있다. 또한, 마이크로전자 디바이스(145)는 간섭 방사체(interference radiator)일 수 있으며, 따라서 그러한 차폐는 SiP(100)의 다른 구성요소를 마이크로전자 디바이스(145)에 의해 발생되는 간섭으로부터 보호하는 것일 수 있다.
본드 패드(170)의 단일 횡렬 및 종렬이 예시적으로 도시되지만, 다른 구현예에서는 1개 또는 2개보다 많은 횡렬 및/또는 종렬이 있을 수 있다. 또한, 본드 패드(170)의 횡렬 및/또는 종렬은 보다 조밀한 차폐를 제공하도록 서로에 대해 인터리빙될(interleaved) 수 있다. 실제로, 와이어 본드 와이어(131)는 마이크로전자 디바이스(145)의 작동에 대해 EMI를 감소시키기 위해 저역 필터(low pass filter) 패러데이 케이지를 제공하도록 사용될 수 있다. 이러한 맥락에서, 본드 패드(170), 및 그에 따라 와이어 본드 와이어(131)의 배치가, 그러할 필요는 없지만, 균일할 수 있다. 와이어 본드 와이어(131)는 마이크로전자 디바이스(145)로의 또는 그로부터의 특정 주파수 범위를 차폐시키도록 맞추어지는 밀도에 대해 배치 및/또는 조절될 수 있다.
도 8은 패러데이 케이지(153)의 상부 전도성 표면(130)의 추가 전의 다른 SiP(100)의 예시적인 부분을 도시한 하향식 도면의 블록 다이어그램이다. 이러한 예에서, 와이어 본드 와이어(131)의 BVA 배열(136)의 2개의 횡렬 및 2개의 종렬이 차폐 영역(133)을 형성하기 위해 사용된다. 이러한 예에서, 횡렬과 종렬 사이의 간격이 와이어 본드 와이어(131)의 보다 조밀한 패턴을 제공하도록 인터리빙된다.
이러한 예에서, BVA 배열(136)의 와이어 본드 와이어(131) 중 일부는 신호를 전달하기 위한 것, 즉 와이어 본드 와이어(131s)이다. 이러한 맥락에서, 상호접속부(180)가 하나 이상의 신호 와이어를 포함할 수 있는 와이어 본드 와이어(131s)와의 상호접속을 위해 마이크로전자 디바이스(145)로부터 유전체 보호 재료 성형 층(143) 외부로 연장되도록 형성될 수 있다.
도 9a는 EMI 차폐를 가진 패키지-온-패키지("PoP") 디바이스(190)의 예시적인 부분을 도시한 측단면도의 블록 다이어그램이다. PoP 디바이스(190)는 하부 SiP(100L)의 상부에 적층되는 상부 SiP(100U)를 포함할 수 있다. PoP 디바이스(190)는 예를 들어 도 3a 내지 도 8에 관하여 전술된 것과 같은, 차폐 영역 외부의 하나 이상의 다른 마이크로전자 디바이스 및 다른 세부 구조를 포함할 수 있다. 따라서, SiP(100)에 대한 전술된 상세 사항이 제한이 아닌 명확성을 위해 이하에 기술되지 않는다.
하부 SiP(100L)의 하부 패키지 기판(19L)은 하부 패키지 기판(19L)의 상부 표면으로부터 상향으로 연장되는 하부 와이어 본드 와이어(131L)를 갖는 하부 접지 평면(140L)을 포함할 수 있다. 그러한 하부 와이어 본드 와이어(131L) 및 접지 평면(140L)은 패러데이 케이지(153)의 하부 부분을 형성하기 위해, 예컨대 전술된 바와 같은 비아 및 볼 본드로 서로 상호접속될 수 있다. 하부 와이어 본드 와이어(131L)의 팁(148)이 상부 패키지 기판(19U)의 밑면을 따라 패드 및 이를 위한 비아에 상호접속부(191)로 접합되거나 결합될 수 있다.
선택적으로, 상부 패키지 기판(19U)은 2개의 패러데이 케이지, 즉 상부 패러데이 케이지(192U) 및 하부 패러데이 케이지(192L)의 스택(stack)으로서 패러데이 케이지(153)를 형성하기 위해 상부 접지 평면(140U)을 포함할 수 있다. 각각의 패러데이 케이지(192U, 192L)는 각각 패키지 기판(19U, 19L)의 상부 표면에 결합되는 각각의 패키징된 마이크로전자 디바이스(145U, 145L)를 포함할 수 있다.
상부 기판(19U)의 상부 접지 평면(140U)은 하부 마이크로전자 디바이스(145L) 위에 위치될 수 있으며, 따라서 하부 와이어 본드 와이어(131L)의 팁 또는 상부 단부(148)가 상부 접지 평면(140U)에 대한 전기적 결합을 위해 상부 패키지 기판(19U)의 밑면 표면을 따라 상호접속부(191)로 패드 또는 접점에 상호접속될 수 있다. 상부 와이어 본드 와이어(131U) 및 선택적인 접지 평면(140U)은 패러데이 케이지(153)의 상부 부분을 형성하기 위해, 예컨대 전술된 바와 같은 비아 및 볼 본드로 서로 상호접속될 수 있다. 상부 와이어 본드 와이어(131U)의 팁(148)이 그러한 상부 패러데이 케이지(192U)를 완성하기 위해 전도성 표면(130)에 접합되거나 결합될 수 있다.
다른 구현예에서, 상부 기판 패키지(19U)의 비아가 상부 접지 평면(140U)에 접속됨이 없이 하부 와이어 본드 와이어(131L)를 상부 와이어 본드 와이어(131U)와 상호접속시켜, 2개의 마이크로전자 디바이스(145U, 145L)를 위한 "2층(two-story)" 또는 바이-레벨(bi-level) 패러데이 케이지(153)를 형성할 수 있다. 단지 2개의 레벨만이 예시적으로 도시되지만, 2개보다 많은 레벨이 다른 구현예에서 사용될 수 있다.
도 9b는 EMI 차폐를 가진 다른 PoP 디바이스(190)의 예시적인 부분을 도시한 측단면도의 블록 다이어그램이다. PoP 디바이스(190)는 예를 들어 도 3a 내지 도 9a에 관하여 전술된 것과 같은, 차폐 영역 외부의 하나 이상의 다른 마이크로전자 디바이스 및 다른 세부 구조를 포함할 수 있다. 따라서, SiP(100)에 대한 전술된 상세 사항이 제한이 아닌 명확성을 위해 이하에 기술되지 않는다.
도 9b의 PoP 디바이스(190)는 하기의 차이를 제외하고는, 도 9a의 PoP 디바이스(190)와 동일할 수 있다. 도 9b의 PoP 디바이스(190)는 신호 와이어 본드 와이어(131s)를 포함할 수 있다. 신호 와이어 본드 와이어(131s)는 패러데이 케이지(192U) 내를 포함하여 패러데이 케이지(153) 내에 위치될 수 있다.
이러한 구성에서의 신호 와이어 본드 와이어(131s)는 하부 마이크로전자 디바이스(145L)의 상부 표면으로부터 상향으로 연장될 수 있다. 하부 마이크로전자 디바이스(145L)의 상부 표면으로부터 연장되는 와이어 본드 와이어(131s)의 팁 또는 상부 단부(148)가 예컨대 상호접속부(191)로 상부 패키지 기판(19U)의 밑면에 상호접속될 수 있다. 비아 및/또는 트레이스(도시되지 않음)가 상부 및 하부 마이크로전자 디바이스(145)를 신호 와이어 본드 와이어(131s)와 전기적으로 결합시킬 수 있다. 또한, 하부 기판 패키지(19L)는 하부 마이크로전자 디바이스(145)와의 상호접속을 위한 비아 및/또는 트레이스(도시되지 않음)를 포함할 수 있다.
도 10은 EMI 차폐를 가진 다른 SiP(100)의 예시적인 부분을 도시한 측단면도의 블록 다이어그램이다. SiP(100)는 예를 들어 도 3a 내지 도 9b에 관하여 전술된 것과 같은, 차폐 영역 외부의 하나 이상의 다른 마이크로전자 디바이스 및 다른 세부 구조를 포함할 수 있다. 따라서, SiP(100)에 대한 전술된 상세 사항이 제한이 아닌 명확성을 위해 이하에 기술되지 않는다.
이러한 예에서, 와이어 본드 와이어(131) 및 마이크로전자 디바이스(145), 예컨대 IC 다이가 유전체 보호 재료 성형 층(143)에 의해 보호된다. 마이크로전자 디바이스(145)는 유전체 보호 재료 성형 층(143)을 침착시키거나 주입하기 전에 패키지 기판(19)의 상부 표면에 마이크로범프 상호접속부(17)로 상호접속될 수 있다. 마찬가지로, 와이어 본드 와이어(131)는 유전체 보호 재료 성형 층(143)을 침착시키거나 주입하기 전에 패키지 기판(19)의 상부 표면에 볼 접합될 수 있다.
선택적으로, 신호 와이어 본드 와이어(131s)가 유전체 보호 재료 성형 층(143)을 침착시키거나 주입하기 전에 마이크로전자 디바이스(145)의 상부 표면(201)에 볼 접합될 수 있다. 따라서, 신호 와이어 본드 와이어(131s)는 패러데이 케이지(153)의 차폐 영역(133) 내에 있을 수 있다.
와이어 본드 와이어(131) 및 선택적인 신호 와이어 본드 와이어(131s)의 팁 또는 상부 단부(148)가 유전체 보호 재료 성형 층(143)의 상부 표면(202) 위로 연장될 수 있다. 솔더 볼(solder ball) 또는 다른 상호접속 공융 매스(eutectic mass)(204)가 본 명세서의 다른 곳에 기술된 것과 같은 후속 상호접속을 위해 팁(148) 상에 침착될 수 있다.
간섭 차폐가 없는 수직 통합
도 11a는 와이어 본드 와이어 EMI 차폐가 없는 SiP(100)의 예시적인 부분을 도시한 측단면도의 블록 다이어그램이다. 도 11b는 와이어 본드 와이어 EMI 차폐가 없는 다른 SiP(100)의 예시적인 부분을 도시한 측단면도의 블록 다이어그램이다. 도 11a 및 도 11b를 동시에 참조하여, 이들 도면에 각각 예시적으로 도시된 SiP(100)가 추가로 기술된다. 각각의 SiP(100)는 전술된 것과 같은, 하나 이상의 다른 마이크로전자 디바이스 및 다른 세부 구조를 포함할 수 있다. 따라서, SiP(100)에 대한 전술된 상세 사항이 제한이 아닌 명확성을 위해 이하에 기술되지 않는다.
각각의 SiP(100)는 수직 통합형 마이크로전자 패키지(200)를 포함한다. 각각의 마이크로전자 패키지(200)는 상부 표면(132) 및 상부 표면 반대편의 하부 표면(149)을 갖는 기판(19)을 포함한다. 패키지 기판(19)은 표면들(132, 149) 사이에 위치되는 접지 평면(140) 및 전기 전도성을 위해 그러한 접지 평면에 상호접속되는 비아(142)를 가질 수 있다.
마이크로전자 디바이스(145)가 기판(19)의 상부 표면(132)에 결합될 수 있으며, 여기서 마이크로전자 디바이스는 수동형 마이크로전자 디바이스이다. 이러한 맥락에서, SiP(100)에서, 어느 하나 또는 둘 모두의 수동형 또는 능동형 마이크로전자 디바이스 중 하나 이상이 상부 표면(132)에 결합될 수 있다. 이는 예컨대 본 명세서에 기술된 바와 같이 그러한 마이크로전자 디바이스의 상부 표면에 부착되는 와이어 본드 와이어를 접합함으로써, 과거에는 수직 통합에 사용되지 않았을 수 있는 그러한 마이크로전자 디바이스의 그러한 상부 표면이 있음을 의미한다.
이러한 맥락에서, 와이어 본드 와이어(131)가 기판(19)의 상부 표면(132)에 결합되고 그로부터 멀어지게 연장될 수 있으며, 와이어 본드 와이어(231)가 마이크로전자 디바이스(145)의 상부 표면(201)에 결합되고 그로부터 멀어지게 연장될 수 있다. 와이어 본드 와이어(131, 231)는 전기 전도성을 위해 볼 본드(141)로 각각 상부 표면(132, 201)에 기계적으로 결합될 수 있다. 그러나, 다른 구현예에서는, 다른 타입의 접합이 사용될 수 있다. 와이어 본드 와이어(231)는 길이가 와이어 본드 와이어(131)보다 짧다.
도 11a를 참조하면, 와이어 본드 와이어(131)는 전체 완성된 길이(261)를 가질 수 있고, 와이어 본드 와이어(231)는 전체 완성된 길이(262)를 가질 수 있다. 그러나, 와이어 본드 와이어(131, 231)의 완성된 높이는 대략 동일할 수 있다. 와이어 본드 와이어(131, 231)의 팁 또는 상부 단부(148)가 성형 층(143)의 상부 표면(202) 위로 연장될 수 있다.
상부 단부(148)는 대체로 동일 평면 상에 있기 위해 거의 동일할(coterminous) 수 있다. 솔더 볼 또는 다른 상호접속 공융 매스(204)가 능동형 또는 수동형 마이크로전자 디바이스(165)의 밑면인 전방 면 상의 패드(도시되지 않음)와 상호접속부를 형성하기 위해 상부 표면(202) 상에서 각각 상부 단부(148) 위에 침착될 수 있다.
수동형 마이크로전자 디바이스(145)가 패키지 기판(19)의 상부 표면(132)에 결합될 수 있다. 마이크로전자 디바이스(145)는 전도성 트레이스를 포함할 수 있고, 단지 수동형 구성요소만을 포함할 수 있다. 수동형 구성요소는 커패시터, 인덕터, 또는 저항기, 또는 이들의 임의의 조합 중 하나 이상을 포함할 수 있다.
마이크로전자 디바이스(145)는 전술된 바와 같이 볼 또는 범프 상호접속부 및/또는 와이어 본드 와이어로 패키지 기판(19)에 결합될 수 있다. 또한, 마이크로전자 디바이스(145)는 접착제 또는 언더필 층(도시되지 않음)으로 상부 표면(132)에 결합될 수 있다.
이러한 구현예에서, 마이크로전자 디바이스(145) 및 마이크로전자 디바이스(165)는 기판(19)의 상부 표면(132)을 향해 하향으로 향하는 배향, 즉 전면-하향(face-down) 배향을 가질 수 있다. 그러나, 다른 구현예에서, 마이크로전자 디바이스(165)는 기판(19)의 상부 표면(132)으로부터 멀어지게 상향으로 향하는 전방측 면을 가질 수 있다.
마이크로전자 디바이스(165)가 성형 층(143)의 최상부 표면(202) 위에 결합될 수 있다. 일 구현예에서, 마이크로전자 디바이스(165)는 공융 매스(204) 또는 다른 기계적 상호접속부로 와이어 본드 와이어(131, 231)의 상부 단부(148)에 결합될 수 있다. 마이크로전자 디바이스(165)는 마이크로전자 디바이스(145) 위에 위치되고 그러한 마이크로전자 디바이스(145)와 적어도 부분적으로 중첩될 수 있다.
성형 층(143)은 최상부 표면(202) 및 최상부 표면 반대편의 최하부 표면(252)을 가질 수 있다. 성형 층(143)은 와이어 본드 와이어(131, 231) 둘 모두에 대한 길이(261, 262)의 부분들을 둘러싸도록 배치될 수 있다. 상부 단부(148)는 예를 들어 사출 성형을 위한 주형 보조 필름(mold assist film)의 사용에 의해서와 같이, 성형 층(143)으로 덮이지 않을 수 있다. 다른 구현예에서, 성형 층(143)은 길이(261, 262)를 일시적으로 완전히 덮은 후에 에치 백(etch back)되어 상부 단부(148)를 노출시킬 수 있다.
수직 통합형 마이크로전자 패키지(200)의 일 구현예에서, 마이크로전자 디바이스(145)는 성형 층(143) 내에 배치될 수 있다. 이러한 맥락에서, 일 구현예에서, 마이크로전자 디바이스(145)는 성형 층(143)의 최상부 표면(202)과 최하부 표면(252) 사이에 완전하게 위치될 수 있다. 와이어 본드 와이어(131)는 이러한 예시적인 구현예에서 간섭 차폐를 위해서는 아니지만 마이크로전자 디바이스(145)의 측벽(203) 주위에 배치될 수 있다.
와이어 본드 와이어(131)는 패키지 기판(19)의 상부 표면(132)으로부터 멀어지게 상향으로 돌출되거나 연장되도록 접지 평면(140)에 결합될 수 있고, 배열될 수 있다. 이러한 맥락에서, 와이어 본드 와이어(131 및/또는 231)의 BVA® 배열의 단일 횡렬 및 종렬이 일 구현예에서 존재할 수 있지만, 그러한 와이어 본드 와이어의 다수의 횡렬 및/또는 다수의 종렬이 BVA® 배열 내에 있을 수 있다.
수직 통합형 마이크로전자 패키지(200)의 일 구현예에서는, 수동형 마이크로전자 디바이스인 마이크로전자 디바이스(165)가 사용될 수 있다. 그러나, 수직 통합형 마이크로전자 패키지(200)의 다른 구현예에서는, 능동형 마이크로전자 디바이스인 마이크로전자 디바이스(165)가 사용될 수 있다.
도 11b를 참조하면, 내측 와이어 본드 와이어(131i)는 전체 완성된 길이(263)를 가질 수 있고, 와이어 본드 와이어(231)는 전체 완성된 길이(264)를 가질 수 있다. 외측 와이어 본드 와이어(131o)는 도 11a에 관하여 전술된 바와 같이 전체 완성된 높이(261)를 가질 수 있다. 형성 후에 와이어 본드 와이어(131i, 231)의 완성된 높이는 대략 동일할 수 있다. 와이어 본드 와이어(131i, 231)의 상부 단부(148)는 대체로 서로 동일 높이에 있을 수 있다.
와이어 본드 와이어(131i, 231)의 상부 단부(148)는 대체로 동일 평면 상에 있기 위해 거의 동일할 수 있다. 솔더 볼 또는 다른 상호접속 공융 매스(274)가 능동형 또는 수동형 마이크로전자 디바이스(271)의 밑면인 전방 면 상의 패드(도시되지 않음)와 상호접속부를 형성하기 위해 능동형 또는 수동형 마이크로전자 디바이스(271)의 하부 표면을 각각 와이어 본드 와이어(131i, 231)의 상부 단부(148)에 결합시킬 수 있다. 성형 재료가 마이크로전자 디바이스(271)가 제위치에 있는 상태에서 성형 재료 층(143)을 형성하도록 주입될 수 있으며, 따라서 마이크로전자 디바이스(271)의 하부 표면이 성형 층(143)의 성형 재료와 접촉할 수 있다. 성형을 위해, 외측 와이어 본드 와이어(131o)의 팁(148)이 성형 층(143)의 상부 표면(202) 및 마이크로전자 디바이스(271)의 패드 또는 다른 상호접속부(도시되지 않음) 위로 연장되도록 허용하기 위해 주형 보조 필름이 사용될 수 있다. 다른 구현예에서, 성형 층(143)은 길이(261)를 일시적으로 완전히 덮은 후에 에치 백되어 그의 상부 단부(148)를 노출시킬 수 있다.
마이크로전자 디바이스(271)는 마이크로전자 디바이스(145)에 결합되고 그 위에 위치될 수 있으며, 마이크로전자 디바이스(145)와 적어도 부분적으로 중첩될 수 있다. 이러한 맥락에서, 마이크로전자 디바이스(271)는 기판(19)의 상부 표면(132)과 그러한 상부 표면(132)을 향하는 마이크로전자 디바이스(271)의 하부 표면 사이의 내측 와이어 본드 와이어(131i)의 상호접속을 위해 마이크로전자 디바이스(145)의 주연부 외부로 측방향으로 연장될 수 있다. 와이어 본드 와이어(131i) 및 와이어 본드 와이어(131o)는 이러한 예시적인 구현예에서 간섭 차폐를 위해서는 아니지만 마이크로전자 디바이스(145)의 측벽(203) 주위에 배치될 수 있다.
역시, 수동형 마이크로전자 디바이스(145)가 패키지 기판(19)의 상부 표면(132)에 결합될 수 있다. 마이크로전자 디바이스(145)는 전도성 트레이스를 포함할 수 있고, 단지 능동형 구성요소만을, 단지 수동형 구성요소만을 또는 이들의 조합을 포함할 수 있다. 수동형 구성요소는 커패시터, 인덕터, 또는 저항기, 또는 이들의 임의의 조합을 포함할 수 있다. 마이크로전자 디바이스(145)는 전술된 바와 같이 볼 또는 범프 상호접속부 및/또는 와이어 본드 와이어로 패키지 기판(19)에 결합될 수 있다. 또한, 마이크로전자 디바이스(145)는 접착제 또는 언더필 층(도시되지 않음)으로 상부 표면(132)에 결합될 수 있다.
성형 층(143)은 최상부 표면(202) 및 최상부 표면 반대편의 최하부 표면(252)을 가질 수 있다. 성형 층(143)은 와이어 본드 와이어(131o)의 길이(261)의 부분들을 둘러싸도록 그리고 와이어 본드 와이어(131i, 231) 둘 모두에 대한 길이(263, 264)를 둘러싸도록 배치될 수 있다.
수직 통합형 마이크로전자 패키지(200)의 일 구현예에서, 마이크로전자 디바이스(145)는 성형 층(143) 내에 배치되고 성형 층(143)의 최상부 표면(202)과 최하부 표면(252) 사이에 완전하게 위치될 수 있다. 마이크로전자 디바이스(271)는 성형 층(143) 내에 배치되고 성형 층(143)의 최상부 표면(202)과 최하부 표면(252) 사이에 적어도 부분적으로 위치될 수 있다. 마이크로전자 디바이스(165)는 성형 층(143)의 최상부 표면(202) 위에 결합될 수 있다.
수동형 마이크로전자 디바이스(271)에 대해, 마이크로전자 디바이스(271)는 전도성 트레이스를 포함할 수 있고, 단지 수동형 구성요소만을 포함할 수 있다. 마이크로전자 디바이스(271)는 RDL을 포함할 수 있다. 수동형 구성요소는 커패시터, 인덕터, 또는 저항기, 또는 이들의 임의의 조합일 수 있다. 이러한 구현예에서, 마이크로전자 디바이스(145, 271) 및 마이크로전자 디바이스(165)는 기판(19)의 상부 표면(132)을 향해 하향으로 향하는 배향, 즉 전면-하향 배향을 갖는다. 그러나, 다른 구현예에서, 마이크로전자 디바이스(165) 및/또는 마이크로전자 디바이스(271)는 기판(19)의 상부 표면(132)으로부터 멀어지게 상향으로 향하는 전방측 면을 가질 수 있다.
수직 통합형 마이크로전자 패키지(200)의 일 구현예에서는, 수동형 마이크로전자 디바이스인 마이크로전자 디바이스(165)가 사용될 수 있다. 그러나, 수직 통합형 마이크로전자 패키지(200)의 다른 구현예에서는, 능동형 마이크로전자 디바이스인 마이크로전자 디바이스(165)가 사용될 수 있다. 마이크로전자 디바이스(165)는 마이크로전자 디바이스(271)와의 상호접속을 위해 성형 층(143)의 최상부 표면(202) 위에 결합될 수 있다. 일 구현예에서, 마이크로전자 디바이스(165)는 전기 전도성을 위해 공융 매스(204) 또는 다른 기계적 상호접속부로 마이크로전자 디바이스(271)의 상부 표면에 결합될 수 있다.
마이크로전자 디바이스(165)는 마이크로전자 디바이스(271) 위에 위치되고 그러한 마이크로전자 디바이스(271)와 적어도 부분적으로 중첩될 수 있다. 이러한 맥락에서, 마이크로전자 디바이스(165)가 외측 와이어 본드 와이어(131o)의 상부 단부(148)와의 상호접속 및 마이크로전자 디바이스(271)의 상부 표면과의 상호접속을 위해 성형 층(143)의 최상부 표면(202) 위에 결합될 수 있다.
와이어 본드 와이어(131i, 131o)는 패키지 기판(19)의 상부 표면(132)으로부터 멀어지게 상향으로 돌출되거나 연장되도록 접지 평면(140)에 결합될 수 있고, 배열될 수 있다. 이러한 맥락에서, 와이어 본드 와이어(131i, 131o 및/또는 231)의 BVA® 배열의 단일 횡렬 및 종렬이 일 구현예에서 존재할 수 있지만, 그러한 와이어 본드 와이어의 다수의 횡렬 및/또는 다수의 종렬이 BVA® 배열 내에 있을 수 있다.
도 12a는 와이어 본드 와이어 EMI 차폐가 없는 다른 SiP(100)의 예시적인 부분을 도시한 측단면도의 블록 다이어그램이다. 도 12a의 SiP(100)는 하기의 상세 사항을 제외하고는, 도 11a에서와 동일할 수 있다. 수직 통합형 마이크로전자 패키지(200)의 이러한 구현예에서, 마이크로전자 디바이스(165)는 와이어 본드 와이어(131)를 지나 그 위에서 측방향으로 연장되기 위해 외팔보식으로 형성될 수 있다(cantilevered). 이러한 맥락에서, 와이어 본드 와이어(131)의 상부 단부(148)가 공융 매스(204)로 마이크로전자 디바이스(165)의 하부 표면에 상호접속될 수 있다.
도 12b는 와이어 본드 와이어 EMI 차폐가 없는 다른 SiP(100)의 예시적인 부분을 도시한 측단면도의 블록 다이어그램이다. 도 12b의 SiP(100)는 하기의 상세 사항을 제외하고는, 도 11b에서와 동일할 수 있다. 수직 통합형 마이크로전자 패키지(200)의 이러한 구현예에서, 마이크로전자 디바이스(165)는 와이어 본드 와이어(131i)를 지나 그 위에서 측방향으로 연장되기 위해 외팔보식으로 형성되지 않는다. 이러한 맥락에서, 마이크로전자 디바이스(165) 및 마이크로전자 디바이스(271)는 그의 각각 하부 및 상부 표면에 대해 대략 동일한 표면적을 가질 수 있다.
도 12c는 통합된 와이어 본드 와이어 EMI 차폐가 있거나 없는 다른 SiP(100)의 예시적인 부분을 도시한 측단면도의 블록 다이어그램이다. 도 12c의 SiP(100)는 하기의 상세 사항을 제외하고는, 도 12a에서와 동일할 수 있다. 수직 통합형 마이크로전자 패키지(200)의 이러한 구현예에서, 마이크로전자 디바이스(165)는 도면에서 마이크로전자 디바이스(145)의 우측 및 좌측 둘 모두에서 와이어 본드 와이어(131)를 지나 그 위에서 측방향으로 연장되기 위해 외팔보식으로 형성된다. 이러한 맥락에서, 와이어 본드 와이어(131)의 상부 단부(148)가 공융 매스(204)로 마이크로전자 디바이스(165)의 하부 표면에 상호접속될 수 있다. 따라서, 마이크로전자 디바이스 주위에 배치되고 마이크로전자 디바이스(165)에 상호접속되는 와이어 본드 와이어(131)가 팬-아웃(fan-out)을 위해 사용될 수 있는 것이 인식되어야 한다.
도 12d는 통합된 와이어 본드 와이어 EMI 차폐가 있거나 없는 다른 SiP(100)의 예시적인 부분을 도시한 측단면도의 블록 다이어그램이다. 도 12d의 SiP(100)는 하기의 상세 사항을 제외하고는, 도 12b에서와 동일할 수 있다. 수직 통합형 마이크로전자 패키지(200)의 이러한 구현예에서, 마이크로전자 디바이스(165)는 와이어 본드 와이어(131o)를 지나 그 위에서 측방향으로 연장되기 위해 외팔보식으로 형성되지 않는다. 이러한 맥락에서, 마이크로전자 디바이스(165) 및 마이크로전자 디바이스(271)는 그의 각각 하부 및 상부 표면에 대해 대략 동일한 표면적을 가질 수 있다. 이러한 맥락에서, 와이어 본드 와이어(131i)의 상부 단부(148)가 공융 매스(274)로 마이크로전자 디바이스(271)의 하부 표면에 상호접속될 수 있다. 따라서, 마이크로전자 디바이스(145) 주위에 배치되고 마이크로전자 디바이스(271)에 상호접속되는 와이어 본드 와이어(131i)가 팬-아웃을 위해 사용될 수 있는 것이 인식되어야 한다.
도 13a는 수직 통합형 마이크로전자 패키지(200)를 가진 예시적인 SiP(100)를 도시한 측단면도의 블록 다이어그램이다. 이러한 구현예에서, 수직 통합형 마이크로전자 패키지(200)는 SiP(100)의 도 12d에서와 같이 기판(19)에 결합되는 독립형(stand-alone) 패키지일 수 있다. SiP(100)의 구성요소가 예를 들어 도 4에 관하여 전술되었기 때문에, 그러한 설명은 반복되지 않는다.
이러한 구현예에서, 솔더 볼과 같은 공융 매스(274)가 성형 층(143)의 상부 표면(202) 상에, 재배선 층 상에, 또는 와이어 본드 와이어 본드 와이어(131i, 231)의 팁 상에 형성된다. 공융 매스(274)는 와이어 본드 와이어(131i, 231)의 상부 단부(148)를 마이크로전자 디바이스(271)의 하부 표면에 상호접속시킨다. 다른 구현예에서, 공융 매스(274)는 성형 층(143) 내에 봉지될 수 있다. 이러한 예에서, 마이크로전자 디바이스(271)의 하부 표면이 성형 층(143)의 상부 표면(202)과 접촉하지 않는다.
또한, 이러한 예시적인 구현예에서, 신호 와이어 본드 와이어(131s)가 그의 접촉 단부를 제외하고는, 성형 층(143)의 성형 재료 내에 봉지될 수 있다. 신호 와이어 본드 와이어(131s)는 내측 와이어 본드 와이어(131i)보다 짧을 수 있고, 마이크로전자 디바이스(145)와의 상호접속을 위해 전술된 바와 같을 수 있다. 이러한 맥락에서, 마이크로전자 디바이스(271)는 와이어 본드 와이어(131i)와 같은, 상부 표면(132)에 결합되는 와이어 본드 와이어(131)의 보다 높은 부분의 상부 단부(148)에 결합될 수 있다. 마이크로전자 디바이스(271)는 와이어 본드 와이어(231)의 상부 단부(148)에 추가로 결합될 수 있다. 신호 와이어 본드 와이어(131s)와 같은, 상부 표면(132)에 결합되는 와이어 본드 와이어(131)의 다른 부분은 전술된 바와 같은, 마이크로전자 디바이스(145)의 상부 표면에 결합되는 그의 상부 단부(148)를 가질 수 있다.
선택적으로, 와이어 본드 와이어(331)가 능동형 마이크로전자 디바이스(11) 및/또는 수동형 마이크로전자 디바이스(12)의 하나 이상의 상부 표면에 결합될 수 있으며, 이러한 마이크로전자 디바이스(11 및/또는 12)는 기판(19)의 상부 표면(132)에 직접 결합된다.
도 13a의 SiP(100)에 관한 다른 상세 사항이 전술되었으며, 따라서 제한이 아닌 명확성을 위해 반복되지 않는다.
도 13b는 EMI 차폐가 없는 그리고 수직 통합형 마이크로전자 패키지(200)를 가진 예시적인 SiP(100)를 도시한 측단면도의 블록 다이어그램이다. 이러한 구현예에서, 수직 통합형 마이크로전자 패키지(200)는 SiP(100)의 도 13a에서와 같이 기판(19)에 결합되는 독립형 패키지일 수 있다. SiP(100)의 구성요소가 예를 들어 도 4에 관하여 전술되었기 때문에, 그러한 설명은 반복되지 않는다.
도 13b의 SiP(100)는 하기의 차이를 제외하고는, 도 13a의 SiP(100)와 유사하다. 도 13b의 SiP(100)에서, 수직 통합형 마이크로전자 패키지(200)는 마이크로전자 디바이스(271)를 생략한다. 따라서, 마이크로전자 디바이스(165)가 전술된 바와 같은 공융 매스(204)로 성형 층(143)의 상부 표면(202)에 직접 결합될 수 있다.
도 13c는 수직 통합형 마이크로전자 패키지(200)를 가진 예시적인 SiP(100)를 도시한 측단면도의 블록 다이어그램이다. 이러한 구현예에서, 수직 통합형 마이크로전자 패키지(200)는 SiP(100)의 도 13a에서와 같이 기판(19)에 결합되는 독립형 패키지일 수 있다. SiP(100)의 구성요소가 예를 들어 도 4에 관하여 전술되었기 때문에, 그러한 설명은 반복되지 않는다.
도 13c의 SiP(100)는 하기의 차이를 제외하고는, 도 13a의 SiP(100)와 유사하다. 도 13c의 SiP(100)에서, 수직 통합형 마이크로전자 패키지(200)는 전술된 바와 같이 성형 층(143)의 성형 재료 내에 봉지되는 일부 와이어 본드 와이어(131i)를 갖고, 성형 층(143)의 성형 재료 내에 봉지되지 않는 일부 와이어 본드 와이어(131i)를 갖는다.
도 13d는 수직 통합형 마이크로전자 패키지(200)를 가진 예시적인 SiP(100)를 도시한 측단면도의 블록 다이어그램이다. 이러한 구현예에서, 수직 통합형 마이크로전자 패키지(200)는 SiP(100)의 도 13b에서와 같이 기판(19)에 결합되는 독립형 패키지일 수 있다. SiP(100)의 구성요소가 예를 들어 도 4에 관하여 전술되었기 때문에, 그러한 설명은 반복되지 않는다.
도 13d의 SiP(100)는 하기의 차이를 제외하고는, 도 13b의 SiP(100)와 유사하다. 도 13d의 SiP(100)에서, 수직 통합형 마이크로전자 패키지(200)는 성형 층(143)의 성형 재료 내에 봉지되는 와이어 본드 와이어(131)를 갖지 않는다.
도 14a는 수직 통합형 마이크로전자 패키지(200)를 가진 예시적인 SiP(100)를 도시한 측단면도의 블록 다이어그램이다. 도 14a의 SiP(100)가 본 명세서에 전술된 SiP(100)와 유사하기 때문에, 전반적으로 단지 차이만이 명확성을 위해 추가로 상세히 후술된다.
이러한 예시적인 구현예에서, 회로 플랫폼(400)은 예를 들어 패키지 기판(19)과 같은 패키지 기판, 다이 기판 또는 인터포저, 리드 프레임(lead frame), 또는 RDL과 같은 라우팅 층(routing layer)일 수 있다. 이러한 예에서, 수동형 마이크로전자 디바이스(271)가 전반적으로 라우팅 층, 다이 기판 또는 인터포저, 또는 패키지 기판일 수 있는 회로 플랫폼(401)으로 표현된다. 수직 와이어 본드 와이어(131i)가 회로 플랫폼(400)의 상부 표면(405)을 회로 플랫폼(401)의 하부 표면(403)에 상호접속시킬 수 있다. 이러한 예에서, 마이크로전자 디바이스(145)는, 그의 하부 표면(406)이 회로 플랫폼(401)의 상부 표면(405)에, 그러한 대면하는 표면들 사이의 에폭시 또는 다른 접착제 층(402)으로 결합되는 와이어 본드-전용 디바이스(wire bond-only device)이다.
마이크로전자 디바이스(145)는 전면-상향(face-up) 배향으로 있을 수 있다. 와이어 본드 와이어(131s)가 회로 플랫폼(401)의 상부 표면(405)을 마이크로전자 디바이스(145)의 상부 표면(407)에 상호접속시킬 수 있다. 보다 짧은 수직 와이어 본드 와이어(231)가 마이크로전자 디바이스(145)의 상부 표면(407)을 회로 플랫폼(401)의 하부 표면(403)과 상호접속시킬 수 있다.
유전체 보호 재료 성형 층(143)은 성형 층 또는 댐-필 층일 수 있고, SIP의 일부분만을 덮는 것으로 도시되지만, 대안적으로 SIP(100) 내의 구성요소 중 임의의 것 또는 전부를 덮을 수 있다. 마이크로전자 디바이스(145)가 접착제 층(402)으로 회로 플랫폼(400)에 결합된 후에, 와이어 본드 와이어(131s, 231)의 와이어 접합이 이어질 수 있다. 와이어 본드 와이어(231, 131i)는 유전체 보호 재료 성형 층(143)의 성형 또는 댐-필링(dam-filling) 층을 추가하기 전에, 회로 플랫폼(401)의 하부 표면(403)에 결합될 수 있다. 유전체 보호 재료는 단지 와이어 본드 와이어(131i, 231)가 회로 플랫폼(401)을 지지하는 것보다 더욱 강성의 구조를 제공할 수 있는데, 왜냐하면 하부 표면(403) 및 적어도 측벽 표면(들)(404)의 부분들이 그러한 유전체 보호 재료 성형 층(143)으로 덮일 수 있기 때문이다.
도 14b는 수직 통합형 마이크로전자 패키지(200)를 가진 예시적인 SiP(100)를 도시한 측단면도의 블록 다이어그램이다. 도 14b의 SiP(100)가 도 14a의 SiP(100)와 유사하기 때문에, 전반적으로 단지 차이만이 추가로 상세히 후술된다.
마이크로전자 디바이스(145)의 상부 표면(407) 상의 와이어 본드 와이어(231)에 더하여, 다른 마이크로전자 디바이스(410)의 하부 표면이 마이크로전자 디바이스(145)의 상부 표면에, 그러한 대면하는 표면들 사이의 다른 에폭시 또는 다른 접착제 층(402)으로 결합될 수 있다. 수직 와이어 본드 와이어(432)에 의해 제공되는 다른 세트의 상호접속부가 마이크로전자 디바이스(410)와 회로 플랫폼(401) 사이의 전기 연통(electrical communication)을 위해 마이크로전자 디바이스(410)의 상부 표면과 회로 플랫폼(401)의 하부 표면(403) 사이에 결합될 수 있다. 마이크로전자 디바이스(145, 410)는 그러한 디바이스 둘 모두가 그들의 상부 표면에의 와이어 접합을 위한 전면-상향 배향으로 있는 다이 스택의 조합 형태일 수 있다.
또한, 마이크로전자 디바이스(145)의 상부 표면(407) 상에 와이어 본드 와이어(231) 및 마이크로전자 디바이스(410)의 시작 배치를 갖는 것에 더하여, 다른 세트의 와이어 본드 와이어(431)가 마이크로전자 디바이스(410)의 상부 표면(408)과의 상호접속을 위해 상부 표면(407)에 결합될 수 있다. 와이어 본드 와이어(431)는 상부 표면(408)에 결합되기 위해 호 모양으로 구부러질 수 있다. 따라서, 이들 와이어 본드 와이어(431)는 마이크로전자 디바이스(145, 410)의 상부 면을 서로 상호접속시킬 수 있다. 마이크로전자 디바이스(145, 410)는 능동형 디바이스, 수동형 디바이스, 또는 능동형 및 수동형 디바이스의 조합일 수 있다.
도 14a 및 도 14b를 동시에 참조하면, 능동형 또는 수동형 표면 장착 기술(surface mount technology, "SMT") 마이크로전자 디바이스(165)일 수 있는 SMT 구성요소 및 능동형 또는 수동형 와이어 본드 마이크로전자 디바이스(411)와 같은 와이어 본드 장착 구성요소 중 어느 하나 또는 둘 모두가 회로 플랫폼(401)에 결합될 수 있다. 능동형 또는 수동형 SMT 마이크로전자 디바이스(165)는 회로 플랫폼(401)의 상부 표면(441)에 전면 하향으로 장착될 수 있고, 능동형 또는 수동형 와이어 본드 마이크로전자 디바이스(411)는 회로 플랫폼(401)의 상부 표면(441)에 전면-상향으로 장착될 수 있다.
도 14c는 수직 통합형 마이크로전자 패키지(200)를 가진 예시적인 SiP(100)를 도시한 측단면도의 블록 다이어그램이다. 도 14b의 SiP(100)가 도 14a 및 도 14b의 SiP(100)와 유사하기 때문에, 전반적으로 단지 차이만이 추가로 상세히 후술된다.
이러한 예시적인 구현예에서, 인터포저 또는 다른 회로 플랫폼(414)의 하부 표면이 마이크로범프 또는 다른 작은 형태 인자(form factor) 상호접속부(413)로 전면-상향 마이크로전자 디바이스(145)의 상부 표면 상의 접점에 상호접속된다. 인터포저(414)의 상부 표면이 마이크로범프 또는 다른 작은 형태 인자 상호접속부(415)로 전면-하향 마이크로전자 디바이스(416)의 하부 표면 상의 접점에 상호접속된다. 와이어 본드 와이어(131s)의 말단부가 회로 플랫폼(400)의 상부 표면(405)에 대한 상호접속을 위해 인터포저(414)의 상부 표면에 결합될 수 있다. 와이어 본드 와이어(231)의 기단부 또는 하부 단부가 인터포저(414)의 상부 표면에 결합될 수 있으며, 이때 그러한 와이어 본드 와이어의 말단부 또는 상부 단부는 회로 플랫폼(401)의 하부 표면(403)에 결합된다. 인터포저(414) 및 플립-칩 또는 유사한 마이크로전자 디바이스(416)를 사용함으로써, 마이크로전자 디바이스들(145, 416) 사이의 더욱 많은 상호접속과 함께, 와이어 본드 와이어(231 및/또는 131s)를 위한 더욱 많은 영역이 제공될 수 있다.
도 14d는 도 14c의 블록 다이어그램이지만, 회로 플랫폼(400)을 덮는 보호 유전체 재료의 성형 층(143)을 가진다. 보호 유전체 재료의 이러한 성형 층(143)은 회로 플랫폼(400)의 상부 표면(405) 위에 상호접속 표면(418)을 제공한다. 와이어 본드 와이어(131, 331)는 하나 이상의 수동형 또는 능동형 회로의 상호접속을 위해 표면(418) 위로 연장되는 그의 팁 또는 상부 단부를 가질 수 있다.
이들은 SiP(100)를 위한 수직 통합형 마이크로전자 패키지(200)의 다양한 구현예 중 일부이다. 이들 또는 다른 구현예가 본 명세서의 설명에 따라 제공될 수 있다.
솔더 상의 와이어 본드
와이어 본드 와이어가 예를 들어 구리와 같은 전도성 금속 층 상에 와이어 접합되는 것으로 가정되었다. 그러나, 추가로 상세히 후술되는 바와 같이, 와이어 본드 와이어는 솔더 상에 와이어 접합될 수 있다. 이러한 맥락에서, 무전해 니켈(Ni) 무전해 팔라듐(Pd) 침지 금(Au)(Electroless Nickel (Ni) Electroless Palladium (Pd) Immersion Gold (Au), "ENEPIG")이 기판 제조를 위한, 예컨대 IC를 위한 표면 마무리이다. 그러나, IC 제조자가 플립-칩 응용을 위해 ENEPIG 기판으로부터 벗어남에 따라, ENEPIG 마무리 및 유기물 표면 보호(organic surface protection, "OSP") 층과의 구리의 혼합물을 가진 기판을 갖는 것이 문제가 된다. 이러한 맥락에서, 추가로 상세히 후술되는 바와 같이, 구리 OSP가 라미네이팅된 표면을 위해 솔더-온-패드(solder-on-pad, "SOP")를 사용하며, 여기서 BVA™ 핀과 같은 와이어 본드 와이어가 그러한 솔더 상에 접합된다.
도 15a 내지 도 15d는 동일한 기판(600) 상에의 와이어 본드 패드 및 플립-칩 패드의 점진적인 형성을 도시한 측면도의 블록 다이어그램이다. 기판(600)은 SiP에 대해 전술된 바와 같은 패키지 기판 또는 다른 기판, 또는 다른 마이크로전자 구성요소(650)일 수 있다. 이러한 맥락에서, 추가로 상세히 후술되는 바와 같은 솔더를 가진 와이어 본드 패드가 그러한 패드에, 예를 들어 볼 접합되는 것과 같이, 전술된 와이어 본드 와이어를 위해 사용될 수 있다.
도 15a를 참조하면, 기판(600)은 예를 들어 구리의 층 또는 다른 전도성 금속성 층과 같은 전도성 층(603)이 그의 상부 표면(605) 상에 침착되거나 도금되거나 달리 형성될 수 있다. 전도성 층(603)은 상부 표면(605) 상에 와이어 본드 패드(601) 및 플립-칩 또는 유사한 작은 형태 인자 패드(602) 둘 모두를 제공하기 위해 패턴화될 수 있다.
솔더 마스크(solder mask)(604)가 침착되고 패턴화될 수 있다. 이러한 맥락에서, 전도성 층(603)의 상부 표면(616)이 솔더 마스크(604)의 상부 표면(615) 아래에 있을 수 있고, 솔더 마스크(604)의 부분들이 패드들(601, 602) 중 이웃한 패드들 사이에 위치될 수 있다. 이러한 맥락에서, 솔더 마스크(604)는 와이어 본드 패드(601)에의 접근을 위한 갭(606) 및 플립-칩 패드(602)에의 접근을 위한 보다 좁은 갭(607)을 가질 수 있다.
도 15b를 참조하면, 솔더 또는 다른 공융 층의 솔더 또는 다른 공융 패드(608, 609)가 패드(601, 602)의 상부 표면(616) 상에 인쇄될 수 있다. 와이어 본드 패드(601)의 노출된 상부 표면(616)의 표면적 대 그 상에 놓이는 솔더 패드(608)의 하부 표면(617)의 표면적의 비는 와이어 본드 패드(602)의 노출된 상부 표면(616)의 표면적 대 그 상에 놓이는 솔더 패드(609)의 하부 표면(617)의 표면적의 비보다 상당히 더 작을 수 있다. 각각의 솔더 패드(608, 609)의 일부분이 솔더 마스크(604)의 상부 표면(615)보다 높을 수 있고, 솔더 패드(609)의 일부분이 상부 표면(615) 상에 중첩될 수 있다. 상부 표면(615)은 상부 표면(616)보다 높거나 위에 있다.
도 15c를 참조하면, 솔더 패드(608, 609)의 리플로우(reflow) 후에, 그의 솔더가 확산될 수 있고, 일정 체적의 플럭스(flux)가 제거될 수 있다. 이러한 맥락에서, 솔더 패드(608)는 그에 대응하는 와이어 본드 패드(601)의 노출된 표면적이었던 것에 걸쳐 확산될 수 있다. 이러한 맥락에서, 리플로우 후의 솔더 패드(608)의 상부 표면(611)이 솔더 마스크 층(604)의 상부 표면(615)보다 낮거나 아래에 있을 수 있다. 그러나, 리플로우 후의 솔더 패드(609)의 상부 표면(613)은 솔더 마스크 층(604)의 상부 표면(615) 위에 있을 수 있고, 그것과 중첩될 수 있다. 선택적으로, 리플로우 후에, 솔더 패드(609)가 평탄화(flattening)를 위해 탬핑될(tamped) 수 있다.
도 15d를 참조하면, 예를 들어 와이어 본드 와이어(131)와 같은 와이어 본드 와이어가 예컨대 볼, 스티치(stitch) 또는 다른 방법으로 솔더 패드(608)에 접합될 수 있다. 이러한 맥락에서, 솔더 패드(608)의 상부 표면(611)을 따른 솔더가 와이어 본드 와이어(131)의 구리, 팔라듐 또는 다른 재료에 접착될 수 있다. 플립-칩 IC 다이(649)는 각각 솔더 패드(609)에 결합되는, 예를 들어 마이크로범프와 같은 플립-칩 접점(648)을 가질 수 있다.
전술한 사항이 본 발명의 하나 이상의 태양에 따른 예시적인 실시예(들)를 기술하지만, 본 발명의 하나 이상의 태양에 따른 다른 및 추가 실시예(들)가 하기의 청구항(들) 및 그의 등가물에 의해 결정되는 본 발명의 범주로부터 벗어남이 없이 안출될 수 있다. 단계를 나열하는 청구항(들)은 단계의 임의의 순서를 암시하지 않는다. 상표는 그들 각각의 소유주의 재산이다.

Claims (28)

  1. 수직 통합형 마이크로전자 패키지(vertically integrated microelectronic package)로서,
    상부 표면 및 상기 상부 표면 반대편의 하부 표면을 갖는 기판;
    상기 기판의 상기 상부 표면에 결합되는 제1 마이크로전자 디바이스(microelectronic device) - 상기 제1 마이크로전자 디바이스는 수동형(passive) 마이크로전자 디바이스임 -;
    상기 기판의 상기 상부 표면에 결합되고 상기 기판의 상기 상부 표면으로부터 멀어지게 연장되는 제1 와이어 본드 와이어들(wire bond wires);
    상기 제1 마이크로전자 디바이스의 상부 표면에 결합되고 상기 제1 마이크로전자 디바이스의 상기 상부 표면으로부터 멀어지게 연장되는 제2 와이어 본드 와이어들 - 상기 제2 와이어 본드 와이어들은 상기 제1 와이어 본드 와이어들보다 짧음 -; 및
    상기 제1 와이어 본드 와이어들 및 상기 제2 와이어 본드 와이어들의 상부 단부들에 결합되는 제2 마이크로전자 디바이스 - 상기 제2 마이크로전자 디바이스는 상기 제1 마이크로전자 디바이스 위에 위치되고, 상기 제1 마이크로전자 디바이스와 적어도 부분적으로 중첩됨 - 를 포함하는, 수직 통합형 마이크로전자 패키지.
  2. 제1항에 있어서, 상기 제1 와이어 본드 와이어들 및 상기 제2 와이어 본드 와이어들 둘 모두에 대한 길이들의 부분들을 둘러싸도록 배치되는, 최상부 표면 및 상기 최상부 표면 반대편의 최하부 표면을 갖는 성형 층(molding layer)을 추가로 포함하는, 수직 통합형 마이크로전자 패키지.
  3. 제2항에 있어서,
    상기 제1 마이크로전자 디바이스는 상기 성형 층 내에 배치되고, 상기 성형 층의 상기 최상부 표면과 상기 최하부 표면 사이에 완전하게 위치되고,
    상기 제2 마이크로전자 디바이스는 상기 성형 층의 상기 최상부 표면 위에 결합되는, 수직 통합형 마이크로전자 패키지.
  4. 제3항에 있어서, 상기 제2 마이크로전자 디바이스는 수동형 마이크로전자 디바이스인, 수직 통합형 마이크로전자 패키지.
  5. 제3항에 있어서, 상기 제2 마이크로전자 디바이스는 능동형(active) 마이크로전자 디바이스인, 수직 통합형 마이크로전자 패키지.
  6. 제3항에 있어서, 상기 제1 마이크로전자 디바이스 및 상기 제2 마이크로전자 디바이스 둘 모두는 상기 기판의 상기 상부 표면을 향하도록 전면-하향(face-down) 배향으로 있는, 수직 통합형 마이크로전자 패키지.
  7. 제1항에 있어서,
    상기 제2 마이크로전자 디바이스에 결합되고 상기 제2 마이크로전자 디바이스 위에 위치되고 상기 제2 마이크로전자 디바이스와 적어도 부분적으로 중첩되는 제3 마이크로전자 디바이스를 추가로 포함하는, 수직 통합형 마이크로전자 패키지.
  8. 제7항에 있어서,
    최상부 표면 및 상기 최상부 표면 반대편의 최하부 표면을 갖는 성형 층;
    상기 성형 층 내에 배치되고 상기 성형 층의 상기 최상부 표면과 상기 최하부 표면 사이에 완전하게 위치되는 상기 제1 마이크로전자 디바이스;
    상기 성형 층 내에 배치되고 상기 성형 층의 상기 최상부 표면과 상기 최하부 표면 사이에 적어도 부분적으로 위치되는 상기 제2 마이크로전자 디바이스; 및
    상기 성형 층의 상기 최상부 표면 위에 결합되는 상기 제3 마이크로전자 디바이스를 추가로 포함하는, 수직 통합형 마이크로전자 패키지.
  9. 제8항에 있어서, 상기 제2 마이크로전자 디바이스 및 상기 제3 마이크로전자 디바이스는 각각의 수동형 마이크로전자 디바이스들인, 수직 통합형 마이크로전자 패키지.
  10. 제8항에 있어서, 상기 제2 마이크로전자 디바이스 및 상기 제3 마이크로전자 디바이스는 각각 다른 수동형 마이크로전자 디바이스 및 능동형 마이크로전자 디바이스인, 수직 통합형 마이크로전자 패키지.
  11. 제8항에 있어서,
    상기 제1 마이크로전자 디바이스 및 상기 제3 마이크로전자 디바이스 둘 모두는 상기 기판의 상기 상부 표면을 향하도록 전면-하향 배향으로 있고,
    상기 제2 마이크로전자 디바이스는 재배선 층(redistribution layer)을 포함하는, 수직 통합형 마이크로전자 패키지.
  12. 제1항에 따른 상기 수직 통합형 마이크로전자 패키지를 포함하는 시스템-인-패키지(system-in-a-package)로서,
    상기 기판의 상기 상부 표면에 결합되는 제3 마이크로전자 디바이스; 및
    상기 제3 마이크로전자 디바이스의 상부 표면에 결합되고 상기 제3 마이크로전자 디바이스의 상기 상부 표면으로부터 멀어지게 연장되는 제3 와이어 본드 와이어들을 포함하고,
    상기 제3 마이크로전자 디바이스는 능동형 마이크로전자 디바이스인, 시스템-인-패키지.
  13. 수직 통합형 마이크로전자 패키지로서,
    상부 표면 및 상기 상부 표면 반대편의 하부 표면을 갖는 기판;
    상기 기판의 상기 상부 표면에 결합되는 제1 마이크로전자 디바이스 - 상기 제1 마이크로전자 디바이스는 수동형 마이크로전자 디바이스임 -;
    상기 기판의 상기 상부 표면에 결합되고 상기 기판의 상기 상부 표면으로부터 멀어지게 연장되는 제1 와이어 본드 와이어들;
    상기 제1 마이크로전자 디바이스의 상부 표면에 결합되고 상기 제1 마이크로전자 디바이스의 상기 상부 표면으로부터 멀어지게 연장되는 제2 와이어 본드 와이어들;
    상기 제2 와이어 본드 와이어들보다 높은 상기 제1 와이어 본드 와이어들의 제1 부분;
    상기 제1 와이어 본드 와이어들의 상기 제1 부분의 제1 상부 단부들에 결합되고 상기 제2 와이어 본드 와이어들의 상부 단부들에 결합되는 제2 마이크로전자 디바이스 - 상기 제2 마이크로전자 디바이스는 상기 제1 마이크로전자 디바이스 위에 위치되고, 상기 제1 마이크로전자 디바이스와 적어도 부분적으로 중첩됨 -; 및
    상기 제1 마이크로전자 디바이스의 상기 상부 표면에 결합되는 제2 상부 단부들을 갖는 상기 제1 와이어 본드 와이어들의 제2 부분을 포함하는, 수직 통합형 마이크로전자 패키지.
  14. 제13항에 있어서, 상기 제1 와이어 본드 와이어들 및 상기 제2 와이어 본드 와이어들 둘 모두에 대한 길이들을 둘러싸도록 배치되는, 최상부 표면 및 상기 최상부 표면 반대편의 최하부 표면을 갖는 성형 층을 추가로 포함하는, 수직 통합형 마이크로전자 패키지.
  15. 제14항에 있어서,
    상기 성형 층 내에 배치되고 상기 성형 층의 상기 최상부 표면과 상기 최하부 표면 사이에 완전하게 위치되는 상기 제1 마이크로전자 디바이스; 및
    상기 성형 층의 상기 최상부 표면 위에 결합되는 상기 제2 마이크로전자 디바이스를 추가로 포함하는, 수직 통합형 마이크로전자 패키지.
  16. 제13항에 있어서, 상기 제2 마이크로전자 디바이스에 결합되고 상기 제2 마이크로전자 디바이스 위에 위치되고 상기 제2 마이크로전자 디바이스와 적어도 부분적으로 중첩되는 제3 마이크로전자 디바이스를 추가로 포함하는, 수직 통합형 마이크로전자 패키지.
  17. 제16항에 있어서,
    최상부 표면 및 상기 최상부 표면 반대편의 최하부 표면을 갖는 성형 층;
    상기 성형 층 내에 배치되고 상기 성형 층의 상기 최상부 표면과 상기 최하부 표면 사이에 완전하게 위치되는 상기 제1 마이크로전자 디바이스;
    상기 성형 층 내에 배치되고 상기 성형 층의 상기 최상부 표면과 상기 최하부 표면 사이에 적어도 부분적으로 위치되는 상기 제2 마이크로전자 디바이스; 및
    상기 성형 층의 상기 최상부 표면 위에 결합되는 상기 제3 마이크로전자 디바이스를 추가로 포함하는, 수직 통합형 마이크로전자 패키지.
  18. 제17항에 있어서, 상기 제2 마이크로전자 디바이스 및 상기 제3 마이크로전자 디바이스는 각각의 수동형 마이크로전자 디바이스들인, 수직 통합형 마이크로전자 패키지.
  19. 제17항에 있어서, 상기 제2 마이크로전자 디바이스 및 상기 제3 마이크로전자 디바이스는 각각 다른 수동형 마이크로전자 디바이스 및 능동형 마이크로전자 디바이스인, 수직 통합형 마이크로전자 패키지.
  20. 제17항에 있어서,
    상기 제1 마이크로전자 디바이스 및 상기 제3 마이크로전자 디바이스 둘 모두는 상기 기판의 상기 상부 표면을 향하도록 전면-하향 배향으로 있고,
    상기 제2 마이크로전자 디바이스는 재배선 층을 포함하는, 수직 통합형 마이크로전자 패키지.
  21. 수직 통합형 마이크로전자 패키지로서,
    상부 표면 및 상기 상부 표면 반대편의 하부 표면을 갖는 제1 회로 플랫폼(circuit platform);
    상기 제1 회로 플랫폼의 상기 상부 표면에 결합되는 마이크로전자 디바이스;
    상기 제1 회로 플랫폼의 상기 상부 표면에 결합되고 상기 제1 회로 플랫폼의 상기 상부 표면으로부터 멀어지게 연장되는 제1 와이어 본드 와이어들;
    상기 마이크로전자 디바이스의 상부 표면에 결합되고 상기 마이크로전자 디바이스의 상기 상부 표면으로부터 멀어지게 연장되는 제2 와이어 본드 와이어들 - 상기 제2 와이어 본드 와이어들은 상기 제1 와이어 본드 와이어들보다 짧음 -; 및
    상기 제1 와이어 본드 와이어들 및 상기 제2 와이어 본드 와이어들의 상부 단부들에 결합되는 제2 회로 플랫폼 - 상기 제2 회로 플랫폼은 상기 제1 마이크로전자 디바이스 위에 위치되고, 상기 제1 마이크로전자 디바이스와 적어도 부분적으로 중첩됨 - 을 포함하는, 수직 통합형 마이크로전자 패키지.
  22. 제21항에 있어서, 상기 마이크로전자 디바이스는 전면-상향(face-up) 배향으로 있는, 수직 통합형 마이크로전자 패키지.
  23. 제22항에 있어서, 상기 제2 회로 플랫폼의 상부 표면에 결합되는 전면-하향 배향의 하나 이상의 수동형 또는 능동형 회로 디바이스를 추가로 포함하는, 수직 통합형 마이크로전자 패키지.
  24. 제22항에 있어서, 상기 제2 회로 플랫폼의 상부 표면에 결합되는 전면-상향 배향의 하나 이상의 수동형 또는 능동형 회로 디바이스를 추가로 포함하는, 수직 통합형 마이크로전자 패키지.
  25. 제22항에 있어서,
    제1 마이크로전자 디바이스인 상기 마이크로전자 디바이스;
    상기 제1 마이크로전자 디바이스의 상부 표면에 전면-상향 배향으로 결합되는 제2 마이크로전자 디바이스;
    상기 제2 마이크로전자 디바이스의 상부 표면에 결합되고 상기 제2 마이크로전자 디바이스의 상기 상부 표면으로부터 멀어지게 연장되는 제3 와이어 본드 와이어들 - 상기 제3 와이어 본드 와이어들은 상기 제2 와이어 본드 와이어들보다 짧음 -; 및
    상기 제3 와이어 본드의 상부 단부들에 결합되는 상기 제2 회로 플랫폼을 추가로 포함하는, 수직 통합형 마이크로전자 패키지.
  26. 제22항에 있어서, 제1 마이크로전자 디바이스 및 제2 마이크로전자 디바이스를 덮기 위한 그리고 상기 제1 와이어 본드 와이어들, 상기 제2 와이어 본드 와이어들, 및 제3 와이어 본드 와이어들의 수직 범위들(vertical extents)을 덮기 위한 유전체 재료의 성형 또는 댐 필링(dam filling) 층을 추가로 포함하는, 수직 통합형 마이크로전자 패키지.
  27. 제22항에 있어서,
    제1 마이크로전자 디바이스인 상기 마이크로전자 디바이스;
    상기 제1 와이어 본드 와이어들과 상기 제1 마이크로전자 디바이스의 상기 상부 표면 사이에서 상기 제1 마이크로전자 디바이스의 상기 상부 표면에 결합되는 제3 회로 플랫폼;
    상기 제3 회로 플랫폼의 상부 표면에 접합되는 상기 제1 와이어 본드 와이어들; 및
    상기 제3 회로 플랫폼의 상기 상부 표면에 전면-하향 배향으로 결합되는 제2 마이크로전자 디바이스를 추가로 포함하는, 수직 통합형 마이크로전자 패키지.
  28. 제27항에 있어서,
    상기 제1 회로 플랫폼의 상부 표면에 접합되고 상기 제3 회로 플랫폼의 상기 상부 표면에 결합되는 제3 와이어 본드 와이어들을 추가로 포함하는, 수직 통합형 마이크로전자 패키지.
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