JP6405440B2 - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP6405440B2
JP6405440B2 JP2017236563A JP2017236563A JP6405440B2 JP 6405440 B2 JP6405440 B2 JP 6405440B2 JP 2017236563 A JP2017236563 A JP 2017236563A JP 2017236563 A JP2017236563 A JP 2017236563A JP 6405440 B2 JP6405440 B2 JP 6405440B2
Authority
JP
Japan
Prior art keywords
electrode
transistor
layer
gate
thin film
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2017236563A
Other languages
English (en)
Other versions
JP2018085518A (ja
Inventor
宮入　秀和
秀和 宮入
剛 長多
剛 長多
山崎　舜平
舜平 山崎
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Energy Laboratory Co Ltd
Original Assignee
Semiconductor Energy Laboratory Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Family has litigation
First worldwide family litigation filed litigation Critical https://patents.darts-ip.com/?family=42116611&utm_source=google_patent&utm_medium=platform_link&utm_campaign=public_patent_search&patent=JP6405440(B2) "Global patent litigation dataset” by Darts-ip is licensed under a Creative Commons Attribution 4.0 International License.
Application filed by Semiconductor Energy Laboratory Co Ltd filed Critical Semiconductor Energy Laboratory Co Ltd
Publication of JP2018085518A publication Critical patent/JP2018085518A/ja
Application granted granted Critical
Publication of JP6405440B2 publication Critical patent/JP6405440B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02565—Oxide semiconducting materials not being Group 12/16 materials, e.g. ternary compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/34—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies not provided for in groups H01L21/0405, H01L21/0445, H01L21/06, H01L21/16 and H01L21/18 with or without impurities, e.g. doping materials
    • H01L21/46—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/428
    • H01L21/461—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/428 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/4763—Deposition of non-insulating, e.g. conductive -, resistive -, layers on insulating layers; After-treatment of these layers
    • H01L21/47635—After-treatment of these layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/34—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies not provided for in groups H01L21/0405, H01L21/0445, H01L21/06, H01L21/16 and H01L21/18 with or without impurities, e.g. doping materials
    • H01L21/46—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/428
    • H01L21/477—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
    • H01L27/1225—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer with semiconductor materials not belonging to the group IV of the periodic table, e.g. InGaZnO
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1251—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs comprising TFTs having a different architecture, e.g. top- and bottom gate TFTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/24—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only semiconductor materials not provided for in groups H01L29/16, H01L29/18, H01L29/20, H01L29/22
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41733—Source or drain electrodes for field effect devices for thin film transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/45—Ohmic electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66969—Multistep manufacturing processes of devices having semiconductor bodies not comprising group 14 or group 13/15 materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
    • H01L29/78621—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure with LDD structure or an extension or an offset region or characterised by the doping profile
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78645—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78645—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate
    • H01L29/78648—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate arranged on opposing sides of the channel

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Chemical & Material Sciences (AREA)
  • Thin Film Transistor (AREA)
  • Liquid Crystal (AREA)
  • Electroluminescent Light Sources (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)
  • Shift Register Type Memory (AREA)
  • Liquid Crystal Display Device Control (AREA)
  • Control Of Indicators Other Than Cathode Ray Tubes (AREA)
  • Electrochromic Elements, Electrophoresis, Or Variable Reflection Or Absorption Elements (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Control Of El Displays (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)

Description

酸化物半導体を用いる半導体装置及びその製造方法に関する。
液晶表示装置に代表されるように、ガラス基板等の平板に形成される薄膜トランジスタは
、アモルファスシリコン、多結晶シリコンによって作製されている。アモルファスシリコ
ンを用いた薄膜トランジスタは、電界効果移動度が低いもののガラス基板の大面積化に対
応することができ、一方、多結晶シリコンを用いた薄膜トランジスタは電界効果移動度が
高いものの、レーザアニール等の結晶化工程が必要であり、ガラス基板の大面積化には必
ずしも適応しないといった特性を有している。
これに対し、酸化物半導体を用いて薄膜トランジスタを作製し、電子デバイスや光デバイ
スに応用する技術が注目されている。例えば、酸化物半導体膜として酸化亜鉛、Ｉｎ−Ｇ
ａ−Ｚｎ−Ｏ系酸化物半導体を用いて薄膜トランジスタを作製し、画像表示装置のスイッ
チング素子などに用いる技術が特許文献１及び特許文献２で開示されている。
特開２００７−１２３８６１号公報 特開２００７−０９６０５５号公報
酸化物半導体にチャネル形成領域を設ける薄膜トランジスタは、アモルファスシリコンを
用いた薄膜トランジスタよりも高い電界効果移動度が得られている。酸化物半導体膜はス
パッタリング法などによって３００℃以下の温度で膜形成が可能であり、多結晶シリコン
を用いた薄膜トランジスタよりも製造工程が簡単である。
このような酸化物半導体を用いてガラス基板、プラスチック基板等に薄膜トランジスタを
形成し、液晶ディスプレイ、エレクトロルミネセンスディスプレイ又は電子ペーパ等の表
示装置への応用が期待されている。
また、表示装置の表示領域を大型化すると、画素数が増加し、ゲート線数、及び信号線数
が増加する。加えて、表示装置の高精細化に伴い、画素数が増加し、ゲート線数、及び信
号線数が増加する。ゲート線数、及び信号線数が増加すると、それらを駆動するための駆
動回路を有するＩＣチップをボンディング等により実装することが困難となり、製造コス
トが増大する。
そこで、画素部を駆動する駆動回路の少なくとも一部の回路に酸化物半導体を用いる薄膜
トランジスタを用い、製造コストを低減することを課題の一とする。
画素部を駆動する駆動回路の少なくとも一部の回路に酸化物半導体を用いる薄膜トランジ
スタを用いる場合、その薄膜トランジスタには、高い動特性（オン特性や周波数特性（ｆ
特性と呼ばれる））が要求される。高い動特性（オン特性）を有する薄膜トランジスタを
提供し、高速駆動することができる駆動回路を提供することを課題の一とする。
また、本発明の一態様は、チャネルに酸化物半導体層を用い、信頼性の高い薄膜トランジ
スタを備えた半導体装置を提供することを課題の一つとする。
酸化物半導体層の上下にゲート電極を設け、薄膜トランジスタのオン特性及び信頼性の向
上を実現する。
また、上下のゲート電極に加えるゲート電圧を制御することによって、しきい値電圧を制
御することができる。上下のゲート電極を導通させて同電位としてもよいし、上下のゲー
ト電極を別々の配線に接続させて異なる電位としてもよい。例えば、しきい値電圧をゼロ
またはゼロに近づけ、駆動電圧を低減することで消費電力の低下を図ることができる。ま
た、しきい値電圧を正としてエンハンスメント型トランジスタとして機能させることがで
きる。また、しきい値電圧を負としてデプレッション型トランジスタとして機能させるこ
ともできる。
例えば、エンハンスメント型トランジスタとデプレッション型トランジスタを組み合わせ
てインバータ回路（以下、ＥＤＭＯＳ回路という）を構成し、駆動回路に用いることがで
きる。駆動回路は、論理回路部と、スイッチ部またはバッファ部を少なくとも有する。論
理回路部は上記ＥＤＭＯＳ回路を含む回路構成とする。また、スイッチ部またはバッファ
部は、オン電流を多く流すことができる薄膜トランジスタを用いることが好ましく、デプ
レッション型トランジスタ、または酸化物半導体層の上下にゲート電極を有する薄膜トラ
ンジスタを用いる。
大幅に工程数を増やすことなく、同一基板上に異なる構造の薄膜トランジスタを作製する
こともできる。例えば、高速駆動させる駆動回路には、酸化物半導体層の上下にゲート電
極を有する薄膜トランジスタを用いてＥＤＭＯＳ回路を構成し、画素部には、酸化物半導
体層の下にのみゲート電極を有する薄膜トランジスタを用いてもよい。
なお、ｎチャネル型ＴＦＴのしきい値電圧が正の場合は、エンハンスメント型トランジス
タと定義し、ｎチャネル型ＴＦＴのしきい値電圧が負の場合は、デプレッション型トラン
ジスタと定義し、本明細書を通してこの定義に従うものとする。
また、酸化物半導体層の上方に設けるゲート電極の材料としては、特に導電膜であれば限
定されず、アルミニウム（Ａｌ）、銅（Ｃｕ）、チタン（Ｔｉ）、タンタル（Ｔａ）、タ
ングステン（Ｗ）、モリブデン（Ｍｏ）、クロム（Ｃｒ）、Ｎｄ（ネオジム）、Ｓｃ（ス
カンジウム）から選ばれた元素、または上述した元素を成分とする合金を用いる。また、
ゲート電極は、上述した元素を含む単層に限定されず、二層以上の積層を用いることがで
きる。
また、酸化物半導体層の上方に設けるゲート電極の材料として、画素電極と同じ材料（透
過型表示装置であれば、透明導電膜など）を用いることができる。例えば、画素部におい
て、薄膜トランジスタと電気的に接続する画素電極を形成する工程と同じ工程で、酸化物
半導体層の上方に設けるゲート電極を形成することができる。こうすることで大幅に工程
数を増やすことなく、酸化物半導体層の上下にゲート電極を設けた薄膜トランジスタを形
成することができる。また、酸化物半導体層の上方にゲート電極を設けることによって、
薄膜トランジスタの信頼性を調べるためのバイアス−熱ストレス試験（以下、ＢＴ試験と
いう）において、ＢＴ試験前後における薄膜トランジスタのしきい値電圧の変化量を低減
することができる。即ち、酸化物半導体層の上方にゲート電極を設けることによって、信
頼性を向上することができる。
本明細書で開示する発明の構成は、絶縁表面上に第１のゲート電極と、第１のゲート電極
上に第１の絶縁層と、第１の絶縁層上に酸化物半導体層と、酸化物半導体層上にソース電
極またはドレイン電極と、ソース電極またはドレイン電極を覆う第２の絶縁層と、第２の
絶縁層上に第２のゲート電極とを有し、酸化物半導体層は、ソース電極またはドレイン電
極と重なる領域よりも膜厚の薄い領域を有し、第２の絶縁層は、酸化物半導体層の膜厚の
薄い領域と接することを特徴とする半導体装置である。
上記構成は、上記課題の少なくとも一つを解決する。
上記構成において、第２のゲート電極の幅は、第１のゲート電極の幅よりも広くすること
で酸化物半導体層全体に第２のゲート電極からゲート電圧を印加することができる。
或いは、上記構成において、第１のゲート電極の幅は、第２のゲート電極の幅よりも狭く
することで、ソース電極またはドレイン電極と重なる面積を縮小して寄生容量を小さくす
ることができる。さらに、第１のゲート電極の幅は、酸化物半導体層の膜厚の薄い領域の
幅よりも広く、第２のゲート電極の幅は、酸化物半導体層の膜厚の薄い領域の幅よりも狭
くすることで、ソース電極またはドレイン電極と重ならないようにして寄生容量を更に低
減する構成としてもよい。
また、他の発明の構成は、画素部と駆動回路とを有し、画素部は、少なくとも第１の酸
化物半導体層を有する第１の薄膜トランジスタを有し、駆動回路は、少なくとも第２の酸
化物半導体層を有する第２の薄膜トランジスタと、第３の酸化物半導体層を有する第３の
薄膜トランジスタとを有するＥＤＭＯＳ回路を有し、第３の薄膜トランジスタは、第３の
酸化物半導体層の下方に第１のゲート電極と、第３の酸化物半導体層の上方に第２のゲー
ト電極とを有する半導体装置である。
上記構成において、画素部の第１の薄膜トランジスタは画素電極と電気的に接続し、画素
電極は、駆動回路の第２のゲート電極と同じ材料とすることで、工程数を増やすことなく
作製することができる。
上記構成において、画素部の第１の薄膜トランジスタは画素電極と電気的に接続し、画素
電極は、駆動回路の第２のゲート電極と異なる材料とし、例えば、画素電極を透明導電膜
とし、第２のゲート電極をアルミニウム膜とすることで、駆動回路の第２のゲート電極の
低抵抗化を図ることができる。
また、駆動回路の第３の酸化物半導体層は、第１の絶縁層を介して第１のゲート電極と重
なり、且つ、第２の絶縁層を介して第２のゲート電極と重なる、所謂、デュアルゲート構
造である。
また、駆動回路を有する半導体装置としては、液晶表示装置の他に、発光素子を用いた発
光表示装置や、電気泳動表示素子を用いた電子ペーパーとも称される表示装置が挙げられ
る。
なお、本明細書中における表示装置とは、画像表示デバイス、発光デバイス、もしくは光
源（照明装置含む）を指す。また、コネクター、例えばＦＰＣ（Ｆｌｅｘｉｂｌｅ ｐｒ
ｉｎｔｅｄ ｃｉｒｃｕｉｔ）もしくはＴＡＢ（Ｔａｐｅ Ａｕｔｏｍａｔｅｄ Ｂｏｎ
ｄｉｎｇ）テープもしくはＴＣＰ（Ｔａｐｅ Ｃａｒｒｉｅｒ Ｐａｃｋａｇｅ）が取り
付けられたモジュール、ＴＡＢテープやＴＣＰの先にプリント配線板が設けられたモジュ
ール、または表示素子にＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）方式によりＩＣ（集積回
路）が直接実装されたモジュールも全て表示装置に含むものとする。
発光素子を用いた発光表示装置においては、画素部に複数の薄膜トランジスタを有し、画
素部において、ある薄膜トランジスタのゲート電極と他のトランジスタのソース配線、或
いはドレイン配線を電気的に接続させる箇所を有している。
また、薄膜トランジスタは静電気などにより破壊されやすいため、ゲート線またはソース
線に対して、駆動回路保護用の保護回路を同一基板上に設けることが好ましい。保護回路
は、酸化物半導体を用いた非線形素子を用いて構成することが好ましい。
本明細書中で用いる酸化物半導体は、ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０）で表記される薄
膜を形成し、その薄膜を半導体層として用いた薄膜トランジスタを作製する。なお、Ｍは
、Ｇａ、Ｆｅ、Ｎｉ、Ｍｎ及びＣｏから選ばれた一の金属元素又は複数の金属元素を示す
。例えばＭとして、Ｇａの場合があることの他、ＧａとＮｉ又はＧａとＦｅなど、Ｇａ以
外の上記金属元素が含まれる場合がある。また、上記酸化物半導体において、Ｍとして含
まれる金属元素の他に、不純物元素としてＦｅ、Ｎｉその他の遷移金属元素、又は該遷移
金属の酸化物が含まれているものがある。本明細書においては、この薄膜をＩｎ−Ｇａ−
Ｚｎ−Ｏ系非単結晶膜とも呼ぶ。
Ｉｎ−Ｇａ−Ｚｎ−Ｏ系非単結晶膜は、スパッタ法で成膜した後、２００℃〜５００℃、
代表的には３００〜４００℃で１０分〜１００分加熱を行った。なお、分析したＩｎ−Ｇ
ａ−Ｚｎ−Ｏ系非単結晶膜の結晶構造は、アモルファス構造がＸＲＤの分析では観察され
る。
Ｉｎ−Ｇａ−Ｚｎ−Ｏ系非単結晶膜で代表される酸化物半導体は、エネルギーギャップ（
Ｅｇ）が広い材料であるため、酸化物半導体層の上下に２つのゲート電極を設けてもオフ
電流の増大を抑えることができる。
なお、第１、第２として付される序数詞は便宜上用いるものであり、工程順又は積層順を
示すものではない。また、本明細書において発明を特定するための事項として固有の名称
を示すものではない。
ゲート線駆動回路またはソース線駆動回路などの周辺回路、または画素部に、上下を２つ
のゲート電極に挟まれた酸化物半導体を用いた薄膜トランジスタで形成することにより、
製造コストを低減する。
また、上下を２つのゲート電極に挟まれた酸化物半導体を用いた薄膜トランジスタによっ
て、ＢＴ試験において、ＢＴ試験前後における薄膜トランジスタのしきい値電圧の変化量
を低減することができる。即ち、上下を２つのゲート電極に挟まれた酸化物半導体を用い
た薄膜トランジスタによって、信頼性を向上することができる。
（Ａ）実施の形態１の表示装置の一例を示す断面図、（Ｂ）実施の形態１の表示装置の他の一例を示す断面図、（Ｃ）実施の形態１の表示装置の他の一例を示す断面図。 （Ａ）実施の形態２の半導体装置の断面図、（Ｂ）等価回路図、（Ｃ）上面図。 実施の形態３の表示装置の全体を説明するブロック図。 実施の形態３の表示装置における配線、入力端子等の配置を説明する図。 シフトレジスタ回路の構成を説明するブロック図。 フリップフロップ回路の一例を示す図。 フリップフロップ回路のレイアウト図（上面図）を示す図。 シフトレジスタ回路の動作を説明するためのタイミングチャートを示す図。 実施の形態４の半導体装置の作製方法を説明する図。 実施の形態４の半導体装置の作製方法を説明する図。 実施の形態４の半導体装置の作製方法を説明する図。 実施の形態４の半導体装置の作製方法を説明する図。 実施の形態４の半導体装置の作製方法を説明する図。 実施の形態４の半導体装置を説明する図。 実施の形態４の半導体装置を説明する図。 実施の形態４の半導体装置を説明する図。 実施の形態５の半導体装置を説明する断面図。 実施の形態６の半導体装置の画素等価回路を説明する図。 実施の形態６の半導体装置を説明する断面図。 実施の形態６の半導体装置を説明する上面図及び断面図。 実施の形態７の半導体装置を説明する上面図及び断面図。 実施の形態７の半導体装置を説明する断面図。 電子機器の一例を示す外観図。 テレビジョン装置およびデジタルフォトフレームの例を示す外観図。 携帯電話機の一例を示す外観図。 実施の形態９の半導体装置を説明する断面図。
本実施形態について、以下に説明する。但し、本発明は以下の説明に限定されず、本発
明の趣旨及びその範囲から逸脱することなくその形態及び詳細をさまざまに変更し得るこ
とは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内
容に限定して解釈されるものではない。
（実施の形態１）
図１（Ａ）に駆動回路に用いる第１の薄膜トランジスタ４３０と、画素部に用いる第２の
薄膜トランジスタ１７０とを同一基板上に設ける例を示す。なお、図１（Ａ）は表示装置
の断面図の一例である。
画素部と駆動回路は、同一基板上に形成し、画素部においては、マトリクス状に配置した
エンハンスメント型トランジスタである第２の薄膜トランジスタ１７０を用いて画素電極
１１０への電圧印加のオンオフを切り替える。この画素部に配置する第２の薄膜トランジ
スタ１７０は、酸化物半導体層１０３を用いており、第２の薄膜トランジスタの電気特性
は、ゲート電圧±２０Ｖにおいて、オンオフ比が１０９以上であるため表示のコントラス
トを向上させることができ、さらにリーク電流が少ないため低消費電力駆動を実現するこ
とができる。オンオフ比とは、オフ電流とオン電流の比率（ＩＯＮ／ＩＯＦＦ）であり、
大きいほどスイッチング特性に優れていると言え、表示のコントラスト向上に寄与する。
なお、オン電流とは、トランジスタがオン状態のときに、ソース電極とドレイン電極の間
に流れる電流をいう。また、オフ電流とは、トランジスタがオフ状態のときに、ソース電
極とドレイン電極の間に流れる電流をいう。例えば、ｎ型のトランジスタの場合には、ゲ
ート電圧がトランジスタのしきい値電圧よりも低いときにソース電極とドレイン電極との
間に流れる電流である。このように、高コントラスト、及び低消費電力駆動を実現するた
めには、画素部にエンハンスメント型トランジスタを用いることが好ましい。
駆動回路においては、酸化物半導体層４０５の下方に第１のゲート電極４０１と、酸化物
半導体層４０５の上方に第２のゲート電極４７０とを有する薄膜トランジスタ４３０を少
なくとも一つ用いる。この第２のゲート電極４７０はバックゲート電極とも呼べる。バッ
クゲート電極を形成することによって、薄膜トランジスタの信頼性を調べるためのバイア
ス−熱ストレス試験（以下、ＢＴ試験という）において、ＢＴ試験前後における薄膜トラ
ンジスタのしきい値電圧の変化量を低減することができる。
この薄膜トランジスタ４３０の構造を図１（Ａ）を用いて説明する。絶縁表面を有する基
板４００上に設けられた第１のゲート電極４０１は、第１のゲート絶縁層４０３に覆われ
、第１のゲート電極４０１と重なる第１のゲート絶縁層４０３上には酸化物半導体層４０
５を有する。酸化物半導体層４０５上には、第１配線４０９または第２配線４１０が設け
られる。酸化物半導体層４０５は、ソース電極またはドレイン電極として機能する第１配
線４０９または第２配線４１０と重なる領域の膜厚よりも膜厚の薄い領域を有している。
この酸化物半導体層４０５における膜厚の薄い領域上に接して第２のゲート絶縁層４１２
を有する。また、第２のゲート絶縁層４１２上に第２のゲート電極４７０を有する。
酸化物半導体層４０５は、例えば、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：１とした
ターゲット（Ｉｎ：Ｇａ：Ｚｎ＝１：１：０．５）を用い、スパッタ法でのアルゴンガス
流量を１０ｓｃｃｍ、酸素を５ｓｃｃｍとする条件で成膜する。また、酸化物半導体層４
０５と第１配線４０９との間にはｎ＋層４０６ａを設け、酸化物半導体層４０５と第２配
線４１０との間にはｎ＋層４０６ｂを設ける。
本実施の形態では、ソース領域又はドレイン領域として機能するｎ＋層４０６ａ、４０６
ｂ、は、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系非単結晶膜であり、酸化物半導体層４０５の成膜条件と
は異なる成膜条件で形成され、より低抵抗な酸化物半導体層である。例えば、スパッタ法
でのアルゴンガス流量を４０ｓｃｃｍとした条件で得られる酸化物半導体層で形成したｎ
＋層４０６ａ、４０６ｂは、ｎ型の導電型を有し、活性化エネルギー（ΔＥ）が０．０１
ｅＶ以上０．１ｅＶ以下である。なお、本実施の形態では、ｎ＋層４０６ａ、４０６ｂは
、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系非単結晶膜であり、少なくともアモルファス成分を含んでいる
ものとする。ｎ＋層４０６ａ、４０６ｂは非晶質構造の中に結晶粒（ナノクリスタル）を
含む場合がある。このｎ＋層４０６ａ、４０６ｂ中の結晶粒（ナノクリスタル）は直径１
ｎｍ〜１０ｎｍ、代表的には２ｎｍ〜４ｎｍ程度である。
また、第１のゲート電極４０１と第２のゲート電極４７０とを電気的に接続して同電位と
してもよい。同電位とすると、酸化物半導体層の上下からゲート電圧を印加することがで
きるため、オン状態において流れる電流を大きくすることができる。
また、しきい値電圧をマイナスにシフトするための制御信号線を第１のゲート電極４０１
、或いは第２のゲート電極４７０のいずれか一方と電気的に接続することによってデプレ
ッション型のＴＦＴとすることができる。
また、しきい値電圧をプラスにシフトするための制御信号線を第１のゲート電極４０１、
或いは第２のゲート電極４７０のいずれか一方と電気的に接続することによってエンハン
スメント型のＴＦＴとすることができる。
また、駆動回路に用いる２つの薄膜トランジスタの組み合わせは特に限定されず、１つの
ゲート電極を有する薄膜トランジスタをデプレッション型ＴＦＴとして用い、２つのゲー
ト電極を有する薄膜トランジスタをエンハンスメント型ＴＦＴとして用いてもよい。その
場合には、画素部の薄膜トランジスタとして、ゲート電極を酸化物半導体層の上下にそれ
ぞれ有する構造とする。
また、画素部の薄膜トランジスタとして、ゲート電極を酸化物半導体層の上下にそれぞれ
有する構造とし、駆動回路のエンハンスメント型ＴＦＴとして、ゲート電極を酸化物半導
体層の上下にそれぞれ有する構造とし、駆動回路のデプレッション型ＴＦＴとしてゲート
電極を酸化物半導体層の上下にそれぞれ有する構造としてもよい。その場合には、しきい
値電圧を制御するための制御信号線を上下どちらか一方のゲート電極に電気的に接続させ
、その接続したゲート電極がしきい値を制御する構成とする。
なお、図１（Ａ）においては、第２のゲート電極４７０は、画素部の画素電極１１０と同
じ材料、例えば透過型の液晶表示装置であれば、透明導電膜を用いて工程数を低減してい
るが、特に限定されない。また、第２のゲート電極４７０の幅は、第１のゲート電極４０
１の幅よりも広く、さらに酸化物半導体層の幅よりも広い例を示しているが特に限定され
ない。なお、第１のゲート電極４０１は、酸化物半導体層の膜厚の薄い領域の幅よりも広
い。
第２のゲート電極の材料及び幅が図１（Ａ）と異なる例を図１（Ｂ）に示す。また、図１
（Ｂ）は有機発光素子或いは無機発光素子と接続する第２の薄膜トランジスタ１７０を画
素部に有する表示装置の例である。
図１（Ｂ）においては、薄膜トランジスタ４３２の第２のゲート電極として機能する電極
４７１の材料は金属材料（アルミニウム（Ａｌ）や銅（Ｃｕ）、チタン（Ｔｉ）、タンタ
ル（Ｔａ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、クロム（Ｃｒ）、ネオジム（Ｎ
ｄ）、スカンジウム（Ｓｃ）から選ばれた元素、または上述した元素を成分とする合金）
を用い、断面における電極４７１の幅は図１（Ａ）の第２のゲート電極４７０よりも狭い
。また、電極４７１の幅は酸化物半導体層の幅よりも狭い。幅を狭くすることによって第
１配線４０９、及び第２配線４１０と第２のゲート絶縁層４１２を介して重なる面積を低
減することができ、寄生容量を小さくすることができる。ただし、図１（Ｂ）においては
、電極４７１の幅は、酸化物半導体層の膜厚の薄い領域の幅よりも広い。
発光素子は、少なくとも第１の電極４７２と発光層４７５と第２の電極４７４とを有する
。図１（Ｂ）においては、電極４７１は、画素部の第１の電極４７２と同じ材料、例えば
、アルミニウムなどを用いて工程数を低減しているが、特に限定されない。また、図１（
Ｂ）において絶縁層４７３は、隣り合う画素の第１の電極との絶縁を図るための隔壁とし
て機能する。
また、第２のゲート電極の材料及び幅が図１（Ａ）と異なる例を図１（Ｃ）に示す。図１
（Ｃ）においては、薄膜トランジスタ４３３の第２のゲート電極として機能する電極４７
６の材料は金属材料（アルミニウム（Ａｌ）や銅（Ｃｕ）、チタン（Ｔｉ）、タンタル（
Ｔａ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、クロム（Ｃｒ）、ネオジム（Ｎｄ）
、スカンジウム（Ｓｃ）から選ばれた元素、または上述した元素を成分とする合金）を用
い、断面における第２のゲート電極の幅は図１（Ｂ）よりも狭い。図１（Ｂ）よりもさら
に幅を狭くすることによって第１配線４０９、及び第２配線４１０と第２のゲート絶縁層
４１２を介して重ならないようにすることができ、さらに寄生容量を小さくすることがで
きる。図１（Ｃ）に示す電極４７６の幅は、酸化物半導体層の膜厚の薄い領域の幅よりも
狭い。このように狭い幅の電極４７６を形成する場合には、ウェットエッチングなどを用
いてレジストマスク端部よりも内側に電極４７６の両端が位置する工程とすることが好ま
しい。ただし、図１（Ｃ）においては画素電極１１０と異なる金属材料を用いるため、電
極４７６の形成のためのフォトリソグラフィー工程が１回増加し、マスク数も１枚追加す
ることとなる。
液晶表示装置や発光表示装置や電子ペーパーに用いるゲート線駆動回路またはソース線駆
動回路などの周辺回路、または画素部に対して、上下を２つのゲート電極に挟まれた酸化
物半導体を用いた薄膜トランジスタを用い、高速駆動や、低消費電力化を図ることができ
る。また、工程数を大幅に増加させることなく、同一基板上に画素部と駆動回路との両方
を設けることができる。同一基板上に、画素部以外の様々な回路を設けることにより、表
示装置の製造コストを低減することができる。
（実施の形態２）
実施の形態１では駆動回路の薄膜トランジスタとして一つの薄膜トランジスタを説明した
が、ここでは、２つのｎチャネル型の薄膜トランジスタを用いて駆動回路のインバータ回
路を構成する例を基に以下に説明する。図２（Ａ）に示す薄膜トランジスタは、実施の形
態１の図１（Ａ）に示した薄膜トランジスタ４３０と同一であるため、同じ部分には同じ
符号を用いて説明する。
画素部を駆動するための駆動回路は、インバータ回路、容量、抵抗などを用いて構成する
。２つのｎチャネル型ＴＦＴを組み合わせてインバータ回路を形成する場合、エンハンス
メント型トランジスタとデプレッション型トランジスタとを組み合わせて形成する場合（
以下、ＥＤＭＯＳ回路という）と、エンハンスメント型ＴＦＴ同士で形成する場合（以下
、ＥＥＭＯＳ回路という）がある。
駆動回路のインバータ回路の断面構造を図２（Ａ）に示す。なお、図２に示す薄膜トラン
ジスタ４３０、第２の薄膜トランジスタ４３１は、ボトムゲート型薄膜トランジスタであ
り、半導体層上にソース領域又はドレイン領域を介して配線が設けられている薄膜トラン
ジスタの例である。
図２（Ａ）において、基板４００上に第１のゲート電極４０１及びゲート電極４０２を設
ける。第１のゲート電極４０１及びゲート電極４０２の材料は、モリブデン、チタン、ク
ロム、タンタル、タングステン、アルミニウム、銅、ネオジム、スカンジウム等の金属材
料又はこれらを主成分とする合金材料を用いて、単層で又は積層して形成することができ
る。
例えば、第１のゲート電極４０１及びゲート電極４０２の２層の積層構造としては、アル
ミニウム層上にモリブデン層が積層された二層の積層構造、または銅層上にモリブデン層
を積層した二層構造、または銅層上に窒化チタン層若しくは窒化タンタル層を積層した二
層構造、窒化チタン層とモリブデン層とを積層した二層構造とすることが好ましい。３層
の積層構造としては、タングステン層または窒化タングステン層と、アルミニウムとシリ
コンの合金またはアルミニウムとチタンの合金と、窒化チタン層またはチタン層とを積層
した積層とすることが好ましい。
また、第１のゲート電極４０１及びゲート電極４０２を覆う第１のゲート絶縁層４０３上
には、酸化物半導体層４０５と、第２の酸化物半導体層４０７とを設ける。
酸化物半導体層４０５上には第１配線４０９、及び第２配線４１０を設け、第２の配線４
１０は、第１のゲート絶縁層４０３に形成されたコンタクトホール４０４を介してゲート
電極４０２と直接接続する。また、第２の酸化物半導体層４０７上には第３配線４１１を
設ける。
薄膜トランジスタ４３０は、第１のゲート電極４０１と、第１のゲート絶縁層４０３を介
して第１のゲート電極４０１と重なる酸化物半導体層４０５とを有し、第１配線４０９は
、負の電圧ＶＤＬが印加される電源線（負電源線）である。この電源線は、接地電位の電
源線（接地電源線）としてもよい。
また、第２の薄膜トランジスタ４３１は、ゲート電極４０２と、第１のゲート絶縁層４０
３を介してゲート電極４０２と重なる第２の酸化物半導体層４０７とを有し、第３配線４
１１は、正の電圧ＶＤＨが印加される電源線（正電源線）である。
また、第２の酸化物半導体層４０７と第２配線４１０との間にはｎ＋層４０８ａを設け、
第２の酸化物半導体層４０７と第３配線４１１との間にはｎ＋層４０８ｂを設ける。
また、駆動回路のインバータ回路の上面図を図２（Ｃ）に示す。図２（Ｃ）において、鎖
線Ｚ１−Ｚ２で切断した断面が図２（Ａ）に相当する。
また、ＥＤＭＯＳ回路の等価回路を図２（Ｂ）に示す。図２（Ａ）に示す回路接続は、図
２（Ｂ）に相当し、薄膜トランジスタ４３０をエンハンスメント型のｎチャネル型トラン
ジスタとし、第２の薄膜トランジスタ４３１をデプレッション型のｎチャネル型トランジ
スタとする例である。
薄膜トランジスタ４３０をエンハンスメント型のｎチャネル型トランジスタとするため、
本実施の形態では、酸化物半導体層４０５上に第２のゲート絶縁層４１２と、該第２のゲ
ート絶縁層４１２上に第２のゲート電極４７０を設け、第２のゲート電極４７０に印加す
る電圧によって薄膜トランジスタ４３０のしきい値制御を行う。
また、第２のゲート絶縁層４１２は、第２の酸化物半導体層４０７を覆う保護層としても
機能する。
なお、図２（Ａ）及び図２（Ｃ）では、第２の配線４１０は、第１のゲート絶縁層４０３
に形成されたコンタクトホール４０４を介してゲート電極４０２と直接接続する例を示し
たが、特に限定されず、接続電極を別途設けて第２の配線４１０とゲート電極４０２とを
電気的に接続させてもよい。
また、本実施の形態は、実施の形態１と自由に組み合わせることができる。
（実施の形態３）
本実施の形態では、表示装置について、ブロック図等を参照して説明する。
図３（Ａ）は、アクティブマトリクス型液晶表示装置のブロック図の一例を示す。図３
（Ａ）に示す液晶表示装置は、基板３００上に表示素子を備えた画素を複数有する画素部
３０１と、各画素のゲート電極に接続された走査線を制御する走査線駆動回路３０２と、
選択された画素へのビデオ信号の入力を制御する信号線駆動回路３０３と、を有する。
図３（Ｂ）は、アクティブマトリクス型発光表示装置のブロック図の一例を示す。図３
（Ｂ）に示す発光表示装置は、基板３１０上に表示素子を備えた画素を複数有する画素部
３１１と、各画素のゲート電極に接続された走査線を制御する第１の走査線駆動回路３１
２及び第２の走査線駆動回路３１３と、選択された画素へのビデオ信号の入力を制御する
信号線駆動回路３１４と、を有する。一つの画素にスイッチング用ＴＦＴ（Ｔｈｉｎ Ｆ
ｉｌｍ Ｔｒａｎｓｉｓｔｏｒ。以下、ＴＦＴという。）と電流制御用ＴＦＴの２つを配
置する場合、図３（Ｂ）に示す発光表示装置では、スイッチング用ＴＦＴのゲート電極に
接続された第１の走査線に入力される信号を第１の走査線駆動回路３１２で生成し、電流
制御用ＴＦＴのゲート電極に接続された第２の走査線に入力される信号を第２の走査線駆
動回路３１３で生成する。ただし、第１の走査線に入力される信号と、第２の走査線に入
力される信号とを、一の走査線駆動回路で生成する構成としても良い。また、例えば、ス
イッチング素子が有するＴＦＴの数によって、スイッチング素子の動作を制御するのに用
いられる第１の走査線が、各画素に複数設けられていてもよい。この場合、複数の第１の
走査線に入力される信号を、全て１つの走査線駆動回路で生成しても良いし、複数の走査
線駆動回路を設けてこれらの各々で生成しても良い。
なお、ここでは、走査線駆動回路３０２、第１の走査線駆動回路３１２、第２の走査線
駆動回路３１３、及び信号線駆動回路３０３、３１４を表示装置に作製する形態を示した
が、走査線駆動回路３０２、第１の走査線駆動回路３１２、または第２の走査線駆動回路
３１３の一部をＩＣ等の半導体装置で実装してもよい。また、信号線駆動回路３０３、３
１４の一部をＩＣ等の半導体装置で実装してもよい。
図４は、表示装置を構成する、信号入力端子３２１、走査線３２３、信号線３２４、非
線形素子を含む保護回路及び画素部の位置関係を説明する図である。絶縁表面を有する基
板３２０上には走査線３２３と信号線３２４が交差して配置され、画素部３２７が構成さ
れている。なお、画素部３２７は、図３に示す画素部３０１と画素部３１１に相当する。
画素部３０１は、信号線駆動回路３０３から列方向に伸張して配置された複数の信号線
Ｓ１〜Ｓｍ（図示せず。）により信号線駆動回路３０３と接続され、走査線駆動回路３０
２から行方向に伸張して配置された複数の走査線Ｇ１〜Ｇｎ（図示せず。）により走査線
駆動回路３０２と接続され、信号線Ｓ１〜Ｓｍ並びに走査線Ｇ１〜Ｇｎに対応してマトリ
クス状に配置された複数の画素（図示せず。）を有する。そして、各画素は、信号線Ｓｊ
（信号線Ｓ１〜Ｓｍのうちいずれか一）、走査線Ｇｉ（走査線Ｇ１〜Ｇｎのうちいずれか
一）と接続される。
画素部３２７は複数の画素３２８がマトリクス状に配列して構成されている。画素３２
８は、走査線３２３と信号線３２４に接続する画素ＴＦＴ３２９、保持容量部３３０、画
素電極３３１を含んで構成されている。
ここで示す画素構成において、保持容量部３３０では、一方の電極と画素ＴＦＴ３２９
が接続され、他方の電極と容量線３３２が接続される場合を示している。また、画素電極
３３１は表示素子（液晶素子、発光素子、コントラスト媒体（電子インク）等）を駆動す
る一方の電極を構成する。これらの表示素子の他方の電極はコモン端子３３３に接続され
ている。
保護回路は、画素部３２７と、信号線入力端子３２２との間に配設されている。また、
走査線駆動回路と、画素部３２７の間に配設されている。本実施の形態では、複数の保護
回路を配設して、走査線３２３、信号線３２４及び容量バス線３３７に静電気等によりサ
ージ電圧が印加され、画素ＴＦＴ３２９等が破壊されないように構成されている。そのた
め、保護回路にはサージ電圧が印加されたときに、コモン配線に電荷を逃がすように構成
されている。
本実施の形態では、走査線３２３側に保護回路３３４、信号線３２４側に保護回路３３
５、容量バス線３３７に保護回路３３６を配設する例を示している。ただし、保護回路の
配設位置はこれに限定されない。また、走査線駆動回路をＩＣ等の半導体装置で実装しな
い場合は、走査線３２３側に保護回路３３４を設けなくとも良い。
これらの回路の各々に実施の形態１または実施の形態２に示したＴＦＴを用いることで
、以下の利点がある。
駆動回路は、論理回路部と、スイッチ部またはバッファ部とに大別される。論理回路部
に設けるＴＦＴは閾値電圧を制御することが可能な構成であるとよい。一方で、スイッチ
部またはバッファ部に設けるＴＦＴはオン電流が大きいことが好ましい。実施の形態１ま
たは実施の形態２に示したＴＦＴを有する駆動回路を設けることで、論理回路部に設ける
ＴＦＴの閾値電圧の制御が可能となり、スイッチ部またはバッファ部に設けるＴＦＴのオ
ン電流を大きくすることが可能となる。更には、駆動回路が占有する面積を小さくし、狭
額縁化にも寄与する。
また、走査線駆動回路を構成するシフトレジスタ回路について以下に説明する。図５に示
すシフトレジスタ回路は、フリップフロップ回路３５１を複数有し、制御信号線３５２、
制御信号線３５３、制御信号線３５４、制御信号線３５５、制御信号線３５６、及びリセ
ット線３５７を有する。
図５のシフトレジスタ回路に示すように、フリップフロップ回路３５１では、初段の入
力端子ＩＮに、制御信号線３５２を介して、スタートパルスＳＳＰが入力され、次段以降
の入力端子ＩＮに前段のフリップフロップ回路３５１の出力信号端子ＳＯＵＴが接続され
ている。また、Ｎ段目（Ｎは自然数である。）のリセット端子ＲＥＳは、（Ｎ＋３）段目
のフリップフロップ回路の出力信号端子Ｓｏｕｔとリセット線３５７を介して接続されて
いる。Ｎ段目のフリップフロップ回路３５１のクロック端子ＣＬＫには、制御信号線３５
３を介して、第１のクロック信号ＣＬＫ１が入力されると仮定すると、（Ｎ＋１）段目の
フリップフロップ回路３５１のクロック端子ＣＬＫには、制御信号線３５４を介して、第
２のクロック信号ＣＬＫ２が入力される。また、（Ｎ＋２）段目のフリップフロップ回路
３５１のクロック端子ＣＬＫには、制御信号線３５５を介して、第３のクロック信号ＣＬ
Ｋ３が入力される。また、（Ｎ＋３）段目のフリップフロップ回路３５１のクロック端子
ＣＬＫには、制御信号線３５６を介して、第４のクロック信号ＣＬＫ４が入力される。そ
して、（Ｎ＋４）段目のフリップフロップ回路３５１のクロック端子ＣＬＫには、制御信
号線３５３を介して、第１のクロック信号ＣＬＫ１が入力される。また、Ｎ段目のフリッ
プフロップ回路３５１は、ゲート出力端子Ｇｏｕｔより、Ｎ段目のフリップフロップ回路
の出力ＳＲｏｕｔＮを出力する。
なお、フリップフロップ回路３５１と、電源及び電源線との接続を図示していないが、
各フリップフロップ回路３５１には電源線を介して電源電位Ｖｄｄ及び電源電位ＧＮＤが
供給されている。
なお、本明細書で説明する電源電位は、基準電位を０Ｖとした場合の、電位差に相当す
る。そのため、電源電位のことを電源電圧、または電源電圧のことを電源電位と呼ぶこと
もある。
なお、本明細書において、ＡとＢとが接続されている、とは、ＡとＢとが直接接続され
ているものの他、電気的に接続されているものを含むものとする。ここで、ＡとＢとが電
気的に接続されているとは、ＡとＢとの間に何らかの電気的作用を有する対象物が存在す
るとき、対象物を介してＡとＢとが概略同一ノードとなる場合を表すものとする。具体的
には、ＴＦＴのようなスイッチング素子を介してＡとＢとが接続され、該スイッチング素
子の導通によって、ＡとＢとが概略同電位となる場合や、抵抗素子を介してＡとＢとが接
続され、該抵抗素子の両端に発生する電位差が、ＡとＢとを含む回路の動作に影響しない
程度となっている場合等、回路動作を考えた場合にＡとＢとを同一ノードとして捉えて差
し支えない状態である場合を表す。
次に、図６に、図５で示したシフトレジスタ回路が有するフリップフロップ回路３５１
の一形態を示す。図６に示すフリップフロップ回路３５１は、論理回路部３６１と、スイ
ッチ部３６２と、を有する。論理回路部３６１は、ＴＦＴ３６３乃至ＴＦＴ３６８を有す
る。また、スイッチ部３６２は、ＴＦＴ３６９乃至ＴＦＴ３７２を有している。なお論理
回路部とは、外部より入力される信号に応じて後段の回路であるスイッチ部に出力する信
号を切り替えるための回路である。また、スイッチ部とは、外部及び制御回路部から入力
される信号に応じてスイッチとなるＴＦＴのオンまたはオフの切り替え、当該ＴＦＴのサ
イズ及び構造に応じた電流を出力するための回路である。
フリップフロップ回路３５１において、入力端子ＩＮはＴＦＴ３６４のゲート端子、及
びＴＦＴ３６７のゲート端子に接続されている。リセット端子ＲＥＳは、ＴＦＴ３６３の
ゲート端子に接続されている。クロック端子ＣＬＫは、ＴＦＴ３６９の第１端子、及びＴ
ＦＴ３７１の第１端子に接続されている。電源電位Ｖｄｄが供給される電源線は、ＴＦＴ
３６４の第１端子、並びにＴＦＴ３６６のゲート端子及び第２端子に接続されている。電
源電位ＧＮＤが供給される電源線は、ＴＦＴ３６３の第２端子、ＴＦＴ３６５の第２端子
、ＴＦＴ３６７の第２端子、ＴＦＴ３６８の第２端子、ＴＦＴ３７０の第２端子、及びＴ
ＦＴ３７２の第２端子に接続されている。また、ＴＦＴ３６３の第１端子、ＴＦＴ３６４
の第２端子、ＴＦＴ３６５の第１端子、ＴＦＴ３６８のゲート端子、ＴＦＴ３６９のゲー
ト端子、及びＴＦＴ３７１のゲート端子は互いに接続されている。また、ＴＦＴ３６６の
第１端子は、ＴＦＴ３６５のゲート端子、ＴＦＴ３６７の第１端子、ＴＦＴ３６８の第１
端子、ＴＦＴ３７０のゲート端子、及びＴＦＴ３７２のゲート端子に接続されている。ま
た、ゲート出力端子Ｇｏｕｔは、ＴＦＴ３６９の第２端子、及びＴＦＴ３７０の第１端子
に接続されている。出力信号端子Ｓｏｕｔは、ＴＦＴ３７１の第２端子、及びＴＦＴ３７
２の第１端子に接続されている。
なお、ここでは、ＴＦＴ３６３乃至ＴＦＴ３７２が、すべてＮ型ＴＦＴである場合につ
いての説明を行う。
なお、ＴＦＴは、ゲートと、ドレインと、ソースと、を含む少なくとも三つの端子を有
する素子であり、ドレイン領域とソース領域の間にチャネル形成領域を有し、ドレイン領
域とチャネル形成領域とソース領域とを介して電流を流すことができる。ここで、ソース
とドレインは、ＴＦＴの構造や動作条件等によって入れ替わることがあるため、いずれが
ソースであり、いずれがドレインであるかを特定することが困難である。そこで、ソース
及びドレインとして機能する領域を、ソースもしくはドレインと呼ばず、例えば、それぞ
れを第１端子、第２端子と表記する場合もある。また、この場合に、ゲートとして機能す
る端子については、ゲート端子と表記する。
次に、図６に示したフリップフロップ回路３５１のレイアウト図の一例を図７に示す。
図７のフリップフロップ回路は、電源電位Ｖｄｄが供給される電源線３８１、リセット
線３８２、制御信号線３５３、制御信号線３５４、制御信号線３５５、制御信号線３５６
、制御信号線３８３、電源電位ＧＮＤが供給される電源線３８４、論理回路部３６１、及
びスイッチ部３６２を有する。論理回路部３６１は、ＴＦＴ３６３乃至ＴＦＴ３６８を有
する。また、スイッチ部３６２は、ＴＦＴ３６９乃至ＴＦＴ３７２を有している。また、
図７では、ゲート出力端子Ｇｏｕｔに接続される配線、出力信号端子Ｓｏｕｔに接続され
る配線についても示している。
図７中では、半導体層３８５、第１の配線層３８６、第２の配線層３８７、第３の配線
層３８８、コンタクトホール３８９について示している。なお、第１の配線層３８６は、
ゲート電極を形成する層により形成し、第２の配線層３８７は、ＴＦＴのソース電極又は
ドレイン電極を形成する層により形成し、第３の配線層３８８は、画素部における画素電
極を形成する層により形成すればよい。ただし、これに限定されず、例えば第３の配線層
３８８を、画素電極を形成する層とは別の配線層として形成しても良い。
なお、図７中の各回路素子間の接続関係は、図６で説明した通りである。なお、図７で
は、第１のクロック信号が入力されるフリップフロップ回路について示しているため、制
御信号線３５４乃至制御信号線３５６との接続については図示されていない。
図７のフリップフロップ回路のレイアウト図において、論理回路部３６１が有するＴＦ
Ｔ３６６またはＴＦＴ３６７のしきい値電圧を制御することで、ＥＤＭＯＳ回路３７３を
構成することができる。代表的には、ＴＦＴ３６６をデプレッション型とし、ＴＦＴ３６
７をエンハンスメント型としたＥＤＭＯＳ回路３７３で構成し、スイッチ部３６２が有す
るＴＦＴ３６９乃至ＴＦＴ３７２をデュアルゲート型のＴＦＴ、またはデプレッション型
のＴＦＴとする。なお、図６において、ＥＤＭＯＳ回路３７３におけるＴＦＴ３６６とＴ
ＦＴ３６７は図２に示したＥＤＭＯＳ回路とは、デプレッション型のＴＦＴのゲート電極
の接続位置が異なっている。
ＴＦＴ３６６またはＴＦＴ３６７をデュアルゲート型のＴＦＴで形成し、バックゲート
電極の電位を制御することで、デプレッション型のＴＦＴ、或いはエンハンスメント型の
ＴＦＴとすることができる。
図７では、ＴＦＴ３６６のしきい値電圧を制御するためのバックゲート電極と同電位の制
御信号線３９０を別途設けて、デプレッション型としている。ＴＦＴ３６６はデュアルゲ
ート型のＴＦＴであり、バックゲート電極の電位は、ゲート電極に印加される電源電位Ｖ
ｄｄが供給される電源線３８１とは異なる電位である。
図７においては、ＴＦＴ３６９〜３７２は、デュアルゲート型のＴＦＴであり、バックゲ
ート電極とゲート電極が同電位である例であり、バックゲート電極の電位は、ゲート電極
に印加される電源電位Ｖｄｄが供給される電源線と同じ電位である。
このようにして、表示装置の画素部および駆動回路に配置するＴＦＴを酸化物半導体層
を用いたｎチャネル型ＴＦＴのみで形成することができる。
また、論理回路部３６１におけるＴＦＴ３６６は電源電位Ｖｄｄに応じて電流を流すた
めのＴＦＴであり、ＴＦＴ３６６をデュアルゲート型ＴＦＴまたはデプレッション型のＴ
ＦＴとして、流れる電流を大きくすることにより、性能を低下させることなく、ＴＦＴの
小型化を図ることができる。
また、スイッチ部３６２を構成するＴＦＴにおいて、ＴＦＴを流れる電流量を大きくし
、且つオンとオフの切り替えを高速に行うことができるため、性能を低下させることなく
ＴＦＴが占める面積を縮小することができる。従って、該ＴＦＴにより構成される回路が
占める面積を縮小することもできる。なお、スイッチ部３６２におけるＴＦＴ３６９乃至
ＴＦＴ３７２は、図示するように半導体層３８５を第１の配線層３８６及び第３の配線層
３８８で挟むようにレイアウトして、デュアルゲート型ＴＦＴを形成すればよい。
また、図７では、デュアルゲート型ＴＦＴが、半導体層３８５を第１の配線層３８６と
、コンタクトホール３８９により第１の配線層３８６に接続されて同電位となった第３の
配線層３８８と、により挟まれて構成される例を示したが、この構成に限定されない。例
えば、第３の配線層３８８に対して、別途制御信号線を設け、第３の配線層３８８の電位
を第１の配線層３８６から独立して制御する構成としてもよい。
なお、図７に示すフリップフロップ回路のレイアウト図において、ＴＦＴ３６３乃至Ｔ
ＦＴ３７２のチャネル形成領域の形状をＵ字型（コの字型又は馬蹄型）にしてもよい。ま
た、図７中では、各ＴＦＴのサイズを等しくしているが、後段の負荷の大きさに応じて出
力信号端子Ｓｏｕｔまたはゲート出力端子Ｇｏｕｔに接続される各ＴＦＴの大きさを適宜
変更しても良い。
次に、図８に示すタイミングチャートを用いて、図５に示すシフトレジスタ回路の動作
について説明する。図８は、図５に示した制御信号線３５２乃至制御信号線３５６にそれ
ぞれ供給されるスタートパルスＳＳＰ、第１のクロック信号ＣＬＫ１乃至第４のクロック
信号ＣＬＫ４、及び１段目乃至５段目のフリップフロップ回路の出力信号端子Ｓｏｕｔか
ら出力されるＳｏｕｔ１乃至Ｓｏｕｔ５について示している。なお、図８の説明では、図
６及び図７において各素子に付した符号を用いる。
なお、図８は、フリップフロップ回路が有するＴＦＴのそれぞれが、Ｎ型ＴＦＴの場合
のタイミングチャートである。また第１のクロック信号ＣＬＫ１及び第４のクロック信号
ＣＬＫ４は図示するように１／４波長（点線にて区分けした一区間）ずつシフトした構成
となっている。
まず、期間Ｔ１において、１段目のフリップフロップ回路には、スタートパルスＳＳＰ
がＨレベルで入力され、論理回路部３６１はスイッチ部のＴＦＴ３６９及びＴＦＴ３７１
をオンし、ＴＦＴ３７０及びＴＦＴ３７２をオフにする。このとき、第１のクロック信号
ＣＬＫ１はＬレベルであるため、Ｓｏｕｔ１はＬレベルである。
なお、期間Ｔ１において、２段目以降のフリップフロップ回路には、ＩＮ端子に信号が
入力されないため、動作することなくＬレベルを出力している。なお、初期状態では、シ
フトレジスタ回路の各フリップフロップ回路は、Ｌレベルを出力するものとして説明を行
う。
次に、期間Ｔ２において、１段目のフリップフロップ回路では、期間Ｔ１と同様に、論
理回路部３６１がスイッチ部３６２の制御を行う。期間Ｔ２では、第１のクロック信号Ｃ
ＬＫ１はＨレベルとなるため、Ｓｏｕｔ１はＨレベルとなる。また、期間Ｔ２では、２段
目のフリップフロップ回路には、Ｓｏｕｔ１がＨレベルでＩＮ端子に入力され、論理回路
部３６１がスイッチ部のＴＦＴ３６９及びＴＦＴ３７１をオンし、ＴＦＴ３７０及びＴＦ
Ｔ３７２をオフする。このとき、第２のクロック信号ＣＬＫ２はＬレベルであるため、Ｓ
ｏｕｔ２はＬレベルである。
なお、期間Ｔ２において、３段目以降のフリップフロップ回路には、ＩＮ端子に信号が
入力されないため、動作することなくＬレベルを出力している。
次に、期間Ｔ３において、１段目のフリップフロップ回路では、期間Ｔ２の状態を保持
するように論理回路部３６１がスイッチ部３６２の制御を行う。そのため、期間Ｔ３では
、第１のクロック信号ＣＬＫ１はＨレベルであり、Ｓｏｕｔ１はＨレベルとなる。また、
期間Ｔ３において、２段目のフリップフロップ回路では、期間Ｔ２と同様に、論理回路部
３６１がスイッチ部３６２の制御を行う。期間Ｔ３では、第２のクロック信号ＣＬＫ２は
Ｈレベルであるため、Ｓｏｕｔ２はＨレベルである。また、期間Ｔ３の３段目のフリップ
フロップ回路には、Ｓｏｕｔ２がＨレベルでＩＮ端子に入力され、論理回路部３６１がス
イッチ部のＴＦＴ３６９及び３７１をオンし、ＴＦＴ３７０及び３７２をオフにする。こ
のとき、第３のクロック信号ＣＬＫ３はＬレベルであるため、Ｓｏｕｔ３はＬレベルであ
る。
なお、期間Ｔ３において、４段目以降のフリップフロップ回路には、ＩＮ端子に信号が
入力されないため、動作することなくＬレベルを出力している。
次に、期間Ｔ４において、１段目のフリップフロップ回路では、期間Ｔ３の状態を保持
するように論理回路部３６１がスイッチ部３６２の制御を行う。そのため、期間Ｔ４にお
いて、第１のクロック信号ＣＬＫ１はＬレベルであり、Ｓｏｕｔ１はＬレベルとなる。ま
た、期間Ｔ４において、２段目のフリップフロップ回路では、期間Ｔ３の状態を保持する
ように論理回路部３６１がスイッチ部３６２の制御を行う。そのため、期間Ｔ４において
、第２のクロック信号ＣＬＫ２はＨレベルであり、Ｓｏｕｔ２はＨレベルとなる。また、
期間Ｔ４において、３段目のフリップフロップ回路では、期間Ｔ３と同様に、論理回路部
３６１がスイッチ部３６２の制御を行う。期間Ｔ４では、第３のクロック信号ＣＬＫ３は
Ｈレベルであるため、Ｓｏｕｔ３はＨレベルである。また、期間Ｔ４の４段目のフリップ
フロップ回路には、Ｓｏｕｔ３がＨレベルでＩＮ端子に入力され、論理回路部３６１がス
イッチ部３６２のＴＦＴ３６９及びＴＦＴ３７１をオンし、ＴＦＴ３７０及びＴＦＴ３７
２をオフにする。このとき、第４のクロック信号ＣＬＫ４はＬレベルであるため、Ｓｏｕ
ｔ４はＬレベルである。
なお、期間Ｔ４において、５段目以降のフリップフロップ回路には、ＩＮ端子に信号が
入力されないため、動作することなくＬレベルを出力している。
次に、期間Ｔ５において、２段目のフリップフロップ回路では、期間Ｔ３の状態を保持
するように論理回路部３６１がスイッチ部３６２の制御を行う。そのため、期間Ｔ５にお
いて、第２のクロック信号ＣＬＫ２はＬレベルであり、Ｓｏｕｔ２はＬレベルとなる。ま
た、期間Ｔ５において、３段目のフリップフロップ回路では、期間Ｔ４の状態を保持する
ように論理回路部３６１がスイッチ部３６２の制御を行う。そのため、期間Ｔ５において
、第３のクロック信号ＣＬＫ３はＨレベルであり、Ｓｏｕｔ３はＨレベルとなる。また、
期間Ｔ５において４段目のフリップフロップ回路には、期間Ｔ４と同様に、論理回路部３
６１がスイッチ部３６２の制御を行う。期間Ｔ５では、第４のクロック信号ＣＬＫ４はＨ
レベルであるため、Ｓｏｕｔ４はＨレベルである。また、５段目以降のフリップフロップ
回路は、１段目乃至４段目のフリップフロップ回路と同様の配線関係であり、入力される
信号のタイミングも同様であるため、説明は省略する。
図５のシフトレジスタ回路で示したように、Ｓｏｕｔ４は１段目のフリップフロップ回
路のリセット信号を兼ねる。期間Ｔ５では、Ｓｏｕｔ４がＨレベルとなり、この信号が１
段目のフリップフロップ回路のリセット端子ＲＥＳに入力される。リセット信号が入力さ
れることにより、スイッチ部３６２のＴＦＴ３６９及びＴＦＴ３７１をオフし、ＴＦＴ３
７０及びＴＦＴ３７２をオンする。そして、１段目のフリップフロップ回路のＳｏｕｔ１
は、次のスタートパルスＳＳＰが入力されるまで、Ｌレベルを出力することになる。
以上説明した動作により、２段目以降のフリップフロップ回路でも、後段のフリップフ
ロップ回路から出力されるリセット信号に基づいて論理回路部のリセットが行われ、Ｓｏ
ｕｔ１乃至Ｓｏｕｔ５に示すように、クロック信号の１／４波長分シフトした波形の信号
を出力するシフトレジスタ回路とすることができる。
また、フリップフロップ回路として、論理回路部にエンハンスメント型とデプレッショ
ン型を組み合わせたＥＤＭＯＳのＴＦＴ、スイッチ部にデュアルゲート型のＴＦＴを具備
する構成とすることにより、論理回路部３６１を構成するＴＦＴを流れる電流量を大きく
することができ、性能を低下させることなく、ＴＦＴが占める面積、更には該ＴＦＴによ
り構成される回路が占める面積を縮小することができる。また、スイッチ部３６２を構成
するＴＦＴにおいては、ＴＦＴを流れる電流量を大きくし、オンとオフの切り替えを高速
に行うことができるため、性能を低下させることなくＴＦＴが占める面積、更には該ＴＦ
Ｔにより構成される回路が占める面積を縮小することができる。従って、表示装置の狭額
縁化、小型化、高性能化を図ることができる。
また、図３に示す信号線駆動回路に、ラッチ回路、レベルシフタ回路等を設けることが
できる。信号線駆動回路から画素部に信号を送る最終段にバッファ部を設け、増幅した信
号を信号線駆動回路から画素部に送る。このため、バッファ部に、オン電流が大きいＴＦ
Ｔ、代表的にはデュアルゲート型のＴＦＴまたはデプレッション型のＴＦＴを設けること
で、ＴＦＴの面積を縮小することが可能であり、信号線駆動回路が占める面積を縮小する
ことができる。従って、表示装置の狭額縁化、小型化、高性能化を図ることができる。な
お、信号線駆動回路の一部であるシフトレジスタは、高速な動作を必要とされるため、Ｉ
Ｃ等を用いて表示装置に実装することが好ましい。
また、本実施の形態は、実施の形態１または実施の形態２と自由に組み合わせることがで
きる。
（実施の形態４）
本実施の形態では、実施の形態１に示した第２の薄膜トランジスタ１７０を含む表示装置
の作製工程について、図９乃至図１６を用いて説明する。
図９（Ａ）において、透光性を有する基板１００には、バリウムホウケイ酸ガラスやアル
ミノホウケイ酸ガラスなどのガラス基板を用いることができる。
次いで、導電層を基板１００全面に形成した後、第１のフォトリソグラフィー工程を行い
、レジストマスクを形成し、エッチングにより不要な部分を除去して配線及び電極（ゲー
ト電極１０１を含むゲート配線、容量配線１０８、及び第１の端子１２１）を形成する。
このとき少なくともゲート電極１０１の端部にテーパー形状が形成されるようにエッチン
グする。この段階での断面図を図９（Ａ）に示した。なお、この段階での上面図が図１１
に相当する。
ゲート電極１０１を含むゲート配線と容量配線１０８、端子部の第１の端子１２１は、ア
ルミニウム（Ａｌ）や銅（Ｃｕ）などの低抵抗導電性材料で形成することが望ましいが、
Ａｌ単体では耐熱性が劣り、また腐蝕しやすい等の問題点があるので耐熱性導電性材料と
組み合わせて形成する。耐熱性導電性材料としては、チタン（Ｔｉ）、タンタル（Ｔａ）
、タングステン（Ｗ）、モリブデン（Ｍｏ）、クロム（Ｃｒ）、ネオジム（Ｎｄ）、スカ
ンジウム（Ｓｃ）から選ばれた元素、または上述した元素を成分とする合金か、上述した
元素を組み合わせた合金膜、または上述した元素を成分とする窒化物で形成する。
次いで、ゲート電極１０１上にゲート絶縁層１０２を全面に成膜する。ゲート絶縁層１０
２はスパッタ法などを用い、膜厚を５０〜４００ｎｍとする。薄膜トランジスタの歩留ま
りを優先する場合には、ゲート絶縁層１０２の膜厚は厚いほうが好ましい。
例えば、ゲート絶縁層１０２としてスパッタ法により酸化シリコン膜を用い、１００ｎｍ
の厚さで形成する。勿論、ゲート絶縁層１０２はこのような酸化シリコン膜に限定される
ものでなく、酸化窒化シリコン膜、窒化シリコン膜、酸化アルミニウム膜、窒化アルミニ
ウム膜、酸化窒化アルミニウム膜、酸化タンタル膜などの他の絶縁膜を用い、これらの材
料から成る単層または積層構造として形成しても良い。また、ゲート絶縁層１０２として
酸化窒化シリコン膜、または窒化シリコン膜などを用いる場合、ガラス基板からの不純物
、例えばナトリウムなどが拡散し、後に形成する酸化物半導体に侵入することをブロック
することができる。
なお、酸化物半導体膜を成膜する前に、アルゴンガスを導入してプラズマを発生させる逆
スパッタを行い、ゲート絶縁層の表面に付着しているゴミを除去することが好ましい。な
お、アルゴン雰囲気に代えて窒素、ヘリウムなどを用いてもよい。また、アルゴン雰囲気
に酸素、水素、Ｎ２Ｏなどを加えた雰囲気で行ってもよい。また、アルゴン雰囲気にＣｌ
２、ＣＦ４などを加えた雰囲気で行ってもよい。
次に、ゲート絶縁層１０２上に、第１の酸化物半導体膜（本実施の形態では第１のＩｎ−
Ｇａ−Ｚｎ−Ｏ系非単結晶膜）を成膜する。プラズマ処理後、大気に曝すことなく第１の
Ｉｎ−Ｇａ−Ｚｎ−Ｏ系非単結晶膜を成膜することは、ゲート絶縁層と半導体膜の界面に
ゴミや水分を付着させない点で有用である。ここでは、直径８インチのＩｎ（インジウム
）、Ｇａ（ガリウム）、及びＺｎ（亜鉛）を含む酸化物半導体ターゲット（Ｉｎ２Ｏ３：
Ｇａ２Ｏ３：ＺｎＯ＝１：１：１）を用いて、基板とターゲットの間との距離を１７０ｍ
ｍ、圧力０．４Ｐａ、直流（ＤＣ）電源０．５ｋＷ、アルゴン又は酸素雰囲気下で成膜す
る。なお、パルス直流（ＤＣ）電源を用いると、ごみが軽減でき、膜厚分布も均一となる
ために好ましい。第１のＩｎ−Ｇａ−Ｚｎ−Ｏ系非単結晶膜の膜厚は、５ｎｍ〜２００ｎ
ｍとする。本実施の形態では第１のＩｎ−Ｇａ−Ｚｎ−Ｏ系非単結晶膜の膜厚は、１００
ｎｍとする。
次いで、大気に曝すことなく、第２の酸化物半導体膜（本実施の形態では第２のＩｎ−Ｇ
ａ−Ｚｎ−Ｏ系非単結晶膜）をスパッタ法で成膜する。ここでは、Ｉｎ２Ｏ３：Ｇａ２Ｏ
３：ＺｎＯ＝１：１：１としたターゲットを用い、成膜条件は、圧力を０．４Ｐａとし、
電力を５００Ｗとし、成膜温度を室温とし、アルゴンガス流量４０ｓｃｃｍを導入してス
パッタ成膜を行う。Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：１としたターゲットを意
図的に用いているにも関わらず、成膜直後で大きさ１ｎｍ〜１０ｎｍの結晶粒を含むＩｎ
−Ｇａ−Ｚｎ−Ｏ系非単結晶膜が形成されることがある。なお、ターゲットの成分比、成
膜圧力（０．１Ｐａ〜２．０Ｐａ）、電力（２５０Ｗ〜３０００Ｗ：８インチφ）、温度
（室温〜１００℃）、反応性スパッタの成膜条件などを適宜調節することで結晶粒の有無
や、結晶粒の密度や、直径サイズは、１ｎｍ〜１０ｎｍの範囲で調節されうると言える。
第２のＩｎ−Ｇａ−Ｚｎ−Ｏ系非単結晶膜の膜厚は、５ｎｍ〜２０ｎｍとする。勿論、膜
中に結晶粒が含まれる場合、含まれる結晶粒のサイズが膜厚を超える大きさとならない。
本実施の形態では第２のＩｎ−Ｇａ−Ｚｎ−Ｏ系非単結晶膜の膜厚は、５ｎｍとする。
第１のＩｎ−Ｇａ−Ｚｎ−Ｏ系非単結晶膜は、第２のＩｎ−Ｇａ−Ｚｎ−Ｏ系非単結晶膜
の成膜条件と異ならせる。例えば、第２のＩｎ−Ｇａ−Ｚｎ−Ｏ系非単結晶膜の成膜条件
における酸素ガス流量とアルゴンガス流量の比よりも第１のＩｎ−Ｇａ−Ｚｎ−Ｏ系非単
結晶膜の成膜条件における酸素ガス流量の占める比率が多い条件とする。具体的には、第
２のＩｎ−Ｇａ−Ｚｎ−Ｏ系非単結晶膜の成膜条件は、希ガス（アルゴン、又はヘリウム
など）雰囲気下（または酸素ガス１０％以下、アルゴンガス９０％以上）とし、第１のＩ
ｎ−Ｇａ−Ｚｎ−Ｏ系非単結晶膜の成膜条件は、酸素雰囲気下（又は酸素ガス流量がアル
ゴンガス流量と等しいかそれ以上（アルゴンガス：酸素ガス＝１：１以上）とする。
第２のＩｎ−Ｇａ−Ｚｎ−Ｏ系非単結晶膜の成膜は、先に逆スパッタを行ったチャンバー
と同一チャンバーを用いてもよいし、先に逆スパッタを行ったチャンバーと異なるチャン
バーで成膜してもよい。
スパッタ法にはスパッタ用電源に高周波電源を用いるＲＦスパッタ法と、ＤＣスパッタ法
があり、さらにパルス的にバイアスを与えるパルスＤＣスパッタ法もある。
また、材料の異なるターゲットを複数設置できる多元スパッタ装置もある。多元スパッタ
装置は、同一チャンバーで異なる材料膜を積層成膜することも、同一チャンバーで複数種
類の材料を同時に放電させて成膜することもできる。
また、チャンバー内部に磁石機構を備えたマグネトロンスパッタ法を用いるスパッタ装置
や、グロー放電を使わずマイクロ波を用いて発生させたプラズマを用いるＥＣＲスパッタ
法を用いるスパッタ装置がある。
また、スパッタ法を用いる成膜方法として、成膜中にターゲット物質とスパッタガス成分
とを化学反応させてそれらの化合物薄膜を形成するリアクティブスパッタ法や、成膜中に
基板にも電圧をかけるバイアススパッタ法もある。
次に、第２のフォトリソグラフィー工程を行い、レジストマスクを形成し、第１のＩｎ−
Ｇａ−Ｚｎ−Ｏ系非単結晶膜及び第２のＩｎ−Ｇａ−Ｚｎ−Ｏ系非単結晶膜をエッチング
する。ここではＩＴＯ０７Ｎ（関東化学社製）を用いたウェットエッチングにより、不要
な部分を除去して第１のＩｎ−Ｇａ−Ｚｎ−Ｏ系非単結晶膜である酸化物半導体膜１０９
、第２のＩｎ−Ｇａ−Ｚｎ−Ｏ系非単結晶膜である酸化物半導体膜１１１を形成する。な
お、ここでのエッチングは、ウェットエッチングに限定されずドライエッチングを用いて
もよい。この段階での上面図を図９（Ｂ）に示した。なお、この段階での上面図が図１２
に相当する。
次いで、第３のフォトリソグラフィー工程を行い、レジストマスクを形成し、エッチング
により不要な部分を除去してゲート電極層と同じ材料の配線や電極層に達するコンタクト
ホールを形成する。このコンタクトホールは後に形成する導電膜と直接接続するために設
ける。例えば、駆動回路部において、ゲート電極層とソース電極層或いはドレイン電極層
と直接接する薄膜トランジスタや、端子部のゲート配線と電気的に接続する端子を形成す
る場合にコンタクトホールを形成する。なお、ここでは第３のフォトリソグラフィー工程
を行って、後に形成する導電膜と直接接続するためのコンタクトホールを形成する例を示
したが、特に限定されず、後で画素電極との接続のためのコンタクトホールと同じ工程で
ゲート電極層に達するコンタクトホールを形成し、画素電極と同じ材料で電気的な接続を
行ってもよい。画素電極と同じ材料で電気的な接続を行う場合にはマスク数を１枚削減す
ることができる。
次に、酸化物半導体膜１０９及び酸化物半導体膜１１１上に金属材料からなる導電膜１３
２をスパッタ法や真空蒸着法で形成する。この段階での上面図を図９（Ｃ）に示した。
導電膜１３２の材料としては、Ａｌ、Ｃｒ、Ｔａ、Ｔｉ、Ｍｏ、Ｗから選ばれた元素、ま
たは上述した元素を成分とする合金か、上述した元素を組み合わせた合金膜等が挙げられ
る。また、２００℃〜６００℃の熱処理を行う場合には、この熱処理に耐える耐熱性を導
電膜に持たせることが好ましい。Ａｌ単体では耐熱性が劣り、また腐蝕しやすい等の問題
点があるので耐熱性導電性材料と組み合わせて形成する。Ａｌと組み合わせる耐熱性導電
性材料としては、チタン（Ｔｉ）、タンタル（Ｔａ）、タングステン（Ｗ）、モリブデン
（Ｍｏ）、クロム（Ｃｒ）、ネオジム（Ｎｄ）、スカンジウム（Ｓｃ）から選ばれた元素
、または上述した元素を成分とする合金か、上述した元素を組み合わせた合金膜、または
上述した元素を成分とする窒化物で形成する。
ここでは、導電膜１３２としてチタン膜の単層構造とする。また、導電膜１３２は、２層
構造としてもよく、アルミニウム膜上にチタン膜を積層してもよい。また、導電膜１３２
としてＴｉ膜と、そのＴｉ膜上に重ねてＮｄを含むアルミニウム（Ａｌ−Ｎｄ）膜を積層
し、さらにその上にＴｉ膜を成膜する３層構造としてもよい。導電膜１３２は、シリコン
を含むアルミニウム膜の単層構造としてもよい。
次に、第４のフォトリソグラフィー工程を行い、レジストマスク１３１を形成し、エッチ
ングにより不要な部分を除去してソース電極層又はドレイン電極層１０５ａ、１０５ｂ、
ソース領域又はドレイン領域として機能するｎ＋層１０４ａ、１０４ｂ、及び接続電極１
２０を形成する。この際のエッチング方法としてウェットエッチングまたはドライエッチ
ングを用いる。例えば導電膜１３２としてアルミニウム膜、又はアルミニウム合金膜を用
いる場合は、燐酸と酢酸と硝酸を混ぜた溶液を用いたウェットエッチングを行うことがで
きる。ここでは、アンモニア過水（過酸化水素：アンモニア：水＝５：２：２）を用いた
ウェットエッチングにより、Ｔｉ膜の導電膜１３２をエッチングしてソース電極層又はド
レイン電極層１０５ａ、１０５ｂを、酸化物半導体膜１１１をエッチングしてｎ＋層１０
４ａ、１０４ｂを形成する。このエッチング工程において、酸化物半導体膜１０９の露出
領域も一部エッチングされ、酸化物半導体層１０３となる。よってｎ＋層１０４ａ、１０
４ｂの間の酸化物半導体層１０３のチャネル領域は膜厚の薄い領域となる。図１０（Ａ）
においては、ソース電極層又はドレイン電極層１０５ａ、１０５ｂ、ｎ＋層１０４ａ、１
０４ｂのエッチングをアンモニア過水のエッチング剤によって一度に行うため、ソース電
極層又はドレイン電極層１０５ａ、１０５ｂ及びｎ＋層１０４ａ、１０４ｂの端部は一致
し、連続的な構造となっている。またウェットエッチングを用いるために、エッチングが
等方的に行われ、ソース電極層又はドレイン電極層１０５ａ、１０５ｂの端部はレジスト
マスク１３１より後退している。以上の工程で酸化物半導体層１０３をチャネル形成領域
とする第２の薄膜トランジスタ１７０が作製できる。この段階での断面図を図１０（Ａ）
に示した。なお、この段階での上面図が図１３に相当する。
次いで、２００℃〜６００℃、代表的には３００℃〜５００℃の熱処理を行うことが好ま
しい。ここでは炉に入れ、窒素雰囲気下で３５０℃、１時間の熱処理を行う。この熱処理
によりＩｎ−Ｇａ−Ｚｎ−Ｏ系非単結晶膜の原子レベルの再配列が行われる。この熱処理
によりキャリアの移動を阻害する歪が解放されるため、ここでの熱処理（光アニールも含
む）は重要である。なお、熱処理を行うタイミングは、第２のＩｎ−Ｇａ−Ｚｎ−Ｏ系非
単結晶膜の成膜後であれば特に限定されず、例えば画素電極形成後に行ってもよい。
さらに、露出している酸化物半導体層１０３のチャネル形成領域に、酸素ラジカル処理を
行ってもよい。酸素ラジカル処理を行うことにより薄膜トランジスタをノーマリーオフと
することができる。また、ラジカル処理を行うことにより、酸化物半導体層１０３のエッ
チングによるダメージを回復することができる。ラジカル処理はＯ２、Ｎ２Ｏ、好ましく
は酸素を含むＮ２、Ｈｅ、Ａｒ雰囲気下で行うことが好ましい。また、上記雰囲気にＣｌ
２、ＣＦ４を加えた 雰囲気下で行ってもよい。なお、ラジカル処理は、無バイアスで行
うことが好ましい。
また、この第４のフォトリソグラフィー工程において、ソース電極層又はドレイン電極層
１０５ａ、１０５ｂと同じ材料である第２の端子１２２を端子部に残す。なお、第２の端
子１２２はソース配線（ソース電極層又はドレイン電極層１０５ａ、１０５ｂを含むソー
ス配線）と電気的に接続されている。
また、端子部において、接続電極１２０は、ゲート絶縁膜に形成されたコンタクトホール
を介して端子部の第１の端子１２１と直接接続される。なお、ここでは図示しないが、上
述した工程と同じ工程を経て駆動回路の薄膜トランジスタのソース配線あるいはドレイン
配線とゲート電極が直接接続される。
また、多階調マスクにより形成した複数（代表的には二種類）の厚さの領域を有するレジ
ストマスクを用いると、レジストマスクの数を減らすことができるため、工程簡略化、低
コスト化が図れる。
次いで、レジストマスク１３１を除去し、第２の薄膜トランジスタ１７０を覆う保護絶縁
層１０７を形成する。保護絶縁層１０７はスパッタ法などを用いて得られる窒化シリコン
膜、酸化シリコン膜、酸化窒化シリコン膜、酸化アルミニウム膜、窒化アルミニウム膜、
酸化窒化アルミニウム膜、または酸化タンタル膜などの単層またはこれらの積層を用いる
ことができる。駆動回路の一部の薄膜トランジスタにおいては、この保護絶縁層１０７を
第２のゲート絶縁層として機能させ、その上に第２のゲート電極を形成する。保護絶縁層
１０７は、膜厚を５０〜４００ｎｍとする。薄膜トランジスタの歩留まりを優先する場合
には、保護絶縁層１０７の膜厚は厚いほうが好ましい。また、保護絶縁層１０７として酸
化窒化シリコン膜、または窒化シリコン膜などを用いる場合、保護絶縁層１０７形成後に
何らかの原因で付着する不純物、例えばナトリウムなどが拡散し、酸化物半導体に侵入す
ることをブロックすることができる。
次に、第５のフォトリソグラフィー工程を行い、レジストマスクを形成し、保護絶縁層１
０７のエッチングによりドレイン電極層１０５ｂに達するコンタクトホール１２５を形成
する。また、ここでのエッチングにより第２の端子１２２に達するコンタクトホール１２
７、接続電極１２０に達するコンタクトホール１２６も形成する。この段階での断面図を
図１０（Ｂ）に示す。
次いで、レジストマスクを除去した後、透明導電膜を成膜する。透明導電膜の材料として
は、酸化インジウム（Ｉｎ２Ｏ３）や酸化インジウム酸化スズ合金（Ｉｎ２Ｏ３―ＳｎＯ
２、ＩＴＯと略記する）などをスパッタ法や真空蒸着法などを用いて形成する。このよう
な材料のエッチング処理は塩酸系の溶液により行う。しかし、特にＩＴＯのエッチングは
残渣が発生しやすいので、エッチング加工性を改善するために酸化インジウム酸化亜鉛合
金（Ｉｎ２Ｏ３―ＺｎＯ）を用いても良い。
次に、第６のフォトリソグラフィー工程を行い、レジストマスクを形成し、エッチングに
より不要な部分を除去して画素電極１１０を画素部に形成する。この第６のフォトリソグ
ラフィー工程において、駆動回路においては、回路の一部に画素電極１１０と同じ材料を
用いて、酸化物半導体層上にしきい値を制御する電極層（バックゲート電極）を形成する
。なお、バックゲート電極を有する薄膜トランジスタは、図１（Ａ）及び実施の形態１に
図示しているため、ここでは詳細な説明は省略する。
また、この第６のフォトリソグラフィー工程において、容量部におけるゲート絶縁層１０
２及び保護絶縁層１０７を誘電体として、容量配線１０８と画素電極１１０とで保持容量
が形成される。なお、ここでは、ゲート絶縁層１０２及び保護絶縁層１０７を誘電体とし
て、容量配線１０８と画素電極１１０とで保持容量を形成する例を示したが、特に限定さ
れず、ソース電極またはドレイン電極と同じ材料で構成される電極を容量配線上方に設け
、その電極と、容量配線と、それらの間にゲート絶縁層１０２を誘電体として構成する保
持容量を形成し、その電極と画素電極とを電気的に接続する構成としてもよい。
また、この第６のフォトリソグラフィー工程において、第１の端子及び第２の端子をレジ
ストマスクで覆い端子部に形成された透明導電膜１２８、１２９を残す。透明導電膜１２
８、１２９はＦＰＣとの接続に用いられる電極または配線となる。第１の端子１２１と直
接接続された接続電極１２０上に形成された透明導電膜１２８は、ゲート配線の入力端子
として機能する接続用の端子電極となる。第２の端子１２２上に形成された透明導電膜１
２９は、ソース配線の入力端子として機能する接続用の端子電極である。
次いで、レジストマスクを除去し、この段階での断面図を図１０（Ｃ）に示す。なお、こ
の段階での上面図が図１４に相当する。
また、図１５（Ａ１）、図１５（Ａ２）は、この段階でのゲート配線端子部の上面図及び
断面図をそれぞれ図示している。図１５（Ａ１）は図１５（Ａ２）中のＣ１−Ｃ２線に沿
った断面図に相当する。図１５（Ａ１）において、保護絶縁膜１５４上に形成される透明
導電膜１５５は、入力端子として機能する接続用の端子電極である。また、図１５（Ａ１
）において、端子部では、ゲート配線と同じ材料で形成される第１の端子１５１と、ソー
ス配線と同じ材料で形成される接続電極１５３とがゲート絶縁層１５２を介して重なり直
接接して導通させている。また、接続電極１５３と透明導電膜１５５が保護絶縁膜１５４
に設けられたコンタクトホールを介して直接接して導通させている。
また、図１５（Ｂ１）、及び図１５（Ｂ２）は、ソース配線端子部の上面図及び断面図を
それぞれ図示している。また、図１５（Ｂ１）は図１５（Ｂ２）中のＤ１−Ｄ２線に沿っ
た断面図に相当する。図１５（Ｂ１）において、保護絶縁膜１５４上に形成される透明導
電膜１５５は、入力端子として機能する接続用の端子電極である。また、図１５（Ｂ１）
において、端子部では、ゲート配線と同じ材料で形成される電極１５６が、ソース配線と
電気的に接続される第２の端子１５０の下方にゲート絶縁層１５２を介して重なる。電極
１５６は第２の端子１５０とは電気的に接続しておらず、電極１５６を第２の端子１５０
と異なる電位、例えばフローティング、ＧＮＤ、０Ｖなどに設定すれば、ノイズ対策のた
めの容量または静電気対策のための容量を形成することができる。また、第２の端子１５
０は、保護絶縁膜１５４を介して透明導電膜１５５と電気的に接続している。
ゲート配線、ソース配線、及び容量配線は画素密度に応じて複数本設けられるものである
。また、端子部においては、ゲート配線と同電位の第１の端子、ソース配線と同電位の第
２の端子、容量配線と同電位の第３の端子などが複数並べられて配置される。それぞれの
端子の数は、それぞれ任意な数で設ければ良いものとし、実施者が適宣決定すれば良い。
こうして６回のフォトリソグラフィー工程により、６枚のフォトマスクを使用して、ボト
ムゲート型のｎチャネル型薄膜トランジスタである第２の薄膜トランジスタ１７０、保持
容量を完成させることができる。そして、これらを個々の画素に対応してマトリクス状に
配置して画素部を構成することによりアクティブマトリクス型の表示装置を作製するため
の一方の基板とすることができる。本明細書では便宜上このような基板をアクティブマト
リクス基板と呼ぶ。
また、画素電極と同じ材料を用いてゲート配線と電気的に接続する構成とする場合には、
第３のフォトリソグラフィー工程を省略できるため、５回のフォトリソグラフィー工程に
より、５枚のフォトマスクを使用して、ボトムゲート型のｎチャネル型薄膜トランジスタ
である第２の薄膜トランジスタ、保持容量を完成させることができる。
また、図１（Ｃ）に示すように第２のゲート電極の材料を画素電極の材料と異ならせる場
合には１回のフォトリソグラフィー工程が増え、１枚のフォトマスクが増加する。
アクティブマトリクス型の液晶表示装置を作製する場合には、アクティブマトリクス基板
と、対向電極が設けられた対向基板との間に液晶層を設け、アクティブマトリクス基板と
対向基板とを固定する。なお、対向基板に設けられた対向電極と電気的に接続する共通電
極をアクティブマトリクス基板上に設け、共通電極と電気的に接続する第４の端子を端子
部に設ける。この第４の端子は、共通電極を固定電位、例えばＧＮＤ、０Ｖなどに設定す
るための端子である。
また、図１４の画素構成に限定されず、図１４とは異なる上面図の例を図１６に示す。図
１６では容量配線を設けず、画素電極を隣り合う画素のゲート配線と保護絶縁膜及びゲー
ト絶縁層を介して重ねて保持容量を形成する例であり、この場合、容量配線及び容量配線
と接続する第３の端子は省略することができる。なお、図１６において、図１４と同じ部
分には同じ符号を用いて説明する。
アクティブマトリクス型の液晶表示装置においては、マトリクス状に配置された画素電極
を駆動することによって、画面上に表示パターンが形成される。詳しくは選択された画素
電極と該画素電極に対応する対向電極との間に電圧が印加されることによって、画素電極
と対向電極との間に配置された液晶層の光学変調が行われ、この光学変調が表示パターン
として観察者に認識される。
液晶表示装置の動画表示において、液晶分子自体の応答が遅いため、残像が生じる、また
は動画のぼけが生じるという問題がある。液晶表示装置の動画特性を改善するため、全面
黒表示を１フレームおきに行う、所謂、黒挿入と呼ばれる駆動技術がある。
また、通常の垂直周期を１．５倍若しくは２倍以上にすることで動画特性を改善する所謂
、倍速駆動と呼ばれる駆動技術を用いても良い。
また、液晶表示装置の動画特性を改善するため、バックライトとして複数のＬＥＤ（発光
ダイオード）光源または複数のＥＬ光源などを用いて面光源を構成し、面光源を構成して
いる各光源を独立して１フレーム期間内で間欠点灯駆動する駆動技術もある。面光源とし
て、３種類以上のＬＥＤを用いてもよいし、白色発光のＬＥＤを用いてもよい。独立して
複数のＬＥＤを制御できるため、液晶層の光学変調の切り替えタイミングに合わせてＬＥ
Ｄの発光タイミングを同期させることもできる。この駆動技術は、ＬＥＤを部分的に消灯
することができるため、特に一画面を占める黒い表示領域の割合が多い映像表示の場合に
は、消費電力の低減効果が図れる。
これらの駆動技術を組み合わせることによって、液晶表示装置の動画特性などの表示特性
を従来よりも改善することができる。
本実施の形態で得られるｎチャネル型のトランジスタは、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系非単結
晶膜をチャネル形成領域に用いており、良好な動特性を有するため、これらの駆動技術を
組み合わせることができる。
また、発光表示装置を作製する場合、有機発光素子の一方の電極（カソードとも呼ぶ）は
、低電源電位、例えばＧＮＤ、０Ｖなどに設定するため、端子部に、カソードを低電源電
位、例えばＧＮＤ、０Ｖなどに設定するための第４の端子が設けられる。また、発光表示
装置を作製する場合には、ソース配線、及びゲート配線に加えて電源供給線を設ける。従
って、端子部には、電源供給線と電気的に接続する第５の端子を設ける。
ゲート線駆動回路またはソース線駆動回路で酸化物半導体を用いた薄膜トランジスタで形
成することにより、製造コストを低減する。そして駆動回路に用いる薄膜トランジスタの
ゲート電極とソース配線、或いはドレイン配線を直接接続させることでコンタクトホール
の数を少なくし、駆動回路の占有面積を縮小化できる表示装置を提供することができる。
従って、本実施の形態により、電気特性が高い表示装置を低コストで提供することができ
る。
また、本実施の形態は、実施の形態１、実施の形態２、または実施の形態３と自由に組み
合わせることができる。
（実施の形態５）
本実施の形態では、半導体装置として電子ペーパーの例を示す。
図１７は、液晶表示装置とは異なる半導体装置の例としてアクティブマトリクス型の電子
ペーパーを示す。半導体装置の画素部に用いられる薄膜トランジスタ５８１としては、実
施の形態４で示す画素部の薄膜トランジスタと同様に作製でき、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系
非単結晶膜を半導体層として含む薄膜トランジスタである。また、実施の形態１に示した
ように、同一基板上に画素部と駆動回路を作製することができ、製造コストを低減した電
子ペーパを実現することができる。
図１７の電子ペーパーは、ツイストボール表示方式を用いた表示装置の例である。ツイス
トボール表示方式とは、白と黒に塗り分けられた球形粒子を表示素子に用いる電極層であ
る第１の電極層及び第２の電極層の間に配置し、第１の電極層及び第２の電極層に電位差
を生じさせての球形粒子の向きを制御することにより、表示を行う方法である。
薄膜トランジスタ５８１はボトムゲート構造の薄膜トランジスタであり、ソース電極層又
はドレイン電極層は、第１の電極層５８７と、絶縁層５８３、５８４、５８５に形成する
開口で接しており電気的に接続している。第１の電極層５８７と第２の電極層５８８との
間には黒色領域５９０ａ及び白色領域５９０ｂを有し、周りに液体で満たされているキャ
ビティ５９４を含む球形粒子５８９が一対の基板５８０，５９６の間に設けられており、
球形粒子５８９の周囲は樹脂等の充填材５９５で充填されている（図１７参照。）。
また、ツイストボールの代わりに、電気泳動素子を用いることも可能である。透明な液体
と、正に帯電した白い微粒子と負に帯電した黒い微粒子とを封入した直径１０μｍ〜２０
０μｍ程度のマイクロカプセルを用いる。第１の電極層と第２の電極層との間に設けられ
るマイクロカプセルは、第１の電極層と第２の電極層によって、電場が与えられると、白
い微粒子と、黒い微粒子が逆の方向に移動し、白または黒を表示することができる。この
原理を応用した表示素子が電気泳動表示素子であり、電子ペーパーとよばれている。電気
泳動表示素子は、液晶表示素子に比べて反射率が高いため、補助ライトは不要であり、ま
た消費電力が小さく、薄暗い場所でも表示部を認識することが可能である。また、表示部
に電源が供給されない場合であっても、一度表示した像を保持することが可能であるため
、電波発信源から表示機能付き半導体装置（単に表示装置、又は表示装置を具備する半導
体装置ともいう）を遠ざけた場合であっても、表示された像を保存しておくことが可能と
なる。
以上の工程により、半導体装置として製造コストが低減された電子ペーパーを作製するこ
とができる。
本実施の形態は、実施の形態１、または実施の形態２に記載した構成と適宜組み合わせて
実施することが可能である。
（実施の形態６）
本実施の形態では、半導体装置として発光表示装置の例を示す。表示装置の有する表示素
子としては、ここではエレクトロルミネッセンスを利用する発光素子を用いて示す。エレ
クトロルミネッセンスを利用する発光素子は、発光材料が有機化合物であるか、無機化合
物であるかによって区別され、一般的に、前者は有機ＥＬ素子、後者は無機ＥＬ素子と呼
ばれている。
有機ＥＬ素子は、発光素子に電圧を印加することにより、一対の電極から電子および正孔
がそれぞれ発光性の有機化合物を含む層に注入され、電流が流れる。そして、それらキャ
リア（電子および正孔）が再結合することにより、発光性の有機化合物が励起状態を形成
し、その励起状態が基底状態に戻る際に発光する。このようなメカニズムから、このよう
な発光素子は、電流励起型の発光素子と呼ばれる。
無機ＥＬ素子は、その素子構成により、分散型無機ＥＬ素子と薄膜型無機ＥＬ素子とに分
類される。分散型無機ＥＬ素子は、発光材料の粒子をバインダ中に分散させた発光層を有
するものであり、発光メカニズムはドナー準位とアクセプター準位を利用するドナー−ア
クセプター再結合型発光である。薄膜型無機ＥＬ素子は、発光層を誘電体層で挟み込み、
さらにそれを電極で挟んだ構造であり、発光メカニズムは金属イオンの内殻電子遷移を利
用する局在型発光である。なお、ここでは、発光素子として有機ＥＬ素子を用いて説明す
る。
図１８は、半導体装置の例としてデジタル時間階調駆動を適用可能な画素構成の一例を示
す図である。
デジタル時間階調駆動を適用可能な画素の構成及び画素の動作について説明する。ここで
は酸化物半導体層（Ｉｎ−Ｇａ−Ｚｎ−Ｏ系非単結晶膜）をチャネル形成領域に用いるｎ
チャネル型のトランジスタを１つの画素に２つ用いる例を示す。
画素６４００は、スイッチング用トランジスタ６４０１、駆動用トランジスタ６４０２、
発光素子６４０４及び容量素子６４０３を有している。スイッチング用トランジスタ６４
０１はゲートが走査線６４０６に接続され、第１電極（ソース電極及びドレイン電極の一
方）が信号線６４０５に接続され、第２電極（ソース電極及びドレイン電極の他方）が駆
動用トランジスタ６４０２のゲートに接続されている。駆動用トランジスタ６４０２は、
ゲートが容量素子６４０３を介して電源線６４０７に接続され、第１電極が電源線６４０
７に接続され、第２電極が発光素子６４０４の第１電極（画素電極）に接続されている。
発光素子６４０４の第２電極は共通電極６４０８に相当する。
なお、発光素子６４０４の第２電極（共通電極６４０８）には低電源電位が設定されてい
る。なお、低電源電位とは、電源線６４０７に設定される高電源電位を基準にして低電源
電位＜高電源電位を満たす電位であり、低電源電位としては例えばＧＮＤ、０Ｖなどが設
定されていても良い。この高電源電位と低電源電位との電位差を発光素子６４０４に印加
して、発光素子６４０４に電流を流して発光素子６４０４を発光させるため、高電源電位
と低電源電位との電位差が発光素子６４０４の順方向しきい値電圧以上となるようにそれ
ぞれの電位を設定する。
なお、容量素子６４０３は駆動用トランジスタ６４０２のゲート容量を代用して省略する
ことも可能である。駆動用トランジスタ６４０２のゲート容量については、チャネル領域
とゲート電極との間で容量が形成されていてもよい。
ここで、電圧入力電圧駆動方式の場合には、駆動用トランジスタ６４０２のゲートには、
駆動用トランジスタ６４０２が十分にオンするか、オフするかの二つの状態となるような
ビデオ信号を入力する。つまり、駆動用トランジスタ６４０２は線形領域で動作させる。
駆動用トランジスタ６４０２は線形領域で動作させるため、電源線６４０７の電圧よりも
高い電圧を駆動用トランジスタ６４０２のゲートにかける。なお、信号線６４０５には、
（電源線電圧＋駆動用トランジスタ６４０２のＶｔｈ）以上の電圧をかける。
また、デジタル時間階調駆動に代えて、アナログ階調駆動を行う場合、信号の入力を異な
らせることで、図１８と同じ画素構成を用いることができる。
アナログ階調駆動を行う場合、駆動用トランジスタ６４０２のゲートに発光素子６４０４
の順方向電圧＋駆動用トランジスタ６４０２のＶｔｈ以上の電圧をかける。発光素子６４
０４の順方向電圧とは、所望の輝度とする場合の電圧を指しており、少なくとも順方向し
きい値電圧を含む。なお、駆動用トランジスタ６４０２が飽和領域で動作するようなビデ
オ信号を入力することで、発光素子６４０４に電流を流すことができる。駆動用トランジ
スタ６４０２を飽和領域で動作させるため、電源線６４０７の電位は、駆動用トランジス
タ６４０２のゲート電位よりも高くする。ビデオ信号をアナログとすることで、発光素子
６４０４にビデオ信号に応じた電流を流し、アナログ階調駆動を行うことができる。
なお、図１８に示す画素構成は、これに限定されない。例えば、図１８に示す画素に新た
にスイッチ、抵抗素子、容量素子、トランジスタ又は論理回路などを追加してもよい。
次に、発光素子の構成について、図１９（Ａ）、図１９（Ｂ）、図１９（Ｃ）を用いて説
明する。ここでは、駆動用ＴＦＴが図１（Ｂ）に示す薄膜トランジスタ１７０の場合を例
に挙げて、画素の断面構造について説明する。図１９（Ａ）、図１９（Ｂ）、図１９（Ｃ
）の半導体装置に用いられる駆動用ＴＦＴであるＴＦＴ７００１、７０１１、７０２１は
、実施の形態１で示す薄膜トランジスタ１７０と同様に作製でき、Ｉｎ−Ｇａ−Ｚｎ−Ｏ
系非単結晶膜を半導体層として含む高い電気特性を有する薄膜トランジスタである。
発光素子は発光を取り出すために少なくとも陽極又は陰極の一方が透明であればよい。そ
して、基板上に薄膜トランジスタ及び発光素子を形成し、基板とは逆側の面から発光を取
り出す上面射出や、基板側の面から発光を取り出す下面射出や、基板側及び基板とは反対
側の面から発光を取り出す両面射出構造の発光素子があり、図１８に示す画素構成はどの
射出構造の発光素子にも適用することができる。
上面射出構造の発光素子について図１９（Ａ）を用いて説明する。
図１９（Ａ）に、駆動用ＴＦＴであるＴＦＴ７００１が図１（Ｂ）に示す薄膜トランジス
タ１７０であり、発光素子７００２から発せられる光が陽極７００５側に抜ける場合の、
画素の断面図を示す。図１９（Ａ）では、発光素子７００２の陰極７００３と駆動用ＴＦ
ＴであるＴＦＴ７００１が電気的に接続されており、陰極７００３上に発光層７００４、
陽極７００５が順に積層されている。陰極７００３は仕事関数が小さく、なおかつ光を反
射する導電膜であれば様々の材料を用いることができる。例えば、Ｃａ、Ａｌ、ＭｇＡｇ
、ＡｌＬｉ等が望ましい。そして発光層７００４は、単数の層で構成されていても、複数
の層が積層されるように構成されていてもどちらでも良い。複数の層で構成されている場
合、陰極７００３上に電子注入層、電子輸送層、発光層、ホール輸送層、ホール注入層の
順に積層する。なおこれらの層を全て設ける必要はない。陽極７００５は光を透過する透
光性を有する導電性材料を用いて形成し、例えば酸化タングステンを含むインジウム酸化
物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物
、酸化チタンを含むインジウム錫酸化物、インジウム錫酸化物（以下、ＩＴＯと示す。）
、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの透光性を有す
る導電性導電膜を用いても良い。
陰極７００３及び陽極７００５で発光層７００４を挟んでいる領域が発光素子７００２に
相当する。図１９（Ａ）に示した画素の場合、発光素子７００２から発せられる光は、矢
印で示すように陽極７００５側に射出する。
なお、駆動回路において酸化物半導体層上に設ける第２のゲート電極は、陰極７００３と
同じ材料で形成すると工程を簡略化できるため好ましい。
次に、下面射出構造の発光素子について図１９（Ｂ）を用いて説明する。駆動用ＴＦＴ７
０１１が図１（Ａ）に示す薄膜トランジスタ１７０であり、発光素子７０１２から発せら
れる光が陰極７０１３側に射出する場合の、画素の断面図を示す。図１９（Ｂ）では、駆
動用ＴＦＴ７０１１と電気的に接続された透光性を有する導電膜７０１７上に、発光素子
７０１２の陰極７０１３が成膜されており、陰極７０１３上に発光層７０１４、陽極７０
１５が順に積層されている。なお、陽極７０１５が透光性を有する場合、陽極上を覆うよ
うに、光を反射または遮蔽するための遮蔽膜７０１６が成膜されていてもよい。陰極７０
１３は、図１９（Ａ）の場合と同様に、仕事関数が小さい導電性材料であれば様々な材料
を用いることができる。ただしその膜厚は、光を透過する程度（好ましくは、５ｎｍ〜３
０ｎｍ程度）とする。例えば２０ｎｍの膜厚を有するアルミニウム膜を、陰極７０１３と
して用いることができる。そして発光層７０１４は、図１９（Ａ）と同様に、単数の層で
構成されていても、複数の層が積層されるように構成されていてもどちらでも良い。陽極
７０１５は光を透過する必要はないが、図１９（Ａ）と同様に、透光性を有する導電性材
料を用いて形成することができる。そして遮蔽膜７０１６は、例えば光を反射する金属等
を用いることができるが、金属膜に限定されない。例えば黒の顔料を添加した樹脂等を用
いることもできる。
陰極７０１３及び陽極７０１５で、発光層７０１４を挟んでいる領域が発光素子７０１２
に相当する。図１９（Ｂ）に示した画素の場合、発光素子７０１２から発せられる光は、
矢印で示すように陰極７０１３側に射出する。
なお、駆動回路において酸化物半導体層上に設ける第２のゲート電極は、陰極７０１３と
同じ材料で形成すると工程を簡略化できるため好ましい。
次に、両面射出構造の発光素子について、図１９（Ｃ）を用いて説明する。図１９（Ｃ）
では、駆動用ＴＦＴ７０２１と電気的に接続された透光性を有する導電膜７０２７上に、
発光素子７０２２の陰極７０２３が成膜されており、陰極７０２３上に発光層７０２４、
陽極７０２５が順に積層されている。陰極７０２３は、図１９（Ａ）の場合と同様に、仕
事関数が小さい導電性材料であれば様々な材料を用いることができる。ただしその膜厚は
、光を透過する程度とする。例えば２０ｎｍの膜厚を有するＡｌを、陰極７０２３として
用いることができる。そして発光層７０２４は、図１９（Ａ）と同様に、単数の層で構成
されていても、複数の層が積層されるように構成されていてもどちらでも良い。陽極７０
２５は、図１９（Ａ）と同様に、光を透過する透光性を有する導電性材料を用いて形成す
ることができる。
陰極７０２３と、発光層７０２４と、陽極７０２５とが重なっている部分が発光素子７０
２２に相当する。図１９（Ｃ）に示した画素の場合、発光素子７０２２から発せられる光
は、矢印で示すように陽極７０２５側と陰極７０２３側の両方に射出する。
なお、駆動回路において酸化物半導体層上に設ける第２のゲート電極は、導電膜７０２７
と同じ材料で形成すると工程を簡略化できるため好ましい。また、駆動回路において酸化
物半導体層上に設ける第２のゲート電極は、導電膜７０２７及び陰極７０２３と同じ材料
を用いて積層させると、工程を簡略化できることに加え、積層することにより配線抵抗を
低下させることができ、好ましい。
なお、ここでは、発光素子として有機ＥＬ素子について述べたが、発光素子として無機Ｅ
Ｌ素子を設けることも可能である。
なお本実施の形態では、発光素子の駆動を制御する薄膜トランジスタ（駆動用ＴＦＴ）と
発光素子が電気的に接続されている例を示したが、駆動用ＴＦＴと発光素子との間に電流
制御用ＴＦＴが接続されている構成であってもよい。
なお本実施の形態で示す半導体装置は、図１９（Ａ）、図１９（Ｂ）、図１９（Ｃ）に示
した構成に限定されるものではなく、開示した技術的思想に基づく各種の変形が可能であ
る。
次に、半導体装置の一形態に相当する発光表示パネル（発光パネルともいう）の上面及び
断面について、図２０（Ａ）、図２０（Ｂ）を用いて説明する。図２０（Ａ）は、第１の
基板上に形成された薄膜トランジスタ及び発光素子を、第２の基板との間にシール材によ
って封止した、パネルの上面図であり、図２０（Ｂ）は、図２０（Ａ）のＨ−Ｉにおける
断面図に相当する。
第１の基板４５０１上に設けられた画素部４５０２、信号線駆動回路４５０３ａ、４５０
３ｂ、及び走査線駆動回路４５０４ａ、４５０４ｂを囲むようにして、シール材４５０５
が設けられている。また画素部４５０２、信号線駆動回路４５０３ａ、４５０３ｂ、及び
走査線駆動回路４５０４ａ、４５０４ｂの上に第２の基板４５０６が設けられている。よ
って画素部４５０２、信号線駆動回路４５０３ａ、４５０３ｂ、及び走査線駆動回路４５
０４ａ、４５０４ｂは、第１の基板４５０１とシール材４５０５と第２の基板４５０６と
によって、充填材４５０７と共に密封する。このように外気に曝されないように気密性が
高く、脱ガスの少ない保護フィルム（貼り合わせフィルム、紫外線硬化樹脂フィルム等）
やカバー材でパッケージング（封入）することが好ましい。
また第１の基板４５０１上に設けられた画素部４５０２、信号線駆動回路４５０３ａ、４
５０３ｂ、及び走査線駆動回路４５０４ａ、４５０４ｂは、薄膜トランジスタを複数有し
ており、図２０（Ｂ）では、画素部４５０２に含まれる薄膜トランジスタ４５１０と、信
号線駆動回路４５０３ａに含まれる薄膜トランジスタ４５０９とを例示している。
薄膜トランジスタ４５０９、４５１０は、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系非単結晶膜を半導体層
として含む信頼性の高い実施の形態１に示す薄膜トランジスタを適用することができる。
また、薄膜トランジスタ４５０９は、実施の形態１及び図１（Ｂ）に示すように半導体層
の上下にゲート電極を有している。
また４５１１は発光素子に相当し、発光素子４５１１が有する画素電極である第１の電極
層４５１７は、薄膜トランジスタ４５１０のソース電極層またはドレイン電極層と電気的
に接続されている。なお発光素子４５１１の構成は、第１の電極層４５１７、電界発光層
４５１２、第２の電極層４５１３の積層構造であるが、本実施の形態に示した構成に限定
されない。発光素子４５１１から取り出す光の方向などに合わせて、発光素子４５１１の
構成は適宜変えることができる。
隔壁４５２０は、有機樹脂膜、無機絶縁膜または有機ポリシロキサンを用いて形成する。
特に感光性の材料を用い、第１の電極層４５１７上に開口部を形成し、その開口部の側壁
が連続した曲率を持って形成される傾斜面となるように形成することが好ましい。
電界発光層４５１２は、単数の層で構成されていても、複数の層が積層されるように構成
されていてもどちらでも良い。
発光素子４５１１に酸素、水素、水分、二酸化炭素等が侵入しないように、第２の電極層
４５１３及び隔壁４５２０上に保護膜を形成してもよい。保護膜としては、窒化珪素膜、
窒化酸化珪素膜、ＤＬＣ膜等を形成することができる。
また、信号線駆動回路４５０３ａ、４５０３ｂ、走査線駆動回路４５０４ａ、４５０４ｂ
、または画素部４５０２に与えられる各種信号及び電位は、ＦＰＣ４５１８ａ、４５１８
ｂから供給されている。
本実施の形態では、接続端子電極４５１５が、発光素子４５１１が有する第１の電極層４
５１７と同じ導電膜から形成され、端子電極４５１６は、薄膜トランジスタ４５０９、４
５１０が有するソース電極層及びドレイン電極層と同じ導電膜から形成されている。
接続端子電極４５１５は、ＦＰＣ４５１８ａが有する端子と、異方性導電膜４５１９を介
して電気的に接続されている。
発光素子４５１１からの光の取り出し方向に位置する第２の基板４５０６は透光性でなけ
ればならない。その場合には、ガラス板、プラスチック板、ポリエステルフィルムまたは
アクリルフィルムのような透光性を有する材料を用いる。
また、充填材４５０７としては窒素やアルゴンなどの不活性な気体の他に、紫外線硬化樹
脂または熱硬化樹脂を用いることができ、ＰＶＣ（ポリビニルクロライド）、アクリル、
ポリイミド、エポキシ樹脂、シリコーン樹脂、ＰＶＢ（ポリビニルブチラル）またはＥＶ
Ａ（エチレンビニルアセテート）を用いることができる。
また、必要であれば、発光素子の射出面に偏光板、又は円偏光板（楕円偏光板を含む）、
位相差板（λ／４板、λ／２板）、カラーフィルタなどの光学フィルムを適宜設けてもよ
い。また、偏光板又は円偏光板に反射防止膜を設けてもよい。例えば、表面の凹凸により
反射光を拡散し、映り込みを低減できるアンチグレア処理を施すことができる。
信号線駆動回路４５０３ａ、４５０３ｂ、及び走査線駆動回路４５０４ａ、４５０４ｂは
、別途用意された単結晶半導体基板、或いは絶縁基板上に単結晶半導体膜又は多結晶半導
体膜によって形成された駆動回路で実装されていてもよい。また、信号線駆動回路のみ、
或いは一部、又は走査線駆動回路のみ、或いは一部のみを別途形成して実装しても良く、
本実施の形態は図２０（Ａ）及び図２０（Ｂ）の構成に限定されない。
以上の工程により、製造コストを低減した発光表示装置（表示パネル）を作製することが
できる。
本実施の形態は、実施の形態１、または実施の形態２に記載した構成と適宜組み合わせて
実施することが可能である。
（実施の形態７）
本実施の形態では、半導体装置の一形態に相当する液晶表示パネルの上面及び断面につい
て、図２１（Ａ１）、図２１（Ａ２）、図２１（Ｂ）を用いて説明する。図２１（Ａ１）
、図２１（Ａ２）は、第１の基板４００１上に形成された実施の形態１で示したＩｎ−Ｇ
ａ−Ｚｎ−Ｏ系非単結晶膜を半導体層として含む薄膜トランジスタ４０１０、４０１１、
及び液晶素子４０１３を、第２の基板４００６との間にシール材４００５によって封止し
た、パネルの上面図であり、図２１（Ｂ）は、図２１（Ａ１）、図２１（Ａ２）のＭ−Ｎ
における断面図に相当する。
第１の基板４００１上に設けられた画素部４００２と、走査線駆動回路４００４とを囲む
ようにして、シール材４００５が設けられている。また画素部４００２と、走査線駆動回
路４００４の上に第２の基板４００６が設けられている。よって画素部４００２と、走査
線駆動回路４００４とは、第１の基板４００１とシール材４００５と第２の基板４００６
とによって、液晶層４００８と共に封止されている。また第１の基板４００１上のシール
材４００５によって囲まれている領域とは異なる領域に、別途用意された基板上に単結晶
半導体膜又は多結晶半導体膜で形成された信号線駆動回路４００３が実装されている。
なお、別途形成した駆動回路の接続方法は、特に限定されるものではなく、ＣＯＧ方法、
ワイヤボンディング方法、或いはＴＡＢ方法などを用いることができる。図２１（Ａ１）
は、ＣＯＧ方法により信号線駆動回路４００３を実装する例であり、図２１（Ａ２）は、
ＴＡＢ方法により信号線駆動回路４００３を実装する例である。
また第１の基板４００１上に設けられた画素部４００２と、走査線駆動回路４００４は、
薄膜トランジスタを複数有しており、図２１（Ｂ）では、画素部４００２に含まれる薄膜
トランジスタ４０１０と、走査線駆動回路４００４に含まれる薄膜トランジスタ４０１１
とを例示している。薄膜トランジスタ４０１０、４０１１上には絶縁層４０２０、４０２
１が設けられている。
薄膜トランジスタ４０１０、４０１１は、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系非単結晶膜を半導体層
として含む実施の形態１に示す薄膜トランジスタを適用することができる。薄膜トランジ
スタ４０１１は、実施の形態２の図２（Ａ）に示したバックゲート電極を有する薄膜トラ
ンジスタに相当する。
また、液晶素子４０１３が有する画素電極層４０３０は、薄膜トランジスタ４０１０と電
気的に接続されている。そして液晶素子４０１３の対向電極層４０３１は第２の基板４０
０６上に形成されている。画素電極層４０３０と対向電極層４０３１と液晶層４００８と
が重なっている部分が、液晶素子４０１３に相当する。なお、画素電極層４０３０、対向
電極層４０３１はそれぞれ配向膜として機能する絶縁層４０３２、４０３３が設けられ、
絶縁層４０３２、４０３３を介して液晶層４００８を挟持している。
なお、第１の基板４００１、第２の基板４００６としては、ガラス、金属（代表的にはス
テンレス）、セラミックス、プラスチックを用いることができる。プラスチックとしては
、ＦＲＰ（Ｆｉｂｅｒｇｌａｓｓ−Ｒｅｉｎｆｏｒｃｅｄ Ｐｌａｓｔｉｃｓ）板、ＰＶ
Ｆ（ポリビニルフルオライド）フィルム、ポリエステルフィルムまたはアクリル樹脂フィ
ルムを用いることができる。また、アルミニウムホイルをＰＶＦフィルムやポリエステル
フィルムで挟んだ構造のシートを用いることもできる。
また４０３５は絶縁膜を選択的にエッチングすることで得られる柱状のスペーサであり、
画素電極層４０３０と対向電極層４０３１との間の距離（セルギャップ）を制御するため
に設けられている。なお球状のスペーサを用いていても良い。また、対向電極層４０３１
は、薄膜トランジスタ４０１０と同一基板上に設けられる共通電位線と電気的に接続され
る。共通接続部を用いて、一対の基板間に配置される導電性粒子を介して対向電極層４０
３１と共通電位線とを電気的に接続することができる。なお、導電性粒子はシール材４０
０５に含有させる。
また、配向膜を用いないブルー相を示す液晶を用いてもよい。ブルー相は液晶相の一つで
あり、コレステリック液晶を昇温していくと、コレステリック相から等方相へ転移する直
前に発現する相である。ブルー相は狭い温度範囲でしか発現しないため、温度範囲を改善
するために５重量％以上のカイラル剤を混合させた液晶組成物を用いて液晶層４００８に
用いる。ブルー相を示す液晶とカイラル剤とを含む液晶組成物は、応答速度が１０μｓ〜
１００μｓと短く、光学的等方性であるため配向処理が不要であり、視野角依存性が小さ
い。
なお本実施の形態は透過型液晶表示装置の例であるが、反射型液晶表示装置でも半透過型
液晶表示装置でも適用できる。
また、本実施の形態の液晶表示装置では、基板の外側（視認側）に偏光板を設け、内側に
着色層、表示素子に用いる電極層という順に設ける例を示すが、偏光板は基板の内側に設
けてもよい。また、偏光板と着色層の積層構造も本実施の形態に限定されず、偏光板及び
着色層の材料や作製工程条件によって適宜設定すればよい。また、ブラックマトリクスと
して機能する遮光膜を設けてもよい。
また、本実施の形態では、薄膜トランジスタの表面凹凸を低減するため、及び薄膜トラン
ジスタの信頼性を向上させるため、実施の形態１で得られた薄膜トランジスタを保護膜や
平坦化絶縁膜として機能する絶縁層（絶縁層４０２０、絶縁層４０２１）で覆う構成とな
っている。なお、保護膜は、大気中に浮遊する有機物や金属物、水蒸気などの汚染不純物
の侵入を防ぐためのものであり、緻密な膜が好ましい。保護膜は、スパッタ法を用いて、
酸化珪素膜、窒化珪素膜、酸化窒化珪素膜、窒化酸化珪素膜、酸化アルミニウム膜、窒化
アルミニウム膜、酸化窒化アルミニウム膜、又は窒化酸化アルミニウム膜の単層、又は積
層で形成すればよい。本実施の形態では保護膜をスパッタ法で形成する例を示すが、特に
限定されずＰＣＶＤ法などの種々の方法で形成すればよい。駆動回路の一部においては、
この保護膜が第２のゲート絶縁層として機能し、第２のゲート絶縁層上にバックゲートを
有する薄膜トランジスタを含む。
ここでは、保護膜として積層構造の絶縁層４０２０を形成する。ここでは、絶縁層４０２
０の一層目として、スパッタ法を用いて酸化珪素膜を形成する。保護膜として酸化珪素膜
を用いると、ソース電極層及びドレイン電極層として用いるアルミニウム膜のヒロック防
止に効果がある。
また、保護膜の二層目として絶縁層を形成する。ここでは、絶縁層４０２０の二層目とし
て、スパッタ法を用いて窒化珪素膜を形成する。保護膜として窒化珪素膜を用いると、ナ
トリウム等のイオンが半導体領域中に侵入して、ＴＦＴの電気特性を変化させることを抑
制することができる。
また、保護膜を形成した後に、半導体層のアニール（３００℃〜４００℃）を行ってもよ
い。また、保護膜を形成した後にバックゲートを形成する。
また、平坦化絶縁膜として絶縁層４０２１を形成する。絶縁層４０２１としては、ポリイ
ミド、アクリル、ベンゾシクロブテン、ポリアミド、エポキシ等の、耐熱性を有する有機
材料を用いることができる。また上記有機材料の他に、低誘電率材料（ｌｏｗ−ｋ材料）
、シロキサン系樹脂、ＰＳＧ（リンガラス）、ＢＰＳＧ（リンボロンガラス）等を用いる
ことができる。なお、これらの材料で形成される絶縁膜を複数積層させることで、絶縁層
４０２１を形成してもよい。
なおシロキサン系樹脂とは、シロキサン系材料を出発材料として形成されたＳｉ−Ｏ−Ｓ
ｉ結合を含む樹脂に相当する。シロキサン系樹脂は置換基としては有機基（例えばアルキ
ル基やアリール基）やフルオロ基を用いても良い。また、有機基はフルオロ基を有してい
ても良い。
絶縁層４０２１の形成法は、特に限定されず、その材料に応じて、スパッタ法、ＳＯＧ法
、スピンコート、ディップ、スプレー塗布、液滴吐出法（インクジェット法、スクリーン
印刷、オフセット印刷等）、ドクターナイフ、ロールコーター、カーテンコーター、ナイ
フコーター等を用いることができる。絶縁層４０２１を材料液を用いて形成する場合、ベ
ークする工程で同時に、半導体層のアニール（３００℃〜４００℃）を行ってもよい。絶
縁層４０２１の焼成工程と半導体層のアニールを兼ねることで効率よく半導体装置を作製
することが可能となる。
画素電極層４０３０、対向電極層４０３１は、酸化タングステンを含むインジウム酸化物
、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、
酸化チタンを含むインジウム錫酸化物、インジウム錫酸化物（以下、ＩＴＯと示す。）、
インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの透光性を有する
導電性材料を用いることができる。
また、画素電極層４０３０、対向電極層４０３１として、導電性高分子（導電性ポリマー
ともいう）を含む導電性組成物を用いて形成することができる。導電性組成物を用いて形
成した画素電極は、シート抵抗が１００００Ω／□以下、波長５５０ｎｍにおける透光率
が７０％以上であることが好ましい。また、導電性組成物に含まれる導電性高分子の抵抗
率が０．１Ω・ｃｍ以下であることが好ましい。
導電性高分子としては、いわゆるπ電子共役系導電性高分子が用いることができる。例え
ば、ポリアニリンまたはその誘導体、ポリピロールまたはその誘導体、ポリチオフェンま
たはその誘導体、若しくはこれらの２種以上の共重合体などがあげられる。
また別途形成された信号線駆動回路４００３と、走査線駆動回路４００４または画素部４
００２に与えられる各種信号及び電位は、ＦＰＣ４０１８から供給されている。
本実施の形態では、接続端子電極４０１５が、液晶素子４０１３が有する画素電極層４０
３０と同じ導電膜から形成され、端子電極４０１６は、薄膜トランジスタ４０１０、４０
１１のソース電極層及びドレイン電極層と同じ導電膜で形成されている。
接続端子電極４０１５は、ＦＰＣ４０１８が有する端子と、異方性導電膜４０１９を介し
て電気的に接続されている。
また図２１（Ａ１）、図２１（Ａ２）においては、信号線駆動回路４００３を別途形成し
、第１の基板４００１に実装している例を示しているが、本実施の形態はこの構成に限定
されない。走査線駆動回路を別途形成して実装しても良いし、信号線駆動回路の一部また
は走査線駆動回路の一部のみを別途形成して実装しても良い。
図２２は、ＴＦＴ基板２６００を用いて半導体装置として液晶表示モジュールを構成する
一例を示している。
図２２は液晶表示モジュールの一例であり、ＴＦＴ基板２６００と対向基板２６０１がシ
ール材２６０２により固着され、その間にＴＦＴ等を含む画素部２６０３、液晶層を含む
表示素子２６０４、着色層２６０５、偏光板２６０６が設けられ表示領域を形成している
。着色層２６０５はカラー表示を行う場合に必要であり、ＲＧＢ方式の場合は、赤、緑、
青の各色に対応した着色層が各画素に対応して設けられている。ＴＦＴ基板２６００と対
向基板２６０１の外側には偏光板２６０６、偏光板２６０７、拡散板２６１３が配設され
ている。光源は冷陰極管２６１０と反射板２６１１により構成され、回路基板２６１２は
、フレキシブル配線基板２６０９によりＴＦＴ基板２６００の配線回路部２６０８と接続
され、コントロール回路や電源回路などの外部回路が組みこまれている。また偏光板と、
液晶層との間に位相差板を有した状態で積層してもよい。
液晶表示モジュールには、ＴＮ（Ｔｗｉｓｔｅｄ Ｎｅｍａｔｉｃ）モード、ＩＰＳ（Ｉ
ｎ−Ｐｌａｎｅ−Ｓｗｉｔｃｈｉｎｇ）モード、ＦＦＳ（Ｆｒｉｎｇｅ Ｆｉｅｌｄ Ｓ
ｗｉｔｃｈｉｎｇ）モード、ＭＶＡ（Ｍｕｌｔｉ−ｄｏｍａｉｎ Ｖｅｒｔｉｃａｌ Ａ
ｌｉｇｎｍｅｎｔ）モード、ＰＶＡ（Ｐａｔｔｅｒｎｅｄ Ｖｅｒｔｉｃａｌ Ａｌｉｇ
ｎｍｅｎｔ）モード、ＡＳＭ（Ａｘｉａｌｌｙ Ｓｙｍｍｅｔｒｉｃ ａｌｉｇｎｅｄ
Ｍｉｃｒｏ−ｃｅｌｌ）モード、ＯＣＢ（Ｏｐｔｉｃａｌ Ｃｏｍｐｅｎｓａｔｅｄ Ｂ
ｉｒｅｆｒｉｎｇｅｎｃｅ）モード、ＦＬＣ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｌｉｑｕｉ
ｄ Ｃｒｙｓｔａｌ）モード、ＡＦＬＣ（ＡｎｔｉＦｅｒｒｏｅｌｅｃｔｒｉｃ Ｌｉｑ
ｕｉｄ Ｃｒｙｓｔａｌ）モードなどを用いることができる。
以上の工程により、半導体装置として製造コストを低減した液晶表示パネルを作製するこ
とができる。
本実施の形態は、実施の形態１、実施の形態２、または実施の形態３に記載した構成と適
宜組み合わせて実施することが可能である。
（実施の形態８）
開示した発明に係る半導体装置は、さまざまな電子機器（遊技機も含む）に適用するこ
とができる。電子機器としては、例えば、テレビジョン装置（テレビ、またはテレビジョ
ン受信機ともいう）、コンピュータ用などのモニタ、デジタルカメラ、デジタルビデオカ
メラ、デジタルフォトフレーム、携帯電話機（携帯電話、携帯電話装置ともいう）、携帯
型ゲーム機、携帯情報端末、音響再生装置、パチンコ機などの大型ゲーム機などが挙げら
れる。
図２３（Ａ）は、携帯情報端末機器９２００の一例を示している。携帯情報端末機器９
２００は、コンピュータを内蔵しており、様々なデータ処理を行うことが可能である。こ
のような携帯情報端末機器９２００としては、ＰＤＡ（Ｐｅｒｓｏｎａｌ Ｄｉｇｉｔａ
ｌ Ａｓｓｉｓｔａｎｃｅ）が挙げられる。
携帯情報端末機器９２００は、筐体９２０１および筐体９２０３の２つの筐体で構成さ
れている。筐体９２０１と筐体９２０３は、連結部９２０７で折りたたみ可能に連結され
ている。筐体９２０１には表示部９２０２が組み込まれており、筐体９２０３はキーボー
ド９２０５を備えている。もちろん、携帯情報端末機器９２００の構成は上述のものに限
定されず、少なくともバックゲート電極を有する薄膜トランジスタを備えた構成であれば
よく、その他付属設備が適宜設けられた構成とすることができる。同一基板上に駆動回路
と画素部を形成することにより製造コストが低減され、電気特性の高い薄膜トランジスタ
を有する携帯情報端末機器を実現できる。
図２３（Ｂ）は、デジタルビデオカメラ９５００の一例を示している。デジタルビデオ
カメラ９５００は、筐体９５０１に表示部９５０３が組み込まれ、その他に各種操作部が
設けられている。なお、デジタルビデオカメラ９５００の構成は特に限定されず、少なく
ともバックゲート電極を有する薄膜トランジスタを備えた構成であればよく、その他付属
設備が適宜設けられた構成とすることができる。同一基板上に駆動回路と画素部を形成す
ることにより製造コストが低減され、電気特性の高い薄膜トランジスタを有するデジタル
ビデオカメラを実現できる。
図２３（Ｃ）は、携帯電話機９１００の一例を示している。携帯電話機９１００は、筐
体９１０２および筐体９１０１の２つの筐体で構成されており、連結部により折りたたみ
可能に連結されている。筐体９１０２には表示部９１０４が組み込まれており、筐体９１
０１には操作キー９１０６が設けられている。なお、携帯電話機９１００の構成は特に限
定されず、少なくともバックゲート電極を有する薄膜トランジスタを備えた構成であれば
よく、その他付属設備が適宜設けられた構成とすることができる。同一基板上に駆動回路
と画素部を形成することにより製造コストが低減され、電気特性の高い薄膜トランジスタ
を有する携帯電話機を実現できる。
図２３（Ｄ）は、携帯可能なコンピュータ９４００の一例を示している。コンピュータ
９４００は、開閉可能に連結された筐体９４０１と筐体９４０４を備えている。筐体９４
０１には表示部９４０２が組み込まれ、筐体９４０４はキーボード９４０３などを備えて
いる。なお、コンピュータ９４００の構成は特に限定されず、少なくともバックゲート電
極を有する薄膜トランジスタを備えた構成であればよく、その他付属設備が適宜設けられ
た構成とすることができる。同一基板上に駆動回路と画素部を形成することにより製造コ
ストが低減され、電気特性の高い薄膜トランジスタを有するコンピュータを実現できる。
図２４（Ａ）は、テレビジョン装置９６００の一例を示している。テレビジョン装置９６
００は、筐体９６０１に表示部９６０３が組み込まれている。表示部９６０３により、映
像を表示することが可能である。また、ここでは、スタンド９６０５により筐体９６０１
を支持した構成を示している。
テレビジョン装置９６００の操作は、筐体９６０１が備える操作スイッチや、別体のリモ
コン操作機９６１０により行うことができる。リモコン操作機９６１０が備える操作キー
９６０９により、チャンネルや音量の操作を行うことができ、表示部９６０３に表示され
る映像を操作することができる。また、リモコン操作機９６１０に、当該リモコン操作機
９６１０から出力する情報を表示する表示部９６０７を設ける構成としてもよい。
なお、テレビジョン装置９６００は、受信機やモデムなどを備えた構成とする。受信機に
より一般のテレビ放送の受信を行うことができ、さらにモデムを介して有線または無線に
よる通信ネットワークに接続することにより、一方向（送信者から受信者）または双方向
（送信者と受信者間、あるいは受信者間同士など）の情報通信を行うことも可能である。
図２４（Ｂ）は、デジタルフォトフレーム９７００の一例を示している。例えば、デジタ
ルフォトフレーム９７００は、筐体９７０１に表示部９７０３が組み込まれている。表示
部９７０３は、各種画像を表示することが可能であり、例えばデジタルカメラなどで撮影
した画像データを表示させることで、通常の写真立てと同様に機能させることができる。
なお、デジタルフォトフレーム９７００は、操作部、外部接続用端子（ＵＳＢ端子、ＵＳ
Ｂケーブルなどの各種ケーブルと接続可能な端子など）、記録媒体挿入部などを備える構
成とする。これらの構成は、表示部と同一面に組み込まれていてもよいが、側面や裏面に
備えるとデザイン性が向上するため好ましい。例えば、デジタルフォトフレームの記録媒
体挿入部に、デジタルカメラで撮影した画像データを記憶したメモリを挿入して画像デー
タを取り込み、取り込んだ画像データを表示部９７０３に表示させることができる。
また、デジタルフォトフレーム９７００は、無線で情報を送受信できる構成としてもよい
。無線により、所望の画像データを取り込み、表示させる構成とすることもできる。
図２５（Ａ）は、図２３（Ｃ）の携帯電話とは異なる他の携帯電話機１０００の一例を
示している。携帯電話機１０００は、筐体１００１に組み込まれた表示部１００２の他、
操作ボタン１００３、外部接続ポート１００４、スピーカ１００５、マイク１００６など
を備えている。
図２５（Ａ）に示す携帯電話機１０００は、表示部１００２を指などで触れることで、
情報を入力することができる。また、電話を掛ける、或いはメールを打つ操作は、表示部
１００２を指などで触れることにより行うことができる。
表示部１００２の画面は主として３つのモードがある。第１は、画像の表示を主とする
表示モードであり、第２は、文字等の情報の入力を主とする入力モードである。第３は表
示モードと入力モードの２つのモードが混合した表示＋入力モードである。
例えば、電話を掛ける、或いはメールを作成する場合は、表示部１００２を文字の入力
を主とする文字入力モードとし、画面に表示させた文字の入力操作を行えばよい。この場
合、表示部１００２の画面のほとんどにキーボードまたは番号ボタンを表示させることが
好ましい。
また、携帯電話機１０００内部に、ジャイロ、加速度センサ等の傾きを検出するセンサ
を有する検出装置を設けることで、携帯電話機１０００の向き（縦か横か）を判断して、
表示部１００２の画面表示を自動的に切り替えるようにすることができる。
また、画面モードの切り替えは、表示部１００２を触れること、又は筐体１００１の操
作ボタン１００３の操作により行われる。また、表示部１００２に表示される画像の種類
によって切り替えるようにすることもできる。例えば、表示部に表示する画像信号が動画
のデータであれば表示モード、テキストデータであれば入力モードに切り替える。
また、入力モードにおいて、表示部１００２の光センサで検出される信号を検知し、表
示部１００２のタッチ操作による入力が一定期間ない場合には、画面のモードを入力モー
ドから表示モードに切り替えるように制御してもよい。
表示部１００２は、イメージセンサとして機能させることもできる。例えば、表示部１０
０２に掌や指を触れることで、掌紋、指紋等を撮像することで、本人認証を行うことがで
きる。また、表示部に近赤外光を発光するバックライトまたは近赤外光を発光するセンシ
ング用光源を用いれば、指静脈、掌静脈などを撮像することもできる。
図２５（Ｂ）も携帯電話機の一例である。図２５（Ｂ）の携帯電話機は、筐体９４１１に
、表示部９４１２、及び操作ボタン９４１３を含む表示装置９４１０と、筐体９４０１に
操作ボタン９４０２、外部入力端子９４０３、マイク９４０４、スピーカ９４０５、及び
着信時に発光する発光部９４０６を含む通信装置９４００とを有しており、表示機能を有
する表示装置９４１０は電話機能を有する通信装置９４００と矢印の２方向に脱着可能で
ある。よって、表示装置９４１０と通信装置９４００の短軸同士を取り付けることも、表
示装置９４１０と通信装置９４００の長軸同士を取り付けることもできる。また、表示機
能のみを必要とする場合、通信装置９４００より表示装置９４１０を取り外し、表示装置
９４１０を単独で用いることもできる。通信装置９４００と表示装置９４１０とは無線通
信又は有線通信により画像又は入力情報を授受することができ、それぞれ充電可能なバッ
テリーを有する。
（実施の形態９）
ここでは、配線と酸化物半導体層とが接する構成の薄膜トランジスタを有する表示装置の
例を図２６に示す。なお、図２６において、図１（Ａ）と同一の箇所には同じ符号を用い
て説明する。
図２６に示す第１の薄膜トランジスタ４８０は、駆動回路に用いられる薄膜トランジスタ
であり、酸化物半導体層４０５に接して第１配線４０９、第２配線４１０が設けられてい
る例である。第１の薄膜トランジスタ４８０は、酸化物半導体層４０５の下方に第１のゲ
ート電極４０１と、酸化物半導体層４０５の上方に第２のゲート電極４７０とを有する。
また、第２の薄膜トランジスタ４８１は、画素部に用いられる薄膜トランジスタであり、
酸化物半導体層１０３に接してソース電極層又はドレイン電極層１０５ａ、１０５ｂが設
けられている例である。
本実施の形態の半導体装置は、配線と酸化物半導体層とが接する構成であるため、実施の
形態１と比べて工程数を低減することができる。
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能
である。
１００ 基板
１０１ ゲート電極
１０２ ゲート絶縁層
１０３ 酸化物半導体層
１０４ａ、１０４ｂ ｎ＋層
１０５ａ ソース電極層
１０５ｂ ドレイン電極層
１０７ 保護絶縁層
１０８ 容量配線
１０９ 酸化物半導体膜
１１０ 画素電極
１１１ 酸化物半導体膜
１２０ 接続電極
１２１ 端子
１２２ 端子
１２５ コンタクトホール
１２６ コンタクトホール
１２７ コンタクトホール
１２８ 透明導電膜
１２９ 透明導電膜
１３１ レジストマスク
１３２ 導電膜
１５０ 端子
１５１ 端子
１５２ ゲート絶縁層
１５３ 接続電極
１５４ 保護絶縁膜
１５５ 透明導電膜
１５６ 電極
１７０ 第２の薄膜トランジスタ
４００ 基板
４０１ 第１のゲート電極
４０２ ゲート電極
４０３ 第１のゲート絶縁層
４０４ コンタクトホール
４０５ 酸化物半導体層
４０７ 酸化物半導体層
４０９ 配線
４１０ 配線
４１１ 配線
４１２ 第２のゲート絶縁層
４３０ 薄膜トランジスタ
４３１ 薄膜トランジスタ
４３２ 薄膜トランジスタ
４３３ 薄膜トランジスタ
４７０ 第２のゲート電極
４７１ 電極
４７２ 第１の電極
４７３ 絶縁層
４７４ 第２の電極
４７５ 発光層
４７６ 電極
５８１ 薄膜トランジスタ
５８５ 絶縁層
５８７ 電極層
５８８ 電極層
５８９ 球形粒子
５９４ キャビティ
５９５ 充填材

Claims (3)

  1. 第１乃至第６のトランジスタを有し、
    前記第１のトランジスタのソース電極又はドレイン電極の一方は、前記第６のトランジスタのソース電極又はドレイン電極の一方及び第１の配線と電気的に接続されており、
    前記第１のトランジスタのソース電極又はドレイン電極の他方は、前記第５のトランジスタのソース電極又はドレイン電極の一方と電気的に接続されており、
    前記第１のトランジスタのゲート電極は、前記第５のトランジスタのゲート電極と電気的に接続されており、
    前記第１の配線は、前記第１乃至第６のトランジスタを有する回路から出力される信号を伝達する機能を有し、
    前記第１のトランジスタのゲート電極としての機能を有する第１の導電層は、前記第３のトランジスタのソース電極又はドレイン電極の一方としての機能と、前記第４のトランジスタのソース電極又はドレイン電極の一方としての機能とを有する第２の導電層を介して、前記第２のトランジスタのゲート電極としての機能を有する第３の導電層と電気的に接続されており、
    前記第２のトランジスタのソース電極又はドレイン電極の一方は、前記第３のトランジスタのゲート電極と電気的に接続されており、
    前記第２のトランジスタのソース電極又はドレイン電極の他方は、第２の配線に電気的に接続されており、
    前記第３のトランジスタのソース電極又はドレイン電極の他方は、前記第２の配線に電気的に接続されており、
    前記第３のトランジスタのゲート電極は、前記第６のトランジスタのゲート電極と電気的に接続されており、
    前記第４のトランジスタのソース電極又はドレイン電極の他方は、前記第２の配線に電気的に接続されており、
    前記第２のトランジスタは、前記第３の導電層の上に重なるチャネル形成領域を有する半導体装置。
  2. 第１乃至第６のトランジスタを有し、
    前記第１のトランジスタのソース電極又はドレイン電極の一方は、前記第６のトランジスタのソース電極又はドレイン電極の一方及び第１の配線と電気的に接続されており、
    前記第１のトランジスタのソース電極又はドレイン電極の他方は、前記第５のトランジスタのソース電極又はドレイン電極の一方と電気的に接続されており、
    前記第１のトランジスタのゲート電極は、前記第５のトランジスタのゲート電極と電気的に接続されており、
    前記第１の配線は、前記第１乃至第６のトランジスタを有する回路から出力される信号を伝達する機能を有し、
    前記第１のトランジスタのゲート電極としての機能を有する第１の導電層は、前記第３のトランジスタのソース電極又はドレイン電極の一方としての機能と、前記第４のトランジスタのソース電極又はドレイン電極の一方としての機能とを有する第２の導電層を介して、前記第２のトランジスタのゲート電極としての機能を有する第３の導電層と電気的に接続されており、
    前記第１の導電層は、半導体層を介さずに前記第３の導電層と電気的に接続されており、
    前記第２のトランジスタのソース電極又はドレイン電極の一方は、前記第３のトランジスタのゲート電極と電気的に接続されており、
    前記第２のトランジスタのソース電極又はドレイン電極の他方は、第２の配線に電気的に接続されており、
    前記第３のトランジスタのソース電極又はドレイン電極の他方は、前記第２の配線に電気的に接続されており、
    前記第３のトランジスタのゲート電極は、前記第６のトランジスタのゲート電極と電気的に接続されており、
    前記第４のトランジスタのソース電極又はドレイン電極の他方は、前記第２の配線に電気的に接続されており、
    前記第２のトランジスタは、前記第３の導電層の上に重なるチャネル形成領域を有する半導体装置。
  3. 第１乃至第６のトランジスタを有し、
    前記第１のトランジスタのソース電極又はドレイン電極の一方は、前記第６のトランジスタのソース電極又はドレイン電極の一方及び第１の配線と電気的に接続されており、
    前記第１のトランジスタのソース電極又はドレイン電極の他方は、前記第５のトランジスタのソース電極又はドレイン電極の一方と電気的に接続されており、
    前記第１のトランジスタのゲート電極は、前記第５のトランジスタのゲート電極と電気的に接続されており、
    前記第１の配線は、前記第１乃至第６のトランジスタを有する回路から出力される信号を伝達する機能を有し、
    前記第１のトランジスタのゲート電極としての機能を有する第１の導電層は、前記第３のトランジスタのソース電極又はドレイン電極の一方としての機能と、前記第４のトランジスタのソース電極又はドレイン電極の一方としての機能とを有する第２の導電層を介して、前記第２のトランジスタのゲート電極としての機能を有する第３の導電層と電気的に接続されており、
    前記第１の導電層は、前記第３の導電層と常に導通しており、
    前記第２のトランジスタのソース電極又はドレイン電極の一方は、前記第３のトランジスタのゲート電極と電気的に接続されており、
    前記第２のトランジスタのソース電極又はドレイン電極の他方は、第２の配線に電気的に接続されており、
    前記第３のトランジスタのソース電極又はドレイン電極の他方は、前記第２の配線に電気的に接続されており、
    前記第３のトランジスタのゲート電極は、前記第６のトランジスタのゲート電極と電気的に接続されており、
    前記第４のトランジスタのソース電極又はドレイン電極の他方は、前記第２の配線に電気的に接続されており、
    前記第２のトランジスタは、前記第３の導電層の上に重なるチャネル形成領域を有する半導体装置。
JP2017236563A 2008-10-24 2017-12-11 半導体装置 Active JP6405440B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2008274540 2008-10-24
JP2008274540 2008-10-24

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
JP2017198213A Division JP6259948B1 (ja) 2008-10-24 2017-10-12 半導体装置

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2018172381A Division JP6577107B2 (ja) 2008-10-24 2018-09-14 半導体装置

Publications (2)

Publication Number Publication Date
JP2018085518A JP2018085518A (ja) 2018-05-31
JP6405440B2 true JP6405440B2 (ja) 2018-10-17

Family

ID=42116611

Family Applications (15)

Application Number Title Priority Date Filing Date
JP2009243798A Active JP5498755B2 (ja) 2008-10-24 2009-10-22 半導体装置
JP2011266450A Active JP5679954B2 (ja) 2008-10-24 2011-12-06 半導体装置
JP2014046152A Active JP5736071B2 (ja) 2008-10-24 2014-03-10 半導体装置
JP2015000905A Withdrawn JP2015109456A (ja) 2008-10-24 2015-01-06 半導体装置
JP2017121179A Active JP6228344B1 (ja) 2008-10-24 2017-06-21 半導体装置及び表示装置
JP2017198213A Active JP6259948B1 (ja) 2008-10-24 2017-10-12 半導体装置
JP2017236563A Active JP6405440B2 (ja) 2008-10-24 2017-12-11 半導体装置
JP2018172381A Active JP6577107B2 (ja) 2008-10-24 2018-09-14 半導体装置
JP2018221938A Active JP6528000B2 (ja) 2008-10-24 2018-11-28 半導体装置
JP2019090503A Active JP6772335B2 (ja) 2008-10-24 2019-05-13 半導体装置
JP2019150844A Active JP6771627B2 (ja) 2008-10-24 2019-08-21 半導体装置
JP2020163164A Active JP7022804B2 (ja) 2008-10-24 2020-09-29 半導体装置
JP2022017056A Active JP7274625B2 (ja) 2008-10-24 2022-02-07 半導体装置
JP2023075735A Active JP7523627B2 (ja) 2008-10-24 2023-05-01 半導体装置
JP2024113153A Pending JP2024144437A (ja) 2008-10-24 2024-07-16 半導体装置

Family Applications Before (6)

Application Number Title Priority Date Filing Date
JP2009243798A Active JP5498755B2 (ja) 2008-10-24 2009-10-22 半導体装置
JP2011266450A Active JP5679954B2 (ja) 2008-10-24 2011-12-06 半導体装置
JP2014046152A Active JP5736071B2 (ja) 2008-10-24 2014-03-10 半導体装置
JP2015000905A Withdrawn JP2015109456A (ja) 2008-10-24 2015-01-06 半導体装置
JP2017121179A Active JP6228344B1 (ja) 2008-10-24 2017-06-21 半導体装置及び表示装置
JP2017198213A Active JP6259948B1 (ja) 2008-10-24 2017-10-12 半導体装置

Family Applications After (8)

Application Number Title Priority Date Filing Date
JP2018172381A Active JP6577107B2 (ja) 2008-10-24 2018-09-14 半導体装置
JP2018221938A Active JP6528000B2 (ja) 2008-10-24 2018-11-28 半導体装置
JP2019090503A Active JP6772335B2 (ja) 2008-10-24 2019-05-13 半導体装置
JP2019150844A Active JP6771627B2 (ja) 2008-10-24 2019-08-21 半導体装置
JP2020163164A Active JP7022804B2 (ja) 2008-10-24 2020-09-29 半導体装置
JP2022017056A Active JP7274625B2 (ja) 2008-10-24 2022-02-07 半導体装置
JP2023075735A Active JP7523627B2 (ja) 2008-10-24 2023-05-01 半導体装置
JP2024113153A Pending JP2024144437A (ja) 2008-10-24 2024-07-16 半導体装置

Country Status (7)

Country Link
US (9) US8067775B2 (ja)
EP (1) EP2351088B1 (ja)
JP (15) JP5498755B2 (ja)
KR (9) KR102251817B1 (ja)
CN (3) CN102197490B (ja)
TW (6) TWI544647B (ja)
WO (1) WO2010047217A1 (ja)

Families Citing this family (222)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103928476A (zh) 2008-10-03 2014-07-16 株式会社半导体能源研究所 显示装置及其制造方法
EP2172977A1 (en) 2008-10-03 2010-04-07 Semiconductor Energy Laboratory Co., Ltd. Display device
WO2010038820A1 (en) 2008-10-03 2010-04-08 Semiconductor Energy Laboratory Co., Ltd. Display device
JP2010097059A (ja) * 2008-10-17 2010-04-30 Hitachi Displays Ltd 表示装置
KR102251817B1 (ko) 2008-10-24 2021-05-12 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제조 방법
US8106400B2 (en) 2008-10-24 2012-01-31 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
KR101631454B1 (ko) 2008-10-31 2016-06-17 가부시키가이샤 한도오따이 에네루기 켄큐쇼 논리회로
KR101432764B1 (ko) * 2008-11-13 2014-08-21 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체장치의 제조방법
KR101671660B1 (ko) 2008-11-21 2016-11-01 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치, 표시 장치 및 전자 기기
JP2010182819A (ja) * 2009-02-04 2010-08-19 Sony Corp 薄膜トランジスタおよび表示装置
US8247276B2 (en) * 2009-02-20 2012-08-21 Semiconductor Energy Laboratory Co., Ltd. Thin film transistor, method for manufacturing the same, and semiconductor device
JP2010205987A (ja) * 2009-03-04 2010-09-16 Sony Corp 薄膜トランジスタおよびその製造方法並びに表示装置
KR101849786B1 (ko) * 2009-03-18 2018-04-17 가부시키가이샤 한도오따이 에네루기 켄큐쇼 조명 장치
TWI617029B (zh) 2009-03-27 2018-03-01 半導體能源研究所股份有限公司 半導體裝置
KR101968855B1 (ko) 2009-06-30 2019-04-12 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 제조 방법
KR101476817B1 (ko) 2009-07-03 2014-12-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 트랜지스터를 갖는 표시 장치 및 그 제작 방법
WO2011007677A1 (en) * 2009-07-17 2011-01-20 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
WO2011010541A1 (en) 2009-07-18 2011-01-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
WO2011010542A1 (en) 2009-07-23 2011-01-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
KR101707433B1 (ko) 2009-09-04 2017-02-16 가부시키가이샤 한도오따이 에네루기 켄큐쇼 발광 장치 및 발광 장치를 제작하기 위한 방법
WO2011034012A1 (en) * 2009-09-16 2011-03-24 Semiconductor Energy Laboratory Co., Ltd. Logic circuit, light emitting device, semiconductor device, and electronic device
KR20180094132A (ko) 2009-09-24 2018-08-22 가부시키가이샤 한도오따이 에네루기 켄큐쇼 구동 회로, 상기 구동 회로를 포함하는 표시 장치, 및 상기 표시 장치를 포함하는 전자 기기
WO2011043206A1 (en) * 2009-10-09 2011-04-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
CN102576737B (zh) * 2009-10-09 2015-10-21 株式会社半导体能源研究所 半导体器件及其制造方法
WO2011043215A1 (en) 2009-10-09 2011-04-14 Semiconductor Energy Laboratory Co., Ltd. Shift register and display device and driving method thereof
CN112447130A (zh) 2009-10-21 2021-03-05 株式会社半导体能源研究所 显示装置和包括显示装置的电子设备
KR101402294B1 (ko) * 2009-10-21 2014-06-02 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 제작방법
KR101796909B1 (ko) * 2009-10-30 2017-12-12 가부시키가이샤 한도오따이 에네루기 켄큐쇼 비선형 소자, 표시 장치, 및 전자 기기
WO2011052437A1 (en) 2009-10-30 2011-05-05 Semiconductor Energy Laboratory Co., Ltd. Non-linear element, display device including non-linear element, and electronic device including display device
CN102484471B (zh) * 2009-10-30 2015-04-01 株式会社半导体能源研究所 驱动器电路、包括该驱动器电路的显示设备和包括该显示设备的电子设备
WO2011052411A1 (en) 2009-10-30 2011-05-05 Semiconductor Energy Laboratory Co., Ltd. Transistor
KR101740684B1 (ko) 2009-10-30 2017-05-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 파워 다이오드, 정류기 및 그것을 가지는 반도체 장치
EP2494601A4 (en) * 2009-10-30 2016-09-07 Semiconductor Energy Lab SEMICONDUCTOR COMPONENT AND MANUFACTURING METHOD THEREFOR
WO2011052409A1 (en) 2009-10-30 2011-05-05 Semiconductor Energy Laboratory Co., Ltd. Transistor
EP2497115A4 (en) 2009-11-06 2015-09-02 Semiconductor Energy Lab SEMICONDUCTOR COMPONENT AND MANUFACTURING METHOD THEREFOR
WO2011062057A1 (en) * 2009-11-20 2011-05-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
WO2011065209A1 (en) 2009-11-27 2011-06-03 Semiconductor Energy Laboratory Co., Ltd. Non-linear element, display device including non-linear element, and electronic device including display device
KR101824124B1 (ko) * 2009-11-28 2018-02-01 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법
WO2011065216A1 (en) 2009-11-28 2011-06-03 Semiconductor Energy Laboratory Co., Ltd. Stacked oxide material, semiconductor device, and method for manufacturing the semiconductor device
JP5679143B2 (ja) * 2009-12-01 2015-03-04 ソニー株式会社 薄膜トランジスタならびに表示装置および電子機器
KR101963300B1 (ko) 2009-12-04 2019-03-28 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치
WO2011074392A1 (en) * 2009-12-18 2011-06-23 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP5743407B2 (ja) * 2010-01-15 2015-07-01 キヤノン株式会社 トランジスタの駆動方法及び該方法で駆動されるトランジスタを含む表示装置
WO2011089843A1 (en) 2010-01-20 2011-07-28 Semiconductor Energy Laboratory Co., Ltd. Method for driving display device
KR101747421B1 (ko) 2010-01-20 2017-06-14 가부시키가이샤 한도오따이 에네루기 켄큐쇼 액정 표시 장치의 구동 방법
WO2011089844A1 (en) * 2010-01-24 2011-07-28 Semiconductor Energy Laboratory Co., Ltd. Display device and manufacturing method thereof
JP2011164196A (ja) * 2010-02-05 2011-08-25 Seiko Epson Corp 電気光学装置用基板、電気光学装置及び電子機器
KR101567114B1 (ko) * 2010-02-22 2015-11-06 가부시키가이샤 제이올레드 발광 장치와 그 제조 방법
WO2011122514A1 (en) * 2010-03-31 2011-10-06 Semiconductor Energy Laboratory Co., Ltd. Power supply device and driving method thereof
US20110287593A1 (en) * 2010-05-20 2011-11-24 Semiconductor Energy Laboratory Co., Ltd. Method for forming semiconductor film and method for manufacturing semiconductor device
CN105957802A (zh) * 2010-05-21 2016-09-21 株式会社半导体能源研究所 半导体装置及其制造方法
WO2011155295A1 (en) * 2010-06-10 2011-12-15 Semiconductor Energy Laboratory Co., Ltd. Dc/dc converter, power supply circuit, and semiconductor device
WO2011158704A1 (en) * 2010-06-18 2011-12-22 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
US20120001179A1 (en) * 2010-07-02 2012-01-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
TWI606490B (zh) * 2010-07-02 2017-11-21 半導體能源研究所股份有限公司 半導體膜的製造方法，半導體裝置的製造方法，和光電轉換裝置的製造方法
CN102959713B (zh) * 2010-07-02 2017-05-10 株式会社半导体能源研究所 半导体装置
KR101108176B1 (ko) 2010-07-07 2012-01-31 삼성모바일디스플레이주식회사 더블 게이트형 박막 트랜지스터 및 이를 구비한 유기 발광 표시 장치
US8785241B2 (en) 2010-07-16 2014-07-22 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
KR102143469B1 (ko) 2010-07-27 2020-08-11 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법
WO2012014786A1 (en) * 2010-07-30 2012-02-02 Semiconductor Energy Laboratory Co., Ltd. Semicondcutor device and manufacturing method thereof
WO2012026503A1 (en) * 2010-08-27 2012-03-01 Semiconductor Energy Laboratory Co., Ltd. Memory device and semiconductor device
US8728860B2 (en) * 2010-09-03 2014-05-20 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
US8766253B2 (en) * 2010-09-10 2014-07-01 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR20120026970A (ko) * 2010-09-10 2012-03-20 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 발광 장치
US9142568B2 (en) * 2010-09-10 2015-09-22 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing light-emitting display device
US8835917B2 (en) * 2010-09-13 2014-09-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, power diode, and rectifier
KR20130106398A (ko) * 2010-09-15 2013-09-27 가부시키가이샤 한도오따이 에네루기 켄큐쇼 액정 표시 장치 및 그 제작 방법
CN103155153B (zh) 2010-10-07 2016-03-30 夏普株式会社 半导体装置、显示装置以及半导体装置和显示装置的制造方法
TWI562379B (en) * 2010-11-30 2016-12-11 Semiconductor Energy Lab Co Ltd Semiconductor device and method for manufacturing semiconductor device
KR101722229B1 (ko) * 2010-12-15 2017-04-03 삼성디스플레이 주식회사 터치 스크린 일체형 평판 표시 장치
US9024317B2 (en) 2010-12-24 2015-05-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor circuit, method for driving the same, storage device, register circuit, display device, and electronic device
JP2012151453A (ja) * 2010-12-28 2012-08-09 Semiconductor Energy Lab Co Ltd 半導体装置および半導体装置の駆動方法
US8921948B2 (en) * 2011-01-12 2014-12-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
JP5897910B2 (ja) * 2011-01-20 2016-04-06 株式会社半導体エネルギー研究所 半導体装置の作製方法
KR20190007525A (ko) 2011-01-27 2019-01-22 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
JP5933897B2 (ja) 2011-03-18 2016-06-15 株式会社半導体エネルギー研究所 半導体装置
US8878174B2 (en) * 2011-04-15 2014-11-04 Semiconductor Energy Laboratory Co., Ltd. Semiconductor element, memory circuit, integrated circuit, and driving method of the integrated circuit
TWI743509B (zh) 2011-05-05 2021-10-21 日商半導體能源研究所股份有限公司 半導體裝置及其製造方法
US8709889B2 (en) * 2011-05-19 2014-04-29 Semiconductor Energy Laboratory Co., Ltd. Semiconductor memory device and manufacturing method thereof
US8891285B2 (en) 2011-06-10 2014-11-18 Semiconductor Energy Laboratory Co., Ltd. Semiconductor memory device
TWI595565B (zh) * 2011-06-17 2017-08-11 半導體能源研究所股份有限公司 半導體裝置及其製造方法
JP6116149B2 (ja) 2011-08-24 2017-04-19 株式会社半導体エネルギー研究所 半導体装置
US8698137B2 (en) 2011-09-14 2014-04-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP5832399B2 (ja) 2011-09-16 2015-12-16 株式会社半導体エネルギー研究所 発光装置
JP2013084333A (ja) 2011-09-28 2013-05-09 Semiconductor Energy Lab Co Ltd シフトレジスタ回路
US8736315B2 (en) 2011-09-30 2014-05-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US10014068B2 (en) 2011-10-07 2018-07-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP6076038B2 (ja) * 2011-11-11 2017-02-08 株式会社半導体エネルギー研究所 表示装置の作製方法
JP6059968B2 (ja) * 2011-11-25 2017-01-11 株式会社半導体エネルギー研究所 半導体装置、及び液晶表示装置
JP6099372B2 (ja) 2011-12-05 2017-03-22 株式会社半導体エネルギー研究所 半導体装置及び電子機器
KR20130085859A (ko) 2012-01-20 2013-07-30 삼성디스플레이 주식회사 액정 표시 장치 및 그 제조 방법
CN102646683B (zh) * 2012-02-02 2014-09-24 京东方科技集团股份有限公司 一种阵列基板及其制造方法
US20130207102A1 (en) * 2012-02-15 2013-08-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US8988152B2 (en) 2012-02-29 2015-03-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
CN104170001B (zh) 2012-03-13 2017-03-01 株式会社半导体能源研究所 发光装置及其驱动方法
US9502233B2 (en) * 2012-03-22 2016-11-22 Hitachi Kokusai Electric, Inc. Method for manufacturing semiconductor device, method for processing substrate, substrate processing device and recording medium
KR102048487B1 (ko) * 2012-03-28 2020-01-22 호야 가부시키가이샤 다층 반사막 부착 기판의 제조 방법, 반사형 마스크 블랭크의 제조 방법 및 반사형 마스크의 제조 방법
US9348217B2 (en) * 2012-03-30 2016-05-24 Hoya Corporation Mask blank substrate, substrate with multilayer reflection film, transmissive mask blank, reflective mask blank, transmissive mask, reflective mask, and semiconductor device fabrication method
JP2013236068A (ja) 2012-04-12 2013-11-21 Semiconductor Energy Lab Co Ltd 半導体装置及び半導体装置の作製方法
WO2013154195A1 (en) 2012-04-13 2013-10-17 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP6001308B2 (ja) * 2012-04-17 2016-10-05 株式会社半導体エネルギー研究所 半導体装置
US8866510B2 (en) 2012-05-02 2014-10-21 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP5795551B2 (ja) * 2012-05-14 2015-10-14 富士フイルム株式会社 電界効果型トランジスタの製造方法
CN104380473B (zh) * 2012-05-31 2017-10-13 株式会社半导体能源研究所 半导体装置
CN103474467B (zh) 2012-06-05 2016-04-13 元太科技工业股份有限公司 薄膜晶体管结构及其阵列基板
TWI493726B (zh) * 2012-06-05 2015-07-21 E Ink Holdings Inc 薄膜電晶體結構及其陣列基板
KR102113160B1 (ko) 2012-06-15 2020-05-20 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
TWI600022B (zh) * 2012-07-20 2017-09-21 半導體能源研究所股份有限公司 脈衝輸出電路、顯示裝置、及電子裝置
JP2014045175A (ja) * 2012-08-02 2014-03-13 Semiconductor Energy Lab Co Ltd 半導体装置
US9018624B2 (en) * 2012-09-13 2015-04-28 Semiconductor Energy Laboratory Co., Ltd. Display device and electronic appliance
KR101965256B1 (ko) * 2012-10-17 2019-04-04 삼성디스플레이 주식회사 유기 발광 표시 장치
JP2014102319A (ja) * 2012-11-19 2014-06-05 Sony Corp 発光素子及び表示装置
KR101970779B1 (ko) 2012-12-10 2019-04-22 삼성디스플레이 주식회사 표시 장치
JP6186757B2 (ja) * 2013-03-06 2017-08-30 セイコーエプソン株式会社 電気光学装置及び電子機器
US9246133B2 (en) * 2013-04-12 2016-01-26 Semiconductor Energy Laboratory Co., Ltd. Light-emitting module, light-emitting panel, and light-emitting device
US8975121B2 (en) * 2013-05-09 2015-03-10 Johnson & Johnson Vision Care, Inc. Methods and apparatus to form thin film nanocrystal integrated circuits on ophthalmic devices
TWI618058B (zh) 2013-05-16 2018-03-11 半導體能源研究所股份有限公司 半導體裝置
US9754971B2 (en) 2013-05-18 2017-09-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
DE102014019794B4 (de) * 2013-05-20 2024-10-24 Semiconductor Energy Laboratory Co., Ltd. Halbleitervorrichtung
JP2015195327A (ja) * 2013-06-05 2015-11-05 株式会社半導体エネルギー研究所 半導体装置
TWI624936B (zh) * 2013-06-05 2018-05-21 半導體能源研究所股份有限公司 顯示裝置
KR101506098B1 (ko) * 2013-12-10 2015-03-26 경희대학교 산학협력단 Ｎｂｉｓ에서 문턱전압의 변화가 없는 산화물 반도체 트랜지스터 및 이의 제조 방법
CN105324848A (zh) * 2013-06-11 2016-02-10 庆熙大学校产学协力团 作为显示装置的像素元件的氧化物半导体晶体管及其制造方法
US20140374744A1 (en) * 2013-06-19 2014-12-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR20210079411A (ko) * 2013-06-27 2021-06-29 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
JP6400961B2 (ja) * 2013-07-12 2018-10-03 株式会社半導体エネルギー研究所 表示装置
KR102000056B1 (ko) * 2013-07-22 2019-09-30 엘지디스플레이 주식회사 정전기 방지 회로 및 이의 제조 방법
US10529740B2 (en) 2013-07-25 2020-01-07 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device including semiconductor layer and conductive layer
JP6410496B2 (ja) 2013-07-31 2018-10-24 株式会社半導体エネルギー研究所 マルチゲート構造のトランジスタ
US9818765B2 (en) 2013-08-26 2017-11-14 Apple Inc. Displays with silicon and semiconducting oxide thin-film transistors
US9412799B2 (en) 2013-08-26 2016-08-09 Apple Inc. Display driver circuitry for liquid crystal displays with semiconducting-oxide thin-film transistors
JP6406926B2 (ja) 2013-09-04 2018-10-17 株式会社半導体エネルギー研究所 半導体装置
KR102294507B1 (ko) 2013-09-06 2021-08-30 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR102109741B1 (ko) * 2013-10-02 2020-05-12 엘지디스플레이 주식회사 유기 발광 디스플레이 장치
KR102119572B1 (ko) * 2013-11-29 2020-06-05 엘지디스플레이 주식회사 박막 트랜지스터 어레이 기판 및 그 제조 방법
DE112014005486B4 (de) 2013-12-02 2024-08-22 Semiconductor Energy Laboratory Co., Ltd. Anzeigevorrichtung
US9349751B2 (en) * 2013-12-12 2016-05-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP6570825B2 (ja) 2013-12-12 2019-09-04 株式会社半導体エネルギー研究所 電子機器
KR20150070648A (ko) * 2013-12-17 2015-06-25 삼성디스플레이 주식회사 박막 트랜지스터
JP6506545B2 (ja) * 2013-12-27 2019-04-24 株式会社半導体エネルギー研究所 半導体装置
JP6488124B2 (ja) 2013-12-27 2019-03-20 株式会社半導体エネルギー研究所 半導体装置
KR20150087647A (ko) 2014-01-22 2015-07-30 삼성디스플레이 주식회사 게이트 구동회로 및 이를 포함하는 표시장치
TWI658597B (zh) * 2014-02-07 2019-05-01 日商半導體能源研究所股份有限公司 半導體裝置
US10903246B2 (en) 2014-02-24 2021-01-26 Lg Display Co., Ltd. Thin film transistor substrate and display using the same
US10186528B2 (en) 2014-02-24 2019-01-22 Lg Display Co., Ltd. Thin film transistor substrate and display using the same
US10985196B2 (en) 2014-02-24 2021-04-20 Lg Display Co., Ltd. Thin film transistor substrate with intermediate insulating layer and display using the same
US9691799B2 (en) 2014-02-24 2017-06-27 Lg Display Co., Ltd. Thin film transistor substrate and display using the same
US9721973B2 (en) 2014-02-24 2017-08-01 Lg Display Co., Ltd. Thin film transistor substrate and display using the same
US9214508B2 (en) 2014-02-24 2015-12-15 Lg Display Co., Ltd. Thin film transistor substrate with intermediate insulating layer and display using the same
EP2911200B1 (en) 2014-02-24 2020-06-03 LG Display Co., Ltd. Thin film transistor substrate and display using the same
US10325937B2 (en) 2014-02-24 2019-06-18 Lg Display Co., Ltd. Thin film transistor substrate with intermediate insulating layer and display using the same
JP6607681B2 (ja) 2014-03-07 2019-11-20 株式会社半導体エネルギー研究所 半導体装置
KR20160132405A (ko) 2014-03-12 2016-11-18 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR102257978B1 (ko) * 2014-03-17 2021-05-31 삼성디스플레이 주식회사 표시 장치 및 이의 제조 방법
KR102319478B1 (ko) * 2014-03-18 2021-10-29 삼성디스플레이 주식회사 박막 트랜지스터 및 그 제조 방법
US9337030B2 (en) 2014-03-26 2016-05-10 Intermolecular, Inc. Method to grow in-situ crystalline IGZO using co-sputtering targets
TWI767772B (zh) 2014-04-10 2022-06-11 日商半導體能源研究所股份有限公司 記憶體裝置及半導體裝置
US10199006B2 (en) * 2014-04-24 2019-02-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, display module, and electronic device
WO2015170220A1 (en) 2014-05-09 2015-11-12 Semiconductor Energy Laboratory Co., Ltd. Memory device and electronic device
KR102354008B1 (ko) 2014-05-29 2022-01-24 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치, 반도체 장치의 제작 방법 및 전자 기기
JP6459271B2 (ja) * 2014-07-23 2019-01-30 Ｔｉａｎｍａ Ｊａｐａｎ株式会社 イメージセンサ及びその駆動方法
KR102170999B1 (ko) 2014-07-30 2020-10-29 삼성디스플레이 주식회사 표시장치
JP6652342B2 (ja) 2014-08-08 2020-02-19 株式会社半導体エネルギー研究所 半導体装置
CN104345510B (zh) * 2014-09-26 2017-10-03 京东方科技集团股份有限公司 液晶面板以及液晶面板的制造方法
TWI766298B (zh) 2014-11-21 2022-06-01 日商半導體能源研究所股份有限公司 半導體裝置
US20160155803A1 (en) * 2014-11-28 2016-06-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor Device, Method for Manufacturing the Semiconductor Device, and Display Device Including the Semiconductor Device
JP6801969B2 (ja) * 2015-03-03 2020-12-16 株式会社半導体エネルギー研究所 半導体装置、表示装置、および電子機器
CN107408579B (zh) * 2015-03-03 2021-04-02 株式会社半导体能源研究所 半导体装置、该半导体装置的制造方法或包括该半导体装置的显示装置
US9905700B2 (en) 2015-03-13 2018-02-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device or memory device and driving method thereof
KR102331178B1 (ko) * 2015-04-02 2021-11-26 삼성디스플레이 주식회사 표시장치
JP2017010000A (ja) 2015-04-13 2017-01-12 株式会社半導体エネルギー研究所 表示装置
KR102546189B1 (ko) * 2015-04-13 2023-06-22 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
CN104752343B (zh) * 2015-04-14 2017-07-28 深圳市华星光电技术有限公司 双栅极氧化物半导体tft基板的制作方法及其结构
US9666655B2 (en) 2015-05-05 2017-05-30 Semiconductor Energy Laboratory Co., Ltd. Display device
WO2016190186A1 (ja) * 2015-05-25 2016-12-01 シャープ株式会社 シフトレジスタ回路
CN106298883B (zh) * 2015-06-04 2020-09-15 昆山工研院新型平板显示技术中心有限公司 一种薄膜晶体管及其制备方法
JP2017022377A (ja) 2015-07-14 2017-01-26 株式会社半導体エネルギー研究所 半導体装置
US10032921B2 (en) 2015-07-31 2018-07-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, display module, and electronic device
US10553690B2 (en) 2015-08-04 2020-02-04 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
WO2017060790A1 (en) * 2015-10-08 2017-04-13 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, display device, and electronic device
CN105336746B (zh) * 2015-10-22 2018-07-17 深圳市华星光电技术有限公司 一种双栅极薄膜晶体管及其制作方法、以及阵列基板
US9741400B2 (en) 2015-11-05 2017-08-22 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, memory device, electronic device, and method for operating the semiconductor device
US9818344B2 (en) 2015-12-04 2017-11-14 Apple Inc. Display with light-emitting diodes
US20170186782A1 (en) * 2015-12-24 2017-06-29 Innolux Corporation Pixel circuit of active-matrix light-emitting diode and display panel having the same
JP6822853B2 (ja) 2016-01-21 2021-01-27 株式会社半導体エネルギー研究所 記憶装置及び記憶装置の駆動方法
CN105785635A (zh) * 2016-01-29 2016-07-20 上海天马微电子有限公司 半反半透式阵列基板、制作方法、显示面板和显示装置
WO2017149428A1 (en) * 2016-03-04 2017-09-08 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, manufacturing method thereof, and display device including the semiconductor device
WO2017159625A1 (ja) * 2016-03-15 2017-09-21 シャープ株式会社 アクティブマトリクス基板
SG10201701689UA (en) 2016-03-18 2017-10-30 Semiconductor Energy Lab Semiconductor device, semiconductor wafer, and electronic device
CN105789120B (zh) * 2016-05-23 2019-05-31 深圳市华星光电技术有限公司 Tft基板的制作方法及tft基板
US10242617B2 (en) 2016-06-03 2019-03-26 Semiconductor Energy Laboratory Co., Ltd. Display device, display module, electronic device, and driving method
KR102389264B1 (ko) 2016-09-02 2022-04-22 삼성디스플레이 주식회사 표시장치 및 그 제조방법
JP6736430B2 (ja) * 2016-09-05 2020-08-05 株式会社ジャパンディスプレイ 半導体装置
US10866472B2 (en) * 2016-09-14 2020-12-15 Sharp Kabushiki Kaisha Mounting substrate and display panel
JP6698486B2 (ja) * 2016-09-26 2020-05-27 株式会社ジャパンディスプレイ 表示装置
WO2018150962A1 (ja) * 2017-02-15 2018-08-23 シャープ株式会社 アクティブマトリクス基板
WO2018163997A1 (ja) * 2017-03-09 2018-09-13 シャープ株式会社 アクティブマトリクス基板およびその製造方法
WO2018167593A1 (ja) 2017-03-13 2018-09-20 株式会社半導体エネルギー研究所 複合酸化物、およびトランジスタ
KR102343573B1 (ko) * 2017-05-26 2021-12-28 삼성디스플레이 주식회사 플렉서블 디스플레이 장치
JP6844845B2 (ja) 2017-05-31 2021-03-17 三国電子有限会社 表示装置
US11257722B2 (en) 2017-07-31 2022-02-22 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having oxide containing gallium indium and zinc
WO2019092549A1 (ja) 2017-11-09 2019-05-16 株式会社半導体エネルギー研究所 表示装置、表示装置の駆動方法、および電子機器
CN107968110B (zh) * 2017-11-21 2020-05-01 京东方科技集团股份有限公司 显示基板及其制作方法、显示装置及其制作方法
KR102127756B1 (ko) * 2018-01-02 2020-07-09 청주대학교 산학협력단 전극가변 박막 트랜지스터 논리회로 및 그 제조방법
CN107958656B (zh) * 2018-01-08 2019-07-02 武汉华星光电技术有限公司 Goa电路
KR102576214B1 (ko) * 2018-06-28 2023-09-07 삼성디스플레이 주식회사 배선 기판 및 이를 포함하는 표시 장치
KR20210027367A (ko) 2018-06-29 2021-03-10 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제작 방법
CN112385026B (zh) 2018-07-11 2024-06-11 株式会社新川 打线接合装置
JP7190729B2 (ja) 2018-08-31 2022-12-16 三国電子有限会社 キャリア注入量制御電極を有する有機エレクトロルミネセンス素子
JP7272013B2 (ja) 2018-09-19 2023-05-12 セイコーエプソン株式会社 プリントヘッド制御回路及び液体吐出装置
JP7246681B2 (ja) * 2018-09-26 2023-03-28 三国電子有限会社 トランジスタ及びトランジスタの製造方法、並びにトランジスタを含む表示装置
JP7159031B2 (ja) * 2018-12-18 2022-10-24 株式会社ジャパンディスプレイ 表示装置
JP7190740B2 (ja) 2019-02-22 2022-12-16 三国電子有限会社 エレクトロルミネセンス素子を有する表示装置
US11437283B2 (en) 2019-03-15 2022-09-06 Intel Corporation Backside contacts for semiconductor devices
CN110707095A (zh) * 2019-09-04 2020-01-17 深圳市华星光电半导体显示技术有限公司 显示面板
JP7444436B2 (ja) 2020-02-05 2024-03-06 三国電子有限会社 液晶表示装置
JP2021141196A (ja) * 2020-03-05 2021-09-16 株式会社ジャパンディスプレイ 半導体装置、および表示装置
US11823739B2 (en) 2020-04-06 2023-11-21 Crossbar, Inc. Physically unclonable function (PUF) generation involving high side programming of bits
US12087397B1 (en) 2020-04-06 2024-09-10 Crossbar, Inc. Dynamic host allocation of physical unclonable feature operation for resistive switching memory
CN115273934A (zh) * 2020-04-06 2022-11-01 昕原半导体(上海)有限公司 利用芯片上电阻存储器阵列的不可克隆特性的独特芯片标识符
US20220344357A1 (en) * 2021-04-23 2022-10-27 Taiwan Semiconductor Manufacturing Company, Ltd. Memory device, integrated circuit, and manufacturing method of memory device
CN113257841B (zh) * 2021-07-19 2021-11-16 深圳市柔宇科技股份有限公司 Tft基板及其制备方法、显示器以及电子设备

Family Cites Families (250)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
US4615102A (en) 1984-05-01 1986-10-07 Fujitsu Limited Method of producing enhancement mode and depletion mode FETs
FR2577311B1 (fr) 1985-02-11 1987-03-06 Siderurgie Fse Inst Rech Dispositif de connexion electrique destine a etre place en paroi d'un four metallurgique a courant continu.
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63301565A (ja) 1987-05-30 1988-12-08 Matsushita Electric Ind Co Ltd 薄膜集積回路
JPH02156676A (ja) 1988-12-09 1990-06-15 Fuji Xerox Co Ltd 薄膜半導体装置
US5079606A (en) * 1989-01-26 1992-01-07 Casio Computer Co., Ltd. Thin-film memory element
US5053347A (en) * 1989-08-03 1991-10-01 Industrial Technology Research Institute Amorphous silicon thin film transistor with a depletion gate
JP2585118B2 (ja) 1990-02-06 1997-02-26 株式会社半導体エネルギー研究所 薄膜トランジスタの作製方法
DE69107101T2 (de) * 1990-02-06 1995-05-24 Semiconductor Energy Lab Verfahren zum Herstellen eines Oxydfilms.
KR930005745B1 (ko) * 1990-10-18 1993-06-24 삼성전자 주식회사 액티브 매트릭스 액정표시소자용 박막 트랜지스터
JP2776083B2 (ja) * 1991-08-23 1998-07-16 日本電気株式会社 液晶表示装置およびその製造方法
DE69332960T2 (de) 1992-01-28 2004-05-13 Canon K.K. Halbleiteranordnung
JPH05218326A (ja) 1992-01-31 1993-08-27 Canon Inc 半導体装置及び液晶表示装置
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
JP2572003B2 (ja) 1992-03-30 1997-01-16 三星電子株式会社 三次元マルチチャンネル構造を有する薄膜トランジスタの製造方法
GB9208324D0 (en) * 1992-04-15 1992-06-03 British Tech Group Semiconductor devices
JP3254007B2 (ja) * 1992-06-09 2002-02-04 株式会社半導体エネルギー研究所 薄膜状半導体装置およびその作製方法
JPH06202156A (ja) * 1992-12-28 1994-07-22 Sharp Corp ドライバーモノリシック駆動素子
JP3472590B2 (ja) * 1993-04-05 2003-12-02 Ｎｅｃエレクトロニクス株式会社 半導体記憶装置
JP3126573B2 (ja) 1993-12-24 2001-01-22 シャープ株式会社 半導体装置及びその製造方法
JPH07312426A (ja) * 1994-05-18 1995-11-28 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
JP3243146B2 (ja) 1994-12-08 2002-01-07 株式会社東芝 半導体装置
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法
JPH11505377A (ja) 1995-08-03 1999-05-18 フィリップス エレクトロニクス ネムローゼ フェンノートシャップ 半導体装置
GB9520888D0 (en) 1995-10-12 1995-12-13 Philips Electronics Nv Electronic devices comprising thin-film circuitry
US5847410A (en) 1995-11-24 1998-12-08 Semiconductor Energy Laboratory Co. Semiconductor electro-optical device
JP3625598B2 (ja) * 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
JPH10290012A (ja) * 1997-04-14 1998-10-27 Nec Corp アクティブマトリクス型液晶表示装置およびその製造方法
KR100276442B1 (ko) 1998-02-20 2000-12-15 구본준 액정표시장치 제조방법 및 그 제조방법에 의한 액정표시장치
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
US6372558B1 (en) 1998-08-18 2002-04-16 Sony Corporation Electrooptic device, driving substrate for electrooptic device, and method of manufacturing the device and substrate
JP2000068514A (ja) * 1998-08-18 2000-03-03 Sony Corp 電気光学装置の製造方法及び電気光学装置用の駆動基板の製造方法
JP2000150861A (ja) * 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
JP4008133B2 (ja) * 1998-12-25 2007-11-14 株式会社半導体エネルギー研究所 半導体装置
JP4202502B2 (ja) * 1998-12-28 2008-12-24 株式会社半導体エネルギー研究所 半導体装置
JP3674942B2 (ja) * 1999-08-02 2005-07-27 カシオ計算機株式会社 光電変換素子、フォトセンサアレイおよび２次元画像の読取装置
AU756447B2 (en) 1999-08-02 2003-01-16 Casio Computer Co., Ltd. Photosensor and photosensor system
JP2001053283A (ja) * 1999-08-12 2001-02-23 Semiconductor Energy Lab Co Ltd 半導体装置及びその作製方法
TW460731B (en) * 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
JP3324587B2 (ja) 1999-12-20 2002-09-17 セイコーエプソン株式会社 半導体記憶装置
TW495854B (en) 2000-03-06 2002-07-21 Semiconductor Energy Lab Semiconductor device and manufacturing method thereof
JP4836339B2 (ja) 2000-03-06 2011-12-14 株式会社半導体エネルギー研究所 半導体表示装置及びその作製方法
JP2001284592A (ja) 2000-03-29 2001-10-12 Sony Corp 薄膜半導体装置及びその駆動方法
US6580475B2 (en) 2000-04-27 2003-06-17 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of fabricating the same
JP2002014628A (ja) 2000-04-27 2002-01-18 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
US7633471B2 (en) 2000-05-12 2009-12-15 Semiconductor Energy Laboratory Co., Ltd. Light-emitting device and electric appliance
JP3454231B2 (ja) 2000-06-15 2003-10-06 セイコーエプソン株式会社 半導体記憶装置
US6828587B2 (en) * 2000-06-19 2004-12-07 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US7503975B2 (en) * 2000-06-27 2009-03-17 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and fabrication method therefor
US6681992B2 (en) 2000-08-03 2004-01-27 Tomomi Iihama Image reading apparatus
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
US6549071B1 (en) 2000-09-12 2003-04-15 Silicon Laboratories, Inc. Power amplifier circuitry and method using an inductance coupled to power amplifier switching devices
JP3527483B2 (ja) 2000-09-21 2004-05-17 松下電器産業株式会社 Ｃｍｏｓ型基本セル及びこれを使用した半導体集積回路並びにその半導体集積回路の製造方法
US6800883B2 (en) 2000-09-21 2004-10-05 Matsushita Electric Industrial Co., Ltd. CMOS basic cell and method for fabricating semiconductor integrated circuit using the same
KR20020038482A (ko) * 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP4954366B2 (ja) * 2000-11-28 2012-06-13 株式会社半導体エネルギー研究所 半導体装置の作製方法
US7569849B2 (en) * 2001-02-16 2009-08-04 Ignis Innovation Inc. Pixel driver circuit and pixel circuit having the pixel driver circuit
JP3997731B2 (ja) * 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
US6740938B2 (en) 2001-04-16 2004-05-25 Semiconductor Energy Laboratory Co., Ltd. Transistor provided with first and second gate electrodes with channel region therebetween
JP4338937B2 (ja) 2001-04-16 2009-10-07 株式会社半導体エネルギー研究所 半導体装置
JP4731718B2 (ja) 2001-04-27 2011-07-27 株式会社半導体エネルギー研究所 表示装置
JP2003051599A (ja) 2001-05-24 2003-02-21 Semiconductor Energy Lab Co Ltd 半導体装置及び電子機器
US6906344B2 (en) 2001-05-24 2005-06-14 Semiconductor Energy Laboratory Co., Ltd. Thin film transistor with plural channels and corresponding plural overlapping electrodes
TW588570B (en) * 2001-06-18 2004-05-21 Semiconductor Energy Lab Light emitting device and method of fabricating the same
JP3512781B2 (ja) 2001-07-27 2004-03-31 株式会社半導体エネルギー研究所 薄膜トランジスタ
US6639246B2 (en) 2001-07-27 2003-10-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP4789369B2 (ja) * 2001-08-08 2011-10-12 株式会社半導体エネルギー研究所 表示装置及び電子機器
JP5028723B2 (ja) 2001-08-16 2012-09-19 奇美電子股▲ふん▼有限公司 薄膜トランジスタ、該薄膜トランジスタの製造方法、該薄膜トランジスタを含むアレイ基板、表示装置および該表示装置の駆動方式
JP4090716B2 (ja) * 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
US7061014B2 (en) * 2001-11-05 2006-06-13 Japan Science And Technology Agency Natural-superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
JP2003243658A (ja) * 2002-02-12 2003-08-29 Seiko Epson Corp 半導体装置、電気光学装置、電子機器、半導体装置の製造方法、電気光学装置の製造方法
JP4083486B2 (ja) * 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
JP4069648B2 (ja) 2002-03-15 2008-04-02 カシオ計算機株式会社 半導体装置および表示駆動装置
CN1445821A (zh) * 2002-03-15 2003-10-01 三洋电机株式会社 ZnO膜和ZnO半导体层的形成方法、半导体元件及其制造方法
JP2003280034A (ja) * 2002-03-20 2003-10-02 Sharp Corp Ｔｆｔ基板およびそれを用いる液晶表示装置
JP3933591B2 (ja) * 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
CN100428319C (zh) 2002-04-08 2008-10-22 三星电子株式会社 驱动电路及液晶显示器
JP2003309266A (ja) 2002-04-17 2003-10-31 Konica Minolta Holdings Inc 有機薄膜トランジスタ素子の製造方法
JP4357413B2 (ja) * 2002-04-26 2009-11-04 東芝モバイルディスプレイ株式会社 Ｅｌ表示装置
US7339187B2 (en) * 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
WO2003104879A2 (en) 2002-06-01 2003-12-18 Samsung Electronics Co., Ltd. Shift register, liquid crystal display device having the shift register and method of driving scan lines using the same
JP2004022625A (ja) * 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) * 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
JP4723787B2 (ja) * 2002-07-09 2011-07-13 シャープ株式会社 電界効果型トランジスタ、その製造方法及び画像表示装置
JP2004079705A (ja) * 2002-08-14 2004-03-11 Renesas Technology Corp 半導体集積回路装置およびその製造方法
KR100870522B1 (ko) * 2002-09-17 2008-11-26 엘지디스플레이 주식회사 액정표시소자 및 그 제조방법
US7067843B2 (en) * 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
US6995053B2 (en) * 2004-04-23 2006-02-07 Sharp Laboratories Of America, Inc. Vertical thin film transistor
US6788567B2 (en) 2002-12-02 2004-09-07 Rohm Co., Ltd. Data holding device and data holding method
JP2004235180A (ja) 2003-01-28 2004-08-19 Sanyo Electric Co Ltd 半導体装置及びその製造方法
JP4314843B2 (ja) * 2003-03-05 2009-08-19 カシオ計算機株式会社 画像読取装置及び個人認証システム
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
KR100560401B1 (ko) 2003-11-04 2006-03-14 엘지.필립스 엘시디 주식회사 수평 전계 인가형 박막 트랜지스터 기판 및 그 제조 방법
US7224118B2 (en) * 2003-06-17 2007-05-29 Semiconductor Energy Laboratory Co., Ltd. Display device and electronic apparatus having a wiring connected to a counter electrode via an opening portion in an insulating layer that surrounds a pixel electrode
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
JP4554292B2 (ja) 2003-07-18 2010-09-29 株式会社半導体エネルギー研究所 薄膜トランジスタの作製方法
TWI336921B (en) 2003-07-18 2011-02-01 Semiconductor Energy Lab Method for manufacturing semiconductor device
US7262463B2 (en) * 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
JP4402396B2 (ja) 2003-08-07 2010-01-20 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP4338481B2 (ja) 2003-09-05 2009-10-07 三菱電機株式会社 液晶表示装置用薄膜トランジスタの製法および液晶表示装置用薄膜トランジスタ
JP2005109325A (ja) 2003-10-01 2005-04-21 Matsushita Electric Ind Co Ltd 半導体集積回路の評価素子群および評価方法
KR101123097B1 (ko) * 2003-10-28 2012-03-16 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시장치의 제조방법
CN1906650B (zh) * 2003-11-14 2012-05-09 株式会社半导体能源研究所 显示装置及其制造方法
KR101019045B1 (ko) * 2003-11-25 2011-03-04 엘지디스플레이 주식회사 액정표시장치용 어레이기판과 그 제조방법
US7026713B2 (en) * 2003-12-17 2006-04-11 Hewlett-Packard Development Company, L.P. Transistor device having a delafossite material
CN100385478C (zh) * 2003-12-27 2008-04-30 Lg.菲利浦Lcd株式会社 包括移位寄存器的驱动电路以及使用其的平板显示器件
US7282782B2 (en) * 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
US7297977B2 (en) * 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
US7145174B2 (en) * 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
CN102354658B (zh) 2004-03-12 2015-04-01 独立行政法人科学技术振兴机构 薄膜晶体管的制造方法
KR101032945B1 (ko) * 2004-03-12 2011-05-09 삼성전자주식회사 시프트 레지스터 및 이를 포함하는 표시 장치
US20060166415A1 (en) * 2004-06-07 2006-07-27 Sharp Laboratories Of America, Inc. Two-transistor tri-state inverter
EP2104110B1 (en) 2004-06-14 2013-08-21 Semiconductor Energy Laboratory Co, Ltd. Shift register and semiconductor display device
US7211825B2 (en) * 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
KR101019416B1 (ko) * 2004-06-29 2011-03-07 엘지디스플레이 주식회사 쉬프트레지스터 및 이를 포함하는 평판표시장치
JP4286738B2 (ja) 2004-07-14 2009-07-01 株式会社半導体エネルギー研究所 絶縁ゲイト型電界効果半導体装置の作製方法
JP4877873B2 (ja) 2004-08-03 2012-02-15 株式会社半導体エネルギー研究所 表示装置及びその作製方法
EP1624333B1 (en) 2004-08-03 2017-05-03 Semiconductor Energy Laboratory Co., Ltd. Display device, manufacturing method thereof, and television set
KR100669720B1 (ko) * 2004-08-06 2007-01-16 삼성에스디아이 주식회사 평판 디스플레이 장치
JP2006100760A (ja) * 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) * 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7427776B2 (en) * 2004-10-07 2008-09-23 Hewlett-Packard Development Company, L.P. Thin-film transistor and methods
JP4947404B2 (ja) 2004-10-13 2012-06-06 カシオ計算機株式会社 フォトセンサ及びその製造方法
US7298084B2 (en) * 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
US20060091397A1 (en) * 2004-11-04 2006-05-04 Kengo Akimoto Display device and method for manufacturing the same
RU2358355C2 (ru) * 2004-11-10 2009-06-10 Кэнон Кабусики Кайся Полевой транзистор
US7829444B2 (en) * 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
EP1810335B1 (en) * 2004-11-10 2020-05-27 Canon Kabushiki Kaisha Light-emitting device
JP5053537B2 (ja) 2004-11-10 2012-10-17 キヤノン株式会社 非晶質酸化物を利用した半導体デバイス
EP1812969B1 (en) * 2004-11-10 2015-05-06 Canon Kabushiki Kaisha Field effect transistor comprising an amorphous oxide
US7863611B2 (en) * 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
US7453065B2 (en) * 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
US7791072B2 (en) * 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
US8003449B2 (en) 2004-11-26 2011-08-23 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing a semiconductor device having a reverse staggered thin film transistor
KR101137880B1 (ko) 2004-12-31 2012-04-20 엘지디스플레이 주식회사 쉬프트 레지스터 및 그 구동 방법
US7579224B2 (en) * 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
TWI569441B (zh) * 2005-01-28 2017-02-01 半導體能源研究所股份有限公司 半導體裝置，電子裝置，和半導體裝置的製造方法
TWI505473B (zh) * 2005-01-28 2015-10-21 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
US7858451B2 (en) * 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) * 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) * 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) * 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
US7544967B2 (en) * 2005-03-28 2009-06-09 Massachusetts Institute Of Technology Low voltage flexible organic/transparent transistor for selective gas sensing, photodetecting and CMOS device applications
US7645478B2 (en) * 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) * 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7402506B2 (en) * 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR100711890B1 (ko) * 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007059128A (ja) * 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP5116225B2 (ja) * 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
JP2007073705A (ja) * 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
JP4280736B2 (ja) * 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
JP5064747B2 (ja) 2005-09-29 2012-10-31 株式会社半導体エネルギー研究所 半導体装置、電気泳動表示装置、表示モジュール、電子機器、及び半導体装置の作製方法
EP1998374A3 (en) 2005-09-29 2012-01-18 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device having oxide semiconductor layer and manufacturing method thereof
JP5078246B2 (ja) 2005-09-29 2012-11-21 株式会社半導体エネルギー研究所 半導体装置、及び半導体装置の作製方法
JP2007115807A (ja) 2005-10-19 2007-05-10 Toppan Printing Co Ltd トランジスタ
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
KR101117948B1 (ko) 2005-11-15 2012-02-15 가부시키가이샤 한도오따이 에네루기 켄큐쇼 액정 디스플레이 장치 제조 방법
JP5250929B2 (ja) 2005-11-30 2013-07-31 凸版印刷株式会社 トランジスタおよびその製造方法
TWI292281B (en) * 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
JP5164383B2 (ja) 2006-01-07 2013-03-21 株式会社半導体エネルギー研究所 半導体装置、表示装置、液晶表示装置、表示モジュール及び電子機器
KR101437086B1 (ko) 2006-01-07 2014-09-03 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체장치와, 이 반도체장치를 구비한 표시장치 및 전자기기
US7867636B2 (en) * 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) * 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) * 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
KR20070081255A (ko) 2006-02-10 2007-08-16 삼성전자주식회사 시프트 레지스터
US7977169B2 (en) * 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
JP4912121B2 (ja) * 2006-02-23 2012-04-11 三菱電機株式会社 シフトレジスタ回路
JP5110803B2 (ja) 2006-03-17 2012-12-26 キヤノン株式会社 酸化物膜をチャネルに用いた電界効果型トランジスタ及びその製造方法
KR20070101033A (ko) * 2006-04-10 2007-10-16 삼성전자주식회사 신호 구동 소자 및 이를 포함하는 표시 장치
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
JP5135709B2 (ja) * 2006-04-28 2013-02-06 凸版印刷株式会社 薄膜トランジスタ及びその製造方法
KR100801961B1 (ko) * 2006-05-26 2008-02-12 한국전자통신연구원 듀얼 게이트 유기트랜지스터를 이용한 인버터
JP2007324425A (ja) 2006-06-02 2007-12-13 Sony Corp 薄膜半導体装置及びその製造方法と表示装置
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
KR101217555B1 (ko) * 2006-06-28 2013-01-02 삼성전자주식회사 접합 전계 효과 박막 트랜지스터
JP4609797B2 (ja) * 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP4999400B2 (ja) * 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
EP1895545B1 (en) 2006-08-31 2014-04-23 Semiconductor Energy Laboratory Co., Ltd. Liquid crystal display device
JP5079425B2 (ja) 2006-08-31 2012-11-21 株式会社半導体エネルギー研究所 半導体装置、表示装置、液晶表示装置、表示モジュール及び電子機器
JP4332545B2 (ja) * 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP2008072011A (ja) * 2006-09-15 2008-03-27 Toppan Printing Co Ltd 薄膜トランジスタの製造方法
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
JP4274219B2 (ja) * 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
KR100790761B1 (ko) * 2006-09-29 2008-01-03 한국전자통신연구원 인버터
JP5468196B2 (ja) 2006-09-29 2014-04-09 株式会社半導体エネルギー研究所 半導体装置、表示装置及び液晶表示装置
TW202429692A (zh) 2006-09-29 2024-07-16 日商半導體能源研究所股份有限公司 半導體裝置
JP4932415B2 (ja) 2006-09-29 2012-05-16 株式会社半導体エネルギー研究所 半導体装置
JP5116277B2 (ja) 2006-09-29 2013-01-09 株式会社半導体エネルギー研究所 半導体装置、表示装置、液晶表示装置、表示モジュール及び電子機器
US7622371B2 (en) * 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
JP2008117863A (ja) * 2006-11-01 2008-05-22 Sharp Corp 半導体素子及び表示装置
JP2008124215A (ja) 2006-11-10 2008-05-29 Kochi Prefecture Sangyo Shinko Center 薄膜半導体装置及びその製造方法
KR101425635B1 (ko) * 2006-11-29 2014-08-06 삼성디스플레이 주식회사 산화물 박막 트랜지스터 기판의 제조 방법 및 산화물 박막트랜지스터 기판
US7772021B2 (en) * 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) * 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
JP2008140490A (ja) 2006-12-04 2008-06-19 Seiko Epson Corp シフトレジスタ、走査線駆動回路、電気光学装置及び電子機器
KR100816498B1 (ko) * 2006-12-07 2008-03-24 한국전자통신연구원 표면 처리된 층을 포함하는 유기 인버터 및 그 제조 방법
KR101303578B1 (ko) * 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
JP5090008B2 (ja) 2007-02-07 2012-12-05 三菱電機株式会社 半導体装置およびシフトレジスタ回路
KR101312259B1 (ko) 2007-02-09 2013-09-25 삼성전자주식회사 박막 트랜지스터 및 그 제조방법
KR101410926B1 (ko) * 2007-02-16 2014-06-24 삼성전자주식회사 박막 트랜지스터 및 그 제조방법
US8581260B2 (en) 2007-02-22 2013-11-12 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device including a memory
JP5121254B2 (ja) 2007-02-28 2013-01-16 キヤノン株式会社 薄膜トランジスタおよび表示装置
KR100858088B1 (ko) * 2007-02-28 2008-09-10 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법
KR100851215B1 (ko) * 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
JP5244331B2 (ja) 2007-03-26 2013-07-24 出光興産株式会社 非晶質酸化物半導体薄膜、その製造方法、薄膜トランジスタの製造方法、電界効果型トランジスタ、発光装置、表示装置及びスパッタリングターゲット
US7795613B2 (en) * 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) * 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) * 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) * 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
US8274078B2 (en) * 2007-04-25 2012-09-25 Canon Kabushiki Kaisha Metal oxynitride semiconductor containing zinc
JP5294651B2 (ja) 2007-05-18 2013-09-18 キヤノン株式会社 インバータの作製方法及びインバータ
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
JP5364293B2 (ja) * 2007-06-01 2013-12-11 株式会社半導体エネルギー研究所 表示装置の作製方法およびプラズマｃｖｄ装置
AU2008296110B2 (en) * 2007-09-07 2013-03-14 Baronova, Inc. Device for intermittently obstructing a gastric opening and method of use
CN101398532B (zh) * 2007-09-28 2010-09-29 群康科技(深圳)有限公司 电润湿显示器
JP5215158B2 (ja) * 2007-12-17 2013-06-19 富士フイルム株式会社 無機結晶性配向膜及びその製造方法、半導体デバイス
KR20090069806A (ko) * 2007-12-26 2009-07-01 삼성전자주식회사 표시 기판, 이를 포함하는 표시 장치 및 표시 기판의 제조방법
JP5264197B2 (ja) * 2008-01-23 2013-08-14 キヤノン株式会社 薄膜トランジスタ
KR101490112B1 (ko) 2008-03-28 2015-02-05 삼성전자주식회사 인버터 및 그를 포함하는 논리회로
TWI413260B (zh) * 2008-07-31 2013-10-21 Semiconductor Energy Lab 半導體裝置及其製造方法
JP4623179B2 (ja) * 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
KR101623958B1 (ko) 2008-10-01 2016-05-25 삼성전자주식회사 인버터 및 그의 동작방법과 인버터를 포함하는 논리회로
CN103928476A (zh) * 2008-10-03 2014-07-16 株式会社半导体能源研究所 显示装置及其制造方法
WO2010038820A1 (en) * 2008-10-03 2010-04-08 Semiconductor Energy Laboratory Co., Ltd. Display device
EP2172977A1 (en) * 2008-10-03 2010-04-07 Semiconductor Energy Laboratory Co., Ltd. Display device
JP5451280B2 (ja) * 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
US8106400B2 (en) 2008-10-24 2012-01-31 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
KR102251817B1 (ko) 2008-10-24 2021-05-12 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제조 방법
KR101631454B1 (ko) 2008-10-31 2016-06-17 가부시키가이샤 한도오따이 에네루기 켄큐쇼 논리회로
KR101522400B1 (ko) 2008-11-10 2015-05-21 삼성전자주식회사 인버터 및 그를 포함하는 논리소자
KR101432764B1 (ko) * 2008-11-13 2014-08-21 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체장치의 제조방법
KR101671660B1 (ko) 2008-11-21 2016-11-01 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치, 표시 장치 및 전자 기기
KR102237030B1 (ko) 2014-10-22 2021-04-06 주식회사 실리콘웍스 조명 장치의 구동 회로

Also Published As

Publication number Publication date
KR102469154B1 (ko) 2022-11-18
KR20220041242A (ko) 2022-03-31
JP6577107B2 (ja) 2019-09-18
US20120061668A1 (en) 2012-03-15
US9318512B2 (en) 2016-04-19
US20100102313A1 (en) 2010-04-29
JP2018085518A (ja) 2018-05-31
JP2020074355A (ja) 2020-05-14
KR20200090968A (ko) 2020-07-29
JP2017204645A (ja) 2017-11-16
TW201631782A (zh) 2016-09-01
JP2019145841A (ja) 2019-08-29
US20230155033A1 (en) 2023-05-18
CN102509736B (zh) 2015-08-19
JP6259948B1 (ja) 2018-01-10
EP2351088B1 (en) 2016-09-14
TWI617038B (zh) 2018-03-01
US9601603B2 (en) 2017-03-21
JP2023116441A (ja) 2023-08-22
JP2019050416A (ja) 2019-03-28
US12009434B2 (en) 2024-06-11
US20180076331A1 (en) 2018-03-15
KR102095625B1 (ko) 2020-03-31
JP2015109456A (ja) 2015-06-11
KR20160072845A (ko) 2016-06-23
JP2010123938A (ja) 2010-06-03
JP6528000B2 (ja) 2019-06-12
JP5498755B2 (ja) 2014-05-21
JP2021036585A (ja) 2021-03-04
KR101259727B1 (ko) 2013-04-30
JP7523627B2 (ja) 2024-07-26
TW201739059A (zh) 2017-11-01
JP5736071B2 (ja) 2015-06-17
US20150228677A1 (en) 2015-08-13
KR101633142B1 (ko) 2016-06-23
TW201530784A (zh) 2015-08-01
KR101310473B1 (ko) 2013-09-24
CN102386236A (zh) 2012-03-21
TWI508300B (zh) 2015-11-11
JP2022078049A (ja) 2022-05-24
KR20110111542A (ko) 2011-10-11
TWI617037B (zh) 2018-03-01
CN102509736A (zh) 2012-06-20
US9029851B2 (en) 2015-05-12
TWI544647B (zh) 2016-08-01
US10153380B2 (en) 2018-12-11
US20170170328A1 (en) 2017-06-15
CN102197490A (zh) 2011-09-21
EP2351088A1 (en) 2011-08-03
JP6772335B2 (ja) 2020-10-21
WO2010047217A1 (en) 2010-04-29
US10763372B2 (en) 2020-09-01
TW201216478A (en) 2012-04-16
KR20110073616A (ko) 2011-06-29
JP2018022921A (ja) 2018-02-08
CN102386236B (zh) 2016-02-10
KR102251817B1 (ko) 2021-05-12
US20160197166A1 (en) 2016-07-07
KR20120005055A (ko) 2012-01-13
JP6771627B2 (ja) 2020-10-21
CN102197490B (zh) 2013-11-06
JP2024144437A (ja) 2024-10-11
TWI469358B (zh) 2015-01-11
TWI492388B (zh) 2015-07-11
KR20210054029A (ko) 2021-05-12
KR20180137606A (ko) 2018-12-27
US10170632B2 (en) 2019-01-01
EP2351088A4 (en) 2013-01-09
KR20170094558A (ko) 2017-08-18
JP2012060160A (ja) 2012-03-22
US8067775B2 (en) 2011-11-29
JP2019036734A (ja) 2019-03-07
JP7022804B2 (ja) 2022-02-18
JP7274625B2 (ja) 2023-05-16
TW201212241A (en) 2012-03-16
JP2014158029A (ja) 2014-08-28
US20210050453A1 (en) 2021-02-18
JP5679954B2 (ja) 2015-03-04
TW201034198A (en) 2010-09-16
JP6228344B1 (ja) 2017-11-08
KR102378956B1 (ko) 2022-03-24
US20190074379A1 (en) 2019-03-07
US11563124B2 (en) 2023-01-24

Similar Documents

Publication Publication Date Title
JP6577107B2 (ja) 半導体装置
JP7529867B2 (ja) 表示装置
JP6444449B2 (ja) 半導体装置及び表示装置
JP6122917B2 (ja) 半導体装置

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20171220

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20171220

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20180820

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20180828

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20180914

R150 Certificate of patent or registration of utility model

Ref document number: 6405440

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250