KR930005745B1 - 액티브 매트릭스 액정표시소자용 박막 트랜지스터 - Google Patents
액티브 매트릭스 액정표시소자용 박막 트랜지스터 Download PDFInfo
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Abstract
내용 없음.
Description
제1도는 종래의 액티브 매트릭스 액정표시소자용 박막 트랜지스터의 단면도이고,
제2도는 본 발명의 액티브 매트릭스 액정표시소자용 박막 트랜지스터의 단면도이며,
제3도는 본 발명의 박막 트랜지스터의 제조 공정도이다.
* 도면의 주요부분에 대한 부호의 설명
1 : 기판 2,2' : 제1, 제2게이트전극
3,3' : 제1, 제2게이트 절연층 4 : 반도체층
5 : 오믹층 6,6',7,7' : 제1, 제2소오스/드레인전극
8 : 보호층 9 : 광차폐층
11 : 콘택홀
본 발명은 액티브 매트릭스 액정표시소장용 박막 트랜지스터에 관한 것으로서, 신호전극인 게이트 전극 및 게이트 절연막이 이중구조로 형성되고, 보호층에 형성된 콘택홀을 통하여 제1소오스/드레인 전극과 제2소오스/드레인 전극이 전기적으로 접촉되며, 광차폐층과 제2소오스/드레인 전극이 동일 면상에 형성된 구조를 갖는 것을 특징으로 하는 박막 트랜지스터에 관한 것이다.
종래의 박막 트랜지스터는 제1도에 도시된 있는 바와 같이, 기판(1)사에 단층의 게이트 전극(2) 및 게이트 절연층(3)이 형성되어 있고, 이 게이트 절연층(3)상에는 반도체층(4) 및 오믹층(5)이 형성되어 있으며, 오믹층(5)상에는 단층의 소오스/드레인 전극(6,7)이 형성되어 있고, 그 위에는 보호층(8) 및 채널 영역에 입사되는 광을 차단하기 위한 광차폐층(9)이 형성되어 있다.
이러한 구조를 갖는 박막 트랜지스터는 신호전극인 게이트 전극(2)과 게이트 절연층(3)이 단층으로 되어 있어 단선 및 단락이 발생하고, 채널 영역에 수직으로 입사되는 광은 광차폐층(9) 차단될 수는 있으나 산란 입사광은 차단할 수 없는 문제점이 있었다.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위한 것으로서, 게이트 전극, 게이트 절연층 및 소오스/드레인 전극을 이중으로 형성하여 단선 및 단락 현상을 방지하고, 상기 제2소오스/드레인 전극을 광차폐층과 동일면상에 형성하여 산란광이 입사되는 것을 방지할 수 있는 액티브 매트릭스 액정표시소자용 박막 트랜지스터를 제공하는 데에 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명은, 기판상에 게이트 전극 및 게이트 절연층이 이층으로 형성되고, 그 위에 화소 전극, 반도체층 및 오믹층이 적층되며, 오믹층상에 제1소오스/드레인 전극이 형성되며, 제1소오스/드레인 전극상에는 보호층 위에 형성된 콘택홀을 통해 제2소오스/드레인 전극과 접촉되고, 보호층상에는 제2소오스/드레인 전극과 광차폐층이 동일 면상에 형성된 것을 특징으로 하는 액티브 매트릭스 애정 표시소자용 박막 트랜지스터를 제공한다.
이하 본 발명의 실시예를 첨부 도면에 의거하여 상세히 설명한다.
제2도는 본 발명의 액티브 매트릭스 액정표시소자용 박막 트랜지스터의 단면도를 도시한 것으로서, 본 발명의 막박 트랜지스터의 기판(1)상에 게이트 전극(2,2') 및 게이트 절연층(3,3')이 이층으로 형성되고, 그 위에 화소 전극(10), 반도체층(4) 및 오믹층(5)이 적층되며, 오믹층(5)상에 소오스/드레인 전극(6,6'), (7,7')이 보호층(8)을 개재하여 이층 구조로 형성되어 있다. 이때, 제1소오스/드레인 전극(6,7)은 보호층(8)위에 형성된 콘택홀을 통해 제2소오스/드레인(6',7')과 접촉되고, 보호층(8)상에는 광차폐층(8)과 제2소오스/드레인 전극(6',7')이 동일면상에 형성된 구조를 갖는다.
이러한 구조를 갖는 박막 트랜지스터는 신호전극인 게이트 전극(2,2'), 게이트 절연막(3,3') 및 소오스/드레인 전극(6,6'), (7,7')이 이층구조로 되어 있어 단선 및 단락현상을 방지할 수 있으며, 보호층(8)상에는 제2소오스/드레인 전극(6',7')과 광차폐층(9)이 동일면상에 형성되어 있어 제2소오스/드레인 전극(6',7')이 산란 입사광을 차단하는 광차폐층의 역할을 하므로 산란 입사광 및 수직 입사광을 차단할 수 있다.
상기한 구조를 갖는 본 발명의 박막 트랜지스터의 제조 공정을 제3도를 참조하여 설명한다.
제3a도를 참조하면, 세정된 유리가판(1)상에 스퍼터 방법으로 탄탈늄(Ta)을 2500Å의 두께로 증착시킨 다음 사진식각공정으로 식각하여 제1게이트 전극(2)을 형성하고, 그위에 다시 탄탈늄을 증착 및 식각시켜 제2게이트 전극(2')을 형성한다.
다실 연속 플라즈마 증착장치를 이용하여 신호 전극인 제1 및 제2게이트 전극(2,2')상에 Ta2O로 절연막을 연속 증착시켜 제1 및 제2게이트 절연막(3,3')을 형성한다.
제3b도를 참조하면, 게이트 절연막(3')상에 투명 도전막을 도포시켜 화소 전극(10)을 형성하고, 그위에 인(P)이 첨가된 비정질 실리콘막 및 비정질 실리콘화막을 연속 증착한 다음 패터닝하여 반도체층인 비정질 실리콘막(4)과 오믹층인 비정질 질화막(5)을 형성한다.
제3c도를 참조하면, 알루미늄 등의 금속을 스퍼터 방법으로 증착한 다음 패터닝하여 제1소오스/드레인 전극(6,7)을 형성하고, 순차적으로 플라즈마 에칭법으로 채널 영역에 남아 있는 오믹층인 비정질 질화막(5)을 식각하여 채널 영역의 비정질 질화막을 제3c도와 같이 제거된다.
그 다음, 플라즈마 증착 장치를 이용하여 보호층(8)을 형성하고, 상기 제1소오스/드레인 전극(6,7)과 후술할 제2소오스/드레인 전극을 접촉시키기 위한 콘택홀(11)을 상기 보호층(8)의 단부에 제3d도와 같이 형성한다.
제3e도를 참조하면, 신호 전극인 게이트 전극(2,2')에 대응하여 광차폐층(9)을 형성한 다음 제1소오스/드레인 전극(6,7)을 형성하는 방법과 동일한 방법으로 제2소오스/드레인 전극(6',7')을 형성하면 본 발명의 박막 트랜지스터가 완성된다.
상기한 바와같은 본 발명에 의하면, 소오스/드레인 전극 이 이층구조로 형성되고, 제1소오스/드레인 전극이 보호층에 형성되어 있는 콘택홀을 통하여 제2소오스/드레인 전극과 접촉되므로써 각각의 전극이 단락되더라도 다른 전극으로 신호전달이 가능하므로 단선의 결합을 방지할 수 있다.
그리고, 단층이 게이트 전극 및 게이트 절연층을 2층으로 형성하여 게이트 전극 및 게이트 절연층을 단층으로 형성하였을 때 소오스에 가해진 전압이 직접 신호전극에 가해져 발생되는 단선 및 단락 문제점을 해결할 수 있다.
또한, 보호층상의 동일면상에 광차폐층과 제2소오스/드레인 전극을 형성하여 제2소오스/드레인 전극이 산란 입사광을 차폐시키므로써 수직 입사광 및 산란 입사광을 차폐시킬 수 있는 이점이 있다.
Claims (1)
- 기판(1)상에 게이트 전극(2,2') 및 게이트 절연층(3,3')이 이층으로 형성되고, 그위에 화소전극(10), 반도체층(4) 및 오믹층(5)이 적층되며, 오믹층(5)상에 제1소오스/드레인 전극(6,7)이 형성되고, 상기 제1소오스/드레인 전극(6,7)은 보호층(8)상에 형성된 콘택홀(11)을 통해 제2소오스/드레인 전극(6',7')과 접촉되고, 상기 보호층(8) 위에는 제2소오스/드레인 전극(6',7')과 광차폐층(9)이 동일 면상에 형성된 것을 특징으로 하는 액티브 매트릭스 액정표시 소자용 박막 트랜지스터.
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| KR1019900016831A KR930005745B1 (ko) | 1990-10-18 | 1990-10-18 | 액티브 매트릭스 액정표시소자용 박막 트랜지스터 |
Applications Claiming Priority (1)
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| KR1019900016831A KR930005745B1 (ko) | 1990-10-18 | 1990-10-18 | 액티브 매트릭스 액정표시소자용 박막 트랜지스터 |
Publications (2)
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| KR920008944A KR920008944A (ko) | 1992-05-28 |
| KR930005745B1 true KR930005745B1 (ko) | 1993-06-24 |
Family
ID=19304960
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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| KR1019900016831A KR930005745B1 (ko) | 1990-10-18 | 1990-10-18 | 액티브 매트릭스 액정표시소자용 박막 트랜지스터 |
Country Status (1)
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| KR (1) | KR930005745B1 (ko) |
Families Citing this family (1)
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| CN102197490B (zh) * | 2008-10-24 | 2013-11-06 | 株式会社半导体能源研究所 | 半导体器件和用于制造该半导体器件的方法 |
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1990
- 1990-10-18 KR KR1019900016831A patent/KR930005745B1/ko not_active IP Right Cessation
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| KR920008944A (ko) | 1992-05-28 |
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