JP3674942B2 - 光電変換素子、フォトセンサアレイおよび２次元画像の読取装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、光電変換素子（フォトセンサ）、および、光電変換素子を２次元配列して構成されるフォトセンサアレイ、並びに、フォトセンサアレイを利用した２次元画像の読取装置に関する。
【０００２】
【従来の技術】
従来、印刷物や写真、あるいは、指等の微細な凹凸により指紋を読み取る２次元画像の読取装置として、光電変換素子（フォトセンサ）をマトリクス状に配列して構成されるフォトセンサアレイを有する構造のものがある。このようなフォトセンサアレイとして、一般に、単結晶シリコンからなるＣＣＤ（Charge Coupled Device）等の固体撮像デバイスが用いられているが、単結晶シリコンを用いているため、製造コストが著しく高くなるという問題を有している。
【０００３】
また、ＣＣＤは、周知の通り、フォトダイオードやフォトセンサをマトリクス状に配列した構成を有し、各フォトセンサの受光部に照射された光量に対応して発生する電荷を、水平走査回路および垂直走査回路により検出し、照射光の輝度を検知するものであるが、このようなＣＣＤを用いたフォトセンサシステムにおいては、走査された各フォトセンサを選択状態にするための選択トランジスタを個別に設ける必要があるため、センサ画素の数が増大するにしたがってシステム自体が大型化するという問題を有している。
【０００４】
そこで、近年、これらの問題を解決するための構成として、フォトセンサ自体にフォトセンス機能と選択トランジスタ機能とを持たせた、いわゆる、ダブルゲート構造を有する薄膜トランジスタ（以下、「ダブルゲート型フォトセンサ」という）をフォトセンサアレイに適用して、センサ画素の高密度化を図りつつ、システムの小型化および低製造コスト化を図る試みがなされている。
【０００５】
ここで、ダブルゲート型フォトセンサおよびダブルゲート型フォトセンサを適用したフォトセンサアレイについて説明する。
図２７は、ダブルゲート型フォトセンサを適用したフォトセンサアレイの平面構成を示す概略図であり、図２８は、ダブルゲート型フォトセンサの平面構成および断面構成を示す概略図である。なお、図２８（ａ）においては、便宜的にソース電極２（ソースラインＳＬ）およびドレイン電極３（ドレインラインＤＬ）をハッチングで示す。
【０００６】
まず、ダブルゲート型フォトセンサを適用したフォトセンサアレイについて説明すると、フォトセンサアレイの平面構成は、たとえば、図２７に示すように、ダブルゲート型フォトセンサＰＳ相互が、直交するｘ、ｙの２方向にそれぞれ所定のピッチＰspで格子（マトリクス）状に配置され、さらに、格子内部の素子間領域Ｒｐを通して、ガラス基板等の絶縁性基板面側（図面背面側；詳しくは後述する）からの光がフォトセンサアレイ上（図面前面側）に載置された被写体（検知対象物）に照射されるように考慮されている。そのため、被写体に十分な光を照射して、受光感度を向上させるためには、素子間領域Ｒｐを極力大きく確保する必要がある。
【０００７】
このようなフォトセンサアレイに適用されるダブルゲート型フォトセンサＰＳは、図２８（ａ）、（ｂ）に示すように、光が入射されると電子−正孔対が生成される半導体層１と、半導体層１の両端部にそれぞれ設けられたｎ＋シリコン層７、８と、ｎ＋シリコン層７、８上に設けられ、半導体層１を励起する光に対して遮光性を示すソース電極２およびドレイン電極３と、半導体層１の直上に設けられたブロック絶縁膜４と、ソース電極２およびドレイン電極３、ブロック絶縁膜４を覆う上部（トップ）ゲート絶縁膜５と、上部ゲート絶縁膜５上に設けられたトップゲート電極ＴＧと、半導体層１の直下に設けられた下部（ボトム）ゲート絶縁膜６と、下部ゲート絶縁膜６下に設けられ、半導体層１を励起する光に対して遮光性を示すボトムゲート電極ＢＧと、を有して構成されている。
【０００８】
すなわち、ダブルゲート型フォトセンサＰＳは、半導体層１を共通のチャネル領域として、半導体層１、ソース電極２、ドレイン電極３およびトップゲート電極ＴＧにより構成される上部ＭＯＳトランジスタと、半導体層１、ソース電極２、ドレイン電極３およびボトムゲート電極ＢＧにより構成される下部ＭＯＳトランジスタからなる２つのＭＯＳトランジスタとを組み合わせた構造が、ガラス基板等の透明な絶縁性基板９上に形成されている。
【０００９】
また、図２８（ｂ）において、トップゲート電極ＴＧ、ブロック絶縁膜４、上部ゲート絶縁膜５、下部ゲート絶縁膜６、トップゲート電極ＴＧ上に設けられる保護絶縁膜１０は、いずれも半導体層１を励起する光に対して透過率の高い（透光性を示す）材質により構成され、一方、ソース電極２、ドレイン電極３およびボトムゲート電極ＢＧは、いずれも半導体層１を励起する光に対して透過率の極めて低い（遮光性を示す）材質により構成されている。
【００１０】
したがって、ダブルゲート型フォトセンサＰＳの上方から入射（照射）される光ｈνのみが、矢印のように、トップゲート電極ＴＧおよび透明な上部ゲート絶縁膜５、ブロック絶縁膜４を透過して、半導体層１に入射する。そして、半導体層１には、入射した光の量（入射光量）に応じて電子−正孔対が生成され、この電荷に応じた電圧信号を検出することにより、被写体の明暗情報を読み取ることができる。
【００１１】
【発明が解決しようとする課題】
ところで、上述したような２次元画像の読取装置への適用が検討されているダブルゲート型フォトセンサやフォトセンサアレイにおいては、次のような問題点を有している。
【００１２】
（イ）図２８に示したダブルゲート型フォトセンサＰＳの構成において、フォトセンサとしてのトランジスタ特性（トランジスタ感度または受光感度）は、チャネル領域を規定する諸寸法、すなわち、半導体層１のチャネル長Ｌ０とチャネル幅Ｗ０との比に基づいて設定される。
具体的には、フォトセンサのトランジスタ特性を決定する指標となるソース−ドレイン電流値Ｉdsは、一般に、次の式で表される。
Ｉds ∝ Ｗ０／Ｌ０ （１）
ここで、図２８に示した構成においては、チャネル長Ｌ０は、チャネル長方向（図面左右方向）のブロック絶縁膜４の長さに一致する。
【００１３】
また、ダブルゲート型フォトセンサＰＳは、入射光量に応じて半導体層１内に生成される電荷（キャリア）に基づいて流れる上記ドレイン電流Ｉdsにより、変位するドレイン電極３の電圧を読み取って画像を認識するように構成されているので、被写体の画像を高いコントラスト比で明確に認識するためには、被写体のうち、暗い部分に位置するダブルゲート型フォトセンサＰＳのドレイン電流Ｉdsと、より明るい部分に位置するダブルゲート型フォトセンサＰＳのドレイン電流Ｉdsとの差を大きくする必要がある。
【００１４】
ここで、上記（１）式に示したように、ダブルゲート型フォトセンサＰＳのトランジスタ特性を決定するソース−ドレイン電流値Ｉdsは、半導体層１のチャネル幅Ｗ０およびチャネル長Ｌ０の比に基づいて決定されるため、ダブルゲート型フォトセンサＰＳのトランジスタ特性（トランジスタ感度）を向上させるためには、Ｗ０／Ｌ０比をできるだけ大きく設計する方が望ましいことになる。
【００１５】
一方、ダブルゲート型フォトセンサＰＳに高いトランジスタ特性を設定すると、Ｗ０／Ｌ０比が大きくなるため、半導体層１の平面構造は、図２８（ａ）に示したように、必然的にチャネル幅Ｗ０が相対的に長く、チャネル長Ｌ０が相対的に短い長方形形状にならざるを得ない。また、ダブルゲート型フォトセンサＰＳは、半導体層１に入射された光のみを検知するので、図２８（ｂ）に示したように、半導体層１のうち、遮光性を示すソース電極２およびドレイン電極３により覆われていない部分のみが、上方から入射する光ｈνを検知することになる。
【００１６】
したがって、図２９に示すように、半導体層１の光を入射できる領域（以下、「入射有効領域」という）Ｉp０の形状は、短辺の長さがチャネル長Ｌ０よりも短いＫ０となり、長辺の長さがほぼＷ０となる略長方形形状になる。ここで、短辺の長さＫ０は、実質的にチャネル長Ｌ０に大きく依存しているため、半導体層１（または、入射有効領域Ｉp０）に入射する光が完全拡散光またはそれに近い光の場合、ｘ方向から半導体層１に入射する光の量は、ｙ方向から半導体層１に入射する光の量より小さくなり、光の入射方向に応じて偏りが顕著になる。なお、図２９においては、便宜的に入射有効領域Ｉp０を、ソース電極２およびドレイン電極３とは異なるハッチングで示す。
【００１７】
つまり、このようなダブルゲート型フォトセンサＰＳにおいては、チャネル領域が設けられる半導体層１の光を入射できる領域（入射有効領域Ｉp０）の形状が、ｙ方向に顕著に長い長方形形状に設定されることになるため、図３０に示すように、１つのダブルゲート型フォトセンサＰＳが実質的に検知可能な保護絶縁膜２０の表面上の光の通過領域（以下、「検知可能領域」という）Ｅp０は、長方形形状の入射有効領域Ｉp０と実質的に相似形を有する縦長の領域（図中斜線でハッチングした領域）となり、ダブルゲート型フォトセンサＰＳのｘ方向については、所望の受光感度が得られる領域が狭くなる。
【００１８】
そのため、ダブルゲート型フォトセンサＰＳのｘ、ｙ方向における検知可能領域Ｅp０の広がり（フォトセンサの受光感度の分布特性に相当する）の偏りに起因して、読み取り画像に歪みが生じ、被写体の明暗情報を正確に読み取ることができなくなり、高いトランジスタ感度を実現しつつ、歪みを抑制した良好な画像情報の読み取りを同時に実現することができないという問題を有していた。なお、図３０に示した検知可能領域Ｅp０は、ダブルゲート型フォトセンサＰＳの受光感度の分布範囲を模式的に示したものであって、厳密な分布範囲を示すものではない。
【００１９】
（ロ）図２８に示したようなダブルゲート型フォトセンサＰＳを、マトリクス状に配置し、図２７に示したようなフォトセンサアレイを構成した場合、マトリクスに対応する、直交するｘ、ｙの２方向以外の斜め方向においては、光受光部となるダブルゲート型フォトセンサＰＳ相互の離間距離が不均一となるため、ｘ、ｙの２方向に比較して画像情報の読み取り精度の劣化が生じる。
【００２０】
すなわち、フォトセンサアレイにおけるダブルゲート型フォトセンサＰＳの配置は、図２７に示したように、ダブルゲート型フォトセンサＰＳ相互が、直交するｘ、ｙの２方向に対してのみ、均等な寸法（ピッチ）Ｐspだけ離間するように配置されているため、マトリクスに対応するｘ、ｙ方向に対して、斜め方向（０°、９０°、１８０°、２７０°以外の適当な角度；たとえば、４５°や６０°方向）においては、ダブルゲート型フォトセンサＰＳ相互のピッチがｘ、ｙ方向に対して増大して不均一となり（たとえば、４５°の場合には√２倍）、斜めにずれて載置された被写体に対して、均一かつ高精度な読み取り動作を実現することができないという問題を有していた。
【００２１】
（ハ）上述したようなダブルゲート型フォトセンサＰＳを適用したフォトセンサアレイを備えた２次元画像の読取装置にあっては、たとえば、指紋のような被写体（指等）の凹凸や明暗パターン等による照射光の反射の違いを、可視光波長域の光ｈνが入射されると励起するアモルファスシリコン（ａ−Ｓｉ）からなる半導体層１に生成されるキャリアを利用して検出するものであるが、このキャリアを蓄積するためのトップゲート電極ＴＧは、指のような被写体と半導体層１との間に介在しているため、被写体から反射して入射し、半導体層１を励起する波長域の光を透過する性質を有している必要がある。そのため、トップゲート電極ＴＧとして、ＩＴＯ（Indium-Tin-Oxide）のような透明電極が用いられている。
【００２２】
ここで、行方向（ｘ方向）に隣接して配置されるダブルゲート型フォトセンサＰＳのトップゲート電極ＴＧ同士は、図２７に示すように、互いにトップゲートラインＴＧＬを介して接続された構成を有しているが、トップゲートラインＴＧＬ自体も上記トップゲート電極ＴＧと一体的にＩＴＯ等の透明電極により形成されている。しかしながら、このＩＴＯは、配線層として一般に利用されるクロム等の金属材料に比較して抵抗率が高く、信号の伝搬遅延を生じやすいという問題を有していた。
【００２３】
そこで、このようなＩＴＯの高抵抗の問題を解決するために、幅広の配線層からなるトップゲートラインＴＧＬを形成して、配線断面積を大きくすることにより、配線抵抗の低減を図ることができるが、ＩＴＯのような透明電極であっても、上記励起光（可視光）の透過光量の減衰を生じるため、安易に厚くするとトップゲートラインＴＧＬが設けられた領域（ｘ方向）に対するダブルゲート型フォトセンサＰＳの受光感度が低下して、受光感度の分布範囲のバランスが一層不均一になるといった問題を有していた。
【００２４】
本発明は、上述した問題点を解決し、検知可能領域の広がりの偏りを改善しつつ、高いトランジスタ感度を実現することができる光電変換素子、該光電変換素子を複数配列し、受光感度の分布範囲のバランスの良好なフォトセンサアレイおよび２次元画像の読取装置を提供することを第１の目的とする。
また、本発明は、上記第１の目的を達成しつつ、信号の遅延を抑制して良好に駆動することができるフォトセンサアレイおよび２次元画像の読取装置を提供することを第２の目的とする。
【００２５】
【課題を解決するための手段】
請求項１記載の光電変換素子は、励起光が入射されることにより、キャリアを生成する複数のキャリア発生領域を有する単一の半導体層と、前記複数のキャリア発生領域の各々に、それぞれ設けられたソース、ドレイン電極と、前記半導体層の上方に設けられた第１ゲート電極と、前記半導体層の下方に設けられた第２ゲート電極と、を備えることを特徴とする。
【００２６】
また、請求項６記載の光電変換素子は、励起光が入射されることにより、キャリアを生成するキャリア発生領域をそれぞれ有する複数の半導体層と、前記複数の半導体層の各々に、それぞれ設けられたソース、ドレイン電極と、前記複数の半導体層の上方に設けられた第１ゲート電極と、前記複数の半導体層の下方に設けられた第２ゲート電極と、を備えることを特徴とする。
【００２７】
さらに、請求項１２記載の光電変換素子は、励起光が入射されることにより、キャリアを生成する複数のキャリア発生領域をそれぞれ有する複数の半導体層と、前記複数の半導体層の前記複数のキャリア発生領域の各々に、それぞれ設けられたソース、ドレイン電極と、前記複数の半導体層の上方に設けられた第１ゲート電極と、前記複数の半導体層の下方に設けられた第２ゲート電極と、を備えることを特徴とする。
【００２８】
請求項１、６または１２記載の発明によれば、単一の半導体層もしくは複数の半導体層に、ソース、ドレイン電極間の励起光が入射され、キャリアが生成されるキャリア発生領域を複数設けることにより、光電変換素子の検知可能領域の広がりが、複数のキャリア発生領域毎の検知可能領域を合成した範囲に設定され、検知可能領域の広がりの方向性をより均一にすることができる。
【００２９】
したがって、キャリア発生領域に生成されるキャリアに応じて流れるドレイン電流値のパラメータであるチャネル領域のＷ／Ｌ比を適切な値に設定して、任意の位置に配置することができるので、励起光の入射量が微量な場合であっても、十分ドレイン電流（ソース−ドレイン電流）を流して良好な受光感度（高いトランジスタ感度）を実現しつつ、検知可能領域の広がりの特定方向への偏りを改善して、歪みを抑制した良好な画像情報の読み取り動作を実現することができる。
【００３０】
上記光電変換素子は、複数のキャリア発生領域が、チャネル領域のチャネル長方向もしくはチャネル幅方向に並んで配置されるものであってもよい。
このような構成によれば、キャリア発生領域毎の検知可能領域を合成した範囲をより正方化することができ、受光感度の分布範囲のバランスを一層改善することができる。
【００３１】
また、上記光電変換素子は、ソース電極は、互いに接続され、ドレイン電極は、互いに接続されているものであってもよく、さらに、ソース電極またはドレイン電極は、複数のキャリア発生領域のうち、隣接するキャリア発生領域に設けられたソース電極またはドレイン電極と共通に形成されているものであってもよい。
【００３２】
このような構成によれば、ソース電極またはドレイン電極を、各々共通のソースラインまたはドレインラインから櫛歯状に突出する形状に形成することができ、さらに、隣接するキャリア発生領域に設けられるソース電極同士またはドレイン電極同士を共通の電極層により形成することができるので、複数のキャリア発生領域または複数の半導体層を、チャネル領域のチャネル長方向またはチャネル幅方向に配置する場合であっても、光電変換素子の構成を十分に小型化することができる。
【００３３】
また、請求項１７〜１９記載の光電変換素子は、単一もしくは複数の半導体層が複数のチャネル領域を有し、複数のチャネル領域を所定の位置に配置することにより、光電変換素子の検知可能領域の広がりの方向性をより均一にすることができる。
【００３４】
請求項２０記載のフォトセンサアレイは、励起光が入射されることにより、キャリアを生成する複数のキャリア発生領域を有する単一の半導体層と、前記複数のキャリア発生領域の各々に、それぞれ設けられたソース、ドレイン電極と、前記半導体層の上方に設けられた第１ゲート電極と、前記半導体層の下方に設けられた第２ゲート電極と、を各々備える複数の光電変換素子と、前記複数の光電変換素子の前記第１ゲート電極相互を接続する第１ゲートラインと、前記複数の光電変換素子の前記第２ゲート電極相互を接続する第２ゲートラインと、を有し、前記複数の光電変換素子が、前記第１ゲートラインおよび前記第２ゲートラインを介して、基板上に規則的に配置されていることを特徴とする。
【００３５】
また、請求項２７記載のフォトセンサアレイは、励起光が入射されることにより、キャリアを生成するキャリア発生領域をそれぞれ有する複数の半導体層と、前記複数の半導体層の各々に、それぞれ設けられたソース、ドレイン電極と、前記複数の半導体層の上方に設けられた第１ゲート電極と、前記複数の半導体層の下方に設けられた第２ゲート電極と、を各々備える複数の光電変換素子と、前記複数の光電変換素子の前記第１ゲート電極相互を接続する第１ゲートラインと、前記複数の光電変換素子の前記第２ゲート電極相互を接続する第２ゲートラインと、を有し、前記複数の光電変換素子が、前記第１ゲートラインおよび前記第２ゲートラインを介して、基板上に規則的に配置されていることを特徴とする。
【００３６】
さらに、請求項３５記載のフォトセンサアレイは、励起光が入射されることにより、キャリアを生成する複数のキャリア発生領域をそれぞれ有する複数の半導体層と、前記複数の半導体層の前記複数のキャリア発生領域の各々に、それぞれ設けられたソース、ドレイン電極と、前記複数の半導体層の上方に設けられた第１ゲート電極と、前記複数の半導体層の下方に設けられた第２ゲート電極と、を各々備える複数の光電変換素子と、前記複数の光電変換素子の前記第１ゲート電極相互を接続する第１ゲートラインと、前記複数の光電変換素子の前記第２ゲート電極相互を接続する第２ゲートラインと、を有し、前記複数の光電変換素子が、前記第１ゲートラインおよび前記第２ゲートラインを介して、基板上に規則的に配置されていることを特徴とする。
【００３７】
請求項２０、２７または３５記載の発明によれば、基板上に規則的に配置される光電変換素子が、単一の半導体層もしくは複数の半導体層にキャリア発生領域を複数設けた構成を有しているので、キャリア発生領域に生成されるキャリアが、ドレイン電流として流れるチャネル領域のＷ／Ｌ比を適切な値に設定して、任意の位置に配置することにより、十分ドレイン電流を流して良好な受光感度を実現しつつ、検知可能領域の広がりの特定方向への偏りを改善して、歪みを抑制した良好な画像情報の読み取り動作を実現することができる。
【００３８】
上記フォトセンサアレイに適用される光電変換素子は、複数のキャリア発生領域が、チャネル領域のチャネル長方向もしくはチャネル幅方向に並んで配置されるものであってもよい。
このような構成によれば、キャリア発生領域毎の検知可能領域を合成した範囲をより正方化することができ、フォトセンサアレイにおける受光感度の分布範囲のバランスを一層改善して、歪みを抑制した良好な画像情報の読み取り動作を実現することができる。
【００３９】
また、上記フォトセンサアレイに適用される光電変換素子は、ソース電極は、互いに接続され、ドレイン電極は、互いに接続されているものであってもよく、さらに、ソース電極またはドレイン電極は、複数のキャリア発生領域のうち、隣接するキャリア発生領域に設けられたソース電極またはドレイン電極と共通に形成されているものであってもよい。
【００４０】
このような構成によれば、ソース電極またはドレイン電極を、各々共通のソースラインまたはドレインラインから櫛歯状に突出する形状に形成することができ、さらに、隣接するキャリア発生領域に設けられるソース電極同士またはドレイン電極同士を共通の電極層により形成することができるので、複数のキャリア発生領域または複数の半導体層を、チャネル領域のチャネル長方向またはチャネル幅方向に配置する場合であっても、光電変換素子の構成を微細化することができ、フォトセンサアレイを十分小型化、あるいは、画像情報の読取解像度の向上を図ることができる。
【００４１】
また、上記フォトセンサアレイにおいては、複数の光電変換素子同士を接続する第１ゲートラインが、励起光に対して透過性を示すとともに、光電変換素子に対して、それぞれ対称な位置に配置された平行する複数の配線層により構成された領域を有するものであってもよい。
このような構成によれば、第１ゲートラインが、光電変換素子に対して複数の配線層により対称な位置関係で配置されているので、各光電変換素子の受光感度の分布範囲のバランスを均等になるように設定することができるとともに、ゲートラインの配線断面積を実質的に増大させて配線抵抗を下げて、信号の伝搬遅延を抑制することができ、良好な画像情報の読み取り動作を行うことができる。
【００４２】
さらに、上記フォトセンサアレイにおいて、複数の光電変換素子が、デルタ配列されていれば、２次元的に隣接して配置された光電変換素子間の距離を、略全周にわたってより均等にすることができるので、被写体の載置角度（方向）に応じて異なる受光感度のバラツキを抑制して、被写体の載置角度に関わらず、良好な画像情報の読み取り動作を行うことができる。
【００４３】
請求項４２記載の２次元画像の読取装置は、励起光が入射されることにより、キャリアを生成する複数のキャリア発生領域を有する単一の半導体層と、前記複数のキャリア発生領域の各々に、それぞれ設けられたソース、ドレイン電極と、前記半導体層の上方に設けられた第１ゲート電極と、前記半導体層の下方に設けられた第２ゲート電極と、を各々備える複数の光電変換素子と、前記複数の光電変換素子の前記第１ゲート電極相互を接続する第１ゲートラインと、前記複数の光電変換素子の前記第２ゲート電極相互を接続する第２ゲートラインと、前記複数の光電変換素子の前記ドレイン電極相互を接続するドレインラインと、前記第１ゲートラインに接続された第１ゲートドライバと、前記第２ゲートラインに接続された第２ゲートドライバと、前記ドレインラインに接続され、前記光電変換素子への励起光の入射に応じて変位される電圧を読み取るスイッチと、を有することを特徴とする。
【００４４】
請求項４３記載の２次元画像の読取装置は、励起光が入射されることにより、キャリアを生成するキャリア発生領域をそれぞれ有する複数の半導体層と、前記複数の半導体層の各々に、それぞれ設けられたソース、ドレイン電極と、前記複数の半導体層の上方に設けられた第１ゲート電極と、前記複数の半導体層の下方に設けられた第２ゲート電極と、を各々備える複数の光電変換素子と、前記複数の光電変換素子の前記第１ゲート電極相互を接続する第１ゲートラインと、前記複数の光電変換素子の前記第２ゲート電極相互を接続する第２ゲートラインと、前記複数の光電変換素子の前記ドレイン電極相互を接続するドレインラインと、前記第１ゲートラインに接続された第１ゲートドライバと、前記第２ゲートラインに接続された第２ゲートドライバと、前記ドレインラインに接続され、前記光電変換素子への励起光の入射に応じて変位される電圧を読み取るスイッチと、を有することを特徴とする。
【００４５】
請求項４４記載の２次元画像の読取装置は、励起光が入射されることにより、キャリアを生成する複数のキャリア発生領域をそれぞれ有する複数の半導体層と、前記複数の半導体層の前記複数のキャリア発生領域の各々に、それぞれ設けられたソース、ドレイン電極と、前記複数の半導体層の上方に設けられた第１ゲート電極と、前記複数の半導体層の下方に設けられた第２ゲート電極と、を各々備える複数の光電変換素子と、前記複数の光電変換素子の前記第１ゲート電極相互を接続する第１ゲートラインと、前記複数の光電変換素子の前記第２ゲート電極相互を接続する第２ゲートラインと、前記複数の光電変換素子の前記ドレイン電極相互を接続するドレインラインと、前記第１ゲートラインに接続された第１ゲートドライバと、前記第２ゲートラインに接続された第２ゲートドライバと、前記ドレインラインに接続され、前記光電変換素子への励起光の入射に応じて変位される電圧を読み取るスイッチと、を有することを特徴とする。
【００４６】
請求項４２、４３または４４記載の２次元画像の読取装置によれば、複数のキャリア発生領域を任意の位置に配置することにより検知可能領域の偏りを改善した光電変換素子を、第１ゲートドライバ並びに第２ゲートドライバにより任意に選択し、各光電変換素子において変位されたドレインラインの電圧をスイッチにより読み取ることができるので、高い受光感度を実現しつつ、歪みを抑制した良好な２次元画像を読み取ることができる。
【００４７】
【発明の実施の形態】
以下に、本発明に係る光電変換素子、フォトセンサアレイおよび２次元画像の読取装置の実施の形態について詳しく説明する。
まず、本発明に係る画像読取装置に適用されるダブルゲート型フォトセンサについて、図面を参照して説明する。
【００４８】
＜第１の実施形態＞
図１は、本発明に係るフォトセンサアレイに適用されるダブルゲート型フォトセンサの一構成例を示す概略構成図である。ここでは、ダブルゲート型フォトセンサＰＳＡが、１素子当たりにフォトセンサ部となる半導体層を１個備え、該半導体層に形成されるチャネル領域を２つに分割したダブルゲート型フォトセンサＰＳＡの概略構成を示して具体的に説明する。なお、図１（ａ）においては、便宜的にソース電極１２ａ、１２ｂ（ソースラインＳＬ）およびドレイン電極１３（ドレインラインＤＬ）をハッチングで示す。
【００４９】
図１（ａ）、（ｂ）に示すように、本実施形態に係るダブルゲート型フォトセンサＰＳＡは、可視光に対して透過性（透光性）を示す絶縁性基板１９上に形成された単一のボトムゲート電極ＢＧと、ボトムゲート電極ＢＧ上および絶縁性基板１９上に設けられたボトムゲート絶縁膜１６と、ボトムゲート電極ＢＧに対向するボトムゲート絶縁膜１６上に設けられ、かつ、可視光が入射されると電子−正孔対を発生するアモルファスシリコン等からなる単一の半導体層１１と、半導体層１１上に互いに離間して並列に配置されたブロック絶縁膜１４ａ、１４ｂと、チャネル長方向（図１（ｂ）左右方向）の半導体層１１の両端部に、それぞれブロック絶縁膜１４ａ、１４ｂ上に一部が延在するように設けられたｎ＋シリコン層１７ａ、１７ｂと、ブロック絶縁膜１４ａ、１４ｂ間の半導体層１１上に、上記ｎ＋シリコン層１７ａ、１７ｂと離間し、かつ、ブロック絶縁膜１４ａ、１４ｂ上に一部が延在するように設けられたｎ＋シリコン層１８と、少なくともｎ＋シリコン層１７ａ、１７ｂを覆うようにそれぞれ設けられたソース電極１２ａ、１２ｂと、少なくともｎ＋シリコン層１８を覆うように設けられたドレイン電極１３と、ボトムゲート絶縁膜１６上、ブロック絶縁膜１４ａ、１４ｂ上、ソース電極１２ａ、１２ｂ上およびドレイン電極１３上の全域を覆うように形成されたトップゲート絶縁膜１５と、半導体層１１に対向するトップゲート絶縁膜１５上に設けられた単一のトップゲート電極ＴＧと、トップゲート絶縁膜１５上およびトップゲート電極ＴＧ上の全域を覆うように設けられた保護絶縁膜２０と、から構成されている。
【００５０】
次いで、上述したダブルゲート型フォトセンサＰＳＡにおける主要部の形状について、図面を参照して詳しく説明する。
図２〜図４は、本実施形態に係るダブルゲート型フォトセンサの各部の平面構成を示す図であって、図２は、本実施形態に係るダブルゲート型フォトセンサに適用される半導体層の平面構成を示す概略図であり、図３は、本実施形態に係るダブルゲート型フォトセンサに適用されるブロック絶縁膜の平面構成を示す概略図であり、図４は、本実施形態に係るダブルゲート型フォトセンサに適用されるｎ＋シリコン層の平面構成を示す概略図である。なお、ここでは、各部の平面形状を便宜的にハッチングで示し、図１（ａ）、（ｂ）に示した平面構成および断面構成を適宜参照しながら説明する。
【００５１】
ダブルゲート型フォトセンサＰＳＡに適用される半導体層１１は、図２に示すように、斜め格子状にハッチングされている領域に、単一のアモルファスシリコン層として形成され、図１（ａ）に示したソース電極１２ａ、１２ｂおよびドレイン電極１３に対して平面的に重なる領域と、離間して形成されるブロック絶縁膜１４ａ、１４ｂに対して平面的に重なるチャネル領域１１ａ、１１ｂとを有している。ここで、半導体層１１に設けられるチャネル領域１１ａ、１１ｂは、チャネル長方向（ｙ方向）に並列に配置されるように設定されている。
【００５２】
また、ダブルゲート型フォトセンサＰＳＡに適用されるブロック絶縁膜１４ａ、１４ｂは、図３に示すように、それぞれ上記半導体層１１のチャネル領域１１ａ、１１ｂを含む領域上に形成され、さらに、ブロック絶縁膜１４ａは、ｙ方向の両端部が各々ソース電極１２ａおよびドレイン電極１３と部分的かつ平面的に重なるように配置され、ブロック絶縁膜１４ｂは、ｙ方向の両端部が各々ソース電極１２ｂおよびドレイン電極１３と部分的かつ平面的に重なるように配置されている。
【００５３】
また、ダブルゲート型フォトセンサＰＳＡに適用されるｎ＋シリコン層１７ａ、１７ｂは、図４に示すように、それぞれ上記半導体層１１のｙ方向の両端部から一部が上記ブロック絶縁膜１４ａ、１４ｂ上に延在するとともに、図１（ｂ）に示したように、半導体層１１とソース電極１２ａ、１２ｂとの間に介在して、各々ソース電極１２ａ、１２ｂと略全域で平面的に重なるように配置されている。また、ｎ＋シリコン層１８は、上記半導体層１１上の略中央にあって、ブロック絶縁膜１４ａ、１４ｂを挟んでｎ＋シリコン層１７ａ、１７ｂと対向し、かつ、一部がブロック絶縁膜１４ａ、１４ｂ上に延在するとともに、半導体層１１とドレイン電極１３との間に介在して、ドレイン電極１３と略全域で平面的に重なるように配置されている。
【００５４】
さらに、ダブルゲート型フォトセンサＰＳＡにおけるソース電極１２ａ、１２ｂは、図１（ａ）に示すように、ダブルゲート型フォトセンサＰＳＡをマトリクス状に配置した場合（詳しくは、後述する）に、ダブルゲート型フォトセンサＰＳＡのソース電極１２ａ、１２ｂ相互を接続する共通のソースラインＳＬから、ダブルゲート型フォトセンサＰＳＡのドレイン電極１３相互を接続する共通のドレインラインＤＬに向けてｘ方向に沿って櫛歯状に突出して形成されている。また、ドレイン電極１３は、ソースラインＳＬに対向するドレインラインＤＬからｘ方向に沿ってソースラインＳＬに向けて突出して形成されている。すなわち、ソース電極１２ａおよびドレイン電極１３は、半導体層１１のチャネル領域１１ａを挟んで対向して配置され、ソース電極１２ｂおよびドレイン電極１３は、半導体層１１のチャネル領域１１ｂを挟んで対向して配置されている。
【００５５】
なお、上述したダブルゲート型フォトセンサＰＳＡの各部の構成（図１〜図４）において、ブロック絶縁膜１４ａ、１４ｂ、トップゲート絶縁膜１５、ボトムゲート絶縁膜１６、トップゲート電極２１上に設けられた保護絶縁膜２０は、窒化シリコン等の透光性の絶縁膜からなり、また、トップゲート電極ＴＧおよびトップゲートラインＴＧＬａ、ＴＧＬｂは、上述したＩＴＯ等の透光性の導電性材料からなり、ともに可視光に対して高い透過率を示す。一方、ソース電極１２ａ、１２ｂ、ドレイン電極１３、ボトムゲート電極ＢＧおよびボトムゲートラインＢＧＬは、クロム、クロム合金、アルミ、アルミ合金等から選択された可視光の透過を遮断する遮光性の材質により構成されている。
【００５６】
すなわち、本実施形態に係るダブルゲート型フォトセンサＰＳＡは、半導体層１１のチャネル領域１１ａ、ソース電極１２ａ、ドレイン電極１３、トップゲート絶縁膜１５およびトップゲート電極ＴＧにより形成される第１の上部ＭＯＳトランジスタと、チャネル領域１１ａ、ソース電極１２ａ、ドレイン電極１３、ボトムゲート絶縁膜１６およびボトムゲート電極ＢＧにより形成される第１の下部ＭＯＳトランジスタからなる第１のダブルゲート型フォトセンサ、および、半導体層１１のチャネル領域１１ｂ、ソース電極１２ｂ、ドレイン電極１３、トップゲート絶縁膜１５およびトップゲート電極ＴＧにより形成される第２の上部ＭＯＳトランジスタと、チャネル領域１１ｂ、ソース電極１２ｂ、ドレイン電極１３、ボトムゲート絶縁膜１６およびボトムゲート電極ＢＧにより形成される第２の下部ＭＯＳトランジスタからなる第２のダブルゲート型フォトセンサから構成され、これら第１および第２のダブルゲート型フォトセンサが絶縁性基板１９上にチャネル長方向に並列に配置した構成を有している。
【００５７】
次に、本実施形態に係るダブルゲート型フォトセンサにおけるトランジスタ特性について、図面を参照して説明する。
図５は、本実施形態に係るダブルゲート型フォトセンサにおけるチャネル領域とキャリア発生領域の関係を示す概略図であり、図６は、本実施形態に係るダブルゲート型フォトセンサにおける励起光の入射有効領域と検知可能領域の広がりの関係を示す概略図である。
【００５８】
上述したダブルゲート型フォトセンサＰＳＡにおいて、図２、図５に示すように、第１のダブルゲート型フォトセンサのドレイン電流が流れるチャネル領域１１ａは、隣接する二辺がチャネル長Ｌ１およびチャネル幅Ｗ１で定義される矩形状の領域に設定され、第２のダブルゲート型フォトセンサのドレイン電流が流れるチャネル領域１１ｂは、隣接する二辺がチャネル長Ｌ２およびチャネル幅Ｗ１で定義される矩形状の領域に設定されている。
【００５９】
ここで、ダブルゲート型フォトセンサＰＳＡのチャネル領域１１ａ、１１ｂへの励起光の実質的な入射領域（入射有効領域）の形状と検知可能領域の広がりとの関係は、以下のように説明される。
ダブルゲート型フォトセンサＰＳＡにおいて、光量に応じて流れるドレイン電流Ｉdsは、上記（１）式に示したように、（チャネル幅Ｗ）／（チャネル長Ｌ）比に比例している。
【００６０】
ダブルゲート型フォトセンサＰＳＡの第１のダブルゲート型フォトセンサのチャネル長はＬ１、チャネル幅はＷ１に設定され、第２のダブルゲート型フォトセンサのチャネル長はＬ２、チャネル幅はＷ１に設定されているので、１つのダブルゲート型フォトセンサＰＳＡに流れるドレイン電流Ｉdsは、次式で表される。
Ｉds ∝ （Ｗ１／Ｌ１＋Ｗ１／Ｌ２） （２）
ここで、チャネル長がＬ２＝Ｌ１になるように、チャネル領域１１ａ、１１ｂの形状を設定すると、上記（２）式は、次のように表される。
Ｉds ∝ ２Ｗ１／Ｌ１ （３）
【００６１】
そして、Ｗ１／Ｌ１比を、図２８に示した従来構造のダブルゲート型フォトセンサＰＳのＷ０／Ｌ０比と同等に設定すると、本発明におけるダブルゲート型フォトセンサＰＳＡのドレイン電流Ｉdsは、ダブルゲート型フォトセンサＰＳのドレイン電流Ｉdsの二倍になり、明状態でのプリチャージ電圧を十分に下げることができるとともに、明状態と暗状態におけるコントラスト比が小さい被写体であっても、十分に検知することができる。
【００６２】
このように、ダブルゲート型フォトセンサＰＳＡのソース−ドレイン電流値Ｉdsは、チャネル領域１１ａの（チャネル幅Ｗ１）／（チャネル長Ｌ１）比と、チャネル領域１１ｂの（チャネル幅Ｗ１）／（チャネル長Ｌ２）比との和に依存しているので、値（Ｗ１／Ｌ１＋Ｗ１／Ｌ２）を大きく設計することにより、ダブルゲート型フォトセンサＰＳＡのドレイン電流Ｉdsを増大してトランジスタ特性を向上させることができる。この場合、ダブルゲート型フォトセンサＰＳＡが明状態と暗状態において、入射光の十分な差（すなわち、プリチャージされたドレイン電圧の差）を読み出すためには、Ｗ１／Ｌ１比およびＷ１／Ｌ２比は、ともに１．５以上であることが望ましく、３．５以上であることがより望ましい。
【００６３】
一方、ダブルゲート型フォトセンサＰＳＡでは、ソース電極１２ａ、１２ｂおよびドレイン電極１３は、可視光に対して不透明であるため、ダブルゲート型フォトセンサＰＳＡの上方（図５の紙面手前側）から光が入射された場合に、第１のダブルゲート型フォトセンサのトランジスタ特性を決定するドレイン電流Ｉdsに影響を及ぼすような正孔を発生させるキャリア発生領域（入射有効領域）Ｉp１は、ほぼ縦（短辺）の長さがＫ１、横（長辺）の長さがＷ１の略長方形状の領域に近似し、また、第２のダブルゲート型フォトセンサのトランジスタ特性を決定するドレイン電流Ｉdsに影響を及ぼすような正孔を発生させるキャリア発生領域（入射有効領域）Ｉp２は、ほぼ縦（短辺）の長さがＫ２、横（長辺）の長さがＷ１の略長方形状の領域に近似する。
【００６４】
また、上記入射有効領域Ｉp１、Ｉp２は、互いにチャネル長方向（短辺方向；ｙ方向）に並列に配置されているため、図６に示すように、保護絶縁膜２０の表面において指等の被写体による反射により入射有効領域Ｉp１に入射される光が通過する光の検知可能領域Ｅp１、および、入射有効領域Ｉp２に入射される光が通過する光の検知可能領域Ｅp２の少なくともいずれかで検知可能な領域、つまり、１つのダブルゲート型フォトセンサＰＳＡにより検知可能な全領域Ｅpt１は、検知可能領域Ｅp１と検知可能領域Ｅp２を合成した領域となり、より正方形に近い形状に設定される。ここで、図６に示した光の検知可能領域Ｅp１、Ｅp２、Ｅpt１は、チャネル領域１１ａ、１１ｂを中心として、所定の受光感度（トランジスタ特性）が得られる領域を模式的に示したものであって、受光感度の分布範囲を厳密に示すものではない。
【００６５】
したがって、本実施形態に係るダブルゲート型フォトセンサＰＳＡにおける検知可能領域Ｅp１、Ｅp２は、図３０に示した従来構造のダブルゲート型フォトセンサＰＳの検知可能領域Ｅp０に比較して、チャネル長方向（本実施形態においては、ｙ方向）から入射する光の受光感度と、チャネル幅方向（本実施形態においては、ｘ方向）から入射する光の受光感度とのバランスがより均一になり、２次元画像の読み取り動作における画像情報の歪みが抑制される。ここで、検知可能領域Ｅpt１の形状をより正方形状に近似させるほど、チャネル領域１１ａ、１１ｂへの励起光の入射角度による受光感度のバラツキが補正されることになる。
【００６６】
このように、本実施形態に係るダブルゲート型フォトセンサＰＳＡによれば、ドレイン電流Ｉdsを規定する値（Ｗ１／Ｌ１＋Ｗ１／Ｌ２）を任意の大きさに設定することができるので、ダブルゲート型フォトセンサＰＳＡの受光感度を簡易に向上させることができ、被写体の明状態と暗状態におけるコントラスト比が小さい場合であっても、明確に判別できるデータＶoutを出力することができるとともに、入射有効領域（キャリア発生領域）Ｉp１、Ｉp２をそれぞれ検知可能領域Ｅp１、Ｅp２の広がりが短い方向（図６では、ｙ方向）に並列に配置しているので、ｙ方向を中心に左右４５゜の範囲から半導体層１１に入射される光（矢印Ｂ）に対する受光感度を向上させて、ｘ方向を中心に左右４５゜の範囲から半導体層１１に入射される光（矢印Ａ）に対する受光感度との分布範囲の平面的なバランスをより均一化することができる。したがって、光の検知可能領域Ｅpt１の偏り（方向性）を改善しつつ、高いトランジスタ感度を実現することができるので、本実施形態に係るダブルゲート型フォトセンサＰＳＡを、たとえば、指紋読取装置等に適用した場合、被写体の画像情報、すなわち、指の指紋を感度良く読み取ることができ、認証精度を向上させることができる。
【００６７】
また、上述したダブルゲート型フォトセンサＰＳＡによれば、受光感度を大幅に高めたことにより、図３０に示した従来構造のダブルゲート型フォトセンサＰＳに比較して、小さな（僅かな）入射光量であっても、被写体の画像情報に含まれる明暗情報の読み取り動作を良好に行うことができるので、２次元画像の読取装置に付設され、被写体に光を照射する面光源の照度を低減（抑制）することができ、２次元画像の読取装置の消費電力を低減することができる。換言すれば、面光源の照度を一定とした場合には、受光感度の向上に伴い光蓄積時間を大幅に短縮することができ、２次元画像の読み取り性能に優れた読取装置を提供することができる。なお、２次元画像の読み取り動作については、詳しく後述する。
【００６８】
また、受光感度が大幅に向上したことにより、図３０に示した従来構造のダブルゲート型フォトセンサＰＳの場合と同等の入射光量に対して、過度の光ＯＮ電流が生じるため、このようなＯＮ電流を抑制する目的で、トップゲート電極ＴＧおよびボトムゲート電極ＢＧに印加する駆動電圧を低下させて２次元画像の読み取り動作を制御することができるので、駆動電圧の低減によって、ダブルゲート型フォトセンサの特性の経時的な劣化を抑制し、フォトセンサアレイの信頼性（寿命）を長く持続（延命）させることもできる。
【００６９】
さらに、本実施形態に係るダブルゲート型フォトセンサＰＳＡにおいては、複数のチャネル領域（または、キャリア発生領域）が設けられる半導体層１１を単一のアモルファスシリコン層により構成していることにより、個別の半導体層を離間して設ける場合に比較して、ダブルゲート型フォトセンサ製造時のフォトリソグラフィー工程において、パターニングの解像限界を考慮する必要性が低くなるので、半導体層を容易に微細形成することができ、ダブルゲート型フォトセンサの小型化を図ることができる。したがって、フォトセンサアレイおよび２次元画像の読取装置の小型化、あるいは、同一サイズのフォトセンサアレイおよび２次元画像の読取装置において、高解像度による画像情報の読み取り動作を実現することができる。
【００７０】
次に、上述したような構成を有するダブルゲート型フォトセンサをマトリクス状に配置して構成されるフォトセンサアレイの構成例について、図面を参照して説明する。
図７は、図１に示したダブルゲート型フォトセンサＰＳＡをマトリクス状に配置したフォトセンサアレイの平面構成図である。
図７に示すように、本実施形態に係るフォトセンサアレイ１００においては、１素子当たりに単一の半導体層を備え、該半導体層にフォトセンサ部となるキャリア発生領域を２箇所設けたダブルゲート型フォトセンサＰＳＡが、ｘ、ｙの２方向にマトリクス状に配置されている。
【００７１】
ここで、マトリクス状に配置されるダブルゲート型フォトセンサＰＳＡが、互いに直交するｘ、ｙの２方向（行、列方向）にそれぞれ所定のピッチＰspで等間隔に配置され、さらに、格子内部の素子間領域Ｒｐを通して、面光源３０からの光が被写体に照射されるように考慮されている。そのため、被写体に十分な量の光を照射するためには、素子間領域Ｒｐをできるだけ大きく確保する方が望ましい。
【００７２】
また、フォトセンサアレイ１００の行方向に隣接して配置されるダブルゲート型フォトセンサＰＳＡのトップゲート電極２１同士は、互いに平面的に２本に分岐されたトップゲートラインＴＧＬａ、ＴＧＬｂにより接続され、行方向に隣接して配置されるダブルゲート型フォトセンサＰＳＡのボトムゲート電極２２同士は、１本のボトムゲートラインにより接続された構成を有している。ここで、トップゲートラインＴＧＬａ、ＴＧＬｂは、ダブルゲート型フォトセンサＰＳＡ間でボトムゲートラインＢＧＬと平面的に重ならないように配置されている。
【００７３】
また、列方向に隣接して配置されるダブルゲート型フォトセンサＰＳＡのドレイン電極１３同士は、ドレインラインＤＬに接続され、列方向に隣接して配置されるダブルゲート型フォトセンサＰＳＡのソース電極１２同士は、ソースラインＳＬに接続されている。ソースラインＳＬには、電圧Ｖss（たとえば、接地電位）が供給されている。
【００７４】
ここで、２本のトップゲートラインＴＧＬａ、ＴＧＬｂとボトムゲートラインＢＧＬの位置関係は、隣接するダブルゲート型フォトセンサＰＳＡ間で、トップゲートラインＴＧＬａ、ＴＧＬｂが、ｙ方向（列方向）に互いに均等な位置関係かつ同等の配線幅、配線厚で平面的に分岐して、平行に延在するように形成され、一方、ボトムゲートラインＢＧＬが、ダブルゲート型フォトセンサＰＳＡの略中央を単一の細い配線層によりｘ方向（行方向）に延在するように形成されている。すなわち、ボトムゲートラインＢＧＬに対して、トップゲートラインＴＧＬａ、ＴＧＬｂが列方向の上下に略対称な位置関係で配置形成されている。
【００７５】
このような構成により、ボトムゲートラインＢＧＬを軸として、トップゲートラインＴＧＬａとトップゲートラインＴＧＬｂとが行方向に実質的に線対称構造になるので、トップゲートラインＴＧＬａ側（上側）からトップゲートラインＴＧＬａを透過して半導体層１１に入射される励起光と、トップゲートラインＴＧＬｂ側（下側）からトップゲートラインＴＧＬｂを透過して半導体層１１に入射される励起光が同程度に減衰されて、ダブルゲート型フォトセンサＰＳＡの上側と下側で入射光量のバランスが均一化される。
【００７６】
加えて、ダブルゲート型フォトセンサＰＳＡ（または、半導体層１１）の中央からｙ方向に沿った線を軸として、ソースラインＳＬとドレインラインＤＬが実質的に線対称構造になるので、ソースラインＳＬ側（右側）から半導体層１１に入射される励起光と、ドレインラインＤＬ（左側）から半導体層１１に入射される励起光が同程度に遮光されて、ダブルゲート型フォトセンサＰＳＡの右側と左側で入射光量のバランスが均一化される。
【００７７】
したがって、本実施形態に係るフォトセンサアレイ１００によれば、図６に示した検知可能領域Ｅpt１の広がりの偏りを均一化して、２次元画像の読み取り時における歪みを抑制しつつ、高い受光感度を有するフォトセンサ部を備えたフォトセンサアレイおよび２次元画像の読取装置を実現することができる。このとき、ダブルゲート型フォトセンサＰＳＡのトップゲート電極ＴＧ相互を接続するトップゲートラインＴＧＬａ、ＴＧＬｂは、互いに平面的に分岐して、ｙ方向に均等（対称）な位置関係となるように配置形成されているので、幅広の単一のトップゲートラインを偏った位置に配置形成した場合に比較して、光の入射角度による受光感度のバラツキに影響を与えることがない。
【００７８】
また、このような構成により、トップゲート電極２１間が２本の配線層（トップゲートライン）により接続されることになるので、配線層１本当たりの断面積を従来のフォトセンサアレイにおけるトップゲートラインと同等とした場合、配線断面積を２倍に増加させることができ、抵抗率の高いＩＴＯにより形成されたトップゲートラインＴＧＬａ、ＴＧＬｂの配線抵抗を半減させて読み取り動作信号の伝搬遅延を改善し、より良好な画像の読み取り動作を実現することができる。
【００７９】
また、隣接するダブルゲート型フォトセンサＰＳＡ同士の間に配置されるトップゲートラインＴＧＬａ、ＴＧＬｂとボトムゲートラインＢＧＬとの平面的な重なり（積層構造における上下層での重なり）がほとんどないので、トップゲートラインＴＧＬａ、ＴＧＬｂとボトムゲートラインＢＧＬとの間の寄生容量がほとんど生じないため、信号の伝搬遅延や電圧降下を一層抑制することができる。
【００８０】
さらに、図１（ｂ）に示したような積層構造を有するダブルゲート型フォトセンサをフォトセンサアレイに適用した場合、積層構造の比較的上層に形成されるトップゲートラインＴＧＬａ、ＴＧＬｂが２本の配線層により形成されているので、積層構造の上層ほど顕著となる段差や、フォトリソグラフィー工程で障害となる塵等のパーティクルに起因して、一方のトップゲートライン（たとえば、ＴＧＬａ）が断線した場合であっても、他方のトップゲートライン（たとえば、ＴＧＬｂ）によりトップゲート電極ＴＧ相互を電気的に接続することができ、読み取り動作信号の伝搬を補償して、信頼性の高いフォトセンサアレイを提供することができる。
【００８１】
なお、本実施形態においては、トップゲートラインを２本に分岐した構成について説明したが、本発明は、これに限定されるものではなく、トップゲートラインを２本より多くの複数本に分岐して形成した構成とすることもできる。また、分岐して形成する対象となる配線層もトップゲートラインに限定されない。要するに、フォトセンサアレイおよび２次元画像読取装置に適用される他の配線層（たとえば、金属配線）に比較して配線抵抗が大きい配線層に良好に適用できることはいうまでもない。
【００８２】
また、図２８に示したような従来構造のダブルゲート型フォトセンサＰＳであっても、図８に示すように、ダブルゲート型フォトセンサＰＳ間に配置されるトップゲートラインＴＧＬａ、ＴＧＬｂをボトムゲートラインＢＧＬに重ならないように配置したフォトセンサアレイ２００を構成することにより、上述したような受光感度の分布範囲の均一化、信号の伝搬遅延の改善、寄生容量の抑制、配線の断線防止等の効果を奏することができる。
【００８３】
次に、上述したダブルゲート型フォトセンサを２次元配列して構成されるフォトセンサアレイを備えた２次元画像の読取装置（フォトセンサシステム）について、図面を参照して説明する。
図９は、図７に示したフォトセンサアレイ１００を備えたフォトセンサシステムの概略構成図である。
【００８４】
図９に示すように、本実施形態に係るフォトセンサシステムは、大別して、多数のダブルゲート型フォトセンサＰＳＡを、たとえば、ｎ行×ｍ列のマトリクス状に配列したフォトセンサアレイ１００と、行方向に隣接するダブルゲート型フォトセンサＰＳＡ同士のトップゲート端子（トップゲート電極ＴＧ）およびボトムゲート端子（ボトムゲート電極ＢＧ）をそれぞれ接続した複数のトップゲートラインＴＧＬ（詳しくは、ＴＧＬａ、ＴＧＬｂ；以下、便宜的にＴＧＬと記す）および複数のボトムゲートラインＢＧＬと、トップゲートラインＴＧＬおよびボトムゲートラインＢＧＬに各々接続されたトップゲートドライバ１１１およびボトムゲートドライバ１１２と、各ダブルゲート型フォトセンサのドレイン端子Ｄ（ドレイン電極１３）を列方向に接続したドレインラインＤＬと、ドレインラインＤＬに接続された検出回路（コラムスイッチ）１１３と、プリチャージスイッチ１１４と、増幅回路１１５と、ソース端子Ｓ（ソース電極１２；詳しくは、１２ａ、１２ｂ）を列方向に接続し、電圧Ｖssが供給されたソースラインＳＬと、フォトセンサアレイ１００の背面側に配置された面光源３０と、を有して構成される。ここで、電圧Ｖssは、ドレインラインＤＬにプリチャージされる電圧と異なっていればよいが、接地電位が望ましい。
【００８５】
なお、上述したように、トップゲートラインＴＧＬは、トップゲート電極ＴＧとともにＩＴＯで形成され、ボトムゲートラインＢＧＬ、ドレインラインＤＬ並びにソースラインＳＬは、それぞれボトムゲート電極２２、ドレイン電極１３、ソース電極１２と同一の遮光性の材料により一体的に形成されている。ここで、φtgおよびφbgは、それぞれリセットパルスφＴ１、φＴ２、…φＴｉ、…φＴｎ、および、読み出しパルスφＢ１、φＢ２、…φＢｉ、…φＢｎを生成するための制御信号、φpgは、プリチャージ電圧Ｖpgを印加するタイミングを制御するプリチャージ信号である。
【００８６】
このような構成を有するフォトセンサシステムにおいて、トップゲートドライバ１１１からトップゲートラインＴＧＬを介して各ダブルゲート型フォトセンサＰＳＡのトップゲート電極ＴＧに電圧を印加することによりフォトセンス機能が実現され、ボトムゲートドライバ１１２からボトムゲートラインＢＧＬを介して各ダブルゲート型フォトセンサＰＳＡのボトムゲート電極ＢＧに電圧を印加し、ドレインラインＤＬを介して検出信号を検出回路１１３に取り込んで、シリアルデータまたはパラレルデータＶoutとして出力することにより選択読み出し機能が実現される。
【００８７】
次に、上述したフォトセンサシステムの駆動制御方法について、図面を参照して説明する。
図１０は、上述したフォトセンサシステムの駆動制御方法の一例を示すタイミングチャートであり、図１１は、ダブルゲート型フォトセンサの動作概念図であり、図１２は、フォトセンサシステムの出力電圧の光応答特性を示す図である。図１３は、フォトセンサシステムにおける指の指紋の読取状態を示す要部断面図である。
【００８８】
まず、図１３に示すように、指ＦＮをフォトセンサシステムの保護絶縁膜２０上に載置する。このとき、指ＦＮの指紋を形成する突部ＦＮａは、保護絶縁膜２０と直接接するが、突部ＦＮａ間の溝部ＦＮｂは、保護絶縁膜２０と直接接することはなく、間に空気が介在している。
【００８９】
指ＦＮが絶縁膜２０上に載置されると、フォトセンサシステム１００は、図１０、図１１（ａ）に示すように、ｉ番目の行のトップゲートラインＴＧＬに信号（リセットパルス；たとえばＶtg＝＋１５Ｖのハイレベル）φＴｉを印加し、このときｉ番目の行のボトムゲートラインＢＧＬに０（Ｖ）の信号φＴｉを印加して、各ダブルゲート型フォトセンサＰＳＡの半導体層１１およびブロック絶縁膜１４ａ、１４ｂにおける半導体層１１との界面近傍に蓄積されているキャリア（ここでは、正孔）を放出する（リセット期間Ｔreset）リセット動作を行う。
【００９０】
次いで、図１３に示すようにダブルゲート型フォトセンサＰＳのガラス基板１９下方側に設けられた面光源３０から可視光を含む波長域の光がダブルゲート型フォトセンサＰＳＡ側に出射される。
このとき、面光源３０と半導体層１１との間には、不透明のボトムゲート電極ＢＧが介在しているので、出射光が直接半導体層１１に入射することはほとんどないが、素子間領域Ｒｐにおける透明な絶縁性基板１９と透光性を示す絶縁膜１５、１６、２０を透過した光は、保護絶縁膜２０上の指ＦＮに照射される。
【００９１】
指ＦＮに照射された光のうち、全反射の臨界角未満の角度で入射された光は、指ＦＮの突部ＦＮａと保護絶縁膜２０の界面や、指ＦＮの表皮内で乱反射し、この反射した光ｈνは、透光性を示す絶縁膜１５、２０およびトップゲート電極ＴＧを介して、最も近接するダブルゲート型フォトセンサＰＳＡの半導体層１１に入射される。なお、絶縁膜１５、１６、２０の屈折率は１．８〜２．０程度、トップゲート電極ＴＧの屈折率は２．０〜２．２程度に設定されている。
【００９２】
これに対して、指ＦＮの溝部ＦＮｂにおいては、溝部ＦＮｂで乱反射している間に空気中で減衰してしまい、最も近接しているダブルゲート型フォトセンサＰＳＡであっても、十分な量の光が半導体層１１に入射されない。
すなわち、指ＦＮの指紋パターンに応じた反射光の半導体層１１への入射量に応じて半導体層１１内で生成し、蓄積されうるキャリアの量が変位する。
そして、図１０、図１１（ｂ）に示すように、フォトセンサシステムは、トップゲートラインＴＧＬにローレベル（たとえばＶtg＝−１５Ｖ）のバイアス電圧φＴｉを印加することにより、リセット動作を終了し、キャリア蓄積動作による光蓄積期間Ｔａがスタートする光蓄積動作を行う。
【００９３】
光蓄積期間Ｔａにおいては、トップゲート電極ＴＧ側から入射した光量に応じて半導体層１１（詳しくは、チャネル領域１１ａ、１１ｂ）で生成された電子−正孔対が生成され、半導体層１１およびブロック絶縁膜１４における半導体層１１との界面近傍、すなわちチャネル領域１１ａ、１１ｂ周辺に正孔が蓄積される。
【００９４】
そして、プリチャージ動作においては、図１０、図１１（ｃ）に示すように、光蓄積期間Ｔａに並行して、プリチャージ信号φpgに基づいてプリチャージスイッチ１１４がＯＮし、ドレインラインＤＬに所定の電圧（プリチャージ電圧）Ｖpgを印加し、ドレイン電極１３に電荷を保持させる（プリチャージ期間Ｔprch）。
【００９５】
次いで、読み出し動作においては、図１０、図１１（ｄ）に示すように、プリチャージ期間Ｔprchを経過した後、選択モードの行のボトムゲートラインＢＧＬにハイレベル（たとえばＶbg＝＋１０Ｖ）のバイアス電圧（読み出し選択信号；以下、読み出しパルスという）φＢｉを印加することにより、選択モードの行のダブルゲート型フォトセンサＰＳＡをＯＮ状態にする（読み出し期間Ｔread）。
【００９６】
ここで、読み出し期間Ｔreadにおいては、チャネル領域に蓄積されたキャリア（正孔）がトップゲート電極ＴＧに印加された逆極性のＶtg（−１５Ｖ）を緩和する方向に働くため、ボトムゲート電極ＢＧのＶbgによりｎチャネルが形成され、ドレイン電流に応じてドレインラインＤＬのドレインライン電圧ＶＤは、図１２（ａ）に示すように、プリチャージ電圧Ｖpgから時間の経過とともに徐々に低下する傾向を示す。
【００９７】
すなわち、光蓄積期間Ｔａにおける光蓄積状態が暗状態で、チャネル領域にキャリア（正孔）が蓄積されていない場合には、図１１（ｅ）、図１２（ａ）に示すように、トップゲート電極ＴＧに負バイアスをかけることによって、ｎチャネルを形成するためのボトムゲート電極ＢＧの正バイアスが打ち消され、ダブルゲート型フォトセンサＰＳＡはＯＦＦ状態となり、ドレイン電圧、すなわち、ドレインラインＤＬの電圧ＶＤが、ほぼそのまま保持されることになる。
【００９８】
一方、光蓄積状態が明状態の場合には、図１１（ｄ）、図１２（ａ）に示すように、チャネル領域に入射光量に応じたキャリア（正孔）が捕獲されているため、トップゲート電極ＴＧの負バイアスを打ち消すように作用し、この打ち消された分だけボトムゲート電極ＢＧの正バイアスによって、ｎチャネルが形成され、ダブルゲート型フォトセンサＰＳはＯＮ状態となり、ドレイン電流Ｉdsが流れる。そして、この入射光量に応じたＯＮ抵抗に従って、ドレインラインＤＬの電圧ＶＤは、低下することになる。
【００９９】
したがって、図１２（ａ）に示したように、ドレインラインＤＬの電圧ＶＤの変化傾向は、トップゲート電極ＴＧへのリセットパルスφＴｉの印加によるリセット動作の終了時点から、ボトムゲート電極ＢＧに読み出しパルスφＢｉが印加されるまでの時間（光蓄積期間Ｔａ）に受光した光量に深く関連し、蓄積されたキャリアが少ない場合には緩やかに低下する傾向を示し、また、蓄積されたキャリアが多い場合には急峻に低下する傾向を示す。そのため、読み出し期間Ｔreadがスタートして、所定の時間経過後のドレインラインＤＬの電圧ＶＤを検出することにより、あるいは、所定のしきい値電圧を基準にして、その電圧に至るまでの時間を検出することにより、照射光の光量が換算される。
【０１００】
上述した一連の画像読み取り動作を１サイクルとして、（ｉ＋１）番目の行のダブルゲート型フォトセンサＰＳＡにも同等の処理手順を繰り返すことにより、ダブルゲート型フォトセンサＰＳＡを２次元のセンサシステムとして動作させることができる。
【０１０１】
なお、図１０に示したタイミングチャートにおいて、プリチャージ期間Ｔprchの経過後、図１１（ｆ）、（ｇ）に示すように、非選択モードでボトムゲートラインＢＧＬにローレベル（たとえばＶbg＝０Ｖ）を印加した状態を継続すると、ダブルゲート型フォトセンサＰＳＡはＯＦＦ状態を持続し、図１２（ｂ）に示すように、ドレインラインＤＬの電圧ＶＤは、プリチャージ電圧Ｖpgを保持する。このように、ボトムゲートラインＢＧＬへの電圧の印加状態により、ダブルゲート型フォトセンサＰＳＡの読み出し状態を選択する選択機能が実現される。光量に応じて減衰されたドレインラインＤＬのプリチャージ電圧ＶＤは、再び検出回路１１３へ読み出し、増幅回路１１５を経てＶout電圧の信号として指紋等のパターン認証回路へシリアルまたはパラレル出力される。
【０１０２】
次に、本発明に係る画像読取装置に適用されるダブルゲート型フォトセンサの他の構成例について、図面を参照して説明する。なお、上述した実施形態と同等の構成については、同一の符号を付して、その説明を簡略化または省略する。
＜第２の実施形態＞
図１４は、本発明に係るフォトセンサアレイに適用されるダブルゲート型フォトセンサの他の構成例を示す概略構成図であり、図１４（ａ）は、本実施形態に係るダブルゲート型フォトセンサにおける半導体層の平面構成図であり、図１４（ｂ）は、本実施形態に係るダブルゲート型フォトセンサの概略断面図である。なお、図１４（ａ）においては、便宜的に半導体層１１Ａ、１１Ｂをハッチングで示す。
【０１０３】
上述した実施形態に示したダブルゲート型フォトセンサＰＳＡにおいては、１素子当たりに１つの半導体層１１を備えた構成を示したが、本実施形態においては、ダブルゲート型フォトセンサＰＳＢが、１素子当たりにフォトセンサ部となる半導体層を２個備え、各々の半導体層にチャネル領域を個別に設けた構成を有している。なお、以下に示す実施形態におけるダブルゲート型フォトセンサＰＳＢは、上述したダブルゲート型フォトセンサＰＳＡと同じ駆動方法によりフォトセンス機能を実現することができ、同等の作用効果を得ることができる。
【０１０４】
図１４（ａ）、（ｂ）に示すように、本実施形態に係るダブルゲート型フォトセンサＰＳＢは、可視光に対して透過性を示す絶縁性基板１９上に形成された単一のボトムゲート電極ＢＧと、ボトムゲート電極ＢＧ上および絶縁性基板１９上に設けられたボトムゲート絶縁膜１６と、ボトムゲート電極ＢＧに対向して設けられ、可視光が入射されると電子−正孔対を発生するアモルファスシリコン等からなり、チャネル長方向（ｙ方向）に並列に配置された２つの半導体層１１Ａ、１１Ｂと、各々の半導体層１１Ａ、１１Ｂ上に個別に設けられたブロック絶縁膜１４ａ、１４ｂと、半導体層１１Ａの両端に、部分的にブロック絶縁膜１４ａ上に延在するように設けられたｎ＋シリコン層１７ａおよび１８ａと、半導体層１１Ｂの両端に、部分的にブロック絶縁膜１４ｂ上に延在するように設けられたｎ＋シリコン層１７ｂおよび１８ｂと、ｎ＋シリコン層１７ａ、１７ｂ上にそれぞれ設けられたソース電極１２ａ、１２ｂと、半導体層１１Ａ、１１Ｂ間に跨り、ｎ＋シリコン層１８ａ、１８ｂ上に延在するように設けられた単一のドレイン電極１３と、ボトムゲート絶縁膜１６上、ブロック絶縁膜１４ａ、１４ｂ上、ソース電極１２ａ、１２ｂ上およびドレイン電極１３上の全域を覆うように形成されたトップゲート絶縁膜１５と、半導体層１１Ａ、１１Ｂに対向するトップゲート絶縁膜１５上に設けられた単一のトップゲート電極ＴＧと、トップゲート絶縁膜１５上およびトップゲート電極ＴＧ上の全域を覆うように設けられた保護絶縁膜２０と、から構成されている。
【０１０５】
ここで、半導体層１１Ａ、１１Ｂは、図１４（ａ）に示すように、斜め格子状にハッチングされている領域に個別に形成され、ソース電極１２ａ、１２ｂおよびドレイン電極１３に対して平面的に重なる領域と、ブロック絶縁膜１４ａ、１４ｂに対してそれぞれ平面的に重なる部分（チャネル領域）とを有している。
【０１０６】
また、ソース電極１２ａ、１２ｂは、図１４（ａ）に示すように、共通のソースラインＳＬから半導体層１１Ａ、１１Ｂの長手方向（ｘ方向）に沿って櫛歯状に突出して形成され、また、ドレイン電極１３は、ソースラインＳＬに対向するドレインラインＤＬから半導体層１１Ａ、１１Ｂの長手方向に沿ってソースラインＳＬ側に突出して形成されている。すなわち、これらのソース電極１２ａ、１２ｂおよびドレイン電極１３は、それぞれ個別の半導体層１１Ａ、１１Ｂを挟んで対向するように相互に組み込み形成されている。
【０１０７】
すなわち、ダブルゲート型フォトセンサＰＳＢは、半導体層１１Ａ、ソース電極１２ａ、ドレイン電極１３、トップゲート絶縁膜１５およびトップゲート電極ＴＧにより形成される第１の上部ＭＯＳトランジスタと、半導体層１１Ａ、ソース電極１２ａ、ドレイン電極１３、ボトムゲート絶縁膜１６およびボトムゲート電極ＢＧにより形成される第１の下部ＭＯＳトランジスタからなる第１のダブルゲート型フォトセンサ、および、半導体層１１Ｂ、ソース電極１２ｂ、ドレイン電極１３、トップゲート絶縁膜１５およびトップゲート電極ＴＧにより形成される第２の上部ＭＯＳトランジスタと、半導体層１１Ｂ、ソース電極１２ｂ、ドレイン電極１３、ボトムゲート絶縁膜１６およびボトムゲート電極ＢＧにより形成される第２の下部ＭＯＳトランジスタからなる第２のダブルゲート型フォトセンサ、から構成され、これら第１および第２のダブルゲート型フォトセンサが絶縁性基板１９上に互いに離間してｙ方向に並列に配置した構成となっている。
【０１０８】
したがって、第１および第２のダブルゲート型フォトセンサを構成するトップゲート電極ＴＧとボトムゲート電極ＢＧを、各々共通電極により構成し、かつ、ソース電極１２ａ、１２ｂを共通のソースラインＳＬから突出形成した構成を有しているので、上述した実施形態と同様に、フォトセンサ部となる半導体層を１素子当たり２個備えたダブルゲート型フォトセンサＰＳＢを、上述した駆動制御方法を適用して良好に動作させることができる。
【０１０９】
また、本実施形態に係るダブルゲート型フォトセンサＰＳＢにおいては、図１４（ａ）に示すように、第１のダブルゲート型フォトセンサを構成する半導体層１１Ａにおけるドレイン電流が流れるチャネル領域が、隣接する二辺がチャネル長Ｌ１およびチャネル幅Ｗ１で定義される矩形状に設定され、また、第２のダブルゲート型フォトセンサを構成する半導体層１１Ｂにおけるドレイン電流が流れるチャネル領域が、隣接する二辺がチャネル長Ｌ２およびチャネル幅Ｗ１で定義される矩形状に設定されている。さらに、ソース電極１２ａ、１２ｂおよびドレイン電極１３が、励起光に対して遮光性を示す材質により構成されている。
【０１１０】
このようなダブルゲート型フォトセンサＰＳＢにおいては、上述した実施形態に係るダブルゲート型フォトセンサＰＳＡの場合と同様に、図５に示したように、上記第１のダブルゲート型フォトセンサにおけるキャリア発生領域（入射有効領域）Ｉp１は、短辺の長さがＫ１、長辺の長さがＷ１の略長方形状の領域に設定され、また、第２のダブルゲート型フォトセンサおけるキャリア発生領域（入射有効領域）Ｉp２は、短辺の長さがＫ２、長辺の長さがＷ１の略長方形状の領域に設定される。
【０１１１】
したがって、半導体層１１Ａに設けられるチャネル領域の（チャネル幅Ｗ１）／（チャネル長Ｌ１）比と、半導体層１１Ｂに設けられるチャネル領域１１ｂの（チャネル幅Ｗ１）／（チャネル長Ｌ２）比との和を大きく設計することができるので、ダブルゲート型フォトセンサＰＳＢのドレイン電流値Ｉdsを増大して、トランジスタ特性を向上させることができるとともに、図６に示したように、励起光の検知可能領域Ｅpt１を、より正方化して受光感度の分布範囲のバランスを均一化することができる。
【０１１２】
＜第３の実施形態＞
図１５は、本発明に係るフォトセンサアレイに適用されるダブルゲート型フォトセンサのさらに他の構成例を示す概略構成図であり、図１６は、本実施形態に係るダブルゲート型フォトセンサにおけるキャリア発生領域（励起光の入射有効領域）を示す概略図であり、図１７は、本実施形態に係るダブルゲート型フォトセンサにおける励起光の入射有効領域と検知可能領域の広がりの関係を示す概略図である。ここで、図１５においては、本実施形態に係るダブルゲート型フォトセンサにおける半導体層の平面構成を示し、便宜的に半導体層１１Ｃ、１１Ｄをハッチングで示す。また、図１７に示した光の検知可能領域Ｅp11、Ｅp12、Ｅp21、Ｅp22は、入射有効領域Ｉp11、Ｉp12、Ｉp21、Ｉp22を中心として、所定の受光感度（トランジスタ特性）が得られる領域を模式的に示したものであって、受光感度の分布範囲を厳密に示すものではない。
【０１１３】
上述した実施形態に示したダブルゲート型フォトセンサＰＳＢにおいては、１つの半導体層１１Ａ、１１Ｂを備え、それぞれの半導体層１１Ａ、１１Ｂに１つのキャリア発生領域と、１つのチャネル領域が設けられた構成を示したが、本実施形態においては、図１５に示すように、ダブルゲート型フォトセンサＰＳＣが、１素子当たりにフォトセンサ部となる２つ（複数）の半導体層１１Ｃ、１１Ｄを備え、それぞれの半導体層１１Ｃ、１１Ｄに２つ（複数）のキャリア発生領域と、２つ（複数）のチャネル領域を設けた構成を有している。ここで、２つ（複数）の半導体層１１Ｃ、１１Ｄは、チャネル領域のチャネル幅方向（ｘ方向）に並列に個別配置されている。なお、実施形態に係るダブルゲート型フォトセンサＰＳＢは、図１（ｂ）に示した構成と略同等の断面構成を有している。
【０１１４】
そして、本実施形態に係るダブルゲート型フォトセンサＰＳＣにおいては、半導体層１１Ｃのチャネル領域が、隣接する二辺がチャネル長Ｌ１およびチャネル幅Ｗ２で定義される矩形状の領域（以下、便宜的に、「チャネル領域Ｌ１×Ｗ２」と記す）と、隣接する二辺がチャネル長Ｌ２およびチャネル幅Ｗ２で定義される矩形状の領域（以下、便宜的に、「チャネル領域Ｌ２×Ｗ２」と記す）と、に設定され、半導体層１１Ｄのチャネル領域が、隣接する二辺がチャネル長Ｌ１およびチャネル幅Ｗ３で定義される矩形状の領域（以下、便宜的に、「チャネル領域Ｌ１×Ｗ３」と記す）と、隣接する二辺がチャネル長Ｌ２およびチャネル幅Ｗ３で定義される矩形状の領域（以下、便宜的に、「チャネル領域Ｌ２×Ｗ３」と記す）と、に設定されている。
【０１１５】
すなわち、本実施形態に係るダブルゲート型フォトセンサＰＳＣは、半導体層１１Ｃのチャネル領域Ｌ１×Ｗ２を中心にして、ソース電極１２ａ、ドレイン電極１３、トップゲート電極ＴＧおよびボトムゲート電極ＢＧにより形成される第１のダブルゲート型フォトセンサと、半導体層１１Ｃのチャネル領域Ｌ２×Ｗ２を中心にして、ソース電極１２ｂ、ドレイン電極１３、トップゲート電極ＴＧおよびボトムゲート電極ＢＧにより形成される第２のダブルゲート型フォトセンサと、半導体層１１Ｄのチャネル領域Ｌ１×Ｗ３を中心にして、ソース電極１２ａ、ドレイン電極１３、トップゲート電極ＴＧおよびボトムゲート電極ＢＧにより形成される第３のダブルゲート型フォトセンサと、半導体層１１Ｄのチャネル領域Ｌ２×Ｗ３を中心にして、ソース電極１２ｂ、ドレイン電極１３、トップゲート電極ＴＧおよびボトムゲート電極ＢＧにより形成される第４のダブルゲート型フォトセンサから構成され、これら第１乃至第４のダブルゲート型フォトセンサが絶縁性基板１９上にマトリクス状に配置された構成を有している。
【０１１６】
したがって、第１乃至第４のダブルゲート型フォトセンサを構成するトップゲート電極ＴＧとボトムゲート電極ＢＧを、各々共通電極により構成し、かつ、ソース電極１２ａ、１２ｂを共通のソースラインＳＬから突出形成した構成を有しているので、上述した実施形態と同様に、フォトセンサ部となる半導体層を１素子当たり４個備えたダブルゲート型フォトセンサＰＳＣを、上述した駆動制御方法を適用して良好に動作させることができる。
【０１１７】
ここで、１つのダブルゲート型フォトセンサＰＳＣに流れるドレイン電流Ｉdsは、次式で表される。
Ｉds ∝ （Ｗ２／Ｌ１＋Ｗ２／Ｌ２＋Ｗ３／Ｌ１＋Ｗ３／Ｌ２） （４）
このように、ダブルゲート型フォトセンサＰＳＣのドレイン電流値Ｉdsは、半導体層１１Ｃ、１１Ｄに設定されるチャネル領域の（チャネル幅）／（チャネル長）比の総和に依存しているので、チャネル領域を値（Ｗ２／Ｌ１＋Ｗ２／Ｌ２＋Ｗ３／Ｌ１＋Ｗ３／Ｌ２）が大きくなるように適切な形状に設計することにより、ダブルゲート型フォトセンサＰＳＣのドレイン電流Ｉdsを増大してトランジスタ特性を向上させることができる。
【０１１８】
一方、本実施形態に係るダブルゲート型フォトセンサＰＳＣにおいて、チャネル領域のドレイン電流Ｉdsに影響を及ぼすような正孔を発生させるキャリア発生領域は、図１６に示すように、隣接する二辺がソース、ドレイン電極１２ａ、１３間の距離Ｋ１およびチャネル幅Ｗ２で定義される矩形状の領域（入射有効領域）Ｉp11と、隣接する二辺がソース、ドレイン電極間１３、１２ｂの距離Ｋ２およびチャネル幅Ｗ２で定義される矩形状の領域（入射有効領域）Ｉp12と、隣接する二辺がソース、ドレイン電極１２ａ、１３間の距離Ｋ１およびチャネル幅Ｗ３で定義される矩形状の領域（入射有効領域）Ｉp21と、隣接する二辺がソース、ドレイン電極１３、１２ｂ間の距離Ｋ２およびチャネル幅Ｗ３で定義される矩形状の領域（入射有効領域）Ｉp22に設定される。
【０１１９】
このような４つの入射有効領域Ｉp11〜Ｉp22により設定される検知可能領域は、上記入射有効領域Ｉp11〜Ｉp22が、互いにチャネル長方向（ｙ方向）およびチャネル幅方向（ｘ方向）に離間してマトリクス状に配置されているため、図１７に示すように、各入射有効領域Ｉp11〜Ｉp22における検知可能領域Ｅp11〜Ｅp22を合成した領域Ｅpt2となり、より正方形に近い形状に設定される。
したがって、本実施形態に係るダブルゲート型フォトセンサＰＳＣにおける検知可能領域Ｅpt2は、図３０に示した従来構造のダブルゲート型フォトセンサＰＳの検知可能領域Ｅp０に比較して、光の受光感度のバランスがより均一になり、画像情報の歪みが抑制されるので、良好な２次元画像の読み取り動作を実現することができる。なお、本実施形態におけるダブルゲート型フォトセンサＰＳＣは、上述したダブルゲート型フォトセンサＰＳＡ、ＰＳＢと同じ駆動方法によりフォトセンス機能を実現することができる。
【０１２０】
＜第４の実施形態＞
図１８は、本発明に係るフォトセンサアレイに適用されるダブルゲート型フォトセンサのさらに他の構成例を示す概略構成図である。ここで、図１８においては、本実施形態に係るダブルゲート型フォトセンサにおける半導体層の平面構成を示し、便宜的に半導体層１１Ｅ〜１１Ｈをハッチングで示す。なお、上述した実施形態と同等の構成については、同一の符号を付して、その説明を省略する。
【０１２１】
本実施形態に係るダブルゲート型フォトセンサＰＳＤは、図１８に示すように、１素子当たりにフォトセンサ部となる４つ（複数）の半導体層１１Ｅ、１１Ｆ、１１Ｇ、１１Ｈを備え、それぞれの半導体層１１Ｅ、１１Ｆ、１１Ｇ、１１Ｈに１つ（単一）のキャリア発生領域と、１つ（単一）のチャネル領域を設けた構成を有している。ここで、４つ（複数）の半導体層１１Ｃ、１１Ｄは、チャネル領域のチャネル長方向（ｙ方向）およびチャネル幅方向（ｘ方向）に離間してマトリクス状に個別配置されている。なお、実施形態に係るダブルゲート型フォトセンサＰＳＤは、図１４（ｂ）に示した構成と略同等の断面構成を有している。
【０１２２】
そして、本実施形態に係るダブルゲート型フォトセンサＰＳＤにおいては、半導体層１１Ｅのチャネル領域が、隣接する二辺がチャネル長Ｌ１およびチャネル幅Ｗ２で定義される矩形状の領域に設定され、半導体層１１Ｆのチャネル領域が、隣接する二辺がチャネル長Ｌ２およびチャネル幅Ｗ２で定義される矩形状の領域に設定され、半導体層１１Ｇのチャネル領域が、隣接する二辺がチャネル長Ｌ１およびチャネル幅Ｗ３で定義される矩形状の領域に設定され、半導体層１１Ｈのチャネル領域が、隣接する二辺がチャネル長Ｌ２およびチャネル幅Ｗ３で定義される矩形状の領域に設定されている。
【０１２３】
すなわち、本実施形態に係るダブルゲート型フォトセンサＰＳＤは、上述したダブルゲート型フォトセンサＰＳＣと同様に、半導体層１１Ｅを中心にして、ソース電極１２ａ、ドレイン電極１３、トップゲート電極ＴＧおよびボトムゲート電極ＢＧにより形成される第１のダブルゲート型フォトセンサと、半導体層１１Ｆを中心にして、ソース電極１２ｂ、ドレイン電極１３、トップゲート電極ＴＧおよびボトムゲート電極ＢＧにより形成される第２のダブルゲート型フォトセンサと、半導体層１１Ｇを中心にして、ソース電極１２ａ、ドレイン電極１３、トップゲート電極ＴＧおよびボトムゲート電極ＢＧにより形成される第３のダブルゲート型フォトセンサと、半導体層１１Ｈを中心にして、ソース電極１２ｂ、ドレイン電極１３、トップゲート電極ＴＧおよびボトムゲート電極ＢＧにより形成される第４のダブルゲート型フォトセンサから構成され、これら第１乃至第４のダブルゲート型フォトセンサが絶縁性基板１９上にマトリクス状に配置された構成を有している。したがって、上述した実施形態と同様に、フォトセンサ部となる半導体層を１素子当たり４個備えたダブルゲート型フォトセンサＰＳＤを、上述した駆動制御方法を適用して良好に動作させることができる。
【０１２４】
また、このようなダブルゲート型フォトセンサＰＳＤにおけるキャリア発生領域（入射有効領域）は、上述した図１６に示したものと同様に、ドレイン電極１２ａ、１３間の距離Ｋ１、Ｋ２およびチャネル幅Ｗ２、Ｗ３で定義される矩形状の４つの領域（入射有効領域）Ｉp11〜Ｉp22に設定され、また、検知可能領域は、図１７に示したものと同様に、検知可能領域Ｅp11〜Ｅp22を合成した領域Ｅpt2に設定される。
【０１２５】
したがって、本実施形態に係るダブルゲート型フォトセンサＰＳＤによれば、半導体層１１Ｅ〜１１Ｈに設定されるチャネル領域の（チャネル幅）／（チャネル長）比の総和が大きくなるように、チャネル領域を適切な形状に設計することができるので、ドレイン電流Ｉdsを増大してトランジスタ特性を向上させることができるとともに、検知可能領域がより正方形に近い形状に設定されるので、光の受光感度のバランスがより均一になり、画像情報の歪みが抑制され、良好な２次元画像の読み取り動作を実現することができる。
【０１２６】
＜第５の実施形態＞
図１９、図２０は、本発明に係るフォトセンサアレイに適用されるダブルゲート型フォトセンサのさらに他の構成例を示す概略構成図であり、図１９は、本実施形態に係るダブルゲート型フォトセンサにおける半導体層の平面構成図であり、図２０は、本実施形態に係るダブルゲート型フォトセンサの概略断面図である。なお、図１９においては、便宜的に半導体層１１Ｊをハッチングで示す。また、図２１は、本実施形態に係るダブルゲート型フォトセンサにおけるチャネル領域とキャリア発生領域の関係を示す概略図であり、図２２は、本実施形態に係るダブルゲート型フォトセンサにおける励起光の入射有効領域と検知可能領域の広がりの関係を示す概略図である。ここで、上述した実施形態と同等の構成については、同一の符号を付して、その説明を簡略化する。
【０１２７】
上述した実施形態に示したダブルゲート型フォトセンサＰＳＡ〜ＰＳＤにおいては、半導体層に設けられるチャネル領域（または、キャリア発生領域）を、チャネル長方向に２つ設けた構成を示したが、本実施形態においては、ダブルゲート型フォトセンサＰＳＥが、１素子当たりにフォトセンサ部となる１つ（単一の）の半導体層を備え、１つの半導体層に３つのキャリア発生領域と３つのチャネル領域を個別に設けた構成を有している。なお、以下に示す実施形態におけるダブルゲート型フォトセンサＰＳＢは、上述したダブルゲート型フォトセンサＰＳＡと同じ駆動方法によりフォトセンス機能を実現することができ、同等の作用効果を得ることができる。
【０１２８】
図１９、図２０に示すように、本実施形態に係るダブルゲート型フォトセンサＰＳＥは、可視光に対して遮光性を示す絶縁性基板１９上に形成された単一のボトムゲート電極ＢＧと、ボトムゲート電極ＢＧ上および絶縁性基板１９上に設けられたボトムゲート絶縁膜１６と、ボトムゲート電極ＢＧに対向して設けられ、可視光が入射されると電子−正孔対を発生するアモルファスシリコン等からなる単一の半導体層１１Ｊと、半導体層１１Ｊ上に互いに離間して並列に配置されたブロック絶縁膜１４ｃ、１４ｄ、１４ｅと、半導体層１１Ｊの一方（図２０の左方側）の端部上に設けられ、かつ、ブロック絶縁膜１４ｃのチャネル長方向の一方（図２０の左方側）の端部上に延在するように設けられたｎ＋シリコン層１７ｃと、ブロック絶縁膜１４ｃおよびブロック絶縁膜１４ｄ間の半導体層１１Ｊ上に設けられ、かつ、ブロック絶縁膜１４ｃのチャネル長方向の他方（図２０の右方側）の端部上およびブロック絶縁膜１４ｄのチャネル長方向の一方（図２０の左方側）の端部上に延在するように設けられたｎ＋シリコン層１８ｃと、ブロック絶縁膜１４ｄおよびブロック絶縁膜１４ｅ間の半導体層１１Ｊ上に設けられ、かつ、ブロック絶縁膜１４ｄのチャネル長方向の他方（図２０の右方側）の端部上およびブロック絶縁膜１４ｅのチャネル長方向の一方（図２０の左方側）の端部上に延在するように設けられたｎ＋シリコン層１７ｄと、半導体層１１Ｊの他方（図２０の右方側）の端部上に設けられ、かつ、ブロック絶縁膜１４ｅのチャネル長方向の他方（図２０の右方側）の端部上に延在するように設けられたｎ＋シリコン層１８ｄと、ｎ＋シリコン層１７ｃ、１７ｄ上にそれぞれ設けられたソース電極１２ｃ、１２ｄと、ｎ＋シリコン層１８ｃ、１８ｄ上にそれぞれ設けられたドレイン電極１３ａ、１３ｂと、ボトムゲート絶縁膜１６上、ブロック絶縁膜１４ｃ、１４ｄ、１４ｅ上、ソース電極１２ｃ、１２ｄ上およびドレイン電極１３ａ、１３ｂ上の全域を覆うように形成されたトップゲート絶縁膜１５と、半導体層１１Ｊに対向するトップゲート絶縁膜１５上に設けられた単一のトップゲート電極ＴＧと、トップゲート絶縁膜１５上およびトップゲート電極ＴＧ上の全域を覆うように設けられた保護絶縁膜２０と、から構成されている。
【０１２９】
なお、ダブルゲート型フォトセンサＰＳＥにおいて、各絶縁膜や電極の材質およびその他の構成、特性等については、上述した各実施形態に示した構成と同等であるので、その説明を省略する。
【０１３０】
そして、本実施形態に係るダブルゲート型フォトセンサＰＳＥにおいては、半導体層１１Ｊの第１のチャネル領域が、隣接する二辺がチャネル長Ｌ３およびチャネル幅Ｗ１で定義される矩形状の領域に設定され、半導体層１１Ｊの第２のチャネル領域が、隣接する二辺がチャネル長Ｌ４およびチャネル幅Ｗ１で定義される矩形状の領域に設定され、半導体層１１Ｊの第３のチャネル領域が、隣接する二辺がチャネル長Ｌ５およびチャネル幅Ｗ１で定義される矩形状の領域に設定されている。
【０１３１】
すなわち、本実施形態に係るダブルゲート型フォトセンサＰＳＥは、半導体層１１Ｊの第１のチャネル領域を中心にして、ソース電極１２ｃ、ドレイン電極１３ａ、トップゲート電極ＴＧおよびボトムゲート電極ＢＧにより形成される第１のダブルゲート型フォトセンサと、半導体層１１Ｊの第２のチャネル領域を中心にして、ソース電極１２ｄ、ドレイン電極１３ａ、トップゲート電極ＴＧおよびボトムゲート電極ＢＧにより形成される第２のダブルゲート型フォトセンサと、半導体層１１Ｊの第３のチャネル領域を中心にして、ソース電極１２ｄ、ドレイン電極１３ｂ、トップゲート電極ＴＧおよびボトムゲート電極ＢＧにより形成される第３のダブルゲート型フォトセンサから構成され、これら第１乃至第３のダブルゲート型フォトセンサが絶縁性基板１９上に並列にｙ方向に配置された構成を有している。
【０１３２】
また、ソース電極１２ｃ、１２ｄは、図１９に示すように、共通のソースラインＳＬから半導体層１１Ｊに設定されるチャネル領域のチャネル幅方向（ｘ方向）に沿って、ドレインラインＤＬ側に櫛歯状に突出して形成され、また、ドレイン電極１３ａ、１３ｂは、ソースラインＳＬに対向する共通のドレインラインＤＬから半導体層１１Ｊに設定されるチャネル領域のチャネル幅方向（ｘ方向）に沿って、ソースラインＳＬ側に櫛歯状に突出して形成されている。すなわち、ソース電極１２ｃ、１２ｄおよびドレイン電極１３ａ、１３ｂは、それぞれ個別の第１乃至第３のチャネル領域（または、ブロック絶縁膜１４ｃ、１４ｄ、１４ｅ）を挟んで対向するように相互に組み込み形成されている。なお、これらのソース電極１２ｃ、１２ｄおよびドレイン電極１３ａ、１３ｂは、上述した実施形態と同様に、励起光に対して遮光性を示す材質により形成されている。
【０１３３】
したがって、第１乃至第３のダブルゲート型フォトセンサを構成するトップゲート電極ＴＧとボトムゲート電極ＢＧを、各々共通電極により構成し、かつ、ソース電極１２ｃ、１２ｄを共通のソースラインＳＬから突出形成するとともに、ドレイン電極１３ａ、１３ｂを共通のドレインラインＤＬから突出形成した構成を有しているので、上述した実施形態と同様に、フォトセンサ部となる半導体層（または、キャリヤ発生領域）を１素子当たり３個備えたダブルゲート型フォトセンサＰＳＥを、上述した駆動制御方法を適用して良好に動作させることができる。
【０１３４】
ここで、１つのダブルゲート型フォトセンサＰＳＥに流れるドレイン電流Ｉdsは、次式で表される。
Ｉds ∝ （Ｗ１／Ｌ３＋Ｗ１／Ｌ４＋Ｗ１／Ｌ５） （５）
このように、ダブルゲート型フォトセンサＰＳＥのドレイン電流値Ｉdsは、半導体層１１Ｊに設定されるチャネル領域の（チャネル幅）／（チャネル長）比の総和に依存しているので、チャネル領域を値（Ｗ１／Ｌ３＋Ｗ１／Ｌ４＋Ｗ１／Ｌ５）が大きくなるように適切な形状に設計することにより、ダブルゲート型フォトセンサＰＳＥのドレイン電流Ｉdsを増大してトランジスタ特性を向上させることができる。
【０１３５】
一方、本実施形態に係るダブルゲート型フォトセンサＰＳＥにおいて、第１乃至第３のチャネル領域のドレイン電流Ｉdsに影響を及ぼすような正孔を発生させるキャリア発生領域は、半導体層１１Ｊ上に設けられるソース電極１２ｃ、１２ｄおよびドレイン電極１３ａ、１３ｂが遮光性を示す材質により構成されていることから、図２１に示すように、隣接する二辺がソース、ドレイン電極１２ｃ、１３ａ間の距離Ｋ３およびチャネル幅Ｗ１で定義される矩形状の領域（入射有効領域）Ｉp３と、隣接する二辺がソース、ドレイン電極間１３ａ、１２ｄの距離Ｋ４およびチャネル幅Ｗ１で定義される矩形状の領域（入射有効領域）Ｉp４と、隣接する二辺がソース、ドレイン電極１２ｄ、１３ｂ間の距離Ｋ５およびチャネル幅Ｗ１で定義される矩形状の領域（入射有効領域）Ｉp５に設定される。
【０１３６】
そして、このような入射有効領域Ｉp３〜Ｉp５により設定される検知可能領域は、上記入射有効領域Ｉp３〜Ｉp５が、互いにチャネル長方向（ｙ方向）に離間して並列に配置されているため、図２２に示すように、各入射有効領域Ｉp３〜Ｉp５における検知可能領域Ｅp３〜Ｅp５を合成した領域Ｅpt3となり、より正方形に近い形状に設定される。
【０１３７】
したがって、本実施形態に係るダブルゲート型フォトセンサＰＳＣにおける検知可能領域Ｅpt3は、図３０に示した従来構造のダブルゲート型フォトセンサＰＳの検知可能領域Ｅp０に比較して、光の受光感度のバランスをより一層均一にすることができるので、画像情報の歪みが抑制されて、良好な２次元画像の読み取り動作を実現することができる。
【０１３８】
さらに、このような構成を有するダブルゲート型フォトセンサＰＳＥを、図２３に示すように、マトリクス状に配置してフォトセンサアレイ３００を構成し、かつ、各ダブルゲート型フォトセンサＰＳＥのトップゲート電極ＴＧ相互を、ｙ方向（図面上下方向）に均等に分岐し、平行に配置形成されたトップゲートラインＴＧＬａ、ＴＧＬｂにより接続することにより、ダブルゲート型フォトセンサＰＳＥの中心相互をｘ方向に沿って接続するように形成されたボトムゲートラインＢＧＬを軸として、トップゲートラインＴＧＬａ側とトップゲートラインＴＧＬｂ側とを実質的に線対称構造にすることができ、かつ、ダブルゲート型フォトセンサＰＳＥの中心相互をｙ方向に沿って接続する線を軸としてソースラインＳＬ側とドレインラインＤＬ側とを実質的に線対称構造にすることができる。
【０１３９】
また、半導体層１１Ｊが、ダブルゲート型フォトセンサＰＳＥの中心に対して、上下、左右方向にそれぞれに実質的に対称構造となり、かつ、中心（半導体層１１Ｊの中央）からｘ方向の端点までの距離と、中心からｙ方向の端点までの距離が近似する構成（形状）に設定にしたダブルゲート型フォトセンサＰＳＥをマトリクス状に配置して、フォトセンサアレイ３００を構成することができるので、励起光の検知可能領域の広がりを一層均一化して、２次元画像の読み取り時における歪みを抑制することができるとともに、高い受光感度を有するフォトセンサ部を備えたフォトセンサアレイ、および、２次元画像の読取装置を実現することができる。
【０１４０】
さらに、上述した実施形態と同様に、ダブルゲート型フォトセンサＰＳＥ間が２本のトップゲートラインＴＧＬａ、ＴＧＬｂにより接続されているので、配線断面積を増加させて、トップゲートラインＴＧＬａ、ＴＧＬｂの配線抵抗による読み取り動作信号の伝搬遅延を改善することができるとともに、積層構造による段差やフォトリソグラフィー工程におけるパーティクルに起因して、一方のトップゲートラインが断線した場合であっても、他方のトップゲートラインにより、読み取り動作信号の伝搬を補償することができる。
【０１４１】
また、隣接するダブルゲート型フォトセンサＰＳＥ間に配置されるトップゲートラインＴＧＬａ、ＴＧＬｂとボトムゲートラインＢＧＬが、平面的な重なり（積層構造における上下層での重なり）を有していないので、トップゲートラインＴＧＬａ、ＴＧＬｂとボトムゲートラインＢＧＬとの間に生じる寄生容量を抑制して、信号の伝搬遅延や電圧降下を一層抑制することができる。
【０１４２】
＜第６の実施形態＞
図２４、図２５は、本発明に係るフォトセンサアレイに適用されるダブルゲート型フォトセンサのさらに他の構成例を示す概略構成図であり、図２４は、本実施形態に係るダブルゲート型フォトセンサにおける半導体層の平面構成図であり、図２５は、本実施形態に係るダブルゲート型フォトセンサの概略断面図である。なお、図２４においては、便宜的に半導体層１１Ｊをハッチングで示す。ここで、上述した実施形態と同等の構成については、同一の符号を付して、その説明を簡略化する。
【０１４３】
上述した実施形態に示したダブルゲート型フォトセンサＰＳＥにおいては、１素子当たりに１つの半導体層１１Ｊを備えた構成を示したが、本実施形態においては、ダブルゲート型フォトセンサＰＳＦが、１素子当たりにフォトセンサ部となる半導体層を３個備え、各々の半導体層にチャネル領域を個別に設けた構成を有している。なお、以下に示す実施形態におけるダブルゲート型フォトセンサＰＳＦは、上述したダブルゲート型フォトセンサＰＳＡと同じ駆動方法によりフォトセンス機能を実現することができ、同等の作用効果を得ることができる。
【０１４４】
図２４、図２５に示すように、本実施形態に係るダブルゲート型フォトセンサＰＳＦは、可視光に対して透過性を示す絶縁性基板１９上に形成された単一のボトムゲート電極ＢＧと、ボトムゲート電極ＢＧ上および絶縁性基板１９上に設けられたボトムゲート絶縁膜１６と、ボトムゲート電極ＢＧに対向して設けられ、可視光が入射されると電子−正孔対を発生するアモルファスシリコン等からなり、チャネル長方向（ｙ方向）に並列に配置された３つの半導体層１１Ｋ、１１Ｌ、１１Ｍと、各々の半導体層１１Ｋ、１１Ｌ、１１Ｍ上に個別に設けられたブロック絶縁膜１４ｃ、１４ｄ、１４ｅと、半導体層１１Ｋの両端に、部分的にブロック絶縁膜１４ｃ上に延在するように設けられたｎ＋シリコン層１７ｃおよび１８ｅと、半導体層１１Ｌの両端に、部分的にブロック絶縁膜１４ｄ上に延在するように設けられたｎ＋シリコン層１７ｄおよび１８ｆと、半導体層１１Ｍの両端に、部分的にブロック絶縁膜１４ｅ上に延在するように設けられたｎ＋シリコン層１７ｅおよび１８ｇと、ｎ＋シリコン層１７ｃ上に設けられたソース電極１２ｃと、半導体層１１Ｋ、１１Ｌ間に跨り、ｎ＋シリコン層１８ｅ、１８ｆ上に延在するように設けられた単一のドレイン電極１３ａと、半導体層１１Ｌ、１１Ｍ間に跨り、ｎ＋シリコン層１７ｄ、１７ｅ上に延在するように設けられた単一のソース電極１２ｄと、ｎ＋シリコン層１８ｇ上に設けられたドレイン電極１３ｂと、ボトムゲート絶縁膜１６上、ブロック絶縁膜１４ｃ、１４ｄ、１４ｅ上、ソース電極１２ｃ、１２ｄ上およびドレイン電極１３ａ、１３ｂ上の全域を覆うように形成されたトップゲート絶縁膜１５と、半導体層１１Ｋ、１１Ｌ、１１Ｍに対向するトップゲート絶縁膜１５上に設けられた単一のトップゲート電極ＴＧと、トップゲート絶縁膜１５上およびトップゲート電極ＴＧ上の全域を覆うように設けられた保護絶縁膜２０と、から構成されている。
【０１４５】
すなわち、本実施形態に係るダブルゲート型フォトセンサＰＳＦは、半導体層１１Ｋを中心にして、ソース電極１２ｃ、ドレイン電極１３ａ、トップゲート電極ＴＧおよびボトムゲート電極ＢＧにより形成される第１のダブルゲート型フォトセンサと、半導体層１１Ｌを中心にして、ソース電極１２ｄ、ドレイン電極１３ａ、トップゲート電極ＴＧおよびボトムゲート電極ＢＧにより形成される第２のダブルゲート型フォトセンサと、半導体層１１Ｍを中心にして、ソース電極１２ｄ、ドレイン電極１３ｂ、トップゲート電極ＴＧおよびボトムゲート電極ＢＧにより形成される第３のダブルゲート型フォトセンサから構成され、これら第１乃至第３のダブルゲート型フォトセンサが絶縁性基板１９上に並列にｙ方向に配置された構成を有している。
【０１４６】
したがって、第１乃至第３のダブルゲート型フォトセンサを構成するトップゲート電極ＴＧとボトムゲート電極ＢＧを、各々共通電極により構成し、かつ、ソース電極１２ｃ、１２ｄを共通のソースラインＳＬから突出形成するとともに、ドレイン電極１３ａ、１３ｂを共通のドレインラインＤＬから突出形成した構成を有しているので、上述した実施形態と同様に、フォトセンサ部となる半導体層を１素子当たり３個備えたダブルゲート型フォトセンサＰＳＦを、上述した駆動制御方法を適用して良好に動作させることができる。
【０１４７】
また、このような構成を有するダブルゲート型フォトセンサＰＳＦにおいては、図２４に示すように、半導体層１１Ｋのチャネル領域が、隣接する二辺がチャネル長Ｌ３およびチャネル幅Ｗ１で定義される矩形状の領域に設定され、半導体層１１Ｌのチャネル領域が、隣接する二辺がチャネル長Ｌ４およびチャネル幅Ｗ１で定義される矩形状の領域に設定され、半導体層１１Ｍのチャネル領域が、隣接する二辺がチャネル長Ｌ５およびチャネル幅Ｗ１で定義される矩形状の領域に設定されている。
【０１４８】
また、ソース電極１２ｃ、１２ｄは、図２４に示すように、共通のソースラインＳＬから半導体層１１Ｋ、１１Ｌ、１１Ｍに設定されるチャネル領域のチャネル幅方向（ｘ方向）に沿って、ドレインラインＤＬ側に櫛歯状に突出して形成され、また、ドレイン電極１３ａ、１３ｂは、ソースラインＳＬに対向する共通のドレインラインＤＬから半導体層１１Ｋ、１１Ｌ、１１Ｍに設定されるチャネル領域のチャネル幅方向（ｘ方向）に沿って、ソースラインＳＬ側に櫛歯状に突出して形成されている。すなわち、ソース電極１２ｃ、１２ｄおよびドレイン電極１３ａ、１３ｂは、それぞれ個別の第１乃至第３のチャネル領域（または、ブロック絶縁膜１４ｃ、１４ｄ、１４ｅ）を挟んで対向するように相互に組み込み形成されている。なお、これらのソース電極１２ｃ、１２ｄおよびドレイン電極１３ａ、１３ｂは、上述した実施形態と同様に、励起光に対して遮光性を示す材質により形成されている。
【０１４９】
したがって、本実施形態に係るダブルゲート型フォトセンサＰＳＦに流れるドレイン電流Ｉdsは、上記（５）式で表され、半導体層１１Ｋ、１１Ｌ、１１Ｍに設定されるチャネル領域の（チャネル幅）／（チャネル長）比の総和に依存するので、チャネル領域を値（Ｗ１／Ｌ３＋Ｗ１／Ｌ４＋Ｗ１／Ｌ５）が大きくなるように適切な形状に設計することにより、ダブルゲート型フォトセンサＰＳＥのドレイン電流Ｉdsを増大してトランジスタ特性を向上させることができる。
【０１５０】
一方、このようなダブルゲート型フォトセンサＰＳＦにおいては、上述した実施形態に係るダブルゲート型フォトセンサＰＳＥの場合と同様に、図２１に示したように、上記第１のダブルゲート型フォトセンサにおけるキャリア発生領域（入射有効領域）Ｉp３は、短辺の長さがＫ３、長辺の長さがＷ１の略長方形状の領域に設定され、第２のダブルゲート型フォトセンサおけるキャリア発生領域（入射有効領域）Ｉp４は、短辺の長さがＫ４、長辺の長さがＷ１の略長方形状の領域に設定され、また、第３のダブルゲート型フォトセンサおけるキャリア発生領域（入射有効領域）Ｉp５は、短辺の長さがＫ５、長辺の長さがＷ１の略長方形状の領域に設定される。
【０１５１】
したがって、入射有効領域Ｉp３〜Ｉp５が、互いにチャネル長方向（ｙ方向）に離間して並列に配置されているので、１つのダブルゲート型フォトセンサＰＳＦの検知可能領域は、各入射有効領域Ｉp３〜Ｉp５における検知可能領域Ｅp３〜Ｅp５を合成した領域Ｅpt3となるので、図２２に示したように、検知可能領域Ｅpt3の広がりをより正方化して、受光感度のバランスをより一層均一にすることができる。
【０１５２】
なお、上述した各実施形態においては、ダブルゲート型フォトセンサＰＳＡ〜ＰＳＦとして、半導体層（あるいは、ダブルゲート型フォトセンサ）を１〜４個配置し、ドレイン電流が流れるチャネル領域を２〜４個設け、かつ、キャリア発生領域Ｉｐを２〜４個設け、さらに、キャリア発生領域Ｉｐをチャネル長方向に並列に配置した構成を示したが、本発明は、この形態に限定されるものではない。したがって、連続配置する半導体層、あるいは、チャネル領域およびキャリヤ発生領域の数および形状を適宜設定することにより、受光感度およびその分布範囲のバランスを任意に設定することができる。
【０１５３】
この場合、ダブルゲート型フォトセンサＰＳＡ〜ＰＳＦをマトリクス状に配置してフォトセンサアレイ１００、２００、３００を構成し、２次元画像の読取装置に適用した場合、マトリクスの格子内部の素子間領域Ｒｐを通して、絶縁性基板（ガラス基板）１９の背面側に配置された面光源３０（図１３参照）からの光が被写体に照射されるので、被写体への照射光量が十分に確保されるように素子間領域Ｒｐを設定した上で、フォトセンサ部となるダブルゲート型フォトセンサの形成領域に連続配置される半導体層（ダブルゲート型フォトセンサ）の個数を任意に設定する必要がある。
【０１５４】
次に、本発明に係るフォトセンサアレイの他の構成例について、図面を参照して説明する。
図２６は、本発明に係るフォトセンサアレイの他の構成例を示す概略構成図である。なお、図２６においては、便宜的にソースラインＳＬ（ソース電極）およびドレインラインＤＬ（ドレイン電極）をハッチングで示す。
上述した各実施形態においては、ダブルゲート型フォトセンサを直交するｘ、ｙの２方向にマトリクス状に配置したフォトセンサアレイ（図７、図２３）を示したが、本実施形態に係るフォトセンサアレイ４００は、図２６に示すように、ダブルゲート型フォトセンサＰＳＧを有し、各ダブルゲート型フォトセンサＰＳＧが、２次元平面に連続して設定された一辺がＰsaの正三角形の各頂点位置に配置された、いわゆる、デルタ配列構造を有している。
【０１５５】
ここで、本実施形態に係るフォトセンサアレイ４００と、上述した図７に示したフォトセンサアレイ１００におけるダブルゲート型フォトセンサＰＳＡの配置と対比する。
フォトセンサアレイ１００におけるダブルゲート型フォトセンサＰＳＡは、ｘ、ｙの直交する２方向にのみ、均等な寸法Ｐspだけ離間するように配置されているため、ｘ、ｙ方向に対して斜め方向の角度θ（０°、９０°、１８０°、２７０°以外の適当な角度；たとえば、４５°や６０°方向）においては、ダブルゲート型フォトセンサＰＳ相互のピッチがｘ、ｙ方向に対して増大して不均一となり（たとえば、互いにｘ方向またはｙ方向に対し４５°の角度で斜めに配置されるダブルゲート型フォトセンサＰＳ間の距離はピッチＰspの√２倍）、斜め方向にずれて載置された被写体に対する読み取り精度が、載置状態がずれていない正規の被写体の読み取り精度と同程度の均一性かつ高精度を実現することが困難になるという問題を有していた。
【０１５６】
これに対して、本実施形態に係るフォトセンサアレイ４００においては、２次元平面に連続して設定された各正三角形の各頂点位置にフォトセンサ部となるダブルゲート型フォトセンサＰＳＧが配置されているので、ｘ方向にピッチＰsaで均等にダブルゲート型フォトセンサＰＳＧが配置されるとともに、角度θが６０°、１２０°、２４０°、３００°の方向にも、ピッチＰsaで均等にダブルゲート型フォトセンサＰＳＧが配置されるので、被写体の載置状態（角度）が６０°、１２０°、２４０°、３００°にずれた場合であっても、概ね０°のときと同程度の精度で読取動作を行うことができる。
【０１５７】
したがって、２次元平面上に配置される全てのダブルゲート型フォトセンサＰＳＧが、略全周方向に対して等間隔なピッチＰsaで配置されることになるので、読み取り対象となる２次元画像（被写体）がｘ、ｙ方向に対して斜めに載置された場合であっても、画像読み取り時の歪みを抑制しつつ、高い読み取り精度で正確に読み取ることができる。
また、各ダブルゲート型フォトセンサＰＳＧがデルタ配列されているので、ｘ方向のピッチＰsaを図７に示したフォトセンサ部のピッチＰspと同等に設定した場合、ｙ方向のピッチＰsbは、次式により表される。
Ｐsb＝Ｐsa×sin６０° （７）
【０１５８】
このように、本実施形態に係るフォトセンサアレイ４００おいては、上述した実施形態（図７）に比較して、ｙ方向のピッチＰsbが、ｘ方向のピッチＰsa（＝Ｐsp）よりも短くなるため、フォトセンサアレイ１００における平面領域Ｍｐを基準にすると、ｙ方向に縮小された平面領域Ｍｃで、同数のダブルゲート型フォトセンサＰＳｃを配置することができ、２次元画像の読取装置の小型化を図ることができる。これは換言すれば、フォトセンサアレイ４００は、フォトセンサアレイ１００と同等の平面領域Ｍｐに、１／sin６０°倍（≒１．１５倍）の数のダブルゲート型フォトセンサＰＳｃを配置することができ、センサ素子の高密度化を図ることができる。
【０１５９】
なお、図２６に示したフォトセンサアレイ４００においては、ダブルゲート型フォトセンサＰＳＧとして、図１に示したような半導体層（または、キャリヤ発生領域）を２個備えたダブルゲート型フォトセンサＰＳＡと同等の構成を示したが、本発明は、これに限定されるものではない。したがって、他の実施形態に示したダブルゲート型フォトセンサＰＳＢ〜ＰＳＦを適用してもよく、さらに他の構成を有するダブルゲート型フォトセンサを適用してもよいことはいうまでもない。
【０１６０】
以上説明したダブルゲート型フォトセンサおよびフォトセンサアレイを、図１３に示したような２次元画像の読取装置（図では、指紋読取装置）に適用することにより、フォトセンサアレイのガラス基板側に設けられた面光源３０から、素子間領域の透明な絶縁膜を透過して、指ＦＮ等の被写体に照射された光の反射光ｈνが、マトリクス状に配置された各ダブルゲート型フォトセンサＰＳＡに入射され、上述したように、読み取り時の歪みを低減しつつ、高精度、かつ、短時間で被写体の画像情報（明暗情報）の読み取りを実行することができる。
また、上述したように、フォトセンサアレイにおける受光感度を大幅に向上することができるので、相対的に面光源３０の照度を低減することができ、読取装置の消費電力を削減することができる。
【０１６１】
また、以上説明したダブルゲート型フォトセンサアレイ１００、２００、３００、４００においては、同一行におけるトップゲートラインが、隣接するダブルゲート型フォトセンサ間で互いに平面的に複数本（たとえば、２本のトップゲートラインＴＧＬａ、ＴＧＬｂ）に分岐して、かつ、均等な位置関係かつ略同等の配線幅で平行に延在するように形成され、さらに、ダブルゲート型フォトセンサの略中央を接続して延伸するボトムゲートラインＢＧＬに対して、列方向の上下に略対称な位置関係で配置形成されている。
【０１６２】
このような構成により、トップゲート電極ＴＧ間が実質的に２本（複数本）の配線層により接続されることになるので、配線断面積を増加させて、抵抗率の高いＩＴＯにより形成されたトップゲートラインＴＧＬａ、ＴＧＬｂの配線抵抗を低減し、読み取り動作信号の伝搬遅延を抑制することができ、一層良好な画像の読み取り動作を実現することができる。
【０１６３】
また、積層構造を有するダブルゲート型フォトセンサの比較的上層に形成されるトップゲートラインを、複数の配線層（１０１ａ、ＴＧＬｂ）により形成することができるので、積層構造に伴う段差やフォトリソグラフィー工程におけるパーティクルに起因して、特定の配線層に断線が生じた場合であっても、断線を生じていない残りの配線層によりトップゲート電極ＴＧ相互を電気的に接続することができ、読み取り動作信号の伝搬を補償して、信頼性の高いフォトセンサアレイを提供することができる。
【０１６４】
【発明の効果】
請求項１、６または１２記載の発明によれば、単一の半導体層もしくは複数の半導体層に、ソース、ドレイン電極間の励起光が入射され、キャリアが生成されるキャリア発生領域を複数設けることにより、光電変換素子の検知可能領域の広がりを、複数のキャリヤ発生領域毎の検知可能領域を合成した範囲に設定することができる。
【０１６５】
したがって、ドレイン電流が流れるチャネル領域のＷ／Ｌ比を適切な値に設定して、任意の位置に配置することができるので、励起光の入射量が微量な場合であっても、十分ドレイン電流（ソース−ドレイン電流）を流して良好な受光感度（高いトランジスタ感度）を実現しつつ、検知可能領域の広がりの特定方向への偏りを改善して、歪みを抑制した良好な画像情報の読み取り動作を実現することができる。
【０１６６】
上記光電変換素子は、複数のキャリア発生領域が、チャネル領域のチャネル長方向もしくはチャネル幅方向に並んで配置されるものであってもよい。
このような構成によれば、キャリア発生領域毎の検知可能領域を合成した範囲をより正方化することができ、受光感度の分布範囲のバランスを一層改善することができる。
【０１６７】
また、上記光電変換素子は、ソース電極は、互いに接続され、ドレイン電極は、互いに接続されているものであってもよく、さらに、ソース電極またはドレイン電極は、複数のキャリア発生領域のうち、隣接するキャリア発生領域に設けられたソース電極またはドレイン電極と共通に形成されているものであってもよい。
【０１６８】
このような構成によれば、ソース電極またはドレイン電極を、各々共通のソースラインまたはドレインラインから櫛歯状に突出する形状に形成することができ、さらに、隣接するキャリア発生領域に設けられるソース電極同士またはドレイン電極同士を共通の電極層により形成することができるので、複数のキャリア発生領域または複数の半導体層を、チャネル領域のチャネル長方向またはチャネル幅方向に配置する場合であっても、光電変換素子の構成を十分に小型化することができる。
【０１６９】
また、請求項１７〜１９記載の発明によれば、単一もしくは複数の半導体層が複数のチャネル領域を有し、複数のチャネル領域を所定の位置に配置することにより、光電変換素子の検知可能領域の広がりの方向性をより均一にすることができる。
【０１７０】
請求項２０、２７または３５記載の発明によれば、基板上に規則的に配置される光電変換素子が、単一の半導体層もしくは複数の半導体層にキャリア発生領域を複数設けた構成を有しているので、ドレイン電流が流れるチャネル領域のＷ／Ｌ比を適切な値に設定して、任意の位置に配置することにより、十分ドレイン電流を流して良好な受光感度を実現しつつ、検知可能領域の広がりの特定方向への偏りを改善して、歪みを抑制した良好な画像情報の読み取り動作を実現することができる。
【０１７１】
上記フォトセンサアレイに適用される光電変換素子は、複数のキャリア発生領域が、チャネル領域のチャネル長方向もしくはチャネル幅方向に並んで配置されるものであってもよい。
このような構成によれば、キャリア発生領域毎の検知可能領域を合成した範囲をより正方化することができ、フォトセンサアレイにおける受光感度の分布範囲のバランスを一層改善して、歪みを抑制した良好な画像情報の読み取り動作を実現することができる。
【０１７２】
また、上記フォトセンサアレイに適用される光電変換素子は、ソース電極は、互いに接続され、ドレイン電極は、互いに接続されているものであってもよく、さらに、ソース電極またはドレイン電極は、複数のキャリア発生領域のうち、隣接するキャリア発生領域に設けられたソース電極またはドレイン電極と共通に形成されているものであってもよい。
【０１７３】
このような構成によれば、ソース電極またはドレイン電極を、各々共通のソースラインまたはドレインラインから櫛歯状に突出する形状に形成することができ、さらに、隣接するキャリア発生領域に設けられるソース電極同士またはドレイン電極同士を共通の電極層により形成することができるので、複数のキャリア発生領域または複数の半導体層を、チャネル領域のチャネル長方向またはチャネル幅方向に配置する場合であっても、光電変換素子の構成を微細化することができ、フォトセンサアレイを十分小型化、あるいは、画像情報の読取解像度の向上を図ることができる。
【０１７４】
また、上記フォトセンサアレイにおいては、複数の光電変換素子同士を接続する第１ゲートラインが、励起光に対して透過性を示すとともに、光電変換素子に対して、それぞれ対称な位置に配置された平行する複数の配線層により構成された領域を有するものであってもよい。
このような構成によれば、第１ゲートラインが、光電変換素子に対して複数の配線層により対称な位置関係で配置されているので、各光電変換素子の受光感度の分布範囲のバランスを均等になるように設定することができるとともに、ゲートラインの配線断面積を実質的に増大させて配線抵抗を下げて、信号の伝搬遅延を抑制することができ、良好な画像情報の読み取り動作を行うことができる。
【０１７５】
さらに、上記フォトセンサアレイにおいて、複数の光電変換素子が、デルタ配列されていれば、２次元的に隣接して配置された光電変換素子間の距離を、略全周にわたってより均等にすることができるので、被写体の載置角度（方向）に応じて異なる受光感度のバラツキを抑制して、被写体の載置角度に関わらず、良好な画像情報の読み取り動作を行うことができる。
【０１７６】
請求項４２、４３または４４記載の２次元画像の読取装置によれば、複数のキャリア発生領域を任意の位置に配置することにより検知可能領域の偏りを改善した光電変換素子を、第１ゲートドライバ並びに第２ゲートドライバにより任意に選択し、各光電変換素子において変位されたドレインラインの電圧をスイッチにより読み取ることができるので、高い受光感度を実現しつつ、歪みを抑制した良好な２次元画像を読み取ることができる。
【図面の簡単な説明】
【図１】本発明に係るダブルゲート型フォトセンサの第１の実施形態を示す概略構成図である。
【図２】第１の実施形態に係るダブルゲート型フォトセンサに適用される半導体層の平面構成を示す概略図である。
【図３】第１の実施形態に係るダブルゲート型フォトセンサに適用されるブロック絶縁膜の平面構成を示す概略図である。
【図４】第１の実施形態に係るダブルゲート型フォトセンサに適用されるｎ＋シリコン層の平面構成を示す概略図である。
【図５】第１の実施形態に係るダブルゲート型フォトセンサにおける入射有効領域（キャリヤ発生領域）を示す概略図である。
【図６】第１の実施形態に係る本実施形態に係るダブルゲート型フォトセンサにおける励起光の検知可能領域の広がりを示す概略図である。
【図７】第１の実施形態に係るダブルゲート型フォトセンサをマトリクス状に配置したフォトセンサアレイの平面構成図である。
【図８】本発明に係るフォトセンサアレイの配線構造を、従来構造のダブルゲート型フォトセンサを備えたフォトセンサアレイに適用した構成例を示す平面構成図である。
【図９】本発明に係るフォトセンサアレイを備えたフォトセンサシステムの概略構成図である。
【図１０】図９に示したフォトセンサシステムの駆動制御方法の一例を示すタイミングチャートである。
【図１１】本発明に係るダブルゲート型フォトセンサの動作概念図である。
【図１２】本発明に係るフォトセンサシステムの出力電圧の光応答特性を示す図である。
【図１３】本発明に係るフォトセンサシステムにおける指の指紋の読取状態を示す要部断面図である。
【図１４】本発明に係るダブルゲート型フォトセンサの第２の実施形態を示す概略構成図である。
【図１５】本発明に係るダブルゲート型フォトセンサの第３の実施形態を示す概略構成図である。
【図１６】第３の実施形態に係るダブルゲート型フォトセンサにおける入射有効領域（キャリヤ発生領域）を示す概略図である。
【図１７】第３の実施形態に係るダブルゲート型フォトセンサにおける励起光の検知可能領域の広がりを示す概略図である。
【図１８】本発明に係るダブルゲート型フォトセンサの第４の実施形態を示す概略構成図である。
【図１９】本発明に係るダブルゲート型フォトセンサの第５の実施形態の半導体層を示す平面構成図である。
【図２０】本発明に係るダブルゲート型フォトセンサの第５の実施形態を示す概略断面図である。
【図２１】第５の実施形態に係るダブルゲート型フォトセンサにおける入射有効領域（キャリヤ発生領域）を示す概略図である。
【図２２】第５の実施形態に係るダブルゲート型フォトセンサにおける励起光の検知可能領域の広がりを示す概略図である。
【図２３】第５の実施形態に係るダブルゲート型フォトセンサをマトリクス状に配置したフォトセンサアレイの平面構成図である。
【図２４】本発明に係るダブルゲート型フォトセンサの第６の実施形態の半導体層を示す平面構成図である。
【図２５】本発明に係るダブルゲート型フォトセンサの第６の実施形態を示す概略断面図である。
【図２６】本発明に係るダブルゲート型フォトセンサをデルタ配列構造で配置したフォトセンサアレイの平面構成図である。
【図２７】従来技術におけるダブルゲート型フォトセンサをマトリクス状に配置したフォトセンサアレイの平面構成図である。
【図２８】従来技術におけるダブルゲート型フォトセンサの平面構成および断面構成を示す概略図である。
【図２９】従来技術におけるダブルゲート型フォトセンサにおける入射有効領域（キャリヤ発生領域）を示す概略図である。
【図３０】従来技術におけるダブルゲート型フォトセンサにおける励起光の検知可能領域の広がりを示す概略図である。
【符号の説明】
ＰＳＡ〜ＰＳＧ、ＰＳ ダブルゲート型フォトセンサ
１１、１１Ａ〜１１Ｍ 半導体層
１２ａ〜１２ｄ ソース電極
１３、１３ａ、１３ｂ ドレイン電極
１４ａ〜１４ｅ ブロック絶縁膜
１５ トップゲート絶縁膜
１６ ボトムゲート絶縁膜
１７ａ〜１７ｄ、１８、１８ａ〜１８ｇ ｎ＋シリコン層
１９ 絶縁性基板
２０ 保護絶縁膜
ＴＧ トップゲート電極
ＢＧ ボトムゲート電極
ＴＧＬａ、ＴＧＬｂ トップゲートライン
ＢＧＬ ボトムゲートライン
ＳＬ ソースライン
ＤＬ ドレインライン
１００〜４００ フォトセンサアレイ
【発明の属する技術分野】
本発明は、光電変換素子（フォトセンサ）、および、光電変換素子を２次元配列して構成されるフォトセンサアレイ、並びに、フォトセンサアレイを利用した２次元画像の読取装置に関する。
【０００２】
【従来の技術】
従来、印刷物や写真、あるいは、指等の微細な凹凸により指紋を読み取る２次元画像の読取装置として、光電変換素子（フォトセンサ）をマトリクス状に配列して構成されるフォトセンサアレイを有する構造のものがある。このようなフォトセンサアレイとして、一般に、単結晶シリコンからなるＣＣＤ（Charge Coupled Device）等の固体撮像デバイスが用いられているが、単結晶シリコンを用いているため、製造コストが著しく高くなるという問題を有している。
【０００３】
また、ＣＣＤは、周知の通り、フォトダイオードやフォトセンサをマトリクス状に配列した構成を有し、各フォトセンサの受光部に照射された光量に対応して発生する電荷を、水平走査回路および垂直走査回路により検出し、照射光の輝度を検知するものであるが、このようなＣＣＤを用いたフォトセンサシステムにおいては、走査された各フォトセンサを選択状態にするための選択トランジスタを個別に設ける必要があるため、センサ画素の数が増大するにしたがってシステム自体が大型化するという問題を有している。
【０００４】
そこで、近年、これらの問題を解決するための構成として、フォトセンサ自体にフォトセンス機能と選択トランジスタ機能とを持たせた、いわゆる、ダブルゲート構造を有する薄膜トランジスタ（以下、「ダブルゲート型フォトセンサ」という）をフォトセンサアレイに適用して、センサ画素の高密度化を図りつつ、システムの小型化および低製造コスト化を図る試みがなされている。
【０００５】
ここで、ダブルゲート型フォトセンサおよびダブルゲート型フォトセンサを適用したフォトセンサアレイについて説明する。
図２７は、ダブルゲート型フォトセンサを適用したフォトセンサアレイの平面構成を示す概略図であり、図２８は、ダブルゲート型フォトセンサの平面構成および断面構成を示す概略図である。なお、図２８（ａ）においては、便宜的にソース電極２（ソースラインＳＬ）およびドレイン電極３（ドレインラインＤＬ）をハッチングで示す。
【０００６】
まず、ダブルゲート型フォトセンサを適用したフォトセンサアレイについて説明すると、フォトセンサアレイの平面構成は、たとえば、図２７に示すように、ダブルゲート型フォトセンサＰＳ相互が、直交するｘ、ｙの２方向にそれぞれ所定のピッチＰspで格子（マトリクス）状に配置され、さらに、格子内部の素子間領域Ｒｐを通して、ガラス基板等の絶縁性基板面側（図面背面側；詳しくは後述する）からの光がフォトセンサアレイ上（図面前面側）に載置された被写体（検知対象物）に照射されるように考慮されている。そのため、被写体に十分な光を照射して、受光感度を向上させるためには、素子間領域Ｒｐを極力大きく確保する必要がある。
【０００７】
このようなフォトセンサアレイに適用されるダブルゲート型フォトセンサＰＳは、図２８（ａ）、（ｂ）に示すように、光が入射されると電子−正孔対が生成される半導体層１と、半導体層１の両端部にそれぞれ設けられたｎ＋シリコン層７、８と、ｎ＋シリコン層７、８上に設けられ、半導体層１を励起する光に対して遮光性を示すソース電極２およびドレイン電極３と、半導体層１の直上に設けられたブロック絶縁膜４と、ソース電極２およびドレイン電極３、ブロック絶縁膜４を覆う上部（トップ）ゲート絶縁膜５と、上部ゲート絶縁膜５上に設けられたトップゲート電極ＴＧと、半導体層１の直下に設けられた下部（ボトム）ゲート絶縁膜６と、下部ゲート絶縁膜６下に設けられ、半導体層１を励起する光に対して遮光性を示すボトムゲート電極ＢＧと、を有して構成されている。
【０００８】
すなわち、ダブルゲート型フォトセンサＰＳは、半導体層１を共通のチャネル領域として、半導体層１、ソース電極２、ドレイン電極３およびトップゲート電極ＴＧにより構成される上部ＭＯＳトランジスタと、半導体層１、ソース電極２、ドレイン電極３およびボトムゲート電極ＢＧにより構成される下部ＭＯＳトランジスタからなる２つのＭＯＳトランジスタとを組み合わせた構造が、ガラス基板等の透明な絶縁性基板９上に形成されている。
【０００９】
また、図２８（ｂ）において、トップゲート電極ＴＧ、ブロック絶縁膜４、上部ゲート絶縁膜５、下部ゲート絶縁膜６、トップゲート電極ＴＧ上に設けられる保護絶縁膜１０は、いずれも半導体層１を励起する光に対して透過率の高い（透光性を示す）材質により構成され、一方、ソース電極２、ドレイン電極３およびボトムゲート電極ＢＧは、いずれも半導体層１を励起する光に対して透過率の極めて低い（遮光性を示す）材質により構成されている。
【００１０】
したがって、ダブルゲート型フォトセンサＰＳの上方から入射（照射）される光ｈνのみが、矢印のように、トップゲート電極ＴＧおよび透明な上部ゲート絶縁膜５、ブロック絶縁膜４を透過して、半導体層１に入射する。そして、半導体層１には、入射した光の量（入射光量）に応じて電子−正孔対が生成され、この電荷に応じた電圧信号を検出することにより、被写体の明暗情報を読み取ることができる。
【００１１】
【発明が解決しようとする課題】
ところで、上述したような２次元画像の読取装置への適用が検討されているダブルゲート型フォトセンサやフォトセンサアレイにおいては、次のような問題点を有している。
【００１２】
（イ）図２８に示したダブルゲート型フォトセンサＰＳの構成において、フォトセンサとしてのトランジスタ特性（トランジスタ感度または受光感度）は、チャネル領域を規定する諸寸法、すなわち、半導体層１のチャネル長Ｌ０とチャネル幅Ｗ０との比に基づいて設定される。
具体的には、フォトセンサのトランジスタ特性を決定する指標となるソース−ドレイン電流値Ｉdsは、一般に、次の式で表される。
Ｉds ∝ Ｗ０／Ｌ０ （１）
ここで、図２８に示した構成においては、チャネル長Ｌ０は、チャネル長方向（図面左右方向）のブロック絶縁膜４の長さに一致する。
【００１３】
また、ダブルゲート型フォトセンサＰＳは、入射光量に応じて半導体層１内に生成される電荷（キャリア）に基づいて流れる上記ドレイン電流Ｉdsにより、変位するドレイン電極３の電圧を読み取って画像を認識するように構成されているので、被写体の画像を高いコントラスト比で明確に認識するためには、被写体のうち、暗い部分に位置するダブルゲート型フォトセンサＰＳのドレイン電流Ｉdsと、より明るい部分に位置するダブルゲート型フォトセンサＰＳのドレイン電流Ｉdsとの差を大きくする必要がある。
【００１４】
ここで、上記（１）式に示したように、ダブルゲート型フォトセンサＰＳのトランジスタ特性を決定するソース−ドレイン電流値Ｉdsは、半導体層１のチャネル幅Ｗ０およびチャネル長Ｌ０の比に基づいて決定されるため、ダブルゲート型フォトセンサＰＳのトランジスタ特性（トランジスタ感度）を向上させるためには、Ｗ０／Ｌ０比をできるだけ大きく設計する方が望ましいことになる。
【００１５】
一方、ダブルゲート型フォトセンサＰＳに高いトランジスタ特性を設定すると、Ｗ０／Ｌ０比が大きくなるため、半導体層１の平面構造は、図２８（ａ）に示したように、必然的にチャネル幅Ｗ０が相対的に長く、チャネル長Ｌ０が相対的に短い長方形形状にならざるを得ない。また、ダブルゲート型フォトセンサＰＳは、半導体層１に入射された光のみを検知するので、図２８（ｂ）に示したように、半導体層１のうち、遮光性を示すソース電極２およびドレイン電極３により覆われていない部分のみが、上方から入射する光ｈνを検知することになる。
【００１６】
したがって、図２９に示すように、半導体層１の光を入射できる領域（以下、「入射有効領域」という）Ｉp０の形状は、短辺の長さがチャネル長Ｌ０よりも短いＫ０となり、長辺の長さがほぼＷ０となる略長方形形状になる。ここで、短辺の長さＫ０は、実質的にチャネル長Ｌ０に大きく依存しているため、半導体層１（または、入射有効領域Ｉp０）に入射する光が完全拡散光またはそれに近い光の場合、ｘ方向から半導体層１に入射する光の量は、ｙ方向から半導体層１に入射する光の量より小さくなり、光の入射方向に応じて偏りが顕著になる。なお、図２９においては、便宜的に入射有効領域Ｉp０を、ソース電極２およびドレイン電極３とは異なるハッチングで示す。
【００１７】
つまり、このようなダブルゲート型フォトセンサＰＳにおいては、チャネル領域が設けられる半導体層１の光を入射できる領域（入射有効領域Ｉp０）の形状が、ｙ方向に顕著に長い長方形形状に設定されることになるため、図３０に示すように、１つのダブルゲート型フォトセンサＰＳが実質的に検知可能な保護絶縁膜２０の表面上の光の通過領域（以下、「検知可能領域」という）Ｅp０は、長方形形状の入射有効領域Ｉp０と実質的に相似形を有する縦長の領域（図中斜線でハッチングした領域）となり、ダブルゲート型フォトセンサＰＳのｘ方向については、所望の受光感度が得られる領域が狭くなる。
【００１８】
そのため、ダブルゲート型フォトセンサＰＳのｘ、ｙ方向における検知可能領域Ｅp０の広がり（フォトセンサの受光感度の分布特性に相当する）の偏りに起因して、読み取り画像に歪みが生じ、被写体の明暗情報を正確に読み取ることができなくなり、高いトランジスタ感度を実現しつつ、歪みを抑制した良好な画像情報の読み取りを同時に実現することができないという問題を有していた。なお、図３０に示した検知可能領域Ｅp０は、ダブルゲート型フォトセンサＰＳの受光感度の分布範囲を模式的に示したものであって、厳密な分布範囲を示すものではない。
【００１９】
（ロ）図２８に示したようなダブルゲート型フォトセンサＰＳを、マトリクス状に配置し、図２７に示したようなフォトセンサアレイを構成した場合、マトリクスに対応する、直交するｘ、ｙの２方向以外の斜め方向においては、光受光部となるダブルゲート型フォトセンサＰＳ相互の離間距離が不均一となるため、ｘ、ｙの２方向に比較して画像情報の読み取り精度の劣化が生じる。
【００２０】
すなわち、フォトセンサアレイにおけるダブルゲート型フォトセンサＰＳの配置は、図２７に示したように、ダブルゲート型フォトセンサＰＳ相互が、直交するｘ、ｙの２方向に対してのみ、均等な寸法（ピッチ）Ｐspだけ離間するように配置されているため、マトリクスに対応するｘ、ｙ方向に対して、斜め方向（０°、９０°、１８０°、２７０°以外の適当な角度；たとえば、４５°や６０°方向）においては、ダブルゲート型フォトセンサＰＳ相互のピッチがｘ、ｙ方向に対して増大して不均一となり（たとえば、４５°の場合には√２倍）、斜めにずれて載置された被写体に対して、均一かつ高精度な読み取り動作を実現することができないという問題を有していた。
【００２１】
（ハ）上述したようなダブルゲート型フォトセンサＰＳを適用したフォトセンサアレイを備えた２次元画像の読取装置にあっては、たとえば、指紋のような被写体（指等）の凹凸や明暗パターン等による照射光の反射の違いを、可視光波長域の光ｈνが入射されると励起するアモルファスシリコン（ａ−Ｓｉ）からなる半導体層１に生成されるキャリアを利用して検出するものであるが、このキャリアを蓄積するためのトップゲート電極ＴＧは、指のような被写体と半導体層１との間に介在しているため、被写体から反射して入射し、半導体層１を励起する波長域の光を透過する性質を有している必要がある。そのため、トップゲート電極ＴＧとして、ＩＴＯ（Indium-Tin-Oxide）のような透明電極が用いられている。
【００２２】
ここで、行方向（ｘ方向）に隣接して配置されるダブルゲート型フォトセンサＰＳのトップゲート電極ＴＧ同士は、図２７に示すように、互いにトップゲートラインＴＧＬを介して接続された構成を有しているが、トップゲートラインＴＧＬ自体も上記トップゲート電極ＴＧと一体的にＩＴＯ等の透明電極により形成されている。しかしながら、このＩＴＯは、配線層として一般に利用されるクロム等の金属材料に比較して抵抗率が高く、信号の伝搬遅延を生じやすいという問題を有していた。
【００２３】
そこで、このようなＩＴＯの高抵抗の問題を解決するために、幅広の配線層からなるトップゲートラインＴＧＬを形成して、配線断面積を大きくすることにより、配線抵抗の低減を図ることができるが、ＩＴＯのような透明電極であっても、上記励起光（可視光）の透過光量の減衰を生じるため、安易に厚くするとトップゲートラインＴＧＬが設けられた領域（ｘ方向）に対するダブルゲート型フォトセンサＰＳの受光感度が低下して、受光感度の分布範囲のバランスが一層不均一になるといった問題を有していた。
【００２４】
本発明は、上述した問題点を解決し、検知可能領域の広がりの偏りを改善しつつ、高いトランジスタ感度を実現することができる光電変換素子、該光電変換素子を複数配列し、受光感度の分布範囲のバランスの良好なフォトセンサアレイおよび２次元画像の読取装置を提供することを第１の目的とする。
また、本発明は、上記第１の目的を達成しつつ、信号の遅延を抑制して良好に駆動することができるフォトセンサアレイおよび２次元画像の読取装置を提供することを第２の目的とする。
【００２５】
【課題を解決するための手段】
請求項１記載の光電変換素子は、励起光が入射されることにより、キャリアを生成する複数のキャリア発生領域を有する単一の半導体層と、前記複数のキャリア発生領域の各々に、それぞれ設けられたソース、ドレイン電極と、前記半導体層の上方に設けられた第１ゲート電極と、前記半導体層の下方に設けられた第２ゲート電極と、を備えることを特徴とする。
【００２６】
また、請求項６記載の光電変換素子は、励起光が入射されることにより、キャリアを生成するキャリア発生領域をそれぞれ有する複数の半導体層と、前記複数の半導体層の各々に、それぞれ設けられたソース、ドレイン電極と、前記複数の半導体層の上方に設けられた第１ゲート電極と、前記複数の半導体層の下方に設けられた第２ゲート電極と、を備えることを特徴とする。
【００２７】
さらに、請求項１２記載の光電変換素子は、励起光が入射されることにより、キャリアを生成する複数のキャリア発生領域をそれぞれ有する複数の半導体層と、前記複数の半導体層の前記複数のキャリア発生領域の各々に、それぞれ設けられたソース、ドレイン電極と、前記複数の半導体層の上方に設けられた第１ゲート電極と、前記複数の半導体層の下方に設けられた第２ゲート電極と、を備えることを特徴とする。
【００２８】
請求項１、６または１２記載の発明によれば、単一の半導体層もしくは複数の半導体層に、ソース、ドレイン電極間の励起光が入射され、キャリアが生成されるキャリア発生領域を複数設けることにより、光電変換素子の検知可能領域の広がりが、複数のキャリア発生領域毎の検知可能領域を合成した範囲に設定され、検知可能領域の広がりの方向性をより均一にすることができる。
【００２９】
したがって、キャリア発生領域に生成されるキャリアに応じて流れるドレイン電流値のパラメータであるチャネル領域のＷ／Ｌ比を適切な値に設定して、任意の位置に配置することができるので、励起光の入射量が微量な場合であっても、十分ドレイン電流（ソース−ドレイン電流）を流して良好な受光感度（高いトランジスタ感度）を実現しつつ、検知可能領域の広がりの特定方向への偏りを改善して、歪みを抑制した良好な画像情報の読み取り動作を実現することができる。
【００３０】
上記光電変換素子は、複数のキャリア発生領域が、チャネル領域のチャネル長方向もしくはチャネル幅方向に並んで配置されるものであってもよい。
このような構成によれば、キャリア発生領域毎の検知可能領域を合成した範囲をより正方化することができ、受光感度の分布範囲のバランスを一層改善することができる。
【００３１】
また、上記光電変換素子は、ソース電極は、互いに接続され、ドレイン電極は、互いに接続されているものであってもよく、さらに、ソース電極またはドレイン電極は、複数のキャリア発生領域のうち、隣接するキャリア発生領域に設けられたソース電極またはドレイン電極と共通に形成されているものであってもよい。
【００３２】
このような構成によれば、ソース電極またはドレイン電極を、各々共通のソースラインまたはドレインラインから櫛歯状に突出する形状に形成することができ、さらに、隣接するキャリア発生領域に設けられるソース電極同士またはドレイン電極同士を共通の電極層により形成することができるので、複数のキャリア発生領域または複数の半導体層を、チャネル領域のチャネル長方向またはチャネル幅方向に配置する場合であっても、光電変換素子の構成を十分に小型化することができる。
【００３３】
また、請求項１７〜１９記載の光電変換素子は、単一もしくは複数の半導体層が複数のチャネル領域を有し、複数のチャネル領域を所定の位置に配置することにより、光電変換素子の検知可能領域の広がりの方向性をより均一にすることができる。
【００３４】
請求項２０記載のフォトセンサアレイは、励起光が入射されることにより、キャリアを生成する複数のキャリア発生領域を有する単一の半導体層と、前記複数のキャリア発生領域の各々に、それぞれ設けられたソース、ドレイン電極と、前記半導体層の上方に設けられた第１ゲート電極と、前記半導体層の下方に設けられた第２ゲート電極と、を各々備える複数の光電変換素子と、前記複数の光電変換素子の前記第１ゲート電極相互を接続する第１ゲートラインと、前記複数の光電変換素子の前記第２ゲート電極相互を接続する第２ゲートラインと、を有し、前記複数の光電変換素子が、前記第１ゲートラインおよび前記第２ゲートラインを介して、基板上に規則的に配置されていることを特徴とする。
【００３５】
また、請求項２７記載のフォトセンサアレイは、励起光が入射されることにより、キャリアを生成するキャリア発生領域をそれぞれ有する複数の半導体層と、前記複数の半導体層の各々に、それぞれ設けられたソース、ドレイン電極と、前記複数の半導体層の上方に設けられた第１ゲート電極と、前記複数の半導体層の下方に設けられた第２ゲート電極と、を各々備える複数の光電変換素子と、前記複数の光電変換素子の前記第１ゲート電極相互を接続する第１ゲートラインと、前記複数の光電変換素子の前記第２ゲート電極相互を接続する第２ゲートラインと、を有し、前記複数の光電変換素子が、前記第１ゲートラインおよび前記第２ゲートラインを介して、基板上に規則的に配置されていることを特徴とする。
【００３６】
さらに、請求項３５記載のフォトセンサアレイは、励起光が入射されることにより、キャリアを生成する複数のキャリア発生領域をそれぞれ有する複数の半導体層と、前記複数の半導体層の前記複数のキャリア発生領域の各々に、それぞれ設けられたソース、ドレイン電極と、前記複数の半導体層の上方に設けられた第１ゲート電極と、前記複数の半導体層の下方に設けられた第２ゲート電極と、を各々備える複数の光電変換素子と、前記複数の光電変換素子の前記第１ゲート電極相互を接続する第１ゲートラインと、前記複数の光電変換素子の前記第２ゲート電極相互を接続する第２ゲートラインと、を有し、前記複数の光電変換素子が、前記第１ゲートラインおよび前記第２ゲートラインを介して、基板上に規則的に配置されていることを特徴とする。
【００３７】
請求項２０、２７または３５記載の発明によれば、基板上に規則的に配置される光電変換素子が、単一の半導体層もしくは複数の半導体層にキャリア発生領域を複数設けた構成を有しているので、キャリア発生領域に生成されるキャリアが、ドレイン電流として流れるチャネル領域のＷ／Ｌ比を適切な値に設定して、任意の位置に配置することにより、十分ドレイン電流を流して良好な受光感度を実現しつつ、検知可能領域の広がりの特定方向への偏りを改善して、歪みを抑制した良好な画像情報の読み取り動作を実現することができる。
【００３８】
上記フォトセンサアレイに適用される光電変換素子は、複数のキャリア発生領域が、チャネル領域のチャネル長方向もしくはチャネル幅方向に並んで配置されるものであってもよい。
このような構成によれば、キャリア発生領域毎の検知可能領域を合成した範囲をより正方化することができ、フォトセンサアレイにおける受光感度の分布範囲のバランスを一層改善して、歪みを抑制した良好な画像情報の読み取り動作を実現することができる。
【００３９】
また、上記フォトセンサアレイに適用される光電変換素子は、ソース電極は、互いに接続され、ドレイン電極は、互いに接続されているものであってもよく、さらに、ソース電極またはドレイン電極は、複数のキャリア発生領域のうち、隣接するキャリア発生領域に設けられたソース電極またはドレイン電極と共通に形成されているものであってもよい。
【００４０】
このような構成によれば、ソース電極またはドレイン電極を、各々共通のソースラインまたはドレインラインから櫛歯状に突出する形状に形成することができ、さらに、隣接するキャリア発生領域に設けられるソース電極同士またはドレイン電極同士を共通の電極層により形成することができるので、複数のキャリア発生領域または複数の半導体層を、チャネル領域のチャネル長方向またはチャネル幅方向に配置する場合であっても、光電変換素子の構成を微細化することができ、フォトセンサアレイを十分小型化、あるいは、画像情報の読取解像度の向上を図ることができる。
【００４１】
また、上記フォトセンサアレイにおいては、複数の光電変換素子同士を接続する第１ゲートラインが、励起光に対して透過性を示すとともに、光電変換素子に対して、それぞれ対称な位置に配置された平行する複数の配線層により構成された領域を有するものであってもよい。
このような構成によれば、第１ゲートラインが、光電変換素子に対して複数の配線層により対称な位置関係で配置されているので、各光電変換素子の受光感度の分布範囲のバランスを均等になるように設定することができるとともに、ゲートラインの配線断面積を実質的に増大させて配線抵抗を下げて、信号の伝搬遅延を抑制することができ、良好な画像情報の読み取り動作を行うことができる。
【００４２】
さらに、上記フォトセンサアレイにおいて、複数の光電変換素子が、デルタ配列されていれば、２次元的に隣接して配置された光電変換素子間の距離を、略全周にわたってより均等にすることができるので、被写体の載置角度（方向）に応じて異なる受光感度のバラツキを抑制して、被写体の載置角度に関わらず、良好な画像情報の読み取り動作を行うことができる。
【００４３】
請求項４２記載の２次元画像の読取装置は、励起光が入射されることにより、キャリアを生成する複数のキャリア発生領域を有する単一の半導体層と、前記複数のキャリア発生領域の各々に、それぞれ設けられたソース、ドレイン電極と、前記半導体層の上方に設けられた第１ゲート電極と、前記半導体層の下方に設けられた第２ゲート電極と、を各々備える複数の光電変換素子と、前記複数の光電変換素子の前記第１ゲート電極相互を接続する第１ゲートラインと、前記複数の光電変換素子の前記第２ゲート電極相互を接続する第２ゲートラインと、前記複数の光電変換素子の前記ドレイン電極相互を接続するドレインラインと、前記第１ゲートラインに接続された第１ゲートドライバと、前記第２ゲートラインに接続された第２ゲートドライバと、前記ドレインラインに接続され、前記光電変換素子への励起光の入射に応じて変位される電圧を読み取るスイッチと、を有することを特徴とする。
【００４４】
請求項４３記載の２次元画像の読取装置は、励起光が入射されることにより、キャリアを生成するキャリア発生領域をそれぞれ有する複数の半導体層と、前記複数の半導体層の各々に、それぞれ設けられたソース、ドレイン電極と、前記複数の半導体層の上方に設けられた第１ゲート電極と、前記複数の半導体層の下方に設けられた第２ゲート電極と、を各々備える複数の光電変換素子と、前記複数の光電変換素子の前記第１ゲート電極相互を接続する第１ゲートラインと、前記複数の光電変換素子の前記第２ゲート電極相互を接続する第２ゲートラインと、前記複数の光電変換素子の前記ドレイン電極相互を接続するドレインラインと、前記第１ゲートラインに接続された第１ゲートドライバと、前記第２ゲートラインに接続された第２ゲートドライバと、前記ドレインラインに接続され、前記光電変換素子への励起光の入射に応じて変位される電圧を読み取るスイッチと、を有することを特徴とする。
【００４５】
請求項４４記載の２次元画像の読取装置は、励起光が入射されることにより、キャリアを生成する複数のキャリア発生領域をそれぞれ有する複数の半導体層と、前記複数の半導体層の前記複数のキャリア発生領域の各々に、それぞれ設けられたソース、ドレイン電極と、前記複数の半導体層の上方に設けられた第１ゲート電極と、前記複数の半導体層の下方に設けられた第２ゲート電極と、を各々備える複数の光電変換素子と、前記複数の光電変換素子の前記第１ゲート電極相互を接続する第１ゲートラインと、前記複数の光電変換素子の前記第２ゲート電極相互を接続する第２ゲートラインと、前記複数の光電変換素子の前記ドレイン電極相互を接続するドレインラインと、前記第１ゲートラインに接続された第１ゲートドライバと、前記第２ゲートラインに接続された第２ゲートドライバと、前記ドレインラインに接続され、前記光電変換素子への励起光の入射に応じて変位される電圧を読み取るスイッチと、を有することを特徴とする。
【００４６】
請求項４２、４３または４４記載の２次元画像の読取装置によれば、複数のキャリア発生領域を任意の位置に配置することにより検知可能領域の偏りを改善した光電変換素子を、第１ゲートドライバ並びに第２ゲートドライバにより任意に選択し、各光電変換素子において変位されたドレインラインの電圧をスイッチにより読み取ることができるので、高い受光感度を実現しつつ、歪みを抑制した良好な２次元画像を読み取ることができる。
【００４７】
【発明の実施の形態】
以下に、本発明に係る光電変換素子、フォトセンサアレイおよび２次元画像の読取装置の実施の形態について詳しく説明する。
まず、本発明に係る画像読取装置に適用されるダブルゲート型フォトセンサについて、図面を参照して説明する。
【００４８】
＜第１の実施形態＞
図１は、本発明に係るフォトセンサアレイに適用されるダブルゲート型フォトセンサの一構成例を示す概略構成図である。ここでは、ダブルゲート型フォトセンサＰＳＡが、１素子当たりにフォトセンサ部となる半導体層を１個備え、該半導体層に形成されるチャネル領域を２つに分割したダブルゲート型フォトセンサＰＳＡの概略構成を示して具体的に説明する。なお、図１（ａ）においては、便宜的にソース電極１２ａ、１２ｂ（ソースラインＳＬ）およびドレイン電極１３（ドレインラインＤＬ）をハッチングで示す。
【００４９】
図１（ａ）、（ｂ）に示すように、本実施形態に係るダブルゲート型フォトセンサＰＳＡは、可視光に対して透過性（透光性）を示す絶縁性基板１９上に形成された単一のボトムゲート電極ＢＧと、ボトムゲート電極ＢＧ上および絶縁性基板１９上に設けられたボトムゲート絶縁膜１６と、ボトムゲート電極ＢＧに対向するボトムゲート絶縁膜１６上に設けられ、かつ、可視光が入射されると電子−正孔対を発生するアモルファスシリコン等からなる単一の半導体層１１と、半導体層１１上に互いに離間して並列に配置されたブロック絶縁膜１４ａ、１４ｂと、チャネル長方向（図１（ｂ）左右方向）の半導体層１１の両端部に、それぞれブロック絶縁膜１４ａ、１４ｂ上に一部が延在するように設けられたｎ＋シリコン層１７ａ、１７ｂと、ブロック絶縁膜１４ａ、１４ｂ間の半導体層１１上に、上記ｎ＋シリコン層１７ａ、１７ｂと離間し、かつ、ブロック絶縁膜１４ａ、１４ｂ上に一部が延在するように設けられたｎ＋シリコン層１８と、少なくともｎ＋シリコン層１７ａ、１７ｂを覆うようにそれぞれ設けられたソース電極１２ａ、１２ｂと、少なくともｎ＋シリコン層１８を覆うように設けられたドレイン電極１３と、ボトムゲート絶縁膜１６上、ブロック絶縁膜１４ａ、１４ｂ上、ソース電極１２ａ、１２ｂ上およびドレイン電極１３上の全域を覆うように形成されたトップゲート絶縁膜１５と、半導体層１１に対向するトップゲート絶縁膜１５上に設けられた単一のトップゲート電極ＴＧと、トップゲート絶縁膜１５上およびトップゲート電極ＴＧ上の全域を覆うように設けられた保護絶縁膜２０と、から構成されている。
【００５０】
次いで、上述したダブルゲート型フォトセンサＰＳＡにおける主要部の形状について、図面を参照して詳しく説明する。
図２〜図４は、本実施形態に係るダブルゲート型フォトセンサの各部の平面構成を示す図であって、図２は、本実施形態に係るダブルゲート型フォトセンサに適用される半導体層の平面構成を示す概略図であり、図３は、本実施形態に係るダブルゲート型フォトセンサに適用されるブロック絶縁膜の平面構成を示す概略図であり、図４は、本実施形態に係るダブルゲート型フォトセンサに適用されるｎ＋シリコン層の平面構成を示す概略図である。なお、ここでは、各部の平面形状を便宜的にハッチングで示し、図１（ａ）、（ｂ）に示した平面構成および断面構成を適宜参照しながら説明する。
【００５１】
ダブルゲート型フォトセンサＰＳＡに適用される半導体層１１は、図２に示すように、斜め格子状にハッチングされている領域に、単一のアモルファスシリコン層として形成され、図１（ａ）に示したソース電極１２ａ、１２ｂおよびドレイン電極１３に対して平面的に重なる領域と、離間して形成されるブロック絶縁膜１４ａ、１４ｂに対して平面的に重なるチャネル領域１１ａ、１１ｂとを有している。ここで、半導体層１１に設けられるチャネル領域１１ａ、１１ｂは、チャネル長方向（ｙ方向）に並列に配置されるように設定されている。
【００５２】
また、ダブルゲート型フォトセンサＰＳＡに適用されるブロック絶縁膜１４ａ、１４ｂは、図３に示すように、それぞれ上記半導体層１１のチャネル領域１１ａ、１１ｂを含む領域上に形成され、さらに、ブロック絶縁膜１４ａは、ｙ方向の両端部が各々ソース電極１２ａおよびドレイン電極１３と部分的かつ平面的に重なるように配置され、ブロック絶縁膜１４ｂは、ｙ方向の両端部が各々ソース電極１２ｂおよびドレイン電極１３と部分的かつ平面的に重なるように配置されている。
【００５３】
また、ダブルゲート型フォトセンサＰＳＡに適用されるｎ＋シリコン層１７ａ、１７ｂは、図４に示すように、それぞれ上記半導体層１１のｙ方向の両端部から一部が上記ブロック絶縁膜１４ａ、１４ｂ上に延在するとともに、図１（ｂ）に示したように、半導体層１１とソース電極１２ａ、１２ｂとの間に介在して、各々ソース電極１２ａ、１２ｂと略全域で平面的に重なるように配置されている。また、ｎ＋シリコン層１８は、上記半導体層１１上の略中央にあって、ブロック絶縁膜１４ａ、１４ｂを挟んでｎ＋シリコン層１７ａ、１７ｂと対向し、かつ、一部がブロック絶縁膜１４ａ、１４ｂ上に延在するとともに、半導体層１１とドレイン電極１３との間に介在して、ドレイン電極１３と略全域で平面的に重なるように配置されている。
【００５４】
さらに、ダブルゲート型フォトセンサＰＳＡにおけるソース電極１２ａ、１２ｂは、図１（ａ）に示すように、ダブルゲート型フォトセンサＰＳＡをマトリクス状に配置した場合（詳しくは、後述する）に、ダブルゲート型フォトセンサＰＳＡのソース電極１２ａ、１２ｂ相互を接続する共通のソースラインＳＬから、ダブルゲート型フォトセンサＰＳＡのドレイン電極１３相互を接続する共通のドレインラインＤＬに向けてｘ方向に沿って櫛歯状に突出して形成されている。また、ドレイン電極１３は、ソースラインＳＬに対向するドレインラインＤＬからｘ方向に沿ってソースラインＳＬに向けて突出して形成されている。すなわち、ソース電極１２ａおよびドレイン電極１３は、半導体層１１のチャネル領域１１ａを挟んで対向して配置され、ソース電極１２ｂおよびドレイン電極１３は、半導体層１１のチャネル領域１１ｂを挟んで対向して配置されている。
【００５５】
なお、上述したダブルゲート型フォトセンサＰＳＡの各部の構成（図１〜図４）において、ブロック絶縁膜１４ａ、１４ｂ、トップゲート絶縁膜１５、ボトムゲート絶縁膜１６、トップゲート電極２１上に設けられた保護絶縁膜２０は、窒化シリコン等の透光性の絶縁膜からなり、また、トップゲート電極ＴＧおよびトップゲートラインＴＧＬａ、ＴＧＬｂは、上述したＩＴＯ等の透光性の導電性材料からなり、ともに可視光に対して高い透過率を示す。一方、ソース電極１２ａ、１２ｂ、ドレイン電極１３、ボトムゲート電極ＢＧおよびボトムゲートラインＢＧＬは、クロム、クロム合金、アルミ、アルミ合金等から選択された可視光の透過を遮断する遮光性の材質により構成されている。
【００５６】
すなわち、本実施形態に係るダブルゲート型フォトセンサＰＳＡは、半導体層１１のチャネル領域１１ａ、ソース電極１２ａ、ドレイン電極１３、トップゲート絶縁膜１５およびトップゲート電極ＴＧにより形成される第１の上部ＭＯＳトランジスタと、チャネル領域１１ａ、ソース電極１２ａ、ドレイン電極１３、ボトムゲート絶縁膜１６およびボトムゲート電極ＢＧにより形成される第１の下部ＭＯＳトランジスタからなる第１のダブルゲート型フォトセンサ、および、半導体層１１のチャネル領域１１ｂ、ソース電極１２ｂ、ドレイン電極１３、トップゲート絶縁膜１５およびトップゲート電極ＴＧにより形成される第２の上部ＭＯＳトランジスタと、チャネル領域１１ｂ、ソース電極１２ｂ、ドレイン電極１３、ボトムゲート絶縁膜１６およびボトムゲート電極ＢＧにより形成される第２の下部ＭＯＳトランジスタからなる第２のダブルゲート型フォトセンサから構成され、これら第１および第２のダブルゲート型フォトセンサが絶縁性基板１９上にチャネル長方向に並列に配置した構成を有している。
【００５７】
次に、本実施形態に係るダブルゲート型フォトセンサにおけるトランジスタ特性について、図面を参照して説明する。
図５は、本実施形態に係るダブルゲート型フォトセンサにおけるチャネル領域とキャリア発生領域の関係を示す概略図であり、図６は、本実施形態に係るダブルゲート型フォトセンサにおける励起光の入射有効領域と検知可能領域の広がりの関係を示す概略図である。
【００５８】
上述したダブルゲート型フォトセンサＰＳＡにおいて、図２、図５に示すように、第１のダブルゲート型フォトセンサのドレイン電流が流れるチャネル領域１１ａは、隣接する二辺がチャネル長Ｌ１およびチャネル幅Ｗ１で定義される矩形状の領域に設定され、第２のダブルゲート型フォトセンサのドレイン電流が流れるチャネル領域１１ｂは、隣接する二辺がチャネル長Ｌ２およびチャネル幅Ｗ１で定義される矩形状の領域に設定されている。
【００５９】
ここで、ダブルゲート型フォトセンサＰＳＡのチャネル領域１１ａ、１１ｂへの励起光の実質的な入射領域（入射有効領域）の形状と検知可能領域の広がりとの関係は、以下のように説明される。
ダブルゲート型フォトセンサＰＳＡにおいて、光量に応じて流れるドレイン電流Ｉdsは、上記（１）式に示したように、（チャネル幅Ｗ）／（チャネル長Ｌ）比に比例している。
【００６０】
ダブルゲート型フォトセンサＰＳＡの第１のダブルゲート型フォトセンサのチャネル長はＬ１、チャネル幅はＷ１に設定され、第２のダブルゲート型フォトセンサのチャネル長はＬ２、チャネル幅はＷ１に設定されているので、１つのダブルゲート型フォトセンサＰＳＡに流れるドレイン電流Ｉdsは、次式で表される。
Ｉds ∝ （Ｗ１／Ｌ１＋Ｗ１／Ｌ２） （２）
ここで、チャネル長がＬ２＝Ｌ１になるように、チャネル領域１１ａ、１１ｂの形状を設定すると、上記（２）式は、次のように表される。
Ｉds ∝ ２Ｗ１／Ｌ１ （３）
【００６１】
そして、Ｗ１／Ｌ１比を、図２８に示した従来構造のダブルゲート型フォトセンサＰＳのＷ０／Ｌ０比と同等に設定すると、本発明におけるダブルゲート型フォトセンサＰＳＡのドレイン電流Ｉdsは、ダブルゲート型フォトセンサＰＳのドレイン電流Ｉdsの二倍になり、明状態でのプリチャージ電圧を十分に下げることができるとともに、明状態と暗状態におけるコントラスト比が小さい被写体であっても、十分に検知することができる。
【００６２】
このように、ダブルゲート型フォトセンサＰＳＡのソース−ドレイン電流値Ｉdsは、チャネル領域１１ａの（チャネル幅Ｗ１）／（チャネル長Ｌ１）比と、チャネル領域１１ｂの（チャネル幅Ｗ１）／（チャネル長Ｌ２）比との和に依存しているので、値（Ｗ１／Ｌ１＋Ｗ１／Ｌ２）を大きく設計することにより、ダブルゲート型フォトセンサＰＳＡのドレイン電流Ｉdsを増大してトランジスタ特性を向上させることができる。この場合、ダブルゲート型フォトセンサＰＳＡが明状態と暗状態において、入射光の十分な差（すなわち、プリチャージされたドレイン電圧の差）を読み出すためには、Ｗ１／Ｌ１比およびＷ１／Ｌ２比は、ともに１．５以上であることが望ましく、３．５以上であることがより望ましい。
【００６３】
一方、ダブルゲート型フォトセンサＰＳＡでは、ソース電極１２ａ、１２ｂおよびドレイン電極１３は、可視光に対して不透明であるため、ダブルゲート型フォトセンサＰＳＡの上方（図５の紙面手前側）から光が入射された場合に、第１のダブルゲート型フォトセンサのトランジスタ特性を決定するドレイン電流Ｉdsに影響を及ぼすような正孔を発生させるキャリア発生領域（入射有効領域）Ｉp１は、ほぼ縦（短辺）の長さがＫ１、横（長辺）の長さがＷ１の略長方形状の領域に近似し、また、第２のダブルゲート型フォトセンサのトランジスタ特性を決定するドレイン電流Ｉdsに影響を及ぼすような正孔を発生させるキャリア発生領域（入射有効領域）Ｉp２は、ほぼ縦（短辺）の長さがＫ２、横（長辺）の長さがＷ１の略長方形状の領域に近似する。
【００６４】
また、上記入射有効領域Ｉp１、Ｉp２は、互いにチャネル長方向（短辺方向；ｙ方向）に並列に配置されているため、図６に示すように、保護絶縁膜２０の表面において指等の被写体による反射により入射有効領域Ｉp１に入射される光が通過する光の検知可能領域Ｅp１、および、入射有効領域Ｉp２に入射される光が通過する光の検知可能領域Ｅp２の少なくともいずれかで検知可能な領域、つまり、１つのダブルゲート型フォトセンサＰＳＡにより検知可能な全領域Ｅpt１は、検知可能領域Ｅp１と検知可能領域Ｅp２を合成した領域となり、より正方形に近い形状に設定される。ここで、図６に示した光の検知可能領域Ｅp１、Ｅp２、Ｅpt１は、チャネル領域１１ａ、１１ｂを中心として、所定の受光感度（トランジスタ特性）が得られる領域を模式的に示したものであって、受光感度の分布範囲を厳密に示すものではない。
【００６５】
したがって、本実施形態に係るダブルゲート型フォトセンサＰＳＡにおける検知可能領域Ｅp１、Ｅp２は、図３０に示した従来構造のダブルゲート型フォトセンサＰＳの検知可能領域Ｅp０に比較して、チャネル長方向（本実施形態においては、ｙ方向）から入射する光の受光感度と、チャネル幅方向（本実施形態においては、ｘ方向）から入射する光の受光感度とのバランスがより均一になり、２次元画像の読み取り動作における画像情報の歪みが抑制される。ここで、検知可能領域Ｅpt１の形状をより正方形状に近似させるほど、チャネル領域１１ａ、１１ｂへの励起光の入射角度による受光感度のバラツキが補正されることになる。
【００６６】
このように、本実施形態に係るダブルゲート型フォトセンサＰＳＡによれば、ドレイン電流Ｉdsを規定する値（Ｗ１／Ｌ１＋Ｗ１／Ｌ２）を任意の大きさに設定することができるので、ダブルゲート型フォトセンサＰＳＡの受光感度を簡易に向上させることができ、被写体の明状態と暗状態におけるコントラスト比が小さい場合であっても、明確に判別できるデータＶoutを出力することができるとともに、入射有効領域（キャリア発生領域）Ｉp１、Ｉp２をそれぞれ検知可能領域Ｅp１、Ｅp２の広がりが短い方向（図６では、ｙ方向）に並列に配置しているので、ｙ方向を中心に左右４５゜の範囲から半導体層１１に入射される光（矢印Ｂ）に対する受光感度を向上させて、ｘ方向を中心に左右４５゜の範囲から半導体層１１に入射される光（矢印Ａ）に対する受光感度との分布範囲の平面的なバランスをより均一化することができる。したがって、光の検知可能領域Ｅpt１の偏り（方向性）を改善しつつ、高いトランジスタ感度を実現することができるので、本実施形態に係るダブルゲート型フォトセンサＰＳＡを、たとえば、指紋読取装置等に適用した場合、被写体の画像情報、すなわち、指の指紋を感度良く読み取ることができ、認証精度を向上させることができる。
【００６７】
また、上述したダブルゲート型フォトセンサＰＳＡによれば、受光感度を大幅に高めたことにより、図３０に示した従来構造のダブルゲート型フォトセンサＰＳに比較して、小さな（僅かな）入射光量であっても、被写体の画像情報に含まれる明暗情報の読み取り動作を良好に行うことができるので、２次元画像の読取装置に付設され、被写体に光を照射する面光源の照度を低減（抑制）することができ、２次元画像の読取装置の消費電力を低減することができる。換言すれば、面光源の照度を一定とした場合には、受光感度の向上に伴い光蓄積時間を大幅に短縮することができ、２次元画像の読み取り性能に優れた読取装置を提供することができる。なお、２次元画像の読み取り動作については、詳しく後述する。
【００６８】
また、受光感度が大幅に向上したことにより、図３０に示した従来構造のダブルゲート型フォトセンサＰＳの場合と同等の入射光量に対して、過度の光ＯＮ電流が生じるため、このようなＯＮ電流を抑制する目的で、トップゲート電極ＴＧおよびボトムゲート電極ＢＧに印加する駆動電圧を低下させて２次元画像の読み取り動作を制御することができるので、駆動電圧の低減によって、ダブルゲート型フォトセンサの特性の経時的な劣化を抑制し、フォトセンサアレイの信頼性（寿命）を長く持続（延命）させることもできる。
【００６９】
さらに、本実施形態に係るダブルゲート型フォトセンサＰＳＡにおいては、複数のチャネル領域（または、キャリア発生領域）が設けられる半導体層１１を単一のアモルファスシリコン層により構成していることにより、個別の半導体層を離間して設ける場合に比較して、ダブルゲート型フォトセンサ製造時のフォトリソグラフィー工程において、パターニングの解像限界を考慮する必要性が低くなるので、半導体層を容易に微細形成することができ、ダブルゲート型フォトセンサの小型化を図ることができる。したがって、フォトセンサアレイおよび２次元画像の読取装置の小型化、あるいは、同一サイズのフォトセンサアレイおよび２次元画像の読取装置において、高解像度による画像情報の読み取り動作を実現することができる。
【００７０】
次に、上述したような構成を有するダブルゲート型フォトセンサをマトリクス状に配置して構成されるフォトセンサアレイの構成例について、図面を参照して説明する。
図７は、図１に示したダブルゲート型フォトセンサＰＳＡをマトリクス状に配置したフォトセンサアレイの平面構成図である。
図７に示すように、本実施形態に係るフォトセンサアレイ１００においては、１素子当たりに単一の半導体層を備え、該半導体層にフォトセンサ部となるキャリア発生領域を２箇所設けたダブルゲート型フォトセンサＰＳＡが、ｘ、ｙの２方向にマトリクス状に配置されている。
【００７１】
ここで、マトリクス状に配置されるダブルゲート型フォトセンサＰＳＡが、互いに直交するｘ、ｙの２方向（行、列方向）にそれぞれ所定のピッチＰspで等間隔に配置され、さらに、格子内部の素子間領域Ｒｐを通して、面光源３０からの光が被写体に照射されるように考慮されている。そのため、被写体に十分な量の光を照射するためには、素子間領域Ｒｐをできるだけ大きく確保する方が望ましい。
【００７２】
また、フォトセンサアレイ１００の行方向に隣接して配置されるダブルゲート型フォトセンサＰＳＡのトップゲート電極２１同士は、互いに平面的に２本に分岐されたトップゲートラインＴＧＬａ、ＴＧＬｂにより接続され、行方向に隣接して配置されるダブルゲート型フォトセンサＰＳＡのボトムゲート電極２２同士は、１本のボトムゲートラインにより接続された構成を有している。ここで、トップゲートラインＴＧＬａ、ＴＧＬｂは、ダブルゲート型フォトセンサＰＳＡ間でボトムゲートラインＢＧＬと平面的に重ならないように配置されている。
【００７３】
また、列方向に隣接して配置されるダブルゲート型フォトセンサＰＳＡのドレイン電極１３同士は、ドレインラインＤＬに接続され、列方向に隣接して配置されるダブルゲート型フォトセンサＰＳＡのソース電極１２同士は、ソースラインＳＬに接続されている。ソースラインＳＬには、電圧Ｖss（たとえば、接地電位）が供給されている。
【００７４】
ここで、２本のトップゲートラインＴＧＬａ、ＴＧＬｂとボトムゲートラインＢＧＬの位置関係は、隣接するダブルゲート型フォトセンサＰＳＡ間で、トップゲートラインＴＧＬａ、ＴＧＬｂが、ｙ方向（列方向）に互いに均等な位置関係かつ同等の配線幅、配線厚で平面的に分岐して、平行に延在するように形成され、一方、ボトムゲートラインＢＧＬが、ダブルゲート型フォトセンサＰＳＡの略中央を単一の細い配線層によりｘ方向（行方向）に延在するように形成されている。すなわち、ボトムゲートラインＢＧＬに対して、トップゲートラインＴＧＬａ、ＴＧＬｂが列方向の上下に略対称な位置関係で配置形成されている。
【００７５】
このような構成により、ボトムゲートラインＢＧＬを軸として、トップゲートラインＴＧＬａとトップゲートラインＴＧＬｂとが行方向に実質的に線対称構造になるので、トップゲートラインＴＧＬａ側（上側）からトップゲートラインＴＧＬａを透過して半導体層１１に入射される励起光と、トップゲートラインＴＧＬｂ側（下側）からトップゲートラインＴＧＬｂを透過して半導体層１１に入射される励起光が同程度に減衰されて、ダブルゲート型フォトセンサＰＳＡの上側と下側で入射光量のバランスが均一化される。
【００７６】
加えて、ダブルゲート型フォトセンサＰＳＡ（または、半導体層１１）の中央からｙ方向に沿った線を軸として、ソースラインＳＬとドレインラインＤＬが実質的に線対称構造になるので、ソースラインＳＬ側（右側）から半導体層１１に入射される励起光と、ドレインラインＤＬ（左側）から半導体層１１に入射される励起光が同程度に遮光されて、ダブルゲート型フォトセンサＰＳＡの右側と左側で入射光量のバランスが均一化される。
【００７７】
したがって、本実施形態に係るフォトセンサアレイ１００によれば、図６に示した検知可能領域Ｅpt１の広がりの偏りを均一化して、２次元画像の読み取り時における歪みを抑制しつつ、高い受光感度を有するフォトセンサ部を備えたフォトセンサアレイおよび２次元画像の読取装置を実現することができる。このとき、ダブルゲート型フォトセンサＰＳＡのトップゲート電極ＴＧ相互を接続するトップゲートラインＴＧＬａ、ＴＧＬｂは、互いに平面的に分岐して、ｙ方向に均等（対称）な位置関係となるように配置形成されているので、幅広の単一のトップゲートラインを偏った位置に配置形成した場合に比較して、光の入射角度による受光感度のバラツキに影響を与えることがない。
【００７８】
また、このような構成により、トップゲート電極２１間が２本の配線層（トップゲートライン）により接続されることになるので、配線層１本当たりの断面積を従来のフォトセンサアレイにおけるトップゲートラインと同等とした場合、配線断面積を２倍に増加させることができ、抵抗率の高いＩＴＯにより形成されたトップゲートラインＴＧＬａ、ＴＧＬｂの配線抵抗を半減させて読み取り動作信号の伝搬遅延を改善し、より良好な画像の読み取り動作を実現することができる。
【００７９】
また、隣接するダブルゲート型フォトセンサＰＳＡ同士の間に配置されるトップゲートラインＴＧＬａ、ＴＧＬｂとボトムゲートラインＢＧＬとの平面的な重なり（積層構造における上下層での重なり）がほとんどないので、トップゲートラインＴＧＬａ、ＴＧＬｂとボトムゲートラインＢＧＬとの間の寄生容量がほとんど生じないため、信号の伝搬遅延や電圧降下を一層抑制することができる。
【００８０】
さらに、図１（ｂ）に示したような積層構造を有するダブルゲート型フォトセンサをフォトセンサアレイに適用した場合、積層構造の比較的上層に形成されるトップゲートラインＴＧＬａ、ＴＧＬｂが２本の配線層により形成されているので、積層構造の上層ほど顕著となる段差や、フォトリソグラフィー工程で障害となる塵等のパーティクルに起因して、一方のトップゲートライン（たとえば、ＴＧＬａ）が断線した場合であっても、他方のトップゲートライン（たとえば、ＴＧＬｂ）によりトップゲート電極ＴＧ相互を電気的に接続することができ、読み取り動作信号の伝搬を補償して、信頼性の高いフォトセンサアレイを提供することができる。
【００８１】
なお、本実施形態においては、トップゲートラインを２本に分岐した構成について説明したが、本発明は、これに限定されるものではなく、トップゲートラインを２本より多くの複数本に分岐して形成した構成とすることもできる。また、分岐して形成する対象となる配線層もトップゲートラインに限定されない。要するに、フォトセンサアレイおよび２次元画像読取装置に適用される他の配線層（たとえば、金属配線）に比較して配線抵抗が大きい配線層に良好に適用できることはいうまでもない。
【００８２】
また、図２８に示したような従来構造のダブルゲート型フォトセンサＰＳであっても、図８に示すように、ダブルゲート型フォトセンサＰＳ間に配置されるトップゲートラインＴＧＬａ、ＴＧＬｂをボトムゲートラインＢＧＬに重ならないように配置したフォトセンサアレイ２００を構成することにより、上述したような受光感度の分布範囲の均一化、信号の伝搬遅延の改善、寄生容量の抑制、配線の断線防止等の効果を奏することができる。
【００８３】
次に、上述したダブルゲート型フォトセンサを２次元配列して構成されるフォトセンサアレイを備えた２次元画像の読取装置（フォトセンサシステム）について、図面を参照して説明する。
図９は、図７に示したフォトセンサアレイ１００を備えたフォトセンサシステムの概略構成図である。
【００８４】
図９に示すように、本実施形態に係るフォトセンサシステムは、大別して、多数のダブルゲート型フォトセンサＰＳＡを、たとえば、ｎ行×ｍ列のマトリクス状に配列したフォトセンサアレイ１００と、行方向に隣接するダブルゲート型フォトセンサＰＳＡ同士のトップゲート端子（トップゲート電極ＴＧ）およびボトムゲート端子（ボトムゲート電極ＢＧ）をそれぞれ接続した複数のトップゲートラインＴＧＬ（詳しくは、ＴＧＬａ、ＴＧＬｂ；以下、便宜的にＴＧＬと記す）および複数のボトムゲートラインＢＧＬと、トップゲートラインＴＧＬおよびボトムゲートラインＢＧＬに各々接続されたトップゲートドライバ１１１およびボトムゲートドライバ１１２と、各ダブルゲート型フォトセンサのドレイン端子Ｄ（ドレイン電極１３）を列方向に接続したドレインラインＤＬと、ドレインラインＤＬに接続された検出回路（コラムスイッチ）１１３と、プリチャージスイッチ１１４と、増幅回路１１５と、ソース端子Ｓ（ソース電極１２；詳しくは、１２ａ、１２ｂ）を列方向に接続し、電圧Ｖssが供給されたソースラインＳＬと、フォトセンサアレイ１００の背面側に配置された面光源３０と、を有して構成される。ここで、電圧Ｖssは、ドレインラインＤＬにプリチャージされる電圧と異なっていればよいが、接地電位が望ましい。
【００８５】
なお、上述したように、トップゲートラインＴＧＬは、トップゲート電極ＴＧとともにＩＴＯで形成され、ボトムゲートラインＢＧＬ、ドレインラインＤＬ並びにソースラインＳＬは、それぞれボトムゲート電極２２、ドレイン電極１３、ソース電極１２と同一の遮光性の材料により一体的に形成されている。ここで、φtgおよびφbgは、それぞれリセットパルスφＴ１、φＴ２、…φＴｉ、…φＴｎ、および、読み出しパルスφＢ１、φＢ２、…φＢｉ、…φＢｎを生成するための制御信号、φpgは、プリチャージ電圧Ｖpgを印加するタイミングを制御するプリチャージ信号である。
【００８６】
このような構成を有するフォトセンサシステムにおいて、トップゲートドライバ１１１からトップゲートラインＴＧＬを介して各ダブルゲート型フォトセンサＰＳＡのトップゲート電極ＴＧに電圧を印加することによりフォトセンス機能が実現され、ボトムゲートドライバ１１２からボトムゲートラインＢＧＬを介して各ダブルゲート型フォトセンサＰＳＡのボトムゲート電極ＢＧに電圧を印加し、ドレインラインＤＬを介して検出信号を検出回路１１３に取り込んで、シリアルデータまたはパラレルデータＶoutとして出力することにより選択読み出し機能が実現される。
【００８７】
次に、上述したフォトセンサシステムの駆動制御方法について、図面を参照して説明する。
図１０は、上述したフォトセンサシステムの駆動制御方法の一例を示すタイミングチャートであり、図１１は、ダブルゲート型フォトセンサの動作概念図であり、図１２は、フォトセンサシステムの出力電圧の光応答特性を示す図である。図１３は、フォトセンサシステムにおける指の指紋の読取状態を示す要部断面図である。
【００８８】
まず、図１３に示すように、指ＦＮをフォトセンサシステムの保護絶縁膜２０上に載置する。このとき、指ＦＮの指紋を形成する突部ＦＮａは、保護絶縁膜２０と直接接するが、突部ＦＮａ間の溝部ＦＮｂは、保護絶縁膜２０と直接接することはなく、間に空気が介在している。
【００８９】
指ＦＮが絶縁膜２０上に載置されると、フォトセンサシステム１００は、図１０、図１１（ａ）に示すように、ｉ番目の行のトップゲートラインＴＧＬに信号（リセットパルス；たとえばＶtg＝＋１５Ｖのハイレベル）φＴｉを印加し、このときｉ番目の行のボトムゲートラインＢＧＬに０（Ｖ）の信号φＴｉを印加して、各ダブルゲート型フォトセンサＰＳＡの半導体層１１およびブロック絶縁膜１４ａ、１４ｂにおける半導体層１１との界面近傍に蓄積されているキャリア（ここでは、正孔）を放出する（リセット期間Ｔreset）リセット動作を行う。
【００９０】
次いで、図１３に示すようにダブルゲート型フォトセンサＰＳのガラス基板１９下方側に設けられた面光源３０から可視光を含む波長域の光がダブルゲート型フォトセンサＰＳＡ側に出射される。
このとき、面光源３０と半導体層１１との間には、不透明のボトムゲート電極ＢＧが介在しているので、出射光が直接半導体層１１に入射することはほとんどないが、素子間領域Ｒｐにおける透明な絶縁性基板１９と透光性を示す絶縁膜１５、１６、２０を透過した光は、保護絶縁膜２０上の指ＦＮに照射される。
【００９１】
指ＦＮに照射された光のうち、全反射の臨界角未満の角度で入射された光は、指ＦＮの突部ＦＮａと保護絶縁膜２０の界面や、指ＦＮの表皮内で乱反射し、この反射した光ｈνは、透光性を示す絶縁膜１５、２０およびトップゲート電極ＴＧを介して、最も近接するダブルゲート型フォトセンサＰＳＡの半導体層１１に入射される。なお、絶縁膜１５、１６、２０の屈折率は１．８〜２．０程度、トップゲート電極ＴＧの屈折率は２．０〜２．２程度に設定されている。
【００９２】
これに対して、指ＦＮの溝部ＦＮｂにおいては、溝部ＦＮｂで乱反射している間に空気中で減衰してしまい、最も近接しているダブルゲート型フォトセンサＰＳＡであっても、十分な量の光が半導体層１１に入射されない。
すなわち、指ＦＮの指紋パターンに応じた反射光の半導体層１１への入射量に応じて半導体層１１内で生成し、蓄積されうるキャリアの量が変位する。
そして、図１０、図１１（ｂ）に示すように、フォトセンサシステムは、トップゲートラインＴＧＬにローレベル（たとえばＶtg＝−１５Ｖ）のバイアス電圧φＴｉを印加することにより、リセット動作を終了し、キャリア蓄積動作による光蓄積期間Ｔａがスタートする光蓄積動作を行う。
【００９３】
光蓄積期間Ｔａにおいては、トップゲート電極ＴＧ側から入射した光量に応じて半導体層１１（詳しくは、チャネル領域１１ａ、１１ｂ）で生成された電子−正孔対が生成され、半導体層１１およびブロック絶縁膜１４における半導体層１１との界面近傍、すなわちチャネル領域１１ａ、１１ｂ周辺に正孔が蓄積される。
【００９４】
そして、プリチャージ動作においては、図１０、図１１（ｃ）に示すように、光蓄積期間Ｔａに並行して、プリチャージ信号φpgに基づいてプリチャージスイッチ１１４がＯＮし、ドレインラインＤＬに所定の電圧（プリチャージ電圧）Ｖpgを印加し、ドレイン電極１３に電荷を保持させる（プリチャージ期間Ｔprch）。
【００９５】
次いで、読み出し動作においては、図１０、図１１（ｄ）に示すように、プリチャージ期間Ｔprchを経過した後、選択モードの行のボトムゲートラインＢＧＬにハイレベル（たとえばＶbg＝＋１０Ｖ）のバイアス電圧（読み出し選択信号；以下、読み出しパルスという）φＢｉを印加することにより、選択モードの行のダブルゲート型フォトセンサＰＳＡをＯＮ状態にする（読み出し期間Ｔread）。
【００９６】
ここで、読み出し期間Ｔreadにおいては、チャネル領域に蓄積されたキャリア（正孔）がトップゲート電極ＴＧに印加された逆極性のＶtg（−１５Ｖ）を緩和する方向に働くため、ボトムゲート電極ＢＧのＶbgによりｎチャネルが形成され、ドレイン電流に応じてドレインラインＤＬのドレインライン電圧ＶＤは、図１２（ａ）に示すように、プリチャージ電圧Ｖpgから時間の経過とともに徐々に低下する傾向を示す。
【００９７】
すなわち、光蓄積期間Ｔａにおける光蓄積状態が暗状態で、チャネル領域にキャリア（正孔）が蓄積されていない場合には、図１１（ｅ）、図１２（ａ）に示すように、トップゲート電極ＴＧに負バイアスをかけることによって、ｎチャネルを形成するためのボトムゲート電極ＢＧの正バイアスが打ち消され、ダブルゲート型フォトセンサＰＳＡはＯＦＦ状態となり、ドレイン電圧、すなわち、ドレインラインＤＬの電圧ＶＤが、ほぼそのまま保持されることになる。
【００９８】
一方、光蓄積状態が明状態の場合には、図１１（ｄ）、図１２（ａ）に示すように、チャネル領域に入射光量に応じたキャリア（正孔）が捕獲されているため、トップゲート電極ＴＧの負バイアスを打ち消すように作用し、この打ち消された分だけボトムゲート電極ＢＧの正バイアスによって、ｎチャネルが形成され、ダブルゲート型フォトセンサＰＳはＯＮ状態となり、ドレイン電流Ｉdsが流れる。そして、この入射光量に応じたＯＮ抵抗に従って、ドレインラインＤＬの電圧ＶＤは、低下することになる。
【００９９】
したがって、図１２（ａ）に示したように、ドレインラインＤＬの電圧ＶＤの変化傾向は、トップゲート電極ＴＧへのリセットパルスφＴｉの印加によるリセット動作の終了時点から、ボトムゲート電極ＢＧに読み出しパルスφＢｉが印加されるまでの時間（光蓄積期間Ｔａ）に受光した光量に深く関連し、蓄積されたキャリアが少ない場合には緩やかに低下する傾向を示し、また、蓄積されたキャリアが多い場合には急峻に低下する傾向を示す。そのため、読み出し期間Ｔreadがスタートして、所定の時間経過後のドレインラインＤＬの電圧ＶＤを検出することにより、あるいは、所定のしきい値電圧を基準にして、その電圧に至るまでの時間を検出することにより、照射光の光量が換算される。
【０１００】
上述した一連の画像読み取り動作を１サイクルとして、（ｉ＋１）番目の行のダブルゲート型フォトセンサＰＳＡにも同等の処理手順を繰り返すことにより、ダブルゲート型フォトセンサＰＳＡを２次元のセンサシステムとして動作させることができる。
【０１０１】
なお、図１０に示したタイミングチャートにおいて、プリチャージ期間Ｔprchの経過後、図１１（ｆ）、（ｇ）に示すように、非選択モードでボトムゲートラインＢＧＬにローレベル（たとえばＶbg＝０Ｖ）を印加した状態を継続すると、ダブルゲート型フォトセンサＰＳＡはＯＦＦ状態を持続し、図１２（ｂ）に示すように、ドレインラインＤＬの電圧ＶＤは、プリチャージ電圧Ｖpgを保持する。このように、ボトムゲートラインＢＧＬへの電圧の印加状態により、ダブルゲート型フォトセンサＰＳＡの読み出し状態を選択する選択機能が実現される。光量に応じて減衰されたドレインラインＤＬのプリチャージ電圧ＶＤは、再び検出回路１１３へ読み出し、増幅回路１１５を経てＶout電圧の信号として指紋等のパターン認証回路へシリアルまたはパラレル出力される。
【０１０２】
次に、本発明に係る画像読取装置に適用されるダブルゲート型フォトセンサの他の構成例について、図面を参照して説明する。なお、上述した実施形態と同等の構成については、同一の符号を付して、その説明を簡略化または省略する。
＜第２の実施形態＞
図１４は、本発明に係るフォトセンサアレイに適用されるダブルゲート型フォトセンサの他の構成例を示す概略構成図であり、図１４（ａ）は、本実施形態に係るダブルゲート型フォトセンサにおける半導体層の平面構成図であり、図１４（ｂ）は、本実施形態に係るダブルゲート型フォトセンサの概略断面図である。なお、図１４（ａ）においては、便宜的に半導体層１１Ａ、１１Ｂをハッチングで示す。
【０１０３】
上述した実施形態に示したダブルゲート型フォトセンサＰＳＡにおいては、１素子当たりに１つの半導体層１１を備えた構成を示したが、本実施形態においては、ダブルゲート型フォトセンサＰＳＢが、１素子当たりにフォトセンサ部となる半導体層を２個備え、各々の半導体層にチャネル領域を個別に設けた構成を有している。なお、以下に示す実施形態におけるダブルゲート型フォトセンサＰＳＢは、上述したダブルゲート型フォトセンサＰＳＡと同じ駆動方法によりフォトセンス機能を実現することができ、同等の作用効果を得ることができる。
【０１０４】
図１４（ａ）、（ｂ）に示すように、本実施形態に係るダブルゲート型フォトセンサＰＳＢは、可視光に対して透過性を示す絶縁性基板１９上に形成された単一のボトムゲート電極ＢＧと、ボトムゲート電極ＢＧ上および絶縁性基板１９上に設けられたボトムゲート絶縁膜１６と、ボトムゲート電極ＢＧに対向して設けられ、可視光が入射されると電子−正孔対を発生するアモルファスシリコン等からなり、チャネル長方向（ｙ方向）に並列に配置された２つの半導体層１１Ａ、１１Ｂと、各々の半導体層１１Ａ、１１Ｂ上に個別に設けられたブロック絶縁膜１４ａ、１４ｂと、半導体層１１Ａの両端に、部分的にブロック絶縁膜１４ａ上に延在するように設けられたｎ＋シリコン層１７ａおよび１８ａと、半導体層１１Ｂの両端に、部分的にブロック絶縁膜１４ｂ上に延在するように設けられたｎ＋シリコン層１７ｂおよび１８ｂと、ｎ＋シリコン層１７ａ、１７ｂ上にそれぞれ設けられたソース電極１２ａ、１２ｂと、半導体層１１Ａ、１１Ｂ間に跨り、ｎ＋シリコン層１８ａ、１８ｂ上に延在するように設けられた単一のドレイン電極１３と、ボトムゲート絶縁膜１６上、ブロック絶縁膜１４ａ、１４ｂ上、ソース電極１２ａ、１２ｂ上およびドレイン電極１３上の全域を覆うように形成されたトップゲート絶縁膜１５と、半導体層１１Ａ、１１Ｂに対向するトップゲート絶縁膜１５上に設けられた単一のトップゲート電極ＴＧと、トップゲート絶縁膜１５上およびトップゲート電極ＴＧ上の全域を覆うように設けられた保護絶縁膜２０と、から構成されている。
【０１０５】
ここで、半導体層１１Ａ、１１Ｂは、図１４（ａ）に示すように、斜め格子状にハッチングされている領域に個別に形成され、ソース電極１２ａ、１２ｂおよびドレイン電極１３に対して平面的に重なる領域と、ブロック絶縁膜１４ａ、１４ｂに対してそれぞれ平面的に重なる部分（チャネル領域）とを有している。
【０１０６】
また、ソース電極１２ａ、１２ｂは、図１４（ａ）に示すように、共通のソースラインＳＬから半導体層１１Ａ、１１Ｂの長手方向（ｘ方向）に沿って櫛歯状に突出して形成され、また、ドレイン電極１３は、ソースラインＳＬに対向するドレインラインＤＬから半導体層１１Ａ、１１Ｂの長手方向に沿ってソースラインＳＬ側に突出して形成されている。すなわち、これらのソース電極１２ａ、１２ｂおよびドレイン電極１３は、それぞれ個別の半導体層１１Ａ、１１Ｂを挟んで対向するように相互に組み込み形成されている。
【０１０７】
すなわち、ダブルゲート型フォトセンサＰＳＢは、半導体層１１Ａ、ソース電極１２ａ、ドレイン電極１３、トップゲート絶縁膜１５およびトップゲート電極ＴＧにより形成される第１の上部ＭＯＳトランジスタと、半導体層１１Ａ、ソース電極１２ａ、ドレイン電極１３、ボトムゲート絶縁膜１６およびボトムゲート電極ＢＧにより形成される第１の下部ＭＯＳトランジスタからなる第１のダブルゲート型フォトセンサ、および、半導体層１１Ｂ、ソース電極１２ｂ、ドレイン電極１３、トップゲート絶縁膜１５およびトップゲート電極ＴＧにより形成される第２の上部ＭＯＳトランジスタと、半導体層１１Ｂ、ソース電極１２ｂ、ドレイン電極１３、ボトムゲート絶縁膜１６およびボトムゲート電極ＢＧにより形成される第２の下部ＭＯＳトランジスタからなる第２のダブルゲート型フォトセンサ、から構成され、これら第１および第２のダブルゲート型フォトセンサが絶縁性基板１９上に互いに離間してｙ方向に並列に配置した構成となっている。
【０１０８】
したがって、第１および第２のダブルゲート型フォトセンサを構成するトップゲート電極ＴＧとボトムゲート電極ＢＧを、各々共通電極により構成し、かつ、ソース電極１２ａ、１２ｂを共通のソースラインＳＬから突出形成した構成を有しているので、上述した実施形態と同様に、フォトセンサ部となる半導体層を１素子当たり２個備えたダブルゲート型フォトセンサＰＳＢを、上述した駆動制御方法を適用して良好に動作させることができる。
【０１０９】
また、本実施形態に係るダブルゲート型フォトセンサＰＳＢにおいては、図１４（ａ）に示すように、第１のダブルゲート型フォトセンサを構成する半導体層１１Ａにおけるドレイン電流が流れるチャネル領域が、隣接する二辺がチャネル長Ｌ１およびチャネル幅Ｗ１で定義される矩形状に設定され、また、第２のダブルゲート型フォトセンサを構成する半導体層１１Ｂにおけるドレイン電流が流れるチャネル領域が、隣接する二辺がチャネル長Ｌ２およびチャネル幅Ｗ１で定義される矩形状に設定されている。さらに、ソース電極１２ａ、１２ｂおよびドレイン電極１３が、励起光に対して遮光性を示す材質により構成されている。
【０１１０】
このようなダブルゲート型フォトセンサＰＳＢにおいては、上述した実施形態に係るダブルゲート型フォトセンサＰＳＡの場合と同様に、図５に示したように、上記第１のダブルゲート型フォトセンサにおけるキャリア発生領域（入射有効領域）Ｉp１は、短辺の長さがＫ１、長辺の長さがＷ１の略長方形状の領域に設定され、また、第２のダブルゲート型フォトセンサおけるキャリア発生領域（入射有効領域）Ｉp２は、短辺の長さがＫ２、長辺の長さがＷ１の略長方形状の領域に設定される。
【０１１１】
したがって、半導体層１１Ａに設けられるチャネル領域の（チャネル幅Ｗ１）／（チャネル長Ｌ１）比と、半導体層１１Ｂに設けられるチャネル領域１１ｂの（チャネル幅Ｗ１）／（チャネル長Ｌ２）比との和を大きく設計することができるので、ダブルゲート型フォトセンサＰＳＢのドレイン電流値Ｉdsを増大して、トランジスタ特性を向上させることができるとともに、図６に示したように、励起光の検知可能領域Ｅpt１を、より正方化して受光感度の分布範囲のバランスを均一化することができる。
【０１１２】
＜第３の実施形態＞
図１５は、本発明に係るフォトセンサアレイに適用されるダブルゲート型フォトセンサのさらに他の構成例を示す概略構成図であり、図１６は、本実施形態に係るダブルゲート型フォトセンサにおけるキャリア発生領域（励起光の入射有効領域）を示す概略図であり、図１７は、本実施形態に係るダブルゲート型フォトセンサにおける励起光の入射有効領域と検知可能領域の広がりの関係を示す概略図である。ここで、図１５においては、本実施形態に係るダブルゲート型フォトセンサにおける半導体層の平面構成を示し、便宜的に半導体層１１Ｃ、１１Ｄをハッチングで示す。また、図１７に示した光の検知可能領域Ｅp11、Ｅp12、Ｅp21、Ｅp22は、入射有効領域Ｉp11、Ｉp12、Ｉp21、Ｉp22を中心として、所定の受光感度（トランジスタ特性）が得られる領域を模式的に示したものであって、受光感度の分布範囲を厳密に示すものではない。
【０１１３】
上述した実施形態に示したダブルゲート型フォトセンサＰＳＢにおいては、１つの半導体層１１Ａ、１１Ｂを備え、それぞれの半導体層１１Ａ、１１Ｂに１つのキャリア発生領域と、１つのチャネル領域が設けられた構成を示したが、本実施形態においては、図１５に示すように、ダブルゲート型フォトセンサＰＳＣが、１素子当たりにフォトセンサ部となる２つ（複数）の半導体層１１Ｃ、１１Ｄを備え、それぞれの半導体層１１Ｃ、１１Ｄに２つ（複数）のキャリア発生領域と、２つ（複数）のチャネル領域を設けた構成を有している。ここで、２つ（複数）の半導体層１１Ｃ、１１Ｄは、チャネル領域のチャネル幅方向（ｘ方向）に並列に個別配置されている。なお、実施形態に係るダブルゲート型フォトセンサＰＳＢは、図１（ｂ）に示した構成と略同等の断面構成を有している。
【０１１４】
そして、本実施形態に係るダブルゲート型フォトセンサＰＳＣにおいては、半導体層１１Ｃのチャネル領域が、隣接する二辺がチャネル長Ｌ１およびチャネル幅Ｗ２で定義される矩形状の領域（以下、便宜的に、「チャネル領域Ｌ１×Ｗ２」と記す）と、隣接する二辺がチャネル長Ｌ２およびチャネル幅Ｗ２で定義される矩形状の領域（以下、便宜的に、「チャネル領域Ｌ２×Ｗ２」と記す）と、に設定され、半導体層１１Ｄのチャネル領域が、隣接する二辺がチャネル長Ｌ１およびチャネル幅Ｗ３で定義される矩形状の領域（以下、便宜的に、「チャネル領域Ｌ１×Ｗ３」と記す）と、隣接する二辺がチャネル長Ｌ２およびチャネル幅Ｗ３で定義される矩形状の領域（以下、便宜的に、「チャネル領域Ｌ２×Ｗ３」と記す）と、に設定されている。
【０１１５】
すなわち、本実施形態に係るダブルゲート型フォトセンサＰＳＣは、半導体層１１Ｃのチャネル領域Ｌ１×Ｗ２を中心にして、ソース電極１２ａ、ドレイン電極１３、トップゲート電極ＴＧおよびボトムゲート電極ＢＧにより形成される第１のダブルゲート型フォトセンサと、半導体層１１Ｃのチャネル領域Ｌ２×Ｗ２を中心にして、ソース電極１２ｂ、ドレイン電極１３、トップゲート電極ＴＧおよびボトムゲート電極ＢＧにより形成される第２のダブルゲート型フォトセンサと、半導体層１１Ｄのチャネル領域Ｌ１×Ｗ３を中心にして、ソース電極１２ａ、ドレイン電極１３、トップゲート電極ＴＧおよびボトムゲート電極ＢＧにより形成される第３のダブルゲート型フォトセンサと、半導体層１１Ｄのチャネル領域Ｌ２×Ｗ３を中心にして、ソース電極１２ｂ、ドレイン電極１３、トップゲート電極ＴＧおよびボトムゲート電極ＢＧにより形成される第４のダブルゲート型フォトセンサから構成され、これら第１乃至第４のダブルゲート型フォトセンサが絶縁性基板１９上にマトリクス状に配置された構成を有している。
【０１１６】
したがって、第１乃至第４のダブルゲート型フォトセンサを構成するトップゲート電極ＴＧとボトムゲート電極ＢＧを、各々共通電極により構成し、かつ、ソース電極１２ａ、１２ｂを共通のソースラインＳＬから突出形成した構成を有しているので、上述した実施形態と同様に、フォトセンサ部となる半導体層を１素子当たり４個備えたダブルゲート型フォトセンサＰＳＣを、上述した駆動制御方法を適用して良好に動作させることができる。
【０１１７】
ここで、１つのダブルゲート型フォトセンサＰＳＣに流れるドレイン電流Ｉdsは、次式で表される。
Ｉds ∝ （Ｗ２／Ｌ１＋Ｗ２／Ｌ２＋Ｗ３／Ｌ１＋Ｗ３／Ｌ２） （４）
このように、ダブルゲート型フォトセンサＰＳＣのドレイン電流値Ｉdsは、半導体層１１Ｃ、１１Ｄに設定されるチャネル領域の（チャネル幅）／（チャネル長）比の総和に依存しているので、チャネル領域を値（Ｗ２／Ｌ１＋Ｗ２／Ｌ２＋Ｗ３／Ｌ１＋Ｗ３／Ｌ２）が大きくなるように適切な形状に設計することにより、ダブルゲート型フォトセンサＰＳＣのドレイン電流Ｉdsを増大してトランジスタ特性を向上させることができる。
【０１１８】
一方、本実施形態に係るダブルゲート型フォトセンサＰＳＣにおいて、チャネル領域のドレイン電流Ｉdsに影響を及ぼすような正孔を発生させるキャリア発生領域は、図１６に示すように、隣接する二辺がソース、ドレイン電極１２ａ、１３間の距離Ｋ１およびチャネル幅Ｗ２で定義される矩形状の領域（入射有効領域）Ｉp11と、隣接する二辺がソース、ドレイン電極間１３、１２ｂの距離Ｋ２およびチャネル幅Ｗ２で定義される矩形状の領域（入射有効領域）Ｉp12と、隣接する二辺がソース、ドレイン電極１２ａ、１３間の距離Ｋ１およびチャネル幅Ｗ３で定義される矩形状の領域（入射有効領域）Ｉp21と、隣接する二辺がソース、ドレイン電極１３、１２ｂ間の距離Ｋ２およびチャネル幅Ｗ３で定義される矩形状の領域（入射有効領域）Ｉp22に設定される。
【０１１９】
このような４つの入射有効領域Ｉp11〜Ｉp22により設定される検知可能領域は、上記入射有効領域Ｉp11〜Ｉp22が、互いにチャネル長方向（ｙ方向）およびチャネル幅方向（ｘ方向）に離間してマトリクス状に配置されているため、図１７に示すように、各入射有効領域Ｉp11〜Ｉp22における検知可能領域Ｅp11〜Ｅp22を合成した領域Ｅpt2となり、より正方形に近い形状に設定される。
したがって、本実施形態に係るダブルゲート型フォトセンサＰＳＣにおける検知可能領域Ｅpt2は、図３０に示した従来構造のダブルゲート型フォトセンサＰＳの検知可能領域Ｅp０に比較して、光の受光感度のバランスがより均一になり、画像情報の歪みが抑制されるので、良好な２次元画像の読み取り動作を実現することができる。なお、本実施形態におけるダブルゲート型フォトセンサＰＳＣは、上述したダブルゲート型フォトセンサＰＳＡ、ＰＳＢと同じ駆動方法によりフォトセンス機能を実現することができる。
【０１２０】
＜第４の実施形態＞
図１８は、本発明に係るフォトセンサアレイに適用されるダブルゲート型フォトセンサのさらに他の構成例を示す概略構成図である。ここで、図１８においては、本実施形態に係るダブルゲート型フォトセンサにおける半導体層の平面構成を示し、便宜的に半導体層１１Ｅ〜１１Ｈをハッチングで示す。なお、上述した実施形態と同等の構成については、同一の符号を付して、その説明を省略する。
【０１２１】
本実施形態に係るダブルゲート型フォトセンサＰＳＤは、図１８に示すように、１素子当たりにフォトセンサ部となる４つ（複数）の半導体層１１Ｅ、１１Ｆ、１１Ｇ、１１Ｈを備え、それぞれの半導体層１１Ｅ、１１Ｆ、１１Ｇ、１１Ｈに１つ（単一）のキャリア発生領域と、１つ（単一）のチャネル領域を設けた構成を有している。ここで、４つ（複数）の半導体層１１Ｃ、１１Ｄは、チャネル領域のチャネル長方向（ｙ方向）およびチャネル幅方向（ｘ方向）に離間してマトリクス状に個別配置されている。なお、実施形態に係るダブルゲート型フォトセンサＰＳＤは、図１４（ｂ）に示した構成と略同等の断面構成を有している。
【０１２２】
そして、本実施形態に係るダブルゲート型フォトセンサＰＳＤにおいては、半導体層１１Ｅのチャネル領域が、隣接する二辺がチャネル長Ｌ１およびチャネル幅Ｗ２で定義される矩形状の領域に設定され、半導体層１１Ｆのチャネル領域が、隣接する二辺がチャネル長Ｌ２およびチャネル幅Ｗ２で定義される矩形状の領域に設定され、半導体層１１Ｇのチャネル領域が、隣接する二辺がチャネル長Ｌ１およびチャネル幅Ｗ３で定義される矩形状の領域に設定され、半導体層１１Ｈのチャネル領域が、隣接する二辺がチャネル長Ｌ２およびチャネル幅Ｗ３で定義される矩形状の領域に設定されている。
【０１２３】
すなわち、本実施形態に係るダブルゲート型フォトセンサＰＳＤは、上述したダブルゲート型フォトセンサＰＳＣと同様に、半導体層１１Ｅを中心にして、ソース電極１２ａ、ドレイン電極１３、トップゲート電極ＴＧおよびボトムゲート電極ＢＧにより形成される第１のダブルゲート型フォトセンサと、半導体層１１Ｆを中心にして、ソース電極１２ｂ、ドレイン電極１３、トップゲート電極ＴＧおよびボトムゲート電極ＢＧにより形成される第２のダブルゲート型フォトセンサと、半導体層１１Ｇを中心にして、ソース電極１２ａ、ドレイン電極１３、トップゲート電極ＴＧおよびボトムゲート電極ＢＧにより形成される第３のダブルゲート型フォトセンサと、半導体層１１Ｈを中心にして、ソース電極１２ｂ、ドレイン電極１３、トップゲート電極ＴＧおよびボトムゲート電極ＢＧにより形成される第４のダブルゲート型フォトセンサから構成され、これら第１乃至第４のダブルゲート型フォトセンサが絶縁性基板１９上にマトリクス状に配置された構成を有している。したがって、上述した実施形態と同様に、フォトセンサ部となる半導体層を１素子当たり４個備えたダブルゲート型フォトセンサＰＳＤを、上述した駆動制御方法を適用して良好に動作させることができる。
【０１２４】
また、このようなダブルゲート型フォトセンサＰＳＤにおけるキャリア発生領域（入射有効領域）は、上述した図１６に示したものと同様に、ドレイン電極１２ａ、１３間の距離Ｋ１、Ｋ２およびチャネル幅Ｗ２、Ｗ３で定義される矩形状の４つの領域（入射有効領域）Ｉp11〜Ｉp22に設定され、また、検知可能領域は、図１７に示したものと同様に、検知可能領域Ｅp11〜Ｅp22を合成した領域Ｅpt2に設定される。
【０１２５】
したがって、本実施形態に係るダブルゲート型フォトセンサＰＳＤによれば、半導体層１１Ｅ〜１１Ｈに設定されるチャネル領域の（チャネル幅）／（チャネル長）比の総和が大きくなるように、チャネル領域を適切な形状に設計することができるので、ドレイン電流Ｉdsを増大してトランジスタ特性を向上させることができるとともに、検知可能領域がより正方形に近い形状に設定されるので、光の受光感度のバランスがより均一になり、画像情報の歪みが抑制され、良好な２次元画像の読み取り動作を実現することができる。
【０１２６】
＜第５の実施形態＞
図１９、図２０は、本発明に係るフォトセンサアレイに適用されるダブルゲート型フォトセンサのさらに他の構成例を示す概略構成図であり、図１９は、本実施形態に係るダブルゲート型フォトセンサにおける半導体層の平面構成図であり、図２０は、本実施形態に係るダブルゲート型フォトセンサの概略断面図である。なお、図１９においては、便宜的に半導体層１１Ｊをハッチングで示す。また、図２１は、本実施形態に係るダブルゲート型フォトセンサにおけるチャネル領域とキャリア発生領域の関係を示す概略図であり、図２２は、本実施形態に係るダブルゲート型フォトセンサにおける励起光の入射有効領域と検知可能領域の広がりの関係を示す概略図である。ここで、上述した実施形態と同等の構成については、同一の符号を付して、その説明を簡略化する。
【０１２７】
上述した実施形態に示したダブルゲート型フォトセンサＰＳＡ〜ＰＳＤにおいては、半導体層に設けられるチャネル領域（または、キャリア発生領域）を、チャネル長方向に２つ設けた構成を示したが、本実施形態においては、ダブルゲート型フォトセンサＰＳＥが、１素子当たりにフォトセンサ部となる１つ（単一の）の半導体層を備え、１つの半導体層に３つのキャリア発生領域と３つのチャネル領域を個別に設けた構成を有している。なお、以下に示す実施形態におけるダブルゲート型フォトセンサＰＳＢは、上述したダブルゲート型フォトセンサＰＳＡと同じ駆動方法によりフォトセンス機能を実現することができ、同等の作用効果を得ることができる。
【０１２８】
図１９、図２０に示すように、本実施形態に係るダブルゲート型フォトセンサＰＳＥは、可視光に対して遮光性を示す絶縁性基板１９上に形成された単一のボトムゲート電極ＢＧと、ボトムゲート電極ＢＧ上および絶縁性基板１９上に設けられたボトムゲート絶縁膜１６と、ボトムゲート電極ＢＧに対向して設けられ、可視光が入射されると電子−正孔対を発生するアモルファスシリコン等からなる単一の半導体層１１Ｊと、半導体層１１Ｊ上に互いに離間して並列に配置されたブロック絶縁膜１４ｃ、１４ｄ、１４ｅと、半導体層１１Ｊの一方（図２０の左方側）の端部上に設けられ、かつ、ブロック絶縁膜１４ｃのチャネル長方向の一方（図２０の左方側）の端部上に延在するように設けられたｎ＋シリコン層１７ｃと、ブロック絶縁膜１４ｃおよびブロック絶縁膜１４ｄ間の半導体層１１Ｊ上に設けられ、かつ、ブロック絶縁膜１４ｃのチャネル長方向の他方（図２０の右方側）の端部上およびブロック絶縁膜１４ｄのチャネル長方向の一方（図２０の左方側）の端部上に延在するように設けられたｎ＋シリコン層１８ｃと、ブロック絶縁膜１４ｄおよびブロック絶縁膜１４ｅ間の半導体層１１Ｊ上に設けられ、かつ、ブロック絶縁膜１４ｄのチャネル長方向の他方（図２０の右方側）の端部上およびブロック絶縁膜１４ｅのチャネル長方向の一方（図２０の左方側）の端部上に延在するように設けられたｎ＋シリコン層１７ｄと、半導体層１１Ｊの他方（図２０の右方側）の端部上に設けられ、かつ、ブロック絶縁膜１４ｅのチャネル長方向の他方（図２０の右方側）の端部上に延在するように設けられたｎ＋シリコン層１８ｄと、ｎ＋シリコン層１７ｃ、１７ｄ上にそれぞれ設けられたソース電極１２ｃ、１２ｄと、ｎ＋シリコン層１８ｃ、１８ｄ上にそれぞれ設けられたドレイン電極１３ａ、１３ｂと、ボトムゲート絶縁膜１６上、ブロック絶縁膜１４ｃ、１４ｄ、１４ｅ上、ソース電極１２ｃ、１２ｄ上およびドレイン電極１３ａ、１３ｂ上の全域を覆うように形成されたトップゲート絶縁膜１５と、半導体層１１Ｊに対向するトップゲート絶縁膜１５上に設けられた単一のトップゲート電極ＴＧと、トップゲート絶縁膜１５上およびトップゲート電極ＴＧ上の全域を覆うように設けられた保護絶縁膜２０と、から構成されている。
【０１２９】
なお、ダブルゲート型フォトセンサＰＳＥにおいて、各絶縁膜や電極の材質およびその他の構成、特性等については、上述した各実施形態に示した構成と同等であるので、その説明を省略する。
【０１３０】
そして、本実施形態に係るダブルゲート型フォトセンサＰＳＥにおいては、半導体層１１Ｊの第１のチャネル領域が、隣接する二辺がチャネル長Ｌ３およびチャネル幅Ｗ１で定義される矩形状の領域に設定され、半導体層１１Ｊの第２のチャネル領域が、隣接する二辺がチャネル長Ｌ４およびチャネル幅Ｗ１で定義される矩形状の領域に設定され、半導体層１１Ｊの第３のチャネル領域が、隣接する二辺がチャネル長Ｌ５およびチャネル幅Ｗ１で定義される矩形状の領域に設定されている。
【０１３１】
すなわち、本実施形態に係るダブルゲート型フォトセンサＰＳＥは、半導体層１１Ｊの第１のチャネル領域を中心にして、ソース電極１２ｃ、ドレイン電極１３ａ、トップゲート電極ＴＧおよびボトムゲート電極ＢＧにより形成される第１のダブルゲート型フォトセンサと、半導体層１１Ｊの第２のチャネル領域を中心にして、ソース電極１２ｄ、ドレイン電極１３ａ、トップゲート電極ＴＧおよびボトムゲート電極ＢＧにより形成される第２のダブルゲート型フォトセンサと、半導体層１１Ｊの第３のチャネル領域を中心にして、ソース電極１２ｄ、ドレイン電極１３ｂ、トップゲート電極ＴＧおよびボトムゲート電極ＢＧにより形成される第３のダブルゲート型フォトセンサから構成され、これら第１乃至第３のダブルゲート型フォトセンサが絶縁性基板１９上に並列にｙ方向に配置された構成を有している。
【０１３２】
また、ソース電極１２ｃ、１２ｄは、図１９に示すように、共通のソースラインＳＬから半導体層１１Ｊに設定されるチャネル領域のチャネル幅方向（ｘ方向）に沿って、ドレインラインＤＬ側に櫛歯状に突出して形成され、また、ドレイン電極１３ａ、１３ｂは、ソースラインＳＬに対向する共通のドレインラインＤＬから半導体層１１Ｊに設定されるチャネル領域のチャネル幅方向（ｘ方向）に沿って、ソースラインＳＬ側に櫛歯状に突出して形成されている。すなわち、ソース電極１２ｃ、１２ｄおよびドレイン電極１３ａ、１３ｂは、それぞれ個別の第１乃至第３のチャネル領域（または、ブロック絶縁膜１４ｃ、１４ｄ、１４ｅ）を挟んで対向するように相互に組み込み形成されている。なお、これらのソース電極１２ｃ、１２ｄおよびドレイン電極１３ａ、１３ｂは、上述した実施形態と同様に、励起光に対して遮光性を示す材質により形成されている。
【０１３３】
したがって、第１乃至第３のダブルゲート型フォトセンサを構成するトップゲート電極ＴＧとボトムゲート電極ＢＧを、各々共通電極により構成し、かつ、ソース電極１２ｃ、１２ｄを共通のソースラインＳＬから突出形成するとともに、ドレイン電極１３ａ、１３ｂを共通のドレインラインＤＬから突出形成した構成を有しているので、上述した実施形態と同様に、フォトセンサ部となる半導体層（または、キャリヤ発生領域）を１素子当たり３個備えたダブルゲート型フォトセンサＰＳＥを、上述した駆動制御方法を適用して良好に動作させることができる。
【０１３４】
ここで、１つのダブルゲート型フォトセンサＰＳＥに流れるドレイン電流Ｉdsは、次式で表される。
Ｉds ∝ （Ｗ１／Ｌ３＋Ｗ１／Ｌ４＋Ｗ１／Ｌ５） （５）
このように、ダブルゲート型フォトセンサＰＳＥのドレイン電流値Ｉdsは、半導体層１１Ｊに設定されるチャネル領域の（チャネル幅）／（チャネル長）比の総和に依存しているので、チャネル領域を値（Ｗ１／Ｌ３＋Ｗ１／Ｌ４＋Ｗ１／Ｌ５）が大きくなるように適切な形状に設計することにより、ダブルゲート型フォトセンサＰＳＥのドレイン電流Ｉdsを増大してトランジスタ特性を向上させることができる。
【０１３５】
一方、本実施形態に係るダブルゲート型フォトセンサＰＳＥにおいて、第１乃至第３のチャネル領域のドレイン電流Ｉdsに影響を及ぼすような正孔を発生させるキャリア発生領域は、半導体層１１Ｊ上に設けられるソース電極１２ｃ、１２ｄおよびドレイン電極１３ａ、１３ｂが遮光性を示す材質により構成されていることから、図２１に示すように、隣接する二辺がソース、ドレイン電極１２ｃ、１３ａ間の距離Ｋ３およびチャネル幅Ｗ１で定義される矩形状の領域（入射有効領域）Ｉp３と、隣接する二辺がソース、ドレイン電極間１３ａ、１２ｄの距離Ｋ４およびチャネル幅Ｗ１で定義される矩形状の領域（入射有効領域）Ｉp４と、隣接する二辺がソース、ドレイン電極１２ｄ、１３ｂ間の距離Ｋ５およびチャネル幅Ｗ１で定義される矩形状の領域（入射有効領域）Ｉp５に設定される。
【０１３６】
そして、このような入射有効領域Ｉp３〜Ｉp５により設定される検知可能領域は、上記入射有効領域Ｉp３〜Ｉp５が、互いにチャネル長方向（ｙ方向）に離間して並列に配置されているため、図２２に示すように、各入射有効領域Ｉp３〜Ｉp５における検知可能領域Ｅp３〜Ｅp５を合成した領域Ｅpt3となり、より正方形に近い形状に設定される。
【０１３７】
したがって、本実施形態に係るダブルゲート型フォトセンサＰＳＣにおける検知可能領域Ｅpt3は、図３０に示した従来構造のダブルゲート型フォトセンサＰＳの検知可能領域Ｅp０に比較して、光の受光感度のバランスをより一層均一にすることができるので、画像情報の歪みが抑制されて、良好な２次元画像の読み取り動作を実現することができる。
【０１３８】
さらに、このような構成を有するダブルゲート型フォトセンサＰＳＥを、図２３に示すように、マトリクス状に配置してフォトセンサアレイ３００を構成し、かつ、各ダブルゲート型フォトセンサＰＳＥのトップゲート電極ＴＧ相互を、ｙ方向（図面上下方向）に均等に分岐し、平行に配置形成されたトップゲートラインＴＧＬａ、ＴＧＬｂにより接続することにより、ダブルゲート型フォトセンサＰＳＥの中心相互をｘ方向に沿って接続するように形成されたボトムゲートラインＢＧＬを軸として、トップゲートラインＴＧＬａ側とトップゲートラインＴＧＬｂ側とを実質的に線対称構造にすることができ、かつ、ダブルゲート型フォトセンサＰＳＥの中心相互をｙ方向に沿って接続する線を軸としてソースラインＳＬ側とドレインラインＤＬ側とを実質的に線対称構造にすることができる。
【０１３９】
また、半導体層１１Ｊが、ダブルゲート型フォトセンサＰＳＥの中心に対して、上下、左右方向にそれぞれに実質的に対称構造となり、かつ、中心（半導体層１１Ｊの中央）からｘ方向の端点までの距離と、中心からｙ方向の端点までの距離が近似する構成（形状）に設定にしたダブルゲート型フォトセンサＰＳＥをマトリクス状に配置して、フォトセンサアレイ３００を構成することができるので、励起光の検知可能領域の広がりを一層均一化して、２次元画像の読み取り時における歪みを抑制することができるとともに、高い受光感度を有するフォトセンサ部を備えたフォトセンサアレイ、および、２次元画像の読取装置を実現することができる。
【０１４０】
さらに、上述した実施形態と同様に、ダブルゲート型フォトセンサＰＳＥ間が２本のトップゲートラインＴＧＬａ、ＴＧＬｂにより接続されているので、配線断面積を増加させて、トップゲートラインＴＧＬａ、ＴＧＬｂの配線抵抗による読み取り動作信号の伝搬遅延を改善することができるとともに、積層構造による段差やフォトリソグラフィー工程におけるパーティクルに起因して、一方のトップゲートラインが断線した場合であっても、他方のトップゲートラインにより、読み取り動作信号の伝搬を補償することができる。
【０１４１】
また、隣接するダブルゲート型フォトセンサＰＳＥ間に配置されるトップゲートラインＴＧＬａ、ＴＧＬｂとボトムゲートラインＢＧＬが、平面的な重なり（積層構造における上下層での重なり）を有していないので、トップゲートラインＴＧＬａ、ＴＧＬｂとボトムゲートラインＢＧＬとの間に生じる寄生容量を抑制して、信号の伝搬遅延や電圧降下を一層抑制することができる。
【０１４２】
＜第６の実施形態＞
図２４、図２５は、本発明に係るフォトセンサアレイに適用されるダブルゲート型フォトセンサのさらに他の構成例を示す概略構成図であり、図２４は、本実施形態に係るダブルゲート型フォトセンサにおける半導体層の平面構成図であり、図２５は、本実施形態に係るダブルゲート型フォトセンサの概略断面図である。なお、図２４においては、便宜的に半導体層１１Ｊをハッチングで示す。ここで、上述した実施形態と同等の構成については、同一の符号を付して、その説明を簡略化する。
【０１４３】
上述した実施形態に示したダブルゲート型フォトセンサＰＳＥにおいては、１素子当たりに１つの半導体層１１Ｊを備えた構成を示したが、本実施形態においては、ダブルゲート型フォトセンサＰＳＦが、１素子当たりにフォトセンサ部となる半導体層を３個備え、各々の半導体層にチャネル領域を個別に設けた構成を有している。なお、以下に示す実施形態におけるダブルゲート型フォトセンサＰＳＦは、上述したダブルゲート型フォトセンサＰＳＡと同じ駆動方法によりフォトセンス機能を実現することができ、同等の作用効果を得ることができる。
【０１４４】
図２４、図２５に示すように、本実施形態に係るダブルゲート型フォトセンサＰＳＦは、可視光に対して透過性を示す絶縁性基板１９上に形成された単一のボトムゲート電極ＢＧと、ボトムゲート電極ＢＧ上および絶縁性基板１９上に設けられたボトムゲート絶縁膜１６と、ボトムゲート電極ＢＧに対向して設けられ、可視光が入射されると電子−正孔対を発生するアモルファスシリコン等からなり、チャネル長方向（ｙ方向）に並列に配置された３つの半導体層１１Ｋ、１１Ｌ、１１Ｍと、各々の半導体層１１Ｋ、１１Ｌ、１１Ｍ上に個別に設けられたブロック絶縁膜１４ｃ、１４ｄ、１４ｅと、半導体層１１Ｋの両端に、部分的にブロック絶縁膜１４ｃ上に延在するように設けられたｎ＋シリコン層１７ｃおよび１８ｅと、半導体層１１Ｌの両端に、部分的にブロック絶縁膜１４ｄ上に延在するように設けられたｎ＋シリコン層１７ｄおよび１８ｆと、半導体層１１Ｍの両端に、部分的にブロック絶縁膜１４ｅ上に延在するように設けられたｎ＋シリコン層１７ｅおよび１８ｇと、ｎ＋シリコン層１７ｃ上に設けられたソース電極１２ｃと、半導体層１１Ｋ、１１Ｌ間に跨り、ｎ＋シリコン層１８ｅ、１８ｆ上に延在するように設けられた単一のドレイン電極１３ａと、半導体層１１Ｌ、１１Ｍ間に跨り、ｎ＋シリコン層１７ｄ、１７ｅ上に延在するように設けられた単一のソース電極１２ｄと、ｎ＋シリコン層１８ｇ上に設けられたドレイン電極１３ｂと、ボトムゲート絶縁膜１６上、ブロック絶縁膜１４ｃ、１４ｄ、１４ｅ上、ソース電極１２ｃ、１２ｄ上およびドレイン電極１３ａ、１３ｂ上の全域を覆うように形成されたトップゲート絶縁膜１５と、半導体層１１Ｋ、１１Ｌ、１１Ｍに対向するトップゲート絶縁膜１５上に設けられた単一のトップゲート電極ＴＧと、トップゲート絶縁膜１５上およびトップゲート電極ＴＧ上の全域を覆うように設けられた保護絶縁膜２０と、から構成されている。
【０１４５】
すなわち、本実施形態に係るダブルゲート型フォトセンサＰＳＦは、半導体層１１Ｋを中心にして、ソース電極１２ｃ、ドレイン電極１３ａ、トップゲート電極ＴＧおよびボトムゲート電極ＢＧにより形成される第１のダブルゲート型フォトセンサと、半導体層１１Ｌを中心にして、ソース電極１２ｄ、ドレイン電極１３ａ、トップゲート電極ＴＧおよびボトムゲート電極ＢＧにより形成される第２のダブルゲート型フォトセンサと、半導体層１１Ｍを中心にして、ソース電極１２ｄ、ドレイン電極１３ｂ、トップゲート電極ＴＧおよびボトムゲート電極ＢＧにより形成される第３のダブルゲート型フォトセンサから構成され、これら第１乃至第３のダブルゲート型フォトセンサが絶縁性基板１９上に並列にｙ方向に配置された構成を有している。
【０１４６】
したがって、第１乃至第３のダブルゲート型フォトセンサを構成するトップゲート電極ＴＧとボトムゲート電極ＢＧを、各々共通電極により構成し、かつ、ソース電極１２ｃ、１２ｄを共通のソースラインＳＬから突出形成するとともに、ドレイン電極１３ａ、１３ｂを共通のドレインラインＤＬから突出形成した構成を有しているので、上述した実施形態と同様に、フォトセンサ部となる半導体層を１素子当たり３個備えたダブルゲート型フォトセンサＰＳＦを、上述した駆動制御方法を適用して良好に動作させることができる。
【０１４７】
また、このような構成を有するダブルゲート型フォトセンサＰＳＦにおいては、図２４に示すように、半導体層１１Ｋのチャネル領域が、隣接する二辺がチャネル長Ｌ３およびチャネル幅Ｗ１で定義される矩形状の領域に設定され、半導体層１１Ｌのチャネル領域が、隣接する二辺がチャネル長Ｌ４およびチャネル幅Ｗ１で定義される矩形状の領域に設定され、半導体層１１Ｍのチャネル領域が、隣接する二辺がチャネル長Ｌ５およびチャネル幅Ｗ１で定義される矩形状の領域に設定されている。
【０１４８】
また、ソース電極１２ｃ、１２ｄは、図２４に示すように、共通のソースラインＳＬから半導体層１１Ｋ、１１Ｌ、１１Ｍに設定されるチャネル領域のチャネル幅方向（ｘ方向）に沿って、ドレインラインＤＬ側に櫛歯状に突出して形成され、また、ドレイン電極１３ａ、１３ｂは、ソースラインＳＬに対向する共通のドレインラインＤＬから半導体層１１Ｋ、１１Ｌ、１１Ｍに設定されるチャネル領域のチャネル幅方向（ｘ方向）に沿って、ソースラインＳＬ側に櫛歯状に突出して形成されている。すなわち、ソース電極１２ｃ、１２ｄおよびドレイン電極１３ａ、１３ｂは、それぞれ個別の第１乃至第３のチャネル領域（または、ブロック絶縁膜１４ｃ、１４ｄ、１４ｅ）を挟んで対向するように相互に組み込み形成されている。なお、これらのソース電極１２ｃ、１２ｄおよびドレイン電極１３ａ、１３ｂは、上述した実施形態と同様に、励起光に対して遮光性を示す材質により形成されている。
【０１４９】
したがって、本実施形態に係るダブルゲート型フォトセンサＰＳＦに流れるドレイン電流Ｉdsは、上記（５）式で表され、半導体層１１Ｋ、１１Ｌ、１１Ｍに設定されるチャネル領域の（チャネル幅）／（チャネル長）比の総和に依存するので、チャネル領域を値（Ｗ１／Ｌ３＋Ｗ１／Ｌ４＋Ｗ１／Ｌ５）が大きくなるように適切な形状に設計することにより、ダブルゲート型フォトセンサＰＳＥのドレイン電流Ｉdsを増大してトランジスタ特性を向上させることができる。
【０１５０】
一方、このようなダブルゲート型フォトセンサＰＳＦにおいては、上述した実施形態に係るダブルゲート型フォトセンサＰＳＥの場合と同様に、図２１に示したように、上記第１のダブルゲート型フォトセンサにおけるキャリア発生領域（入射有効領域）Ｉp３は、短辺の長さがＫ３、長辺の長さがＷ１の略長方形状の領域に設定され、第２のダブルゲート型フォトセンサおけるキャリア発生領域（入射有効領域）Ｉp４は、短辺の長さがＫ４、長辺の長さがＷ１の略長方形状の領域に設定され、また、第３のダブルゲート型フォトセンサおけるキャリア発生領域（入射有効領域）Ｉp５は、短辺の長さがＫ５、長辺の長さがＷ１の略長方形状の領域に設定される。
【０１５１】
したがって、入射有効領域Ｉp３〜Ｉp５が、互いにチャネル長方向（ｙ方向）に離間して並列に配置されているので、１つのダブルゲート型フォトセンサＰＳＦの検知可能領域は、各入射有効領域Ｉp３〜Ｉp５における検知可能領域Ｅp３〜Ｅp５を合成した領域Ｅpt3となるので、図２２に示したように、検知可能領域Ｅpt3の広がりをより正方化して、受光感度のバランスをより一層均一にすることができる。
【０１５２】
なお、上述した各実施形態においては、ダブルゲート型フォトセンサＰＳＡ〜ＰＳＦとして、半導体層（あるいは、ダブルゲート型フォトセンサ）を１〜４個配置し、ドレイン電流が流れるチャネル領域を２〜４個設け、かつ、キャリア発生領域Ｉｐを２〜４個設け、さらに、キャリア発生領域Ｉｐをチャネル長方向に並列に配置した構成を示したが、本発明は、この形態に限定されるものではない。したがって、連続配置する半導体層、あるいは、チャネル領域およびキャリヤ発生領域の数および形状を適宜設定することにより、受光感度およびその分布範囲のバランスを任意に設定することができる。
【０１５３】
この場合、ダブルゲート型フォトセンサＰＳＡ〜ＰＳＦをマトリクス状に配置してフォトセンサアレイ１００、２００、３００を構成し、２次元画像の読取装置に適用した場合、マトリクスの格子内部の素子間領域Ｒｐを通して、絶縁性基板（ガラス基板）１９の背面側に配置された面光源３０（図１３参照）からの光が被写体に照射されるので、被写体への照射光量が十分に確保されるように素子間領域Ｒｐを設定した上で、フォトセンサ部となるダブルゲート型フォトセンサの形成領域に連続配置される半導体層（ダブルゲート型フォトセンサ）の個数を任意に設定する必要がある。
【０１５４】
次に、本発明に係るフォトセンサアレイの他の構成例について、図面を参照して説明する。
図２６は、本発明に係るフォトセンサアレイの他の構成例を示す概略構成図である。なお、図２６においては、便宜的にソースラインＳＬ（ソース電極）およびドレインラインＤＬ（ドレイン電極）をハッチングで示す。
上述した各実施形態においては、ダブルゲート型フォトセンサを直交するｘ、ｙの２方向にマトリクス状に配置したフォトセンサアレイ（図７、図２３）を示したが、本実施形態に係るフォトセンサアレイ４００は、図２６に示すように、ダブルゲート型フォトセンサＰＳＧを有し、各ダブルゲート型フォトセンサＰＳＧが、２次元平面に連続して設定された一辺がＰsaの正三角形の各頂点位置に配置された、いわゆる、デルタ配列構造を有している。
【０１５５】
ここで、本実施形態に係るフォトセンサアレイ４００と、上述した図７に示したフォトセンサアレイ１００におけるダブルゲート型フォトセンサＰＳＡの配置と対比する。
フォトセンサアレイ１００におけるダブルゲート型フォトセンサＰＳＡは、ｘ、ｙの直交する２方向にのみ、均等な寸法Ｐspだけ離間するように配置されているため、ｘ、ｙ方向に対して斜め方向の角度θ（０°、９０°、１８０°、２７０°以外の適当な角度；たとえば、４５°や６０°方向）においては、ダブルゲート型フォトセンサＰＳ相互のピッチがｘ、ｙ方向に対して増大して不均一となり（たとえば、互いにｘ方向またはｙ方向に対し４５°の角度で斜めに配置されるダブルゲート型フォトセンサＰＳ間の距離はピッチＰspの√２倍）、斜め方向にずれて載置された被写体に対する読み取り精度が、載置状態がずれていない正規の被写体の読み取り精度と同程度の均一性かつ高精度を実現することが困難になるという問題を有していた。
【０１５６】
これに対して、本実施形態に係るフォトセンサアレイ４００においては、２次元平面に連続して設定された各正三角形の各頂点位置にフォトセンサ部となるダブルゲート型フォトセンサＰＳＧが配置されているので、ｘ方向にピッチＰsaで均等にダブルゲート型フォトセンサＰＳＧが配置されるとともに、角度θが６０°、１２０°、２４０°、３００°の方向にも、ピッチＰsaで均等にダブルゲート型フォトセンサＰＳＧが配置されるので、被写体の載置状態（角度）が６０°、１２０°、２４０°、３００°にずれた場合であっても、概ね０°のときと同程度の精度で読取動作を行うことができる。
【０１５７】
したがって、２次元平面上に配置される全てのダブルゲート型フォトセンサＰＳＧが、略全周方向に対して等間隔なピッチＰsaで配置されることになるので、読み取り対象となる２次元画像（被写体）がｘ、ｙ方向に対して斜めに載置された場合であっても、画像読み取り時の歪みを抑制しつつ、高い読み取り精度で正確に読み取ることができる。
また、各ダブルゲート型フォトセンサＰＳＧがデルタ配列されているので、ｘ方向のピッチＰsaを図７に示したフォトセンサ部のピッチＰspと同等に設定した場合、ｙ方向のピッチＰsbは、次式により表される。
Ｐsb＝Ｐsa×sin６０° （７）
【０１５８】
このように、本実施形態に係るフォトセンサアレイ４００おいては、上述した実施形態（図７）に比較して、ｙ方向のピッチＰsbが、ｘ方向のピッチＰsa（＝Ｐsp）よりも短くなるため、フォトセンサアレイ１００における平面領域Ｍｐを基準にすると、ｙ方向に縮小された平面領域Ｍｃで、同数のダブルゲート型フォトセンサＰＳｃを配置することができ、２次元画像の読取装置の小型化を図ることができる。これは換言すれば、フォトセンサアレイ４００は、フォトセンサアレイ１００と同等の平面領域Ｍｐに、１／sin６０°倍（≒１．１５倍）の数のダブルゲート型フォトセンサＰＳｃを配置することができ、センサ素子の高密度化を図ることができる。
【０１５９】
なお、図２６に示したフォトセンサアレイ４００においては、ダブルゲート型フォトセンサＰＳＧとして、図１に示したような半導体層（または、キャリヤ発生領域）を２個備えたダブルゲート型フォトセンサＰＳＡと同等の構成を示したが、本発明は、これに限定されるものではない。したがって、他の実施形態に示したダブルゲート型フォトセンサＰＳＢ〜ＰＳＦを適用してもよく、さらに他の構成を有するダブルゲート型フォトセンサを適用してもよいことはいうまでもない。
【０１６０】
以上説明したダブルゲート型フォトセンサおよびフォトセンサアレイを、図１３に示したような２次元画像の読取装置（図では、指紋読取装置）に適用することにより、フォトセンサアレイのガラス基板側に設けられた面光源３０から、素子間領域の透明な絶縁膜を透過して、指ＦＮ等の被写体に照射された光の反射光ｈνが、マトリクス状に配置された各ダブルゲート型フォトセンサＰＳＡに入射され、上述したように、読み取り時の歪みを低減しつつ、高精度、かつ、短時間で被写体の画像情報（明暗情報）の読み取りを実行することができる。
また、上述したように、フォトセンサアレイにおける受光感度を大幅に向上することができるので、相対的に面光源３０の照度を低減することができ、読取装置の消費電力を削減することができる。
【０１６１】
また、以上説明したダブルゲート型フォトセンサアレイ１００、２００、３００、４００においては、同一行におけるトップゲートラインが、隣接するダブルゲート型フォトセンサ間で互いに平面的に複数本（たとえば、２本のトップゲートラインＴＧＬａ、ＴＧＬｂ）に分岐して、かつ、均等な位置関係かつ略同等の配線幅で平行に延在するように形成され、さらに、ダブルゲート型フォトセンサの略中央を接続して延伸するボトムゲートラインＢＧＬに対して、列方向の上下に略対称な位置関係で配置形成されている。
【０１６２】
このような構成により、トップゲート電極ＴＧ間が実質的に２本（複数本）の配線層により接続されることになるので、配線断面積を増加させて、抵抗率の高いＩＴＯにより形成されたトップゲートラインＴＧＬａ、ＴＧＬｂの配線抵抗を低減し、読み取り動作信号の伝搬遅延を抑制することができ、一層良好な画像の読み取り動作を実現することができる。
【０１６３】
また、積層構造を有するダブルゲート型フォトセンサの比較的上層に形成されるトップゲートラインを、複数の配線層（１０１ａ、ＴＧＬｂ）により形成することができるので、積層構造に伴う段差やフォトリソグラフィー工程におけるパーティクルに起因して、特定の配線層に断線が生じた場合であっても、断線を生じていない残りの配線層によりトップゲート電極ＴＧ相互を電気的に接続することができ、読み取り動作信号の伝搬を補償して、信頼性の高いフォトセンサアレイを提供することができる。
【０１６４】
【発明の効果】
請求項１、６または１２記載の発明によれば、単一の半導体層もしくは複数の半導体層に、ソース、ドレイン電極間の励起光が入射され、キャリアが生成されるキャリア発生領域を複数設けることにより、光電変換素子の検知可能領域の広がりを、複数のキャリヤ発生領域毎の検知可能領域を合成した範囲に設定することができる。
【０１６５】
したがって、ドレイン電流が流れるチャネル領域のＷ／Ｌ比を適切な値に設定して、任意の位置に配置することができるので、励起光の入射量が微量な場合であっても、十分ドレイン電流（ソース−ドレイン電流）を流して良好な受光感度（高いトランジスタ感度）を実現しつつ、検知可能領域の広がりの特定方向への偏りを改善して、歪みを抑制した良好な画像情報の読み取り動作を実現することができる。
【０１６６】
上記光電変換素子は、複数のキャリア発生領域が、チャネル領域のチャネル長方向もしくはチャネル幅方向に並んで配置されるものであってもよい。
このような構成によれば、キャリア発生領域毎の検知可能領域を合成した範囲をより正方化することができ、受光感度の分布範囲のバランスを一層改善することができる。
【０１６７】
また、上記光電変換素子は、ソース電極は、互いに接続され、ドレイン電極は、互いに接続されているものであってもよく、さらに、ソース電極またはドレイン電極は、複数のキャリア発生領域のうち、隣接するキャリア発生領域に設けられたソース電極またはドレイン電極と共通に形成されているものであってもよい。
【０１６８】
このような構成によれば、ソース電極またはドレイン電極を、各々共通のソースラインまたはドレインラインから櫛歯状に突出する形状に形成することができ、さらに、隣接するキャリア発生領域に設けられるソース電極同士またはドレイン電極同士を共通の電極層により形成することができるので、複数のキャリア発生領域または複数の半導体層を、チャネル領域のチャネル長方向またはチャネル幅方向に配置する場合であっても、光電変換素子の構成を十分に小型化することができる。
【０１６９】
また、請求項１７〜１９記載の発明によれば、単一もしくは複数の半導体層が複数のチャネル領域を有し、複数のチャネル領域を所定の位置に配置することにより、光電変換素子の検知可能領域の広がりの方向性をより均一にすることができる。
【０１７０】
請求項２０、２７または３５記載の発明によれば、基板上に規則的に配置される光電変換素子が、単一の半導体層もしくは複数の半導体層にキャリア発生領域を複数設けた構成を有しているので、ドレイン電流が流れるチャネル領域のＷ／Ｌ比を適切な値に設定して、任意の位置に配置することにより、十分ドレイン電流を流して良好な受光感度を実現しつつ、検知可能領域の広がりの特定方向への偏りを改善して、歪みを抑制した良好な画像情報の読み取り動作を実現することができる。
【０１７１】
上記フォトセンサアレイに適用される光電変換素子は、複数のキャリア発生領域が、チャネル領域のチャネル長方向もしくはチャネル幅方向に並んで配置されるものであってもよい。
このような構成によれば、キャリア発生領域毎の検知可能領域を合成した範囲をより正方化することができ、フォトセンサアレイにおける受光感度の分布範囲のバランスを一層改善して、歪みを抑制した良好な画像情報の読み取り動作を実現することができる。
【０１７２】
また、上記フォトセンサアレイに適用される光電変換素子は、ソース電極は、互いに接続され、ドレイン電極は、互いに接続されているものであってもよく、さらに、ソース電極またはドレイン電極は、複数のキャリア発生領域のうち、隣接するキャリア発生領域に設けられたソース電極またはドレイン電極と共通に形成されているものであってもよい。
【０１７３】
このような構成によれば、ソース電極またはドレイン電極を、各々共通のソースラインまたはドレインラインから櫛歯状に突出する形状に形成することができ、さらに、隣接するキャリア発生領域に設けられるソース電極同士またはドレイン電極同士を共通の電極層により形成することができるので、複数のキャリア発生領域または複数の半導体層を、チャネル領域のチャネル長方向またはチャネル幅方向に配置する場合であっても、光電変換素子の構成を微細化することができ、フォトセンサアレイを十分小型化、あるいは、画像情報の読取解像度の向上を図ることができる。
【０１７４】
また、上記フォトセンサアレイにおいては、複数の光電変換素子同士を接続する第１ゲートラインが、励起光に対して透過性を示すとともに、光電変換素子に対して、それぞれ対称な位置に配置された平行する複数の配線層により構成された領域を有するものであってもよい。
このような構成によれば、第１ゲートラインが、光電変換素子に対して複数の配線層により対称な位置関係で配置されているので、各光電変換素子の受光感度の分布範囲のバランスを均等になるように設定することができるとともに、ゲートラインの配線断面積を実質的に増大させて配線抵抗を下げて、信号の伝搬遅延を抑制することができ、良好な画像情報の読み取り動作を行うことができる。
【０１７５】
さらに、上記フォトセンサアレイにおいて、複数の光電変換素子が、デルタ配列されていれば、２次元的に隣接して配置された光電変換素子間の距離を、略全周にわたってより均等にすることができるので、被写体の載置角度（方向）に応じて異なる受光感度のバラツキを抑制して、被写体の載置角度に関わらず、良好な画像情報の読み取り動作を行うことができる。
【０１７６】
請求項４２、４３または４４記載の２次元画像の読取装置によれば、複数のキャリア発生領域を任意の位置に配置することにより検知可能領域の偏りを改善した光電変換素子を、第１ゲートドライバ並びに第２ゲートドライバにより任意に選択し、各光電変換素子において変位されたドレインラインの電圧をスイッチにより読み取ることができるので、高い受光感度を実現しつつ、歪みを抑制した良好な２次元画像を読み取ることができる。
【図面の簡単な説明】
【図１】本発明に係るダブルゲート型フォトセンサの第１の実施形態を示す概略構成図である。
【図２】第１の実施形態に係るダブルゲート型フォトセンサに適用される半導体層の平面構成を示す概略図である。
【図３】第１の実施形態に係るダブルゲート型フォトセンサに適用されるブロック絶縁膜の平面構成を示す概略図である。
【図４】第１の実施形態に係るダブルゲート型フォトセンサに適用されるｎ＋シリコン層の平面構成を示す概略図である。
【図５】第１の実施形態に係るダブルゲート型フォトセンサにおける入射有効領域（キャリヤ発生領域）を示す概略図である。
【図６】第１の実施形態に係る本実施形態に係るダブルゲート型フォトセンサにおける励起光の検知可能領域の広がりを示す概略図である。
【図７】第１の実施形態に係るダブルゲート型フォトセンサをマトリクス状に配置したフォトセンサアレイの平面構成図である。
【図８】本発明に係るフォトセンサアレイの配線構造を、従来構造のダブルゲート型フォトセンサを備えたフォトセンサアレイに適用した構成例を示す平面構成図である。
【図９】本発明に係るフォトセンサアレイを備えたフォトセンサシステムの概略構成図である。
【図１０】図９に示したフォトセンサシステムの駆動制御方法の一例を示すタイミングチャートである。
【図１１】本発明に係るダブルゲート型フォトセンサの動作概念図である。
【図１２】本発明に係るフォトセンサシステムの出力電圧の光応答特性を示す図である。
【図１３】本発明に係るフォトセンサシステムにおける指の指紋の読取状態を示す要部断面図である。
【図１４】本発明に係るダブルゲート型フォトセンサの第２の実施形態を示す概略構成図である。
【図１５】本発明に係るダブルゲート型フォトセンサの第３の実施形態を示す概略構成図である。
【図１６】第３の実施形態に係るダブルゲート型フォトセンサにおける入射有効領域（キャリヤ発生領域）を示す概略図である。
【図１７】第３の実施形態に係るダブルゲート型フォトセンサにおける励起光の検知可能領域の広がりを示す概略図である。
【図１８】本発明に係るダブルゲート型フォトセンサの第４の実施形態を示す概略構成図である。
【図１９】本発明に係るダブルゲート型フォトセンサの第５の実施形態の半導体層を示す平面構成図である。
【図２０】本発明に係るダブルゲート型フォトセンサの第５の実施形態を示す概略断面図である。
【図２１】第５の実施形態に係るダブルゲート型フォトセンサにおける入射有効領域（キャリヤ発生領域）を示す概略図である。
【図２２】第５の実施形態に係るダブルゲート型フォトセンサにおける励起光の検知可能領域の広がりを示す概略図である。
【図２３】第５の実施形態に係るダブルゲート型フォトセンサをマトリクス状に配置したフォトセンサアレイの平面構成図である。
【図２４】本発明に係るダブルゲート型フォトセンサの第６の実施形態の半導体層を示す平面構成図である。
【図２５】本発明に係るダブルゲート型フォトセンサの第６の実施形態を示す概略断面図である。
【図２６】本発明に係るダブルゲート型フォトセンサをデルタ配列構造で配置したフォトセンサアレイの平面構成図である。
【図２７】従来技術におけるダブルゲート型フォトセンサをマトリクス状に配置したフォトセンサアレイの平面構成図である。
【図２８】従来技術におけるダブルゲート型フォトセンサの平面構成および断面構成を示す概略図である。
【図２９】従来技術におけるダブルゲート型フォトセンサにおける入射有効領域（キャリヤ発生領域）を示す概略図である。
【図３０】従来技術におけるダブルゲート型フォトセンサにおける励起光の検知可能領域の広がりを示す概略図である。
【符号の説明】
ＰＳＡ〜ＰＳＧ、ＰＳ ダブルゲート型フォトセンサ
１１、１１Ａ〜１１Ｍ 半導体層
１２ａ〜１２ｄ ソース電極
１３、１３ａ、１３ｂ ドレイン電極
１４ａ〜１４ｅ ブロック絶縁膜
１５ トップゲート絶縁膜
１６ ボトムゲート絶縁膜
１７ａ〜１７ｄ、１８、１８ａ〜１８ｇ ｎ＋シリコン層
１９ 絶縁性基板
２０ 保護絶縁膜
ＴＧ トップゲート電極
ＢＧ ボトムゲート電極
ＴＧＬａ、ＴＧＬｂ トップゲートライン
ＢＧＬ ボトムゲートライン
ＳＬ ソースライン
ＤＬ ドレインライン
１００〜４００ フォトセンサアレイ
Claims (44)
- 励起光が入射されることにより、キャリアを生成する複数のキャリア発生領域を有する単一の半導体層と、
前記複数のキャリア発生領域の各々に、それぞれ設けられたソース、ドレイン電極と、
前記半導体層の上方に設けられた第１ゲート電極と、
前記半導体層の下方に設けられた第２ゲート電極と、
を備えることを特徴とする光電変換素子。 - 前記単一の半導体層は、前記複数のキャリア発生領域で発生されるキャリアに応じてドレイン電流が流れる複数のチャネル領域を有していることを特徴とする請求項１記載の光電変換素子。
- 前記複数のキャリア発生領域は、前記複数のチャネル領域のチャネル長方向に並んで配置されていることを特徴とする請求項２記載の光電変換素子。
- 前記ソース電極は、互いに接続され、前記ドレイン電極は、互いに接続されていることを特徴とする請求項１乃至３のいずれかに記載の光電変換素子。
- 前記ソース電極または前記ドレイン電極は、前記複数のキャリア発生領域のうち、隣接する前記キャリア発生領域に設けられた前記ソース電極または前記ドレイン電極と共通に形成されていることを特徴とする請求項１乃至４のいずれかに記載の光電変換素子。
- 励起光が入射されることにより、キャリアを生成するキャリア発生領域をそれぞれ有する複数の半導体層と、
前記複数の半導体層の各々に、それぞれ設けられたソース、ドレイン電極と、
前記複数の半導体層の上方に設けられた第１ゲート電極と、
前記複数の半導体層の下方に設けられた第２ゲート電極と、
を備えることを特徴とする光電変換素子。 - 前記複数の半導体層の各々は、前記キャリア発生領域で発生されるキャリアに応じてドレイン電流が流れるチャネル領域を有していることを特徴とする請求項６記載の光電変換素子。
- 前記複数の半導体層は、前記チャネル領域のチャネル長方向に並んで配置されていることを特徴とする請求項７記載の光電変換素子。
- 前記複数の半導体層は、前記チャネル領域のチャネル幅方向に並んで配置されていることを特徴とする請求項７または８記載の光電変換素子。
- 前記ソース電極は、互いに接続され、前記ドレイン電極は、互いに接続されていることを特徴とする請求項６乃至９のいずれかに記載の光電変換素子。
- 前記ソース電極または前記ドレイン電極は、前記複数の半導体層のうち、隣接する前記半導体層に跨って形成されていることを特徴とする請求項６乃至１０のいずれかに記載の光電変換素子。
- 励起光が入射されることにより、キャリアを生成する複数のキャリア発生領域をそれぞれ有する複数の半導体層と、
前記複数の半導体層の前記複数のキャリア発生領域の各々に、それぞれ設けられたソース、ドレイン電極と、
前記複数の半導体層の上方に設けられた第１ゲート電極と、
前記複数の半導体層の下方に設けられた第２ゲート電極と、
を備えることを特徴とする光電変換素子。 - 前記複数の半導体層の各々は、前記複数のキャリア発生領域で発生されるキャリアに応じてドレイン電流が流れる複数のチャネル領域を有していることを特徴とする請求項１２記載の光電変換素子。
- 前記複数の半導体層は、前記複数のチャネル領域のチャネル幅方向に並んで配置されていることを特徴とする請求項１３記載の光電変換素子。
- 前記ソース電極は、互いに接続され、前記ドレイン電極は、互いに接続されていることを特徴とする請求項１２乃至１４のいずれかに記載の光電変換素子。
- 前記ソース電極または前記ドレイン電極は、前記複数のキャリア発生領域のうち、隣接する前記キャリア発生領域に設けられた前記ソース電極または前記ドレイン電極と共通に形成されていることを特徴とする請求項１２乃至１５のいずれかに記載の光電変換素子。
- 励起光が入射されることにより、ドレイン電流が流れる複数のチャネル領域を有する単一の半導体層と、
前記複数のチャネル領域の各々に、それぞれ設けられたソース、ドレイン電極と、
前記半導体層の上方に設けられた第１ゲート電極と、
前記半導体層の下方に設けられた第２ゲート電極と、
を備えることを特徴とする光電変換素子。 - 励起光が入射されることにより、ドレイン電流が流れるチャネル領域をそれぞれ有する複数の半導体層と、
前記複数の半導体層の各々に、それぞれ設けられたソース、ドレイン電極と、
前記複数の半導体層の上方に設けられた第１ゲート電極と、
前記複数の半導体層の下方に設けられた第２ゲート電極と、
を備えることを特徴とする光電変換素子。 - 励起光が入射されることにより、ドレイン電流が流れる複数のチャネル領域をそれぞれ有する複数の半導体層と、
前記複数の半導体層の前記複数のチャネル領域の各々に、それぞれ設けられたソース、ドレイン電極と、
前記複数の半導体層の上方に設けられた第１ゲート電極と、
前記複数の半導体層の下方に設けられた第２ゲート電極と、
を備えることを特徴とする光電変換素子。 - 励起光が入射されることにより、キャリアを生成する複数のキャリア発生領域を有する単一の半導体層と、前記複数のキャリア発生領域の各々に、それぞれ設けられたソース、ドレイン電極と、前記半導体層の上方に設けられた第１ゲート電極と、前記半導体層の下方に設けられた第２ゲート電極と、を各々備える複数の光電変換素子と、
前記複数の光電変換素子の前記第１ゲート電極相互を接続する第１ゲートラインと、
前記複数の光電変換素子の前記第２ゲート電極相互を接続する第２ゲートラインと、
を有し、
前記複数の光電変換素子が、前記第１ゲートラインおよび前記第２ゲートラインを介して、基板上に規則的に配置されていることを特徴とするフォトセンサアレイ。 - 前記単一の半導体層は、前記複数のキャリア発生領域で発生されるキャリアに応じてドレイン電流が流れる複数のチャネル領域を有していることを特徴とする請求項２０記載のフォトセンサアレイ。
- 前記複数のキャリア発生領域は、前記複数のチャネル領域のチャネル長方向に並んで配置されていることを特徴とする請求項２１記載のフォトセンサアレイ。
- 前記ソース電極は、互いに接続され、前記ドレイン電極は、互いに接続されていることを特徴とする請求項２０乃至２２のいずれかに記載のフォトセンサアレイ。
- 前記ソース電極または前記ドレイン電極は、前記複数のキャリア発生領域のうち、隣接する前記キャリア発生領域に設けられた前記ソース電極または前記ドレイン電極と共通に形成されていることを特徴とする請求項２０乃至２３のいずれかに記載のフォトセンサアレイ。
- 前記第１ゲートラインは、前記励起光に対して透過性を示すとともに、前記複数の光電変換素子に対して、それぞれ対称な位置に配置された平行する複数の配線層により構成された領域を有することを特徴とする請求項２０乃至２４のいずれかに記載のフォトセンサアレイ。
- 前記複数の光電変換素子は、デルタ配列されていることを特徴とする請求項２０乃至２５のいずれかに記載のフォトセンサアレイ。
- 励起光が入射されることにより、キャリアを生成するキャリア発生領域をそれぞれ有する複数の半導体層と、前記複数の半導体層の各々に、それぞれ設けられたソース、ドレイン電極と、前記複数の半導体層の上方に設けられた第１ゲート電極と、前記複数の半導体層の下方に設けられた第２ゲート電極と、を各々備える複数の光電変換素子と、
前記複数の光電変換素子の前記第１ゲート電極相互を接続する第１ゲートラインと、
前記複数の光電変換素子の前記第２ゲート電極相互を接続する第２ゲートラインと、
を有し、
前記複数の光電変換素子が、前記第１ゲートラインおよび前記第２ゲートラインを介して、基板上に規則的に配置されていることを特徴とするフォトセンサアレイ。 - 前記複数の半導体層の各々は、前記キャリア発生領域で発生されるキャリアに応じてドレイン電流が流れるチャネル領域を有していることを特徴とする請求項２７記載のフォトセンサアレイ。
- 前記複数の半導体層は、前記チャネル領域のチャネル長方向に並んで配置されていることを特徴とする請求項２８記載のフォトセンサアレイ。
- 前記複数の半導体層は、前記チャネル領域のチャネル幅方向に並んで配置されていることを特徴とする請求項２８または２９記載のフォトセンサアレイ。
- 前記ソース電極は、互いに接続され、前記ドレイン電極は、互いに接続されていることを特徴とする請求項２７乃至３０のいずれかに記載のフォトセンサアレイ。
- 前記ソース電極または前記ドレイン電極は、前記複数の半導体層のうち、隣接する前記半導体層に跨って形成されていることを特徴とする請求項２７乃至３１のいずれかに記載のフォトセンサアレイ。
- 前記第１ゲートラインは、前記励起光に対して透過性を示すとともに、前記複数の光電変換素子に対して、それぞれ対称な位置に配置された平行する複数の配線層により構成された領域を有することを特徴とする請求項２７乃至３２のいずれかに記載のフォトセンサアレイ。
- 前記複数の光電変換素子は、デルタ配列されていることを特徴とする請求項２７乃至３３のいずれかに記載のフォトセンサアレイ。
- 励起光が入射されることにより、キャリアを生成する複数のキャリア発生領域をそれぞれ有する複数の半導体層と、前記複数の半導体層の前記複数のキャリア発生領域の各々に、それぞれ設けられたソース、ドレイン電極と、前記複数の半導体層の上方に設けられた第１ゲート電極と、前記複数の半導体層の下方に設けられた第２ゲート電極と、を各々備える複数の光電変換素子と、
前記複数の光電変換素子の前記第１ゲート電極相互を接続する第１ゲートラインと、
前記複数の光電変換素子の前記第２ゲート電極相互を接続する第２ゲートラインと、
を有し、
前記複数の光電変換素子が、前記第１ゲートラインおよび前記第２ゲートラインを介して、基板上に規則的に配置されていることを特徴とするフォトセンサアレイ。 - 前記複数の半導体層の各々は、前記複数のキャリア発生領域で発生されるキャリアに応じてドレイン電流が流れる複数のチャネル領域を有していることを特徴とする請求項３５記載のフォトセンサアレイ。
- 前記複数の半導体層は、前記複数のチャネル領域のチャネル幅方向に並んで配置されていることを特徴とする請求項３６記載のフォトセンサアレイ。
- 前記ソース電極は、互いに接続され、前記ドレイン電極は、互いに接続されていることを特徴とする請求項３５乃至３７のいずれかに記載のフォトセンサアレイ。
- 前記ソース電極または前記ドレイン電極は、前記複数のキャリア発 生領域のうち、隣接する前記キャリア発生領域に設けられた前記ソース電極または前記ドレイン電極と共通に形成されていることを特徴とする請求項３５乃至３８のいずれかに記載のフォトセンサアレイ。
- 前記第１ゲートラインは、前記励起光に対して透過性を示すとともに、前記複数の光電変換素子に対して、それぞれ対称な位置に配置された平行する複数の配線層により構成された領域を有することを特徴とする請求項３５乃至３９のいずれかに記載のフォトセンサアレイ。
- 前記複数の光電変換素子は、デルタ配列されていることを特徴とする請求項３５乃至４０のいずれかに記載のフォトセンサアレイ。
- 励起光が入射されることにより、キャリアを生成する複数のキャリア発生領域を有する単一の半導体層と、前記複数のキャリア発生領域の各々に、それぞれ設けられたソース、ドレイン電極と、前記半導体層の上方に設けられた第１ゲート電極と、前記半導体層の下方に設けられた第２ゲート電極と、を各々備える複数の光電変換素子と、
前記複数の光電変換素子の前記第１ゲート電極相互を接続する第１ゲートラインと、
前記複数の光電変換素子の前記第２ゲート電極相互を接続する第２ゲートラインと、
前記複数の光電変換素子の前記ドレイン電極相互を接続するドレインラインと、
前記第１ゲートラインに接続された第１ゲートドライバと、
前記第２ゲートラインに接続された第２ゲートドライバと、
前記ドレインラインに接続され、前記光電変換素子への励起光の入射に応じて変位される電圧を読み取るスイッチと、
を有することを特徴とする２次元画像の読取装置。 - 励起光が入射されることにより、キャリアを生成するキャリア発生領域をそれぞれ有する複数の半導体層と、前記複数の半導体層の各々に、それぞれ設けられたソース、ドレイン電極と、前記複数の半導体層の上方に設けられた第１ゲート電極と、前記複数の半導体層の下方に設けられた第２ゲート電極と、を各々備える複数の光電変換素子と、
前記複数の光電変換素子の前記第１ゲート電極相互を接続する第１ゲートラインと、
前記複数の光電変換素子の前記第２ゲート電極相互を接続する第２ゲートラインと、
前記複数の光電変換素子の前記ドレイン電極相互を接続するドレインラインと、
前記第１ゲートラインに接続された第１ゲートドライバと、
前記第２ゲートラインに接続された第２ゲートドライバと、
前記ドレインラインに接続され、前記光電変換素子への励起光の入射に応じて変位される電圧を読み取るスイッチと、
を有することを特徴とする２次元画像の読取装置。 - 励起光が入射されることにより、キャリアを生成する複数のキャリア発生領域をそれぞれ有する複数の半導体層と、前記複数の半導体層の前記複数のキャリア発生領域の各々に、それぞれ設けられたソース、ドレイン電極と、前記複数の半導体層の上方に設けられた第１ゲート電極と、前記複数の半導体層の下方に設けられた第２ゲート電極と、を各々備える複数の光電変換素子と、
前記複数の光電変換素子の前記第１ゲート電極相互を接続する第１ゲートラインと、
前記複数の光電変換素子の前記第２ゲート電極相互を接続する第２ゲートラインと、
前記複数の光電変換素子の前記ドレイン電極相互を接続するドレインラインと、
前記第１ゲートラインに接続された第１ゲートドライバと、
前記第２ゲートラインに接続された第２ゲートドライバと、
前記ドレインラインに接続され、前記光電変換素子への励起光の入射に応じて変位される電圧を読み取るスイッチと、
を有することを特徴とする２次元画像の読取装置。
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