JP2001332716A - フォトセンサアレイおよびその製造方法 - Google Patents
フォトセンサアレイおよびその製造方法Info
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- JP2001332716A JP2001332716A JP2000152828A JP2000152828A JP2001332716A JP 2001332716 A JP2001332716 A JP 2001332716A JP 2000152828 A JP2000152828 A JP 2000152828A JP 2000152828 A JP2000152828 A JP 2000152828A JP 2001332716 A JP2001332716 A JP 2001332716A
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Abstract
(57)【要約】
【課題】 製造プロセスを削減しつつ、フォトセンサア
レイと周辺回路との接合性の改善、導電層の断線の抑制
を図ることができるフォトセンサアレイの構造と、その
製造方法を提供する。 【解決手段】 フォトセンサアレイ１００Ａは、アレイ
領域Ａａに形成されるボトムゲート電極２２、ソース、
ドレイン電極２７ａ、２７ｂおよびトップゲート電極２
９と同一の材質かつ同一の工程で、ボトムゲートパッド
部Ｐｂを構成するベースパッド２２ａ、第１および第２
のボトムパッド電極層２２ｂ、２２ｃ、また、ドレイン
パッド部Ｐｄを構成するベースパッド２７ｘ、第１のド
レインパッド電極層２７ｙ、また、トップゲートパッド
部Ｐｔを構成するベースパッド２９ａが各々積層形成さ
れた構成を有している。
レイと周辺回路との接合性の改善、導電層の断線の抑制
を図ることができるフォトセンサアレイの構造と、その
製造方法を提供する。 【解決手段】 フォトセンサアレイ１００Ａは、アレイ
領域Ａａに形成されるボトムゲート電極２２、ソース、
ドレイン電極２７ａ、２７ｂおよびトップゲート電極２
９と同一の材質かつ同一の工程で、ボトムゲートパッド
部Ｐｂを構成するベースパッド２２ａ、第１および第２
のボトムパッド電極層２２ｂ、２２ｃ、また、ドレイン
パッド部Ｐｄを構成するベースパッド２７ｘ、第１のド
レインパッド電極層２７ｙ、また、トップゲートパッド
部Ｐｔを構成するベースパッド２９ａが各々積層形成さ
れた構成を有している。
Description
【０００１】
【発明の属する技術分野】本発明は、フォトセンサアレ
イおよびその製造方法に関し、特に、共通の半導体層に
対して上方および下方に各々トップゲート電極およびボ
トムゲート電極を備えたダブルゲート構造を有する薄膜
トランジスタによる光電変換素子（フォトセンサ）を２
次元配列して構成されるフォトセンサアレイ、および、
その製造方法に関する。
イおよびその製造方法に関し、特に、共通の半導体層に
対して上方および下方に各々トップゲート電極およびボ
トムゲート電極を備えたダブルゲート構造を有する薄膜
トランジスタによる光電変換素子（フォトセンサ）を２
次元配列して構成されるフォトセンサアレイ、および、
その製造方法に関する。
【０００２】
【従来の技術】従来、印刷物や写真、あるいは、指紋等
の微細な凹凸の形状等を読み取る２次元画像の読取装置
として、光電変換素子（フォトセンサ）をマトリクス状
に配列して構成されるフォトセンサアレイを有する構造
のものがある。このようなフォトセンサアレイとして、
一般に、ＣＣＤ（Charge Coupled Device）等の固体撮
像デバイスが用いられている。
の微細な凹凸の形状等を読み取る２次元画像の読取装置
として、光電変換素子（フォトセンサ）をマトリクス状
に配列して構成されるフォトセンサアレイを有する構造
のものがある。このようなフォトセンサアレイとして、
一般に、ＣＣＤ（Charge Coupled Device）等の固体撮
像デバイスが用いられている。
【０００３】ＣＣＤは、周知の通り、フォトダイオード
やトランジスタ等のフォトセンサをマトリクス状に配列
した構成を有し、各フォトセンサの受光部に照射された
光量に対応して発生する電子−正孔対の量（電荷量）
を、水平走査回路および垂直走査回路により検出し、照
射光の輝度を検知している。このようなＣＣＤを用いた
フォトセンサシステムにおいては、走査された各フォト
センサを選択状態にするための選択トランジスタを個別
に設ける必要があるため、画素数が増大するにしたがっ
てシステム自体が大型化するという問題を有している。
やトランジスタ等のフォトセンサをマトリクス状に配列
した構成を有し、各フォトセンサの受光部に照射された
光量に対応して発生する電子−正孔対の量（電荷量）
を、水平走査回路および垂直走査回路により検出し、照
射光の輝度を検知している。このようなＣＣＤを用いた
フォトセンサシステムにおいては、走査された各フォト
センサを選択状態にするための選択トランジスタを個別
に設ける必要があるため、画素数が増大するにしたがっ
てシステム自体が大型化するという問題を有している。
【０００４】そこで、近年、このような問題を解決する
ための構成として、フォトセンサ自体にフォトセンス機
能と選択トランジスタ機能とを持たせた、いわゆる、ダ
ブルゲート構造を有する薄膜トランジスタ（以下、ダブ
ルゲート型フォトセンサという）を画像読取装置に適用
して、システムの小型化、および、画素の高密度化を図
る試みがなされている。
ための構成として、フォトセンサ自体にフォトセンス機
能と選択トランジスタ機能とを持たせた、いわゆる、ダ
ブルゲート構造を有する薄膜トランジスタ（以下、ダブ
ルゲート型フォトセンサという）を画像読取装置に適用
して、システムの小型化、および、画素の高密度化を図
る試みがなされている。
【０００５】このようなフォトセンサを用いた画像読取
装置は、概略、ガラス基板の一面側に、共通の半導体層
に対して上方（上層）および下方（下層）に各々トップ
ゲート電極およびボトムゲート電極を備えたダブルゲー
ト型フォトセンサをマトリクス状に形成して、フォトセ
ンサアレイを構成し、例えば、ガラス基板の背面側に設
けられた光源から照射光を照射して、フォトセンサアレ
イ上方の検知面に載置された指から指紋等の２次元画像
の画像パターンに応じた反射光を、ダブルゲート型フォ
トセンサにより明暗情報として検出し、２次元画像を読
み取るものである。
装置は、概略、ガラス基板の一面側に、共通の半導体層
に対して上方（上層）および下方（下層）に各々トップ
ゲート電極およびボトムゲート電極を備えたダブルゲー
ト型フォトセンサをマトリクス状に形成して、フォトセ
ンサアレイを構成し、例えば、ガラス基板の背面側に設
けられた光源から照射光を照射して、フォトセンサアレ
イ上方の検知面に載置された指から指紋等の２次元画像
の画像パターンに応じた反射光を、ダブルゲート型フォ
トセンサにより明暗情報として検出し、２次元画像を読
み取るものである。
【０００６】ここで、フォトセンサアレイによる画像の
読み取り動作は、リセットパルスの印加による初期化終
了時から読み出しパルスが印加されるまでの光蓄積期間
において、各ダブルゲート型フォトセンサ毎に蓄積され
るキャリヤ（正孔）の蓄積量に基づいて、明暗情報が検
出される。なお、ダブルゲート型フォトセンサ、およ
び、フォトセンサアレイの具体的な構成および動作につ
いては、後述する。
読み取り動作は、リセットパルスの印加による初期化終
了時から読み出しパルスが印加されるまでの光蓄積期間
において、各ダブルゲート型フォトセンサ毎に蓄積され
るキャリヤ（正孔）の蓄積量に基づいて、明暗情報が検
出される。なお、ダブルゲート型フォトセンサ、およ
び、フォトセンサアレイの具体的な構成および動作につ
いては、後述する。
【０００７】
【発明が解決しようとする課題】ところで、上述したよ
うな２次元画像の読取装置に適用されるフォトセンサシ
ステムにおいては、フォトセンサがマトリクス状に配列
されるアレイ領域の周囲にパッド部が配置され、このパ
ッド部を介して、フォトセンサアレイを駆動するための
ゲートドライバやドレインドライバ等の周辺回路に接続
されている。ここで、フォトセンサアレイを構成するダ
ブルゲート型フォトセンサは、上述したように、ガラス
基板上に設けられた共通の半導体層に対して上層および
下層に各々トップゲート電極およびボトムゲート電極を
備えた構成を有しているので、その断面構造は、必然的
に積層構造となるうえ、アレイ領域とパッド部における
断面構造を異ならせたり、個別の製造プロセスを適用す
ると、導電層および絶縁層の成膜、パターニング工程が
著しく増加し、製造コストの上昇、製造時間の増大を招
くという問題を有していた。
うな２次元画像の読取装置に適用されるフォトセンサシ
ステムにおいては、フォトセンサがマトリクス状に配列
されるアレイ領域の周囲にパッド部が配置され、このパ
ッド部を介して、フォトセンサアレイを駆動するための
ゲートドライバやドレインドライバ等の周辺回路に接続
されている。ここで、フォトセンサアレイを構成するダ
ブルゲート型フォトセンサは、上述したように、ガラス
基板上に設けられた共通の半導体層に対して上層および
下層に各々トップゲート電極およびボトムゲート電極を
備えた構成を有しているので、その断面構造は、必然的
に積層構造となるうえ、アレイ領域とパッド部における
断面構造を異ならせたり、個別の製造プロセスを適用す
ると、導電層および絶縁層の成膜、パターニング工程が
著しく増加し、製造コストの上昇、製造時間の増大を招
くという問題を有していた。
【０００８】また、フォトセンサアレイの積層構造にお
いて、比較的下層に形成される導電層と、比較的上層に
形成される導電層とでは、周辺回路との接続を行うパッ
ド部における段差に差異が生じ、周辺回路との接合性に
劣化を生じやすくなるという問題を有していた。さら
に、比較的上層に形成される導電層は、下層の導電層等
による段差の影響を受けやすくなり、断線の危険性が高
くなるという問題も有していた。
いて、比較的下層に形成される導電層と、比較的上層に
形成される導電層とでは、周辺回路との接続を行うパッ
ド部における段差に差異が生じ、周辺回路との接合性に
劣化を生じやすくなるという問題を有していた。さら
に、比較的上層に形成される導電層は、下層の導電層等
による段差の影響を受けやすくなり、断線の危険性が高
くなるという問題も有していた。
【０００９】そこで、本発明は、上述した問題点に鑑
み、製造プロセスを削減しつつ、フォトセンサアレイと
周辺回路との接合性の改善、導電層の断線の抑制を図る
ことができるフォトセンサアレイの構造と、その製造方
法を提供することを目的とする。
み、製造プロセスを削減しつつ、フォトセンサアレイと
周辺回路との接合性の改善、導電層の断線の抑制を図る
ことができるフォトセンサアレイの構造と、その製造方
法を提供することを目的とする。
【００１０】
【課題を解決するための手段】請求項１記載のフォトセ
ンサアレイは、励起光が入射される入射有効領域を有す
る半導体層と、前記半導体層の両端側にそれぞれ設けら
れたソース、ドレイン電極と、第１ゲート絶縁膜を介
し、前記半導体層の下方に設けられた第１ゲート電極
と、第２ゲート絶縁膜を介し、前記半導体層の上方に設
けられた第２ゲート電極と、を各々備え、所定方向に互
いに離間して配置された複数の光電変換素子と、前記複
数の光電変換素子の前記ドレイン電極または前記ソース
電極に共通に接続されたソース、ドレイン端子と、前記
複数の光電変換素子の前記第１ゲート電極に共通に接続
された第１ゲート端子と、前記複数の光電変換素子の前
記第２ゲート電極に共通に接続された第２ゲート端子
と、を有し、前記光電変換素子に設けられた前記第１ゲ
ート電極または前記第２ゲート電極のいずれか一方は、
第１の透明電極層により構成され、前記ソース端子又は
前記ドレイン端子又は前記第１ゲート端子は、少なくと
も前記第１の透明電極層を有して構成されていることを
特徴とする。
ンサアレイは、励起光が入射される入射有効領域を有す
る半導体層と、前記半導体層の両端側にそれぞれ設けら
れたソース、ドレイン電極と、第１ゲート絶縁膜を介
し、前記半導体層の下方に設けられた第１ゲート電極
と、第２ゲート絶縁膜を介し、前記半導体層の上方に設
けられた第２ゲート電極と、を各々備え、所定方向に互
いに離間して配置された複数の光電変換素子と、前記複
数の光電変換素子の前記ドレイン電極または前記ソース
電極に共通に接続されたソース、ドレイン端子と、前記
複数の光電変換素子の前記第１ゲート電極に共通に接続
された第１ゲート端子と、前記複数の光電変換素子の前
記第２ゲート電極に共通に接続された第２ゲート端子
と、を有し、前記光電変換素子に設けられた前記第１ゲ
ート電極または前記第２ゲート電極のいずれか一方は、
第１の透明電極層により構成され、前記ソース端子又は
前記ドレイン端子又は前記第１ゲート端子は、少なくと
も前記第１の透明電極層を有して構成されていることを
特徴とする。
【００１１】請求項１記載の発明によれば、ソース、ド
レイン端子、第１ゲート端子および第２ゲート端子のい
ずれかが、第１ゲート電極または前記第２ゲート電極を
構成する透明電極層を含む積層構造を有しているので、
各端子の構成を厚く形成することができるのでシート抵
抗を低くし、また端子の形状不良を抑制しつつ、周辺回
路との良好な電気的接続状態を実現することができる。
特に、透明電極層をＩＴＯとすると、ＩＴＯ以外の金属
端子に比べ周辺回路との接合性を向上することができ
る。
レイン端子、第１ゲート端子および第２ゲート端子のい
ずれかが、第１ゲート電極または前記第２ゲート電極を
構成する透明電極層を含む積層構造を有しているので、
各端子の構成を厚く形成することができるのでシート抵
抗を低くし、また端子の形状不良を抑制しつつ、周辺回
路との良好な電気的接続状態を実現することができる。
特に、透明電極層をＩＴＯとすると、ＩＴＯ以外の金属
端子に比べ周辺回路との接合性を向上することができ
る。
【００１２】また、請求項２または３記載の発明によれ
ば、ソース、ドレイン端子、第１ゲート端子および第２
ゲート端子のいずれかは、構成する積層構造のうち、少
なくとも最上層が、透明電極層により構成されているも
のであればよい。これにより、半導体層に対する励起光
の入射側に形成される電極層と同一の材料かつ同一の工
程を用いて、各端子を積層形成することができる。ここ
で、光電変換素子の最上層に形成される透明電極層に、
所定の電位（接地電位）を印加することにより、画像読
み取り時に被写体に帯電した電荷を放電することがで
き、光電変換素子の静電破壊や動作不良を防止すること
ができる。
ば、ソース、ドレイン端子、第１ゲート端子および第２
ゲート端子のいずれかは、構成する積層構造のうち、少
なくとも最上層が、透明電極層により構成されているも
のであればよい。これにより、半導体層に対する励起光
の入射側に形成される電極層と同一の材料かつ同一の工
程を用いて、各端子を積層形成することができる。ここ
で、光電変換素子の最上層に形成される透明電極層に、
所定の電位（接地電位）を印加することにより、画像読
み取り時に被写体に帯電した電荷を放電することがで
き、光電変換素子の静電破壊や動作不良を防止すること
ができる。
【００１３】また、少なくとも、ソース、ドレイン電
極、ソース、ドレイン端子およびソース、ドレイン配線
の下層に、半導体層が延在して設けられているものであ
ってもよく、これにより、各端子部の積層構造をより厚
く形成することができ、端子の形状不良を一層抑制し
て、周辺回路との接合性をさらに向上させることができ
るとともに、半導体層よりも上層に設けられる絶縁層や
第２ゲート電極等の導電層に生じる段差を緩和すること
ができ、絶縁特性や信号伝達特性の劣化等を抑制するこ
とができる。また、上記構成を有する複数の光電変換素
子は、各端子を介してドレインドライバ、第１ゲートド
ライバ及び第２ゲートドライバ等の所定の周辺回路に接
続されるので、良好な絶縁特性や信号伝達特性、接合性
を有するフォトセンサシステムを簡易な製造プロセスに
より抵抗することができる。
極、ソース、ドレイン端子およびソース、ドレイン配線
の下層に、半導体層が延在して設けられているものであ
ってもよく、これにより、各端子部の積層構造をより厚
く形成することができ、端子の形状不良を一層抑制し
て、周辺回路との接合性をさらに向上させることができ
るとともに、半導体層よりも上層に設けられる絶縁層や
第２ゲート電極等の導電層に生じる段差を緩和すること
ができ、絶縁特性や信号伝達特性の劣化等を抑制するこ
とができる。また、上記構成を有する複数の光電変換素
子は、各端子を介してドレインドライバ、第１ゲートド
ライバ及び第２ゲートドライバ等の所定の周辺回路に接
続されるので、良好な絶縁特性や信号伝達特性、接合性
を有するフォトセンサシステムを簡易な製造プロセスに
より抵抗することができる。
【００１４】また、請求項６記載の発明によれば、半導
体層のソース、ドレイン電極間の励起光が入射される有
効領域が、容易に所定の形状比率を満たすように構成す
ることが可能になり、光検知領域の偏りを改善するよう
に任意に配置することができる。したがって、半導体層
の入射有効領域を最適な形状比率になるように設定する
ことができるので、励起光の入射量が微量であっても十
分ソース−ドレイン電流を流すことができ、良好な受光
感度を実現することができる。請求項６記載のフォトセ
ンサアレイにおいて、複数の半導体層のソース電極は互
いに接続され、複数の半導体層のドレイン電極は互いに
接続されていてもよく、ソース電極又はドレイン電極
が、複数の半導体層のうち隣接する２つに跨って形成さ
れていてもよい。
体層のソース、ドレイン電極間の励起光が入射される有
効領域が、容易に所定の形状比率を満たすように構成す
ることが可能になり、光検知領域の偏りを改善するよう
に任意に配置することができる。したがって、半導体層
の入射有効領域を最適な形状比率になるように設定する
ことができるので、励起光の入射量が微量であっても十
分ソース−ドレイン電流を流すことができ、良好な受光
感度を実現することができる。請求項６記載のフォトセ
ンサアレイにおいて、複数の半導体層のソース電極は互
いに接続され、複数の半導体層のドレイン電極は互いに
接続されていてもよく、ソース電極又はドレイン電極
が、複数の半導体層のうち隣接する２つに跨って形成さ
れていてもよい。
【００１５】また、複数の光電変換素子の各々の複数の
半導体層が、半導体層のチャネル長方向に並んで配列さ
れていてもよい。さらに、複数の光電変換素子がデルタ
配列されていれば、２次元的に隣接する光電変換素子間
の距離をより均等にすることができるため、同じ被写体
をフォトセンサアレイに対し平面的に異なる角度で載置
したときの、方向に応じて異なる受光感度の不均一さに
よる光情報のずれを抑制することができるので、被写体
が載置する角度の制限が少なくて済み、一層の画像読み
取り特性に優れたフォトセンサアレイを実現することが
できる。
半導体層が、半導体層のチャネル長方向に並んで配列さ
れていてもよい。さらに、複数の光電変換素子がデルタ
配列されていれば、２次元的に隣接する光電変換素子間
の距離をより均等にすることができるため、同じ被写体
をフォトセンサアレイに対し平面的に異なる角度で載置
したときの、方向に応じて異なる受光感度の不均一さに
よる光情報のずれを抑制することができるので、被写体
が載置する角度の制限が少なくて済み、一層の画像読み
取り特性に優れたフォトセンサアレイを実現することが
できる。
【００１６】請求項１１記載のフォトセンサアレイの製
造方法は、絶縁性基板上に、第１ゲート電極と、第１ゲ
ート端子部に該第１ゲート電極と接続する第１ゲートベ
ースパッドと、を形成する工程と、少なくとも前記第１
ゲート電極上および前記第１ゲート端子部に、第１ゲー
ト絶縁膜を形成した後、前記第１ゲート電極の上方に所
定の形状を有し、励起光によりキャリアを生成する半導
体層を形成する工程と、前記第１ゲート端子部に前記第
１ゲートベースパッドを露出する第１開口部を形成する
工程と、前記半導体層の両端側にそれぞれ設けられたソ
ース、ドレイン電極と、ドレイン端子部に該ドレイン電
極と接続するドレインベースパッドと、前記第１開口部
を介して前記第１ゲート端子部に第１ゲート端子下層を
形成する工程と、少なくとも前記第１ゲート端子下層、
前記ソース、ドレイン電極および前記ドレイン端子部上
に、第２ゲート絶縁膜を形成した後、前記第１ゲート端
子下層および前記ドレインベースパッドを露出する第２
開口部を形成する工程と、前記半導体層の上方に所定の
形状を有する第２ゲート電極と、第２ゲート端子部に該
第２ゲート電極と接続する第２ゲートベースパッドと、
前記第２開口部を介して第１ゲート端子下層と接続する
第１ゲート端子上層又は前記ドレインベースパッドと接
続するドレイン端子上層と、を形成する工程と、を有し
ていることを特徴とする。
造方法は、絶縁性基板上に、第１ゲート電極と、第１ゲ
ート端子部に該第１ゲート電極と接続する第１ゲートベ
ースパッドと、を形成する工程と、少なくとも前記第１
ゲート電極上および前記第１ゲート端子部に、第１ゲー
ト絶縁膜を形成した後、前記第１ゲート電極の上方に所
定の形状を有し、励起光によりキャリアを生成する半導
体層を形成する工程と、前記第１ゲート端子部に前記第
１ゲートベースパッドを露出する第１開口部を形成する
工程と、前記半導体層の両端側にそれぞれ設けられたソ
ース、ドレイン電極と、ドレイン端子部に該ドレイン電
極と接続するドレインベースパッドと、前記第１開口部
を介して前記第１ゲート端子部に第１ゲート端子下層を
形成する工程と、少なくとも前記第１ゲート端子下層、
前記ソース、ドレイン電極および前記ドレイン端子部上
に、第２ゲート絶縁膜を形成した後、前記第１ゲート端
子下層および前記ドレインベースパッドを露出する第２
開口部を形成する工程と、前記半導体層の上方に所定の
形状を有する第２ゲート電極と、第２ゲート端子部に該
第２ゲート電極と接続する第２ゲートベースパッドと、
前記第２開口部を介して第１ゲート端子下層と接続する
第１ゲート端子上層又は前記ドレインベースパッドと接
続するドレイン端子上層と、を形成する工程と、を有し
ていることを特徴とする。
【００１７】請求項１１記載の発明によれば、フォトセ
ンサアレイを構成する光電変換素子の各導電層と同一の
材料かつ同一の工程で、第１ゲート端子、ドレイン端
子、のいずれかを構成する各電極層を積層形成している
ので、フォトセンサアレイ全体を共通する一連の製造プ
ロセスで各構成の形成や処理を行うことができ、製造プ
ロセスを削減して、製造コストの低減や製造時間の短縮
を図ることができるとともに、第１ゲート端子、ドレイ
ン端子、のいずれかを構成する各電極層を良好に厚くし
端子のシート抵抗を低くすることができる。
ンサアレイを構成する光電変換素子の各導電層と同一の
材料かつ同一の工程で、第１ゲート端子、ドレイン端
子、のいずれかを構成する各電極層を積層形成している
ので、フォトセンサアレイ全体を共通する一連の製造プ
ロセスで各構成の形成や処理を行うことができ、製造プ
ロセスを削減して、製造コストの低減や製造時間の短縮
を図ることができるとともに、第１ゲート端子、ドレイ
ン端子、のいずれかを構成する各電極層を良好に厚くし
端子のシート抵抗を低くすることができる。
【００１８】また、請求項１３記載の発明によれば、保
護絶縁膜上に、アース電極と、第１ゲート端子最上層又
はドレイン端子最上層又は第２ゲート端子上層と、を同
一の工程で形成するものであってもよい。これにより、
製造プロセスを増加することなく、被写体に帯電した電
荷による光電変換素子の静電破壊や動作不良を防止する
ことができるとともに、各端子の積層構造をより厚く形
成して周辺回路との接合性をより向上させることができ
る。また、ドレイン端子、第１ゲート端子および第２ゲ
ート端子を構成する積層構造のうち、少なくとも最上層
となる導電層が、透明電極層により構成されているもの
であればよい。これにより、半導体層に対する励起光の
入射側に形成される電極層と同一の材料かつ同一の工程
を用いて、製造プロセスを増加することなく、各端子を
積層形成することができる。
護絶縁膜上に、アース電極と、第１ゲート端子最上層又
はドレイン端子最上層又は第２ゲート端子上層と、を同
一の工程で形成するものであってもよい。これにより、
製造プロセスを増加することなく、被写体に帯電した電
荷による光電変換素子の静電破壊や動作不良を防止する
ことができるとともに、各端子の積層構造をより厚く形
成して周辺回路との接合性をより向上させることができ
る。また、ドレイン端子、第１ゲート端子および第２ゲ
ート端子を構成する積層構造のうち、少なくとも最上層
となる導電層が、透明電極層により構成されているもの
であればよい。これにより、半導体層に対する励起光の
入射側に形成される電極層と同一の材料かつ同一の工程
を用いて、製造プロセスを増加することなく、各端子を
積層形成することができる。
【００１９】また、少なくとも、ソース、ドレイン電
極、ソース、ドレイン端子およびソース、ドレイン配線
の下層に、半導体層が延在して設けられているものであ
ってもよく、これにより、各端子部の積層構造をより厚
く形成して低シート抵抗化し、端子の形状不良を一層抑
制し、周辺回路との接合性をさらに向上させることがで
きるとともに、半導体層よりも上層に設けられる絶縁層
や第２ゲート電極等の導電層に生じる段差を緩和して、
絶縁特性や信号伝達特性の劣化等を抑制することができ
るフォトセンサシステムを簡易な製造プロセスで提供す
ることができる。
極、ソース、ドレイン端子およびソース、ドレイン配線
の下層に、半導体層が延在して設けられているものであ
ってもよく、これにより、各端子部の積層構造をより厚
く形成して低シート抵抗化し、端子の形状不良を一層抑
制し、周辺回路との接合性をさらに向上させることがで
きるとともに、半導体層よりも上層に設けられる絶縁層
や第２ゲート電極等の導電層に生じる段差を緩和して、
絶縁特性や信号伝達特性の劣化等を抑制することができ
るフォトセンサシステムを簡易な製造プロセスで提供す
ることができる。
【００２０】
【発明の実施の形態】以下に、本発明に係るフォトセン
サアレイおよびその製造方法について、実施の形態を示
して詳しく説明する。まず、本発明に係るフォトセンサ
アレイに適用されるダブルゲート型フォトセンサについ
て、図面を参照して説明する。図１は、ダブルゲート型
フォトセンサの基本構造を示す概略断面図である。
サアレイおよびその製造方法について、実施の形態を示
して詳しく説明する。まず、本発明に係るフォトセンサ
アレイに適用されるダブルゲート型フォトセンサについ
て、図面を参照して説明する。図１は、ダブルゲート型
フォトセンサの基本構造を示す概略断面図である。
【００２１】図１（ａ）に示すように、ダブルゲート型
フォトセンサ１０は、励起光（ここでは、可視光）が入
射されると電子−正孔対が生成されるアモルファスシリ
コン等の半導体層（チャネル層）２４と、半導体層２４
の両端にそれぞれ設けられたｎ＋シリコンからなる不純
物層２６ａ、２６ｂと、不純物層２６ａ、２６ｂ上に形
成されたクロム、クロム合金、アルミ、アルミ合金等か
ら選択された可視光に対して不透明のドレイン電極２７
ａおよびソース電極２７ｂと、半導体層２４の上方（図
面上方）にブロック絶縁膜２５および上部（トップ）ゲ
ート絶縁膜２８を介して形成されたＩＴＯ（Indium-Tin
-Oxide：インジウム−スズ酸化物）等の透明導電膜から
なり、可視光に対して透過性を示すトップゲート電極２
９と、半導体層２４の下方（図面下方）に下部（ボト
ム）ゲート絶縁膜２３を介して形成されたクロム、クロ
ム合金、アルミ、アルミ合金等の可視光に対して不透明
なボトムゲート電極２２と、を有して構成されている。
フォトセンサ１０は、励起光（ここでは、可視光）が入
射されると電子−正孔対が生成されるアモルファスシリ
コン等の半導体層（チャネル層）２４と、半導体層２４
の両端にそれぞれ設けられたｎ＋シリコンからなる不純
物層２６ａ、２６ｂと、不純物層２６ａ、２６ｂ上に形
成されたクロム、クロム合金、アルミ、アルミ合金等か
ら選択された可視光に対して不透明のドレイン電極２７
ａおよびソース電極２７ｂと、半導体層２４の上方（図
面上方）にブロック絶縁膜２５および上部（トップ）ゲ
ート絶縁膜２８を介して形成されたＩＴＯ（Indium-Tin
-Oxide：インジウム−スズ酸化物）等の透明導電膜から
なり、可視光に対して透過性を示すトップゲート電極２
９と、半導体層２４の下方（図面下方）に下部（ボト
ム）ゲート絶縁膜２３を介して形成されたクロム、クロ
ム合金、アルミ、アルミ合金等の可視光に対して不透明
なボトムゲート電極２２と、を有して構成されている。
【００２２】なお、図１（ａ）において、トップゲート
電極２９、トップゲート絶縁膜２８、ボトムゲート絶縁
膜２３、および、トップゲート電極２９上に設けられる
保護絶縁膜３０は、いずれも半導体層２４を励起する可
視光に対して透過率の高い材質により構成され、一方、
ボトムゲート電極２２は、可視光の透過を遮断する材質
により構成されることにより、図面上方から入射する光
のみを検知する構造を有している。
電極２９、トップゲート絶縁膜２８、ボトムゲート絶縁
膜２３、および、トップゲート電極２９上に設けられる
保護絶縁膜３０は、いずれも半導体層２４を励起する可
視光に対して透過率の高い材質により構成され、一方、
ボトムゲート電極２２は、可視光の透過を遮断する材質
により構成されることにより、図面上方から入射する光
のみを検知する構造を有している。
【００２３】すなわち、ダブルゲート型フォトセンサ１
０は、半導体層２４を共通のチャネル領域として、半導
体層２４、ドレイン電極２７ａ、ソース電極２７ｂ、お
よびトップゲート電極２９により形成される上部ＭＯＳ
トランジスタと、半導体層２４、ドレイン電極２７ａ、
ソース電極２７ｂおよびボトムゲート電極２２により形
成される下部ＭＯＳトランジスタと、からなる２つのＭ
ＯＳトランジスタを組み合わせた構造が、ガラス基板等
の透明な絶縁性基板２１上に形成されている。そして、
このようなダブルゲート型フォトセンサ１０は、一般
に、図１（ｂ）に示すような等価回路により表される。
ここで、ＴＧはトップゲート端子、ＢＧはボトムゲート
端子、Ｓはソース端子、Ｄはドレイン端子である。
０は、半導体層２４を共通のチャネル領域として、半導
体層２４、ドレイン電極２７ａ、ソース電極２７ｂ、お
よびトップゲート電極２９により形成される上部ＭＯＳ
トランジスタと、半導体層２４、ドレイン電極２７ａ、
ソース電極２７ｂおよびボトムゲート電極２２により形
成される下部ＭＯＳトランジスタと、からなる２つのＭ
ＯＳトランジスタを組み合わせた構造が、ガラス基板等
の透明な絶縁性基板２１上に形成されている。そして、
このようなダブルゲート型フォトセンサ１０は、一般
に、図１（ｂ）に示すような等価回路により表される。
ここで、ＴＧはトップゲート端子、ＢＧはボトムゲート
端子、Ｓはソース端子、Ｄはドレイン端子である。
【００２４】次に、上述したダブルゲート型フォトセン
サを２次元配列して構成されるフォトセンサアレイを備
えたフォトセンサシステムについて、図面を参照して簡
単に説明する。図２は、ダブルゲート型フォトセンサを
２次元配列して構成されるフォトセンサアレイを備えた
フォトセンサシステムの概略構成図である。
サを２次元配列して構成されるフォトセンサアレイを備
えたフォトセンサシステムについて、図面を参照して簡
単に説明する。図２は、ダブルゲート型フォトセンサを
２次元配列して構成されるフォトセンサアレイを備えた
フォトセンサシステムの概略構成図である。
【００２５】図２に示すように、フォトセンサシステム
は、大別して、多数のダブルゲート型フォトセンサ１０
を、例えば、ｎ行×ｍ列のマトリクス状に配列したフォ
トセンサアレイ１００と、各ダブルゲート型フォトセン
サ１０のトップゲート端子ＴＧ（トップゲート電極２
９）およびボトムゲート端子ＢＧ（ボトムゲート電極２
２）を各々行方向に接続して伸延するトップゲートライ
ン１０１およびボトムゲートライン１０２と、各ダブル
ゲート型フォトセンサ１０のドレイン端子Ｄ（ドレイン
電極２７ａ）を列方向に接続したドレインライン１０３
と、ソース端子Ｓ（ソース電極２７ｂ）を列方向に接続
したソースライン１０４と、フォトセンサアレイ１００
の周辺部に配置され、トップゲートライン１０１に接続
されたトップゲートパッド群１１１、ボトムゲートライ
ン１０２に接続されたボトムゲートパッド群１２１、ド
レインライン１０３に接続されたドレインパッド群１３
１、ソースライン１０４に接続されたソースパッド群１
４１（ただし、個数は１以上）と、トップゲートパッド
群１１１を介して、トップゲートライン１０１に接続さ
れたトップゲートドライバ１１０と、ボトムゲートパッ
ド群１２１を介して、ボトムゲートライン１０２に接続
されたボトムゲートドライバ１２０と、ドレインパッド
群１３１を介して、ドレインライン１０３に接続された
コラムスイッチ１３２、プリチャージスイッチ１３３、
アンプ１３４からなるドレインドライバ（出力回路部）
１３０と、を有して構成されている。
は、大別して、多数のダブルゲート型フォトセンサ１０
を、例えば、ｎ行×ｍ列のマトリクス状に配列したフォ
トセンサアレイ１００と、各ダブルゲート型フォトセン
サ１０のトップゲート端子ＴＧ（トップゲート電極２
９）およびボトムゲート端子ＢＧ（ボトムゲート電極２
２）を各々行方向に接続して伸延するトップゲートライ
ン１０１およびボトムゲートライン１０２と、各ダブル
ゲート型フォトセンサ１０のドレイン端子Ｄ（ドレイン
電極２７ａ）を列方向に接続したドレインライン１０３
と、ソース端子Ｓ（ソース電極２７ｂ）を列方向に接続
したソースライン１０４と、フォトセンサアレイ１００
の周辺部に配置され、トップゲートライン１０１に接続
されたトップゲートパッド群１１１、ボトムゲートライ
ン１０２に接続されたボトムゲートパッド群１２１、ド
レインライン１０３に接続されたドレインパッド群１３
１、ソースライン１０４に接続されたソースパッド群１
４１（ただし、個数は１以上）と、トップゲートパッド
群１１１を介して、トップゲートライン１０１に接続さ
れたトップゲートドライバ１１０と、ボトムゲートパッ
ド群１２１を介して、ボトムゲートライン１０２に接続
されたボトムゲートドライバ１２０と、ドレインパッド
群１３１を介して、ドレインライン１０３に接続された
コラムスイッチ１３２、プリチャージスイッチ１３３、
アンプ１３４からなるドレインドライバ（出力回路部）
１３０と、を有して構成されている。
【００２６】ここで、トップゲートライン１０１は、ト
ップゲート電極２９とともに、ＩＴＯ等の透明導電膜で
一体的に形成され、ボトムゲートライン１０２、ドレイ
ンライン１０３並びにソースライン１０４は、それぞれ
ボトムゲート電極２２、ドレイン電極２７ａ、ソース電
極２７ｂと同一の励起光に不透明な材料で一体的に形成
されている。また、ソースライン１０４は、ソースパッ
ド群１４１を介して接地電位に接続されている。なお、
図２において、φtgおよびφbgは、それぞれリセットパ
ルスφＴ１、φＴ２、…φＴｉ、…φＴｎ、および、読
み出しパルスφＢ１、φＢ２、…φＢｉ、…φＢｎを生
成するための制御信号、φpgは、プリチャージ電圧Ｖpg
を印加するタイミングを制御するプリチャージ信号であ
る。
ップゲート電極２９とともに、ＩＴＯ等の透明導電膜で
一体的に形成され、ボトムゲートライン１０２、ドレイ
ンライン１０３並びにソースライン１０４は、それぞれ
ボトムゲート電極２２、ドレイン電極２７ａ、ソース電
極２７ｂと同一の励起光に不透明な材料で一体的に形成
されている。また、ソースライン１０４は、ソースパッ
ド群１４１を介して接地電位に接続されている。なお、
図２において、φtgおよびφbgは、それぞれリセットパ
ルスφＴ１、φＴ２、…φＴｉ、…φＴｎ、および、読
み出しパルスφＢ１、φＢ２、…φＢｉ、…φＢｎを生
成するための制御信号、φpgは、プリチャージ電圧Ｖpg
を印加するタイミングを制御するプリチャージ信号であ
る。
【００２７】このような構成において、トップゲートド
ライバ１１０からトップゲートライン１０１を介して、
トップゲート端子ＴＧに電圧を印加することにより、フ
ォトセンス機能が実現され、ボトムゲートドライバ１１
２からボトムゲートライン１０２を介して、ボトムゲー
ト端子ＢＧに電圧を印加し、ドレインライン１０３を介
して検出信号をトレインドライバ１３０に取り込んでシ
リアルデータ又はパラレルデータとして出力（Ｖout）
することにより、選択読み出し機能が実現される。
ライバ１１０からトップゲートライン１０１を介して、
トップゲート端子ＴＧに電圧を印加することにより、フ
ォトセンス機能が実現され、ボトムゲートドライバ１１
２からボトムゲートライン１０２を介して、ボトムゲー
ト端子ＢＧに電圧を印加し、ドレインライン１０３を介
して検出信号をトレインドライバ１３０に取り込んでシ
リアルデータ又はパラレルデータとして出力（Ｖout）
することにより、選択読み出し機能が実現される。
【００２８】次に、上述したフォトセンサシステムの駆
動制御方法について、図面を参照して説明する。図３
は、フォトセンサシステムの駆動制御方法の一例を示す
タイミングチャートであり、図４は、ダブルゲート型フ
ォトセンサの動作概念図であり、図５は、フォトセンサ
システムの出力電圧の光応答特性を示す図である。ここ
では、上述したダブルゲート型フォトセンサおよびフォ
トセンサシステムの構成（図１、図２）を適宜参照して
説明する。まず、リセット動作においては、図３、図４
（ａ）に示すように、ｉ番目の行のトップゲートライン
１０１にパルス電圧（リセットパルス；例えばＶtg＝＋
１５Ｖのハイレベル）φＴｉを印加して、各ダブルゲー
ト型フォトセンサ１０の半導体層２４、および、ブロッ
ク絶縁膜２５における半導体層２４との界面近傍に蓄積
されているキャリア（ここでは、正孔）を放出する（リ
セット期間Ｔreset）。
動制御方法について、図面を参照して説明する。図３
は、フォトセンサシステムの駆動制御方法の一例を示す
タイミングチャートであり、図４は、ダブルゲート型フ
ォトセンサの動作概念図であり、図５は、フォトセンサ
システムの出力電圧の光応答特性を示す図である。ここ
では、上述したダブルゲート型フォトセンサおよびフォ
トセンサシステムの構成（図１、図２）を適宜参照して
説明する。まず、リセット動作においては、図３、図４
（ａ）に示すように、ｉ番目の行のトップゲートライン
１０１にパルス電圧（リセットパルス；例えばＶtg＝＋
１５Ｖのハイレベル）φＴｉを印加して、各ダブルゲー
ト型フォトセンサ１０の半導体層２４、および、ブロッ
ク絶縁膜２５における半導体層２４との界面近傍に蓄積
されているキャリア（ここでは、正孔）を放出する（リ
セット期間Ｔreset）。
【００２９】次いで、光蓄積動作においては、図３、図
４（ｂ）に示すように、トップゲートライン１０１にロ
ーレベル（例えばＶtg＝−１５Ｖ）のバイアス電圧φＴ
ｉを印加することにより、リセット動作を終了し、キャ
リヤ蓄積動作による光蓄積期間Ｔａがスタートする。光
蓄積期間Ｔａにおいては、トップゲート電極側から入射
した光量に応じて半導体層２４の入射有効領域、すなわ
ちキャリア発生領域で生成された電子−正孔対が生成さ
れ、半導体層２４、および、ブロック絶縁膜２５におけ
る半導体層２４との界面近傍、すなわちチャネル領域周
辺に正孔が蓄積される。
４（ｂ）に示すように、トップゲートライン１０１にロ
ーレベル（例えばＶtg＝−１５Ｖ）のバイアス電圧φＴ
ｉを印加することにより、リセット動作を終了し、キャ
リヤ蓄積動作による光蓄積期間Ｔａがスタートする。光
蓄積期間Ｔａにおいては、トップゲート電極側から入射
した光量に応じて半導体層２４の入射有効領域、すなわ
ちキャリア発生領域で生成された電子−正孔対が生成さ
れ、半導体層２４、および、ブロック絶縁膜２５におけ
る半導体層２４との界面近傍、すなわちチャネル領域周
辺に正孔が蓄積される。
【００３０】そして、プリチャージ動作においては、図
３、図４（ｃ）に示すように、光蓄積期間Ｔａに並行し
て、プリチャージ信号φpgに基づいてドレインライン１
０３に所定の電圧（プリチャージ電圧）Ｖpgを印加し、
ドレイン電極２７ａに電荷を保持させる（プリチャージ
期間Ｔprch）。次いで、読み出し動作においては、図
３、図４（ｄ）に示すように、プリチャージ期間Ｔprch
を経過した後、ボトムゲートライン１０２にハイレベル
（例えばＶbg＝＋１０Ｖ）のバイアス電圧（読み出し選
択信号；以下、読み出しパルスという）φＢｉを印加す
ることにより、ダブルゲート型フォトセンサ１０をＯＮ
状態にする（読み出し期間Ｔread）。
３、図４（ｃ）に示すように、光蓄積期間Ｔａに並行し
て、プリチャージ信号φpgに基づいてドレインライン１
０３に所定の電圧（プリチャージ電圧）Ｖpgを印加し、
ドレイン電極２７ａに電荷を保持させる（プリチャージ
期間Ｔprch）。次いで、読み出し動作においては、図
３、図４（ｄ）に示すように、プリチャージ期間Ｔprch
を経過した後、ボトムゲートライン１０２にハイレベル
（例えばＶbg＝＋１０Ｖ）のバイアス電圧（読み出し選
択信号；以下、読み出しパルスという）φＢｉを印加す
ることにより、ダブルゲート型フォトセンサ１０をＯＮ
状態にする（読み出し期間Ｔread）。
【００３１】ここで、読み出し期間Ｔreadにおいては、
チャネル領域に蓄積されたキャリア（正孔）が逆極性の
トップゲート端子ＴＧに印加されたＶtg（−１５Ｖ）を
緩和する方向に働くため、ボトムゲート端子ＢＧのＶbg
によりｎチャネルが形成され、ドレイン電流に応じてド
レインライン１０３のドレインライン電圧ＶＤは、図５
（ａ）に示すように、プリチャージ電圧Ｖpgから時間の
経過とともに徐々に低下する傾向を示す。
チャネル領域に蓄積されたキャリア（正孔）が逆極性の
トップゲート端子ＴＧに印加されたＶtg（−１５Ｖ）を
緩和する方向に働くため、ボトムゲート端子ＢＧのＶbg
によりｎチャネルが形成され、ドレイン電流に応じてド
レインライン１０３のドレインライン電圧ＶＤは、図５
（ａ）に示すように、プリチャージ電圧Ｖpgから時間の
経過とともに徐々に低下する傾向を示す。
【００３２】すなわち、光蓄積期間Ｔａにおける光蓄積
状態が暗状態で、チャネル領域にキャリヤ（正孔）が蓄
積されていない場合には、図４（ｅ）、図５（ａ）に示
すように、トップゲート端子ＴＧに負バイアスをかける
ことによって、ボトムゲート端子ＢＧの正バイアスが打
ち消され、ダブルゲート型フォトセンサ１０はＯＦＦ状
態となり、ドレイン電圧、すなわち、ドレインライン１
０３の電圧ＶＤが、ほぼそのまま保持されることにな
る。
状態が暗状態で、チャネル領域にキャリヤ（正孔）が蓄
積されていない場合には、図４（ｅ）、図５（ａ）に示
すように、トップゲート端子ＴＧに負バイアスをかける
ことによって、ボトムゲート端子ＢＧの正バイアスが打
ち消され、ダブルゲート型フォトセンサ１０はＯＦＦ状
態となり、ドレイン電圧、すなわち、ドレインライン１
０３の電圧ＶＤが、ほぼそのまま保持されることにな
る。
【００３３】一方、光蓄積状態が明状態の場合には、図
４（ｄ）、図５（ａ）に示すように、チャネル領域に入
射光量に応じたキャリヤ（正孔）が捕獲されているた
め、トップゲート端子ＴＧの負バイアスを打ち消すよう
に作用し、この打ち消された分だけボトムゲート端子Ｂ
Ｇの正バイアスによって、ダブルゲート型フォトセンサ
１０はＯＮ状態となる。そして、この入射光量に応じた
ＯＮ抵抗に従って、ドレインライン１０３の電圧ＶＤ
は、低下することになる。
４（ｄ）、図５（ａ）に示すように、チャネル領域に入
射光量に応じたキャリヤ（正孔）が捕獲されているた
め、トップゲート端子ＴＧの負バイアスを打ち消すよう
に作用し、この打ち消された分だけボトムゲート端子Ｂ
Ｇの正バイアスによって、ダブルゲート型フォトセンサ
１０はＯＮ状態となる。そして、この入射光量に応じた
ＯＮ抵抗に従って、ドレインライン１０３の電圧ＶＤ
は、低下することになる。
【００３４】したがって、図５（ａ）に示したように、
ドレインライン１０３の電圧ＶＤの変化傾向は、トップ
ゲート端子ＴＧへのリセットパルスφＴｉの印加による
リセット動作の終了時点から、ボトムゲート端子ＢＧに
読み出しパルスφＢｉが印加されるまでの時間（光蓄積
期間Ｔａ）に受光した光量に深く関連し、蓄積されたキ
ャリアが少ない場合には緩やかに低下する傾向を示し、
また、蓄積されたキャリアが多い場合には急峻に低下す
る傾向を示す。そのため、読み出し期間Ｔreadがスター
トして、所定の時間経過後のドレインライン１０３の電
圧ＶＤを検出することにより、あるいは、所定のしきい
値電圧を基準にして、その電圧に至るまでの時間を検出
することにより、照射光の光量が換算される。
ドレインライン１０３の電圧ＶＤの変化傾向は、トップ
ゲート端子ＴＧへのリセットパルスφＴｉの印加による
リセット動作の終了時点から、ボトムゲート端子ＢＧに
読み出しパルスφＢｉが印加されるまでの時間（光蓄積
期間Ｔａ）に受光した光量に深く関連し、蓄積されたキ
ャリアが少ない場合には緩やかに低下する傾向を示し、
また、蓄積されたキャリアが多い場合には急峻に低下す
る傾向を示す。そのため、読み出し期間Ｔreadがスター
トして、所定の時間経過後のドレインライン１０３の電
圧ＶＤを検出することにより、あるいは、所定のしきい
値電圧を基準にして、その電圧に至るまでの時間を検出
することにより、照射光の光量が換算される。
【００３５】上述した一連の画像読み取り動作を１サイ
クルとして、ｉ＋１番目の行のダブルゲート型フォトセ
ンサ１０にも同等の処理手順を繰り返すことにより、ダ
ブルゲート型フォトセンサ１０を２次元のセンサシステ
ムとして動作させることができる。なお、図３に示した
タイミングチャートにおいて、プリチャージ期間Ｔprch
の経過後、図４（ｆ）、（ｇ）に示すように、ボトムゲ
ートライン１０２にローレベル（例えばＶbg＝０Ｖ）を
印加した状態を継続すると、ダブルゲート型フォトセン
サ１０はＯＦＦ状態を持続し、図５（ｂ）に示すよう
に、ドレインライン１０３の電圧ＶＤは、プリチャージ
電圧Ｖpgを保持する。このように、ボトムゲートライン
１０２への電圧の印加状態により、ダブルゲート型フォ
トセンサ１０の読み出し状態を選択する選択機能が実現
される。
クルとして、ｉ＋１番目の行のダブルゲート型フォトセ
ンサ１０にも同等の処理手順を繰り返すことにより、ダ
ブルゲート型フォトセンサ１０を２次元のセンサシステ
ムとして動作させることができる。なお、図３に示した
タイミングチャートにおいて、プリチャージ期間Ｔprch
の経過後、図４（ｆ）、（ｇ）に示すように、ボトムゲ
ートライン１０２にローレベル（例えばＶbg＝０Ｖ）を
印加した状態を継続すると、ダブルゲート型フォトセン
サ１０はＯＦＦ状態を持続し、図５（ｂ）に示すよう
に、ドレインライン１０３の電圧ＶＤは、プリチャージ
電圧Ｖpgを保持する。このように、ボトムゲートライン
１０２への電圧の印加状態により、ダブルゲート型フォ
トセンサ１０の読み出し状態を選択する選択機能が実現
される。
【００３６】図６は、上述したようなフォトセンサシス
テムを適用した２次元画像の画像読取装置の要部断面図
である。図６に示すように、指紋等の２次元画像を読み
取る画像読取装置においては、ダブルゲート型フォトセ
ンサ１０が形成されたガラス基板（絶縁性基板）２１下
方側に設けられたバックライト（面光源）４０から照射
光Ｒ１を入射させ、この照射光Ｒ１がダブルゲート型フ
ォトセンサ１０の形成領域を除く、透明な絶縁性基板２
１と絶縁膜２３、２８、３０を透過して、保護絶縁膜３
０上の被写体５０に照射される。
テムを適用した２次元画像の画像読取装置の要部断面図
である。図６に示すように、指紋等の２次元画像を読み
取る画像読取装置においては、ダブルゲート型フォトセ
ンサ１０が形成されたガラス基板（絶縁性基板）２１下
方側に設けられたバックライト（面光源）４０から照射
光Ｒ１を入射させ、この照射光Ｒ１がダブルゲート型フ
ォトセンサ１０の形成領域を除く、透明な絶縁性基板２
１と絶縁膜２３、２８、３０を透過して、保護絶縁膜３
０上の被写体５０に照射される。
【００３７】そして、被写体５０の画像パターン（ある
いは、凹凸パターン）によって決まる反射率（明暗情
報）に応じた反射光Ｒ２が、透明な絶縁膜３０、２８、
２５およびトップゲート電極２９を透過して半導体層２
４に入射することにより、被写体５０の画像パターンに
対応したキャリヤが蓄積され、上述した一連の駆動制御
方法にしたがって、被写体５０の画像パターンを明暗情
報として読み取ることができる。
いは、凹凸パターン）によって決まる反射率（明暗情
報）に応じた反射光Ｒ２が、透明な絶縁膜３０、２８、
２５およびトップゲート電極２９を透過して半導体層２
４に入射することにより、被写体５０の画像パターンに
対応したキャリヤが蓄積され、上述した一連の駆動制御
方法にしたがって、被写体５０の画像パターンを明暗情
報として読み取ることができる。
【００３８】次に、本発明に係るフォトセンサアレイに
ついて、具体的な実施の形態を示して説明する。なお、
以下に示す実施形態においては、光電変換素子（フォト
センサ）として、上述したダブルゲート型フォトセンサ
を適用し、トップゲート電極を第１ゲート電極として電
圧を印加することにより、フォトセンス機能を実現する
とともに、ボトムゲート電極を第２ゲート電極として電
圧を印加することにより、チャネル領域に蓄積された電
荷量を読み出す機能を実現するものとして説明する。
ついて、具体的な実施の形態を示して説明する。なお、
以下に示す実施形態においては、光電変換素子（フォト
センサ）として、上述したダブルゲート型フォトセンサ
を適用し、トップゲート電極を第１ゲート電極として電
圧を印加することにより、フォトセンス機能を実現する
とともに、ボトムゲート電極を第２ゲート電極として電
圧を印加することにより、チャネル領域に蓄積された電
荷量を読み出す機能を実現するものとして説明する。
【００３９】＜第１の実施形態＞図７は、本発明に係る
フォトセンサアレイにおける第１の実施形態の一構成例
を示す要部断面図である。ここでは、図１に示した構成
と同等のダブルゲート型フォトセンサを適用して、フォ
トセンサアレイを構成する場合について説明する。な
お、図示の都合上、アレイ領域に形成された単一のダブ
ルゲート型フォトセンサのみを示す。また、上述した構
成（図１）と同等の構成については、同一の符号を付し
て、その説明を簡略化する。
フォトセンサアレイにおける第１の実施形態の一構成例
を示す要部断面図である。ここでは、図１に示した構成
と同等のダブルゲート型フォトセンサを適用して、フォ
トセンサアレイを構成する場合について説明する。な
お、図示の都合上、アレイ領域に形成された単一のダブ
ルゲート型フォトセンサのみを示す。また、上述した構
成（図１）と同等の構成については、同一の符号を付し
て、その説明を簡略化する。
【００４０】図７に示すように、本構成例におけるフォ
トセンサアレイ１００Ａは、大別して、フォトセンサを
マトリクス状に配列して構成されるアレイ領域Ａａと、
アレイ領域Ａａの周辺部に配置され、ドライバ等の周辺
回路との電気的な接続が行われるパッド領域Ａｐと、を
有している。アレイ領域Ａａは、上述した図１の構成と
同様に、アモルファスシリコン等の半導体層２４と、半
導体層２４の両端にそれぞれ設けられた不純物層２６
ａ、２６ｂと、不純物層２６ａ、２６ｂ上に形成された
ドレイン電極２７ａおよびソース電極２７ｂと、半導体
層２４上に設けられたブロック絶縁膜２５と、半導体層
２４の上方にトップゲート絶縁膜２８を介して形成され
たトップゲート電極２９と、半導体層２４の下方にボト
ムゲート絶縁膜２３を介して形成されたボトムゲート電
極２２と、を有して構成された複数のフォトセンサ（図
７では、便宜的に１個のみを表記）が、絶縁性基板２１
上にマトリクス状に配列されている。
トセンサアレイ１００Ａは、大別して、フォトセンサを
マトリクス状に配列して構成されるアレイ領域Ａａと、
アレイ領域Ａａの周辺部に配置され、ドライバ等の周辺
回路との電気的な接続が行われるパッド領域Ａｐと、を
有している。アレイ領域Ａａは、上述した図１の構成と
同様に、アモルファスシリコン等の半導体層２４と、半
導体層２４の両端にそれぞれ設けられた不純物層２６
ａ、２６ｂと、不純物層２６ａ、２６ｂ上に形成された
ドレイン電極２７ａおよびソース電極２７ｂと、半導体
層２４上に設けられたブロック絶縁膜２５と、半導体層
２４の上方にトップゲート絶縁膜２８を介して形成され
たトップゲート電極２９と、半導体層２４の下方にボト
ムゲート絶縁膜２３を介して形成されたボトムゲート電
極２２と、を有して構成された複数のフォトセンサ（図
７では、便宜的に１個のみを表記）が、絶縁性基板２１
上にマトリクス状に配列されている。
【００４１】ここで、ブロック絶縁膜２５、トップゲー
ト絶縁膜２８、ボトムゲート絶縁膜２３、保護絶縁膜３
０は、例えば、窒化シリコン（ＳｉＮ）等の透光性を有
する絶縁膜により構成され、また、トップゲート電極２
９およびトップゲートライン１０１は、ＩＴＯ等の励起
光に透過性を示す導電膜からなり、ともに可視光に対し
て高い透過率を示す。一方、少なくともボトムゲート電
極２２およびボトムゲートライン１０２は、クロム等の
励起光の透過を遮断する材質により構成されている。
ト絶縁膜２８、ボトムゲート絶縁膜２３、保護絶縁膜３
０は、例えば、窒化シリコン（ＳｉＮ）等の透光性を有
する絶縁膜により構成され、また、トップゲート電極２
９およびトップゲートライン１０１は、ＩＴＯ等の励起
光に透過性を示す導電膜からなり、ともに可視光に対し
て高い透過率を示す。一方、少なくともボトムゲート電
極２２およびボトムゲートライン１０２は、クロム等の
励起光の透過を遮断する材質により構成されている。
【００４２】また、パッド領域Ａｐには、ボトムゲート
電極２２から延在するボトムゲートライン１０２の端部
に形成されたボトムゲートパッド部Ｐｂ（ボトムゲート
パッド群１２１）と、ドレイン電極２７ａから延在する
ドレインライン１０３の端部に形成されたドレインパッ
ド部Ｐｄ（ドレインパッド群１３１）と、トップゲート
電極２９から延在するトップゲートライン１０１の端部
に形成されたトップゲートパッド部Ｐｔ（トップゲート
パッド群１１１）と、が各々所定のピッチで配列されて
いる。
電極２２から延在するボトムゲートライン１０２の端部
に形成されたボトムゲートパッド部Ｐｂ（ボトムゲート
パッド群１２１）と、ドレイン電極２７ａから延在する
ドレインライン１０３の端部に形成されたドレインパッ
ド部Ｐｄ（ドレインパッド群１３１）と、トップゲート
電極２９から延在するトップゲートライン１０１の端部
に形成されたトップゲートパッド部Ｐｔ（トップゲート
パッド群１１１）と、が各々所定のピッチで配列されて
いる。
【００４３】ここで、ボトムゲートパッド部Ｐｂは、ボ
トムゲート電極２２およびボトムゲートライン１０２と
一体的に形成されたベースパッド２２ａ上に、ドレイン
電極２７ａおよびソース電極２７ｂと同一の導電性材料
（例えば、クロム）により構成された第１のボトムパッ
ド電極層２２ｂと、トップゲート電極２９と同一の導電
性材料（例えば、ＩＴＯ）により構成された第２のボト
ムパッド電極層２２ｃが積層された構成を有し、最上層
となる第２のボトムパッド電極層２２ｃが、保護絶縁膜
３０に形成された開口部から露出して、例えば、ボトム
ゲートドライバ１２０側に設けられたバンプ（外部端
子）Ｂｂを介して電気的に接続される。
トムゲート電極２２およびボトムゲートライン１０２と
一体的に形成されたベースパッド２２ａ上に、ドレイン
電極２７ａおよびソース電極２７ｂと同一の導電性材料
（例えば、クロム）により構成された第１のボトムパッ
ド電極層２２ｂと、トップゲート電極２９と同一の導電
性材料（例えば、ＩＴＯ）により構成された第２のボト
ムパッド電極層２２ｃが積層された構成を有し、最上層
となる第２のボトムパッド電極層２２ｃが、保護絶縁膜
３０に形成された開口部から露出して、例えば、ボトム
ゲートドライバ１２０側に設けられたバンプ（外部端
子）Ｂｂを介して電気的に接続される。
【００４４】また、ドレインパッド部Ｐｄは、ドレイン
ライン１０２と一体的に形成されたベースパッド２７ｘ
上に、トップゲート電極２９と同一の導電性材料（例え
ば、ＩＴＯ）により構成された第１のドレインパッド電
極層２７ｙが積層された構成を有し、最上層となる第１
のドレインパッド電極層２７ｙが、保護絶縁膜３０から
露出して、例えば、ドレインドライバ１３０（コラムス
イッチ１３２）側に設けられたバンプＢｄを介して電気
的に接続される。
ライン１０２と一体的に形成されたベースパッド２７ｘ
上に、トップゲート電極２９と同一の導電性材料（例え
ば、ＩＴＯ）により構成された第１のドレインパッド電
極層２７ｙが積層された構成を有し、最上層となる第１
のドレインパッド電極層２７ｙが、保護絶縁膜３０から
露出して、例えば、ドレインドライバ１３０（コラムス
イッチ１３２）側に設けられたバンプＢｄを介して電気
的に接続される。
【００４５】さらに、トップゲートパッド部Ｐｔは、ト
ップゲートライン１０１と一体的に形成されたベースパ
ッド２９ａが保護絶縁膜３０から直接露出して、例え
ば、トップゲートドライバ１１０側に設けられたバンプ
Ｂｔを介して電気的に接続される。すなわち、ダブルゲ
ート型フォトセンサを適用したフォトセンサアレイにお
いては、上述したようにフォトセンサの断面構造が積層
構造となるため、アレイ領域およびパッド領域に同等の
構成を適用した場合、パッド部に形成される開口部の段
差が顕著になり、取り出し電極（パッド部の電極層）の
形状不良やドライバ側のバンプとの接合不良等を生じる
可能性があった。
ップゲートライン１０１と一体的に形成されたベースパ
ッド２９ａが保護絶縁膜３０から直接露出して、例え
ば、トップゲートドライバ１１０側に設けられたバンプ
Ｂｔを介して電気的に接続される。すなわち、ダブルゲ
ート型フォトセンサを適用したフォトセンサアレイにお
いては、上述したようにフォトセンサの断面構造が積層
構造となるため、アレイ領域およびパッド領域に同等の
構成を適用した場合、パッド部に形成される開口部の段
差が顕著になり、取り出し電極（パッド部の電極層）の
形状不良やドライバ側のバンプとの接合不良等を生じる
可能性があった。
【００４６】これに対して、本構成例に係るフォトセン
サアレイにおいては、パッド領域に形成されるパッド部
（特に、ボトムゲートパッド部Ｐｂおよびドレインパッ
ド部Ｐｄ）を複数の電極層からなる積層構造としている
ので、電極層を厚く形成して形状不良を抑制することが
できるとともに、ドライバ側のバンプとの接合性を向上
することができる。また、フォトセンサアレイ１００Ａ
は、第２のボトムパッド電極層２２ｃ、第１のドレイン
パッド電極層２７ｙの両方を備えていたが、いずれかの
みでもよい。そして図示しないがソースパッド群１４１
は、ドレインパッド部Ｐｄのベースパッド２７ｘ、第１
のドレインパッド電極層２７ｙと同様に２層構造として
もよく、またベースパッド２７ｘと同じ層からなる１層
構造としてもよい。
サアレイにおいては、パッド領域に形成されるパッド部
（特に、ボトムゲートパッド部Ｐｂおよびドレインパッ
ド部Ｐｄ）を複数の電極層からなる積層構造としている
ので、電極層を厚く形成して形状不良を抑制することが
できるとともに、ドライバ側のバンプとの接合性を向上
することができる。また、フォトセンサアレイ１００Ａ
は、第２のボトムパッド電極層２２ｃ、第１のドレイン
パッド電極層２７ｙの両方を備えていたが、いずれかの
みでもよい。そして図示しないがソースパッド群１４１
は、ドレインパッド部Ｐｄのベースパッド２７ｘ、第１
のドレインパッド電極層２７ｙと同様に２層構造として
もよく、またベースパッド２７ｘと同じ層からなる１層
構造としてもよい。
【００４７】図８は、本発明に係るフォトセンサアレイ
における第１の実施形態の他の構成例を示す要部断面図
である。ここでは、１素子当たりにフォトセンサ部とな
る半導体層を２個備えたダブルゲート型フォトセンサに
よりフォトセンサアレイを構成する場合について説明す
る。なお、図示の都合上、アレイ領域に形成された単一
のダブルゲート型フォトセンサのみを示す。また、上述
した構成（図１、図７参照）と同等の構成については、
同一の符号を付して、その説明を省略する。
における第１の実施形態の他の構成例を示す要部断面図
である。ここでは、１素子当たりにフォトセンサ部とな
る半導体層を２個備えたダブルゲート型フォトセンサに
よりフォトセンサアレイを構成する場合について説明す
る。なお、図示の都合上、アレイ領域に形成された単一
のダブルゲート型フォトセンサのみを示す。また、上述
した構成（図１、図７参照）と同等の構成については、
同一の符号を付して、その説明を省略する。
【００４８】図８に示すように、本構成例におけるフォ
トセンサアレイ１００Ｂは、図７に示した構成と同様
に、アレイ領域Ａａとパッド領域Ａｐとを有して構成さ
れ、アレイ領域Ａａには、並列に配置され、可視光が入
射されると電子−正孔対を発生するアモルファスシリコ
ン等の半導体層２４ａ、２４ｂと、各半導体層２４ａ、
２４ｂの両端にそれぞれ設けられたｎ＋シリコンからな
る不純物層２６ａ、２６ｂおよび２６ｃ、２６ｄと、各
半導体層２４ａ、２４ｂの不純物層２６ｂ、２６ｃ上に
延在し、半導体層２４ａ、２４ｂ間に跨って形成された
単一のソース電極２７ｂと、各半導体層２４ａ、２４ｂ
を挟んでソース電極２７ｂに対向し、不純物層２６ａ、
２６ｄ上に形成されるとともに、図示しない部分で電気
的に接続されたドレイン電極２７ａ、２７ｃと、半導体
層２４ａ上に設けられたブロック絶縁膜２５ａと、半導
体層２４ｂの上に設けられたブロック絶縁膜２５ｂと、
各半導体層２４ａ、２４ｂの上方に共通のトップゲート
絶縁膜２８を介して形成された単一のトップゲート電極
２９と、各半導体層２４ａ、２４ｂの下方に共通のボト
ムゲート絶縁膜２３を介して形成された単一のボトムゲ
ート電極２２と、を有して構成された複数のフォトセン
サ（図８では、便宜的に１個のみを表記）が、絶縁性基
板２１上にマトリクス状に配列されている。なお、パッ
ド領域Ａｐは、図７に示した構成と同様に、積層構造を
有するパッド部を有している。
トセンサアレイ１００Ｂは、図７に示した構成と同様
に、アレイ領域Ａａとパッド領域Ａｐとを有して構成さ
れ、アレイ領域Ａａには、並列に配置され、可視光が入
射されると電子−正孔対を発生するアモルファスシリコ
ン等の半導体層２４ａ、２４ｂと、各半導体層２４ａ、
２４ｂの両端にそれぞれ設けられたｎ＋シリコンからな
る不純物層２６ａ、２６ｂおよび２６ｃ、２６ｄと、各
半導体層２４ａ、２４ｂの不純物層２６ｂ、２６ｃ上に
延在し、半導体層２４ａ、２４ｂ間に跨って形成された
単一のソース電極２７ｂと、各半導体層２４ａ、２４ｂ
を挟んでソース電極２７ｂに対向し、不純物層２６ａ、
２６ｄ上に形成されるとともに、図示しない部分で電気
的に接続されたドレイン電極２７ａ、２７ｃと、半導体
層２４ａ上に設けられたブロック絶縁膜２５ａと、半導
体層２４ｂの上に設けられたブロック絶縁膜２５ｂと、
各半導体層２４ａ、２４ｂの上方に共通のトップゲート
絶縁膜２８を介して形成された単一のトップゲート電極
２９と、各半導体層２４ａ、２４ｂの下方に共通のボト
ムゲート絶縁膜２３を介して形成された単一のボトムゲ
ート電極２２と、を有して構成された複数のフォトセン
サ（図８では、便宜的に１個のみを表記）が、絶縁性基
板２１上にマトリクス状に配列されている。なお、パッ
ド領域Ａｐは、図７に示した構成と同様に、積層構造を
有するパッド部を有している。
【００４９】すなわち、本構成例におけるフォトセンサ
アレイ１００Ｂに適用されるダブルゲート型フォトセン
サは、絶縁性基板２１上に、半導体層２４ａを共通のチ
ャネル領域として、半導体層２４ａ、ドレイン電極２７
ａ、ソース電極２７ｂ、トップゲート絶縁膜２８および
トップゲート電極２９により形成される第１の上部ＭＯ
Ｓトランジスタと、半導体層２４ａ、ドレイン電極２７
ａ、ソース電極２７ｂ、ボトムゲート絶縁膜２３および
ボトムゲート電極２２により形成される第１の下部ＭＯ
Ｓトランジスタからなる第１のダブルゲート型フォトセ
ンサ、および、半導体層２４ｂを共通のチャネル領域と
して、半導体層２４ｂ、ソース電極２７ｂ、ドレイン電
極２７ｃ、トップゲート絶縁膜２８およびトップゲート
電極２９により形成される第２の上部ＭＯＳトランジス
タと、半導体層２４ｂ、ソース電極２７ｂ、ドレイン電
極２７ｃ、ボトムゲート絶縁膜２３およびボトムゲート
電極２２により形成される第２の下部ＭＯＳトランジス
タからなる第２のダブルゲート型フォトセンサを、並列
に連結配置した構成を有している。
アレイ１００Ｂに適用されるダブルゲート型フォトセン
サは、絶縁性基板２１上に、半導体層２４ａを共通のチ
ャネル領域として、半導体層２４ａ、ドレイン電極２７
ａ、ソース電極２７ｂ、トップゲート絶縁膜２８および
トップゲート電極２９により形成される第１の上部ＭＯ
Ｓトランジスタと、半導体層２４ａ、ドレイン電極２７
ａ、ソース電極２７ｂ、ボトムゲート絶縁膜２３および
ボトムゲート電極２２により形成される第１の下部ＭＯ
Ｓトランジスタからなる第１のダブルゲート型フォトセ
ンサ、および、半導体層２４ｂを共通のチャネル領域と
して、半導体層２４ｂ、ソース電極２７ｂ、ドレイン電
極２７ｃ、トップゲート絶縁膜２８およびトップゲート
電極２９により形成される第２の上部ＭＯＳトランジス
タと、半導体層２４ｂ、ソース電極２７ｂ、ドレイン電
極２７ｃ、ボトムゲート絶縁膜２３およびボトムゲート
電極２２により形成される第２の下部ＭＯＳトランジス
タからなる第２のダブルゲート型フォトセンサを、並列
に連結配置した構成を有している。
【００５０】このような構成を有するフォトセンサアレ
イ１００Ｂによれば、上述した構成例と同様に、パッド
部を積層構造とすることができるので、電極層の形状不
良を抑制することができるとともに、ドライバとの接合
性を向上することができる。また、第１および第２のダ
ブルゲート型フォトセンサを構成するトップゲート電極
２９とボトムゲート電極２２を、各々共通電極により構
成し、かつ、ドレイン電極２７ａ、２７ｃを共通のソー
ス電極２７ｂに対向して、分割（または、分岐）した構
成を有しているので、フォトセンサ部となる半導体層が
１素子当たり２個備えたダブルゲート型フォトセンサ
を、上述した駆動制御方法を適用して、１素子当たり１
個の半導体層を備えたダブルゲート型フォトセンサと同
様に動作させることができる。
イ１００Ｂによれば、上述した構成例と同様に、パッド
部を積層構造とすることができるので、電極層の形状不
良を抑制することができるとともに、ドライバとの接合
性を向上することができる。また、第１および第２のダ
ブルゲート型フォトセンサを構成するトップゲート電極
２９とボトムゲート電極２２を、各々共通電極により構
成し、かつ、ドレイン電極２７ａ、２７ｃを共通のソー
ス電極２７ｂに対向して、分割（または、分岐）した構
成を有しているので、フォトセンサ部となる半導体層が
１素子当たり２個備えたダブルゲート型フォトセンサ
を、上述した駆動制御方法を適用して、１素子当たり１
個の半導体層を備えたダブルゲート型フォトセンサと同
様に動作させることができる。
【００５１】次に、上述した構成を有するフォトセンサ
アレイの製造方法について、図面を参照して詳しく説明
する。図９乃至図１１は、図８に示した構成を有するフ
ォトセンサアレイの製造方法を示す各工程断面図であ
る。なお、図７に示した構成を有するフォトセンサアレ
イの製造方法も、本製造方法と略同等の製造プロセスに
より実現される。また、以下の説明において、「第１の
工程」乃至「第７の工程」の表記は、説明の都合上、便
宜的に用いたものであって、実際の製造プロセスに関連
付けられたものではない。
アレイの製造方法について、図面を参照して詳しく説明
する。図９乃至図１１は、図８に示した構成を有するフ
ォトセンサアレイの製造方法を示す各工程断面図であ
る。なお、図７に示した構成を有するフォトセンサアレ
イの製造方法も、本製造方法と略同等の製造プロセスに
より実現される。また、以下の説明において、「第１の
工程」乃至「第７の工程」の表記は、説明の都合上、便
宜的に用いたものであって、実際の製造プロセスに関連
付けられたものではない。
【００５２】まず、第１の工程は、図９（ａ）に示すよ
うに、ガラス基板等の絶縁性基板２１上に、スパッタリ
ング法や蒸着法等により、例えば、膜厚１００ｎｍ（１
０００Å）のクロム等の金属層を成膜した後、この金属
層を、フォトリソグラフィ技術および反応性イオンエッ
チング（ＲＩＥ）法等を用いて選択的にエッチングする
ことにより、所定の形状を有するボトムゲート電極２
２、ベースパッド２２ａおよびボトムゲートライン１０
２を形成する。
うに、ガラス基板等の絶縁性基板２１上に、スパッタリ
ング法や蒸着法等により、例えば、膜厚１００ｎｍ（１
０００Å）のクロム等の金属層を成膜した後、この金属
層を、フォトリソグラフィ技術および反応性イオンエッ
チング（ＲＩＥ）法等を用いて選択的にエッチングする
ことにより、所定の形状を有するボトムゲート電極２
２、ベースパッド２２ａおよびボトムゲートライン１０
２を形成する。
【００５３】次に、第２の工程は、図９（ｂ）に示すよ
うに、絶縁性基板２１上の全域に、プラズマＣＶＤ法等
の成膜法により、例えば、膜厚２５０ｎｍの窒化シリコ
ン等の絶縁膜（以下、ボトムゲート絶縁膜と記す）２
３、膜厚５０ｎｍのアモルファスシリコン膜（以下、ａ
−Ｓｉ膜と記す）２４ｐ、および、膜厚１００ｎｍの窒
化シリコン等の絶縁膜（以下、ＳｉＮ膜と記す）を形成
する。
うに、絶縁性基板２１上の全域に、プラズマＣＶＤ法等
の成膜法により、例えば、膜厚２５０ｎｍの窒化シリコ
ン等の絶縁膜（以下、ボトムゲート絶縁膜と記す）２
３、膜厚５０ｎｍのアモルファスシリコン膜（以下、ａ
−Ｓｉ膜と記す）２４ｐ、および、膜厚１００ｎｍの窒
化シリコン等の絶縁膜（以下、ＳｉＮ膜と記す）を形成
する。
【００５４】次いで、フォトリソグラフィ技術およびド
ライエッチング法等を用いて、ボトムゲート電極２２上
方のＳｉＮ膜を選択的にエッチングすることにより、所
定の形状を有するブロック絶縁膜２５ａ、２５ｂを形成
する。次いで、ブロック絶縁膜２５ａ、２５ｂを含むａ
−Ｓｉ膜２４ｐ上の全域に、プラズマＣＶＤ法等によ
り、例えば、リンイオン（Ｐ+）等のｎ型不純物イオン
を含むアモルファスシリコンからなる膜厚２５ｎｍのｎ
型シリコン膜２６ｐを堆積する。ｎ型シリコン膜２６ｐ
は真性アモルファスシリコン膜を形成した後、このアモ
ルファスシリコン膜にイオン注入法や熱拡散法を用いて
ｎ型不純物イオンを導入しても得ることができる。
ライエッチング法等を用いて、ボトムゲート電極２２上
方のＳｉＮ膜を選択的にエッチングすることにより、所
定の形状を有するブロック絶縁膜２５ａ、２５ｂを形成
する。次いで、ブロック絶縁膜２５ａ、２５ｂを含むａ
−Ｓｉ膜２４ｐ上の全域に、プラズマＣＶＤ法等によ
り、例えば、リンイオン（Ｐ+）等のｎ型不純物イオン
を含むアモルファスシリコンからなる膜厚２５ｎｍのｎ
型シリコン膜２６ｐを堆積する。ｎ型シリコン膜２６ｐ
は真性アモルファスシリコン膜を形成した後、このアモ
ルファスシリコン膜にイオン注入法や熱拡散法を用いて
ｎ型不純物イオンを導入しても得ることができる。
【００５５】次に、第３の工程は、図９（ｃ）に示すよ
うに、フォトリソグラフィ技術およびドライエッチング
法等を用いて、ａ−Ｓｉ膜２４ｐおよびｎ型シリコン膜
２６ｐを選択的にエッチングすることにより、ボトムゲ
ート電極２２上方に形成されたブロック絶縁膜２５ａ、
２５ｂの各々の下層に、所定の形状を有する半導体層
（チャネル層）２４ａ、２４ｂを形成するとともに、半
導体層２４ａの両端に、ブロック絶縁膜膜２５ａ上に延
在する所定の形状を有する不純物層２６ａ、２６ｂ、お
よび、半導体層２４ｂの両端に、ブロック絶縁膜膜２５
ｂ上に延在する所定の形状を有する不純物層２６ｃ、２
６ｄを形成する。次いで、フォトリソグラフィ技術およ
びドライエッチング法等を用いて、ベースパッド２２ａ
上のボトムゲート絶縁膜２３をエッチングすることによ
り、ベースパッド２２ａが露出する開口部２３ａを形成
する。
うに、フォトリソグラフィ技術およびドライエッチング
法等を用いて、ａ−Ｓｉ膜２４ｐおよびｎ型シリコン膜
２６ｐを選択的にエッチングすることにより、ボトムゲ
ート電極２２上方に形成されたブロック絶縁膜２５ａ、
２５ｂの各々の下層に、所定の形状を有する半導体層
（チャネル層）２４ａ、２４ｂを形成するとともに、半
導体層２４ａの両端に、ブロック絶縁膜膜２５ａ上に延
在する所定の形状を有する不純物層２６ａ、２６ｂ、お
よび、半導体層２４ｂの両端に、ブロック絶縁膜膜２５
ｂ上に延在する所定の形状を有する不純物層２６ｃ、２
６ｄを形成する。次いで、フォトリソグラフィ技術およ
びドライエッチング法等を用いて、ベースパッド２２ａ
上のボトムゲート絶縁膜２３をエッチングすることによ
り、ベースパッド２２ａが露出する開口部２３ａを形成
する。
【００５６】次に、第４の工程は、図１０（ａ）に示す
ように、上記第３の工程により形成された半導体層２４
ａ、２４ｂ、ブロック絶縁膜２５ａ、２５ｂおよび不純
物層２６ａ、２６ｂ、２６ｃ、２６ｄを含むボトムゲー
ト絶縁膜２３上の全域に、スパッタリング法等により、
例えば、膜厚５０ｎｍのクロム等の金属層を成膜し、こ
の金属層を、フォトリソグラフィ技術およびＲＩＥ法を
用いて、選択的にエッチングすることにより、各半導体
層２４ａ、２４ｂ間に跨り、不純物層２６ｂ、２６ｃ上
に延在して形成された単一のソース電極２７ｂと、各半
導体層２４ａ、２４ｂを挟んでソース電極２７ｂに対向
し、各不純物層２６ａ、２６ｄ上に延在して形成される
とともに、図示を省略した配線層により互いに接続され
たドレイン電極２７ａ、２７ｃと、所定の位置に配置さ
れたベースパッド２７ｘと、ドレイン電極２７ａとベー
スパッド２７ｘを接続するドレインライン１０３を形成
する。このとき同時に、ボトムゲート絶縁膜２３に形成
された開口部２３ａを介して、ベースパッド２２ａに接
続された第１のボトムパッド電極層２２ｂを形成する。
ように、上記第３の工程により形成された半導体層２４
ａ、２４ｂ、ブロック絶縁膜２５ａ、２５ｂおよび不純
物層２６ａ、２６ｂ、２６ｃ、２６ｄを含むボトムゲー
ト絶縁膜２３上の全域に、スパッタリング法等により、
例えば、膜厚５０ｎｍのクロム等の金属層を成膜し、こ
の金属層を、フォトリソグラフィ技術およびＲＩＥ法を
用いて、選択的にエッチングすることにより、各半導体
層２４ａ、２４ｂ間に跨り、不純物層２６ｂ、２６ｃ上
に延在して形成された単一のソース電極２７ｂと、各半
導体層２４ａ、２４ｂを挟んでソース電極２７ｂに対向
し、各不純物層２６ａ、２６ｄ上に延在して形成される
とともに、図示を省略した配線層により互いに接続され
たドレイン電極２７ａ、２７ｃと、所定の位置に配置さ
れたベースパッド２７ｘと、ドレイン電極２７ａとベー
スパッド２７ｘを接続するドレインライン１０３を形成
する。このとき同時に、ボトムゲート絶縁膜２３に形成
された開口部２３ａを介して、ベースパッド２２ａに接
続された第１のボトムパッド電極層２２ｂを形成する。
【００５７】次に、第５の工程は、図１０（ｂ）に示す
ように、上記第４の工程により形成されたドレイン電極
２７ａ、２７ｃ、ソース電極２７ｂ、ベースパッド２７
ｘ、ドレインライン１０３および第１のボトムパッド電
極層２２ｂを含むボトムゲート絶縁膜２３上の全域に、
プラズマＣＶＤ法等により、例えば、膜厚１５０ｎｍの
窒化シリコン等の絶縁膜（以下、トップゲート絶縁膜と
記す）２８を形成した後、フォトリソグラフィ技術およ
びドライエッチング法等を用いて、第１のボトムパッド
電極層２２ｂおよびベースパッド２７ｘ上のトップゲー
ト絶縁膜２８をエッチングすることにより、第１のボト
ムパッド電極層２２ｂおよびベースパッド２７ｘが露出
する開口部２８ａ、２８ｂを形成する。
ように、上記第４の工程により形成されたドレイン電極
２７ａ、２７ｃ、ソース電極２７ｂ、ベースパッド２７
ｘ、ドレインライン１０３および第１のボトムパッド電
極層２２ｂを含むボトムゲート絶縁膜２３上の全域に、
プラズマＣＶＤ法等により、例えば、膜厚１５０ｎｍの
窒化シリコン等の絶縁膜（以下、トップゲート絶縁膜と
記す）２８を形成した後、フォトリソグラフィ技術およ
びドライエッチング法等を用いて、第１のボトムパッド
電極層２２ｂおよびベースパッド２７ｘ上のトップゲー
ト絶縁膜２８をエッチングすることにより、第１のボト
ムパッド電極層２２ｂおよびベースパッド２７ｘが露出
する開口部２８ａ、２８ｂを形成する。
【００５８】次に、第６の工程は、図１１（ａ）に示す
ように、トップゲート絶縁膜２８上の全域に、スパッタ
リング法やイオンプレーティング法等により、例えば、
膜厚５０ｎｍのＩＴＯ等の透明導電層を成膜した後、こ
の透明導電層を、フォトリソグラフィ技術およびウェッ
トエッチング法等を用いて、選択的にエッチングするこ
とにより、半導体層２４ａ、２４ｂの上方に延在して形
成された単一のトップゲート電極２９と、所定の位置に
配置されたベースパッド２９ａと、トップゲート電極２
９とベースパッド２９ａを接続するトップゲートライン
１０１を形成する。このとき同時に、開口部２８ａを介
して、第１のボトムパッド電極層２２ｂに接続された第
２のボトムパッド電極層２２ｃと、開口部２８ｂを介し
て、ベースパッド２７ｘに接続された第１のドレインパ
ッド電極層２７ｙを形成する。
ように、トップゲート絶縁膜２８上の全域に、スパッタ
リング法やイオンプレーティング法等により、例えば、
膜厚５０ｎｍのＩＴＯ等の透明導電層を成膜した後、こ
の透明導電層を、フォトリソグラフィ技術およびウェッ
トエッチング法等を用いて、選択的にエッチングするこ
とにより、半導体層２４ａ、２４ｂの上方に延在して形
成された単一のトップゲート電極２９と、所定の位置に
配置されたベースパッド２９ａと、トップゲート電極２
９とベースパッド２９ａを接続するトップゲートライン
１０１を形成する。このとき同時に、開口部２８ａを介
して、第１のボトムパッド電極層２２ｂに接続された第
２のボトムパッド電極層２２ｃと、開口部２８ｂを介し
て、ベースパッド２７ｘに接続された第１のドレインパ
ッド電極層２７ｙを形成する。
【００５９】次に、第７の工程は、図１１（ｂ）に示す
ように、上記第６の工程により形成されたトップゲート
電極２９、ベースパッド２９ａ、トップゲートライン１
０１、第２のボトムパッド電極層２２ｃおよび第１のド
レインパッド電極層２７ｙを含むトップゲート絶縁膜２
８上の全域に、プラズマＣＶＤ法等により、例えば、膜
厚２００〜８００ｎｍの窒化シリコン等の絶縁膜（以
下、保護絶縁膜と記す）３０を形成した後、フォトリソ
グラフィ技術およびドライエッチング法等を用いて、第
２のボトムパッド電極層２２ｃ、第１のドレインパッド
電極層２７ｙおよびベースパッド２９ａ上の保護絶縁膜
３０をエッチングすることにより、第２のボトムパッド
電極層２２ｃ、第１のドレインパッド電極層２７ｙおよ
びベースパッド２９ａが各々露出する開口部３０ａ、３
０ｂ、３０ｃを形成する。
ように、上記第６の工程により形成されたトップゲート
電極２９、ベースパッド２９ａ、トップゲートライン１
０１、第２のボトムパッド電極層２２ｃおよび第１のド
レインパッド電極層２７ｙを含むトップゲート絶縁膜２
８上の全域に、プラズマＣＶＤ法等により、例えば、膜
厚２００〜８００ｎｍの窒化シリコン等の絶縁膜（以
下、保護絶縁膜と記す）３０を形成した後、フォトリソ
グラフィ技術およびドライエッチング法等を用いて、第
２のボトムパッド電極層２２ｃ、第１のドレインパッド
電極層２７ｙおよびベースパッド２９ａ上の保護絶縁膜
３０をエッチングすることにより、第２のボトムパッド
電極層２２ｃ、第１のドレインパッド電極層２７ｙおよ
びベースパッド２９ａが各々露出する開口部３０ａ、３
０ｂ、３０ｃを形成する。
【００６０】そして、上述した一連の工程により製造さ
れたフォトセンサアレイ１００Ｂは、図８に示したよう
に、パッド領域Ａｐに配列され、保護絶縁膜３０に形成
された開口部３０ａ、３０ｂ、３０ｃにおいて露出す
る、第２のボトムパッド電極層２２ｃ、第１のドレイン
パッド電極層２７ｙおよびベースパッド２９ａの各々に
接合されるバンプ（外部端子）Ｂｂ、Ｂｄ、Ｂｔを介し
て、ボトムゲートドライバ１２０、ドレインドライバ１
３０およびトップゲートドライバ１１０に接続される。
れたフォトセンサアレイ１００Ｂは、図８に示したよう
に、パッド領域Ａｐに配列され、保護絶縁膜３０に形成
された開口部３０ａ、３０ｂ、３０ｃにおいて露出す
る、第２のボトムパッド電極層２２ｃ、第１のドレイン
パッド電極層２７ｙおよびベースパッド２９ａの各々に
接合されるバンプ（外部端子）Ｂｂ、Ｂｄ、Ｂｔを介し
て、ボトムゲートドライバ１２０、ドレインドライバ１
３０およびトップゲートドライバ１１０に接続される。
【００６１】したがって、このようなフォトセンサアレ
イの製造方法によれば、アレイ領域に配置されるダブル
ゲート型フォトセンサの各導電層と同一の材料および同
一の工程で、パッド領域に配置される各パッド部の電極
層を積層形成しているので、アレイ領域とパッド領域の
構成とを個別の工程により形成する場合に比較して、製
造プロセス（特に、フォトリソグラフィ技術およびエッ
チング法を用いたパターニング工程）を削減（本製造方
法では８回）して、製造コストの低減や製造時間の短縮
を図ることができるとともに、パッド部における電極層
を厚く形成して、形状不良の抑制や周辺回路のバンプと
の接合性の向上を図ることができる。
イの製造方法によれば、アレイ領域に配置されるダブル
ゲート型フォトセンサの各導電層と同一の材料および同
一の工程で、パッド領域に配置される各パッド部の電極
層を積層形成しているので、アレイ領域とパッド領域の
構成とを個別の工程により形成する場合に比較して、製
造プロセス（特に、フォトリソグラフィ技術およびエッ
チング法を用いたパターニング工程）を削減（本製造方
法では８回）して、製造コストの低減や製造時間の短縮
を図ることができるとともに、パッド部における電極層
を厚く形成して、形状不良の抑制や周辺回路のバンプと
の接合性の向上を図ることができる。
【００６２】ここで、上述したフォトセンサアレイを構
成するダブルゲート型フォトセンサにおける半導体層へ
の励起光の実質的な入射有効領域（キャリア発生領域）
の形状と、ダブルゲート型フォトセンサの受光感度との
関係について、図７および図８に示した構成毎に説明
し、比較検討する。
成するダブルゲート型フォトセンサにおける半導体層へ
の励起光の実質的な入射有効領域（キャリア発生領域）
の形状と、ダブルゲート型フォトセンサの受光感度との
関係について、図７および図８に示した構成毎に説明
し、比較検討する。
【００６３】図１２（ａ）は、図７に示した１素子当た
りにフォトセンサ部となる半導体層が１個のダブルゲー
ト型フォトセンサの入射有効領域を示す図であり、図１
２（ｂ）は、フォトセンサアレイにおける配置構造を示
す図であり、図１３は、図１２（ａ）に示した構成にお
ける受光感度のバラツキ（分布特性；以下、「光検知領
域の広がり」という）を示す概念図である。また、図１
４（ａ）は、図８に示した１素子当たりにフォトセンサ
部となる半導体層が２個のダブルゲート型フォトセンサ
の入射有効領域を示す図であり、図１４（ｂ）は、フォ
トセンサアレイにおける配置構造を示す図であり、図１
５は、図１４（ａ）に示した構成における光検知領域の
広がりを示す概略図である。ここで、図１３、図１５に
示した光検知領域の広がりは、半導体層（詳しくは、チ
ャネル領域）を中心として、所定の受光感度が得られる
領域を模式的に示したものであって、受光感度の分布範
囲を厳密に示すものではない。
りにフォトセンサ部となる半導体層が１個のダブルゲー
ト型フォトセンサの入射有効領域を示す図であり、図１
２（ｂ）は、フォトセンサアレイにおける配置構造を示
す図であり、図１３は、図１２（ａ）に示した構成にお
ける受光感度のバラツキ（分布特性；以下、「光検知領
域の広がり」という）を示す概念図である。また、図１
４（ａ）は、図８に示した１素子当たりにフォトセンサ
部となる半導体層が２個のダブルゲート型フォトセンサ
の入射有効領域を示す図であり、図１４（ｂ）は、フォ
トセンサアレイにおける配置構造を示す図であり、図１
５は、図１４（ａ）に示した構成における光検知領域の
広がりを示す概略図である。ここで、図１３、図１５に
示した光検知領域の広がりは、半導体層（詳しくは、チ
ャネル領域）を中心として、所定の受光感度が得られる
領域を模式的に示したものであって、受光感度の分布範
囲を厳密に示すものではない。
【００６４】図１２（ａ）に示すように、図７に示した
フォトセンサアレイ１００Ａに適用されるダブルゲート
型フォトセンサ１０Ａの平面構造は、半導体層２４の下
層に形成されるボトムゲート電極２２、および、半導体
層２４の上層に形成されるトップゲート電極２９の各々
に対して一体的に、ｘ方向（図面左右方向）に延在する
ボトムゲートライン１０２、および、トップゲートライ
ン１０１が形成された構成を有している。また、半導体
層２４の両端に、互いに対向して形成されたドレイン電
極２７ａおよびソース電極２７ｂの各々に対して一体的
に、ｙ方向（図面上下方向）に延在するドレインライン
１０３およびソースライン１０４が形成された構成を有
している。
フォトセンサアレイ１００Ａに適用されるダブルゲート
型フォトセンサ１０Ａの平面構造は、半導体層２４の下
層に形成されるボトムゲート電極２２、および、半導体
層２４の上層に形成されるトップゲート電極２９の各々
に対して一体的に、ｘ方向（図面左右方向）に延在する
ボトムゲートライン１０２、および、トップゲートライ
ン１０１が形成された構成を有している。また、半導体
層２４の両端に、互いに対向して形成されたドレイン電
極２７ａおよびソース電極２７ｂの各々に対して一体的
に、ｙ方向（図面上下方向）に延在するドレインライン
１０３およびソースライン１０４が形成された構成を有
している。
【００６５】このような平面構造を有するダブルゲート
型フォトセンサ１０Ａにおいて、光量に応じて流れるド
レイン電流Ｉdsは、一般に、次式のような関係を有して
いる。 Ｉds ∝ Ｗ／Ｌ ……（１） ここで、Ｗ、Ｌは、図７、図１２（ａ）に示すように、
それぞれ半導体層２４のチャネル幅、チャネル長であ
る。上記（１）式の関係において、光の明時と暗時との
電圧比を大きくするためには、ドレイン電流Ｉdsが大き
い方がよいため、ダブルゲート型フォトセンサ１０Ａの
トランジスタ感度はＷ／Ｌが大きい方が望ましく、プリ
チャージされたドレイン電圧の変位から光の明暗を十分
に判断するためには、比Ｗ／Ｌは、３．０以上が望まし
く、７．０以上がより望ましい。
型フォトセンサ１０Ａにおいて、光量に応じて流れるド
レイン電流Ｉdsは、一般に、次式のような関係を有して
いる。 Ｉds ∝ Ｗ／Ｌ ……（１） ここで、Ｗ、Ｌは、図７、図１２（ａ）に示すように、
それぞれ半導体層２４のチャネル幅、チャネル長であ
る。上記（１）式の関係において、光の明時と暗時との
電圧比を大きくするためには、ドレイン電流Ｉdsが大き
い方がよいため、ダブルゲート型フォトセンサ１０Ａの
トランジスタ感度はＷ／Ｌが大きい方が望ましく、プリ
チャージされたドレイン電圧の変位から光の明暗を十分
に判断するためには、比Ｗ／Ｌは、３．０以上が望まし
く、７．０以上がより望ましい。
【００６６】一方、上述したようなダブルゲート型フォ
トセンサを用いて、外部から入射される励起光に応じて
電荷を蓄積するフォトセンサとして機能させる場合、そ
の受光感度は、ドレイン電極２７ａ、ソース電極２７ｂ
から露出した半導体層２４に入射される励起光の入射有
効領域の形状、すなわち、実質的に半導体層２４のチャ
ネル長Ｌ方向およびチャネル幅Ｗ方向の長さに大きく依
存することが判明している。ここで、ドレイン電極２７
ａ、ソース電極２７ｂは、可視光に対して不透明である
ため、半導体層２４のうちドレイン電流Ｉdsに有効なキ
ャリアが形成される領域である入射有効領域は、ドレイ
ン電極２７ａおよびソース電極２７ｂに囲まれた領域で
あり、この領域は、ｘ方向におけるソース電極１２、ド
レイン電極１３間の距離Ｋおよびｙ方向におけるチャネ
ル幅Ｗで規定（定義）される。
トセンサを用いて、外部から入射される励起光に応じて
電荷を蓄積するフォトセンサとして機能させる場合、そ
の受光感度は、ドレイン電極２７ａ、ソース電極２７ｂ
から露出した半導体層２４に入射される励起光の入射有
効領域の形状、すなわち、実質的に半導体層２４のチャ
ネル長Ｌ方向およびチャネル幅Ｗ方向の長さに大きく依
存することが判明している。ここで、ドレイン電極２７
ａ、ソース電極２７ｂは、可視光に対して不透明である
ため、半導体層２４のうちドレイン電流Ｉdsに有効なキ
ャリアが形成される領域である入射有効領域は、ドレイ
ン電極２７ａおよびソース電極２７ｂに囲まれた領域で
あり、この領域は、ｘ方向におけるソース電極１２、ド
レイン電極１３間の距離Ｋおよびｙ方向におけるチャネ
ル幅Ｗで規定（定義）される。
【００６７】このように、フォトセンサの感度領域は、
チャネル幅Ｗおよびチャネル長方向の長さＫに依存し、
トランジスタのソース−ドレイン電流値Ｉdsは、半導体
層２４のチャネル幅Ｗおよびチャネル長Ｌの比に依存し
ているため、ダブルゲート型フォトセンサ１０のドレイ
ン電流を向上させるためには、比Ｗ／Ｌの設計値をでき
るだけ大きく設計する必要があるが、比Ｗ／Ｌを大きく
すると、図７、図１２（ａ）に示したダブルゲート型フ
ォトセンサ１０Ａでは、その平面構造は、必然的にチャ
ネル幅方向の長さＷ（または、半導体層２４の長手方向
の寸法）が大きく、チャネル長方向の長さＫ（または、
半導体層２４の幅方向の寸法）が短い長方形形状とな
り、これに伴って、高い受光感度を有する光検知領域の
広がりがｘ方向に比較してｙ方向に偏ることになる。
チャネル幅Ｗおよびチャネル長方向の長さＫに依存し、
トランジスタのソース−ドレイン電流値Ｉdsは、半導体
層２４のチャネル幅Ｗおよびチャネル長Ｌの比に依存し
ているため、ダブルゲート型フォトセンサ１０のドレイ
ン電流を向上させるためには、比Ｗ／Ｌの設計値をでき
るだけ大きく設計する必要があるが、比Ｗ／Ｌを大きく
すると、図７、図１２（ａ）に示したダブルゲート型フ
ォトセンサ１０Ａでは、その平面構造は、必然的にチャ
ネル幅方向の長さＷ（または、半導体層２４の長手方向
の寸法）が大きく、チャネル長方向の長さＫ（または、
半導体層２４の幅方向の寸法）が短い長方形形状とな
り、これに伴って、高い受光感度を有する光検知領域の
広がりがｘ方向に比較してｙ方向に偏ることになる。
【００６８】具体的には、半導体層２４の入射有効領域
が長方形形状となるため、図１３に示すように、半導体
層２４上方の光検知領域の広がりは、必然的に半導体層
２４の長手方向（図面上下方向；ｙ方向）に延伸する縦
長の領域Ｅａ（半導体層２４の入射有効領域の略相似
形）となり、図面左右方向（ｘ方向）については、所望
の受光感度が得られる領域がｙ方向に対し相対的に狭く
なる特性を有している。したがって、ｘ、ｙ方向におけ
る光検知領域の広がりの偏りに起因して、被写体からの
明暗情報（読み取り画像）が歪んだ状態で読み取られる
ことになり、高い受光感度と、歪みを抑制した良好な画
像情報の読み取り動作とを同時に実現することができな
いという問題を有していた。
が長方形形状となるため、図１３に示すように、半導体
層２４上方の光検知領域の広がりは、必然的に半導体層
２４の長手方向（図面上下方向；ｙ方向）に延伸する縦
長の領域Ｅａ（半導体層２４の入射有効領域の略相似
形）となり、図面左右方向（ｘ方向）については、所望
の受光感度が得られる領域がｙ方向に対し相対的に狭く
なる特性を有している。したがって、ｘ、ｙ方向におけ
る光検知領域の広がりの偏りに起因して、被写体からの
明暗情報（読み取り画像）が歪んだ状態で読み取られる
ことになり、高い受光感度と、歪みを抑制した良好な画
像情報の読み取り動作とを同時に実現することができな
いという問題を有していた。
【００６９】また、このようなダブルゲート型フォトセ
ンサ１０Ａにより構成されるフォトセンサアレイ１００
Ａの平面構造は、例えば、図１２（ｂ）に示すように、
ダブルゲート型フォトセンサ１０Ａ相互が、直交する
ｘ、ｙの２方向（行、列方向）にそれぞれ所定のピッチ
Ｐspで等間隔に格子（マトリクス）状に配置され、さら
に、格子内部の素子間領域Ｒｐを通して、絶縁性基板
（ガラス基板）２１面側からの光が被写体に照射される
ように考慮されている。そのため、被写体に十分な量の
光を照射するためには、素子間領域Ｒｐを極力大きく確
保する必要もある。
ンサ１０Ａにより構成されるフォトセンサアレイ１００
Ａの平面構造は、例えば、図１２（ｂ）に示すように、
ダブルゲート型フォトセンサ１０Ａ相互が、直交する
ｘ、ｙの２方向（行、列方向）にそれぞれ所定のピッチ
Ｐspで等間隔に格子（マトリクス）状に配置され、さら
に、格子内部の素子間領域Ｒｐを通して、絶縁性基板
（ガラス基板）２１面側からの光が被写体に照射される
ように考慮されている。そのため、被写体に十分な量の
光を照射するためには、素子間領域Ｒｐを極力大きく確
保する必要もある。
【００７０】一方、図１４（ａ）に示すように、図８に
示したフォトセンサアレイ１００Ａに適用されるダブル
ゲート型フォトセンサ１０Ｂの平面構造は、ボトムゲー
ト電極２２およびトップゲート電極２９の各々に対して
一体的に、ｘ方向（図面左右方向）に延在するボトムゲ
ートライン１０２およびトップゲートライン１０１が形
成された構成を有している。また、平行して配置された
２個の半導体層２４ａ、２４ｂ間に延在して形成された
ソース電極２７ｂに対して一体的に、ｙ方向（図面上下
方向）に延在するソースライン１０４が形成され、さら
に、ソース電極２７ｂに対向して、２個の半導体層２４
ａ、２４ｂの他端に、個別に形成されたドレイン電極２
７ａ、２７ｂに対して一体的に、ｙ方向（図面上下方
向）に延在するドレインライン１０３が形成された構成
を有している。
示したフォトセンサアレイ１００Ａに適用されるダブル
ゲート型フォトセンサ１０Ｂの平面構造は、ボトムゲー
ト電極２２およびトップゲート電極２９の各々に対して
一体的に、ｘ方向（図面左右方向）に延在するボトムゲ
ートライン１０２およびトップゲートライン１０１が形
成された構成を有している。また、平行して配置された
２個の半導体層２４ａ、２４ｂ間に延在して形成された
ソース電極２７ｂに対して一体的に、ｙ方向（図面上下
方向）に延在するソースライン１０４が形成され、さら
に、ソース電極２７ｂに対向して、２個の半導体層２４
ａ、２４ｂの他端に、個別に形成されたドレイン電極２
７ａ、２７ｂに対して一体的に、ｙ方向（図面上下方
向）に延在するドレインライン１０３が形成された構成
を有している。
【００７１】このような平面構造を有するダブルゲート
型フォトセンサ１０Ｂにおいては、２個の半導体層２４
ａ、２４ｂが、幅方向（長手方向）を対向させて、チャ
ネル長方向に並行に連続配置された構成を有しているの
で、ドレイン電極２７ａ、２７ｃおよびソース電極２７
ｂにより規定される、半導体層２４ａ、２４ｂにおける
入射有効領域のチャネル幅方向の長さをＷ、チャネル長
方向の長さを各々Ｋ１、Ｋ２とした場合、半導体層２４
ａ、２４ｂの入射有効領域の長手寸法（チャネル幅方向
の長さ）は“Ｗ”に設定され、入射有効領域の幅寸法は
それぞれ半導体層２４ａ、２４ｂのチャネル長方向の長
さＫ１、Ｋ２に設定され、半導体層２４ａの受光感度
は、幅Ｗ、長さＫ１の略長方形となり、半導体層２４ｂ
の受光感度は、幅Ｗ、長さＫ２の略長方形となり、ダブ
ルゲート型フォトセンサ１０Ｂとして、この２つの長方
形で示す領域が入射有効領域となる。
型フォトセンサ１０Ｂにおいては、２個の半導体層２４
ａ、２４ｂが、幅方向（長手方向）を対向させて、チャ
ネル長方向に並行に連続配置された構成を有しているの
で、ドレイン電極２７ａ、２７ｃおよびソース電極２７
ｂにより規定される、半導体層２４ａ、２４ｂにおける
入射有効領域のチャネル幅方向の長さをＷ、チャネル長
方向の長さを各々Ｋ１、Ｋ２とした場合、半導体層２４
ａ、２４ｂの入射有効領域の長手寸法（チャネル幅方向
の長さ）は“Ｗ”に設定され、入射有効領域の幅寸法は
それぞれ半導体層２４ａ、２４ｂのチャネル長方向の長
さＫ１、Ｋ２に設定され、半導体層２４ａの受光感度
は、幅Ｗ、長さＫ１の略長方形となり、半導体層２４ｂ
の受光感度は、幅Ｗ、長さＫ２の略長方形となり、ダブ
ルゲート型フォトセンサ１０Ｂとして、この２つの長方
形で示す領域が入射有効領域となる。
【００７２】そして、この場合、各半導体層２４ａ、２
４ｂにおける入射有効領域の形状（縦横Ｗ×Ｋ１からな
る矩形領域と、縦横Ｗ×Ｋ２からなる矩形領域との合成
形状）が、正方形状に近似するほど、半導体層２４ａ、
２４ｂへの励起光の入射角度による受光感度のバラツキ
が補正されることになる。すなわち、チャネル幅方向の
長さＷとチャネル長方向の長さの総和（Ｋ１＋Ｋ２）と
の比Ｗ／（Ｋ１＋Ｋ２）が１に近づくほど、図１５に示
すように、ｘ方向（矢印Ａ；詳しくは、ｘ方向を中心に
して、それぞれ±４５°の角度を有する領域）から半導
体層２４ａ、２４ｂに入射する光の感度と、ｙ方向（矢
印Ｂ；詳しくは、ｙ方向を中心にして、それぞれ±４５
°の角度を有する領域）から半導体層２４ａ、２４ｂに
入射する光の感度がより等しくなるように作用して、受
光感度のバラツキ（方向性）が補正され、光検知領域の
広がりは、ｘ、ｙ方向に略均等な広がり（略正方形状に
近づいた矩形）を有する領域Ｅｂを得ることができる。
４ｂにおける入射有効領域の形状（縦横Ｗ×Ｋ１からな
る矩形領域と、縦横Ｗ×Ｋ２からなる矩形領域との合成
形状）が、正方形状に近似するほど、半導体層２４ａ、
２４ｂへの励起光の入射角度による受光感度のバラツキ
が補正されることになる。すなわち、チャネル幅方向の
長さＷとチャネル長方向の長さの総和（Ｋ１＋Ｋ２）と
の比Ｗ／（Ｋ１＋Ｋ２）が１に近づくほど、図１５に示
すように、ｘ方向（矢印Ａ；詳しくは、ｘ方向を中心に
して、それぞれ±４５°の角度を有する領域）から半導
体層２４ａ、２４ｂに入射する光の感度と、ｙ方向（矢
印Ｂ；詳しくは、ｙ方向を中心にして、それぞれ±４５
°の角度を有する領域）から半導体層２４ａ、２４ｂに
入射する光の感度がより等しくなるように作用して、受
光感度のバラツキ（方向性）が補正され、光検知領域の
広がりは、ｘ、ｙ方向に略均等な広がり（略正方形状に
近づいた矩形）を有する領域Ｅｂを得ることができる。
【００７３】ここで、ダブルゲート型フォトセンサ１０
Ｂの受光感度を左右する、チャネル幅方向の長さＷとチ
ャネル長方向の長さの総和（Ｋ１＋Ｋ２）との比Ｗ／
（Ｋ１＋Ｋ２）において、チャネル長方向の長さの総和
（Ｋ１＋Ｋ２）は、１素子中に形成される半導体層の数
に応じて、各半導体層における入射有効領域のチャネル
長方向の長さＫｉの総和ΣＫｉと置き換えることができ
る。
Ｂの受光感度を左右する、チャネル幅方向の長さＷとチ
ャネル長方向の長さの総和（Ｋ１＋Ｋ２）との比Ｗ／
（Ｋ１＋Ｋ２）において、チャネル長方向の長さの総和
（Ｋ１＋Ｋ２）は、１素子中に形成される半導体層の数
に応じて、各半導体層における入射有効領域のチャネル
長方向の長さＫｉの総和ΣＫｉと置き換えることができ
る。
【００７４】これは、図１２（ａ）、（ｂ）に示した構
成においても同様であるが、図１４（ａ）に示した構成
によれば、入射光の指向性をより平準化できることはい
うまでもない。また、上記条件に加え、図１４（ａ）、
図１５において複数の半導体層２４ａ、２４ｂの入射有
効領域のｘ方向の両外端部で定義される２辺と、ｙ方向
の両外端部で定義される２辺（ドレイン電極２７ａと半
導体層２４ａの入射有効領域との境界線、および、ドレ
イン電極２７ｃと半導体層２４ｂの入射有効領域との境
界線）とで囲まれた矩形領域Ａｅの形が正方形に近いほ
ど、受光感度バランスの観点からさらに望ましい。
成においても同様であるが、図１４（ａ）に示した構成
によれば、入射光の指向性をより平準化できることはい
うまでもない。また、上記条件に加え、図１４（ａ）、
図１５において複数の半導体層２４ａ、２４ｂの入射有
効領域のｘ方向の両外端部で定義される２辺と、ｙ方向
の両外端部で定義される２辺（ドレイン電極２７ａと半
導体層２４ａの入射有効領域との境界線、および、ドレ
イン電極２７ｃと半導体層２４ｂの入射有効領域との境
界線）とで囲まれた矩形領域Ａｅの形が正方形に近いほ
ど、受光感度バランスの観点からさらに望ましい。
【００７５】また、図８、１４（ａ）に示したダブルゲ
ート型フォトセンサ１０Ｂにおいて、光量に応じて流れ
るドレイン電流Ｉdsは、一般に、次式のような関係を有
している。 Ｉds ∝ Ｗ／Ｌ１＋Ｗ／Ｌ２ ……（２） ここで、Ｗは半導体層２４ａ、２４ｂのチャネル幅、Ｌ
１、Ｌ２は、それぞれ半導体層２４ａ、２４ｂのチャネ
ル長である。２個の半導体層２４ａ、２４ｂにおけるチ
ャネル長を、Ｌ１＝Ｌ２＝Ｌの関係になるように設定す
ることにより、上記（２）式に基づいて、ソース−ドレ
イン電流Ｉdsを、図１２に示したダブルゲート型フォト
センサ１０Ａに比較して、理論上２倍に増大させること
ができるので、トランジスタ特性を顕著に向上させるこ
とができる。
ート型フォトセンサ１０Ｂにおいて、光量に応じて流れ
るドレイン電流Ｉdsは、一般に、次式のような関係を有
している。 Ｉds ∝ Ｗ／Ｌ１＋Ｗ／Ｌ２ ……（２） ここで、Ｗは半導体層２４ａ、２４ｂのチャネル幅、Ｌ
１、Ｌ２は、それぞれ半導体層２４ａ、２４ｂのチャネ
ル長である。２個の半導体層２４ａ、２４ｂにおけるチ
ャネル長を、Ｌ１＝Ｌ２＝Ｌの関係になるように設定す
ることにより、上記（２）式に基づいて、ソース−ドレ
イン電流Ｉdsを、図１２に示したダブルゲート型フォト
センサ１０Ａに比較して、理論上２倍に増大させること
ができるので、トランジスタ特性を顕著に向上させるこ
とができる。
【００７６】したがって、このようなダブルゲート型フ
ォトセンサ１０Ｂを、図１４（ｂ）に示すように、マト
リクス状に配置してフォトセンサアレイ１００Ｂを構成
することにより、光検知領域の広がりを均一化して、２
次元画像の読み取り時における歪みを抑制しつつ、高い
トランジスタ特性を有する光受光部を備えたフォトセン
サアレイ、および、２次元画像の読取装置を実現するこ
とができる。
ォトセンサ１０Ｂを、図１４（ｂ）に示すように、マト
リクス状に配置してフォトセンサアレイ１００Ｂを構成
することにより、光検知領域の広がりを均一化して、２
次元画像の読み取り時における歪みを抑制しつつ、高い
トランジスタ特性を有する光受光部を備えたフォトセン
サアレイ、および、２次元画像の読取装置を実現するこ
とができる。
【００７７】また、上述したダブルゲート型フォトセン
サ１０Ｂによれば、トランジスタ特性を大幅に高めたこ
とにより、図７に示したダブルゲート型フォトセンサ１
０Ａに比較して、小さな（僅かな）入射光量であって
も、明暗情報の読み取り動作を良好に行うことができる
ので、読取装置に付設される面光源の照度を低減（抑
制）することができ、２次元画像の読取装置の消費電力
を低減することができる。あるいは、面光源の照度を一
定とした場合には、トランジスタ特性の向上に伴い光蓄
積時間を大幅に短縮することができ、２次元画像の読み
取り性能に優れた読取装置を提供することができる。
サ１０Ｂによれば、トランジスタ特性を大幅に高めたこ
とにより、図７に示したダブルゲート型フォトセンサ１
０Ａに比較して、小さな（僅かな）入射光量であって
も、明暗情報の読み取り動作を良好に行うことができる
ので、読取装置に付設される面光源の照度を低減（抑
制）することができ、２次元画像の読取装置の消費電力
を低減することができる。あるいは、面光源の照度を一
定とした場合には、トランジスタ特性の向上に伴い光蓄
積時間を大幅に短縮することができ、２次元画像の読み
取り性能に優れた読取装置を提供することができる。
【００７８】さらに、トランジスタ特性が大幅に向上し
たことにより、ダブルゲート型フォトセンサ１０Ａの場
合と同等の入射光量に対して、過度の光オン電流が生じ
るため、このようなオン電流を抑制する目的で、トップ
ゲート電極およびボトムゲート電極に印加する駆動電圧
の最大値と最小値の差を小さくさせて動作を制御するこ
とができるので、駆動電圧の低減によって、ダブルゲー
ト型フォトセンサの特性の経時的な劣化を抑制し、フォ
トセンサアレイの信頼性を長く持続（延命）させること
もできる。
たことにより、ダブルゲート型フォトセンサ１０Ａの場
合と同等の入射光量に対して、過度の光オン電流が生じ
るため、このようなオン電流を抑制する目的で、トップ
ゲート電極およびボトムゲート電極に印加する駆動電圧
の最大値と最小値の差を小さくさせて動作を制御するこ
とができるので、駆動電圧の低減によって、ダブルゲー
ト型フォトセンサの特性の経時的な劣化を抑制し、フォ
トセンサアレイの信頼性を長く持続（延命）させること
もできる。
【００７９】なお、図１２、図１４に示したダブルゲー
ト型フォトセンサ１０Ａまたは１０Ｂにおいて、トップ
ゲート電極２９相互を接続するトップゲートライン１０
１は、隣接するダブルゲート型フォトセンサ１０Ａ又は
１０Ｂ間で、互いに平面的に複数本（本実施形態におい
ては、２本）に分岐して、ｙ方向に均等（対称）な位置
関係かつ同等の配線幅、配線厚で平行に延在するように
配置形成されている。すなわち、ダブルゲート型フォト
センサ１０Ａ又は１０Ｂの略中央を接続して延伸するボ
トムゲートライン１０２に対して、トップゲートライン
１０１が列方向の上下に略対称な位置関係で配置形成さ
れた構成を有している。
ト型フォトセンサ１０Ａまたは１０Ｂにおいて、トップ
ゲート電極２９相互を接続するトップゲートライン１０
１は、隣接するダブルゲート型フォトセンサ１０Ａ又は
１０Ｂ間で、互いに平面的に複数本（本実施形態におい
ては、２本）に分岐して、ｙ方向に均等（対称）な位置
関係かつ同等の配線幅、配線厚で平行に延在するように
配置形成されている。すなわち、ダブルゲート型フォト
センサ１０Ａ又は１０Ｂの略中央を接続して延伸するボ
トムゲートライン１０２に対して、トップゲートライン
１０１が列方向の上下に略対称な位置関係で配置形成さ
れた構成を有している。
【００８０】このように、ｘ方向に沿ったボトムゲート
ライン１０２を軸として、分岐して形成されたトップゲ
ートライン１０１相互が実質的に線対称構造を有するこ
とにより、トップゲートライン１０１を透過することに
より減衰する光が、半導体層２４または２４ａ、２４ｂ
に入射される際のｙ方向の入射バランスを均一にするこ
とができる。また、半導体層２４または２４ａ、２４ｂ
の中央からｙ方向に沿った線を軸として、ドレインライ
ン１０３側とソースライン１０４側とが実質的に線対称
構造を有することにより、トップゲートライン１０１を
透過することにより減衰される光が、半導体層２４また
は２４ａ、２４ｂに入射される際のｘ方向の入射バラン
スを均一にすることができる。
ライン１０２を軸として、分岐して形成されたトップゲ
ートライン１０１相互が実質的に線対称構造を有するこ
とにより、トップゲートライン１０１を透過することに
より減衰する光が、半導体層２４または２４ａ、２４ｂ
に入射される際のｙ方向の入射バランスを均一にするこ
とができる。また、半導体層２４または２４ａ、２４ｂ
の中央からｙ方向に沿った線を軸として、ドレインライ
ン１０３側とソースライン１０４側とが実質的に線対称
構造を有することにより、トップゲートライン１０１を
透過することにより減衰される光が、半導体層２４また
は２４ａ、２４ｂに入射される際のｘ方向の入射バラン
スを均一にすることができる。
【００８１】したがって、光の入射バランスがそれぞれ
上下方向（ｙ方向）および左右方向（ｘ方向）で均等に
なるようにトップゲートラインを分岐しているので、感
知される光の指向性のバランスを良好にすることができ
る。また、隣接するフォトセンサ１０Ａまたは１０Ｂ相
互間に配置されるトップゲートライン１０１とボトムゲ
ートライン１０２との上下方向（ｙ方向）の重なりがほ
とんどないので、トップゲートライン１０１とボトムゲ
ートライン１０２との間の寄生容量が生じず、信号の遅
延や電圧降下を抑制することができる。
上下方向（ｙ方向）および左右方向（ｘ方向）で均等に
なるようにトップゲートラインを分岐しているので、感
知される光の指向性のバランスを良好にすることができ
る。また、隣接するフォトセンサ１０Ａまたは１０Ｂ相
互間に配置されるトップゲートライン１０１とボトムゲ
ートライン１０２との上下方向（ｙ方向）の重なりがほ
とんどないので、トップゲートライン１０１とボトムゲ
ートライン１０２との間の寄生容量が生じず、信号の遅
延や電圧降下を抑制することができる。
【００８２】＜第２の実施形態＞次に、本発明に係るフ
ォトセンサアレイの第２の実施形態について、図面を参
照して説明する。図１６は、本発明に係るフォトセンサ
アレイにおける第２の実施形態を示す要部断面図であ
り、図１７は、図１６に示したフォトセンサアレイを備
えたフォトセンサシステムの一例を示す概略構成図であ
る。ここでは、図８に示した構成と同等のダブルゲート
型フォトセンサを適用した場合について説明する。な
お、図示の都合上、アレイ領域に形成された単一のダブ
ルゲート型フォトセンサのみを示す。また、上述した実
施形態（図８）と同等の構成については、同一の符号を
付して、その説明を簡略化する。
ォトセンサアレイの第２の実施形態について、図面を参
照して説明する。図１６は、本発明に係るフォトセンサ
アレイにおける第２の実施形態を示す要部断面図であ
り、図１７は、図１６に示したフォトセンサアレイを備
えたフォトセンサシステムの一例を示す概略構成図であ
る。ここでは、図８に示した構成と同等のダブルゲート
型フォトセンサを適用した場合について説明する。な
お、図示の都合上、アレイ領域に形成された単一のダブ
ルゲート型フォトセンサのみを示す。また、上述した実
施形態（図８）と同等の構成については、同一の符号を
付して、その説明を簡略化する。
【００８３】本実施形態に係るフォトセンサアレイ１０
０Ｃは、図８に示したフォトセンサアレイ１００Ｂの構
成において、最上層に形成された保護絶縁膜３０上に、
アース電極を設けるとともに、該アース電極と同一の導
電性材料かつ同一の工程で、パッド部に最上層となる電
極層を積層形成した構成を有している。具体的には、図
１６に示すように、本実施形態に係るフォトセンサアレ
イ１００Ｃは、図８に示したフォトセンサアレイ１００
Ｂの構成において、最上層に形成された保護絶縁膜３０
のアレイ領域Ａａ上に、ＩＴＯ等の透光性を有する導電
膜からなり、所定の電位が印加されたアース電極３１
と、保護絶縁膜３０のパッド領域Ａｐに形成された開口
部３０ａ、３０ｂ、３０ｃ（図１１（ｂ）参照）の各々
に、アース電極３１と同一の導電性材料（例えば、ＩＴ
Ｏ）により構成された電極層２２ｄ、２７ｚ、２９ｂが
積層された構成を有している。
０Ｃは、図８に示したフォトセンサアレイ１００Ｂの構
成において、最上層に形成された保護絶縁膜３０上に、
アース電極を設けるとともに、該アース電極と同一の導
電性材料かつ同一の工程で、パッド部に最上層となる電
極層を積層形成した構成を有している。具体的には、図
１６に示すように、本実施形態に係るフォトセンサアレ
イ１００Ｃは、図８に示したフォトセンサアレイ１００
Ｂの構成において、最上層に形成された保護絶縁膜３０
のアレイ領域Ａａ上に、ＩＴＯ等の透光性を有する導電
膜からなり、所定の電位が印加されたアース電極３１
と、保護絶縁膜３０のパッド領域Ａｐに形成された開口
部３０ａ、３０ｂ、３０ｃ（図１１（ｂ）参照）の各々
に、アース電極３１と同一の導電性材料（例えば、ＩＴ
Ｏ）により構成された電極層２２ｄ、２７ｚ、２９ｂが
積層された構成を有している。
【００８４】すなわち、ボトムゲートパッド部Ｐｂにお
いては、保護絶縁膜３０に形成された開口部３０ａ内に
露出する第２のボトムパッド電極層２２ｃに接続するよ
うに、第３のボトムパッド電極層２２ｄが積層形成さ
れ、ドレインパッド部Ｐｄにおいては、保護絶縁膜３０
に形成された開口部３０ｂ内に露出する第１のドレイン
パッド電極層２７ｙに接続するように、第２のドレイン
パッド電極層２７ｚが積層形成され、トップゲートパッ
ド部Ｐｔにおいては、保護絶縁膜３０に形成された開口
部３０ｃ内に露出するベースパッド２９ａに接続するよ
うに、トップパッド電極層２９ｂが積層形成されてい
る。
いては、保護絶縁膜３０に形成された開口部３０ａ内に
露出する第２のボトムパッド電極層２２ｃに接続するよ
うに、第３のボトムパッド電極層２２ｄが積層形成さ
れ、ドレインパッド部Ｐｄにおいては、保護絶縁膜３０
に形成された開口部３０ｂ内に露出する第１のドレイン
パッド電極層２７ｙに接続するように、第２のドレイン
パッド電極層２７ｚが積層形成され、トップゲートパッ
ド部Ｐｔにおいては、保護絶縁膜３０に形成された開口
部３０ｃ内に露出するベースパッド２９ａに接続するよ
うに、トップパッド電極層２９ｂが積層形成されてい
る。
【００８５】また、フォトセンサアレイ１００Ｂは、第
２のボトムパッド電極層２２ｃ、第１のドレインパッド
電極層２７ｙの両方を備えていたが、いずれかのみでも
よい。そして、図示しないが、ソースパッド群１４１
は、ドレインパッド部Ｐｄのベースパッド２７ｘ、第１
のドレインパッド電極層２７ｙと同様に２層構造として
もよく、また、ベースパッド２７ｘと同じ層からなる１
層構造としてもよい。
２のボトムパッド電極層２２ｃ、第１のドレインパッド
電極層２７ｙの両方を備えていたが、いずれかのみでも
よい。そして、図示しないが、ソースパッド群１４１
は、ドレインパッド部Ｐｄのベースパッド２７ｘ、第１
のドレインパッド電極層２７ｙと同様に２層構造として
もよく、また、ベースパッド２７ｘと同じ層からなる１
層構造としてもよい。
【００８６】このような構成を有するフォトセンサアレ
イ１００Ｃの製造方法は、まず、図９乃至図１１に示し
た製造プロセスにより図８に示したフォトセンサアレイ
１００Ｂの構成を形成した後、第８の工程として、保護
絶縁膜３０上の全域に、スパッタリング法やイオンプレ
ーティング法等により、例えば、膜厚５０ｎｍのＩＴＯ
等の透明導電層を成膜し、この透明導電層を、フォトリ
ソグラフィ技術およびウェットエッチング法等を用い
て、選択的にエッチングすることにより、アレイ領域Ａ
ａ上に、アース電極３１を形成するとともに、パッド領
域Ａｐの開口部３０ａを介して、第２のボトムパッド電
極層２２ｃに接続された第３のボトムパッド電極層２２
ｄと、開口部３０ｂを介して、第１のドレインパッド電
極層２７ｙに接続された第２のドレインパッド電極層２
７ｚと、開口部３０ｃを介して、ベースパッド２９ａに
接続されたトップパッド電極層２９ｂを形成する。
イ１００Ｃの製造方法は、まず、図９乃至図１１に示し
た製造プロセスにより図８に示したフォトセンサアレイ
１００Ｂの構成を形成した後、第８の工程として、保護
絶縁膜３０上の全域に、スパッタリング法やイオンプレ
ーティング法等により、例えば、膜厚５０ｎｍのＩＴＯ
等の透明導電層を成膜し、この透明導電層を、フォトリ
ソグラフィ技術およびウェットエッチング法等を用い
て、選択的にエッチングすることにより、アレイ領域Ａ
ａ上に、アース電極３１を形成するとともに、パッド領
域Ａｐの開口部３０ａを介して、第２のボトムパッド電
極層２２ｃに接続された第３のボトムパッド電極層２２
ｄと、開口部３０ｂを介して、第１のドレインパッド電
極層２７ｙに接続された第２のドレインパッド電極層２
７ｚと、開口部３０ｃを介して、ベースパッド２９ａに
接続されたトップパッド電極層２９ｂを形成する。
【００８７】また、フォトセンサアレイ１００Ｃは、第
３のボトムパッド電極層２２ｄ、第２のドレインパッド
電極層２７ｚ、トップパッド電極層２９ｂを備えていた
が、これらのうち１種又は２種のみを有してもよい。そ
して、図示しないがソースパッド群１４１は、ドレイン
パッド部Ｐｄのベースパッド２７ｘ、第１のドレインパ
ッド電極層２７ｙ、及び第２のドレインパッド電極層２
７ｚと同様に３層構造としてもよく、またベースパッド
２７ｘと同じ層からなる１層構造、或いはベースパッド
２７ｘ、第１のドレインパッド電極層２７ｙと同じ層か
らなる２層構造、或いはベースパッド２７ｘ、第２のド
レインパッド電極層２７ｚと同じ層からなる２層構造、
或いは第１のドレインパッド電極層２７ｙ、第２のドレ
インパッド電極層２７ｚと同じ層からなる２層構造のい
ずれであってもよい。
３のボトムパッド電極層２２ｄ、第２のドレインパッド
電極層２７ｚ、トップパッド電極層２９ｂを備えていた
が、これらのうち１種又は２種のみを有してもよい。そ
して、図示しないがソースパッド群１４１は、ドレイン
パッド部Ｐｄのベースパッド２７ｘ、第１のドレインパ
ッド電極層２７ｙ、及び第２のドレインパッド電極層２
７ｚと同様に３層構造としてもよく、またベースパッド
２７ｘと同じ層からなる１層構造、或いはベースパッド
２７ｘ、第１のドレインパッド電極層２７ｙと同じ層か
らなる２層構造、或いはベースパッド２７ｘ、第２のド
レインパッド電極層２７ｚと同じ層からなる２層構造、
或いは第１のドレインパッド電極層２７ｙ、第２のドレ
インパッド電極層２７ｚと同じ層からなる２層構造のい
ずれであってもよい。
【００８８】そして、このような工程により製造された
フォトセンサアレイ１００Ｃは、図１６に示したよう
に、パッド領域Ａｐに配列され、保護絶縁膜３０上に露
出して形成された第３のボトムパッド電極層２２ｄ、第
２のドレインパッド電極層２７ｚおよびトップパッド電
極層２９ｂの各々に、バンプ（外部端子）Ｂｂ、Ｂｄ、
Ｂｔを接合することにより、ボトムゲートドライバ１２
０、ドレインドライバ１３０およびトップゲートドライ
バ１１０に接続される。このようなフォトセンサアレイ
１００Ｃの構成および製造方法によれば、上述した構成
例と同様の作用効果を得ることができるとともに、アー
ス電極により、フォトセンサアレイ上に載置される被写
体に帯電していた電荷が放電されるので、フォトセンサ
アレイを構成するダブルゲート型フォトセンサの静電破
壊や動作不良を良好に防止することができる。
フォトセンサアレイ１００Ｃは、図１６に示したよう
に、パッド領域Ａｐに配列され、保護絶縁膜３０上に露
出して形成された第３のボトムパッド電極層２２ｄ、第
２のドレインパッド電極層２７ｚおよびトップパッド電
極層２９ｂの各々に、バンプ（外部端子）Ｂｂ、Ｂｄ、
Ｂｔを接合することにより、ボトムゲートドライバ１２
０、ドレインドライバ１３０およびトップゲートドライ
バ１１０に接続される。このようなフォトセンサアレイ
１００Ｃの構成および製造方法によれば、上述した構成
例と同様の作用効果を得ることができるとともに、アー
ス電極により、フォトセンサアレイ上に載置される被写
体に帯電していた電荷が放電されるので、フォトセンサ
アレイを構成するダブルゲート型フォトセンサの静電破
壊や動作不良を良好に防止することができる。
【００８９】なお、アース電極３１は、たとえば、図１
７に示すように、アレイ領域Ａａを２分するように、僅
かな間隙を介して、互いに離間する第１の電極３１ａお
よび第２の電極３１ｂにより構成され、第１の電極３１
ａは、所定の正電圧を印加する電源１５１に接続される
とともに、第２の電極３１ｂは、その印加電圧の変化を
検出する検出器１５２を介して、接地電位に接続された
構成を適用することもできる。
７に示すように、アレイ領域Ａａを２分するように、僅
かな間隙を介して、互いに離間する第１の電極３１ａお
よび第２の電極３１ｂにより構成され、第１の電極３１
ａは、所定の正電圧を印加する電源１５１に接続される
とともに、第２の電極３１ｂは、その印加電圧の変化を
検出する検出器１５２を介して、接地電位に接続された
構成を適用することもできる。
【００９０】ここで、検出器１５２は、第１の電極３１
ａおよび第２の電極３１ｂ上に跨って指等の被写体が載
置されると、被写体に帯電していた電荷が放電されると
ともに、第１の電極および第２の電極間が短絡すること
により生じる電圧変化を検出し、フォトセンサアレイ１
００Ｃ上への被写体の載置の有無を判断して、トップゲ
ートドライバ１１０、ボトムゲートドライバ１２０、ド
レインドライバ１３０の動作を制御する制御信号を出力
するスイッチ機能を有している。
ａおよび第２の電極３１ｂ上に跨って指等の被写体が載
置されると、被写体に帯電していた電荷が放電されると
ともに、第１の電極および第２の電極間が短絡すること
により生じる電圧変化を検出し、フォトセンサアレイ１
００Ｃ上への被写体の載置の有無を判断して、トップゲ
ートドライバ１１０、ボトムゲートドライバ１２０、ド
レインドライバ１３０の動作を制御する制御信号を出力
するスイッチ機能を有している。
【００９１】＜第３の実施形態＞次に、本発明に係るフ
ォトセンサアレイの第３の実施形態について、図面を参
照して説明する。図１８は、本発明に係るフォトセンサ
アレイにおける第３の実施形態を示す要部断面図であ
る。ここでは、図８に示した構成と同等に、１素子当た
りにフォトセンサ部となる半導体層を２個備えたダブル
ゲート型フォトセンサを適用した場合について説明す
る。なお、図示の都合上、アレイ領域に形成された単一
のダブルゲート型フォトセンサのみを示す。また、上述
した実施形態（図８）と同等の構成については、同一の
符号を付して、その説明を簡略化する。
ォトセンサアレイの第３の実施形態について、図面を参
照して説明する。図１８は、本発明に係るフォトセンサ
アレイにおける第３の実施形態を示す要部断面図であ
る。ここでは、図８に示した構成と同等に、１素子当た
りにフォトセンサ部となる半導体層を２個備えたダブル
ゲート型フォトセンサを適用した場合について説明す
る。なお、図示の都合上、アレイ領域に形成された単一
のダブルゲート型フォトセンサのみを示す。また、上述
した実施形態（図８）と同等の構成については、同一の
符号を付して、その説明を簡略化する。
【００９２】図１８に示すように、本構成例におけるフ
ォトセンサアレイ１００Ｄは、アレイ領域Ａａとパッド
領域Ａｐとを有して構成され、アレイ領域Ａａには、可
視光が入射されると電子−正孔対を発生する単一のアモ
ルファスシリコン等の半導体層２４ｄと、該半導体層２
４ｄのチャネル領域となる２つの領域上に設けられたブ
ロック絶縁膜２５ａおよびブロック絶縁膜２５ｂと、ブ
ロック絶縁膜２５ａ、２５ｂ間に跨って設けられた単一
の不純物層２６ｆと、各ブロック絶縁膜２５ａ、２５ｂ
（チャネル領域）を挟んで不純物層２６ｆに対向し、各
ブロック絶縁膜２５ａ、２５ｂ（チャネル領域）の端部
にそれぞれ設けられ、かつ、図示しない部分で接続され
た不純物層２６ｅ、２６ｇと、ブロック絶縁膜２５ａ、
２５ｂ間に設けられた不純物層２６ｆ上に延在し、ブロ
ック絶縁膜２５ａ、２５ｂ間に跨って形成された単一の
ソース電極２７ｂと、各ブロック絶縁膜２５ａ、２５ｂ
（チャネル領域）を挟んでソース電極２７ｂに対向し、
不純物層２６ｅ、２６ｇ上に形成されるとともに、図示
しない部分で電気的に接続されたドレイン電極２７ａ、
２７ｃと、各ブロック絶縁膜２５ａ、２５ｂ（チャネル
領域）の上方に共通のトップゲート絶縁膜２８を介して
形成された単一のトップゲート電極２９と、各ブロック
絶縁膜２５ａ、２５ｂ（チャネル領域）の下方に共通の
ボトムゲート絶縁膜２３を介して形成された単一のボト
ムゲート電極２２と、を有して構成された複数のフォト
センサ（図１８では、便宜的に１個のみを表記）が、絶
縁性基板２１上にマトリクス状に配列されている。
ォトセンサアレイ１００Ｄは、アレイ領域Ａａとパッド
領域Ａｐとを有して構成され、アレイ領域Ａａには、可
視光が入射されると電子−正孔対を発生する単一のアモ
ルファスシリコン等の半導体層２４ｄと、該半導体層２
４ｄのチャネル領域となる２つの領域上に設けられたブ
ロック絶縁膜２５ａおよびブロック絶縁膜２５ｂと、ブ
ロック絶縁膜２５ａ、２５ｂ間に跨って設けられた単一
の不純物層２６ｆと、各ブロック絶縁膜２５ａ、２５ｂ
（チャネル領域）を挟んで不純物層２６ｆに対向し、各
ブロック絶縁膜２５ａ、２５ｂ（チャネル領域）の端部
にそれぞれ設けられ、かつ、図示しない部分で接続され
た不純物層２６ｅ、２６ｇと、ブロック絶縁膜２５ａ、
２５ｂ間に設けられた不純物層２６ｆ上に延在し、ブロ
ック絶縁膜２５ａ、２５ｂ間に跨って形成された単一の
ソース電極２７ｂと、各ブロック絶縁膜２５ａ、２５ｂ
（チャネル領域）を挟んでソース電極２７ｂに対向し、
不純物層２６ｅ、２６ｇ上に形成されるとともに、図示
しない部分で電気的に接続されたドレイン電極２７ａ、
２７ｃと、各ブロック絶縁膜２５ａ、２５ｂ（チャネル
領域）の上方に共通のトップゲート絶縁膜２８を介して
形成された単一のトップゲート電極２９と、各ブロック
絶縁膜２５ａ、２５ｂ（チャネル領域）の下方に共通の
ボトムゲート絶縁膜２３を介して形成された単一のボト
ムゲート電極２２と、を有して構成された複数のフォト
センサ（図１８では、便宜的に１個のみを表記）が、絶
縁性基板２１上にマトリクス状に配列されている。
【００９３】また、パッド領域Ａｐには、ボトムゲート
電極２２から延在するボトムゲートライン１０２の端部
に形成されたボトムゲートパッド部Ｐｂと、ドレイン電
極２７ａから延在するドレインライン１０３の端部に形
成されたドレインパッド部Ｐｄと、トップゲート電極２
９から延在するトップゲートライン１０１の端部に形成
されたトップゲートパッド部Ｐｔと、が各々所定のピッ
チで配列されている。ここで、ドレインライン１０３お
よびドレインパッド部Ｐｄの下層には、半導体層２４ｅ
および不純物層２６ｈが、同一の形状を有して延在する
ように設けられているとともに、ボトムゲートパッド部
Ｐｂの近傍にも、半導体層２４ｆおよび不純物層２６ｉ
が設けられている。
電極２２から延在するボトムゲートライン１０２の端部
に形成されたボトムゲートパッド部Ｐｂと、ドレイン電
極２７ａから延在するドレインライン１０３の端部に形
成されたドレインパッド部Ｐｄと、トップゲート電極２
９から延在するトップゲートライン１０１の端部に形成
されたトップゲートパッド部Ｐｔと、が各々所定のピッ
チで配列されている。ここで、ドレインライン１０３お
よびドレインパッド部Ｐｄの下層には、半導体層２４ｅ
および不純物層２６ｈが、同一の形状を有して延在する
ように設けられているとともに、ボトムゲートパッド部
Ｐｂの近傍にも、半導体層２４ｆおよび不純物層２６ｉ
が設けられている。
【００９４】すなわち、本実施形態に係るフォトセンサ
アレイ１００Ｄに適用されるダブルゲート型フォトセン
サは、絶縁性基板２１上に、ドレイン電極２７ａおよび
ソース電極２７ｂ間の半導体層２４ｄを共通のチャネル
領域として、半導体層２４ｄ、ドレイン電極２７ａ、ソ
ース電極２７ｂ、トップゲート絶縁膜２８およびトップ
ゲート電極２９により形成される第１の上部ＭＯＳトラ
ンジスタと、半導体層２４ｄ、ドレイン電極２７ａ、ソ
ース電極２７ｂ、ボトムゲート絶縁膜２３およびボトム
ゲート電極２２により形成される第１の下部ＭＯＳトラ
ンジスタからなる第１のダブルゲート型フォトセンサ、
および、ソース電極２７ｂおよびドレイン電極２７ｃ間
の半導体層２４ｄを共通のチャネル領域として、半導体
層２４ｄ、ソース電極２７ｂ、ドレイン電極２７ｃ、ト
ップゲート絶縁膜２８およびトップゲート電極２９によ
り形成される第２の上部ＭＯＳトランジスタと、半導体
層２４、ソース電極２７ｂ、ドレイン電極２７ｃ、ボト
ムゲート絶縁膜２３およびボトムゲート電極２２により
形成される第２の下部ＭＯＳトランジスタからなる第２
のダブルゲート型フォトセンサを、並列に連結配置した
構成を有している。
アレイ１００Ｄに適用されるダブルゲート型フォトセン
サは、絶縁性基板２１上に、ドレイン電極２７ａおよび
ソース電極２７ｂ間の半導体層２４ｄを共通のチャネル
領域として、半導体層２４ｄ、ドレイン電極２７ａ、ソ
ース電極２７ｂ、トップゲート絶縁膜２８およびトップ
ゲート電極２９により形成される第１の上部ＭＯＳトラ
ンジスタと、半導体層２４ｄ、ドレイン電極２７ａ、ソ
ース電極２７ｂ、ボトムゲート絶縁膜２３およびボトム
ゲート電極２２により形成される第１の下部ＭＯＳトラ
ンジスタからなる第１のダブルゲート型フォトセンサ、
および、ソース電極２７ｂおよびドレイン電極２７ｃ間
の半導体層２４ｄを共通のチャネル領域として、半導体
層２４ｄ、ソース電極２７ｂ、ドレイン電極２７ｃ、ト
ップゲート絶縁膜２８およびトップゲート電極２９によ
り形成される第２の上部ＭＯＳトランジスタと、半導体
層２４、ソース電極２７ｂ、ドレイン電極２７ｃ、ボト
ムゲート絶縁膜２３およびボトムゲート電極２２により
形成される第２の下部ＭＯＳトランジスタからなる第２
のダブルゲート型フォトセンサを、並列に連結配置した
構成を有している。
【００９５】このような構成を有するフォトセンサアレ
イ１００Ｄによれば、上述した実施形態（図８）に比較
して、パッド部（特に、ドレインパッド部）の積層構造
をより厚く形成することができるので、電極層の形状不
良を一層抑制して、ドライバ側のバンプとの接合性をさ
らに向上させることができるとともに、ドレインライン
１０３およびドレインパッド部Ｐｄの下層に、半導体層
２４ｄ、２４ｆおよび不純物層２６ｅ、２６ｉが、半導
体層２４ｄ、不純物層２６ｅから延在するように構成さ
れているので、上層に設けられるトップゲート絶縁膜２
８およびトップゲート電極２９に生じる段差を緩和する
ことができ、絶縁特性や信号伝達特性の劣化等を抑制す
ることができる。
イ１００Ｄによれば、上述した実施形態（図８）に比較
して、パッド部（特に、ドレインパッド部）の積層構造
をより厚く形成することができるので、電極層の形状不
良を一層抑制して、ドライバ側のバンプとの接合性をさ
らに向上させることができるとともに、ドレインライン
１０３およびドレインパッド部Ｐｄの下層に、半導体層
２４ｄ、２４ｆおよび不純物層２６ｅ、２６ｉが、半導
体層２４ｄ、不純物層２６ｅから延在するように構成さ
れているので、上層に設けられるトップゲート絶縁膜２
８およびトップゲート電極２９に生じる段差を緩和する
ことができ、絶縁特性や信号伝達特性の劣化等を抑制す
ることができる。
【００９６】また、フォトセンサアレイ１００Ｄは、第
２のボトムパッド電極層２２ｃ、第１のドレインパッド
電極層２７ｙの両方を備えていたが、いずれかのみでも
よい。そして、図示しないが、ソースパッド群１４１
は、ドレインパッド部Ｐｄのベースパッド２７ｘ、第１
のドレインパッド電極層２７ｙと同様に２層構造として
もよく、また、ベースパッド２７ｘと同じ層からなる１
層構造としてもよい。
２のボトムパッド電極層２２ｃ、第１のドレインパッド
電極層２７ｙの両方を備えていたが、いずれかのみでも
よい。そして、図示しないが、ソースパッド群１４１
は、ドレインパッド部Ｐｄのベースパッド２７ｘ、第１
のドレインパッド電極層２７ｙと同様に２層構造として
もよく、また、ベースパッド２７ｘと同じ層からなる１
層構造としてもよい。
【００９７】次に、上述した構成を有するフォトセンサ
アレイの製造方法について、図面を参照して詳しく説明
する。図１９乃至図２１は、図１８に示した構成を有す
るフォトセンサアレイの製造方法を示す各工程断面図で
ある。なお、以下の説明において、「第１の工程」乃至
「第６の工程」の表記は、説明の都合上、便宜的に用い
たものであって、実際の製造プロセスに関連付けられた
ものではない。また、上述した実施形態と同等の構成お
よび製造プロセスについては、その説明を簡略化する。
アレイの製造方法について、図面を参照して詳しく説明
する。図１９乃至図２１は、図１８に示した構成を有す
るフォトセンサアレイの製造方法を示す各工程断面図で
ある。なお、以下の説明において、「第１の工程」乃至
「第６の工程」の表記は、説明の都合上、便宜的に用い
たものであって、実際の製造プロセスに関連付けられた
ものではない。また、上述した実施形態と同等の構成お
よび製造プロセスについては、その説明を簡略化する。
【００９８】まず、第１の工程は、図１９（ａ）に示す
ように、ガラス基板等の絶縁性基板２１上に、例えば、
膜厚１００ｎｍ（１０００Å）のクロム等の金属層を成
膜した後、この金属層を選択的にエッチングすることに
より、所定の形状を有するボトムゲート電極２２、ベー
スパッド２２ａおよびボトムゲートライン１０２を形成
する。次いで、絶縁性基板２１上の全域に、例えば、膜
厚２５０ｎｍの窒化シリコン等のボトムゲート絶縁膜２
３、膜厚５０ｎｍのａ−Ｓｉ膜２４ｐ、および、膜厚１
００ｎｍのＳｉＮ膜を形成する。
ように、ガラス基板等の絶縁性基板２１上に、例えば、
膜厚１００ｎｍ（１０００Å）のクロム等の金属層を成
膜した後、この金属層を選択的にエッチングすることに
より、所定の形状を有するボトムゲート電極２２、ベー
スパッド２２ａおよびボトムゲートライン１０２を形成
する。次いで、絶縁性基板２１上の全域に、例えば、膜
厚２５０ｎｍの窒化シリコン等のボトムゲート絶縁膜２
３、膜厚５０ｎｍのａ−Ｓｉ膜２４ｐ、および、膜厚１
００ｎｍのＳｉＮ膜を形成する。
【００９９】次いで、ａ−Ｓｉ膜２４ｐのチャネル領域
となる領域の上方のＳｉＮ膜を選択的にエッチングする
ことにより、所定の形状を有するブロック絶縁膜２５
ａ、２５ｂを形成し、さらに、ブロック絶縁膜２５ａ、
２５ｂを含むａ−Ｓｉ膜２４ｐ上の全域に、例えば、リ
ンイオン（Ｐ+）等のｎ型不純物イオンを含むアモルフ
ァスシリコンからなる膜厚２５ｎｍのｎ型シリコン膜２
６ｐを堆積する。ｎ型シリコン膜２６ｐは真性アモルフ
ァスシリコン膜を形成した後、このアモルファスシリコ
ン膜にイオン注入法や熱拡散法を用いてｎ型不純物イオ
ンを導入しても得ることができる。次いで、ベースパッ
ド２２ａ上のボトムゲート絶縁膜２３、ａ−Ｓｉ膜２４
ｐおよびｎ型シリコン膜２６ｐをエッチングすることに
より、ベースパッド２２ａが露出する開口部２３ａを形
成する。
となる領域の上方のＳｉＮ膜を選択的にエッチングする
ことにより、所定の形状を有するブロック絶縁膜２５
ａ、２５ｂを形成し、さらに、ブロック絶縁膜２５ａ、
２５ｂを含むａ−Ｓｉ膜２４ｐ上の全域に、例えば、リ
ンイオン（Ｐ+）等のｎ型不純物イオンを含むアモルフ
ァスシリコンからなる膜厚２５ｎｍのｎ型シリコン膜２
６ｐを堆積する。ｎ型シリコン膜２６ｐは真性アモルフ
ァスシリコン膜を形成した後、このアモルファスシリコ
ン膜にイオン注入法や熱拡散法を用いてｎ型不純物イオ
ンを導入しても得ることができる。次いで、ベースパッ
ド２２ａ上のボトムゲート絶縁膜２３、ａ−Ｓｉ膜２４
ｐおよびｎ型シリコン膜２６ｐをエッチングすることに
より、ベースパッド２２ａが露出する開口部２３ａを形
成する。
【０１００】次に、第２の工程は、図１９（ｂ）に示す
ように、不純物層２６ｐ上の全域に、例えば、膜厚５０
ｎｍのクロム等の金属層２７ｐを成膜する。ここで、金
属層２７ｐは、ボトムゲート絶縁膜２３、ａ−Ｓｉ膜２
４ｐおよびｎ型シリコン膜２６ｐに形成された開口部２
３ａを介して、ベースパッド２２ａに接続されるように
形成される。
ように、不純物層２６ｐ上の全域に、例えば、膜厚５０
ｎｍのクロム等の金属層２７ｐを成膜する。ここで、金
属層２７ｐは、ボトムゲート絶縁膜２３、ａ−Ｓｉ膜２
４ｐおよびｎ型シリコン膜２６ｐに形成された開口部２
３ａを介して、ベースパッド２２ａに接続されるように
形成される。
【０１０１】次に、第３の工程は、図２０（ａ）に示す
ように、上記第２の工程により形成された金属層２７
ｐ、ａ−Ｓｉ膜２４ｐおよびｎ型シリコン膜２６ｐを、
選択的にエッチングすることにより、ブロック絶縁膜２
５ａ、２５ｂ（チャネル領域）間に跨るように延在する
単一のソース電極２７ｂと、各ブロック絶縁膜２５ａ、
２５ｂ（チャネル領域）を挟んでソース電極２７ｂに対
向するように延在し、図示を省略した配線層により互い
に接続されたドレイン電極２７ａ、２７ｃと、所定の位
置に配置されるベースパッド２７ｘと、ドレイン電極２
７ａとベースパッド２７ｘを接続するドレインライン１
０３を形成するとともに、開口部２３ａおよびその近傍
に所定の形状を有する第１のボトムパッド電極層２２ｂ
を形成する。
ように、上記第２の工程により形成された金属層２７
ｐ、ａ−Ｓｉ膜２４ｐおよびｎ型シリコン膜２６ｐを、
選択的にエッチングすることにより、ブロック絶縁膜２
５ａ、２５ｂ（チャネル領域）間に跨るように延在する
単一のソース電極２７ｂと、各ブロック絶縁膜２５ａ、
２５ｂ（チャネル領域）を挟んでソース電極２７ｂに対
向するように延在し、図示を省略した配線層により互い
に接続されたドレイン電極２７ａ、２７ｃと、所定の位
置に配置されるベースパッド２７ｘと、ドレイン電極２
７ａとベースパッド２７ｘを接続するドレインライン１
０３を形成するとともに、開口部２３ａおよびその近傍
に所定の形状を有する第１のボトムパッド電極層２２ｂ
を形成する。
【０１０２】このとき、ドレイン電極２７ａ、２７ｃ、
ソース電極２７ｂ等の導電層の形成と同時に、導電層の
下層に、不純物層２６ｅ、２６ｆ、２６ｇおよび半導体
層２４ｄが同一の形状を有するようにパターニングされ
る。なお、半導体層２４ｄは、ドレイン電極２７ａ、２
７ｃ、ソース電極２７ｂが形成される領域、および、チ
ャネル領域となる領域を含むボトムゲート電極２２上方
に形成される。ドレインライン１０３の下層には、ドレ
インライン１０３と同一形状の不純物層２６ｈ及び半導
体層２４ｅが形成され、ベースパッド２７ｘの下方に
は、ベースパッド２７ｘと同一形状の不純物層２６ｉ及
び半導体層２４ｆが形成される。
ソース電極２７ｂ等の導電層の形成と同時に、導電層の
下層に、不純物層２６ｅ、２６ｆ、２６ｇおよび半導体
層２４ｄが同一の形状を有するようにパターニングされ
る。なお、半導体層２４ｄは、ドレイン電極２７ａ、２
７ｃ、ソース電極２７ｂが形成される領域、および、チ
ャネル領域となる領域を含むボトムゲート電極２２上方
に形成される。ドレインライン１０３の下層には、ドレ
インライン１０３と同一形状の不純物層２６ｈ及び半導
体層２４ｅが形成され、ベースパッド２７ｘの下方に
は、ベースパッド２７ｘと同一形状の不純物層２６ｉ及
び半導体層２４ｆが形成される。
【０１０３】次に、第４の工程は、図２０（ｂ）に示す
ように、上記第３の工程により形成されたドレイン電極
２７ａ、２７ｃ、ソース電極２７ｂ、ベースパッド２７
ｘ、ドレインライン１０３および第１のボトムパッド電
極層２２ｂを含むボトムゲート絶縁膜２３上の全域に、
例えば、膜厚１５０ｎｍの窒化シリコン等のトップゲー
ト絶縁膜２８を形成した後、第１のボトムパッド電極層
２２ｂおよびベースパッド２７ｘ上のトップゲート絶縁
膜２８をエッチングすることにより、第１のボトムパッ
ド電極層２２ｂおよびベースパッド２７ｘが露出する開
口部２８ａ、２８ｂを形成する。
ように、上記第３の工程により形成されたドレイン電極
２７ａ、２７ｃ、ソース電極２７ｂ、ベースパッド２７
ｘ、ドレインライン１０３および第１のボトムパッド電
極層２２ｂを含むボトムゲート絶縁膜２３上の全域に、
例えば、膜厚１５０ｎｍの窒化シリコン等のトップゲー
ト絶縁膜２８を形成した後、第１のボトムパッド電極層
２２ｂおよびベースパッド２７ｘ上のトップゲート絶縁
膜２８をエッチングすることにより、第１のボトムパッ
ド電極層２２ｂおよびベースパッド２７ｘが露出する開
口部２８ａ、２８ｂを形成する。
【０１０４】次に、第５の工程は、図２１（ａ）に示す
ように、トップゲート絶縁膜２８上の全域に、例えば、
膜厚５０ｎｍのＩＴＯ等の透明導電層を成膜した後、こ
の透明導電層を選択的にエッチングすることにより、半
導体層２４の上方に延在して形成された単一のトップゲ
ート電極２９と、所定の位置に配置されたベースパッド
２９ａと、トップゲート電極２９とベースパッド２９ａ
を接続するトップゲートライン１０１を形成する。この
とき同時に、開口部２８ａを介して、第１のボトムパッ
ド電極層２２ｂに接続された第２のボトムパッド電極層
２２ｃと、開口部２８ｂを介して、ベースパッド２７ｘ
に接続された第１のドレインパッド電極層２７ｙを形成
する。
ように、トップゲート絶縁膜２８上の全域に、例えば、
膜厚５０ｎｍのＩＴＯ等の透明導電層を成膜した後、こ
の透明導電層を選択的にエッチングすることにより、半
導体層２４の上方に延在して形成された単一のトップゲ
ート電極２９と、所定の位置に配置されたベースパッド
２９ａと、トップゲート電極２９とベースパッド２９ａ
を接続するトップゲートライン１０１を形成する。この
とき同時に、開口部２８ａを介して、第１のボトムパッ
ド電極層２２ｂに接続された第２のボトムパッド電極層
２２ｃと、開口部２８ｂを介して、ベースパッド２７ｘ
に接続された第１のドレインパッド電極層２７ｙを形成
する。
【０１０５】次に、第６の工程は、図２１（ｂ）に示す
ように、上記第５の工程により形成されたトップゲート
電極２９、ベースパッド２９ａ、トップゲートライン１
０１、第２のボトムパッド電極層２２ｃおよび第１のド
レインパッド電極層２７ｙを含むトップゲート絶縁膜２
８上の全域に、例えば、膜厚２００〜４００ｎｍの窒化
シリコン等の保護絶縁膜３０を形成し、第２のボトムパ
ッド電極層２２ｃ、第１のドレインパッド電極層２７ｙ
およびベースパッド２９ａ上の保護絶縁膜３０をエッチ
ングすることにより、第２のボトムパッド電極層２２
ｃ、第１のドレインパッド電極層２７ｙおよびベースパ
ッド２９ａが各々露出する開口部３０ａ、３０ｂ、３０
ｃを形成する。
ように、上記第５の工程により形成されたトップゲート
電極２９、ベースパッド２９ａ、トップゲートライン１
０１、第２のボトムパッド電極層２２ｃおよび第１のド
レインパッド電極層２７ｙを含むトップゲート絶縁膜２
８上の全域に、例えば、膜厚２００〜４００ｎｍの窒化
シリコン等の保護絶縁膜３０を形成し、第２のボトムパ
ッド電極層２２ｃ、第１のドレインパッド電極層２７ｙ
およびベースパッド２９ａ上の保護絶縁膜３０をエッチ
ングすることにより、第２のボトムパッド電極層２２
ｃ、第１のドレインパッド電極層２７ｙおよびベースパ
ッド２９ａが各々露出する開口部３０ａ、３０ｂ、３０
ｃを形成する。
【０１０６】そして、上述した一連の工程により製造さ
れたフォトセンサアレイ１００Ｄは、図１８に示したよ
うに、保護絶縁膜３０に形成された開口部３０ａ、３０
ｂ、３０ｃを介して、第２のボトムパッド電極層２２
ｃ、第１のドレインパッド電極層２７ｙおよびベースパ
ッド２９ａが、各々ボトムゲートドライバ１２０、ドレ
インドライバ１３０およびトップゲートドライバ１１０
のバンプ（外部端子）Ｂｂ、Ｂｄ、Ｂｔに接合される。
れたフォトセンサアレイ１００Ｄは、図１８に示したよ
うに、保護絶縁膜３０に形成された開口部３０ａ、３０
ｂ、３０ｃを介して、第２のボトムパッド電極層２２
ｃ、第１のドレインパッド電極層２７ｙおよびベースパ
ッド２９ａが、各々ボトムゲートドライバ１２０、ドレ
インドライバ１３０およびトップゲートドライバ１１０
のバンプ（外部端子）Ｂｂ、Ｂｄ、Ｂｔに接合される。
【０１０７】したがって、このようなフォトセンサアレ
イの製造方法によれば、アレイ領域およびパッド領域の
各構成を、同一の材料および同一の工程を適用して製造
することができるとともに、上述した実施形態（図９乃
至図１１）に比較して、製造プロセス（特に、フォトリ
ソグラフィ技術およびエッチング法を用いたパターニン
グ工程）をさらに削減（本製造方法では７回）して、製
造コストの低減や製造時間の短縮を図ることができる。
また、パッド部における電極層（特に、ドレインパッド
部）を厚く形成して、形状不良の抑制や周辺回路のバン
プとの接合性の向上を図ることができるとともに、半導
体層および不純物層を、ドレインラインおよびドレイン
パッド部下層にまで延在させているので、上層に設けら
れる絶縁層および導電層に生じる段差を緩和することが
でき、絶縁特性や信号伝達特性の劣化等を抑制すること
ができる。
イの製造方法によれば、アレイ領域およびパッド領域の
各構成を、同一の材料および同一の工程を適用して製造
することができるとともに、上述した実施形態（図９乃
至図１１）に比較して、製造プロセス（特に、フォトリ
ソグラフィ技術およびエッチング法を用いたパターニン
グ工程）をさらに削減（本製造方法では７回）して、製
造コストの低減や製造時間の短縮を図ることができる。
また、パッド部における電極層（特に、ドレインパッド
部）を厚く形成して、形状不良の抑制や周辺回路のバン
プとの接合性の向上を図ることができるとともに、半導
体層および不純物層を、ドレインラインおよびドレイン
パッド部下層にまで延在させているので、上層に設けら
れる絶縁層および導電層に生じる段差を緩和することが
でき、絶縁特性や信号伝達特性の劣化等を抑制すること
ができる。
【０１０８】＜第４の実施形態＞次に、本発明に係るフ
ォトセンサアレイの第４の実施形態について、図面を参
照して説明する。図２２は、本発明に係るフォトセンサ
アレイにおける第４の実施形態を示す要部断面図であ
る。ここでは、図１８に示した構成と同等のダブルゲー
ト型フォトセンサを適用した場合について説明する。な
お、図示の都合上、アレイ領域に形成された単一のダブ
ルゲート型フォトセンサのみを示す。また、上述した実
施形態（図１６、図１８）と同等の構成については、同
一の符号を付して、その説明を簡略化する。
ォトセンサアレイの第４の実施形態について、図面を参
照して説明する。図２２は、本発明に係るフォトセンサ
アレイにおける第４の実施形態を示す要部断面図であ
る。ここでは、図１８に示した構成と同等のダブルゲー
ト型フォトセンサを適用した場合について説明する。な
お、図示の都合上、アレイ領域に形成された単一のダブ
ルゲート型フォトセンサのみを示す。また、上述した実
施形態（図１６、図１８）と同等の構成については、同
一の符号を付して、その説明を簡略化する。
【０１０９】本実施形態に係るフォトセンサアレイ１０
０Ｅは、図１８に示したフォトセンサアレイ１００Ｄの
構成において、最上層に形成された保護絶縁膜３０のア
レイ領域Ａａ上に、ＩＴＯ等の透光性を有する導電膜か
らなり、所定の電位が印加されたアース電極３１と、保
護絶縁膜３０のパッド領域Ａｐに形成された開口部３０
ａ、３０ｂ、３０ｃ（図２１（ｂ）参照）の各々を介し
て、第２のボトムパッド電極層２２ｃ、第１のドレイン
パッド電極層２７ｙ、ベースパッド２９ａに接続するよ
うに、アース電極３１と同一の導電性材料（例えば、Ｉ
ＴＯ）により構成された電極層（第３のボトムパッド電
極層２２ｄ、第２のドレインパッド電極層２７ｚ、トッ
プパッド電極層２９ｂ）が積層された構成を有してい
る。
０Ｅは、図１８に示したフォトセンサアレイ１００Ｄの
構成において、最上層に形成された保護絶縁膜３０のア
レイ領域Ａａ上に、ＩＴＯ等の透光性を有する導電膜か
らなり、所定の電位が印加されたアース電極３１と、保
護絶縁膜３０のパッド領域Ａｐに形成された開口部３０
ａ、３０ｂ、３０ｃ（図２１（ｂ）参照）の各々を介し
て、第２のボトムパッド電極層２２ｃ、第１のドレイン
パッド電極層２７ｙ、ベースパッド２９ａに接続するよ
うに、アース電極３１と同一の導電性材料（例えば、Ｉ
ＴＯ）により構成された電極層（第３のボトムパッド電
極層２２ｄ、第２のドレインパッド電極層２７ｚ、トッ
プパッド電極層２９ｂ）が積層された構成を有してい
る。
【０１１０】このような構成を有するフォトセンサアレ
イ１００Ｄの製造方法は、まず、図１９乃至図２１に示
した製造プロセスにより図１８に示したフォトセンサア
レイ１００Ｄの構成を形成した後、第７の工程として、
保護絶縁膜３０上の全域に、例えば、膜厚５０ｎｍのＩ
ＴＯ等の透明導電層を成膜した後、この透明導電層を選
択的にエッチングすることにより、アレイ領域Ａａ上
に、アース電極３１を形成するとともに、パッド領域Ａ
ｐの開口部３０ａを介して、第２のボトムパッド電極層
２２ｃに接続された第３のボトムパッド電極層２２ｄ
と、開口部３０ｂを介して、第１のドレインパッド電極
層２７ｙに接続された第２のドレインパッド電極層２７
ｚと、開口部３０ｃを介して、ベースパッド２９ａに接
続されたトップパッド電極層２９ｂを形成する。
イ１００Ｄの製造方法は、まず、図１９乃至図２１に示
した製造プロセスにより図１８に示したフォトセンサア
レイ１００Ｄの構成を形成した後、第７の工程として、
保護絶縁膜３０上の全域に、例えば、膜厚５０ｎｍのＩ
ＴＯ等の透明導電層を成膜した後、この透明導電層を選
択的にエッチングすることにより、アレイ領域Ａａ上
に、アース電極３１を形成するとともに、パッド領域Ａ
ｐの開口部３０ａを介して、第２のボトムパッド電極層
２２ｃに接続された第３のボトムパッド電極層２２ｄ
と、開口部３０ｂを介して、第１のドレインパッド電極
層２７ｙに接続された第２のドレインパッド電極層２７
ｚと、開口部３０ｃを介して、ベースパッド２９ａに接
続されたトップパッド電極層２９ｂを形成する。
【０１１１】また、フォトセンサアレイ１００Ｅは、第
３のボトムパッド電極層２２ｄ、第２のドレインパッド
電極層２７ｚ、トップパッド電極層２９ｂを備えていた
が、これらのうち１種又は２種のみを有してもよい。そ
して、図示しないが、ソースパッド群１４１は、ドレイ
ンパッド部Ｐｄのベースパッド２７ｘ、第１のドレイン
パッド電極層２７ｙ、及び第２のドレインパッド電極層
２７ｚと同様に３層構造としてもよく、また、ベースパ
ッド２７ｘと同じ層からなる１層構造、或いはベースパ
ッド２７ｘ、第１のドレインパッド電極層２７ｙと同じ
層からなる２層構造、或いは、ベースパッド２７ｘ、第
２のドレインパッド電極層２７ｚと同じ層からなる２層
構造、或いは第１のドレインパッド電極層２７ｙ、第２
のドレインパッド電極層２７ｚと同じ層からなる２層構
造のいずれであってもよい。
３のボトムパッド電極層２２ｄ、第２のドレインパッド
電極層２７ｚ、トップパッド電極層２９ｂを備えていた
が、これらのうち１種又は２種のみを有してもよい。そ
して、図示しないが、ソースパッド群１４１は、ドレイ
ンパッド部Ｐｄのベースパッド２７ｘ、第１のドレイン
パッド電極層２７ｙ、及び第２のドレインパッド電極層
２７ｚと同様に３層構造としてもよく、また、ベースパ
ッド２７ｘと同じ層からなる１層構造、或いはベースパ
ッド２７ｘ、第１のドレインパッド電極層２７ｙと同じ
層からなる２層構造、或いは、ベースパッド２７ｘ、第
２のドレインパッド電極層２７ｚと同じ層からなる２層
構造、或いは第１のドレインパッド電極層２７ｙ、第２
のドレインパッド電極層２７ｚと同じ層からなる２層構
造のいずれであってもよい。
【０１１２】そして、このような工程により製造された
フォトセンサアレイ１００Ｅは、図２２に示したよう
に、パッド領域Ａｐに配列された第３のボトムパッド電
極層２２ｄ、第２のドレインパッド電極層２７ｚおよび
トップパッド電極層２９ｂの各々に、バンプＢｂ、Ｂ
ｄ、Ｂｔを接合することにより、ボトムゲートドライバ
１２０、ドレインドライバ１３０およびトップゲートド
ライバ１１０に接続される。
フォトセンサアレイ１００Ｅは、図２２に示したよう
に、パッド領域Ａｐに配列された第３のボトムパッド電
極層２２ｄ、第２のドレインパッド電極層２７ｚおよび
トップパッド電極層２９ｂの各々に、バンプＢｂ、Ｂ
ｄ、Ｂｔを接合することにより、ボトムゲートドライバ
１２０、ドレインドライバ１３０およびトップゲートド
ライバ１１０に接続される。
【０１１３】このようなフォトセンサアレイ１００Ｅの
構成および製造方法によれば、上述した実施形態（図１
８）と同様の作用効果を得ることができるとともに、ア
ース電極により、フォトセンサアレイ上に載置される被
写体に帯電していた電荷が放電されるので、フォトセン
サアレイを構成するダブルゲート型フォトセンサの静電
破壊や動作不良を良好に防止することができる。なお、
本実施形態においては、アレイ領域の保護絶縁膜上に、
単一のアース電極を形成した構成について説明したが、
上述した実施形態（図１７）に示したように、複数分割
されたアース電極を形成して、被写体に帯電していた電
荷を放電するとともに、アース電極間の短絡による電圧
変化に基づいて、各ドライバの動作を制御するように構
成しても良い。
構成および製造方法によれば、上述した実施形態（図１
８）と同様の作用効果を得ることができるとともに、ア
ース電極により、フォトセンサアレイ上に載置される被
写体に帯電していた電荷が放電されるので、フォトセン
サアレイを構成するダブルゲート型フォトセンサの静電
破壊や動作不良を良好に防止することができる。なお、
本実施形態においては、アレイ領域の保護絶縁膜上に、
単一のアース電極を形成した構成について説明したが、
上述した実施形態（図１７）に示したように、複数分割
されたアース電極を形成して、被写体に帯電していた電
荷を放電するとともに、アース電極間の短絡による電圧
変化に基づいて、各ドライバの動作を制御するように構
成しても良い。
【０１１４】次に、本発明に適用されるフォトセンサア
レイの他の構成例について、図面を参照して説明する。
図２３は、本発明に係るフォトセンサアレイに適用され
る他のダブルゲート型フォトセンサであって、１素子当
たりにフォトセンサ部となる半導体層が３個のダブルゲ
ート型フォトセンサの概略構成図であり、図２４は、そ
のダブルゲート型フォトセンサをマトリクス状に配置し
たフォトセンサアレイの平面構成図である。ここで、上
述した実施形態と同等の構成については、同一の符号を
付して、その説明を簡略化する。
レイの他の構成例について、図面を参照して説明する。
図２３は、本発明に係るフォトセンサアレイに適用され
る他のダブルゲート型フォトセンサであって、１素子当
たりにフォトセンサ部となる半導体層が３個のダブルゲ
ート型フォトセンサの概略構成図であり、図２４は、そ
のダブルゲート型フォトセンサをマトリクス状に配置し
たフォトセンサアレイの平面構成図である。ここで、上
述した実施形態と同等の構成については、同一の符号を
付して、その説明を簡略化する。
【０１１５】図２３（ａ）、（ｂ）に示すように、本構
成例に適用されるダブルゲート型フォトセンサ１０Ｆ
は、並列に配置された半導体層２４ａ、２４ｂ、２４ｃ
と、半導体層２４ａと２４ｂ間に跨って形成された単一
のソース電極２７ｂと、半導体層２４ｂと２４ｃ間に跨
って形成された単一のドレイン電極２７ｃと、半導体層
２４ａを挟んでソース電極２７ｂに対向して形成された
ドレイン電極２７ａと、半導体層２４ｃを挟んでドレイ
ン電極２７ｃに対向して形成されたソース電極２７ｄ
と、半導体層２４ａとドレイン電極２７ａとの間に介在
する不純物層２６ｊと、半導体層２４ａとソース電極２
７ｂとの間に介在する不純物層２６ｋと、半導体層２４
ｂとソース電極２７ｂとの間に介在する不純物層２６ｍ
と、半導体層２４ｂとドレイン電極２７ｃとの間に介在
する不純物層２６ｎと、半導体層２４ｃとドレイン電極
２７ｃとの間に介在する不純物層２６ｐと、半導体層２
４ｃとソース電極２７ｄとの間に介在する不純物層２６
ｑと、各半導体層２４ａ、２４ｂ、２４ｃの上層に上方
に形成されたブロック絶縁膜２５ａ、２５ｂ、２５ｃ
と、半導体層２４ａ、２４ｂ、２４ｃの上方にトップゲ
ート絶縁膜２８を介して、各半導体層２４ａ、２４ｂ、
２４ｃに対して共通に形成された単一のトップゲート電
極２９と、各半導体層２４ａ、２４ｂ、２４ｃの下方に
ボトムゲート絶縁膜２３を介して、各半導体層２４ａ、
２４ｂ、２４ｃに対して共通に形成された単一のボトム
ゲート電極２２と、を有し、これらの構成がガラス基板
等の絶縁性基板２１上に形成されている。なお、各絶縁
膜や導電層の材質、また、その製造方法については、上
述した実施形態（図８）と同等であるので、その説明を
省略する。
成例に適用されるダブルゲート型フォトセンサ１０Ｆ
は、並列に配置された半導体層２４ａ、２４ｂ、２４ｃ
と、半導体層２４ａと２４ｂ間に跨って形成された単一
のソース電極２７ｂと、半導体層２４ｂと２４ｃ間に跨
って形成された単一のドレイン電極２７ｃと、半導体層
２４ａを挟んでソース電極２７ｂに対向して形成された
ドレイン電極２７ａと、半導体層２４ｃを挟んでドレイ
ン電極２７ｃに対向して形成されたソース電極２７ｄ
と、半導体層２４ａとドレイン電極２７ａとの間に介在
する不純物層２６ｊと、半導体層２４ａとソース電極２
７ｂとの間に介在する不純物層２６ｋと、半導体層２４
ｂとソース電極２７ｂとの間に介在する不純物層２６ｍ
と、半導体層２４ｂとドレイン電極２７ｃとの間に介在
する不純物層２６ｎと、半導体層２４ｃとドレイン電極
２７ｃとの間に介在する不純物層２６ｐと、半導体層２
４ｃとソース電極２７ｄとの間に介在する不純物層２６
ｑと、各半導体層２４ａ、２４ｂ、２４ｃの上層に上方
に形成されたブロック絶縁膜２５ａ、２５ｂ、２５ｃ
と、半導体層２４ａ、２４ｂ、２４ｃの上方にトップゲ
ート絶縁膜２８を介して、各半導体層２４ａ、２４ｂ、
２４ｃに対して共通に形成された単一のトップゲート電
極２９と、各半導体層２４ａ、２４ｂ、２４ｃの下方に
ボトムゲート絶縁膜２３を介して、各半導体層２４ａ、
２４ｂ、２４ｃに対して共通に形成された単一のボトム
ゲート電極２２と、を有し、これらの構成がガラス基板
等の絶縁性基板２１上に形成されている。なお、各絶縁
膜や導電層の材質、また、その製造方法については、上
述した実施形態（図８）と同等であるので、その説明を
省略する。
【０１１６】すなわち、ダブルゲート型フォトセンサ１
０Ｆは、絶縁性基板２１上に、チャネル長がＬ３、チャ
ネル幅Ｗの半導体層２４ａを共通のチャネル領域とし
て、半導体層２４ａ、ドレイン電極２７ａ、ソース電極
２７ｂ、トップゲート絶縁膜２８、ボトムゲート絶縁膜
２３、トップゲート電極２９およびボトムゲート電極２
２により構成される第１のダブルゲート型フォトセンサ
と、チャネル長がＬ４、チャネル幅Ｗの半導体層２４ｂ
を共通のチャネル領域として、半導体層２４ｂ、ソース
電極２７ｂ、ドレイン電極２７ｃ、トップゲート絶縁膜
２８、ボトムゲート絶縁膜２３、トップゲート電極２９
およびボトムゲート電極２２により構成される第２のダ
ブルゲート型フォトセンサと、チャネル長がＬ５、チャ
ネル幅Ｗの半導体層２４ｃを共通のチャネル領域とし
て、半導体層２４ｃ、ドレイン電極２７ｃ、ソース電極
２７ｄ、トップゲート絶縁膜２８、ボトムゲート絶縁膜
２３、トップゲート電極２９およびボトムゲート電極２
２により構成される第３のダブルゲート型フォトセンサ
とを、並列に連結配置した構成を有している。
０Ｆは、絶縁性基板２１上に、チャネル長がＬ３、チャ
ネル幅Ｗの半導体層２４ａを共通のチャネル領域とし
て、半導体層２４ａ、ドレイン電極２７ａ、ソース電極
２７ｂ、トップゲート絶縁膜２８、ボトムゲート絶縁膜
２３、トップゲート電極２９およびボトムゲート電極２
２により構成される第１のダブルゲート型フォトセンサ
と、チャネル長がＬ４、チャネル幅Ｗの半導体層２４ｂ
を共通のチャネル領域として、半導体層２４ｂ、ソース
電極２７ｂ、ドレイン電極２７ｃ、トップゲート絶縁膜
２８、ボトムゲート絶縁膜２３、トップゲート電極２９
およびボトムゲート電極２２により構成される第２のダ
ブルゲート型フォトセンサと、チャネル長がＬ５、チャ
ネル幅Ｗの半導体層２４ｃを共通のチャネル領域とし
て、半導体層２４ｃ、ドレイン電極２７ｃ、ソース電極
２７ｄ、トップゲート絶縁膜２８、ボトムゲート絶縁膜
２３、トップゲート電極２９およびボトムゲート電極２
２により構成される第３のダブルゲート型フォトセンサ
とを、並列に連結配置した構成を有している。
【０１１７】特に、第１乃至第３の各ダブルゲート型フ
ォトセンサを構成するトップゲート電極２９とボトムゲ
ート電極２２を、各々共通電極により構成し、かつ、ド
レイン電極２７ａ、２７ｃを共通のドレインライン１０
３から突出形成し、また、ソース電極２７ｂ、２７ｄを
共通のソースライン１０４から突出形成した構成を有し
ているので、連結配置された３個のダブルゲート型フォ
トセンサを、上述した駆動制御方法を適用して、１個の
ダブルゲート型フォトセンサとして動作させることがで
きる。
ォトセンサを構成するトップゲート電極２９とボトムゲ
ート電極２２を、各々共通電極により構成し、かつ、ド
レイン電極２７ａ、２７ｃを共通のドレインライン１０
３から突出形成し、また、ソース電極２７ｂ、２７ｄを
共通のソースライン１０４から突出形成した構成を有し
ているので、連結配置された３個のダブルゲート型フォ
トセンサを、上述した駆動制御方法を適用して、１個の
ダブルゲート型フォトセンサとして動作させることがで
きる。
【０１１８】ダブルゲート型フォトセンサ１０Ｆにおい
て、光量に応じて流れるドレイン電流Ｉdsは、一般に、
次式のような関係を有している。 Ｉds ∝ Ｗ／Ｌ３＋Ｗ／Ｌ４＋Ｗ／Ｌ５ ……（３） ここで、チャネル長Ｌ３＝Ｌ４＝Ｌ５＝Ｌの関係になる
ように設定することにより、上記（３）式に基づいて、
ソース−ドレイン電流Ｉdsを、図１２に示したダブルゲ
ート型フォトセンサ１０Ａに比較して、理論上３倍に増
大させることができるので、トランジスタ特性を顕著に
向上させることができる。
て、光量に応じて流れるドレイン電流Ｉdsは、一般に、
次式のような関係を有している。 Ｉds ∝ Ｗ／Ｌ３＋Ｗ／Ｌ４＋Ｗ／Ｌ５ ……（３） ここで、チャネル長Ｌ３＝Ｌ４＝Ｌ５＝Ｌの関係になる
ように設定することにより、上記（３）式に基づいて、
ソース−ドレイン電流Ｉdsを、図１２に示したダブルゲ
ート型フォトセンサ１０Ａに比較して、理論上３倍に増
大させることができるので、トランジスタ特性を顕著に
向上させることができる。
【０１１９】そして、このような構成を有するダブルゲ
ート型フォトセンサ１０Ｆによれば、チャネル領域を構
成する半導体層２４ａ、２４ｂ、２４ｃが、各々幅方向
（長手方向）を対向させて、チャネル長Ｌ３、Ｌ４、Ｌ
５の延在方向に並行に連続配置されているので、各半導
体層２４ａ、２４ｂ、２４ｃにおける入射有効領域のチ
ャネル幅方向の長さをＷ、各入射有効領域のチャネル長
方向の長さをＫ３、Ｋ４、Ｋ５とし、たとえば、Ｋ３＝
Ｋ４＝Ｋ５＝Ｋに設定した場合、チャネル長方向の長さ
を３倍（３×Ｋ）に設定したダブルゲート型フォトセン
サとして取り扱うことができる。
ート型フォトセンサ１０Ｆによれば、チャネル領域を構
成する半導体層２４ａ、２４ｂ、２４ｃが、各々幅方向
（長手方向）を対向させて、チャネル長Ｌ３、Ｌ４、Ｌ
５の延在方向に並行に連続配置されているので、各半導
体層２４ａ、２４ｂ、２４ｃにおける入射有効領域のチ
ャネル幅方向の長さをＷ、各入射有効領域のチャネル長
方向の長さをＫ３、Ｋ４、Ｋ５とし、たとえば、Ｋ３＝
Ｋ４＝Ｋ５＝Ｋに設定した場合、チャネル長方向の長さ
を３倍（３×Ｋ）に設定したダブルゲート型フォトセン
サとして取り扱うことができる。
【０１２０】したがって各半導体層２４ａ、２４ｂ、２
４ｃのチャネル長方向（図２４の上下方向；ｙ方向）の
光検知領域の広がりが最大でダブルゲート型フォトセン
サ１０Ａの３倍となり、より一層光検知領域の広がりを
正方形化することができる。そのため、上述した図７、
図８に示した実施形態と同様に、このようなダブルゲー
ト型フォトセンサ１０Ｆを、図２４に示すように、マト
リクス状に配列してフォトセンサアレイ１００Ｆを構成
することにより、光検知領域の広がりを一層均一化し
て、２次元画像の読み取り時における歪みを抑制し、さ
らに、高いトランジスタ特性を有する光受光部を備えた
フォトセンサアレイ、および、２次元画像の読取装置を
実現することができる。
４ｃのチャネル長方向（図２４の上下方向；ｙ方向）の
光検知領域の広がりが最大でダブルゲート型フォトセン
サ１０Ａの３倍となり、より一層光検知領域の広がりを
正方形化することができる。そのため、上述した図７、
図８に示した実施形態と同様に、このようなダブルゲー
ト型フォトセンサ１０Ｆを、図２４に示すように、マト
リクス状に配列してフォトセンサアレイ１００Ｆを構成
することにより、光検知領域の広がりを一層均一化し
て、２次元画像の読み取り時における歪みを抑制し、さ
らに、高いトランジスタ特性を有する光受光部を備えた
フォトセンサアレイ、および、２次元画像の読取装置を
実現することができる。
【０１２１】なお、上述した各実施形態においては、ダ
ブルゲート型フォトセンサ１０Ａ〜１０Ｆは、半導体層
（あるいは、ダブルゲート型フォトセンサ）を１〜３
個、並列に連続配置した構成を示したが、本発明は、こ
の形態に限定されるものではない。したがって、連続配
置する半導体層の個数に応じて、光受光感度および光検
知領域の広がりを任意に設定することができる。
ブルゲート型フォトセンサ１０Ａ〜１０Ｆは、半導体層
（あるいは、ダブルゲート型フォトセンサ）を１〜３
個、並列に連続配置した構成を示したが、本発明は、こ
の形態に限定されるものではない。したがって、連続配
置する半導体層の個数に応じて、光受光感度および光検
知領域の広がりを任意に設定することができる。
【０１２２】この場合、図１４（ｂ）又は図２４に示し
たように、ダブルゲート型フォトセンサ１０Ｂ、１０Ｆ
をマトリクス状に配置してフォトセンサアレイ１００
Ｂ、１００Ｆを構成し、２次元画像の読取装置に適用し
た場合、マトリクスの格子内部の素子間領域Ｒａ、Ｒｂ
を通して、絶縁性基板（ガラス基板）２１側からの光が
被写体に照射されるので、被写体への照射光量を十分に
確保するように素子間領域Ｒａ、Ｒｂを設定した上で、
光受光部の形成領域に連続配置される半導体層（ダブル
ゲート型フォトセンサ）の数を任意に設定する必要があ
る。
たように、ダブルゲート型フォトセンサ１０Ｂ、１０Ｆ
をマトリクス状に配置してフォトセンサアレイ１００
Ｂ、１００Ｆを構成し、２次元画像の読取装置に適用し
た場合、マトリクスの格子内部の素子間領域Ｒａ、Ｒｂ
を通して、絶縁性基板（ガラス基板）２１側からの光が
被写体に照射されるので、被写体への照射光量を十分に
確保するように素子間領域Ｒａ、Ｒｂを設定した上で、
光受光部の形成領域に連続配置される半導体層（ダブル
ゲート型フォトセンサ）の数を任意に設定する必要があ
る。
【０１２３】図２５は、本発明に係るフォトセンサアレ
イのさらに他の実施形態を示す概略構成図であり、図２
６は、本発明に係るフォトセンサアレイを適用した２次
元画像の読取装置の概略構成図である。なお、図２６に
おいては、図示の都合上、ダブルゲート型フォトセンサ
を簡略化して示す。図２５に示すように、本実施形態に
係るフォトセンサアレイ１００Ｇは、上述した図１４
（ａ）に示したダブルゲート型フォトセンサ１０Ｂと同
等の構成を有するダブルゲート型フォトセンサ１０Ｇを
有し、各ダブルゲート型フォトセンサ１０Ｇが、２次元
平面に連続して設定された一辺がＰsa（＝Ｐsp：図１２
（ｂ）に示したダブルゲート型フォトセンサ１０Ａ相互
のピッチ）の仮想の正三角形の各頂点位置に配置され
た、いわゆるデルタ配列構造を有している。
イのさらに他の実施形態を示す概略構成図であり、図２
６は、本発明に係るフォトセンサアレイを適用した２次
元画像の読取装置の概略構成図である。なお、図２６に
おいては、図示の都合上、ダブルゲート型フォトセンサ
を簡略化して示す。図２５に示すように、本実施形態に
係るフォトセンサアレイ１００Ｇは、上述した図１４
（ａ）に示したダブルゲート型フォトセンサ１０Ｂと同
等の構成を有するダブルゲート型フォトセンサ１０Ｇを
有し、各ダブルゲート型フォトセンサ１０Ｇが、２次元
平面に連続して設定された一辺がＰsa（＝Ｐsp：図１２
（ｂ）に示したダブルゲート型フォトセンサ１０Ａ相互
のピッチ）の仮想の正三角形の各頂点位置に配置され
た、いわゆるデルタ配列構造を有している。
【０１２４】すなわち、図１２（ｂ）に示したフォトセ
ンサアレイ１００Ａにおけるダブルゲート型フォトセン
サ１０Ａの配置と対比すると、図１２（ｂ）におけるフ
ォトセンサアレイ１００Ａの場合には、ダブルゲート型
フォトセンサ１０Ａ相互が、ｘ、ｙの直交する２方向に
のみ、均等な寸法Ｐspだけ離間するように配置されてい
るため、マトリクスに対応するｘ、ｙ方向に対して、斜
め方向（０°、９０°、１８０°、２７０°以外の適当
な角度。例えば、４５°や６０°方向）においては、ダ
ブルゲート型フォトセンサ１０Ａ相互のピッチがｘ、ｙ
方向に対して増大して不均一となり（例えば、４５°の
場合にはＰspの√２倍）、斜め方向に載置された被写体
に対して、均一かつ高精度な読み取り動作を実現するこ
とができないという問題を有していた。
ンサアレイ１００Ａにおけるダブルゲート型フォトセン
サ１０Ａの配置と対比すると、図１２（ｂ）におけるフ
ォトセンサアレイ１００Ａの場合には、ダブルゲート型
フォトセンサ１０Ａ相互が、ｘ、ｙの直交する２方向に
のみ、均等な寸法Ｐspだけ離間するように配置されてい
るため、マトリクスに対応するｘ、ｙ方向に対して、斜
め方向（０°、９０°、１８０°、２７０°以外の適当
な角度。例えば、４５°や６０°方向）においては、ダ
ブルゲート型フォトセンサ１０Ａ相互のピッチがｘ、ｙ
方向に対して増大して不均一となり（例えば、４５°の
場合にはＰspの√２倍）、斜め方向に載置された被写体
に対して、均一かつ高精度な読み取り動作を実現するこ
とができないという問題を有していた。
【０１２５】これに対して、本実施形態に係るフォトセ
ンサアレイ１００Ｇにおいては、２次元平面に連続して
設定された各正三角形の各頂点位置に光受光部となるダ
ブルゲート型フォトセンサ１０Ｇが配置されているの
で、ｘ方向に均等にダブルゲート型フォトセンサ１０Ｇ
が配置されるとともに、斜め方向（６０°、１２０°、
２４０°、３００°）にも、均等にダブルゲート型フォ
トセンサ１０Ｇが配置されることになり、光受光部相互
間のピッチがＰsaに均一化される。
ンサアレイ１００Ｇにおいては、２次元平面に連続して
設定された各正三角形の各頂点位置に光受光部となるダ
ブルゲート型フォトセンサ１０Ｇが配置されているの
で、ｘ方向に均等にダブルゲート型フォトセンサ１０Ｇ
が配置されるとともに、斜め方向（６０°、１２０°、
２４０°、３００°）にも、均等にダブルゲート型フォ
トセンサ１０Ｇが配置されることになり、光受光部相互
間のピッチがＰsaに均一化される。
【０１２６】したがって、２次元平面上に配置される全
てのダブルゲート型フォトセンサが、略全周方向に隣接
するダブルゲート型フォトセンサに対して等間隔なピッ
チＰsaで配置されることになるので、読み取り対象とな
る２次元画像がｘ、ｙ方向に対して斜めに載置された場
合であっても、画像読み取り時の歪みを抑制しつつ、高
い読み取り精度で正確に読み取ることができる。また、
各ダブルゲート型フォトセンサがデルタ配列されている
ので、ｘ方向のピッチを図１２（ｂ）のフォトセンサと
同等のＰsa（＝Ｐsp）に設定した場合、ｙ方向のピッチ
Ｐsbは、次式により表される。 Ｐsb＝Ｐsa×sin６０° ……（４）
てのダブルゲート型フォトセンサが、略全周方向に隣接
するダブルゲート型フォトセンサに対して等間隔なピッ
チＰsaで配置されることになるので、読み取り対象とな
る２次元画像がｘ、ｙ方向に対して斜めに載置された場
合であっても、画像読み取り時の歪みを抑制しつつ、高
い読み取り精度で正確に読み取ることができる。また、
各ダブルゲート型フォトセンサがデルタ配列されている
ので、ｘ方向のピッチを図１２（ｂ）のフォトセンサと
同等のＰsa（＝Ｐsp）に設定した場合、ｙ方向のピッチ
Ｐsbは、次式により表される。 Ｐsb＝Ｐsa×sin６０° ……（４）
【０１２７】このように、ｙ方向のピッチＰsbは、ｘ方
向のピッチＰsa（＝Ｐsp）よりも短くなるため、図１２
（ｂ）に示したフォトセンサアレイ１００Ａと同等の平
面領域Ｍｐに対して、ｙ方向に縮小された平面領域Ｍｃ
で、同数のダブルゲート型フォトセンサ１０Ｇを配置す
ることができ、２次元画像の読取装置の小型化を図るこ
とができる。換言すれば、図１２（ｂ）に示したフォト
センサアレイ１００Ａと同等の平面領域Ｍｐに、１／si
n６０°倍（≒１．１５倍）の数のダブルゲート型フォ
トセンサ１０Ｇを配置することができ、高密度化を図る
ことができる。なお、デルタ配列においては、各光受光
部を構成するダブルゲート型フォトセンサとして、図１
４（ａ）に示した実施形態の構成を適用したが、図１２
（ａ）や図２３（ａ）に示した実施形態の構成や、さら
に他の構成のダブルゲート型フォトセンサを適用しても
よいことはいうまでもない。
向のピッチＰsa（＝Ｐsp）よりも短くなるため、図１２
（ｂ）に示したフォトセンサアレイ１００Ａと同等の平
面領域Ｍｐに対して、ｙ方向に縮小された平面領域Ｍｃ
で、同数のダブルゲート型フォトセンサ１０Ｇを配置す
ることができ、２次元画像の読取装置の小型化を図るこ
とができる。換言すれば、図１２（ｂ）に示したフォト
センサアレイ１００Ａと同等の平面領域Ｍｐに、１／si
n６０°倍（≒１．１５倍）の数のダブルゲート型フォ
トセンサ１０Ｇを配置することができ、高密度化を図る
ことができる。なお、デルタ配列においては、各光受光
部を構成するダブルゲート型フォトセンサとして、図１
４（ａ）に示した実施形態の構成を適用したが、図１２
（ａ）や図２３（ａ）に示した実施形態の構成や、さら
に他の構成のダブルゲート型フォトセンサを適用しても
よいことはいうまでもない。
【０１２８】以上説明したフォトセンサアレイを、図２
６に示すような２次元画像の読取装置（図では、指紋読
取装置）に適用することにより、フォトセンサアレイ１
００Ｍのガラス基板側に設けられた面光源４０から、素
子間領域の透明な絶縁膜を透過して、指等の被写体５０
ａに照射された光Ｒの反射光が、マトリクス状に配置さ
れた各ダブルゲート型フォトセンサ１０Ｍに入射され、
上述したように、読み取り時の歪みを低減しつつ、高精
度、かつ、短時間で被写体５０ａの明暗情報の読み取り
を実行することができる。また、フォトセンサアレイ１
００Ｍにおけるトランジスタ特性を大幅に向上すること
ができるため、相対的に面光源の照度を低減することが
でき、読取装置の消費電力を削減することができる。
６に示すような２次元画像の読取装置（図では、指紋読
取装置）に適用することにより、フォトセンサアレイ１
００Ｍのガラス基板側に設けられた面光源４０から、素
子間領域の透明な絶縁膜を透過して、指等の被写体５０
ａに照射された光Ｒの反射光が、マトリクス状に配置さ
れた各ダブルゲート型フォトセンサ１０Ｍに入射され、
上述したように、読み取り時の歪みを低減しつつ、高精
度、かつ、短時間で被写体５０ａの明暗情報の読み取り
を実行することができる。また、フォトセンサアレイ１
００Ｍにおけるトランジスタ特性を大幅に向上すること
ができるため、相対的に面光源の照度を低減することが
でき、読取装置の消費電力を削減することができる。
【０１２９】
【発明の効果】請求項１記載の発明によれば、ソース、
ドレイン端子、第１ゲート端子および第２ゲート端子の
いずれかが、第１ゲート電極または前記第２ゲート電極
を構成する透明電極層を含む積層構造を有しているの
で、各端子の構成を厚く形成することができるのでシー
ト抵抗を低くし、また端子の形状不良を抑制しつつ、周
辺回路との良好な電気的接続状態を実現することができ
る。特に透明電極層をＩＴＯとすると、ＩＴＯ以外の金
属端子に比べ周辺回路との接合性を向上することができ
る。
ドレイン端子、第１ゲート端子および第２ゲート端子の
いずれかが、第１ゲート電極または前記第２ゲート電極
を構成する透明電極層を含む積層構造を有しているの
で、各端子の構成を厚く形成することができるのでシー
ト抵抗を低くし、また端子の形状不良を抑制しつつ、周
辺回路との良好な電気的接続状態を実現することができ
る。特に透明電極層をＩＴＯとすると、ＩＴＯ以外の金
属端子に比べ周辺回路との接合性を向上することができ
る。
【０１３０】また、請求項２または３記載の発明によれ
ば、ソース、ドレイン端子、第１ゲート端子および第２
ゲート端子のいずれかは、構成する積層構造のうち、少
なくとも最上層が、透明電極層により構成されているも
のであればよい。これにより、半導体層に対する励起光
の入射側に形成される電極層と同一の材料かつ同一の工
程を用いて、各端子を積層形成することができる。ここ
で、光電変換素子の最上層に形成される透明電極層に、
所定の電位（接地電位）を印加することにより、画像読
み取り時に被写体に帯電した電荷を放電することがで
き、光電変換素子の静電破壊や動作不良を防止すること
ができる。
ば、ソース、ドレイン端子、第１ゲート端子および第２
ゲート端子のいずれかは、構成する積層構造のうち、少
なくとも最上層が、透明電極層により構成されているも
のであればよい。これにより、半導体層に対する励起光
の入射側に形成される電極層と同一の材料かつ同一の工
程を用いて、各端子を積層形成することができる。ここ
で、光電変換素子の最上層に形成される透明電極層に、
所定の電位（接地電位）を印加することにより、画像読
み取り時に被写体に帯電した電荷を放電することがで
き、光電変換素子の静電破壊や動作不良を防止すること
ができる。
【０１３１】また、少なくとも、ソース、ドレイン電
極、ソース、ドレイン端子およびソース、ドレイン配線
の下層に、半導体層が延在して設けられているものであ
ればよく、これにより、各端子部の積層構造をより厚く
形成することができ、端子の形状不良を一層抑制して、
周辺回路との接合性をさらに向上させることができると
ともに、半導体層よりも上層に設けられる絶縁層や第２
ゲート電極等の導電層に生じる段差を緩和することがで
き、絶縁特性や信号伝達特性の劣化等を抑制することが
できる。また、上記構成を有する複数の光電変換素子
は、各端子を介してドレインドライバ、第１ゲートドラ
イバ及び第２ゲートドライバ等の所定の周辺回路に接続
されるので、良好な絶縁特性や信号伝達特性、接合性を
有するフォトセンサシステムを簡易な製造プロセスによ
り抵抗することができる。
極、ソース、ドレイン端子およびソース、ドレイン配線
の下層に、半導体層が延在して設けられているものであ
ればよく、これにより、各端子部の積層構造をより厚く
形成することができ、端子の形状不良を一層抑制して、
周辺回路との接合性をさらに向上させることができると
ともに、半導体層よりも上層に設けられる絶縁層や第２
ゲート電極等の導電層に生じる段差を緩和することがで
き、絶縁特性や信号伝達特性の劣化等を抑制することが
できる。また、上記構成を有する複数の光電変換素子
は、各端子を介してドレインドライバ、第１ゲートドラ
イバ及び第２ゲートドライバ等の所定の周辺回路に接続
されるので、良好な絶縁特性や信号伝達特性、接合性を
有するフォトセンサシステムを簡易な製造プロセスによ
り抵抗することができる。
【０１３２】また、請求項６記載の発明によれば、半導
体層のソース、ドレイン電極間の励起光が入射される有
効領域が、容易に所定の形状比率を満たすように構成す
ることが可能になり、光検知領域の偏りを改善するよう
に任意に配置することができる。したがって、半導体層
の入射有効領域を最適な形状比率になるように設定する
ことができるので、励起光の入射量が微量であっても十
分ソース−ドレイン電流を流すことができ、良好な受光
感度を実現することができる。請求項６記載のフォトセ
ンサアレイにおいて、複数の半導体層のソース電極は互
いに接続され、複数の半導体層のドレイン電極は互いに
接続されていてもよく、ソース電極又はドレイン電極
が、複数の半導体層のうち隣接する２つに跨って形成さ
れていてもよい。
体層のソース、ドレイン電極間の励起光が入射される有
効領域が、容易に所定の形状比率を満たすように構成す
ることが可能になり、光検知領域の偏りを改善するよう
に任意に配置することができる。したがって、半導体層
の入射有効領域を最適な形状比率になるように設定する
ことができるので、励起光の入射量が微量であっても十
分ソース−ドレイン電流を流すことができ、良好な受光
感度を実現することができる。請求項６記載のフォトセ
ンサアレイにおいて、複数の半導体層のソース電極は互
いに接続され、複数の半導体層のドレイン電極は互いに
接続されていてもよく、ソース電極又はドレイン電極
が、複数の半導体層のうち隣接する２つに跨って形成さ
れていてもよい。
【０１３３】また、複数の光電変換素子の各々の複数の
半導体層が、半導体層のチャネル長方向に並んで配列さ
れていてもよい。さらに、複数の光電変換素子がデルタ
配列されていれば、２次元的に隣接する光電変換素子間
の距離をより均等にすることができるため、同じ被写体
をフォトセンサアレイに対し平面的に異なる角度で載置
したときの、方向に応じて異なる受光感度の不均一さに
よる光情報のずれを抑制することができるので、被写体
が載置する角度の制限が少なくて済み、一層の画像読み
取り特性に優れたフォトセンサアレイを実現することが
できる。
半導体層が、半導体層のチャネル長方向に並んで配列さ
れていてもよい。さらに、複数の光電変換素子がデルタ
配列されていれば、２次元的に隣接する光電変換素子間
の距離をより均等にすることができるため、同じ被写体
をフォトセンサアレイに対し平面的に異なる角度で載置
したときの、方向に応じて異なる受光感度の不均一さに
よる光情報のずれを抑制することができるので、被写体
が載置する角度の制限が少なくて済み、一層の画像読み
取り特性に優れたフォトセンサアレイを実現することが
できる。
【０１３４】請求項１１記載の発明によれば、フォトセ
ンサアレイを構成する光電変換素子の各導電層と同一の
材料かつ同一の工程で、第１ゲート端子、ドレイン端子
のいずれかを構成する各電極層を積層形成しているの
で、フォトセンサアレイ全体を共通する一連の製造プロ
セスで各構成の形成や処理を行うことができ、製造プロ
セスを削減して、製造コストの低減や製造時間の短縮を
図ることができるとともに、第１ゲート端子、ドレイン
端子のいずれかを構成する各電極層を良好に厚くし端子
のシート抵抗を低くすることができる。
ンサアレイを構成する光電変換素子の各導電層と同一の
材料かつ同一の工程で、第１ゲート端子、ドレイン端子
のいずれかを構成する各電極層を積層形成しているの
で、フォトセンサアレイ全体を共通する一連の製造プロ
セスで各構成の形成や処理を行うことができ、製造プロ
セスを削減して、製造コストの低減や製造時間の短縮を
図ることができるとともに、第１ゲート端子、ドレイン
端子のいずれかを構成する各電極層を良好に厚くし端子
のシート抵抗を低くすることができる。
【０１３５】また、請求項１３記載の発明によれば、保
護絶縁膜上に、アース電極と、第１ゲート端子最上層又
はドレイン端子最上層又は第２ゲート端子上層と、を同
一の工程で形成するものであってもよい。これにより、
製造プロセスを増加することなく、被写体に帯電した電
荷による光電変換素子の静電破壊や動作不良を防止する
することができるとともに、各端子の積層構造をより厚
く形成して周辺回路との接合性をより向上させることが
できる。また、ドレイン端子、第１ゲート端子および第
２ゲート端子を構成する積層構造のうち、少なくとも最
上層となる導電層が、透明電極層により構成されている
ものであればよい。これにより、半導体層に対する励起
光の入射側に形成される電極層と同一の材料かつ同一の
工程を用いて、製造プロセスを増加することなく、各端
子を積層形成することができる。
護絶縁膜上に、アース電極と、第１ゲート端子最上層又
はドレイン端子最上層又は第２ゲート端子上層と、を同
一の工程で形成するものであってもよい。これにより、
製造プロセスを増加することなく、被写体に帯電した電
荷による光電変換素子の静電破壊や動作不良を防止する
することができるとともに、各端子の積層構造をより厚
く形成して周辺回路との接合性をより向上させることが
できる。また、ドレイン端子、第１ゲート端子および第
２ゲート端子を構成する積層構造のうち、少なくとも最
上層となる導電層が、透明電極層により構成されている
ものであればよい。これにより、半導体層に対する励起
光の入射側に形成される電極層と同一の材料かつ同一の
工程を用いて、製造プロセスを増加することなく、各端
子を積層形成することができる。
【０１３６】また、少なくとも、ソース、ドレイン電
極、ソース、ドレイン端子およびソース、ドレイン配線
の下層に、半導体層が延在して設けられているものであ
ればよく、これにより、各端子部の積層構造をより厚く
形成して、端子の形状不良を一層抑制し、周辺回路との
接合性をさらに向上させることができるとともに、半導
体層よりも上層に設けられる絶縁層や第２ゲート電極等
の導電層に生じる段差を緩和して、絶縁特性や信号伝達
特性の劣化等を抑制することができるフォトセンサシス
テムを簡易な製造プロセスで提供することができる。
極、ソース、ドレイン端子およびソース、ドレイン配線
の下層に、半導体層が延在して設けられているものであ
ればよく、これにより、各端子部の積層構造をより厚く
形成して、端子の形状不良を一層抑制し、周辺回路との
接合性をさらに向上させることができるとともに、半導
体層よりも上層に設けられる絶縁層や第２ゲート電極等
の導電層に生じる段差を緩和して、絶縁特性や信号伝達
特性の劣化等を抑制することができるフォトセンサシス
テムを簡易な製造プロセスで提供することができる。
【図１】本発明に適用されるダブルゲート型フォトセン
サの基本構造を示す概略断面図である。
サの基本構造を示す概略断面図である。
【図２】本発明に適用されるダブルゲート型フォトセン
サを２次元配列して構成されるフォトセンサアレイを備
えたフォトセンサシステムの概略構成図である。
サを２次元配列して構成されるフォトセンサアレイを備
えたフォトセンサシステムの概略構成図である。
【図３】フォトセンサシステムの駆動制御方法の一例を
示すタイミングチャートである。
示すタイミングチャートである。
【図４】ダブルゲート型フォトセンサの動作概念図であ
る。
る。
【図５】フォトセンサシステムの出力電圧の光応答特性
を示す図である。
を示す図である。
【図６】ダブルゲート型フォトセンサを備えたフォトセ
ンサシステムを適用した２次元画像の画像読取装置の要
部断面図である。
ンサシステムを適用した２次元画像の画像読取装置の要
部断面図である。
【図７】本発明に係るフォトセンサアレイにおける第１
の実施形態の一構成例を示す要部断面図である。
の実施形態の一構成例を示す要部断面図である。
【図８】本発明に係るフォトセンサアレイにおける第１
の実施形態の他の構成例を示す要部断面図である。
の実施形態の他の構成例を示す要部断面図である。
【図９】図８に示した構成を有するフォトセンサアレイ
の製造方法における第１乃至第３の工程を示す各工程断
面図である。
の製造方法における第１乃至第３の工程を示す各工程断
面図である。
【図１０】図８に示した構成を有するフォトセンサアレ
イの製造方法における第４乃至第５の工程を示す各工程
断面図である。
イの製造方法における第４乃至第５の工程を示す各工程
断面図である。
【図１１】図８に示した構成を有するフォトセンサアレ
イの製造方法における第６乃至第７の工程を示す各工程
断面図である。
イの製造方法における第６乃至第７の工程を示す各工程
断面図である。
【図１２】図７に示した１素子当たりにフォトセンサ部
となる半導体層が１個のダブルゲート型フォトセンサの
入射有効領域と、フォトセンサアレイにおける配置構造
を示す図である。
となる半導体層が１個のダブルゲート型フォトセンサの
入射有効領域と、フォトセンサアレイにおける配置構造
を示す図である。
【図１３】図１２（ａ）に示した構成における光検知領
域の広がりを示す概念図である。
域の広がりを示す概念図である。
【図１４】図８に示した１素子当たりにフォトセンサ部
となる半導体層が２個のダブルゲート型フォトセンサの
入射有効領域と、フォトセンサアレイにおける配置構造
を示す図である。
となる半導体層が２個のダブルゲート型フォトセンサの
入射有効領域と、フォトセンサアレイにおける配置構造
を示す図である。
【図１５】図１４（ａ）に示した構成における光検知領
域の広がりを示す概略図である。
域の広がりを示す概略図である。
【図１６】本発明に係るフォトセンサアレイにおける第
２の実施形態を示す要部断面図である。
２の実施形態を示す要部断面図である。
【図１７】図１６に示したフォトセンサアレイを備えた
フォトセンサシステムの一例を示す概略構成図である。
フォトセンサシステムの一例を示す概略構成図である。
【図１８】本発明に係るフォトセンサアレイにおける第
３の実施形態を示す要部断面図である。
３の実施形態を示す要部断面図である。
【図１９】図１８に示した構成を有するフォトセンサア
レイの製造方法における第１乃至第２の工程を示す各工
程断面図である。
レイの製造方法における第１乃至第２の工程を示す各工
程断面図である。
【図２０】図１８に示した構成を有するフォトセンサア
レイの製造方法における第３乃至第４の工程を示す各工
程断面図である。
レイの製造方法における第３乃至第４の工程を示す各工
程断面図である。
【図２１】図１８に示した構成を有するフォトセンサア
レイの製造方法における第５乃至第６の工程を示す各工
程断面図である。
レイの製造方法における第５乃至第６の工程を示す各工
程断面図である。
【図２２】本発明に係るフォトセンサアレイにおける第
４の実施形態を示す要部断面図である。
４の実施形態を示す要部断面図である。
【図２３】１素子当たりにフォトセンサ部となる半導体
層が３個のダブルゲート型フォトセンサの概略構成図で
ある。
層が３個のダブルゲート型フォトセンサの概略構成図で
ある。
【図２４】図２３に示したダブルゲート型フォトセンサ
をマトリクス状に配置したフォトセンサアレイの平面構
成図である。
をマトリクス状に配置したフォトセンサアレイの平面構
成図である。
【図２５】本発明に係るフォトセンサアレイのさらに他
の実施形態を示す概略構成図である。
の実施形態を示す概略構成図である。
【図２６】本実施形態に係るフォトセンサアレイを適用
した２次元画像の読取装置の概略構成図である。
した２次元画像の読取装置の概略構成図である。
１０、１０Ａ〜１０Ｇ ダブルゲート型フォトセ
ンサ ２１ 絶縁性基板 ２２ ボトムゲート電極 ２３ ボトムゲート絶縁膜 ２４、２４ａ〜２４ｆ 半導体層 ２５、２５ａ〜２５ｃ ブロック絶縁膜 ２６ａ〜２６ｑ 不純物層 ２７ａ、２７ｃ ドレイン電極 ２７ｂ、２７ｄ ソース電極 ２８ トップゲート絶縁膜 ２９ トップゲート電極 ３０ 保護絶縁膜 ３１ アース電極 １００、１００Ａ〜１００Ｇ フォトセンサアレイ １１０ トップゲートドライバ １２０ ボトムゲートドライバ １３０ ドレインドライバ Ｐｂ ボトムゲートパッド部 Ｐｄ ドレインパッド部 Ｐｔ トップゲートパッド部
ンサ ２１ 絶縁性基板 ２２ ボトムゲート電極 ２３ ボトムゲート絶縁膜 ２４、２４ａ〜２４ｆ 半導体層 ２５、２５ａ〜２５ｃ ブロック絶縁膜 ２６ａ〜２６ｑ 不純物層 ２７ａ、２７ｃ ドレイン電極 ２７ｂ、２７ｄ ソース電極 ２８ トップゲート絶縁膜 ２９ トップゲート電極 ３０ 保護絶縁膜 ３１ アース電極 １００、１００Ａ〜１００Ｇ フォトセンサアレイ １１０ トップゲートドライバ １２０ ボトムゲートドライバ １３０ ドレインドライバ Ｐｂ ボトムゲートパッド部 Ｐｄ ドレインパッド部 Ｐｔ トップゲートパッド部
フロントページの続き Ｆターム(参考） 4M118 AA01 AA10 AB01 BA05 CA11 CA21 CA23 CB06 FB03 FB09 FB13 FB24 FB30 GA02 GA03 GB05 GB08 GB11 GB15 5F110 AA16 AA26 BB01 BB10 DD02 DD14 EE03 EE04 EE06 EE07 EE11 EE28 EE30 EE36 EE43 EE44 FF03 FF09 FF30 GG02 GG15 GG25 GG28 GG29 GG45 HK03 HK04 HK06 HK09 HK16 HK21 HK25 HK33 HK35 HK39 HM17 NN03 NN04 NN14 NN24 NN28 NN35
Claims (15)
- 【請求項１】 励起光が入射される入射有効領域を有す
る半導体層と、 前記半導体層の両端側にそれぞれ設けられたソース、ド
レイン電極と、 第１ゲート絶縁膜を介し、前記半導体層の下方に設けら
れた第１ゲート電極と、 第２ゲート絶縁膜を介し、前記半導体層の上方に設けら
れた第２ゲート電極と、を各々備え、所定方向に互いに
離間して配置された複数の光電変換素子と、 前記複数の光電変換素子の前記ドレイン電極または前記
ソース電極に共通に接続されたソース、ドレイン端子
と、 前記複数の光電変換素子の前記第１ゲート電極に共通に
接続された第１ゲート端子と、 前記複数の光電変換素子の前記第２ゲート電極に共通に
接続された第２ゲート端子と、を有し、 前記光電変換素子に設けられた前記第１ゲート電極また
は前記第２ゲート電極のいずれか一方は、第１の透明電
極層により構成され、 前記ソース端子又は前記ドレイン端子又は前記第１ゲー
ト端子は、少なくとも前記第１の透明電極層を有して構
成されていることを特徴とするフォトセンサアレイ。 - 【請求項２】 前記ソース端子又は前記ドレイン端子又
は前記第１ゲート端子の最上層が、前記第１の透明電極
層により構成されていることを特徴とする請求項１に記
載のフォトセンサアレイ。 - 【請求項３】 前記フォトセンサアレイは、前記複数の
光電変換素子の上方に絶縁膜を介して設けられたアース
電極を備え、 前記ソース端子又は前記ドレイン端子又は前記第１ゲー
ト端子又は前記第２ゲート端子は、少なくとも前記アー
ス電極を構成する第２の透明電極層を有して構成されて
いることを特徴とする請求項１記載のフォトセンサアレ
イ。 - 【請求項４】 少なくとも、前記ソース、ドレイン電
極、前記ソース、ドレイン端子、および、前記ソース、
ドレイン電極と前記ソース、ドレイン端子とを接続する
配線の下層に、前記半導体層が延在して設けられている
ことを特徴とする請求項１乃至３のいずれかに記載のフ
ォトセンサアレイ。 - 【請求項５】 前記複数の光電変換素子は、各々前記ソ
ース、ドレイン端子、前記第１ゲート端子および前記第
２ゲート端子を介して、各々ドレインドライバ、第１ゲ
ートドライバおよび第２ゲートドライバに接続されるこ
とを特徴とする請求項１乃至４のいずれかに記載のフォ
トセンサアレイ。 - 【請求項６】 前記各光電変換素子の前記半導体層は、
複数に分離され、前記複数の半導体層には、それぞれ前
記ソース、ドレイン電極が設けられ、前記ソース電極は
互いに接続され、前記ドレイン電極は互いに接続されて
いることを特徴とする請求項１乃至５のいずれかに記載
のフォトセンサアレイ。 - 【請求項７】 前記半導体層における前記入射有効領域
は複数あり、前記半導体層のチャネル方向に並んで配列
されていることを特徴とする請求項１記載のフォトセン
サアレイ。 - 【請求項８】 前記ソース、ドレイン電極は、励起光に
対して不透明であることを特徴とする請求項１乃至７の
いずれかに記載のフォトセンサアレイ。 - 【請求項９】 前記複数の光電変換素子の各々の前記複
数の半導体層は、半導体層のチャネル長方向に並んで配
列されることを特徴とする請求項６記載のフォトセンサ
アレイ。 - 【請求項１０】 前記複数の光電変換素子は、デルタ配
列されていることを特徴とする請求項１乃至９のいずれ
かに記載のフォトセンサアレイ。 - 【請求項１１】 絶縁性基板上に、第１ゲート電極と、
第１ゲート端子部に該第１ゲート電極と接続する第１ゲ
ートベースパッドと、を形成する工程と、少なくとも前
記第１ゲート電極上および前記第１ゲート端子部に、第
１ゲート絶縁膜を形成した後、前記第１ゲート電極の上
方に所定の形状を有し、励起光によりキャリアを生成す
る半導体層を形成する工程と、前記第１ゲート端子部に
前記第１ゲートベースパッドを露出する第１開口部を形
成する工程と、 前記半導体層の両端側にそれぞれ設けられたソース、ド
レイン電極と、ドレイン端子部に該ドレイン電極と接続
するドレインベースパッドと、前記第１開口部を介して
前記第１ゲート端子部に第１ゲート端子下層を形成する
工程と、 少なくとも前記第１ゲート端子下層、前記ソース、ドレ
イン電極および前記ドレイン端子部上に、第２ゲート絶
縁膜を形成した後、前記第１ゲート端子下層および前記
ドレインベースパッドを露出する第２開口部を形成する
工程と、 前記半導体層の上方に所定の形状を有する第２ゲート電
極と、第２ゲート端子部に該第２ゲート電極と接続する
第２ゲートベースパッドと、前記第２開口部を介して第
１ゲート端子下層と接続する第１ゲート端子上層又は前
記ドレインベースパッドと接続するドレイン端子上層
と、を形成する工程と、 を有していることを特徴とするフォトセンサアレイの製
造方法。 - 【請求項１２】 少なくとも前記第１ゲート端子上層又
は前記ドレイン端子上層は、前記第２ゲート電極と同一
の透明電極層により構成されていることを特徴とする請
求項１１記載のフォトセンサアレイの製造方法。 - 【請求項１３】 少なくとも前記第１ゲート端子部、前
記ドレイン端子部、前記第２ゲート電極および第２ゲー
ト端子部上に、保護絶縁膜を形成した後、前記第１ゲー
ト端子部、前記ドレイン端子部および前記第２ゲート端
子部を露出する第３開口部を形成する工程と、 前記保護絶縁膜上に、所定の形状を有するアース電極
と、前記第３開口部を介して、前記第１ゲート端子部に
第１ゲート端子最上層、又は前記ドレイン端子部にドレ
イン端子最上層、又は第２ゲート端子部に第２ゲート端
子上層と、を形成する工程を有することを特徴とする請
求項１１または１２記載のフォトセンサアレイの製造方
法。 - 【請求項１４】 前記第１ゲート端子最上層、又は前記
ドレイン端子最上層又は前記第２ゲート端子上層は、前
記アース電極と同一の透明電極層により構成されている
ことを特徴とする請求項１３記載のフォトセンサアレイ
の製造方法。 - 【請求項１５】 少なくとも前記ソース、ドレイン電
極、前記ソース、ドレイン端子部および前記ソース、ド
レイン電極と前記ソース、ドレイン端子部を接続する配
線層の下方に、前記半導体層が延在して設けられている
ことを特徴とする請求項１１乃至１４のいずれかに記載
のフォトセンサアレイの製造方法。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000152828A JP3587131B2 (ja) | 2000-05-24 | 2000-05-24 | フォトセンサアレイおよびその製造方法 |
| US09/827,623 US6566685B2 (en) | 2000-04-12 | 2001-04-05 | Double gate photo sensor array |
| KR10-2001-0019128A KR100428405B1 (ko) | 2000-04-12 | 2001-04-11 | 포토센서 어레이 및 그 제조방법 |
| TW090108652A TW527572B (en) | 2000-04-12 | 2001-04-11 | Photo sensor array and method for manufacturing the same |
| CNB011168404A CN1327532C (zh) | 2000-04-12 | 2001-04-12 | 光电传感器阵列和制造该光电传感器阵列的方法 |
| HK02102543A HK1040796A1 (en) | 2000-04-12 | 2002-04-04 | Photo sensor array and method for manufacturing the same |
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|---|---|---|---|
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