JP2001111021A - 光電変換素子、フォトセンサアレイおよび２次元画像の読取装置 - Google Patents
光電変換素子、フォトセンサアレイおよび２次元画像の読取装置Info
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- JP2001111021A JP2001111021A JP2000163303A JP2000163303A JP2001111021A JP 2001111021 A JP2001111021 A JP 2001111021A JP 2000163303 A JP2000163303 A JP 2000163303A JP 2000163303 A JP2000163303 A JP 2000163303A JP 2001111021 A JP2001111021 A JP 2001111021A
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Abstract
(57)【要約】
【課題】 検知可能領域の広がりの偏りを改善しつつ、
高いトランジスタ感度を実現することができる光電変換
素子、該光電変換素子を複数配列し、受光感度の分布範
囲のバランスの良好なフォトセンサアレイおよび２次元
画像の読取装置を提供する。 【解決手段】 ダブルゲート型フォトセンサＰＳＡは、
チャネル領域１１ａ、１１ｂが設定された単一の半導体
層１１と、各チャネル領域１１ａ、１１ｂ上に設けられ
たブロック絶縁膜１４ａ、１４ｂと、チャネル領域１１
ａ、１１ｂ間に設けられた単一のドレイン電極１３と、
各チャネル領域１１ａ、１１ｂを挟んでドレイン電極１
３に対向して設けられた個別のソース電極１２ａ、１２
ｂと、各チャネル領域１１ａ、１１ｂに対して共通に設
けられた単一のトップゲート電極ＴＧと、各チャネル領
域１１ａ、１１ｂに対して共通に設けられた単一のボト
ムゲート電極ＢＧと、を有して構成されている。
高いトランジスタ感度を実現することができる光電変換
素子、該光電変換素子を複数配列し、受光感度の分布範
囲のバランスの良好なフォトセンサアレイおよび２次元
画像の読取装置を提供する。 【解決手段】 ダブルゲート型フォトセンサＰＳＡは、
チャネル領域１１ａ、１１ｂが設定された単一の半導体
層１１と、各チャネル領域１１ａ、１１ｂ上に設けられ
たブロック絶縁膜１４ａ、１４ｂと、チャネル領域１１
ａ、１１ｂ間に設けられた単一のドレイン電極１３と、
各チャネル領域１１ａ、１１ｂを挟んでドレイン電極１
３に対向して設けられた個別のソース電極１２ａ、１２
ｂと、各チャネル領域１１ａ、１１ｂに対して共通に設
けられた単一のトップゲート電極ＴＧと、各チャネル領
域１１ａ、１１ｂに対して共通に設けられた単一のボト
ムゲート電極ＢＧと、を有して構成されている。
Description
【０００１】
【発明の属する技術分野】本発明は、光電変換素子（フ
ォトセンサ）、および、光電変換素子を２次元配列して
構成されるフォトセンサアレイ、並びに、フォトセンサ
アレイを利用した２次元画像の読取装置に関する。
ォトセンサ）、および、光電変換素子を２次元配列して
構成されるフォトセンサアレイ、並びに、フォトセンサ
アレイを利用した２次元画像の読取装置に関する。
【０００２】
【従来の技術】従来、印刷物や写真、あるいは、指等の
微細な凹凸により指紋を読み取る２次元画像の読取装置
として、光電変換素子（フォトセンサ）をマトリクス状
に配列して構成されるフォトセンサアレイを有する構造
のものがある。このようなフォトセンサアレイとして、
一般に、単結晶シリコンからなるＣＣＤ（Charge Coupl
ed Device）等の固体撮像デバイスが用いられている
が、単結晶シリコンを用いているため、製造コストが著
しく高くなるという問題を有している。
微細な凹凸により指紋を読み取る２次元画像の読取装置
として、光電変換素子（フォトセンサ）をマトリクス状
に配列して構成されるフォトセンサアレイを有する構造
のものがある。このようなフォトセンサアレイとして、
一般に、単結晶シリコンからなるＣＣＤ（Charge Coupl
ed Device）等の固体撮像デバイスが用いられている
が、単結晶シリコンを用いているため、製造コストが著
しく高くなるという問題を有している。
【０００３】また、ＣＣＤは、周知の通り、フォトダイ
オードやフォトセンサをマトリクス状に配列した構成を
有し、各フォトセンサの受光部に照射された光量に対応
して発生する電荷を、水平走査回路および垂直走査回路
により検出し、照射光の輝度を検知するものであるが、
このようなＣＣＤを用いたフォトセンサシステムにおい
ては、走査された各フォトセンサを選択状態にするため
の選択トランジスタを個別に設ける必要があるため、セ
ンサ画素の数が増大するにしたがってシステム自体が大
型化するという問題を有している。
オードやフォトセンサをマトリクス状に配列した構成を
有し、各フォトセンサの受光部に照射された光量に対応
して発生する電荷を、水平走査回路および垂直走査回路
により検出し、照射光の輝度を検知するものであるが、
このようなＣＣＤを用いたフォトセンサシステムにおい
ては、走査された各フォトセンサを選択状態にするため
の選択トランジスタを個別に設ける必要があるため、セ
ンサ画素の数が増大するにしたがってシステム自体が大
型化するという問題を有している。
【０００４】そこで、近年、これらの問題を解決するた
めの構成として、フォトセンサ自体にフォトセンス機能
と選択トランジスタ機能とを持たせた、いわゆる、ダブ
ルゲート構造を有する薄膜トランジスタ（以下、「ダブ
ルゲート型フォトセンサ」という）をフォトセンサアレ
イに適用して、センサ画素の高密度化を図りつつ、シス
テムの小型化および低製造コスト化を図る試みがなされ
ている。
めの構成として、フォトセンサ自体にフォトセンス機能
と選択トランジスタ機能とを持たせた、いわゆる、ダブ
ルゲート構造を有する薄膜トランジスタ（以下、「ダブ
ルゲート型フォトセンサ」という）をフォトセンサアレ
イに適用して、センサ画素の高密度化を図りつつ、シス
テムの小型化および低製造コスト化を図る試みがなされ
ている。
【０００５】ここで、ダブルゲート型フォトセンサおよ
びダブルゲート型フォトセンサを適用したフォトセンサ
アレイについて説明する。図２７は、ダブルゲート型フ
ォトセンサを適用したフォトセンサアレイの平面構成を
示す概略図であり、図２８は、ダブルゲート型フォトセ
ンサの平面構成および断面構成を示す概略図である。な
お、図２８（ａ）においては、便宜的にソース電極２
（ソースラインＳＬ）およびドレイン電極３（ドレイン
ラインＤＬ）をハッチングで示す。
びダブルゲート型フォトセンサを適用したフォトセンサ
アレイについて説明する。図２７は、ダブルゲート型フ
ォトセンサを適用したフォトセンサアレイの平面構成を
示す概略図であり、図２８は、ダブルゲート型フォトセ
ンサの平面構成および断面構成を示す概略図である。な
お、図２８（ａ）においては、便宜的にソース電極２
（ソースラインＳＬ）およびドレイン電極３（ドレイン
ラインＤＬ）をハッチングで示す。
【０００６】まず、ダブルゲート型フォトセンサを適用
したフォトセンサアレイについて説明すると、フォトセ
ンサアレイの平面構成は、たとえば、図２７に示すよう
に、ダブルゲート型フォトセンサＰＳ相互が、直交する
ｘ、ｙの２方向にそれぞれ所定のピッチＰspで格子（マ
トリクス）状に配置され、さらに、格子内部の素子間領
域Ｒｐを通して、ガラス基板等の絶縁性基板面側（図面
背面側；詳しくは後述する）からの光がフォトセンサア
レイ上（図面前面側）に載置された被写体（検知対象
物）に照射されるように考慮されている。そのため、被
写体に十分な光を照射して、受光感度を向上させるため
には、素子間領域Ｒｐを極力大きく確保する必要があ
る。
したフォトセンサアレイについて説明すると、フォトセ
ンサアレイの平面構成は、たとえば、図２７に示すよう
に、ダブルゲート型フォトセンサＰＳ相互が、直交する
ｘ、ｙの２方向にそれぞれ所定のピッチＰspで格子（マ
トリクス）状に配置され、さらに、格子内部の素子間領
域Ｒｐを通して、ガラス基板等の絶縁性基板面側（図面
背面側；詳しくは後述する）からの光がフォトセンサア
レイ上（図面前面側）に載置された被写体（検知対象
物）に照射されるように考慮されている。そのため、被
写体に十分な光を照射して、受光感度を向上させるため
には、素子間領域Ｒｐを極力大きく確保する必要があ
る。
【０００７】このようなフォトセンサアレイに適用され
るダブルゲート型フォトセンサＰＳは、図２８（ａ）、
（ｂ）に示すように、光が入射されると電子−正孔対が
生成される半導体層１と、半導体層１の両端部にそれぞ
れ設けられたｎ＋シリコン層７、８と、ｎ＋シリコン層
７、８上に設けられ、半導体層１を励起する光に対して
遮光性を示すソース電極２およびドレイン電極３と、半
導体層１の直上に設けられたブロック絶縁膜４と、ソー
ス電極２およびドレイン電極３、ブロック絶縁膜４を覆
う上部（トップ）ゲート絶縁膜５と、上部ゲート絶縁膜
５上に設けられたトップゲート電極ＴＧと、半導体層１
の直下に設けられた下部（ボトム）ゲート絶縁膜６と、
下部ゲート絶縁膜６下に設けられ、半導体層１を励起す
る光に対して遮光性を示すボトムゲート電極ＢＧと、を
有して構成されている。
るダブルゲート型フォトセンサＰＳは、図２８（ａ）、
（ｂ）に示すように、光が入射されると電子−正孔対が
生成される半導体層１と、半導体層１の両端部にそれぞ
れ設けられたｎ＋シリコン層７、８と、ｎ＋シリコン層
７、８上に設けられ、半導体層１を励起する光に対して
遮光性を示すソース電極２およびドレイン電極３と、半
導体層１の直上に設けられたブロック絶縁膜４と、ソー
ス電極２およびドレイン電極３、ブロック絶縁膜４を覆
う上部（トップ）ゲート絶縁膜５と、上部ゲート絶縁膜
５上に設けられたトップゲート電極ＴＧと、半導体層１
の直下に設けられた下部（ボトム）ゲート絶縁膜６と、
下部ゲート絶縁膜６下に設けられ、半導体層１を励起す
る光に対して遮光性を示すボトムゲート電極ＢＧと、を
有して構成されている。
【０００８】すなわち、ダブルゲート型フォトセンサＰ
Ｓは、半導体層１を共通のチャネル領域として、半導体
層１、ソース電極２、ドレイン電極３およびトップゲー
ト電極ＴＧにより構成される上部ＭＯＳトランジスタ
と、半導体層１、ソース電極２、ドレイン電極３および
ボトムゲート電極ＢＧにより構成される下部ＭＯＳトラ
ンジスタからなる２つのＭＯＳトランジスタとを組み合
わせた構造が、ガラス基板等の透明な絶縁性基板９上に
形成されている。
Ｓは、半導体層１を共通のチャネル領域として、半導体
層１、ソース電極２、ドレイン電極３およびトップゲー
ト電極ＴＧにより構成される上部ＭＯＳトランジスタ
と、半導体層１、ソース電極２、ドレイン電極３および
ボトムゲート電極ＢＧにより構成される下部ＭＯＳトラ
ンジスタからなる２つのＭＯＳトランジスタとを組み合
わせた構造が、ガラス基板等の透明な絶縁性基板９上に
形成されている。
【０００９】また、図２８（ｂ）において、トップゲー
ト電極ＴＧ、ブロック絶縁膜４、上部ゲート絶縁膜５、
下部ゲート絶縁膜６、トップゲート電極ＴＧ上に設けら
れる保護絶縁膜１０は、いずれも半導体層１を励起する
光に対して透過率の高い（透光性を示す）材質により構
成され、一方、ソース電極２、ドレイン電極３およびボ
トムゲート電極ＢＧは、いずれも半導体層１を励起する
光に対して透過率の極めて低い（遮光性を示す）材質に
より構成されている。
ト電極ＴＧ、ブロック絶縁膜４、上部ゲート絶縁膜５、
下部ゲート絶縁膜６、トップゲート電極ＴＧ上に設けら
れる保護絶縁膜１０は、いずれも半導体層１を励起する
光に対して透過率の高い（透光性を示す）材質により構
成され、一方、ソース電極２、ドレイン電極３およびボ
トムゲート電極ＢＧは、いずれも半導体層１を励起する
光に対して透過率の極めて低い（遮光性を示す）材質に
より構成されている。
【００１０】したがって、ダブルゲート型フォトセンサ
ＰＳの上方から入射（照射）される光ｈνのみが、矢印
のように、トップゲート電極ＴＧおよび透明な上部ゲー
ト絶縁膜５、ブロック絶縁膜４を透過して、半導体層１
に入射する。そして、半導体層１には、入射した光の量
（入射光量）に応じて電子−正孔対が生成され、この電
荷に応じた電圧信号を検出することにより、被写体の明
暗情報を読み取ることができる。
ＰＳの上方から入射（照射）される光ｈνのみが、矢印
のように、トップゲート電極ＴＧおよび透明な上部ゲー
ト絶縁膜５、ブロック絶縁膜４を透過して、半導体層１
に入射する。そして、半導体層１には、入射した光の量
（入射光量）に応じて電子−正孔対が生成され、この電
荷に応じた電圧信号を検出することにより、被写体の明
暗情報を読み取ることができる。
【００１１】
【発明が解決しようとする課題】ところで、上述したよ
うな２次元画像の読取装置への適用が検討されているダ
ブルゲート型フォトセンサやフォトセンサアレイにおい
ては、次のような問題点を有している。
うな２次元画像の読取装置への適用が検討されているダ
ブルゲート型フォトセンサやフォトセンサアレイにおい
ては、次のような問題点を有している。
【００１２】（イ）図２８に示したダブルゲート型フォ
トセンサＰＳの構成において、フォトセンサとしてのト
ランジスタ特性（トランジスタ感度または受光感度）
は、チャネル領域を規定する諸寸法、すなわち、半導体
層１のチャネル長Ｌ０とチャネル幅Ｗ０との比に基づい
て設定される。具体的には、フォトセンサのトランジス
タ特性を決定する指標となるソース−ドレイン電流値Ｉ
dsは、一般に、次の式で表される。 Ｉds ∝ Ｗ０／Ｌ０ （１） ここで、図２８に示した構成においては、チャネル長Ｌ
０は、チャネル長方向（図面左右方向）のブロック絶縁
膜４の長さに一致する。
トセンサＰＳの構成において、フォトセンサとしてのト
ランジスタ特性（トランジスタ感度または受光感度）
は、チャネル領域を規定する諸寸法、すなわち、半導体
層１のチャネル長Ｌ０とチャネル幅Ｗ０との比に基づい
て設定される。具体的には、フォトセンサのトランジス
タ特性を決定する指標となるソース−ドレイン電流値Ｉ
dsは、一般に、次の式で表される。 Ｉds ∝ Ｗ０／Ｌ０ （１） ここで、図２８に示した構成においては、チャネル長Ｌ
０は、チャネル長方向（図面左右方向）のブロック絶縁
膜４の長さに一致する。
【００１３】また、ダブルゲート型フォトセンサＰＳ
は、入射光量に応じて半導体層１内に生成される電荷
（キャリア）に基づいて流れる上記ドレイン電流Ｉdsに
より、変位するドレイン電極３の電圧を読み取って画像
を認識するように構成されているので、被写体の画像を
高いコントラスト比で明確に認識するためには、被写体
のうち、暗い部分に位置するダブルゲート型フォトセン
サＰＳのドレイン電流Ｉdsと、より明るい部分に位置す
るダブルゲート型フォトセンサＰＳのドレイン電流Ｉds
との差を大きくする必要がある。
は、入射光量に応じて半導体層１内に生成される電荷
（キャリア）に基づいて流れる上記ドレイン電流Ｉdsに
より、変位するドレイン電極３の電圧を読み取って画像
を認識するように構成されているので、被写体の画像を
高いコントラスト比で明確に認識するためには、被写体
のうち、暗い部分に位置するダブルゲート型フォトセン
サＰＳのドレイン電流Ｉdsと、より明るい部分に位置す
るダブルゲート型フォトセンサＰＳのドレイン電流Ｉds
との差を大きくする必要がある。
【００１４】ここで、上記（１）式に示したように、ダ
ブルゲート型フォトセンサＰＳのトランジスタ特性を決
定するソース−ドレイン電流値Ｉdsは、半導体層１のチ
ャネル幅Ｗ０およびチャネル長Ｌ０の比に基づいて決定
されるため、ダブルゲート型フォトセンサＰＳのトラン
ジスタ特性（トランジスタ感度）を向上させるために
は、Ｗ０／Ｌ０比をできるだけ大きく設計する方が望ま
しいことになる。
ブルゲート型フォトセンサＰＳのトランジスタ特性を決
定するソース−ドレイン電流値Ｉdsは、半導体層１のチ
ャネル幅Ｗ０およびチャネル長Ｌ０の比に基づいて決定
されるため、ダブルゲート型フォトセンサＰＳのトラン
ジスタ特性（トランジスタ感度）を向上させるために
は、Ｗ０／Ｌ０比をできるだけ大きく設計する方が望ま
しいことになる。
【００１５】一方、ダブルゲート型フォトセンサＰＳに
高いトランジスタ特性を設定すると、Ｗ０／Ｌ０比が大
きくなるため、半導体層１の平面構造は、図２８（ａ）
に示したように、必然的にチャネル幅Ｗ０が相対的に長
く、チャネル長Ｌ０が相対的に短い長方形形状にならざ
るを得ない。また、ダブルゲート型フォトセンサＰＳ
は、半導体層１に入射された光のみを検知するので、図
２８（ｂ）に示したように、半導体層１のうち、遮光性
を示すソース電極２およびドレイン電極３により覆われ
ていない部分のみが、上方から入射する光ｈνを検知す
ることになる。
高いトランジスタ特性を設定すると、Ｗ０／Ｌ０比が大
きくなるため、半導体層１の平面構造は、図２８（ａ）
に示したように、必然的にチャネル幅Ｗ０が相対的に長
く、チャネル長Ｌ０が相対的に短い長方形形状にならざ
るを得ない。また、ダブルゲート型フォトセンサＰＳ
は、半導体層１に入射された光のみを検知するので、図
２８（ｂ）に示したように、半導体層１のうち、遮光性
を示すソース電極２およびドレイン電極３により覆われ
ていない部分のみが、上方から入射する光ｈνを検知す
ることになる。
【００１６】したがって、図２９に示すように、半導体
層１の光を入射できる領域（以下、「入射有効領域」と
いう）Ｉp０の形状は、短辺の長さがチャネル長Ｌ０よ
りも短いＫ０となり、長辺の長さがほぼＷ０となる略長
方形形状になる。ここで、短辺の長さＫ０は、実質的に
チャネル長Ｌ０に大きく依存しているため、半導体層１
（または、入射有効領域Ｉp０）に入射する光が完全拡
散光またはそれに近い光の場合、ｘ方向から半導体層１
に入射する光の量は、ｙ方向から半導体層１に入射する
光の量より小さくなり、光の入射方向に応じて偏りが顕
著になる。なお、図２９においては、便宜的に入射有効
領域Ｉp０を、ソース電極２およびドレイン電極３とは
異なるハッチングで示す。
層１の光を入射できる領域（以下、「入射有効領域」と
いう）Ｉp０の形状は、短辺の長さがチャネル長Ｌ０よ
りも短いＫ０となり、長辺の長さがほぼＷ０となる略長
方形形状になる。ここで、短辺の長さＫ０は、実質的に
チャネル長Ｌ０に大きく依存しているため、半導体層１
（または、入射有効領域Ｉp０）に入射する光が完全拡
散光またはそれに近い光の場合、ｘ方向から半導体層１
に入射する光の量は、ｙ方向から半導体層１に入射する
光の量より小さくなり、光の入射方向に応じて偏りが顕
著になる。なお、図２９においては、便宜的に入射有効
領域Ｉp０を、ソース電極２およびドレイン電極３とは
異なるハッチングで示す。
【００１７】つまり、このようなダブルゲート型フォト
センサＰＳにおいては、チャネル領域が設けられる半導
体層１の光を入射できる領域（入射有効領域Ｉp０）の
形状が、ｙ方向に顕著に長い長方形形状に設定されるこ
とになるため、図３０に示すように、１つのダブルゲー
ト型フォトセンサＰＳが実質的に検知可能な保護絶縁膜
２０の表面上の光の通過領域（以下、「検知可能領域」
という）Ｅp０は、長方形形状の入射有効領域Ｉp０と実
質的に相似形を有する縦長の領域（図中斜線でハッチン
グした領域）となり、ダブルゲート型フォトセンサＰＳ
のｘ方向については、所望の受光感度が得られる領域が
狭くなる。
センサＰＳにおいては、チャネル領域が設けられる半導
体層１の光を入射できる領域（入射有効領域Ｉp０）の
形状が、ｙ方向に顕著に長い長方形形状に設定されるこ
とになるため、図３０に示すように、１つのダブルゲー
ト型フォトセンサＰＳが実質的に検知可能な保護絶縁膜
２０の表面上の光の通過領域（以下、「検知可能領域」
という）Ｅp０は、長方形形状の入射有効領域Ｉp０と実
質的に相似形を有する縦長の領域（図中斜線でハッチン
グした領域）となり、ダブルゲート型フォトセンサＰＳ
のｘ方向については、所望の受光感度が得られる領域が
狭くなる。
【００１８】そのため、ダブルゲート型フォトセンサＰ
Ｓのｘ、ｙ方向における検知可能領域Ｅp０の広がり
（フォトセンサの受光感度の分布特性に相当する）の偏
りに起因して、読み取り画像に歪みが生じ、被写体の明
暗情報を正確に読み取ることができなくなり、高いトラ
ンジスタ感度を実現しつつ、歪みを抑制した良好な画像
情報の読み取りを同時に実現することができないという
問題を有していた。なお、図３０に示した検知可能領域
Ｅp０は、ダブルゲート型フォトセンサＰＳの受光感度
の分布範囲を模式的に示したものであって、厳密な分布
範囲を示すものではない。
Ｓのｘ、ｙ方向における検知可能領域Ｅp０の広がり
（フォトセンサの受光感度の分布特性に相当する）の偏
りに起因して、読み取り画像に歪みが生じ、被写体の明
暗情報を正確に読み取ることができなくなり、高いトラ
ンジスタ感度を実現しつつ、歪みを抑制した良好な画像
情報の読み取りを同時に実現することができないという
問題を有していた。なお、図３０に示した検知可能領域
Ｅp０は、ダブルゲート型フォトセンサＰＳの受光感度
の分布範囲を模式的に示したものであって、厳密な分布
範囲を示すものではない。
【００１９】（ロ）図２８に示したようなダブルゲート
型フォトセンサＰＳを、マトリクス状に配置し、図２７
に示したようなフォトセンサアレイを構成した場合、マ
トリクスに対応する、直交するｘ、ｙの２方向以外の斜
め方向においては、光受光部となるダブルゲート型フォ
トセンサＰＳ相互の離間距離が不均一となるため、ｘ、
ｙの２方向に比較して画像情報の読み取り精度の劣化が
生じる。
型フォトセンサＰＳを、マトリクス状に配置し、図２７
に示したようなフォトセンサアレイを構成した場合、マ
トリクスに対応する、直交するｘ、ｙの２方向以外の斜
め方向においては、光受光部となるダブルゲート型フォ
トセンサＰＳ相互の離間距離が不均一となるため、ｘ、
ｙの２方向に比較して画像情報の読み取り精度の劣化が
生じる。
【００２０】すなわち、フォトセンサアレイにおけるダ
ブルゲート型フォトセンサＰＳの配置は、図２７に示し
たように、ダブルゲート型フォトセンサＰＳ相互が、直
交するｘ、ｙの２方向に対してのみ、均等な寸法（ピッ
チ）Ｐspだけ離間するように配置されているため、マト
リクスに対応するｘ、ｙ方向に対して、斜め方向（０
°、９０°、１８０°、２７０°以外の適当な角度；た
とえば、４５°や６０°方向）においては、ダブルゲー
ト型フォトセンサＰＳ相互のピッチがｘ、ｙ方向に対し
て増大して不均一となり（たとえば、４５°の場合には
√２倍）、斜めにずれて載置された被写体に対して、均
一かつ高精度な読み取り動作を実現することができない
という問題を有していた。
ブルゲート型フォトセンサＰＳの配置は、図２７に示し
たように、ダブルゲート型フォトセンサＰＳ相互が、直
交するｘ、ｙの２方向に対してのみ、均等な寸法（ピッ
チ）Ｐspだけ離間するように配置されているため、マト
リクスに対応するｘ、ｙ方向に対して、斜め方向（０
°、９０°、１８０°、２７０°以外の適当な角度；た
とえば、４５°や６０°方向）においては、ダブルゲー
ト型フォトセンサＰＳ相互のピッチがｘ、ｙ方向に対し
て増大して不均一となり（たとえば、４５°の場合には
√２倍）、斜めにずれて載置された被写体に対して、均
一かつ高精度な読み取り動作を実現することができない
という問題を有していた。
【００２１】（ハ）上述したようなダブルゲート型フォ
トセンサＰＳを適用したフォトセンサアレイを備えた２
次元画像の読取装置にあっては、たとえば、指紋のよう
な被写体（指等）の凹凸や明暗パターン等による照射光
の反射の違いを、可視光波長域の光ｈνが入射されると
励起するアモルファスシリコン（ａ−Ｓｉ）からなる半
導体層１に生成されるキャリアを利用して検出するもの
であるが、このキャリアを蓄積するためのトップゲート
電極ＴＧは、指のような被写体と半導体層１との間に介
在しているため、被写体から反射して入射し、半導体層
１を励起する波長域の光を透過する性質を有している必
要がある。そのため、トップゲート電極ＴＧとして、Ｉ
ＴＯ（Indium-Tin-Oxide）のような透明電極が用いられ
ている。
トセンサＰＳを適用したフォトセンサアレイを備えた２
次元画像の読取装置にあっては、たとえば、指紋のよう
な被写体（指等）の凹凸や明暗パターン等による照射光
の反射の違いを、可視光波長域の光ｈνが入射されると
励起するアモルファスシリコン（ａ−Ｓｉ）からなる半
導体層１に生成されるキャリアを利用して検出するもの
であるが、このキャリアを蓄積するためのトップゲート
電極ＴＧは、指のような被写体と半導体層１との間に介
在しているため、被写体から反射して入射し、半導体層
１を励起する波長域の光を透過する性質を有している必
要がある。そのため、トップゲート電極ＴＧとして、Ｉ
ＴＯ（Indium-Tin-Oxide）のような透明電極が用いられ
ている。
【００２２】ここで、行方向（ｘ方向）に隣接して配置
されるダブルゲート型フォトセンサＰＳのトップゲート
電極ＴＧ同士は、図２７に示すように、互いにトップゲ
ートラインＴＧＬを介して接続された構成を有している
が、トップゲートラインＴＧＬ自体も上記トップゲート
電極ＴＧと一体的にＩＴＯ等の透明電極により形成され
ている。しかしながら、このＩＴＯは、配線層として一
般に利用されるクロム等の金属材料に比較して抵抗率が
高く、信号の伝搬遅延を生じやすいという問題を有して
いた。
されるダブルゲート型フォトセンサＰＳのトップゲート
電極ＴＧ同士は、図２７に示すように、互いにトップゲ
ートラインＴＧＬを介して接続された構成を有している
が、トップゲートラインＴＧＬ自体も上記トップゲート
電極ＴＧと一体的にＩＴＯ等の透明電極により形成され
ている。しかしながら、このＩＴＯは、配線層として一
般に利用されるクロム等の金属材料に比較して抵抗率が
高く、信号の伝搬遅延を生じやすいという問題を有して
いた。
【００２３】そこで、このようなＩＴＯの高抵抗の問題
を解決するために、幅広の配線層からなるトップゲート
ラインＴＧＬを形成して、配線断面積を大きくすること
により、配線抵抗の低減を図ることができるが、ＩＴＯ
のような透明電極であっても、上記励起光（可視光）の
透過光量の減衰を生じるため、安易に厚くするとトップ
ゲートラインＴＧＬが設けられた領域（ｘ方向）に対す
るダブルゲート型フォトセンサＰＳの受光感度が低下し
て、受光感度の分布範囲のバランスが一層不均一になる
といった問題を有していた。
を解決するために、幅広の配線層からなるトップゲート
ラインＴＧＬを形成して、配線断面積を大きくすること
により、配線抵抗の低減を図ることができるが、ＩＴＯ
のような透明電極であっても、上記励起光（可視光）の
透過光量の減衰を生じるため、安易に厚くするとトップ
ゲートラインＴＧＬが設けられた領域（ｘ方向）に対す
るダブルゲート型フォトセンサＰＳの受光感度が低下し
て、受光感度の分布範囲のバランスが一層不均一になる
といった問題を有していた。
【００２４】本発明は、上述した問題点を解決し、検知
可能領域の広がりの偏りを改善しつつ、高いトランジス
タ感度を実現することができる光電変換素子、該光電変
換素子を複数配列し、受光感度の分布範囲のバランスの
良好なフォトセンサアレイおよび２次元画像の読取装置
を提供することを第１の目的とする。また、本発明は、
上記第１の目的を達成しつつ、信号の遅延を抑制して良
好に駆動することができるフォトセンサアレイおよび２
次元画像の読取装置を提供することを第２の目的とす
る。
可能領域の広がりの偏りを改善しつつ、高いトランジス
タ感度を実現することができる光電変換素子、該光電変
換素子を複数配列し、受光感度の分布範囲のバランスの
良好なフォトセンサアレイおよび２次元画像の読取装置
を提供することを第１の目的とする。また、本発明は、
上記第１の目的を達成しつつ、信号の遅延を抑制して良
好に駆動することができるフォトセンサアレイおよび２
次元画像の読取装置を提供することを第２の目的とす
る。
【００２５】
【課題を解決するための手段】請求項１記載の光電変換
素子は、励起光が入射されることにより、キャリアを生
成する複数のキャリア発生領域を有する単一の半導体層
と、前記複数のキャリア発生領域の各々に、それぞれ設
けられたソース、ドレイン電極と、前記半導体層の上方
に設けられた第１ゲート電極と、前記半導体層の下方に
設けられた第２ゲート電極と、を備えることを特徴とす
る。
素子は、励起光が入射されることにより、キャリアを生
成する複数のキャリア発生領域を有する単一の半導体層
と、前記複数のキャリア発生領域の各々に、それぞれ設
けられたソース、ドレイン電極と、前記半導体層の上方
に設けられた第１ゲート電極と、前記半導体層の下方に
設けられた第２ゲート電極と、を備えることを特徴とす
る。
【００２６】また、請求項６記載の光電変換素子は、励
起光が入射されることにより、キャリアを生成するキャ
リア発生領域をそれぞれ有する複数の半導体層と、前記
複数の半導体層の各々に、それぞれ設けられたソース、
ドレイン電極と、前記複数の半導体層の上方に設けられ
た第１ゲート電極と、前記複数の半導体層の下方に設け
られた第２ゲート電極と、を備えることを特徴とする。
起光が入射されることにより、キャリアを生成するキャ
リア発生領域をそれぞれ有する複数の半導体層と、前記
複数の半導体層の各々に、それぞれ設けられたソース、
ドレイン電極と、前記複数の半導体層の上方に設けられ
た第１ゲート電極と、前記複数の半導体層の下方に設け
られた第２ゲート電極と、を備えることを特徴とする。
【００２７】さらに、請求項１２記載の光電変換素子
は、励起光が入射されることにより、キャリアを生成す
る複数のキャリア発生領域をそれぞれ有する複数の半導
体層と、前記複数の半導体層の各々に、それぞれ設けら
れたソース、ドレイン電極と、前記複数の半導体層の上
方に設けられた第１ゲート電極と、前記複数の半導体層
の下方に設けられた第２ゲート電極と、を備えることを
特徴とする。
は、励起光が入射されることにより、キャリアを生成す
る複数のキャリア発生領域をそれぞれ有する複数の半導
体層と、前記複数の半導体層の各々に、それぞれ設けら
れたソース、ドレイン電極と、前記複数の半導体層の上
方に設けられた第１ゲート電極と、前記複数の半導体層
の下方に設けられた第２ゲート電極と、を備えることを
特徴とする。
【００２８】請求項１、６または１２記載の発明によれ
ば、単一の半導体層もしくは複数の半導体層に、ソー
ス、ドレイン電極間の励起光が入射され、キャリアが生
成されるキャリア発生領域を複数設けることにより、光
電変換素子の検知可能領域の広がりが、複数のキャリア
発生領域毎の検知可能領域を合成した範囲に設定され、
検知可能領域の広がりの方向性をより均一にすることが
できる。
ば、単一の半導体層もしくは複数の半導体層に、ソー
ス、ドレイン電極間の励起光が入射され、キャリアが生
成されるキャリア発生領域を複数設けることにより、光
電変換素子の検知可能領域の広がりが、複数のキャリア
発生領域毎の検知可能領域を合成した範囲に設定され、
検知可能領域の広がりの方向性をより均一にすることが
できる。
【００２９】したがって、キャリア発生領域に生成され
るキャリアに応じて流れるドレイン電流値のパラメータ
であるチャネル領域のＷ／Ｌ比を適切な値に設定して、
任意の位置に配置することができるので、励起光の入射
量が微量な場合であっても、十分ドレイン電流（ソース
−ドレイン電流）を流して良好な受光感度（高いトラン
ジスタ感度）を実現しつつ、検知可能領域の広がりの特
定方向への偏りを改善して、歪みを抑制した良好な画像
情報の読み取り動作を実現することができる。
るキャリアに応じて流れるドレイン電流値のパラメータ
であるチャネル領域のＷ／Ｌ比を適切な値に設定して、
任意の位置に配置することができるので、励起光の入射
量が微量な場合であっても、十分ドレイン電流（ソース
−ドレイン電流）を流して良好な受光感度（高いトラン
ジスタ感度）を実現しつつ、検知可能領域の広がりの特
定方向への偏りを改善して、歪みを抑制した良好な画像
情報の読み取り動作を実現することができる。
【００３０】上記光電変換素子は、複数のキャリア発生
領域が、チャネル領域のチャネル長方向もしくはチャネ
ル幅方向に並んで配置されるものであってもよい。この
ような構成によれば、キャリア発生領域毎の検知可能領
域を合成した範囲をより正方化することができ、受光感
度の分布範囲のバランスを一層改善することができる。
領域が、チャネル領域のチャネル長方向もしくはチャネ
ル幅方向に並んで配置されるものであってもよい。この
ような構成によれば、キャリア発生領域毎の検知可能領
域を合成した範囲をより正方化することができ、受光感
度の分布範囲のバランスを一層改善することができる。
【００３１】また、上記光電変換素子は、ソース電極
は、互いに接続され、ドレイン電極は、互いに接続され
ているものであってもよく、さらに、ソース電極または
ドレイン電極は、複数のキャリア発生領域のうち、隣接
するキャリア発生領域に設けられたソース電極またはド
レイン電極と共通に形成されているものであってもよ
い。
は、互いに接続され、ドレイン電極は、互いに接続され
ているものであってもよく、さらに、ソース電極または
ドレイン電極は、複数のキャリア発生領域のうち、隣接
するキャリア発生領域に設けられたソース電極またはド
レイン電極と共通に形成されているものであってもよ
い。
【００３２】このような構成によれば、ソース電極また
はドレイン電極を、各々共通のソースラインまたはドレ
インラインから櫛歯状に突出する形状に形成することが
でき、さらに、隣接するキャリア発生領域に設けられる
ソース電極同士またはドレイン電極同士を共通の電極層
により形成することができるので、複数のキャリア発生
領域または複数の半導体層を、チャネル領域のチャネル
長方向またはチャネル幅方向に配置する場合であって
も、光電変換素子の構成を十分に小型化することができ
る。
はドレイン電極を、各々共通のソースラインまたはドレ
インラインから櫛歯状に突出する形状に形成することが
でき、さらに、隣接するキャリア発生領域に設けられる
ソース電極同士またはドレイン電極同士を共通の電極層
により形成することができるので、複数のキャリア発生
領域または複数の半導体層を、チャネル領域のチャネル
長方向またはチャネル幅方向に配置する場合であって
も、光電変換素子の構成を十分に小型化することができ
る。
【００３３】また、請求項１７〜１９記載の光電変換素
子は、単一もしくは複数の半導体層が複数のチャネル領
域を有し、複数のチャネル領域を所定の位置に配置する
ことにより、光電変換素子の検知可能領域の広がりの方
向性をより均一にすることができる。
子は、単一もしくは複数の半導体層が複数のチャネル領
域を有し、複数のチャネル領域を所定の位置に配置する
ことにより、光電変換素子の検知可能領域の広がりの方
向性をより均一にすることができる。
【００３４】請求項２０記載のフォトセンサアレイは、
励起光が入射されることにより、キャリアを生成する複
数のキャリア発生領域を有する単一の半導体層と、前記
複数のキャリア発生領域の各々に、それぞれ設けられた
ソース、ドレイン電極と、前記半導体層の上方に設けら
れた第１ゲート電極と、前記半導体層の下方に設けられ
た第２ゲート電極と、を各々備える複数の光電変換素子
と、前記複数の光電変換素子の前記第１ゲート電極相互
を接続する第１ゲートラインと、前記複数の光電変換素
子の前記第２ゲート電極相互を接続する第２ゲートライ
ンと、を有し、前記複数の光電変換素子が、前記第１ゲ
ートラインおよび前記第２ゲートラインを介して、基板
上に規則的に配置されていることを特徴とする。
励起光が入射されることにより、キャリアを生成する複
数のキャリア発生領域を有する単一の半導体層と、前記
複数のキャリア発生領域の各々に、それぞれ設けられた
ソース、ドレイン電極と、前記半導体層の上方に設けら
れた第１ゲート電極と、前記半導体層の下方に設けられ
た第２ゲート電極と、を各々備える複数の光電変換素子
と、前記複数の光電変換素子の前記第１ゲート電極相互
を接続する第１ゲートラインと、前記複数の光電変換素
子の前記第２ゲート電極相互を接続する第２ゲートライ
ンと、を有し、前記複数の光電変換素子が、前記第１ゲ
ートラインおよび前記第２ゲートラインを介して、基板
上に規則的に配置されていることを特徴とする。
【００３５】また、請求項２７記載のフォトセンサアレ
イは、励起光が入射されることにより、キャリアを生成
するキャリア発生領域をそれぞれ有する複数の半導体層
と、前記複数の半導体層の各々に、それぞれ設けられた
ソース、ドレイン電極と、前記複数の半導体層の上方に
設けられた第１ゲート電極と、前記複数の半導体層の下
方に設けられた第２ゲート電極と、を各々備える複数の
光電変換素子と、前記複数の光電変換素子の前記第１ゲ
ート電極相互を接続する第１ゲートラインと、前記複数
の光電変換素子の前記第２ゲート電極相互を接続する第
２ゲートラインと、を有し、前記複数の光電変換素子
が、前記第１ゲートラインおよび前記第２ゲートライン
を介して、基板上に規則的に配置されていることを特徴
とする。
イは、励起光が入射されることにより、キャリアを生成
するキャリア発生領域をそれぞれ有する複数の半導体層
と、前記複数の半導体層の各々に、それぞれ設けられた
ソース、ドレイン電極と、前記複数の半導体層の上方に
設けられた第１ゲート電極と、前記複数の半導体層の下
方に設けられた第２ゲート電極と、を各々備える複数の
光電変換素子と、前記複数の光電変換素子の前記第１ゲ
ート電極相互を接続する第１ゲートラインと、前記複数
の光電変換素子の前記第２ゲート電極相互を接続する第
２ゲートラインと、を有し、前記複数の光電変換素子
が、前記第１ゲートラインおよび前記第２ゲートライン
を介して、基板上に規則的に配置されていることを特徴
とする。
【００３６】さらに、請求項３５記載のフォトセンサア
レイは、励起光が入射されることにより、キャリアを生
成する複数のキャリア発生領域をそれぞれ有する複数の
半導体層と、前記複数の半導体層の各々に、それぞれ設
けられたソース、ドレイン電極と、前記複数の半導体層
の上方に設けられた第１ゲート電極と、前記複数の半導
体層の下方に設けられた第２ゲート電極と、を各々備え
る複数の光電変換素子と、前記複数の光電変換素子の前
記第１ゲート電極相互を接続する第１ゲートラインと、
前記複数の光電変換素子の前記第２ゲート電極相互を接
続する第２ゲートラインと、を有し、前記複数の光電変
換素子が、前記第１ゲートラインおよび前記第２ゲート
ラインを介して、基板上に規則的に配置されていること
を特徴とする。
レイは、励起光が入射されることにより、キャリアを生
成する複数のキャリア発生領域をそれぞれ有する複数の
半導体層と、前記複数の半導体層の各々に、それぞれ設
けられたソース、ドレイン電極と、前記複数の半導体層
の上方に設けられた第１ゲート電極と、前記複数の半導
体層の下方に設けられた第２ゲート電極と、を各々備え
る複数の光電変換素子と、前記複数の光電変換素子の前
記第１ゲート電極相互を接続する第１ゲートラインと、
前記複数の光電変換素子の前記第２ゲート電極相互を接
続する第２ゲートラインと、を有し、前記複数の光電変
換素子が、前記第１ゲートラインおよび前記第２ゲート
ラインを介して、基板上に規則的に配置されていること
を特徴とする。
【００３７】請求項２０、２７または３５記載の発明に
よれば、基板上に規則的に配置される光電変換素子が、
単一の半導体層もしくは複数の半導体層にキャリア発生
領域を複数設けた構成を有しているので、キャリア発生
領域に生成されるキャリアが、ドレイン電流として流れ
るチャネル領域のＷ／Ｌ比を適切な値に設定して、任意
の位置に配置することにより、十分ドレイン電流を流し
て良好な受光感度を実現しつつ、検知可能領域の広がり
の特定方向への偏りを改善して、歪みを抑制した良好な
画像情報の読み取り動作を実現することができる。
よれば、基板上に規則的に配置される光電変換素子が、
単一の半導体層もしくは複数の半導体層にキャリア発生
領域を複数設けた構成を有しているので、キャリア発生
領域に生成されるキャリアが、ドレイン電流として流れ
るチャネル領域のＷ／Ｌ比を適切な値に設定して、任意
の位置に配置することにより、十分ドレイン電流を流し
て良好な受光感度を実現しつつ、検知可能領域の広がり
の特定方向への偏りを改善して、歪みを抑制した良好な
画像情報の読み取り動作を実現することができる。
【００３８】上記フォトセンサアレイに適用される光電
変換素子は、複数のキャリア発生領域が、チャネル領域
のチャネル長方向もしくはチャネル幅方向に並んで配置
されるものであってもよい。このような構成によれば、
キャリア発生領域毎の検知可能領域を合成した範囲をよ
り正方化することができ、フォトセンサアレイにおける
受光感度の分布範囲のバランスを一層改善して、歪みを
抑制した良好な画像情報の読み取り動作を実現すること
ができる。
変換素子は、複数のキャリア発生領域が、チャネル領域
のチャネル長方向もしくはチャネル幅方向に並んで配置
されるものであってもよい。このような構成によれば、
キャリア発生領域毎の検知可能領域を合成した範囲をよ
り正方化することができ、フォトセンサアレイにおける
受光感度の分布範囲のバランスを一層改善して、歪みを
抑制した良好な画像情報の読み取り動作を実現すること
ができる。
【００３９】また、上記フォトセンサアレイに適用され
る光電変換素子は、ソース電極は、互いに接続され、ド
レイン電極は、互いに接続されているものであってもよ
く、さらに、ソース電極またはドレイン電極は、複数の
キャリア発生領域のうち、隣接するキャリア発生領域に
設けられたソース電極またはドレイン電極と共通に形成
されているものであってもよい。
る光電変換素子は、ソース電極は、互いに接続され、ド
レイン電極は、互いに接続されているものであってもよ
く、さらに、ソース電極またはドレイン電極は、複数の
キャリア発生領域のうち、隣接するキャリア発生領域に
設けられたソース電極またはドレイン電極と共通に形成
されているものであってもよい。
【００４０】このような構成によれば、ソース電極また
はドレイン電極を、各々共通のソースラインまたはドレ
インラインから櫛歯状に突出する形状に形成することが
でき、さらに、隣接するキャリア発生領域に設けられる
ソース電極同士またはドレイン電極同士を共通の電極層
により形成することができるので、複数のキャリア発生
領域または複数の半導体層を、チャネル領域のチャネル
長方向またはチャネル幅方向に配置する場合であって
も、光電変換素子の構成を微細化することができ、フォ
トセンサアレイを十分小型化、あるいは、画像情報の読
取解像度の向上を図ることができる。
はドレイン電極を、各々共通のソースラインまたはドレ
インラインから櫛歯状に突出する形状に形成することが
でき、さらに、隣接するキャリア発生領域に設けられる
ソース電極同士またはドレイン電極同士を共通の電極層
により形成することができるので、複数のキャリア発生
領域または複数の半導体層を、チャネル領域のチャネル
長方向またはチャネル幅方向に配置する場合であって
も、光電変換素子の構成を微細化することができ、フォ
トセンサアレイを十分小型化、あるいは、画像情報の読
取解像度の向上を図ることができる。
【００４１】また、上記フォトセンサアレイにおいて
は、複数の光電変換素子同士を接続する第１ゲートライ
ンが、励起光に対して透過性を示すとともに、光電変換
素子に対して、それぞれ対称な位置に配置された平行す
る複数の配線層により構成された領域を有するものであ
ってもよい。このような構成によれば、第１ゲートライ
ンが、光電変換素子に対して複数の配線層により対称な
位置関係で配置されているので、各光電変換素子の受光
感度の分布範囲のバランスを均等になるように設定する
ことができるとともに、ゲートラインの配線断面積を実
質的に増大させて配線抵抗を下げて、信号の伝搬遅延を
抑制することができ、良好な画像情報の読み取り動作を
行うことができる。
は、複数の光電変換素子同士を接続する第１ゲートライ
ンが、励起光に対して透過性を示すとともに、光電変換
素子に対して、それぞれ対称な位置に配置された平行す
る複数の配線層により構成された領域を有するものであ
ってもよい。このような構成によれば、第１ゲートライ
ンが、光電変換素子に対して複数の配線層により対称な
位置関係で配置されているので、各光電変換素子の受光
感度の分布範囲のバランスを均等になるように設定する
ことができるとともに、ゲートラインの配線断面積を実
質的に増大させて配線抵抗を下げて、信号の伝搬遅延を
抑制することができ、良好な画像情報の読み取り動作を
行うことができる。
【００４２】さらに、上記フォトセンサアレイにおい
て、複数の光電変換素子が、デルタ配列されていれば、
２次元的に隣接して配置された光電変換素子間の距離
を、略全周にわたってより均等にすることができるの
で、被写体の載置角度（方向）に応じて異なる受光感度
のバラツキを抑制して、被写体の載置角度に関わらず、
良好な画像情報の読み取り動作を行うことができる。
て、複数の光電変換素子が、デルタ配列されていれば、
２次元的に隣接して配置された光電変換素子間の距離
を、略全周にわたってより均等にすることができるの
で、被写体の載置角度（方向）に応じて異なる受光感度
のバラツキを抑制して、被写体の載置角度に関わらず、
良好な画像情報の読み取り動作を行うことができる。
【００４３】請求項４２記載の２次元画像の読取装置
は、励起光が入射されることにより、キャリアを生成す
る複数のキャリア発生領域を有する単一の半導体層と、
前記複数のキャリア発生領域の各々に、それぞれ設けら
れたソース、ドレイン電極と、前記半導体層の上方に設
けられた第１ゲート電極と、前記半導体層の下方に設け
られた第２ゲート電極と、を各々備える複数の光電変換
素子と、前記複数の光電変換素子の前記第１ゲート電極
相互を接続する第１ゲートラインと、前記複数の光電変
換素子の前記第２ゲート電極相互を接続する第２ゲート
ラインと、前記複数の光電変換素子の前記ドレイン電極
相互を接続するドレインラインと、前記第１ゲートライ
ンに接続された第１ゲートドライバと、前記第２ゲート
ラインに接続された第２ゲートドライバと、前記ドレイ
ンラインに接続され、前記光電変換素子への励起光の入
射に応じて変位される電圧を読み取るスイッチと、を有
することを特徴とする。
は、励起光が入射されることにより、キャリアを生成す
る複数のキャリア発生領域を有する単一の半導体層と、
前記複数のキャリア発生領域の各々に、それぞれ設けら
れたソース、ドレイン電極と、前記半導体層の上方に設
けられた第１ゲート電極と、前記半導体層の下方に設け
られた第２ゲート電極と、を各々備える複数の光電変換
素子と、前記複数の光電変換素子の前記第１ゲート電極
相互を接続する第１ゲートラインと、前記複数の光電変
換素子の前記第２ゲート電極相互を接続する第２ゲート
ラインと、前記複数の光電変換素子の前記ドレイン電極
相互を接続するドレインラインと、前記第１ゲートライ
ンに接続された第１ゲートドライバと、前記第２ゲート
ラインに接続された第２ゲートドライバと、前記ドレイ
ンラインに接続され、前記光電変換素子への励起光の入
射に応じて変位される電圧を読み取るスイッチと、を有
することを特徴とする。
【００４４】請求項４３記載の２次元画像の読取装置
は、励起光が入射されることにより、キャリアを生成す
るキャリア発生領域をそれぞれ有する複数の半導体層
と、前記複数の半導体層の各々に、それぞれ設けられた
ソース、ドレイン電極と、前記複数の半導体層の上方に
設けられた第１ゲート電極と、前記複数の半導体層の下
方に設けられた第２ゲート電極と、を各々備える複数の
光電変換素子と、前記複数の光電変換素子の前記第１ゲ
ート電極相互を接続する第１ゲートラインと、前記複数
の光電変換素子の前記第２ゲート電極相互を接続する第
２ゲートラインと、前記複数の光電変換素子の前記ドレ
イン電極相互を接続するドレインラインと、前記第１ゲ
ートラインに接続された第１ゲートドライバと、前記第
２ゲートラインに接続された第２ゲートドライバと、前
記ドレインラインに接続され、前記光電変換素子への励
起光の入射に応じて変位される電圧を読み取るスイッチ
と、を有することを特徴とする。
は、励起光が入射されることにより、キャリアを生成す
るキャリア発生領域をそれぞれ有する複数の半導体層
と、前記複数の半導体層の各々に、それぞれ設けられた
ソース、ドレイン電極と、前記複数の半導体層の上方に
設けられた第１ゲート電極と、前記複数の半導体層の下
方に設けられた第２ゲート電極と、を各々備える複数の
光電変換素子と、前記複数の光電変換素子の前記第１ゲ
ート電極相互を接続する第１ゲートラインと、前記複数
の光電変換素子の前記第２ゲート電極相互を接続する第
２ゲートラインと、前記複数の光電変換素子の前記ドレ
イン電極相互を接続するドレインラインと、前記第１ゲ
ートラインに接続された第１ゲートドライバと、前記第
２ゲートラインに接続された第２ゲートドライバと、前
記ドレインラインに接続され、前記光電変換素子への励
起光の入射に応じて変位される電圧を読み取るスイッチ
と、を有することを特徴とする。
【００４５】請求項４４記載の２次元画像の読取装置
は、励起光が入射されることにより、キャリアを生成す
る複数のキャリア発生領域をそれぞれ有する複数の半導
体層と、前記複数の半導体層の各々に、それぞれ設けら
れたソース、ドレイン電極と、前記複数の半導体層の上
方に設けられた第１ゲート電極と、前記複数の半導体層
の下方に設けられた第２ゲート電極と、を各々備える複
数の光電変換素子と、前記複数の光電変換素子の前記第
１ゲート電極相互を接続する第１ゲートラインと、前記
複数の光電変換素子の前記第２ゲート電極相互を接続す
る第２ゲートラインと、前記複数の光電変換素子の前記
ドレイン電極相互を接続するドレインラインと、前記第
１ゲートラインに接続された第１ゲートドライバと、前
記第２ゲートラインに接続された第２ゲートドライバ
と、前記ドレインラインに接続され、前記光電変換素子
への励起光の入射に応じて変位される電圧を読み取るス
イッチと、を有することを特徴とする。
は、励起光が入射されることにより、キャリアを生成す
る複数のキャリア発生領域をそれぞれ有する複数の半導
体層と、前記複数の半導体層の各々に、それぞれ設けら
れたソース、ドレイン電極と、前記複数の半導体層の上
方に設けられた第１ゲート電極と、前記複数の半導体層
の下方に設けられた第２ゲート電極と、を各々備える複
数の光電変換素子と、前記複数の光電変換素子の前記第
１ゲート電極相互を接続する第１ゲートラインと、前記
複数の光電変換素子の前記第２ゲート電極相互を接続す
る第２ゲートラインと、前記複数の光電変換素子の前記
ドレイン電極相互を接続するドレインラインと、前記第
１ゲートラインに接続された第１ゲートドライバと、前
記第２ゲートラインに接続された第２ゲートドライバ
と、前記ドレインラインに接続され、前記光電変換素子
への励起光の入射に応じて変位される電圧を読み取るス
イッチと、を有することを特徴とする。
【００４６】請求項４２、４３または４４記載の２次元
画像の読取装置によれば、複数のキャリア発生領域を任
意の位置に配置することにより検知可能領域の偏りを改
善した光電変換素子を、第１ゲートドライバ並びに第２
ゲートドライバにより任意に選択し、各光電変換素子に
おいて変位されたドレインラインの電圧をスイッチによ
り読み取ることができるので、高い受光感度を実現しつ
つ、歪みを抑制した良好な２次元画像を読み取ることが
できる。
画像の読取装置によれば、複数のキャリア発生領域を任
意の位置に配置することにより検知可能領域の偏りを改
善した光電変換素子を、第１ゲートドライバ並びに第２
ゲートドライバにより任意に選択し、各光電変換素子に
おいて変位されたドレインラインの電圧をスイッチによ
り読み取ることができるので、高い受光感度を実現しつ
つ、歪みを抑制した良好な２次元画像を読み取ることが
できる。
【００４７】
【発明の実施の形態】以下に、本発明に係る光電変換素
子、フォトセンサアレイおよび２次元画像の読取装置の
実施の形態について詳しく説明する。まず、本発明に係
る画像読取装置に適用されるダブルゲート型フォトセン
サについて、図面を参照して説明する。
子、フォトセンサアレイおよび２次元画像の読取装置の
実施の形態について詳しく説明する。まず、本発明に係
る画像読取装置に適用されるダブルゲート型フォトセン
サについて、図面を参照して説明する。
【００４８】＜第１の実施形態＞図１は、本発明に係る
フォトセンサアレイに適用されるダブルゲート型フォト
センサの一構成例を示す概略構成図である。ここでは、
ダブルゲート型フォトセンサＰＳＡが、１素子当たりに
フォトセンサ部となる半導体層を１個備え、該半導体層
に形成されるチャネル領域を２つに分割したダブルゲー
ト型フォトセンサＰＳＡの概略構成を示して具体的に説
明する。なお、図１（ａ）においては、便宜的にソース
電極１２ａ、１２ｂ（ソースラインＳＬ）およびドレイ
ン電極１３（ドレインラインＤＬ）をハッチングで示
す。
フォトセンサアレイに適用されるダブルゲート型フォト
センサの一構成例を示す概略構成図である。ここでは、
ダブルゲート型フォトセンサＰＳＡが、１素子当たりに
フォトセンサ部となる半導体層を１個備え、該半導体層
に形成されるチャネル領域を２つに分割したダブルゲー
ト型フォトセンサＰＳＡの概略構成を示して具体的に説
明する。なお、図１（ａ）においては、便宜的にソース
電極１２ａ、１２ｂ（ソースラインＳＬ）およびドレイ
ン電極１３（ドレインラインＤＬ）をハッチングで示
す。
【００４９】図１（ａ）、（ｂ）に示すように、本実施
形態に係るダブルゲート型フォトセンサＰＳＡは、可視
光に対して透過性（透光性）を示す絶縁性基板１９上に
形成された単一のボトムゲート電極ＢＧと、ボトムゲー
ト電極ＢＧ上および絶縁性基板１９上に設けられたボト
ムゲート絶縁膜１６と、ボトムゲート電極ＢＧに対向す
るボトムゲート絶縁膜１６上に設けられ、かつ、可視光
が入射されると電子−正孔対を発生するアモルファスシ
リコン等からなる単一の半導体層１１と、半導体層１１
上に互いに離間して並列に配置されたブロック絶縁膜１
４ａ、１４ｂと、チャネル長方向（図１（ｂ）左右方
向）の半導体層１１の両端部に、それぞれブロック絶縁
膜１４ａ、１４ｂ上に一部が延在するように設けられた
ｎ＋シリコン層１７ａ、１７ｂと、ブロック絶縁膜１４
ａ、１４ｂ間の半導体層１１上に、上記ｎ＋シリコン層
１７ａ、１７ｂと離間し、かつ、ブロック絶縁膜１４
ａ、１４ｂ上に一部が延在するように設けられたｎ＋シ
リコン層１８と、少なくともｎ ＋シリコン層１７ａ、１
７ｂを覆うようにそれぞれ設けられたソース電極１２
ａ、１２ｂと、少なくともｎ＋シリコン層１８を覆うよ
うに設けられたドレイン電極１３と、ボトムゲート絶縁
膜１６上、ブロック絶縁膜１４ａ、１４ｂ上、ソース電
極１２ａ、１２ｂ上およびドレイン電極１３上の全域を
覆うように形成されたトップゲート絶縁膜１５と、半導
体層１１に対向するトップゲート絶縁膜１５上に設けら
れた単一のトップゲート電極ＴＧと、トップゲート絶縁
膜１５上およびトップゲート電極ＴＧ上の全域を覆うよ
うに設けられた保護絶縁膜２０と、から構成されてい
る。
形態に係るダブルゲート型フォトセンサＰＳＡは、可視
光に対して透過性（透光性）を示す絶縁性基板１９上に
形成された単一のボトムゲート電極ＢＧと、ボトムゲー
ト電極ＢＧ上および絶縁性基板１９上に設けられたボト
ムゲート絶縁膜１６と、ボトムゲート電極ＢＧに対向す
るボトムゲート絶縁膜１６上に設けられ、かつ、可視光
が入射されると電子−正孔対を発生するアモルファスシ
リコン等からなる単一の半導体層１１と、半導体層１１
上に互いに離間して並列に配置されたブロック絶縁膜１
４ａ、１４ｂと、チャネル長方向（図１（ｂ）左右方
向）の半導体層１１の両端部に、それぞれブロック絶縁
膜１４ａ、１４ｂ上に一部が延在するように設けられた
ｎ＋シリコン層１７ａ、１７ｂと、ブロック絶縁膜１４
ａ、１４ｂ間の半導体層１１上に、上記ｎ＋シリコン層
１７ａ、１７ｂと離間し、かつ、ブロック絶縁膜１４
ａ、１４ｂ上に一部が延在するように設けられたｎ＋シ
リコン層１８と、少なくともｎ ＋シリコン層１７ａ、１
７ｂを覆うようにそれぞれ設けられたソース電極１２
ａ、１２ｂと、少なくともｎ＋シリコン層１８を覆うよ
うに設けられたドレイン電極１３と、ボトムゲート絶縁
膜１６上、ブロック絶縁膜１４ａ、１４ｂ上、ソース電
極１２ａ、１２ｂ上およびドレイン電極１３上の全域を
覆うように形成されたトップゲート絶縁膜１５と、半導
体層１１に対向するトップゲート絶縁膜１５上に設けら
れた単一のトップゲート電極ＴＧと、トップゲート絶縁
膜１５上およびトップゲート電極ＴＧ上の全域を覆うよ
うに設けられた保護絶縁膜２０と、から構成されてい
る。
【００５０】次いで、上述したダブルゲート型フォトセ
ンサＰＳＡにおける主要部の形状について、図面を参照
して詳しく説明する。図２〜図４は、本実施形態に係る
ダブルゲート型フォトセンサの各部の平面構成を示す図
であって、図２は、本実施形態に係るダブルゲート型フ
ォトセンサに適用される半導体層の平面構成を示す概略
図であり、図３は、本実施形態に係るダブルゲート型フ
ォトセンサに適用されるブロック絶縁膜の平面構成を示
す概略図であり、図４は、本実施形態に係るダブルゲー
ト型フォトセンサに適用されるｎ＋シリコン層の平面構
成を示す概略図である。なお、ここでは、各部の平面形
状を便宜的にハッチングで示し、図１（ａ）、（ｂ）に
示した平面構成および断面構成を適宜参照しながら説明
する。
ンサＰＳＡにおける主要部の形状について、図面を参照
して詳しく説明する。図２〜図４は、本実施形態に係る
ダブルゲート型フォトセンサの各部の平面構成を示す図
であって、図２は、本実施形態に係るダブルゲート型フ
ォトセンサに適用される半導体層の平面構成を示す概略
図であり、図３は、本実施形態に係るダブルゲート型フ
ォトセンサに適用されるブロック絶縁膜の平面構成を示
す概略図であり、図４は、本実施形態に係るダブルゲー
ト型フォトセンサに適用されるｎ＋シリコン層の平面構
成を示す概略図である。なお、ここでは、各部の平面形
状を便宜的にハッチングで示し、図１（ａ）、（ｂ）に
示した平面構成および断面構成を適宜参照しながら説明
する。
【００５１】ダブルゲート型フォトセンサＰＳＡに適用
される半導体層１１は、図２に示すように、斜め格子状
にハッチングされている領域に、単一のアモルファスシ
リコン層として形成され、図１（ａ）に示したソース電
極１２ａ、１２ｂおよびドレイン電極１３に対して平面
的に重なる領域と、離間して形成されるブロック絶縁膜
１４ａ、１４ｂに対して平面的に重なるチャネル領域１
１ａ、１１ｂとを有している。ここで、半導体層１１に
設けられるチャネル領域１１ａ、１１ｂは、チャネル長
方向（ｙ方向）に並列に配置されるように設定されてい
る。
される半導体層１１は、図２に示すように、斜め格子状
にハッチングされている領域に、単一のアモルファスシ
リコン層として形成され、図１（ａ）に示したソース電
極１２ａ、１２ｂおよびドレイン電極１３に対して平面
的に重なる領域と、離間して形成されるブロック絶縁膜
１４ａ、１４ｂに対して平面的に重なるチャネル領域１
１ａ、１１ｂとを有している。ここで、半導体層１１に
設けられるチャネル領域１１ａ、１１ｂは、チャネル長
方向（ｙ方向）に並列に配置されるように設定されてい
る。
【００５２】また、ダブルゲート型フォトセンサＰＳＡ
に適用されるブロック絶縁膜１４ａ、１４ｂは、図３に
示すように、それぞれ上記半導体層１１のチャネル領域
１１ａ、１１ｂを含む領域上に形成され、さらに、ブロ
ック絶縁膜１４ａは、ｙ方向の両端部が各々ソース電極
１２ａおよびドレイン電極１３と部分的かつ平面的に重
なるように配置され、ブロック絶縁膜１４ｂは、ｙ方向
の両端部が各々ソース電極１２ｂおよびドレイン電極１
３と部分的かつ平面的に重なるように配置されている。
に適用されるブロック絶縁膜１４ａ、１４ｂは、図３に
示すように、それぞれ上記半導体層１１のチャネル領域
１１ａ、１１ｂを含む領域上に形成され、さらに、ブロ
ック絶縁膜１４ａは、ｙ方向の両端部が各々ソース電極
１２ａおよびドレイン電極１３と部分的かつ平面的に重
なるように配置され、ブロック絶縁膜１４ｂは、ｙ方向
の両端部が各々ソース電極１２ｂおよびドレイン電極１
３と部分的かつ平面的に重なるように配置されている。
【００５３】また、ダブルゲート型フォトセンサＰＳＡ
に適用されるｎ＋シリコン層１７ａ、１７ｂは、図４に
示すように、それぞれ上記半導体層１１のｙ方向の両端
部から一部が上記ブロック絶縁膜１４ａ、１４ｂ上に延
在するとともに、図１（ｂ）に示したように、半導体層
１１とソース電極１２ａ、１２ｂとの間に介在して、各
々ソース電極１２ａ、１２ｂと略全域で平面的に重なる
ように配置されている。また、ｎ＋シリコン層１８は、
上記半導体層１１上の略中央にあって、ブロック絶縁膜
１４ａ、１４ｂを挟んでｎ＋シリコン層１７ａ、１７ｂ
と対向し、かつ、一部がブロック絶縁膜１４ａ、１４ｂ
上に延在するとともに、半導体層１１とドレイン電極１
３との間に介在して、ドレイン電極１３と略全域で平面
的に重なるように配置されている。
に適用されるｎ＋シリコン層１７ａ、１７ｂは、図４に
示すように、それぞれ上記半導体層１１のｙ方向の両端
部から一部が上記ブロック絶縁膜１４ａ、１４ｂ上に延
在するとともに、図１（ｂ）に示したように、半導体層
１１とソース電極１２ａ、１２ｂとの間に介在して、各
々ソース電極１２ａ、１２ｂと略全域で平面的に重なる
ように配置されている。また、ｎ＋シリコン層１８は、
上記半導体層１１上の略中央にあって、ブロック絶縁膜
１４ａ、１４ｂを挟んでｎ＋シリコン層１７ａ、１７ｂ
と対向し、かつ、一部がブロック絶縁膜１４ａ、１４ｂ
上に延在するとともに、半導体層１１とドレイン電極１
３との間に介在して、ドレイン電極１３と略全域で平面
的に重なるように配置されている。
【００５４】さらに、ダブルゲート型フォトセンサＰＳ
Ａにおけるソース電極１２ａ、１２ｂは、図１（ａ）に
示すように、ダブルゲート型フォトセンサＰＳＡをマト
リクス状に配置した場合（詳しくは、後述する）に、ダ
ブルゲート型フォトセンサＰＳＡのソース電極１２ａ、
１２ｂ相互を接続する共通のソースラインＳＬから、ダ
ブルゲート型フォトセンサＰＳＡのドレイン電極１３相
互を接続する共通のドレインラインＤＬに向けてｘ方向
に沿って櫛歯状に突出して形成されている。また、ドレ
イン電極１３は、ソースラインＳＬに対向するドレイン
ラインＤＬからｘ方向に沿ってソースラインＳＬに向け
て突出して形成されている。すなわち、ソース電極１２
ａおよびドレイン電極１３は、半導体層１１のチャネル
領域１１ａを挟んで対向して配置され、ソース電極１２
ｂおよびドレイン電極１３は、半導体層１１のチャネル
領域１１ｂを挟んで対向して配置されている。
Ａにおけるソース電極１２ａ、１２ｂは、図１（ａ）に
示すように、ダブルゲート型フォトセンサＰＳＡをマト
リクス状に配置した場合（詳しくは、後述する）に、ダ
ブルゲート型フォトセンサＰＳＡのソース電極１２ａ、
１２ｂ相互を接続する共通のソースラインＳＬから、ダ
ブルゲート型フォトセンサＰＳＡのドレイン電極１３相
互を接続する共通のドレインラインＤＬに向けてｘ方向
に沿って櫛歯状に突出して形成されている。また、ドレ
イン電極１３は、ソースラインＳＬに対向するドレイン
ラインＤＬからｘ方向に沿ってソースラインＳＬに向け
て突出して形成されている。すなわち、ソース電極１２
ａおよびドレイン電極１３は、半導体層１１のチャネル
領域１１ａを挟んで対向して配置され、ソース電極１２
ｂおよびドレイン電極１３は、半導体層１１のチャネル
領域１１ｂを挟んで対向して配置されている。
【００５５】なお、上述したダブルゲート型フォトセン
サＰＳＡの各部の構成（図１〜図４）において、ブロッ
ク絶縁膜１４ａ、１４ｂ、トップゲート絶縁膜１５、ボ
トムゲート絶縁膜１６、トップゲート電極２１上に設け
られた保護絶縁膜２０は、窒化シリコン等の透光性の絶
縁膜からなり、また、トップゲート電極ＴＧおよびトッ
プゲートラインＴＧＬａ、ＴＧＬｂは、上述したＩＴＯ
等の透光性の導電性材料からなり、ともに可視光に対し
て高い透過率を示す。一方、ソース電極１２ａ、１２
ｂ、ドレイン電極１３、ボトムゲート電極ＢＧおよびボ
トムゲートラインＢＧＬは、クロム、クロム合金、アル
ミ、アルミ合金等から選択された可視光の透過を遮断す
る遮光性の材質により構成されている。
サＰＳＡの各部の構成（図１〜図４）において、ブロッ
ク絶縁膜１４ａ、１４ｂ、トップゲート絶縁膜１５、ボ
トムゲート絶縁膜１６、トップゲート電極２１上に設け
られた保護絶縁膜２０は、窒化シリコン等の透光性の絶
縁膜からなり、また、トップゲート電極ＴＧおよびトッ
プゲートラインＴＧＬａ、ＴＧＬｂは、上述したＩＴＯ
等の透光性の導電性材料からなり、ともに可視光に対し
て高い透過率を示す。一方、ソース電極１２ａ、１２
ｂ、ドレイン電極１３、ボトムゲート電極ＢＧおよびボ
トムゲートラインＢＧＬは、クロム、クロム合金、アル
ミ、アルミ合金等から選択された可視光の透過を遮断す
る遮光性の材質により構成されている。
【００５６】すなわち、本実施形態に係るダブルゲート
型フォトセンサＰＳＡは、半導体層１１のチャネル領域
１１ａ、ソース電極１２ａ、ドレイン電極１３、トップ
ゲート絶縁膜１５およびトップゲート電極ＴＧにより形
成される第１の上部ＭＯＳトランジスタと、チャネル領
域１１ａ、ソース電極１２ａ、ドレイン電極１３、ボト
ムゲート絶縁膜１６およびボトムゲート電極ＢＧにより
形成される第１の下部ＭＯＳトランジスタからなる第１
のダブルゲート型フォトセンサ、および、半導体層１１
のチャネル領域１１ｂ、ソース電極１２ｂ、ドレイン電
極１３、トップゲート絶縁膜１５およびトップゲート電
極ＴＧにより形成される第２の上部ＭＯＳトランジスタ
と、チャネル領域１１ｂ、ソース電極１２ｂ、ドレイン
電極１３、ボトムゲート絶縁膜１６およびボトムゲート
電極ＢＧにより形成される第２の下部ＭＯＳトランジス
タからなる第２のダブルゲート型フォトセンサから構成
され、これら第１および第２のダブルゲート型フォトセ
ンサが絶縁性基板１９上にチャネル長方向に並列に配置
した構成を有している。
型フォトセンサＰＳＡは、半導体層１１のチャネル領域
１１ａ、ソース電極１２ａ、ドレイン電極１３、トップ
ゲート絶縁膜１５およびトップゲート電極ＴＧにより形
成される第１の上部ＭＯＳトランジスタと、チャネル領
域１１ａ、ソース電極１２ａ、ドレイン電極１３、ボト
ムゲート絶縁膜１６およびボトムゲート電極ＢＧにより
形成される第１の下部ＭＯＳトランジスタからなる第１
のダブルゲート型フォトセンサ、および、半導体層１１
のチャネル領域１１ｂ、ソース電極１２ｂ、ドレイン電
極１３、トップゲート絶縁膜１５およびトップゲート電
極ＴＧにより形成される第２の上部ＭＯＳトランジスタ
と、チャネル領域１１ｂ、ソース電極１２ｂ、ドレイン
電極１３、ボトムゲート絶縁膜１６およびボトムゲート
電極ＢＧにより形成される第２の下部ＭＯＳトランジス
タからなる第２のダブルゲート型フォトセンサから構成
され、これら第１および第２のダブルゲート型フォトセ
ンサが絶縁性基板１９上にチャネル長方向に並列に配置
した構成を有している。
【００５７】次に、本実施形態に係るダブルゲート型フ
ォトセンサにおけるトランジスタ特性について、図面を
参照して説明する。図５は、本実施形態に係るダブルゲ
ート型フォトセンサにおけるチャネル領域とキャリア発
生領域の関係を示す概略図であり、図６は、本実施形態
に係るダブルゲート型フォトセンサにおける励起光の入
射有効領域と検知可能領域の広がりの関係を示す概略図
である。
ォトセンサにおけるトランジスタ特性について、図面を
参照して説明する。図５は、本実施形態に係るダブルゲ
ート型フォトセンサにおけるチャネル領域とキャリア発
生領域の関係を示す概略図であり、図６は、本実施形態
に係るダブルゲート型フォトセンサにおける励起光の入
射有効領域と検知可能領域の広がりの関係を示す概略図
である。
【００５８】上述したダブルゲート型フォトセンサＰＳ
Ａにおいて、図２、図５に示すように、第１のダブルゲ
ート型フォトセンサのドレイン電流が流れるチャネル領
域１１ａは、隣接する二辺がチャネル長Ｌ１およびチャ
ネル幅Ｗ１で定義される矩形状の領域に設定され、第２
のダブルゲート型フォトセンサのドレイン電流が流れる
チャネル領域１１ｂは、隣接する二辺がチャネル長Ｌ２
およびチャネル幅Ｗ１で定義される矩形状の領域に設定
されている。
Ａにおいて、図２、図５に示すように、第１のダブルゲ
ート型フォトセンサのドレイン電流が流れるチャネル領
域１１ａは、隣接する二辺がチャネル長Ｌ１およびチャ
ネル幅Ｗ１で定義される矩形状の領域に設定され、第２
のダブルゲート型フォトセンサのドレイン電流が流れる
チャネル領域１１ｂは、隣接する二辺がチャネル長Ｌ２
およびチャネル幅Ｗ１で定義される矩形状の領域に設定
されている。
【００５９】ここで、ダブルゲート型フォトセンサＰＳ
Ａのチャネル領域１１ａ、１１ｂへの励起光の実質的な
入射領域（入射有効領域）の形状と検知可能領域の広が
りとの関係は、以下のように説明される。ダブルゲート
型フォトセンサＰＳＡにおいて、光量に応じて流れるド
レイン電流Ｉdsは、上記（１）式に示したように、（チ
ャネル幅Ｗ）／（チャネル長Ｌ）比に比例している。
Ａのチャネル領域１１ａ、１１ｂへの励起光の実質的な
入射領域（入射有効領域）の形状と検知可能領域の広が
りとの関係は、以下のように説明される。ダブルゲート
型フォトセンサＰＳＡにおいて、光量に応じて流れるド
レイン電流Ｉdsは、上記（１）式に示したように、（チ
ャネル幅Ｗ）／（チャネル長Ｌ）比に比例している。
【００６０】ダブルゲート型フォトセンサＰＳＡの第１
のダブルゲート型フォトセンサのチャネル長はＬ１、チ
ャネル幅はＷ１に設定され、第２のダブルゲート型フォ
トセンサのチャネル長はＬ２、チャネル幅はＷ１に設定
されているので、１つのダブルゲート型フォトセンサＰ
ＳＡに流れるドレイン電流Ｉdsは、次式で表される。 Ｉds ∝ （Ｗ１／Ｌ１＋Ｗ１／Ｌ２） （２） ここで、チャネル長がＬ２＝Ｌ１になるように、チャネ
ル領域１１ａ、１１ｂの形状を設定すると、上記（２）
式は、次のように表される。 Ｉds ∝ ２Ｗ１／Ｌ１ （３）
のダブルゲート型フォトセンサのチャネル長はＬ１、チ
ャネル幅はＷ１に設定され、第２のダブルゲート型フォ
トセンサのチャネル長はＬ２、チャネル幅はＷ１に設定
されているので、１つのダブルゲート型フォトセンサＰ
ＳＡに流れるドレイン電流Ｉdsは、次式で表される。 Ｉds ∝ （Ｗ１／Ｌ１＋Ｗ１／Ｌ２） （２） ここで、チャネル長がＬ２＝Ｌ１になるように、チャネ
ル領域１１ａ、１１ｂの形状を設定すると、上記（２）
式は、次のように表される。 Ｉds ∝ ２Ｗ１／Ｌ１ （３）
【００６１】そして、Ｗ１／Ｌ１比を、図２８に示した
従来構造のダブルゲート型フォトセンサＰＳのＷ０／Ｌ
０比と同等に設定すると、本発明におけるダブルゲート
型フォトセンサＰＳＡのドレイン電流Ｉdsは、ダブルゲ
ート型フォトセンサＰＳのドレイン電流Ｉdsの二倍にな
り、明状態でのプリチャージ電圧を十分に下げることが
できるとともに、明状態と暗状態におけるコントラスト
比が小さい被写体であっても、十分に検知することがで
きる。
従来構造のダブルゲート型フォトセンサＰＳのＷ０／Ｌ
０比と同等に設定すると、本発明におけるダブルゲート
型フォトセンサＰＳＡのドレイン電流Ｉdsは、ダブルゲ
ート型フォトセンサＰＳのドレイン電流Ｉdsの二倍にな
り、明状態でのプリチャージ電圧を十分に下げることが
できるとともに、明状態と暗状態におけるコントラスト
比が小さい被写体であっても、十分に検知することがで
きる。
【００６２】このように、ダブルゲート型フォトセンサ
ＰＳＡのソース−ドレイン電流値Ｉdsは、チャネル領域
１１ａの（チャネル幅Ｗ１）／（チャネル長Ｌ１）比
と、チャネル領域１１ｂの（チャネル幅Ｗ１）／（チャ
ネル長Ｌ２）比との和に依存しているので、値（Ｗ１／
Ｌ１＋Ｗ１／Ｌ２）を大きく設計することにより、ダブ
ルゲート型フォトセンサＰＳＡのドレイン電流Ｉdsを増
大してトランジスタ特性を向上させることができる。こ
の場合、ダブルゲート型フォトセンサＰＳＡが明状態と
暗状態において、入射光の十分な差（すなわち、プリチ
ャージされたドレイン電圧の差）を読み出すためには、
Ｗ１／Ｌ１比およびＷ１／Ｌ２比は、ともに１．５以上
であることが望ましく、３．５以上であることがより望
ましい。
ＰＳＡのソース−ドレイン電流値Ｉdsは、チャネル領域
１１ａの（チャネル幅Ｗ１）／（チャネル長Ｌ１）比
と、チャネル領域１１ｂの（チャネル幅Ｗ１）／（チャ
ネル長Ｌ２）比との和に依存しているので、値（Ｗ１／
Ｌ１＋Ｗ１／Ｌ２）を大きく設計することにより、ダブ
ルゲート型フォトセンサＰＳＡのドレイン電流Ｉdsを増
大してトランジスタ特性を向上させることができる。こ
の場合、ダブルゲート型フォトセンサＰＳＡが明状態と
暗状態において、入射光の十分な差（すなわち、プリチ
ャージされたドレイン電圧の差）を読み出すためには、
Ｗ１／Ｌ１比およびＷ１／Ｌ２比は、ともに１．５以上
であることが望ましく、３．５以上であることがより望
ましい。
【００６３】一方、ダブルゲート型フォトセンサＰＳＡ
では、ソース電極１２ａ、１２ｂおよびドレイン電極１
３は、可視光に対して不透明であるため、ダブルゲート
型フォトセンサＰＳＡの上方（図５の紙面手前側）から
光が入射された場合に、第１のダブルゲート型フォトセ
ンサのトランジスタ特性を決定するドレイン電流Ｉdsに
影響を及ぼすような正孔を発生させるキャリア発生領域
（入射有効領域）Ｉp １は、ほぼ縦（短辺）の長さがＫ
１、横（長辺）の長さがＷ１の略長方形状の領域に近似
し、また、第２のダブルゲート型フォトセンサのトラン
ジスタ特性を決定するドレイン電流Ｉdsに影響を及ぼす
ような正孔を発生させるキャリア発生領域（入射有効領
域）Ｉp２は、ほぼ縦（短辺）の長さがＫ２、横（長
辺）の長さがＷ１の略長方形状の領域に近似する。
では、ソース電極１２ａ、１２ｂおよびドレイン電極１
３は、可視光に対して不透明であるため、ダブルゲート
型フォトセンサＰＳＡの上方（図５の紙面手前側）から
光が入射された場合に、第１のダブルゲート型フォトセ
ンサのトランジスタ特性を決定するドレイン電流Ｉdsに
影響を及ぼすような正孔を発生させるキャリア発生領域
（入射有効領域）Ｉp １は、ほぼ縦（短辺）の長さがＫ
１、横（長辺）の長さがＷ１の略長方形状の領域に近似
し、また、第２のダブルゲート型フォトセンサのトラン
ジスタ特性を決定するドレイン電流Ｉdsに影響を及ぼす
ような正孔を発生させるキャリア発生領域（入射有効領
域）Ｉp２は、ほぼ縦（短辺）の長さがＫ２、横（長
辺）の長さがＷ１の略長方形状の領域に近似する。
【００６４】また、上記入射有効領域Ｉp１、Ｉp２は、
互いにチャネル長方向（短辺方向；ｙ方向）に並列に配
置されているため、図６に示すように、保護絶縁膜２０
の表面において指等の被写体による反射により入射有効
領域Ｉp１に入射される光が通過する光の検知可能領域
Ｅp１、および、入射有効領域Ｉp２に入射される光が通
過する光の検知可能領域Ｅp２の少なくともいずれかで
検知可能な領域、つまり、１つのダブルゲート型フォト
センサＰＳＡにより検知可能な全領域Ｅpt１は、検知可
能領域Ｅp１と検知可能領域Ｅp２を合成した領域とな
り、より正方形に近い形状に設定される。ここで、図６
に示した光の検知可能領域Ｅp１、Ｅp２、Ｅpt１は、チ
ャネル領域１１ａ、１１ｂを中心として、所定の受光感
度（トランジスタ特性）が得られる領域を模式的に示し
たものであって、受光感度の分布範囲を厳密に示すもの
ではない。
互いにチャネル長方向（短辺方向；ｙ方向）に並列に配
置されているため、図６に示すように、保護絶縁膜２０
の表面において指等の被写体による反射により入射有効
領域Ｉp１に入射される光が通過する光の検知可能領域
Ｅp１、および、入射有効領域Ｉp２に入射される光が通
過する光の検知可能領域Ｅp２の少なくともいずれかで
検知可能な領域、つまり、１つのダブルゲート型フォト
センサＰＳＡにより検知可能な全領域Ｅpt１は、検知可
能領域Ｅp１と検知可能領域Ｅp２を合成した領域とな
り、より正方形に近い形状に設定される。ここで、図６
に示した光の検知可能領域Ｅp１、Ｅp２、Ｅpt１は、チ
ャネル領域１１ａ、１１ｂを中心として、所定の受光感
度（トランジスタ特性）が得られる領域を模式的に示し
たものであって、受光感度の分布範囲を厳密に示すもの
ではない。
【００６５】したがって、本実施形態に係るダブルゲー
ト型フォトセンサＰＳＡにおける検知可能領域Ｅp１、
Ｅp２は、図３０に示した従来構造のダブルゲート型フ
ォトセンサＰＳの検知可能領域Ｅp０に比較して、チャ
ネル長方向（本実施形態においては、ｙ方向）から入射
する光の受光感度と、チャネル幅方向（本実施形態にお
いては、ｘ方向）から入射する光の受光感度とのバラン
スがより均一になり、２次元画像の読み取り動作におけ
る画像情報の歪みが抑制される。ここで、検知可能領域
Ｅpt１の形状をより正方形状に近似させるほど、チャネ
ル領域１１ａ、１１ｂへの励起光の入射角度による受光
感度のバラツキが補正されることになる。
ト型フォトセンサＰＳＡにおける検知可能領域Ｅp１、
Ｅp２は、図３０に示した従来構造のダブルゲート型フ
ォトセンサＰＳの検知可能領域Ｅp０に比較して、チャ
ネル長方向（本実施形態においては、ｙ方向）から入射
する光の受光感度と、チャネル幅方向（本実施形態にお
いては、ｘ方向）から入射する光の受光感度とのバラン
スがより均一になり、２次元画像の読み取り動作におけ
る画像情報の歪みが抑制される。ここで、検知可能領域
Ｅpt１の形状をより正方形状に近似させるほど、チャネ
ル領域１１ａ、１１ｂへの励起光の入射角度による受光
感度のバラツキが補正されることになる。
【００６６】このように、本実施形態に係るダブルゲー
ト型フォトセンサＰＳＡによれば、ドレイン電流Ｉdsを
規定する値（Ｗ１／Ｌ１＋Ｗ１／Ｌ２）を任意の大きさ
に設定することができるので、ダブルゲート型フォトセ
ンサＰＳＡの受光感度を簡易に向上させることができ、
被写体の明状態と暗状態におけるコントラスト比が小さ
い場合であっても、明確に判別できるデータＶoutを出
力することができるとともに、入射有効領域（キャリア
発生領域）Ｉp１、Ｉp２をそれぞれ検知可能領域Ｅ
p１、Ｅp２の広がりが短い方向（図６では、ｙ方向）に
並列に配置しているので、ｙ方向を中心に左右４５゜の
範囲から半導体層１１に入射される光（矢印Ｂ）に対す
る受光感度を向上させて、ｘ方向を中心に左右４５゜の
範囲から半導体層１１に入射される光（矢印Ａ）に対す
る受光感度との分布範囲の平面的なバランスをより均一
化することができる。したがって、光の検知可能領域Ｅ
pt１の偏り（方向性）を改善しつつ、高いトランジスタ
感度を実現することができるので、本実施形態に係るダ
ブルゲート型フォトセンサＰＳＡを、たとえば、指紋読
取装置等に適用した場合、被写体の画像情報、すなわ
ち、指の指紋を感度良く読み取ることができ、認証精度
を向上させることができる。
ト型フォトセンサＰＳＡによれば、ドレイン電流Ｉdsを
規定する値（Ｗ１／Ｌ１＋Ｗ１／Ｌ２）を任意の大きさ
に設定することができるので、ダブルゲート型フォトセ
ンサＰＳＡの受光感度を簡易に向上させることができ、
被写体の明状態と暗状態におけるコントラスト比が小さ
い場合であっても、明確に判別できるデータＶoutを出
力することができるとともに、入射有効領域（キャリア
発生領域）Ｉp１、Ｉp２をそれぞれ検知可能領域Ｅ
p１、Ｅp２の広がりが短い方向（図６では、ｙ方向）に
並列に配置しているので、ｙ方向を中心に左右４５゜の
範囲から半導体層１１に入射される光（矢印Ｂ）に対す
る受光感度を向上させて、ｘ方向を中心に左右４５゜の
範囲から半導体層１１に入射される光（矢印Ａ）に対す
る受光感度との分布範囲の平面的なバランスをより均一
化することができる。したがって、光の検知可能領域Ｅ
pt１の偏り（方向性）を改善しつつ、高いトランジスタ
感度を実現することができるので、本実施形態に係るダ
ブルゲート型フォトセンサＰＳＡを、たとえば、指紋読
取装置等に適用した場合、被写体の画像情報、すなわ
ち、指の指紋を感度良く読み取ることができ、認証精度
を向上させることができる。
【００６７】また、上述したダブルゲート型フォトセン
サＰＳＡによれば、受光感度を大幅に高めたことによ
り、図３０に示した従来構造のダブルゲート型フォトセ
ンサＰＳに比較して、小さな（僅かな）入射光量であっ
ても、被写体の画像情報に含まれる明暗情報の読み取り
動作を良好に行うことができるので、２次元画像の読取
装置に付設され、被写体に光を照射する面光源の照度を
低減（抑制）することができ、２次元画像の読取装置の
消費電力を低減することができる。換言すれば、面光源
の照度を一定とした場合には、受光感度の向上に伴い光
蓄積時間を大幅に短縮することができ、２次元画像の読
み取り性能に優れた読取装置を提供することができる。
なお、２次元画像の読み取り動作については、詳しく後
述する。
サＰＳＡによれば、受光感度を大幅に高めたことによ
り、図３０に示した従来構造のダブルゲート型フォトセ
ンサＰＳに比較して、小さな（僅かな）入射光量であっ
ても、被写体の画像情報に含まれる明暗情報の読み取り
動作を良好に行うことができるので、２次元画像の読取
装置に付設され、被写体に光を照射する面光源の照度を
低減（抑制）することができ、２次元画像の読取装置の
消費電力を低減することができる。換言すれば、面光源
の照度を一定とした場合には、受光感度の向上に伴い光
蓄積時間を大幅に短縮することができ、２次元画像の読
み取り性能に優れた読取装置を提供することができる。
なお、２次元画像の読み取り動作については、詳しく後
述する。
【００６８】また、受光感度が大幅に向上したことによ
り、図３０に示した従来構造のダブルゲート型フォトセ
ンサＰＳの場合と同等の入射光量に対して、過度の光Ｏ
Ｎ電流が生じるため、このようなＯＮ電流を抑制する目
的で、トップゲート電極ＴＧおよびボトムゲート電極Ｂ
Ｇに印加する駆動電圧を低下させて２次元画像の読み取
り動作を制御することができるので、駆動電圧の低減に
よって、ダブルゲート型フォトセンサの特性の経時的な
劣化を抑制し、フォトセンサアレイの信頼性（寿命）を
長く持続（延命）させることもできる。
り、図３０に示した従来構造のダブルゲート型フォトセ
ンサＰＳの場合と同等の入射光量に対して、過度の光Ｏ
Ｎ電流が生じるため、このようなＯＮ電流を抑制する目
的で、トップゲート電極ＴＧおよびボトムゲート電極Ｂ
Ｇに印加する駆動電圧を低下させて２次元画像の読み取
り動作を制御することができるので、駆動電圧の低減に
よって、ダブルゲート型フォトセンサの特性の経時的な
劣化を抑制し、フォトセンサアレイの信頼性（寿命）を
長く持続（延命）させることもできる。
【００６９】さらに、本実施形態に係るダブルゲート型
フォトセンサＰＳＡにおいては、複数のチャネル領域
（または、キャリア発生領域）が設けられる半導体層１
１を単一のアモルファスシリコン層により構成している
ことにより、個別の半導体層を離間して設ける場合に比
較して、ダブルゲート型フォトセンサ製造時のフォトリ
ソグラフィー工程において、パターニングの解像限界を
考慮する必要性が低くなるので、半導体層を容易に微細
形成することができ、ダブルゲート型フォトセンサの小
型化を図ることができる。したがって、フォトセンサア
レイおよび２次元画像の読取装置の小型化、あるいは、
同一サイズのフォトセンサアレイおよび２次元画像の読
取装置において、高解像度による画像情報の読み取り動
作を実現することができる。
フォトセンサＰＳＡにおいては、複数のチャネル領域
（または、キャリア発生領域）が設けられる半導体層１
１を単一のアモルファスシリコン層により構成している
ことにより、個別の半導体層を離間して設ける場合に比
較して、ダブルゲート型フォトセンサ製造時のフォトリ
ソグラフィー工程において、パターニングの解像限界を
考慮する必要性が低くなるので、半導体層を容易に微細
形成することができ、ダブルゲート型フォトセンサの小
型化を図ることができる。したがって、フォトセンサア
レイおよび２次元画像の読取装置の小型化、あるいは、
同一サイズのフォトセンサアレイおよび２次元画像の読
取装置において、高解像度による画像情報の読み取り動
作を実現することができる。
【００７０】次に、上述したような構成を有するダブル
ゲート型フォトセンサをマトリクス状に配置して構成さ
れるフォトセンサアレイの構成例について、図面を参照
して説明する。図７は、図１に示したダブルゲート型フ
ォトセンサＰＳＡをマトリクス状に配置したフォトセン
サアレイの平面構成図である。図７に示すように、本実
施形態に係るフォトセンサアレイ１００においては、１
素子当たりに単一の半導体層を備え、該半導体層にフォ
トセンサ部となるキャリア発生領域を２箇所設けたダブ
ルゲート型フォトセンサＰＳＡが、ｘ、ｙの２方向にマ
トリクス状に配置されている。
ゲート型フォトセンサをマトリクス状に配置して構成さ
れるフォトセンサアレイの構成例について、図面を参照
して説明する。図７は、図１に示したダブルゲート型フ
ォトセンサＰＳＡをマトリクス状に配置したフォトセン
サアレイの平面構成図である。図７に示すように、本実
施形態に係るフォトセンサアレイ１００においては、１
素子当たりに単一の半導体層を備え、該半導体層にフォ
トセンサ部となるキャリア発生領域を２箇所設けたダブ
ルゲート型フォトセンサＰＳＡが、ｘ、ｙの２方向にマ
トリクス状に配置されている。
【００７１】ここで、マトリクス状に配置されるダブル
ゲート型フォトセンサＰＳＡが、互いに直交するｘ、ｙ
の２方向（行、列方向）にそれぞれ所定のピッチＰspで
等間隔に配置され、さらに、格子内部の素子間領域Ｒｐ
を通して、面光源３０からの光が被写体に照射されるよ
うに考慮されている。そのため、被写体に十分な量の光
を照射するためには、素子間領域Ｒｐをできるだけ大き
く確保する方が望ましい。
ゲート型フォトセンサＰＳＡが、互いに直交するｘ、ｙ
の２方向（行、列方向）にそれぞれ所定のピッチＰspで
等間隔に配置され、さらに、格子内部の素子間領域Ｒｐ
を通して、面光源３０からの光が被写体に照射されるよ
うに考慮されている。そのため、被写体に十分な量の光
を照射するためには、素子間領域Ｒｐをできるだけ大き
く確保する方が望ましい。
【００７２】また、フォトセンサアレイ１００の行方向
に隣接して配置されるダブルゲート型フォトセンサＰＳ
Ａのトップゲート電極２１同士は、互いに平面的に２本
に分岐されたトップゲートラインＴＧＬａ、ＴＧＬｂに
より接続され、行方向に隣接して配置されるダブルゲー
ト型フォトセンサＰＳＡのボトムゲート電極２２同士
は、１本のボトムゲートラインにより接続された構成を
有している。ここで、トップゲートラインＴＧＬａ、Ｔ
ＧＬｂは、ダブルゲート型フォトセンサＰＳＡ間でボト
ムゲートラインＢＧＬと平面的に重ならないように配置
されている。
に隣接して配置されるダブルゲート型フォトセンサＰＳ
Ａのトップゲート電極２１同士は、互いに平面的に２本
に分岐されたトップゲートラインＴＧＬａ、ＴＧＬｂに
より接続され、行方向に隣接して配置されるダブルゲー
ト型フォトセンサＰＳＡのボトムゲート電極２２同士
は、１本のボトムゲートラインにより接続された構成を
有している。ここで、トップゲートラインＴＧＬａ、Ｔ
ＧＬｂは、ダブルゲート型フォトセンサＰＳＡ間でボト
ムゲートラインＢＧＬと平面的に重ならないように配置
されている。
【００７３】また、列方向に隣接して配置されるダブル
ゲート型フォトセンサＰＳＡのドレイン電極１３同士
は、ドレインラインＤＬに接続され、列方向に隣接して
配置されるダブルゲート型フォトセンサＰＳＡのソース
電極１２同士は、ソースラインＳＬに接続されている。
ソースラインＳＬには、電圧Ｖss（たとえば、接地電
位）が供給されている。
ゲート型フォトセンサＰＳＡのドレイン電極１３同士
は、ドレインラインＤＬに接続され、列方向に隣接して
配置されるダブルゲート型フォトセンサＰＳＡのソース
電極１２同士は、ソースラインＳＬに接続されている。
ソースラインＳＬには、電圧Ｖss（たとえば、接地電
位）が供給されている。
【００７４】ここで、２本のトップゲートラインＴＧＬ
ａ、ＴＧＬｂとボトムゲートラインＢＧＬの位置関係
は、隣接するダブルゲート型フォトセンサＰＳＡ間で、
トップゲートラインＴＧＬａ、ＴＧＬｂが、ｙ方向（列
方向）に互いに均等な位置関係かつ同等の配線幅、配線
厚で平面的に分岐して、平行に延在するように形成さ
れ、一方、ボトムゲートラインＢＧＬが、ダブルゲート
型フォトセンサＰＳＡの略中央を単一の細い配線層によ
りｘ方向（行方向）に延在するように形成されている。
すなわち、ボトムゲートラインＢＧＬに対して、トップ
ゲートラインＴＧＬａ、ＴＧＬｂが列方向の上下に略対
称な位置関係で配置形成されている。
ａ、ＴＧＬｂとボトムゲートラインＢＧＬの位置関係
は、隣接するダブルゲート型フォトセンサＰＳＡ間で、
トップゲートラインＴＧＬａ、ＴＧＬｂが、ｙ方向（列
方向）に互いに均等な位置関係かつ同等の配線幅、配線
厚で平面的に分岐して、平行に延在するように形成さ
れ、一方、ボトムゲートラインＢＧＬが、ダブルゲート
型フォトセンサＰＳＡの略中央を単一の細い配線層によ
りｘ方向（行方向）に延在するように形成されている。
すなわち、ボトムゲートラインＢＧＬに対して、トップ
ゲートラインＴＧＬａ、ＴＧＬｂが列方向の上下に略対
称な位置関係で配置形成されている。
【００７５】このような構成により、ボトムゲートライ
ンＢＧＬを軸として、トップゲートラインＴＧＬａとト
ップゲートラインＴＧＬｂとが行方向に実質的に線対称
構造になるので、トップゲートラインＴＧＬａ側（上
側）からトップゲートラインＴＧＬａを透過して半導体
層１１に入射される励起光と、トップゲートラインＴＧ
Ｌｂ側（下側）からトップゲートラインＴＧＬｂを透過
して半導体層１１に入射される励起光が同程度に減衰さ
れて、ダブルゲート型フォトセンサＰＳＡの上側と下側
で入射光量のバランスが均一化される。
ンＢＧＬを軸として、トップゲートラインＴＧＬａとト
ップゲートラインＴＧＬｂとが行方向に実質的に線対称
構造になるので、トップゲートラインＴＧＬａ側（上
側）からトップゲートラインＴＧＬａを透過して半導体
層１１に入射される励起光と、トップゲートラインＴＧ
Ｌｂ側（下側）からトップゲートラインＴＧＬｂを透過
して半導体層１１に入射される励起光が同程度に減衰さ
れて、ダブルゲート型フォトセンサＰＳＡの上側と下側
で入射光量のバランスが均一化される。
【００７６】加えて、ダブルゲート型フォトセンサＰＳ
Ａ（または、半導体層１１）の中央からｙ方向に沿った
線を軸として、ソースラインＳＬとドレインラインＤＬ
が実質的に線対称構造になるので、ソースラインＳＬ側
（右側）から半導体層１１に入射される励起光と、ドレ
インラインＤＬ（左側）から半導体層１１に入射される
励起光が同程度に遮光されて、ダブルゲート型フォトセ
ンサＰＳＡの右側と左側で入射光量のバランスが均一化
される。
Ａ（または、半導体層１１）の中央からｙ方向に沿った
線を軸として、ソースラインＳＬとドレインラインＤＬ
が実質的に線対称構造になるので、ソースラインＳＬ側
（右側）から半導体層１１に入射される励起光と、ドレ
インラインＤＬ（左側）から半導体層１１に入射される
励起光が同程度に遮光されて、ダブルゲート型フォトセ
ンサＰＳＡの右側と左側で入射光量のバランスが均一化
される。
【００７７】したがって、本実施形態に係るフォトセン
サアレイ１００によれば、図６に示した検知可能領域Ｅ
pt１の広がりの偏りを均一化して、２次元画像の読み取
り時における歪みを抑制しつつ、高い受光感度を有する
フォトセンサ部を備えたフォトセンサアレイおよび２次
元画像の読取装置を実現することができる。このとき、
ダブルゲート型フォトセンサＰＳＡのトップゲート電極
ＴＧ相互を接続するトップゲートラインＴＧＬａ、ＴＧ
Ｌｂは、互いに平面的に分岐して、ｙ方向に均等（対
称）な位置関係となるように配置形成されているので、
幅広の単一のトップゲートラインを偏った位置に配置形
成した場合に比較して、光の入射角度による受光感度の
バラツキに影響を与えることがない。
サアレイ１００によれば、図６に示した検知可能領域Ｅ
pt１の広がりの偏りを均一化して、２次元画像の読み取
り時における歪みを抑制しつつ、高い受光感度を有する
フォトセンサ部を備えたフォトセンサアレイおよび２次
元画像の読取装置を実現することができる。このとき、
ダブルゲート型フォトセンサＰＳＡのトップゲート電極
ＴＧ相互を接続するトップゲートラインＴＧＬａ、ＴＧ
Ｌｂは、互いに平面的に分岐して、ｙ方向に均等（対
称）な位置関係となるように配置形成されているので、
幅広の単一のトップゲートラインを偏った位置に配置形
成した場合に比較して、光の入射角度による受光感度の
バラツキに影響を与えることがない。
【００７８】また、このような構成により、トップゲー
ト電極２１間が２本の配線層（トップゲートライン）に
より接続されることになるので、配線層１本当たりの断
面積を従来のフォトセンサアレイにおけるトップゲート
ラインと同等とした場合、配線断面積を２倍に増加させ
ることができ、抵抗率の高いＩＴＯにより形成されたト
ップゲートラインＴＧＬａ、ＴＧＬｂの配線抵抗を半減
させて読み取り動作信号の伝搬遅延を改善し、より良好
な画像の読み取り動作を実現することができる。
ト電極２１間が２本の配線層（トップゲートライン）に
より接続されることになるので、配線層１本当たりの断
面積を従来のフォトセンサアレイにおけるトップゲート
ラインと同等とした場合、配線断面積を２倍に増加させ
ることができ、抵抗率の高いＩＴＯにより形成されたト
ップゲートラインＴＧＬａ、ＴＧＬｂの配線抵抗を半減
させて読み取り動作信号の伝搬遅延を改善し、より良好
な画像の読み取り動作を実現することができる。
【００７９】また、隣接するダブルゲート型フォトセン
サＰＳＡ同士の間に配置されるトップゲートラインＴＧ
Ｌａ、ＴＧＬｂとボトムゲートラインＢＧＬとの平面的
な重なり（積層構造における上下層での重なり）がほと
んどないので、トップゲートラインＴＧＬａ、ＴＧＬｂ
とボトムゲートラインＢＧＬとの間の寄生容量がほとん
ど生じないため、信号の伝搬遅延や電圧降下を一層抑制
することができる。
サＰＳＡ同士の間に配置されるトップゲートラインＴＧ
Ｌａ、ＴＧＬｂとボトムゲートラインＢＧＬとの平面的
な重なり（積層構造における上下層での重なり）がほと
んどないので、トップゲートラインＴＧＬａ、ＴＧＬｂ
とボトムゲートラインＢＧＬとの間の寄生容量がほとん
ど生じないため、信号の伝搬遅延や電圧降下を一層抑制
することができる。
【００８０】さらに、図１（ｂ）に示したような積層構
造を有するダブルゲート型フォトセンサをフォトセンサ
アレイに適用した場合、積層構造の比較的上層に形成さ
れるトップゲートラインＴＧＬａ、ＴＧＬｂが２本の配
線層により形成されているので、積層構造の上層ほど顕
著となる段差や、フォトリソグラフィー工程で障害とな
る塵等のパーティクルに起因して、一方のトップゲート
ライン（たとえば、ＴＧＬａ）が断線した場合であって
も、他方のトップゲートライン（たとえば、ＴＧＬｂ）
によりトップゲート電極ＴＧ相互を電気的に接続するこ
とができ、読み取り動作信号の伝搬を補償して、信頼性
の高いフォトセンサアレイを提供することができる。
造を有するダブルゲート型フォトセンサをフォトセンサ
アレイに適用した場合、積層構造の比較的上層に形成さ
れるトップゲートラインＴＧＬａ、ＴＧＬｂが２本の配
線層により形成されているので、積層構造の上層ほど顕
著となる段差や、フォトリソグラフィー工程で障害とな
る塵等のパーティクルに起因して、一方のトップゲート
ライン（たとえば、ＴＧＬａ）が断線した場合であって
も、他方のトップゲートライン（たとえば、ＴＧＬｂ）
によりトップゲート電極ＴＧ相互を電気的に接続するこ
とができ、読み取り動作信号の伝搬を補償して、信頼性
の高いフォトセンサアレイを提供することができる。
【００８１】なお、本実施形態においては、トップゲー
トラインを２本に分岐した構成について説明したが、本
発明は、これに限定されるものではなく、トップゲート
ラインを２本より多くの複数本に分岐して形成した構成
とすることもできる。また、分岐して形成する対象とな
る配線層もトップゲートラインに限定されない。要する
に、フォトセンサアレイおよび２次元画像読取装置に適
用される他の配線層（たとえば、金属配線）に比較して
配線抵抗が大きい配線層に良好に適用できることはいう
までもない。
トラインを２本に分岐した構成について説明したが、本
発明は、これに限定されるものではなく、トップゲート
ラインを２本より多くの複数本に分岐して形成した構成
とすることもできる。また、分岐して形成する対象とな
る配線層もトップゲートラインに限定されない。要する
に、フォトセンサアレイおよび２次元画像読取装置に適
用される他の配線層（たとえば、金属配線）に比較して
配線抵抗が大きい配線層に良好に適用できることはいう
までもない。
【００８２】また、図２８に示したような従来構造のダ
ブルゲート型フォトセンサＰＳであっても、図８に示す
ように、ダブルゲート型フォトセンサＰＳ間に配置され
るトップゲートラインＴＧＬａ、ＴＧＬｂをボトムゲー
トラインＢＧＬに重ならないように配置したフォトセン
サアレイ２００を構成することにより、上述したような
受光感度の分布範囲の均一化、信号の伝搬遅延の改善、
寄生容量の抑制、配線の断線防止等の効果を奏すること
ができる。
ブルゲート型フォトセンサＰＳであっても、図８に示す
ように、ダブルゲート型フォトセンサＰＳ間に配置され
るトップゲートラインＴＧＬａ、ＴＧＬｂをボトムゲー
トラインＢＧＬに重ならないように配置したフォトセン
サアレイ２００を構成することにより、上述したような
受光感度の分布範囲の均一化、信号の伝搬遅延の改善、
寄生容量の抑制、配線の断線防止等の効果を奏すること
ができる。
【００８３】次に、上述したダブルゲート型フォトセン
サを２次元配列して構成されるフォトセンサアレイを備
えた２次元画像の読取装置（フォトセンサシステム）に
ついて、図面を参照して説明する。図９は、図７に示し
たフォトセンサアレイ１００を備えたフォトセンサシス
テムの概略構成図である。
サを２次元配列して構成されるフォトセンサアレイを備
えた２次元画像の読取装置（フォトセンサシステム）に
ついて、図面を参照して説明する。図９は、図７に示し
たフォトセンサアレイ１００を備えたフォトセンサシス
テムの概略構成図である。
【００８４】図９に示すように、本実施形態に係るフォ
トセンサシステムは、大別して、多数のダブルゲート型
フォトセンサＰＳＡを、たとえば、ｎ行×ｍ列のマトリ
クス状に配列したフォトセンサアレイ１００と、行方向
に隣接するダブルゲート型フォトセンサＰＳＡ同士のト
ップゲート端子（トップゲート電極ＴＧ）およびボトム
ゲート端子（ボトムゲート電極ＢＧ）をそれぞれ接続し
た複数のトップゲートラインＴＧＬ（詳しくは、ＴＧＬ
ａ、ＴＧＬｂ；以下、便宜的にＴＧＬと記す）および複
数のボトムゲートラインＢＧＬと、トップゲートライン
ＴＧＬおよびボトムゲートラインＢＧＬに各々接続され
たトップゲートドライバ１１１およびボトムゲートドラ
イバ１１２と、各ダブルゲート型フォトセンサのドレイ
ン端子Ｄ（ドレイン電極１３）を列方向に接続したドレ
インラインＤＬと、ドレインラインＤＬに接続された検
出回路（コラムスイッチ）１１３と、プリチャージスイ
ッチ１１４と、増幅回路１１５と、ソース端子Ｓ（ソー
ス電極１２；詳しくは、１２ａ、１２ｂ）を列方向に接
続し、電圧Ｖssが供給されたソースラインＳＬと、フォ
トセンサアレイ１００の背面側に配置された面光源３０
と、を有して構成される。ここで、電圧Ｖssは、ドレイ
ンラインＤＬにプリチャージされる電圧と異なっていれ
ばよいが、接地電位が望ましい。
トセンサシステムは、大別して、多数のダブルゲート型
フォトセンサＰＳＡを、たとえば、ｎ行×ｍ列のマトリ
クス状に配列したフォトセンサアレイ１００と、行方向
に隣接するダブルゲート型フォトセンサＰＳＡ同士のト
ップゲート端子（トップゲート電極ＴＧ）およびボトム
ゲート端子（ボトムゲート電極ＢＧ）をそれぞれ接続し
た複数のトップゲートラインＴＧＬ（詳しくは、ＴＧＬ
ａ、ＴＧＬｂ；以下、便宜的にＴＧＬと記す）および複
数のボトムゲートラインＢＧＬと、トップゲートライン
ＴＧＬおよびボトムゲートラインＢＧＬに各々接続され
たトップゲートドライバ１１１およびボトムゲートドラ
イバ１１２と、各ダブルゲート型フォトセンサのドレイ
ン端子Ｄ（ドレイン電極１３）を列方向に接続したドレ
インラインＤＬと、ドレインラインＤＬに接続された検
出回路（コラムスイッチ）１１３と、プリチャージスイ
ッチ１１４と、増幅回路１１５と、ソース端子Ｓ（ソー
ス電極１２；詳しくは、１２ａ、１２ｂ）を列方向に接
続し、電圧Ｖssが供給されたソースラインＳＬと、フォ
トセンサアレイ１００の背面側に配置された面光源３０
と、を有して構成される。ここで、電圧Ｖssは、ドレイ
ンラインＤＬにプリチャージされる電圧と異なっていれ
ばよいが、接地電位が望ましい。
【００８５】なお、上述したように、トップゲートライ
ンＴＧＬは、トップゲート電極ＴＧとともにＩＴＯで形
成され、ボトムゲートラインＢＧＬ、ドレインラインＤ
Ｌ並びにソースラインＳＬは、それぞれボトムゲート電
極２２、ドレイン電極１３、ソース電極１２と同一の遮
光性の材料により一体的に形成されている。ここで、φ
tgおよびφbgは、それぞれリセットパルスφＴ１、φＴ
２、…φＴｉ、…φＴｎ、および、読み出しパルスφＢ
１、φＢ２、…φＢｉ、…φＢｎを生成するための制御
信号、φpgは、プリチャージ電圧Ｖpgを印加するタイミ
ングを制御するプリチャージ信号である。
ンＴＧＬは、トップゲート電極ＴＧとともにＩＴＯで形
成され、ボトムゲートラインＢＧＬ、ドレインラインＤ
Ｌ並びにソースラインＳＬは、それぞれボトムゲート電
極２２、ドレイン電極１３、ソース電極１２と同一の遮
光性の材料により一体的に形成されている。ここで、φ
tgおよびφbgは、それぞれリセットパルスφＴ１、φＴ
２、…φＴｉ、…φＴｎ、および、読み出しパルスφＢ
１、φＢ２、…φＢｉ、…φＢｎを生成するための制御
信号、φpgは、プリチャージ電圧Ｖpgを印加するタイミ
ングを制御するプリチャージ信号である。
【００８６】このような構成を有するフォトセンサシス
テムにおいて、トップゲートドライバ１１１からトップ
ゲートラインＴＧＬを介して各ダブルゲート型フォトセ
ンサＰＳＡのトップゲート電極ＴＧに電圧を印加するこ
とによりフォトセンス機能が実現され、ボトムゲートド
ライバ１１２からボトムゲートラインＢＧＬを介して各
ダブルゲート型フォトセンサＰＳＡのボトムゲート電極
ＢＧに電圧を印加し、ドレインラインＤＬを介して検出
信号を検出回路１１３に取り込んで、シリアルデータま
たはパラレルデータＶoutとして出力することにより選
択読み出し機能が実現される。
テムにおいて、トップゲートドライバ１１１からトップ
ゲートラインＴＧＬを介して各ダブルゲート型フォトセ
ンサＰＳＡのトップゲート電極ＴＧに電圧を印加するこ
とによりフォトセンス機能が実現され、ボトムゲートド
ライバ１１２からボトムゲートラインＢＧＬを介して各
ダブルゲート型フォトセンサＰＳＡのボトムゲート電極
ＢＧに電圧を印加し、ドレインラインＤＬを介して検出
信号を検出回路１１３に取り込んで、シリアルデータま
たはパラレルデータＶoutとして出力することにより選
択読み出し機能が実現される。
【００８７】次に、上述したフォトセンサシステムの駆
動制御方法について、図面を参照して説明する。図１０
は、上述したフォトセンサシステムの駆動制御方法の一
例を示すタイミングチャートであり、図１１は、ダブル
ゲート型フォトセンサの動作概念図であり、図１２は、
フォトセンサシステムの出力電圧の光応答特性を示す図
である。図１３は、フォトセンサシステムにおける指の
指紋の読取状態を示す要部断面図である。
動制御方法について、図面を参照して説明する。図１０
は、上述したフォトセンサシステムの駆動制御方法の一
例を示すタイミングチャートであり、図１１は、ダブル
ゲート型フォトセンサの動作概念図であり、図１２は、
フォトセンサシステムの出力電圧の光応答特性を示す図
である。図１３は、フォトセンサシステムにおける指の
指紋の読取状態を示す要部断面図である。
【００８８】まず、図１３に示すように、指ＦＮをフォ
トセンサシステムの保護絶縁膜２０上に載置する。この
とき、指ＦＮの指紋を形成する突部ＦＮａは、保護絶縁
膜２０と直接接するが、突部ＦＮａ間の溝部ＦＮｂは、
保護絶縁膜２０と直接接することはなく、間に空気が介
在している。
トセンサシステムの保護絶縁膜２０上に載置する。この
とき、指ＦＮの指紋を形成する突部ＦＮａは、保護絶縁
膜２０と直接接するが、突部ＦＮａ間の溝部ＦＮｂは、
保護絶縁膜２０と直接接することはなく、間に空気が介
在している。
【００８９】指ＦＮが絶縁膜２０上に載置されると、フ
ォトセンサシステム１００は、図１０、図１１（ａ）に
示すように、ｉ番目の行のトップゲートラインＴＧＬに
信号（リセットパルス；たとえばＶtg＝＋１５Ｖのハイ
レベル）φＴｉを印加し、このときｉ番目の行のボトム
ゲートラインＢＧＬに０（Ｖ）の信号φＴｉを印加し
て、各ダブルゲート型フォトセンサＰＳＡの半導体層１
１およびブロック絶縁膜１４ａ、１４ｂにおける半導体
層１１との界面近傍に蓄積されているキャリア（ここで
は、正孔）を放出する（リセット期間Ｔreset）リセッ
ト動作を行う。
ォトセンサシステム１００は、図１０、図１１（ａ）に
示すように、ｉ番目の行のトップゲートラインＴＧＬに
信号（リセットパルス；たとえばＶtg＝＋１５Ｖのハイ
レベル）φＴｉを印加し、このときｉ番目の行のボトム
ゲートラインＢＧＬに０（Ｖ）の信号φＴｉを印加し
て、各ダブルゲート型フォトセンサＰＳＡの半導体層１
１およびブロック絶縁膜１４ａ、１４ｂにおける半導体
層１１との界面近傍に蓄積されているキャリア（ここで
は、正孔）を放出する（リセット期間Ｔreset）リセッ
ト動作を行う。
【００９０】次いで、図１３に示すようにダブルゲート
型フォトセンサＰＳのガラス基板１９下方側に設けられ
た面光源３０から可視光を含む波長域の光がダブルゲー
ト型フォトセンサＰＳＡ側に出射される。このとき、面
光源３０と半導体層１１との間には、不透明のボトムゲ
ート電極ＢＧが介在しているので、出射光が直接半導体
層１１に入射することはほとんどないが、素子間領域Ｒ
ｐにおける透明な絶縁性基板１９と透光性を示す絶縁膜
１５、１６、２０を透過した光は、保護絶縁膜２０上の
指ＦＮに照射される。
型フォトセンサＰＳのガラス基板１９下方側に設けられ
た面光源３０から可視光を含む波長域の光がダブルゲー
ト型フォトセンサＰＳＡ側に出射される。このとき、面
光源３０と半導体層１１との間には、不透明のボトムゲ
ート電極ＢＧが介在しているので、出射光が直接半導体
層１１に入射することはほとんどないが、素子間領域Ｒ
ｐにおける透明な絶縁性基板１９と透光性を示す絶縁膜
１５、１６、２０を透過した光は、保護絶縁膜２０上の
指ＦＮに照射される。
【００９１】指ＦＮに照射された光のうち、全反射の臨
界角未満の角度で入射された光は、指ＦＮの突部ＦＮａ
と保護絶縁膜２０の界面や、指ＦＮの表皮内で乱反射
し、この反射した光ｈνは、透光性を示す絶縁膜１５、
２０およびトップゲート電極ＴＧを介して、最も近接す
るダブルゲート型フォトセンサＰＳＡの半導体層１１に
入射される。なお、絶縁膜１５、１６、２０の屈折率は
１．８〜２．０程度、トップゲート電極ＴＧの屈折率は
２．０〜２．２程度に設定されている。
界角未満の角度で入射された光は、指ＦＮの突部ＦＮａ
と保護絶縁膜２０の界面や、指ＦＮの表皮内で乱反射
し、この反射した光ｈνは、透光性を示す絶縁膜１５、
２０およびトップゲート電極ＴＧを介して、最も近接す
るダブルゲート型フォトセンサＰＳＡの半導体層１１に
入射される。なお、絶縁膜１５、１６、２０の屈折率は
１．８〜２．０程度、トップゲート電極ＴＧの屈折率は
２．０〜２．２程度に設定されている。
【００９２】これに対して、指ＦＮの溝部ＦＮｂにおい
ては、溝部ＦＮｂで乱反射している間に空気中で減衰し
てしまい、最も近接しているダブルゲート型フォトセン
サＰＳＡであっても、十分な量の光が半導体層１１に入
射されない。すなわち、指ＦＮの指紋パターンに応じた
反射光の半導体層１１への入射量に応じて半導体層１１
内で生成し、蓄積されうるキャリアの量が変位する。そ
して、図１０、図１１（ｂ）に示すように、フォトセン
サシステムは、トップゲートラインＴＧＬにローレベル
（たとえばＶtg＝−１５Ｖ）のバイアス電圧φＴｉを印
加することにより、リセット動作を終了し、キャリア蓄
積動作による光蓄積期間Ｔａがスタートする光蓄積動作
を行う。
ては、溝部ＦＮｂで乱反射している間に空気中で減衰し
てしまい、最も近接しているダブルゲート型フォトセン
サＰＳＡであっても、十分な量の光が半導体層１１に入
射されない。すなわち、指ＦＮの指紋パターンに応じた
反射光の半導体層１１への入射量に応じて半導体層１１
内で生成し、蓄積されうるキャリアの量が変位する。そ
して、図１０、図１１（ｂ）に示すように、フォトセン
サシステムは、トップゲートラインＴＧＬにローレベル
（たとえばＶtg＝−１５Ｖ）のバイアス電圧φＴｉを印
加することにより、リセット動作を終了し、キャリア蓄
積動作による光蓄積期間Ｔａがスタートする光蓄積動作
を行う。
【００９３】光蓄積期間Ｔａにおいては、トップゲート
電極ＴＧ側から入射した光量に応じて半導体層１１（詳
しくは、チャネル領域１１ａ、１１ｂ）で生成された電
子−正孔対が生成され、半導体層１１およびブロック絶
縁膜１４における半導体層１１との界面近傍、すなわち
チャネル領域１１ａ、１１ｂ周辺に正孔が蓄積される。
電極ＴＧ側から入射した光量に応じて半導体層１１（詳
しくは、チャネル領域１１ａ、１１ｂ）で生成された電
子−正孔対が生成され、半導体層１１およびブロック絶
縁膜１４における半導体層１１との界面近傍、すなわち
チャネル領域１１ａ、１１ｂ周辺に正孔が蓄積される。
【００９４】そして、プリチャージ動作においては、図
１０、図１１（ｃ）に示すように、光蓄積期間Ｔａに並
行して、プリチャージ信号φpgに基づいてプリチャージ
スイッチ１１４がＯＮし、ドレインラインＤＬに所定の
電圧（プリチャージ電圧）Ｖpgを印加し、ドレイン電極
１３に電荷を保持させる（プリチャージ期間Ｔprch）。
１０、図１１（ｃ）に示すように、光蓄積期間Ｔａに並
行して、プリチャージ信号φpgに基づいてプリチャージ
スイッチ１１４がＯＮし、ドレインラインＤＬに所定の
電圧（プリチャージ電圧）Ｖpgを印加し、ドレイン電極
１３に電荷を保持させる（プリチャージ期間Ｔprch）。
【００９５】次いで、読み出し動作においては、図１
０、図１１（ｄ）に示すように、プリチャージ期間Ｔpr
chを経過した後、選択モードの行のボトムゲートライン
ＢＧＬにハイレベル（たとえばＶbg＝＋１０Ｖ）のバイ
アス電圧（読み出し選択信号；以下、読み出しパルスと
いう）φＢｉを印加することにより、選択モードの行の
ダブルゲート型フォトセンサＰＳＡをＯＮ状態にする
（読み出し期間Ｔread）。
０、図１１（ｄ）に示すように、プリチャージ期間Ｔpr
chを経過した後、選択モードの行のボトムゲートライン
ＢＧＬにハイレベル（たとえばＶbg＝＋１０Ｖ）のバイ
アス電圧（読み出し選択信号；以下、読み出しパルスと
いう）φＢｉを印加することにより、選択モードの行の
ダブルゲート型フォトセンサＰＳＡをＯＮ状態にする
（読み出し期間Ｔread）。
【００９６】ここで、読み出し期間Ｔreadにおいては、
チャネル領域に蓄積されたキャリア（正孔）がトップゲ
ート電極ＴＧに印加された逆極性のＶtg（−１５Ｖ）を
緩和する方向に働くため、ボトムゲート電極ＢＧのＶbg
によりｎチャネルが形成され、ドレイン電流に応じてド
レインラインＤＬのドレインライン電圧ＶＤは、図１２
（ａ）に示すように、プリチャージ電圧Ｖpgから時間の
経過とともに徐々に低下する傾向を示す。
チャネル領域に蓄積されたキャリア（正孔）がトップゲ
ート電極ＴＧに印加された逆極性のＶtg（−１５Ｖ）を
緩和する方向に働くため、ボトムゲート電極ＢＧのＶbg
によりｎチャネルが形成され、ドレイン電流に応じてド
レインラインＤＬのドレインライン電圧ＶＤは、図１２
（ａ）に示すように、プリチャージ電圧Ｖpgから時間の
経過とともに徐々に低下する傾向を示す。
【００９７】すなわち、光蓄積期間Ｔａにおける光蓄積
状態が暗状態で、チャネル領域にキャリア（正孔）が蓄
積されていない場合には、図１１（ｅ）、図１２（ａ）
に示すように、トップゲート電極ＴＧに負バイアスをか
けることによって、ｎチャネルを形成するためのボトム
ゲート電極ＢＧの正バイアスが打ち消され、ダブルゲー
ト型フォトセンサＰＳＡはＯＦＦ状態となり、ドレイン
電圧、すなわち、ドレインラインＤＬの電圧ＶＤが、ほ
ぼそのまま保持されることになる。
状態が暗状態で、チャネル領域にキャリア（正孔）が蓄
積されていない場合には、図１１（ｅ）、図１２（ａ）
に示すように、トップゲート電極ＴＧに負バイアスをか
けることによって、ｎチャネルを形成するためのボトム
ゲート電極ＢＧの正バイアスが打ち消され、ダブルゲー
ト型フォトセンサＰＳＡはＯＦＦ状態となり、ドレイン
電圧、すなわち、ドレインラインＤＬの電圧ＶＤが、ほ
ぼそのまま保持されることになる。
【００９８】一方、光蓄積状態が明状態の場合には、図
１１（ｄ）、図１２（ａ）に示すように、チャネル領域
に入射光量に応じたキャリア（正孔）が捕獲されている
ため、トップゲート電極ＴＧの負バイアスを打ち消すよ
うに作用し、この打ち消された分だけボトムゲート電極
ＢＧの正バイアスによって、ｎチャネルが形成され、ダ
ブルゲート型フォトセンサＰＳはＯＮ状態となり、ドレ
イン電流Ｉdsが流れる。そして、この入射光量に応じた
ＯＮ抵抗に従って、ドレインラインＤＬの電圧ＶＤは、
低下することになる。
１１（ｄ）、図１２（ａ）に示すように、チャネル領域
に入射光量に応じたキャリア（正孔）が捕獲されている
ため、トップゲート電極ＴＧの負バイアスを打ち消すよ
うに作用し、この打ち消された分だけボトムゲート電極
ＢＧの正バイアスによって、ｎチャネルが形成され、ダ
ブルゲート型フォトセンサＰＳはＯＮ状態となり、ドレ
イン電流Ｉdsが流れる。そして、この入射光量に応じた
ＯＮ抵抗に従って、ドレインラインＤＬの電圧ＶＤは、
低下することになる。
【００９９】したがって、図１２（ａ）に示したよう
に、ドレインラインＤＬの電圧ＶＤの変化傾向は、トッ
プゲート電極ＴＧへのリセットパルスφＴｉの印加によ
るリセット動作の終了時点から、ボトムゲート電極ＢＧ
に読み出しパルスφＢｉが印加されるまでの時間（光蓄
積期間Ｔａ）に受光した光量に深く関連し、蓄積された
キャリアが少ない場合には緩やかに低下する傾向を示
し、また、蓄積されたキャリアが多い場合には急峻に低
下する傾向を示す。そのため、読み出し期間Ｔreadがス
タートして、所定の時間経過後のドレインラインＤＬの
電圧ＶＤを検出することにより、あるいは、所定のしき
い値電圧を基準にして、その電圧に至るまでの時間を検
出することにより、照射光の光量が換算される。
に、ドレインラインＤＬの電圧ＶＤの変化傾向は、トッ
プゲート電極ＴＧへのリセットパルスφＴｉの印加によ
るリセット動作の終了時点から、ボトムゲート電極ＢＧ
に読み出しパルスφＢｉが印加されるまでの時間（光蓄
積期間Ｔａ）に受光した光量に深く関連し、蓄積された
キャリアが少ない場合には緩やかに低下する傾向を示
し、また、蓄積されたキャリアが多い場合には急峻に低
下する傾向を示す。そのため、読み出し期間Ｔreadがス
タートして、所定の時間経過後のドレインラインＤＬの
電圧ＶＤを検出することにより、あるいは、所定のしき
い値電圧を基準にして、その電圧に至るまでの時間を検
出することにより、照射光の光量が換算される。
【０１００】上述した一連の画像読み取り動作を１サイ
クルとして、（ｉ＋１）番目の行のダブルゲート型フォ
トセンサＰＳＡにも同等の処理手順を繰り返すことによ
り、ダブルゲート型フォトセンサＰＳＡを２次元のセン
サシステムとして動作させることができる。
クルとして、（ｉ＋１）番目の行のダブルゲート型フォ
トセンサＰＳＡにも同等の処理手順を繰り返すことによ
り、ダブルゲート型フォトセンサＰＳＡを２次元のセン
サシステムとして動作させることができる。
【０１０１】なお、図１０に示したタイミングチャート
において、プリチャージ期間Ｔprchの経過後、図１１
（ｆ）、（ｇ）に示すように、非選択モードでボトムゲ
ートラインＢＧＬにローレベル（たとえばＶbg＝０Ｖ）
を印加した状態を継続すると、ダブルゲート型フォトセ
ンサＰＳＡはＯＦＦ状態を持続し、図１２（ｂ）に示す
ように、ドレインラインＤＬの電圧ＶＤは、プリチャー
ジ電圧Ｖpgを保持する。このように、ボトムゲートライ
ンＢＧＬへの電圧の印加状態により、ダブルゲート型フ
ォトセンサＰＳＡの読み出し状態を選択する選択機能が
実現される。光量に応じて減衰されたドレインラインＤ
Ｌのプリチャージ電圧ＶＤは、再び検出回路１１３へ読
み出し、増幅回路１１５を経てＶout電圧の信号として
指紋等のパターン認証回路へシリアルまたはパラレル出
力される。
において、プリチャージ期間Ｔprchの経過後、図１１
（ｆ）、（ｇ）に示すように、非選択モードでボトムゲ
ートラインＢＧＬにローレベル（たとえばＶbg＝０Ｖ）
を印加した状態を継続すると、ダブルゲート型フォトセ
ンサＰＳＡはＯＦＦ状態を持続し、図１２（ｂ）に示す
ように、ドレインラインＤＬの電圧ＶＤは、プリチャー
ジ電圧Ｖpgを保持する。このように、ボトムゲートライ
ンＢＧＬへの電圧の印加状態により、ダブルゲート型フ
ォトセンサＰＳＡの読み出し状態を選択する選択機能が
実現される。光量に応じて減衰されたドレインラインＤ
Ｌのプリチャージ電圧ＶＤは、再び検出回路１１３へ読
み出し、増幅回路１１５を経てＶout電圧の信号として
指紋等のパターン認証回路へシリアルまたはパラレル出
力される。
【０１０２】次に、本発明に係る画像読取装置に適用さ
れるダブルゲート型フォトセンサの他の構成例につい
て、図面を参照して説明する。なお、上述した実施形態
と同等の構成については、同一の符号を付して、その説
明を簡略化または省略する。 ＜第２の実施形態＞図１４は、本発明に係るフォトセン
サアレイに適用されるダブルゲート型フォトセンサの他
の構成例を示す概略構成図であり、図１４（ａ）は、本
実施形態に係るダブルゲート型フォトセンサにおける半
導体層の平面構成図であり、図１４（ｂ）は、本実施形
態に係るダブルゲート型フォトセンサの概略断面図であ
る。なお、図１４（ａ）においては、便宜的に半導体層
１１Ａ、１１Ｂをハッチングで示す。
れるダブルゲート型フォトセンサの他の構成例につい
て、図面を参照して説明する。なお、上述した実施形態
と同等の構成については、同一の符号を付して、その説
明を簡略化または省略する。 ＜第２の実施形態＞図１４は、本発明に係るフォトセン
サアレイに適用されるダブルゲート型フォトセンサの他
の構成例を示す概略構成図であり、図１４（ａ）は、本
実施形態に係るダブルゲート型フォトセンサにおける半
導体層の平面構成図であり、図１４（ｂ）は、本実施形
態に係るダブルゲート型フォトセンサの概略断面図であ
る。なお、図１４（ａ）においては、便宜的に半導体層
１１Ａ、１１Ｂをハッチングで示す。
【０１０３】上述した実施形態に示したダブルゲート型
フォトセンサＰＳＡにおいては、１素子当たりに１つの
半導体層１１を備えた構成を示したが、本実施形態にお
いては、ダブルゲート型フォトセンサＰＳＢが、１素子
当たりにフォトセンサ部となる半導体層を２個備え、各
々の半導体層にチャネル領域を個別に設けた構成を有し
ている。なお、以下に示す実施形態におけるダブルゲー
ト型フォトセンサＰＳＢは、上述したダブルゲート型フ
ォトセンサＰＳＡと同じ駆動方法によりフォトセンス機
能を実現することができ、同等の作用効果を得ることが
できる。
フォトセンサＰＳＡにおいては、１素子当たりに１つの
半導体層１１を備えた構成を示したが、本実施形態にお
いては、ダブルゲート型フォトセンサＰＳＢが、１素子
当たりにフォトセンサ部となる半導体層を２個備え、各
々の半導体層にチャネル領域を個別に設けた構成を有し
ている。なお、以下に示す実施形態におけるダブルゲー
ト型フォトセンサＰＳＢは、上述したダブルゲート型フ
ォトセンサＰＳＡと同じ駆動方法によりフォトセンス機
能を実現することができ、同等の作用効果を得ることが
できる。
【０１０４】図１４（ａ）、（ｂ）に示すように、本実
施形態に係るダブルゲート型フォトセンサＰＳＢは、可
視光に対して透過性を示す絶縁性基板１９上に形成され
た単一のボトムゲート電極ＢＧと、ボトムゲート電極Ｂ
Ｇ上および絶縁性基板１９上に設けられたボトムゲート
絶縁膜１６と、ボトムゲート電極ＢＧに対向して設けら
れ、可視光が入射されると電子−正孔対を発生するアモ
ルファスシリコン等からなり、チャネル長方向（ｙ方
向）に並列に配置された２つの半導体層１１Ａ、１１Ｂ
と、各々の半導体層１１Ａ、１１Ｂ上に個別に設けられ
たブロック絶縁膜１４ａ、１４ｂと、半導体層１１Ａの
両端に、部分的にブロック絶縁膜１４ａ上に延在するよ
うに設けられたｎ＋シリコン層１７ａおよび１８ａと、
半導体層１１Ｂの両端に、部分的にブロック絶縁膜１４
ｂ上に延在するように設けられたｎ ＋シリコン層１７ｂ
および１８ｂと、ｎ＋シリコン層１７ａ、１７ｂ上にそ
れぞれ設けられたソース電極１２ａ、１２ｂと、半導体
層１１Ａ、１１Ｂ間に跨り、ｎ＋シリコン層１８ａ、１
８ｂ上に延在するように設けられた単一のドレイン電極
１３と、ボトムゲート絶縁膜１６上、ブロック絶縁膜１
４ａ、１４ｂ上、ソース電極１２ａ、１２ｂ上およびド
レイン電極１３上の全域を覆うように形成されたトップ
ゲート絶縁膜１５と、半導体層１１Ａ、１１Ｂに対向す
るトップゲート絶縁膜１５上に設けられた単一のトップ
ゲート電極ＴＧと、トップゲート絶縁膜１５上およびト
ップゲート電極ＴＧ上の全域を覆うように設けられた保
護絶縁膜２０と、から構成されている。
施形態に係るダブルゲート型フォトセンサＰＳＢは、可
視光に対して透過性を示す絶縁性基板１９上に形成され
た単一のボトムゲート電極ＢＧと、ボトムゲート電極Ｂ
Ｇ上および絶縁性基板１９上に設けられたボトムゲート
絶縁膜１６と、ボトムゲート電極ＢＧに対向して設けら
れ、可視光が入射されると電子−正孔対を発生するアモ
ルファスシリコン等からなり、チャネル長方向（ｙ方
向）に並列に配置された２つの半導体層１１Ａ、１１Ｂ
と、各々の半導体層１１Ａ、１１Ｂ上に個別に設けられ
たブロック絶縁膜１４ａ、１４ｂと、半導体層１１Ａの
両端に、部分的にブロック絶縁膜１４ａ上に延在するよ
うに設けられたｎ＋シリコン層１７ａおよび１８ａと、
半導体層１１Ｂの両端に、部分的にブロック絶縁膜１４
ｂ上に延在するように設けられたｎ ＋シリコン層１７ｂ
および１８ｂと、ｎ＋シリコン層１７ａ、１７ｂ上にそ
れぞれ設けられたソース電極１２ａ、１２ｂと、半導体
層１１Ａ、１１Ｂ間に跨り、ｎ＋シリコン層１８ａ、１
８ｂ上に延在するように設けられた単一のドレイン電極
１３と、ボトムゲート絶縁膜１６上、ブロック絶縁膜１
４ａ、１４ｂ上、ソース電極１２ａ、１２ｂ上およびド
レイン電極１３上の全域を覆うように形成されたトップ
ゲート絶縁膜１５と、半導体層１１Ａ、１１Ｂに対向す
るトップゲート絶縁膜１５上に設けられた単一のトップ
ゲート電極ＴＧと、トップゲート絶縁膜１５上およびト
ップゲート電極ＴＧ上の全域を覆うように設けられた保
護絶縁膜２０と、から構成されている。
【０１０５】ここで、半導体層１１Ａ、１１Ｂは、図１
４（ａ）に示すように、斜め格子状にハッチングされて
いる領域に個別に形成され、ソース電極１２ａ、１２ｂ
およびドレイン電極１３に対して平面的に重なる領域
と、ブロック絶縁膜１４ａ、１４ｂに対してそれぞれ平
面的に重なる部分（チャネル領域）とを有している。
４（ａ）に示すように、斜め格子状にハッチングされて
いる領域に個別に形成され、ソース電極１２ａ、１２ｂ
およびドレイン電極１３に対して平面的に重なる領域
と、ブロック絶縁膜１４ａ、１４ｂに対してそれぞれ平
面的に重なる部分（チャネル領域）とを有している。
【０１０６】また、ソース電極１２ａ、１２ｂは、図１
４（ａ）に示すように、共通のソースラインＳＬから半
導体層１１Ａ、１１Ｂの長手方向（ｘ方向）に沿って櫛
歯状に突出して形成され、また、ドレイン電極１３は、
ソースラインＳＬに対向するドレインラインＤＬから半
導体層１１Ａ、１１Ｂの長手方向に沿ってソースライン
ＳＬ側に突出して形成されている。すなわち、これらの
ソース電極１２ａ、１２ｂおよびドレイン電極１３は、
それぞれ個別の半導体層１１Ａ、１１Ｂを挟んで対向す
るように相互に組み込み形成されている。
４（ａ）に示すように、共通のソースラインＳＬから半
導体層１１Ａ、１１Ｂの長手方向（ｘ方向）に沿って櫛
歯状に突出して形成され、また、ドレイン電極１３は、
ソースラインＳＬに対向するドレインラインＤＬから半
導体層１１Ａ、１１Ｂの長手方向に沿ってソースライン
ＳＬ側に突出して形成されている。すなわち、これらの
ソース電極１２ａ、１２ｂおよびドレイン電極１３は、
それぞれ個別の半導体層１１Ａ、１１Ｂを挟んで対向す
るように相互に組み込み形成されている。
【０１０７】すなわち、ダブルゲート型フォトセンサＰ
ＳＢは、半導体層１１Ａ、ソース電極１２ａ、ドレイン
電極１３、トップゲート絶縁膜１５およびトップゲート
電極ＴＧにより形成される第１の上部ＭＯＳトランジス
タと、半導体層１１Ａ、ソース電極１２ａ、ドレイン電
極１３、ボトムゲート絶縁膜１６およびボトムゲート電
極ＢＧにより形成される第１の下部ＭＯＳトランジスタ
からなる第１のダブルゲート型フォトセンサ、および、
半導体層１１Ｂ、ソース電極１２ｂ、ドレイン電極１
３、トップゲート絶縁膜１５およびトップゲート電極Ｔ
Ｇにより形成される第２の上部ＭＯＳトランジスタと、
半導体層１１Ｂ、ソース電極１２ｂ、ドレイン電極１
３、ボトムゲート絶縁膜１６およびボトムゲート電極Ｂ
Ｇにより形成される第２の下部ＭＯＳトランジスタから
なる第２のダブルゲート型フォトセンサ、から構成さ
れ、これら第１および第２のダブルゲート型フォトセン
サが絶縁性基板１９上に互いに離間してｙ方向に並列に
配置した構成となっている。
ＳＢは、半導体層１１Ａ、ソース電極１２ａ、ドレイン
電極１３、トップゲート絶縁膜１５およびトップゲート
電極ＴＧにより形成される第１の上部ＭＯＳトランジス
タと、半導体層１１Ａ、ソース電極１２ａ、ドレイン電
極１３、ボトムゲート絶縁膜１６およびボトムゲート電
極ＢＧにより形成される第１の下部ＭＯＳトランジスタ
からなる第１のダブルゲート型フォトセンサ、および、
半導体層１１Ｂ、ソース電極１２ｂ、ドレイン電極１
３、トップゲート絶縁膜１５およびトップゲート電極Ｔ
Ｇにより形成される第２の上部ＭＯＳトランジスタと、
半導体層１１Ｂ、ソース電極１２ｂ、ドレイン電極１
３、ボトムゲート絶縁膜１６およびボトムゲート電極Ｂ
Ｇにより形成される第２の下部ＭＯＳトランジスタから
なる第２のダブルゲート型フォトセンサ、から構成さ
れ、これら第１および第２のダブルゲート型フォトセン
サが絶縁性基板１９上に互いに離間してｙ方向に並列に
配置した構成となっている。
【０１０８】したがって、第１および第２のダブルゲー
ト型フォトセンサを構成するトップゲート電極ＴＧとボ
トムゲート電極ＢＧを、各々共通電極により構成し、か
つ、ソース電極１２ａ、１２ｂを共通のソースラインＳ
Ｌから突出形成した構成を有しているので、上述した実
施形態と同様に、フォトセンサ部となる半導体層を１素
子当たり２個備えたダブルゲート型フォトセンサＰＳＢ
を、上述した駆動制御方法を適用して良好に動作させる
ことができる。
ト型フォトセンサを構成するトップゲート電極ＴＧとボ
トムゲート電極ＢＧを、各々共通電極により構成し、か
つ、ソース電極１２ａ、１２ｂを共通のソースラインＳ
Ｌから突出形成した構成を有しているので、上述した実
施形態と同様に、フォトセンサ部となる半導体層を１素
子当たり２個備えたダブルゲート型フォトセンサＰＳＢ
を、上述した駆動制御方法を適用して良好に動作させる
ことができる。
【０１０９】また、本実施形態に係るダブルゲート型フ
ォトセンサＰＳＢにおいては、図１４（ａ）に示すよう
に、第１のダブルゲート型フォトセンサを構成する半導
体層１１Ａにおけるドレイン電流が流れるチャネル領域
が、隣接する二辺がチャネル長Ｌ１およびチャネル幅Ｗ
１で定義される矩形状に設定され、また、第２のダブル
ゲート型フォトセンサを構成する半導体層１１Ｂにおけ
るドレイン電流が流れるチャネル領域が、隣接する二辺
がチャネル長Ｌ２およびチャネル幅Ｗ１で定義される矩
形状に設定されている。さらに、ソース電極１２ａ、１
２ｂおよびドレイン電極１３が、励起光に対して遮光性
を示す材質により構成されている。
ォトセンサＰＳＢにおいては、図１４（ａ）に示すよう
に、第１のダブルゲート型フォトセンサを構成する半導
体層１１Ａにおけるドレイン電流が流れるチャネル領域
が、隣接する二辺がチャネル長Ｌ１およびチャネル幅Ｗ
１で定義される矩形状に設定され、また、第２のダブル
ゲート型フォトセンサを構成する半導体層１１Ｂにおけ
るドレイン電流が流れるチャネル領域が、隣接する二辺
がチャネル長Ｌ２およびチャネル幅Ｗ１で定義される矩
形状に設定されている。さらに、ソース電極１２ａ、１
２ｂおよびドレイン電極１３が、励起光に対して遮光性
を示す材質により構成されている。
【０１１０】このようなダブルゲート型フォトセンサＰ
ＳＢにおいては、上述した実施形態に係るダブルゲート
型フォトセンサＰＳＡの場合と同様に、図５に示したよ
うに、上記第１のダブルゲート型フォトセンサにおける
キャリア発生領域（入射有効領域）Ｉp１は、短辺の長
さがＫ１、長辺の長さがＷ１の略長方形状の領域に設定
され、また、第２のダブルゲート型フォトセンサおける
キャリア発生領域（入射有効領域）Ｉp２は、短辺の長
さがＫ２、長辺の長さがＷ１の略長方形状の領域に設定
される。
ＳＢにおいては、上述した実施形態に係るダブルゲート
型フォトセンサＰＳＡの場合と同様に、図５に示したよ
うに、上記第１のダブルゲート型フォトセンサにおける
キャリア発生領域（入射有効領域）Ｉp１は、短辺の長
さがＫ１、長辺の長さがＷ１の略長方形状の領域に設定
され、また、第２のダブルゲート型フォトセンサおける
キャリア発生領域（入射有効領域）Ｉp２は、短辺の長
さがＫ２、長辺の長さがＷ１の略長方形状の領域に設定
される。
【０１１１】したがって、半導体層１１Ａに設けられる
チャネル領域の（チャネル幅Ｗ１）／（チャネル長Ｌ
１）比と、半導体層１１Ｂに設けられるチャネル領域１
１ｂの（チャネル幅Ｗ１）／（チャネル長Ｌ２）比との
和を大きく設計することができるので、ダブルゲート型
フォトセンサＰＳＢのドレイン電流値Ｉdsを増大して、
トランジスタ特性を向上させることができるとともに、
図６に示したように、励起光の検知可能領域Ｅpt１を、
より正方化して受光感度の分布範囲のバランスを均一化
することができる。
チャネル領域の（チャネル幅Ｗ１）／（チャネル長Ｌ
１）比と、半導体層１１Ｂに設けられるチャネル領域１
１ｂの（チャネル幅Ｗ１）／（チャネル長Ｌ２）比との
和を大きく設計することができるので、ダブルゲート型
フォトセンサＰＳＢのドレイン電流値Ｉdsを増大して、
トランジスタ特性を向上させることができるとともに、
図６に示したように、励起光の検知可能領域Ｅpt１を、
より正方化して受光感度の分布範囲のバランスを均一化
することができる。
【０１１２】＜第３の実施形態＞図１５は、本発明に係
るフォトセンサアレイに適用されるダブルゲート型フォ
トセンサのさらに他の構成例を示す概略構成図であり、
図１６は、本実施形態に係るダブルゲート型フォトセン
サにおけるキャリア発生領域（励起光の入射有効領域）
を示す概略図であり、図１７は、本実施形態に係るダブ
ルゲート型フォトセンサにおける励起光の入射有効領域
と検知可能領域の広がりの関係を示す概略図である。こ
こで、図１５においては、本実施形態に係るダブルゲー
ト型フォトセンサにおける半導体層の平面構成を示し、
便宜的に半導体層１１Ｃ、１１Ｄをハッチングで示す。
また、図１７に示した光の検知可能領域Ｅp11、Ｅp12、
Ｅp2 1、Ｅp22は、入射有効領域Ｉp11、Ｉp12、Ｉp21、
Ｉp22を中心として、所定の受光感度（トランジスタ特
性）が得られる領域を模式的に示したものであって、受
光感度の分布範囲を厳密に示すものではない。
るフォトセンサアレイに適用されるダブルゲート型フォ
トセンサのさらに他の構成例を示す概略構成図であり、
図１６は、本実施形態に係るダブルゲート型フォトセン
サにおけるキャリア発生領域（励起光の入射有効領域）
を示す概略図であり、図１７は、本実施形態に係るダブ
ルゲート型フォトセンサにおける励起光の入射有効領域
と検知可能領域の広がりの関係を示す概略図である。こ
こで、図１５においては、本実施形態に係るダブルゲー
ト型フォトセンサにおける半導体層の平面構成を示し、
便宜的に半導体層１１Ｃ、１１Ｄをハッチングで示す。
また、図１７に示した光の検知可能領域Ｅp11、Ｅp12、
Ｅp2 1、Ｅp22は、入射有効領域Ｉp11、Ｉp12、Ｉp21、
Ｉp22を中心として、所定の受光感度（トランジスタ特
性）が得られる領域を模式的に示したものであって、受
光感度の分布範囲を厳密に示すものではない。
【０１１３】上述した実施形態に示したダブルゲート型
フォトセンサＰＳＢにおいては、１つの半導体層１１
Ａ、１１Ｂを備え、それぞれの半導体層１１Ａ、１１Ｂ
に１つのキャリア発生領域と、１つのチャネル領域が設
けられた構成を示したが、本実施形態においては、図１
５に示すように、ダブルゲート型フォトセンサＰＳＣ
が、１素子当たりにフォトセンサ部となる２つ（複数）
の半導体層１１Ｃ、１１Ｄを備え、それぞれの半導体層
１１Ｃ、１１Ｄに２つ（複数）のキャリア発生領域と、
２つ（複数）のチャネル領域を設けた構成を有してい
る。ここで、２つ（複数）の半導体層１１Ｃ、１１Ｄ
は、チャネル領域のチャネル幅方向（ｘ方向）に並列に
個別配置されている。なお、実施形態に係るダブルゲー
ト型フォトセンサＰＳＢは、図１（ｂ）に示した構成と
略同等の断面構成を有している。
フォトセンサＰＳＢにおいては、１つの半導体層１１
Ａ、１１Ｂを備え、それぞれの半導体層１１Ａ、１１Ｂ
に１つのキャリア発生領域と、１つのチャネル領域が設
けられた構成を示したが、本実施形態においては、図１
５に示すように、ダブルゲート型フォトセンサＰＳＣ
が、１素子当たりにフォトセンサ部となる２つ（複数）
の半導体層１１Ｃ、１１Ｄを備え、それぞれの半導体層
１１Ｃ、１１Ｄに２つ（複数）のキャリア発生領域と、
２つ（複数）のチャネル領域を設けた構成を有してい
る。ここで、２つ（複数）の半導体層１１Ｃ、１１Ｄ
は、チャネル領域のチャネル幅方向（ｘ方向）に並列に
個別配置されている。なお、実施形態に係るダブルゲー
ト型フォトセンサＰＳＢは、図１（ｂ）に示した構成と
略同等の断面構成を有している。
【０１１４】そして、本実施形態に係るダブルゲート型
フォトセンサＰＳＣにおいては、半導体層１１Ｃのチャ
ネル領域が、隣接する二辺がチャネル長Ｌ１およびチャ
ネル幅Ｗ２で定義される矩形状の領域（以下、便宜的
に、「チャネル領域Ｌ１×Ｗ２」と記す）と、隣接する
二辺がチャネル長Ｌ２およびチャネル幅Ｗ２で定義され
る矩形状の領域（以下、便宜的に、「チャネル領域Ｌ２
×Ｗ２」と記す）と、に設定され、半導体層１１Ｄのチ
ャネル領域が、隣接する二辺がチャネル長Ｌ１およびチ
ャネル幅Ｗ３で定義される矩形状の領域（以下、便宜的
に、「チャネル領域Ｌ１×Ｗ３」と記す）と、隣接する
二辺がチャネル長Ｌ２およびチャネル幅Ｗ３で定義され
る矩形状の領域（以下、便宜的に、「チャネル領域Ｌ２
×Ｗ３」と記す）と、に設定されている。
フォトセンサＰＳＣにおいては、半導体層１１Ｃのチャ
ネル領域が、隣接する二辺がチャネル長Ｌ１およびチャ
ネル幅Ｗ２で定義される矩形状の領域（以下、便宜的
に、「チャネル領域Ｌ１×Ｗ２」と記す）と、隣接する
二辺がチャネル長Ｌ２およびチャネル幅Ｗ２で定義され
る矩形状の領域（以下、便宜的に、「チャネル領域Ｌ２
×Ｗ２」と記す）と、に設定され、半導体層１１Ｄのチ
ャネル領域が、隣接する二辺がチャネル長Ｌ１およびチ
ャネル幅Ｗ３で定義される矩形状の領域（以下、便宜的
に、「チャネル領域Ｌ１×Ｗ３」と記す）と、隣接する
二辺がチャネル長Ｌ２およびチャネル幅Ｗ３で定義され
る矩形状の領域（以下、便宜的に、「チャネル領域Ｌ２
×Ｗ３」と記す）と、に設定されている。
【０１１５】すなわち、本実施形態に係るダブルゲート
型フォトセンサＰＳＣは、半導体層１１Ｃのチャネル領
域Ｌ１×Ｗ２を中心にして、ソース電極１２ａ、ドレイ
ン電極１３、トップゲート電極ＴＧおよびボトムゲート
電極ＢＧにより形成される第１のダブルゲート型フォト
センサと、半導体層１１Ｃのチャネル領域Ｌ２×Ｗ２を
中心にして、ソース電極１２ｂ、ドレイン電極１３、ト
ップゲート電極ＴＧおよびボトムゲート電極ＢＧにより
形成される第２のダブルゲート型フォトセンサと、半導
体層１１Ｄのチャネル領域Ｌ１×Ｗ３を中心にして、ソ
ース電極１２ａ、ドレイン電極１３、トップゲート電極
ＴＧおよびボトムゲート電極ＢＧにより形成される第３
のダブルゲート型フォトセンサと、半導体層１１Ｄのチ
ャネル領域Ｌ２×Ｗ３を中心にして、ソース電極１２
ｂ、ドレイン電極１３、トップゲート電極ＴＧおよびボ
トムゲート電極ＢＧにより形成される第４のダブルゲー
ト型フォトセンサから構成され、これら第１乃至第４の
ダブルゲート型フォトセンサが絶縁性基板１９上にマト
リクス状に配置された構成を有している。
型フォトセンサＰＳＣは、半導体層１１Ｃのチャネル領
域Ｌ１×Ｗ２を中心にして、ソース電極１２ａ、ドレイ
ン電極１３、トップゲート電極ＴＧおよびボトムゲート
電極ＢＧにより形成される第１のダブルゲート型フォト
センサと、半導体層１１Ｃのチャネル領域Ｌ２×Ｗ２を
中心にして、ソース電極１２ｂ、ドレイン電極１３、ト
ップゲート電極ＴＧおよびボトムゲート電極ＢＧにより
形成される第２のダブルゲート型フォトセンサと、半導
体層１１Ｄのチャネル領域Ｌ１×Ｗ３を中心にして、ソ
ース電極１２ａ、ドレイン電極１３、トップゲート電極
ＴＧおよびボトムゲート電極ＢＧにより形成される第３
のダブルゲート型フォトセンサと、半導体層１１Ｄのチ
ャネル領域Ｌ２×Ｗ３を中心にして、ソース電極１２
ｂ、ドレイン電極１３、トップゲート電極ＴＧおよびボ
トムゲート電極ＢＧにより形成される第４のダブルゲー
ト型フォトセンサから構成され、これら第１乃至第４の
ダブルゲート型フォトセンサが絶縁性基板１９上にマト
リクス状に配置された構成を有している。
【０１１６】したがって、第１乃至第４のダブルゲート
型フォトセンサを構成するトップゲート電極ＴＧとボト
ムゲート電極ＢＧを、各々共通電極により構成し、か
つ、ソース電極１２ａ、１２ｂを共通のソースラインＳ
Ｌから突出形成した構成を有しているので、上述した実
施形態と同様に、フォトセンサ部となる半導体層を１素
子当たり４個備えたダブルゲート型フォトセンサＰＳＣ
を、上述した駆動制御方法を適用して良好に動作させる
ことができる。
型フォトセンサを構成するトップゲート電極ＴＧとボト
ムゲート電極ＢＧを、各々共通電極により構成し、か
つ、ソース電極１２ａ、１２ｂを共通のソースラインＳ
Ｌから突出形成した構成を有しているので、上述した実
施形態と同様に、フォトセンサ部となる半導体層を１素
子当たり４個備えたダブルゲート型フォトセンサＰＳＣ
を、上述した駆動制御方法を適用して良好に動作させる
ことができる。
【０１１７】ここで、１つのダブルゲート型フォトセン
サＰＳＣに流れるドレイン電流Ｉdsは、次式で表され
る。 Ｉds ∝ （Ｗ２／Ｌ１＋Ｗ２／Ｌ２＋Ｗ３／Ｌ１＋Ｗ３／Ｌ２） （４） このように、ダブルゲート型フォトセンサＰＳＣのドレ
イン電流値Ｉdsは、半導体層１１Ｃ、１１Ｄに設定され
るチャネル領域の（チャネル幅）／（チャネル長）比の
総和に依存しているので、チャネル領域を値（Ｗ２／Ｌ
１＋Ｗ２／Ｌ２＋Ｗ３／Ｌ１＋Ｗ３／Ｌ２）が大きくな
るように適切な形状に設計することにより、ダブルゲー
ト型フォトセンサＰＳＣのドレイン電流Ｉdsを増大して
トランジスタ特性を向上させることができる。
サＰＳＣに流れるドレイン電流Ｉdsは、次式で表され
る。 Ｉds ∝ （Ｗ２／Ｌ１＋Ｗ２／Ｌ２＋Ｗ３／Ｌ１＋Ｗ３／Ｌ２） （４） このように、ダブルゲート型フォトセンサＰＳＣのドレ
イン電流値Ｉdsは、半導体層１１Ｃ、１１Ｄに設定され
るチャネル領域の（チャネル幅）／（チャネル長）比の
総和に依存しているので、チャネル領域を値（Ｗ２／Ｌ
１＋Ｗ２／Ｌ２＋Ｗ３／Ｌ１＋Ｗ３／Ｌ２）が大きくな
るように適切な形状に設計することにより、ダブルゲー
ト型フォトセンサＰＳＣのドレイン電流Ｉdsを増大して
トランジスタ特性を向上させることができる。
【０１１８】一方、本実施形態に係るダブルゲート型フ
ォトセンサＰＳＣにおいて、チャネル領域のドレイン電
流Ｉdsに影響を及ぼすような正孔を発生させるキャリア
発生領域は、図１６に示すように、隣接する二辺がソー
ス、ドレイン電極１２ａ、１３間の距離Ｋ１およびチャ
ネル幅Ｗ２で定義される矩形状の領域（入射有効領域）
Ｉp11と、隣接する二辺がソース、ドレイン電極間１
３、１２ｂの距離Ｋ２およびチャネル幅Ｗ２で定義され
る矩形状の領域（入射有効領域）Ｉp12と、隣接する二
辺がソース、ドレイン電極１２ａ、１３間の距離Ｋ１お
よびチャネル幅Ｗ３で定義される矩形状の領域（入射有
効領域）Ｉp21と、隣接する二辺がソース、ドレイン電
極１３、１２ｂ間の距離Ｋ２およびチャネル幅Ｗ３で定
義される矩形状の領域（入射有効領域）Ｉp22に設定さ
れる。
ォトセンサＰＳＣにおいて、チャネル領域のドレイン電
流Ｉdsに影響を及ぼすような正孔を発生させるキャリア
発生領域は、図１６に示すように、隣接する二辺がソー
ス、ドレイン電極１２ａ、１３間の距離Ｋ１およびチャ
ネル幅Ｗ２で定義される矩形状の領域（入射有効領域）
Ｉp11と、隣接する二辺がソース、ドレイン電極間１
３、１２ｂの距離Ｋ２およびチャネル幅Ｗ２で定義され
る矩形状の領域（入射有効領域）Ｉp12と、隣接する二
辺がソース、ドレイン電極１２ａ、１３間の距離Ｋ１お
よびチャネル幅Ｗ３で定義される矩形状の領域（入射有
効領域）Ｉp21と、隣接する二辺がソース、ドレイン電
極１３、１２ｂ間の距離Ｋ２およびチャネル幅Ｗ３で定
義される矩形状の領域（入射有効領域）Ｉp22に設定さ
れる。
【０１１９】このような４つの入射有効領域Ｉp11〜Ｉp
22により設定される検知可能領域は、上記入射有効領域
Ｉp11〜Ｉp22が、互いにチャネル長方向（ｙ方向）およ
びチャネル幅方向（ｘ方向）に離間してマトリクス状に
配置されているため、図１７に示すように、各入射有効
領域Ｉp11〜Ｉp22における検知可能領域Ｅp11〜Ｅp22を
合成した領域Ｅpt2となり、より正方形に近い形状に設
定される。したがって、本実施形態に係るダブルゲート
型フォトセンサＰＳＣにおける検知可能領域Ｅpt2は、
図３０に示した従来構造のダブルゲート型フォトセンサ
ＰＳの検知可能領域Ｅp０に比較して、光の受光感度の
バランスがより均一になり、画像情報の歪みが抑制され
るので、良好な２次元画像の読み取り動作を実現するこ
とができる。なお、本実施形態におけるダブルゲート型
フォトセンサＰＳＣは、上述したダブルゲート型フォト
センサＰＳＡ、ＰＳＢと同じ駆動方法によりフォトセン
ス機能を実現することができる。
22により設定される検知可能領域は、上記入射有効領域
Ｉp11〜Ｉp22が、互いにチャネル長方向（ｙ方向）およ
びチャネル幅方向（ｘ方向）に離間してマトリクス状に
配置されているため、図１７に示すように、各入射有効
領域Ｉp11〜Ｉp22における検知可能領域Ｅp11〜Ｅp22を
合成した領域Ｅpt2となり、より正方形に近い形状に設
定される。したがって、本実施形態に係るダブルゲート
型フォトセンサＰＳＣにおける検知可能領域Ｅpt2は、
図３０に示した従来構造のダブルゲート型フォトセンサ
ＰＳの検知可能領域Ｅp０に比較して、光の受光感度の
バランスがより均一になり、画像情報の歪みが抑制され
るので、良好な２次元画像の読み取り動作を実現するこ
とができる。なお、本実施形態におけるダブルゲート型
フォトセンサＰＳＣは、上述したダブルゲート型フォト
センサＰＳＡ、ＰＳＢと同じ駆動方法によりフォトセン
ス機能を実現することができる。
【０１２０】＜第４の実施形態＞図１８は、本発明に係
るフォトセンサアレイに適用されるダブルゲート型フォ
トセンサのさらに他の構成例を示す概略構成図である。
ここで、図１８においては、本実施形態に係るダブルゲ
ート型フォトセンサにおける半導体層の平面構成を示
し、便宜的に半導体層１１Ｅ〜１１Ｈをハッチングで示
す。なお、上述した実施形態と同等の構成については、
同一の符号を付して、その説明を省略する。
るフォトセンサアレイに適用されるダブルゲート型フォ
トセンサのさらに他の構成例を示す概略構成図である。
ここで、図１８においては、本実施形態に係るダブルゲ
ート型フォトセンサにおける半導体層の平面構成を示
し、便宜的に半導体層１１Ｅ〜１１Ｈをハッチングで示
す。なお、上述した実施形態と同等の構成については、
同一の符号を付して、その説明を省略する。
【０１２１】本実施形態に係るダブルゲート型フォトセ
ンサＰＳＤは、図１８に示すように、１素子当たりにフ
ォトセンサ部となる４つ（複数）の半導体層１１Ｅ、１
１Ｆ、１１Ｇ、１１Ｈを備え、それぞれの半導体層１１
Ｅ、１１Ｆ、１１Ｇ、１１Ｈに１つ（単一）のキャリア
発生領域と、１つ（単一）のチャネル領域を設けた構成
を有している。ここで、４つ（複数）の半導体層１１
Ｃ、１１Ｄは、チャネル領域のチャネル長方向（ｙ方
向）およびチャネル幅方向（ｘ方向）に離間してマトリ
クス状に個別配置されている。なお、実施形態に係るダ
ブルゲート型フォトセンサＰＳＤは、図１４（ｂ）に示
した構成と略同等の断面構成を有している。
ンサＰＳＤは、図１８に示すように、１素子当たりにフ
ォトセンサ部となる４つ（複数）の半導体層１１Ｅ、１
１Ｆ、１１Ｇ、１１Ｈを備え、それぞれの半導体層１１
Ｅ、１１Ｆ、１１Ｇ、１１Ｈに１つ（単一）のキャリア
発生領域と、１つ（単一）のチャネル領域を設けた構成
を有している。ここで、４つ（複数）の半導体層１１
Ｃ、１１Ｄは、チャネル領域のチャネル長方向（ｙ方
向）およびチャネル幅方向（ｘ方向）に離間してマトリ
クス状に個別配置されている。なお、実施形態に係るダ
ブルゲート型フォトセンサＰＳＤは、図１４（ｂ）に示
した構成と略同等の断面構成を有している。
【０１２２】そして、本実施形態に係るダブルゲート型
フォトセンサＰＳＤにおいては、半導体層１１Ｅのチャ
ネル領域が、隣接する二辺がチャネル長Ｌ１およびチャ
ネル幅Ｗ２で定義される矩形状の領域に設定され、半導
体層１１Ｆのチャネル領域が、隣接する二辺がチャネル
長Ｌ２およびチャネル幅Ｗ２で定義される矩形状の領域
に設定され、半導体層１１Ｇのチャネル領域が、隣接す
る二辺がチャネル長Ｌ１およびチャネル幅Ｗ３で定義さ
れる矩形状の領域に設定され、半導体層１１Ｈのチャネ
ル領域が、隣接する二辺がチャネル長Ｌ２およびチャネ
ル幅Ｗ３で定義される矩形状の領域に設定されている。
フォトセンサＰＳＤにおいては、半導体層１１Ｅのチャ
ネル領域が、隣接する二辺がチャネル長Ｌ１およびチャ
ネル幅Ｗ２で定義される矩形状の領域に設定され、半導
体層１１Ｆのチャネル領域が、隣接する二辺がチャネル
長Ｌ２およびチャネル幅Ｗ２で定義される矩形状の領域
に設定され、半導体層１１Ｇのチャネル領域が、隣接す
る二辺がチャネル長Ｌ１およびチャネル幅Ｗ３で定義さ
れる矩形状の領域に設定され、半導体層１１Ｈのチャネ
ル領域が、隣接する二辺がチャネル長Ｌ２およびチャネ
ル幅Ｗ３で定義される矩形状の領域に設定されている。
【０１２３】すなわち、本実施形態に係るダブルゲート
型フォトセンサＰＳＤは、上述したダブルゲート型フォ
トセンサＰＳＣと同様に、半導体層１１Ｅを中心にし
て、ソース電極１２ａ、ドレイン電極１３、トップゲー
ト電極ＴＧおよびボトムゲート電極ＢＧにより形成され
る第１のダブルゲート型フォトセンサと、半導体層１１
Ｆを中心にして、ソース電極１２ｂ、ドレイン電極１
３、トップゲート電極ＴＧおよびボトムゲート電極ＢＧ
により形成される第２のダブルゲート型フォトセンサ
と、半導体層１１Ｇを中心にして、ソース電極１２ａ、
ドレイン電極１３、トップゲート電極ＴＧおよびボトム
ゲート電極ＢＧにより形成される第３のダブルゲート型
フォトセンサと、半導体層１１Ｈを中心にして、ソース
電極１２ｂ、ドレイン電極１３、トップゲート電極ＴＧ
およびボトムゲート電極ＢＧにより形成される第４のダ
ブルゲート型フォトセンサから構成され、これら第１乃
至第４のダブルゲート型フォトセンサが絶縁性基板１９
上にマトリクス状に配置された構成を有している。した
がって、上述した実施形態と同様に、フォトセンサ部と
なる半導体層を１素子当たり４個備えたダブルゲート型
フォトセンサＰＳＤを、上述した駆動制御方法を適用し
て良好に動作させることができる。
型フォトセンサＰＳＤは、上述したダブルゲート型フォ
トセンサＰＳＣと同様に、半導体層１１Ｅを中心にし
て、ソース電極１２ａ、ドレイン電極１３、トップゲー
ト電極ＴＧおよびボトムゲート電極ＢＧにより形成され
る第１のダブルゲート型フォトセンサと、半導体層１１
Ｆを中心にして、ソース電極１２ｂ、ドレイン電極１
３、トップゲート電極ＴＧおよびボトムゲート電極ＢＧ
により形成される第２のダブルゲート型フォトセンサ
と、半導体層１１Ｇを中心にして、ソース電極１２ａ、
ドレイン電極１３、トップゲート電極ＴＧおよびボトム
ゲート電極ＢＧにより形成される第３のダブルゲート型
フォトセンサと、半導体層１１Ｈを中心にして、ソース
電極１２ｂ、ドレイン電極１３、トップゲート電極ＴＧ
およびボトムゲート電極ＢＧにより形成される第４のダ
ブルゲート型フォトセンサから構成され、これら第１乃
至第４のダブルゲート型フォトセンサが絶縁性基板１９
上にマトリクス状に配置された構成を有している。した
がって、上述した実施形態と同様に、フォトセンサ部と
なる半導体層を１素子当たり４個備えたダブルゲート型
フォトセンサＰＳＤを、上述した駆動制御方法を適用し
て良好に動作させることができる。
【０１２４】また、このようなダブルゲート型フォトセ
ンサＰＳＤにおけるキャリア発生領域（入射有効領域）
は、上述した図１６に示したものと同様に、ドレイン電
極１２ａ、１３間の距離Ｋ１、Ｋ２およびチャネル幅Ｗ
２、Ｗ３で定義される矩形状の４つの領域（入射有効領
域）Ｉp11〜Ｉp22に設定され、また、検知可能領域は、
図１７に示したものと同様に、検知可能領域Ｅp11〜Ｅp
22を合成した領域Ｅpt 2に設定される。
ンサＰＳＤにおけるキャリア発生領域（入射有効領域）
は、上述した図１６に示したものと同様に、ドレイン電
極１２ａ、１３間の距離Ｋ１、Ｋ２およびチャネル幅Ｗ
２、Ｗ３で定義される矩形状の４つの領域（入射有効領
域）Ｉp11〜Ｉp22に設定され、また、検知可能領域は、
図１７に示したものと同様に、検知可能領域Ｅp11〜Ｅp
22を合成した領域Ｅpt 2に設定される。
【０１２５】したがって、本実施形態に係るダブルゲー
ト型フォトセンサＰＳＤによれば、半導体層１１Ｅ〜１
１Ｈに設定されるチャネル領域の（チャネル幅）／（チ
ャネル長）比の総和が大きくなるように、チャネル領域
を適切な形状に設計することができるので、ドレイン電
流Ｉdsを増大してトランジスタ特性を向上させることが
できるとともに、検知可能領域がより正方形に近い形状
に設定されるので、光の受光感度のバランスがより均一
になり、画像情報の歪みが抑制され、良好な２次元画像
の読み取り動作を実現することができる。
ト型フォトセンサＰＳＤによれば、半導体層１１Ｅ〜１
１Ｈに設定されるチャネル領域の（チャネル幅）／（チ
ャネル長）比の総和が大きくなるように、チャネル領域
を適切な形状に設計することができるので、ドレイン電
流Ｉdsを増大してトランジスタ特性を向上させることが
できるとともに、検知可能領域がより正方形に近い形状
に設定されるので、光の受光感度のバランスがより均一
になり、画像情報の歪みが抑制され、良好な２次元画像
の読み取り動作を実現することができる。
【０１２６】＜第５の実施形態＞図１９、図２０は、本
発明に係るフォトセンサアレイに適用されるダブルゲー
ト型フォトセンサのさらに他の構成例を示す概略構成図
であり、図１９は、本実施形態に係るダブルゲート型フ
ォトセンサにおける半導体層の平面構成図であり、図２
０は、本実施形態に係るダブルゲート型フォトセンサの
概略断面図である。なお、図１９においては、便宜的に
半導体層１１Ｊをハッチングで示す。また、図２１は、
本実施形態に係るダブルゲート型フォトセンサにおける
チャネル領域とキャリア発生領域の関係を示す概略図で
あり、図２２は、本実施形態に係るダブルゲート型フォ
トセンサにおける励起光の入射有効領域と検知可能領域
の広がりの関係を示す概略図である。ここで、上述した
実施形態と同等の構成については、同一の符号を付し
て、その説明を簡略化する。
発明に係るフォトセンサアレイに適用されるダブルゲー
ト型フォトセンサのさらに他の構成例を示す概略構成図
であり、図１９は、本実施形態に係るダブルゲート型フ
ォトセンサにおける半導体層の平面構成図であり、図２
０は、本実施形態に係るダブルゲート型フォトセンサの
概略断面図である。なお、図１９においては、便宜的に
半導体層１１Ｊをハッチングで示す。また、図２１は、
本実施形態に係るダブルゲート型フォトセンサにおける
チャネル領域とキャリア発生領域の関係を示す概略図で
あり、図２２は、本実施形態に係るダブルゲート型フォ
トセンサにおける励起光の入射有効領域と検知可能領域
の広がりの関係を示す概略図である。ここで、上述した
実施形態と同等の構成については、同一の符号を付し
て、その説明を簡略化する。
【０１２７】上述した実施形態に示したダブルゲート型
フォトセンサＰＳＡ〜ＰＳＤにおいては、半導体層に設
けられるチャネル領域（または、キャリア発生領域）
を、チャネル長方向に２つ設けた構成を示したが、本実
施形態においては、ダブルゲート型フォトセンサＰＳＥ
が、１素子当たりにフォトセンサ部となる１つ（単一
の）の半導体層を備え、１つの半導体層に３つのキャリ
ア発生領域と３つのチャネル領域を個別に設けた構成を
有している。なお、以下に示す実施形態におけるダブル
ゲート型フォトセンサＰＳＢは、上述したダブルゲート
型フォトセンサＰＳＡと同じ駆動方法によりフォトセン
ス機能を実現することができ、同等の作用効果を得るこ
とができる。
フォトセンサＰＳＡ〜ＰＳＤにおいては、半導体層に設
けられるチャネル領域（または、キャリア発生領域）
を、チャネル長方向に２つ設けた構成を示したが、本実
施形態においては、ダブルゲート型フォトセンサＰＳＥ
が、１素子当たりにフォトセンサ部となる１つ（単一
の）の半導体層を備え、１つの半導体層に３つのキャリ
ア発生領域と３つのチャネル領域を個別に設けた構成を
有している。なお、以下に示す実施形態におけるダブル
ゲート型フォトセンサＰＳＢは、上述したダブルゲート
型フォトセンサＰＳＡと同じ駆動方法によりフォトセン
ス機能を実現することができ、同等の作用効果を得るこ
とができる。
【０１２８】図１９、図２０に示すように、本実施形態
に係るダブルゲート型フォトセンサＰＳＥは、可視光に
対して遮光性を示す絶縁性基板１９上に形成された単一
のボトムゲート電極ＢＧと、ボトムゲート電極ＢＧ上お
よび絶縁性基板１９上に設けられたボトムゲート絶縁膜
１６と、ボトムゲート電極ＢＧに対向して設けられ、可
視光が入射されると電子−正孔対を発生するアモルファ
スシリコン等からなる単一の半導体層１１Ｊと、半導体
層１１Ｊ上に互いに離間して並列に配置されたブロック
絶縁膜１４ｃ、１４ｄ、１４ｅと、半導体層１１Ｊの一
方（図２０の左方側）の端部上に設けられ、かつ、ブロ
ック絶縁膜１４ｃのチャネル長方向の一方（図２０の左
方側）の端部上に延在するように設けられたｎ＋シリコ
ン層１７ｃと、ブロック絶縁膜１４ｃおよびブロック絶
縁膜１４ｄ間の半導体層１１Ｊ上に設けられ、かつ、ブ
ロック絶縁膜１４ｃのチャネル長方向の他方（図２０の
右方側）の端部上およびブロック絶縁膜１４ｄのチャネ
ル長方向の一方（図２０の左方側）の端部上に延在する
ように設けられたｎ＋シリコン層１８ｃと、ブロック絶
縁膜１４ｄおよびブロック絶縁膜１４ｅ間の半導体層１
１Ｊ上に設けられ、かつ、ブロック絶縁膜１４ｄのチャ
ネル長方向の他方（図２０の右方側）の端部上およびブ
ロック絶縁膜１４ｅのチャネル長方向の一方（図２０の
左方側）の端部上に延在するように設けられたｎ＋シリ
コン層１７ｄと、半導体層１１Ｊの他方（図２０の右方
側）の端部上に設けられ、かつ、ブロック絶縁膜１４ｅ
のチャネル長方向の他方（図２０の右方側）の端部上に
延在するように設けられたｎ＋シリコン層１８ｄと、ｎ
＋シリコン層１７ｃ、１７ｄ上にそれぞれ設けられたソ
ース電極１２ｃ、１２ｄと、ｎ＋シリコン層１８ｃ、１
８ｄ上にそれぞれ設けられたドレイン電極１３ａ、１３
ｂと、ボトムゲート絶縁膜１６上、ブロック絶縁膜１４
ｃ、１４ｄ、１４ｅ上、ソース電極１２ｃ、１２ｄ上お
よびドレイン電極１３ａ、１３ｂ上の全域を覆うように
形成されたトップゲート絶縁膜１５と、半導体層１１Ｊ
に対向するトップゲート絶縁膜１５上に設けられた単一
のトップゲート電極ＴＧと、トップゲート絶縁膜１５上
およびトップゲート電極ＴＧ上の全域を覆うように設け
られた保護絶縁膜２０と、から構成されている。
に係るダブルゲート型フォトセンサＰＳＥは、可視光に
対して遮光性を示す絶縁性基板１９上に形成された単一
のボトムゲート電極ＢＧと、ボトムゲート電極ＢＧ上お
よび絶縁性基板１９上に設けられたボトムゲート絶縁膜
１６と、ボトムゲート電極ＢＧに対向して設けられ、可
視光が入射されると電子−正孔対を発生するアモルファ
スシリコン等からなる単一の半導体層１１Ｊと、半導体
層１１Ｊ上に互いに離間して並列に配置されたブロック
絶縁膜１４ｃ、１４ｄ、１４ｅと、半導体層１１Ｊの一
方（図２０の左方側）の端部上に設けられ、かつ、ブロ
ック絶縁膜１４ｃのチャネル長方向の一方（図２０の左
方側）の端部上に延在するように設けられたｎ＋シリコ
ン層１７ｃと、ブロック絶縁膜１４ｃおよびブロック絶
縁膜１４ｄ間の半導体層１１Ｊ上に設けられ、かつ、ブ
ロック絶縁膜１４ｃのチャネル長方向の他方（図２０の
右方側）の端部上およびブロック絶縁膜１４ｄのチャネ
ル長方向の一方（図２０の左方側）の端部上に延在する
ように設けられたｎ＋シリコン層１８ｃと、ブロック絶
縁膜１４ｄおよびブロック絶縁膜１４ｅ間の半導体層１
１Ｊ上に設けられ、かつ、ブロック絶縁膜１４ｄのチャ
ネル長方向の他方（図２０の右方側）の端部上およびブ
ロック絶縁膜１４ｅのチャネル長方向の一方（図２０の
左方側）の端部上に延在するように設けられたｎ＋シリ
コン層１７ｄと、半導体層１１Ｊの他方（図２０の右方
側）の端部上に設けられ、かつ、ブロック絶縁膜１４ｅ
のチャネル長方向の他方（図２０の右方側）の端部上に
延在するように設けられたｎ＋シリコン層１８ｄと、ｎ
＋シリコン層１７ｃ、１７ｄ上にそれぞれ設けられたソ
ース電極１２ｃ、１２ｄと、ｎ＋シリコン層１８ｃ、１
８ｄ上にそれぞれ設けられたドレイン電極１３ａ、１３
ｂと、ボトムゲート絶縁膜１６上、ブロック絶縁膜１４
ｃ、１４ｄ、１４ｅ上、ソース電極１２ｃ、１２ｄ上お
よびドレイン電極１３ａ、１３ｂ上の全域を覆うように
形成されたトップゲート絶縁膜１５と、半導体層１１Ｊ
に対向するトップゲート絶縁膜１５上に設けられた単一
のトップゲート電極ＴＧと、トップゲート絶縁膜１５上
およびトップゲート電極ＴＧ上の全域を覆うように設け
られた保護絶縁膜２０と、から構成されている。
【０１２９】なお、ダブルゲート型フォトセンサＰＳＥ
において、各絶縁膜や電極の材質およびその他の構成、
特性等については、上述した各実施形態に示した構成と
同等であるので、その説明を省略する。
において、各絶縁膜や電極の材質およびその他の構成、
特性等については、上述した各実施形態に示した構成と
同等であるので、その説明を省略する。
【０１３０】そして、本実施形態に係るダブルゲート型
フォトセンサＰＳＥにおいては、半導体層１１Ｊの第１
のチャネル領域が、隣接する二辺がチャネル長Ｌ３およ
びチャネル幅Ｗ１で定義される矩形状の領域に設定さ
れ、半導体層１１Ｊの第２のチャネル領域が、隣接する
二辺がチャネル長Ｌ４およびチャネル幅Ｗ１で定義され
る矩形状の領域に設定され、半導体層１１Ｊの第３のチ
ャネル領域が、隣接する二辺がチャネル長Ｌ５およびチ
ャネル幅Ｗ１で定義される矩形状の領域に設定されてい
る。
フォトセンサＰＳＥにおいては、半導体層１１Ｊの第１
のチャネル領域が、隣接する二辺がチャネル長Ｌ３およ
びチャネル幅Ｗ１で定義される矩形状の領域に設定さ
れ、半導体層１１Ｊの第２のチャネル領域が、隣接する
二辺がチャネル長Ｌ４およびチャネル幅Ｗ１で定義され
る矩形状の領域に設定され、半導体層１１Ｊの第３のチ
ャネル領域が、隣接する二辺がチャネル長Ｌ５およびチ
ャネル幅Ｗ１で定義される矩形状の領域に設定されてい
る。
【０１３１】すなわち、本実施形態に係るダブルゲート
型フォトセンサＰＳＥは、半導体層１１Ｊの第１のチャ
ネル領域を中心にして、ソース電極１２ｃ、ドレイン電
極１３ａ、トップゲート電極ＴＧおよびボトムゲート電
極ＢＧにより形成される第１のダブルゲート型フォトセ
ンサと、半導体層１１Ｊの第２のチャネル領域を中心に
して、ソース電極１２ｄ、ドレイン電極１３ａ、トップ
ゲート電極ＴＧおよびボトムゲート電極ＢＧにより形成
される第２のダブルゲート型フォトセンサと、半導体層
１１Ｊの第３のチャネル領域を中心にして、ソース電極
１２ｄ、ドレイン電極１３ｂ、トップゲート電極ＴＧお
よびボトムゲート電極ＢＧにより形成される第３のダブ
ルゲート型フォトセンサから構成され、これら第１乃至
第３のダブルゲート型フォトセンサが絶縁性基板１９上
に並列にｙ方向に配置された構成を有している。
型フォトセンサＰＳＥは、半導体層１１Ｊの第１のチャ
ネル領域を中心にして、ソース電極１２ｃ、ドレイン電
極１３ａ、トップゲート電極ＴＧおよびボトムゲート電
極ＢＧにより形成される第１のダブルゲート型フォトセ
ンサと、半導体層１１Ｊの第２のチャネル領域を中心に
して、ソース電極１２ｄ、ドレイン電極１３ａ、トップ
ゲート電極ＴＧおよびボトムゲート電極ＢＧにより形成
される第２のダブルゲート型フォトセンサと、半導体層
１１Ｊの第３のチャネル領域を中心にして、ソース電極
１２ｄ、ドレイン電極１３ｂ、トップゲート電極ＴＧお
よびボトムゲート電極ＢＧにより形成される第３のダブ
ルゲート型フォトセンサから構成され、これら第１乃至
第３のダブルゲート型フォトセンサが絶縁性基板１９上
に並列にｙ方向に配置された構成を有している。
【０１３２】また、ソース電極１２ｃ、１２ｄは、図１
９に示すように、共通のソースラインＳＬから半導体層
１１Ｊに設定されるチャネル領域のチャネル幅方向（ｘ
方向）に沿って、ドレインラインＤＬ側に櫛歯状に突出
して形成され、また、ドレイン電極１３ａ、１３ｂは、
ソースラインＳＬに対向する共通のドレインラインＤＬ
から半導体層１１Ｊに設定されるチャネル領域のチャネ
ル幅方向（ｘ方向）に沿って、ソースラインＳＬ側に櫛
歯状に突出して形成されている。すなわち、ソース電極
１２ｃ、１２ｄおよびドレイン電極１３ａ、１３ｂは、
それぞれ個別の第１乃至第３のチャネル領域（または、
ブロック絶縁膜１４ｃ、１４ｄ、１４ｅ）を挟んで対向
するように相互に組み込み形成されている。なお、これ
らのソース電極１２ｃ、１２ｄおよびドレイン電極１３
ａ、１３ｂは、上述した実施形態と同様に、励起光に対
して遮光性を示す材質により形成されている。
９に示すように、共通のソースラインＳＬから半導体層
１１Ｊに設定されるチャネル領域のチャネル幅方向（ｘ
方向）に沿って、ドレインラインＤＬ側に櫛歯状に突出
して形成され、また、ドレイン電極１３ａ、１３ｂは、
ソースラインＳＬに対向する共通のドレインラインＤＬ
から半導体層１１Ｊに設定されるチャネル領域のチャネ
ル幅方向（ｘ方向）に沿って、ソースラインＳＬ側に櫛
歯状に突出して形成されている。すなわち、ソース電極
１２ｃ、１２ｄおよびドレイン電極１３ａ、１３ｂは、
それぞれ個別の第１乃至第３のチャネル領域（または、
ブロック絶縁膜１４ｃ、１４ｄ、１４ｅ）を挟んで対向
するように相互に組み込み形成されている。なお、これ
らのソース電極１２ｃ、１２ｄおよびドレイン電極１３
ａ、１３ｂは、上述した実施形態と同様に、励起光に対
して遮光性を示す材質により形成されている。
【０１３３】したがって、第１乃至第３のダブルゲート
型フォトセンサを構成するトップゲート電極ＴＧとボト
ムゲート電極ＢＧを、各々共通電極により構成し、か
つ、ソース電極１２ｃ、１２ｄを共通のソースラインＳ
Ｌから突出形成するとともに、ドレイン電極１３ａ、１
３ｂを共通のドレインラインＤＬから突出形成した構成
を有しているので、上述した実施形態と同様に、フォト
センサ部となる半導体層（または、キャリヤ発生領域）
を１素子当たり３個備えたダブルゲート型フォトセンサ
ＰＳＥを、上述した駆動制御方法を適用して良好に動作
させることができる。
型フォトセンサを構成するトップゲート電極ＴＧとボト
ムゲート電極ＢＧを、各々共通電極により構成し、か
つ、ソース電極１２ｃ、１２ｄを共通のソースラインＳ
Ｌから突出形成するとともに、ドレイン電極１３ａ、１
３ｂを共通のドレインラインＤＬから突出形成した構成
を有しているので、上述した実施形態と同様に、フォト
センサ部となる半導体層（または、キャリヤ発生領域）
を１素子当たり３個備えたダブルゲート型フォトセンサ
ＰＳＥを、上述した駆動制御方法を適用して良好に動作
させることができる。
【０１３４】ここで、１つのダブルゲート型フォトセン
サＰＳＥに流れるドレイン電流Ｉdsは、次式で表され
る。 Ｉds ∝ （Ｗ１／Ｌ３＋Ｗ１／Ｌ４＋Ｗ１／Ｌ５） （５） このように、ダブルゲート型フォトセンサＰＳＥのドレ
イン電流値Ｉdsは、半導体層１１Ｊに設定されるチャネ
ル領域の（チャネル幅）／（チャネル長）比の総和に依
存しているので、チャネル領域を値（Ｗ１／Ｌ３＋Ｗ１
／Ｌ４＋Ｗ１／Ｌ５）が大きくなるように適切な形状に
設計することにより、ダブルゲート型フォトセンサＰＳ
Ｅのドレイン電流Ｉdsを増大してトランジスタ特性を向
上させることができる。
サＰＳＥに流れるドレイン電流Ｉdsは、次式で表され
る。 Ｉds ∝ （Ｗ１／Ｌ３＋Ｗ１／Ｌ４＋Ｗ１／Ｌ５） （５） このように、ダブルゲート型フォトセンサＰＳＥのドレ
イン電流値Ｉdsは、半導体層１１Ｊに設定されるチャネ
ル領域の（チャネル幅）／（チャネル長）比の総和に依
存しているので、チャネル領域を値（Ｗ１／Ｌ３＋Ｗ１
／Ｌ４＋Ｗ１／Ｌ５）が大きくなるように適切な形状に
設計することにより、ダブルゲート型フォトセンサＰＳ
Ｅのドレイン電流Ｉdsを増大してトランジスタ特性を向
上させることができる。
【０１３５】一方、本実施形態に係るダブルゲート型フ
ォトセンサＰＳＥにおいて、第１乃至第３のチャネル領
域のドレイン電流Ｉdsに影響を及ぼすような正孔を発生
させるキャリア発生領域は、半導体層１１Ｊ上に設けら
れるソース電極１２ｃ、１２ｄおよびドレイン電極１３
ａ、１３ｂが遮光性を示す材質により構成されているこ
とから、図２１に示すように、隣接する二辺がソース、
ドレイン電極１２ｃ、１３ａ間の距離Ｋ３およびチャネ
ル幅Ｗ１で定義される矩形状の領域（入射有効領域）Ｉ
p３と、隣接する二辺がソース、ドレイン電極間１３
ａ、１２ｄの距離Ｋ４およびチャネル幅Ｗ１で定義され
る矩形状の領域（入射有効領域）Ｉp４と、隣接する二
辺がソース、ドレイン電極１２ｄ、１３ｂ間の距離Ｋ５
およびチャネル幅Ｗ１で定義される矩形状の領域（入射
有効領域）Ｉp５に設定される。
ォトセンサＰＳＥにおいて、第１乃至第３のチャネル領
域のドレイン電流Ｉdsに影響を及ぼすような正孔を発生
させるキャリア発生領域は、半導体層１１Ｊ上に設けら
れるソース電極１２ｃ、１２ｄおよびドレイン電極１３
ａ、１３ｂが遮光性を示す材質により構成されているこ
とから、図２１に示すように、隣接する二辺がソース、
ドレイン電極１２ｃ、１３ａ間の距離Ｋ３およびチャネ
ル幅Ｗ１で定義される矩形状の領域（入射有効領域）Ｉ
p３と、隣接する二辺がソース、ドレイン電極間１３
ａ、１２ｄの距離Ｋ４およびチャネル幅Ｗ１で定義され
る矩形状の領域（入射有効領域）Ｉp４と、隣接する二
辺がソース、ドレイン電極１２ｄ、１３ｂ間の距離Ｋ５
およびチャネル幅Ｗ１で定義される矩形状の領域（入射
有効領域）Ｉp５に設定される。
【０１３６】そして、このような入射有効領域Ｉp３〜
Ｉp５により設定される検知可能領域は、上記入射有効
領域Ｉp３〜Ｉp５が、互いにチャネル長方向（ｙ方向）
に離間して並列に配置されているため、図２２に示すよ
うに、各入射有効領域Ｉp３〜Ｉp５における検知可能領
域Ｅp３〜Ｅp５を合成した領域Ｅpt3となり、より正方
形に近い形状に設定される。
Ｉp５により設定される検知可能領域は、上記入射有効
領域Ｉp３〜Ｉp５が、互いにチャネル長方向（ｙ方向）
に離間して並列に配置されているため、図２２に示すよ
うに、各入射有効領域Ｉp３〜Ｉp５における検知可能領
域Ｅp３〜Ｅp５を合成した領域Ｅpt3となり、より正方
形に近い形状に設定される。
【０１３７】したがって、本実施形態に係るダブルゲー
ト型フォトセンサＰＳＣにおける検知可能領域Ｅpt
3は、図３０に示した従来構造のダブルゲート型フォト
センサＰＳの検知可能領域Ｅp０に比較して、光の受光
感度のバランスをより一層均一にすることができるの
で、画像情報の歪みが抑制されて、良好な２次元画像の
読み取り動作を実現することができる。
ト型フォトセンサＰＳＣにおける検知可能領域Ｅpt
3は、図３０に示した従来構造のダブルゲート型フォト
センサＰＳの検知可能領域Ｅp０に比較して、光の受光
感度のバランスをより一層均一にすることができるの
で、画像情報の歪みが抑制されて、良好な２次元画像の
読み取り動作を実現することができる。
【０１３８】さらに、このような構成を有するダブルゲ
ート型フォトセンサＰＳＥを、図２３に示すように、マ
トリクス状に配置してフォトセンサアレイ３００を構成
し、かつ、各ダブルゲート型フォトセンサＰＳＥのトッ
プゲート電極ＴＧ相互を、ｙ方向（図面上下方向）に均
等に分岐し、平行に配置形成されたトップゲートライン
ＴＧＬａ、ＴＧＬｂにより接続することにより、ダブル
ゲート型フォトセンサＰＳＥの中心相互をｘ方向に沿っ
て接続するように形成されたボトムゲートラインＢＧＬ
を軸として、トップゲートラインＴＧＬａ側とトップゲ
ートラインＴＧＬｂ側とを実質的に線対称構造にするこ
とができ、かつ、ダブルゲート型フォトセンサＰＳＥの
中心相互をｙ方向に沿って接続する線を軸としてソース
ラインＳＬ側とドレインラインＤＬ側とを実質的に線対
称構造にすることができる。
ート型フォトセンサＰＳＥを、図２３に示すように、マ
トリクス状に配置してフォトセンサアレイ３００を構成
し、かつ、各ダブルゲート型フォトセンサＰＳＥのトッ
プゲート電極ＴＧ相互を、ｙ方向（図面上下方向）に均
等に分岐し、平行に配置形成されたトップゲートライン
ＴＧＬａ、ＴＧＬｂにより接続することにより、ダブル
ゲート型フォトセンサＰＳＥの中心相互をｘ方向に沿っ
て接続するように形成されたボトムゲートラインＢＧＬ
を軸として、トップゲートラインＴＧＬａ側とトップゲ
ートラインＴＧＬｂ側とを実質的に線対称構造にするこ
とができ、かつ、ダブルゲート型フォトセンサＰＳＥの
中心相互をｙ方向に沿って接続する線を軸としてソース
ラインＳＬ側とドレインラインＤＬ側とを実質的に線対
称構造にすることができる。
【０１３９】また、半導体層１１Ｊが、ダブルゲート型
フォトセンサＰＳＥの中心に対して、上下、左右方向に
それぞれに実質的に対称構造となり、かつ、中心（半導
体層１１Ｊの中央）からｘ方向の端点までの距離と、中
心からｙ方向の端点までの距離が近似する構成（形状）
に設定にしたダブルゲート型フォトセンサＰＳＥをマト
リクス状に配置して、フォトセンサアレイ３００を構成
することができるので、励起光の検知可能領域の広がり
を一層均一化して、２次元画像の読み取り時における歪
みを抑制することができるとともに、高い受光感度を有
するフォトセンサ部を備えたフォトセンサアレイ、およ
び、２次元画像の読取装置を実現することができる。
フォトセンサＰＳＥの中心に対して、上下、左右方向に
それぞれに実質的に対称構造となり、かつ、中心（半導
体層１１Ｊの中央）からｘ方向の端点までの距離と、中
心からｙ方向の端点までの距離が近似する構成（形状）
に設定にしたダブルゲート型フォトセンサＰＳＥをマト
リクス状に配置して、フォトセンサアレイ３００を構成
することができるので、励起光の検知可能領域の広がり
を一層均一化して、２次元画像の読み取り時における歪
みを抑制することができるとともに、高い受光感度を有
するフォトセンサ部を備えたフォトセンサアレイ、およ
び、２次元画像の読取装置を実現することができる。
【０１４０】さらに、上述した実施形態と同様に、ダブ
ルゲート型フォトセンサＰＳＥ間が２本のトップゲート
ラインＴＧＬａ、ＴＧＬｂにより接続されているので、
配線断面積を増加させて、トップゲートラインＴＧＬ
ａ、ＴＧＬｂの配線抵抗による読み取り動作信号の伝搬
遅延を改善することができるとともに、積層構造による
段差やフォトリソグラフィー工程におけるパーティクル
に起因して、一方のトップゲートラインが断線した場合
であっても、他方のトップゲートラインにより、読み取
り動作信号の伝搬を補償することができる。
ルゲート型フォトセンサＰＳＥ間が２本のトップゲート
ラインＴＧＬａ、ＴＧＬｂにより接続されているので、
配線断面積を増加させて、トップゲートラインＴＧＬ
ａ、ＴＧＬｂの配線抵抗による読み取り動作信号の伝搬
遅延を改善することができるとともに、積層構造による
段差やフォトリソグラフィー工程におけるパーティクル
に起因して、一方のトップゲートラインが断線した場合
であっても、他方のトップゲートラインにより、読み取
り動作信号の伝搬を補償することができる。
【０１４１】また、隣接するダブルゲート型フォトセン
サＰＳＥ間に配置されるトップゲートラインＴＧＬａ、
ＴＧＬｂとボトムゲートラインＢＧＬが、平面的な重な
り（積層構造における上下層での重なり）を有していな
いので、トップゲートラインＴＧＬａ、ＴＧＬｂとボト
ムゲートラインＢＧＬとの間に生じる寄生容量を抑制し
て、信号の伝搬遅延や電圧降下を一層抑制することがで
きる。
サＰＳＥ間に配置されるトップゲートラインＴＧＬａ、
ＴＧＬｂとボトムゲートラインＢＧＬが、平面的な重な
り（積層構造における上下層での重なり）を有していな
いので、トップゲートラインＴＧＬａ、ＴＧＬｂとボト
ムゲートラインＢＧＬとの間に生じる寄生容量を抑制し
て、信号の伝搬遅延や電圧降下を一層抑制することがで
きる。
【０１４２】＜第６の実施形態＞図２４、図２５は、本
発明に係るフォトセンサアレイに適用されるダブルゲー
ト型フォトセンサのさらに他の構成例を示す概略構成図
であり、図２４は、本実施形態に係るダブルゲート型フ
ォトセンサにおける半導体層の平面構成図であり、図２
５は、本実施形態に係るダブルゲート型フォトセンサの
概略断面図である。なお、図２４においては、便宜的に
半導体層１１Ｊをハッチングで示す。ここで、上述した
実施形態と同等の構成については、同一の符号を付し
て、その説明を簡略化する。
発明に係るフォトセンサアレイに適用されるダブルゲー
ト型フォトセンサのさらに他の構成例を示す概略構成図
であり、図２４は、本実施形態に係るダブルゲート型フ
ォトセンサにおける半導体層の平面構成図であり、図２
５は、本実施形態に係るダブルゲート型フォトセンサの
概略断面図である。なお、図２４においては、便宜的に
半導体層１１Ｊをハッチングで示す。ここで、上述した
実施形態と同等の構成については、同一の符号を付し
て、その説明を簡略化する。
【０１４３】上述した実施形態に示したダブルゲート型
フォトセンサＰＳＥにおいては、１素子当たりに１つの
半導体層１１Ｊを備えた構成を示したが、本実施形態に
おいては、ダブルゲート型フォトセンサＰＳＦが、１素
子当たりにフォトセンサ部となる半導体層を３個備え、
各々の半導体層にチャネル領域を個別に設けた構成を有
している。なお、以下に示す実施形態におけるダブルゲ
ート型フォトセンサＰＳＦは、上述したダブルゲート型
フォトセンサＰＳＡと同じ駆動方法によりフォトセンス
機能を実現することができ、同等の作用効果を得ること
ができる。
フォトセンサＰＳＥにおいては、１素子当たりに１つの
半導体層１１Ｊを備えた構成を示したが、本実施形態に
おいては、ダブルゲート型フォトセンサＰＳＦが、１素
子当たりにフォトセンサ部となる半導体層を３個備え、
各々の半導体層にチャネル領域を個別に設けた構成を有
している。なお、以下に示す実施形態におけるダブルゲ
ート型フォトセンサＰＳＦは、上述したダブルゲート型
フォトセンサＰＳＡと同じ駆動方法によりフォトセンス
機能を実現することができ、同等の作用効果を得ること
ができる。
【０１４４】図２４、図２５に示すように、本実施形態
に係るダブルゲート型フォトセンサＰＳＦは、可視光に
対して透過性を示す絶縁性基板１９上に形成された単一
のボトムゲート電極ＢＧと、ボトムゲート電極ＢＧ上お
よび絶縁性基板１９上に設けられたボトムゲート絶縁膜
１６と、ボトムゲート電極ＢＧに対向して設けられ、可
視光が入射されると電子−正孔対を発生するアモルファ
スシリコン等からなり、チャネル長方向（ｙ方向）に並
列に配置された３つの半導体層１１Ｋ、１１Ｌ、１１Ｍ
と、各々の半導体層１１Ｋ、１１Ｌ、１１Ｍ上に個別に
設けられたブロック絶縁膜１４ｃ、１４ｄ、１４ｅと、
半導体層１１Ｋの両端に、部分的にブロック絶縁膜１４
ｃ上に延在するように設けられたｎ＋シリコン層１７ｃ
および１８ｅと、半導体層１１Ｌの両端に、部分的にブ
ロック絶縁膜１４ｄ上に延在するように設けられたｎ＋
シリコン層１７ｄおよび１８ｆと、半導体層１１Ｍの両
端に、部分的にブロック絶縁膜１４ｅ上に延在するよう
に設けられたｎ＋シリコン層１７ｅおよび１８ｇと、ｎ
＋シリコン層１７ｃ上に設けられたソース電極１２ｃ
と、半導体層１１Ｋ、１１Ｌ間に跨り、ｎ＋シリコン層
１８ｅ、１８ｆ上に延在するように設けられた単一のド
レイン電極１３ａと、半導体層１１Ｌ、１１Ｍ間に跨
り、ｎ＋シリコン層１７ｄ、１７ｅ上に延在するように
設けられた単一のソース電極１２ｄと、ｎ＋シリコン層
１８ｇ上に設けられたドレイン電極１３ｂと、ボトムゲ
ート絶縁膜１６上、ブロック絶縁膜１４ｃ、１４ｄ、１
４ｅ上、ソース電極１２ｃ、１２ｄ上およびドレイン電
極１３ａ、１３ｂ上の全域を覆うように形成されたトッ
プゲート絶縁膜１５と、半導体層１１Ｋ、１１Ｌ、１１
Ｍに対向するトップゲート絶縁膜１５上に設けられた単
一のトップゲート電極ＴＧと、トップゲート絶縁膜１５
上およびトップゲート電極ＴＧ上の全域を覆うように設
けられた保護絶縁膜２０と、から構成されている。
に係るダブルゲート型フォトセンサＰＳＦは、可視光に
対して透過性を示す絶縁性基板１９上に形成された単一
のボトムゲート電極ＢＧと、ボトムゲート電極ＢＧ上お
よび絶縁性基板１９上に設けられたボトムゲート絶縁膜
１６と、ボトムゲート電極ＢＧに対向して設けられ、可
視光が入射されると電子−正孔対を発生するアモルファ
スシリコン等からなり、チャネル長方向（ｙ方向）に並
列に配置された３つの半導体層１１Ｋ、１１Ｌ、１１Ｍ
と、各々の半導体層１１Ｋ、１１Ｌ、１１Ｍ上に個別に
設けられたブロック絶縁膜１４ｃ、１４ｄ、１４ｅと、
半導体層１１Ｋの両端に、部分的にブロック絶縁膜１４
ｃ上に延在するように設けられたｎ＋シリコン層１７ｃ
および１８ｅと、半導体層１１Ｌの両端に、部分的にブ
ロック絶縁膜１４ｄ上に延在するように設けられたｎ＋
シリコン層１７ｄおよび１８ｆと、半導体層１１Ｍの両
端に、部分的にブロック絶縁膜１４ｅ上に延在するよう
に設けられたｎ＋シリコン層１７ｅおよび１８ｇと、ｎ
＋シリコン層１７ｃ上に設けられたソース電極１２ｃ
と、半導体層１１Ｋ、１１Ｌ間に跨り、ｎ＋シリコン層
１８ｅ、１８ｆ上に延在するように設けられた単一のド
レイン電極１３ａと、半導体層１１Ｌ、１１Ｍ間に跨
り、ｎ＋シリコン層１７ｄ、１７ｅ上に延在するように
設けられた単一のソース電極１２ｄと、ｎ＋シリコン層
１８ｇ上に設けられたドレイン電極１３ｂと、ボトムゲ
ート絶縁膜１６上、ブロック絶縁膜１４ｃ、１４ｄ、１
４ｅ上、ソース電極１２ｃ、１２ｄ上およびドレイン電
極１３ａ、１３ｂ上の全域を覆うように形成されたトッ
プゲート絶縁膜１５と、半導体層１１Ｋ、１１Ｌ、１１
Ｍに対向するトップゲート絶縁膜１５上に設けられた単
一のトップゲート電極ＴＧと、トップゲート絶縁膜１５
上およびトップゲート電極ＴＧ上の全域を覆うように設
けられた保護絶縁膜２０と、から構成されている。
【０１４５】すなわち、本実施形態に係るダブルゲート
型フォトセンサＰＳＦは、半導体層１１Ｋを中心にし
て、ソース電極１２ｃ、ドレイン電極１３ａ、トップゲ
ート電極ＴＧおよびボトムゲート電極ＢＧにより形成さ
れる第１のダブルゲート型フォトセンサと、半導体層１
１Ｌを中心にして、ソース電極１２ｄ、ドレイン電極１
３ａ、トップゲート電極ＴＧおよびボトムゲート電極Ｂ
Ｇにより形成される第２のダブルゲート型フォトセンサ
と、半導体層１１Ｍを中心にして、ソース電極１２ｄ、
ドレイン電極１３ｂ、トップゲート電極ＴＧおよびボト
ムゲート電極ＢＧにより形成される第３のダブルゲート
型フォトセンサから構成され、これら第１乃至第３のダ
ブルゲート型フォトセンサが絶縁性基板１９上に並列に
ｙ方向に配置された構成を有している。
型フォトセンサＰＳＦは、半導体層１１Ｋを中心にし
て、ソース電極１２ｃ、ドレイン電極１３ａ、トップゲ
ート電極ＴＧおよびボトムゲート電極ＢＧにより形成さ
れる第１のダブルゲート型フォトセンサと、半導体層１
１Ｌを中心にして、ソース電極１２ｄ、ドレイン電極１
３ａ、トップゲート電極ＴＧおよびボトムゲート電極Ｂ
Ｇにより形成される第２のダブルゲート型フォトセンサ
と、半導体層１１Ｍを中心にして、ソース電極１２ｄ、
ドレイン電極１３ｂ、トップゲート電極ＴＧおよびボト
ムゲート電極ＢＧにより形成される第３のダブルゲート
型フォトセンサから構成され、これら第１乃至第３のダ
ブルゲート型フォトセンサが絶縁性基板１９上に並列に
ｙ方向に配置された構成を有している。
【０１４６】したがって、第１乃至第３のダブルゲート
型フォトセンサを構成するトップゲート電極ＴＧとボト
ムゲート電極ＢＧを、各々共通電極により構成し、か
つ、ソース電極１２ｃ、１２ｄを共通のソースラインＳ
Ｌから突出形成するとともに、ドレイン電極１３ａ、１
３ｂを共通のドレインラインＤＬから突出形成した構成
を有しているので、上述した実施形態と同様に、フォト
センサ部となる半導体層を１素子当たり３個備えたダブ
ルゲート型フォトセンサＰＳＦを、上述した駆動制御方
法を適用して良好に動作させることができる。
型フォトセンサを構成するトップゲート電極ＴＧとボト
ムゲート電極ＢＧを、各々共通電極により構成し、か
つ、ソース電極１２ｃ、１２ｄを共通のソースラインＳ
Ｌから突出形成するとともに、ドレイン電極１３ａ、１
３ｂを共通のドレインラインＤＬから突出形成した構成
を有しているので、上述した実施形態と同様に、フォト
センサ部となる半導体層を１素子当たり３個備えたダブ
ルゲート型フォトセンサＰＳＦを、上述した駆動制御方
法を適用して良好に動作させることができる。
【０１４７】また、このような構成を有するダブルゲー
ト型フォトセンサＰＳＦにおいては、図２４に示すよう
に、半導体層１１Ｋのチャネル領域が、隣接する二辺が
チャネル長Ｌ３およびチャネル幅Ｗ１で定義される矩形
状の領域に設定され、半導体層１１Ｌのチャネル領域
が、隣接する二辺がチャネル長Ｌ４およびチャネル幅Ｗ
１で定義される矩形状の領域に設定され、半導体層１１
Ｍのチャネル領域が、隣接する二辺がチャネル長Ｌ５お
よびチャネル幅Ｗ１で定義される矩形状の領域に設定さ
れている。
ト型フォトセンサＰＳＦにおいては、図２４に示すよう
に、半導体層１１Ｋのチャネル領域が、隣接する二辺が
チャネル長Ｌ３およびチャネル幅Ｗ１で定義される矩形
状の領域に設定され、半導体層１１Ｌのチャネル領域
が、隣接する二辺がチャネル長Ｌ４およびチャネル幅Ｗ
１で定義される矩形状の領域に設定され、半導体層１１
Ｍのチャネル領域が、隣接する二辺がチャネル長Ｌ５お
よびチャネル幅Ｗ１で定義される矩形状の領域に設定さ
れている。
【０１４８】また、ソース電極１２ｃ、１２ｄは、図２
４に示すように、共通のソースラインＳＬから半導体層
１１Ｋ、１１Ｌ、１１Ｍに設定されるチャネル領域のチ
ャネル幅方向（ｘ方向）に沿って、ドレインラインＤＬ
側に櫛歯状に突出して形成され、また、ドレイン電極１
３ａ、１３ｂは、ソースラインＳＬに対向する共通のド
レインラインＤＬから半導体層１１Ｋ、１１Ｌ、１１Ｍ
に設定されるチャネル領域のチャネル幅方向（ｘ方向）
に沿って、ソースラインＳＬ側に櫛歯状に突出して形成
されている。すなわち、ソース電極１２ｃ、１２ｄおよ
びドレイン電極１３ａ、１３ｂは、それぞれ個別の第１
乃至第３のチャネル領域（または、ブロック絶縁膜１４
ｃ、１４ｄ、１４ｅ）を挟んで対向するように相互に組
み込み形成されている。なお、これらのソース電極１２
ｃ、１２ｄおよびドレイン電極１３ａ、１３ｂは、上述
した実施形態と同様に、励起光に対して遮光性を示す材
質により形成されている。
４に示すように、共通のソースラインＳＬから半導体層
１１Ｋ、１１Ｌ、１１Ｍに設定されるチャネル領域のチ
ャネル幅方向（ｘ方向）に沿って、ドレインラインＤＬ
側に櫛歯状に突出して形成され、また、ドレイン電極１
３ａ、１３ｂは、ソースラインＳＬに対向する共通のド
レインラインＤＬから半導体層１１Ｋ、１１Ｌ、１１Ｍ
に設定されるチャネル領域のチャネル幅方向（ｘ方向）
に沿って、ソースラインＳＬ側に櫛歯状に突出して形成
されている。すなわち、ソース電極１２ｃ、１２ｄおよ
びドレイン電極１３ａ、１３ｂは、それぞれ個別の第１
乃至第３のチャネル領域（または、ブロック絶縁膜１４
ｃ、１４ｄ、１４ｅ）を挟んで対向するように相互に組
み込み形成されている。なお、これらのソース電極１２
ｃ、１２ｄおよびドレイン電極１３ａ、１３ｂは、上述
した実施形態と同様に、励起光に対して遮光性を示す材
質により形成されている。
【０１４９】したがって、本実施形態に係るダブルゲー
ト型フォトセンサＰＳＦに流れるドレイン電流Ｉdsは、
上記（５）式で表され、半導体層１１Ｋ、１１Ｌ、１１
Ｍに設定されるチャネル領域の（チャネル幅）／（チャ
ネル長）比の総和に依存するので、チャネル領域を値
（Ｗ１／Ｌ３＋Ｗ１／Ｌ４＋Ｗ１／Ｌ５）が大きくなる
ように適切な形状に設計することにより、ダブルゲート
型フォトセンサＰＳＥのドレイン電流Ｉdsを増大してト
ランジスタ特性を向上させることができる。
ト型フォトセンサＰＳＦに流れるドレイン電流Ｉdsは、
上記（５）式で表され、半導体層１１Ｋ、１１Ｌ、１１
Ｍに設定されるチャネル領域の（チャネル幅）／（チャ
ネル長）比の総和に依存するので、チャネル領域を値
（Ｗ１／Ｌ３＋Ｗ１／Ｌ４＋Ｗ１／Ｌ５）が大きくなる
ように適切な形状に設計することにより、ダブルゲート
型フォトセンサＰＳＥのドレイン電流Ｉdsを増大してト
ランジスタ特性を向上させることができる。
【０１５０】一方、このようなダブルゲート型フォトセ
ンサＰＳＦにおいては、上述した実施形態に係るダブル
ゲート型フォトセンサＰＳＥの場合と同様に、図２１に
示したように、上記第１のダブルゲート型フォトセンサ
におけるキャリア発生領域（入射有効領域）Ｉp３は、
短辺の長さがＫ３、長辺の長さがＷ１の略長方形状の領
域に設定され、第２のダブルゲート型フォトセンサおけ
るキャリア発生領域（入射有効領域）Ｉp４は、短辺の
長さがＫ４、長辺の長さがＷ１の略長方形状の領域に設
定され、また、第３のダブルゲート型フォトセンサおけ
るキャリア発生領域（入射有効領域）Ｉp５は、短辺の
長さがＫ５、長辺の長さがＷ１の略長方形状の領域に設
定される。
ンサＰＳＦにおいては、上述した実施形態に係るダブル
ゲート型フォトセンサＰＳＥの場合と同様に、図２１に
示したように、上記第１のダブルゲート型フォトセンサ
におけるキャリア発生領域（入射有効領域）Ｉp３は、
短辺の長さがＫ３、長辺の長さがＷ１の略長方形状の領
域に設定され、第２のダブルゲート型フォトセンサおけ
るキャリア発生領域（入射有効領域）Ｉp４は、短辺の
長さがＫ４、長辺の長さがＷ１の略長方形状の領域に設
定され、また、第３のダブルゲート型フォトセンサおけ
るキャリア発生領域（入射有効領域）Ｉp５は、短辺の
長さがＫ５、長辺の長さがＷ１の略長方形状の領域に設
定される。
【０１５１】したがって、入射有効領域Ｉp３〜Ｉp
５が、互いにチャネル長方向（ｙ方向）に離間して並列
に配置されているので、１つのダブルゲート型フォトセ
ンサＰＳＦの検知可能領域は、各入射有効領域Ｉp３〜
Ｉp５における検知可能領域Ｅp３〜Ｅp５を合成した領
域Ｅpt3となるので、図２２に示したように、検知可能
領域Ｅpt3の広がりをより正方化して、受光感度のバラ
ンスをより一層均一にすることができる。
５が、互いにチャネル長方向（ｙ方向）に離間して並列
に配置されているので、１つのダブルゲート型フォトセ
ンサＰＳＦの検知可能領域は、各入射有効領域Ｉp３〜
Ｉp５における検知可能領域Ｅp３〜Ｅp５を合成した領
域Ｅpt3となるので、図２２に示したように、検知可能
領域Ｅpt3の広がりをより正方化して、受光感度のバラ
ンスをより一層均一にすることができる。
【０１５２】なお、上述した各実施形態においては、ダ
ブルゲート型フォトセンサＰＳＡ〜ＰＳＦとして、半導
体層（あるいは、ダブルゲート型フォトセンサ）を１〜
４個配置し、ドレイン電流が流れるチャネル領域を２〜
４個設け、かつ、キャリア発生領域Ｉｐを２〜４個設
け、さらに、キャリア発生領域Ｉｐをチャネル長方向に
並列に配置した構成を示したが、本発明は、この形態に
限定されるものではない。したがって、連続配置する半
導体層、あるいは、チャネル領域およびキャリヤ発生領
域の数および形状を適宜設定することにより、受光感度
およびその分布範囲のバランスを任意に設定することが
できる。
ブルゲート型フォトセンサＰＳＡ〜ＰＳＦとして、半導
体層（あるいは、ダブルゲート型フォトセンサ）を１〜
４個配置し、ドレイン電流が流れるチャネル領域を２〜
４個設け、かつ、キャリア発生領域Ｉｐを２〜４個設
け、さらに、キャリア発生領域Ｉｐをチャネル長方向に
並列に配置した構成を示したが、本発明は、この形態に
限定されるものではない。したがって、連続配置する半
導体層、あるいは、チャネル領域およびキャリヤ発生領
域の数および形状を適宜設定することにより、受光感度
およびその分布範囲のバランスを任意に設定することが
できる。
【０１５３】この場合、ダブルゲート型フォトセンサＰ
ＳＡ〜ＰＳＦをマトリクス状に配置してフォトセンサア
レイ１００、２００、３００を構成し、２次元画像の読
取装置に適用した場合、マトリクスの格子内部の素子間
領域Ｒｐを通して、絶縁性基板（ガラス基板）１９の背
面側に配置された面光源３０（図１３参照）からの光が
被写体に照射されるので、被写体への照射光量が十分に
確保されるように素子間領域Ｒｐを設定した上で、フォ
トセンサ部となるダブルゲート型フォトセンサの形成領
域に連続配置される半導体層（ダブルゲート型フォトセ
ンサ）の個数を任意に設定する必要がある。
ＳＡ〜ＰＳＦをマトリクス状に配置してフォトセンサア
レイ１００、２００、３００を構成し、２次元画像の読
取装置に適用した場合、マトリクスの格子内部の素子間
領域Ｒｐを通して、絶縁性基板（ガラス基板）１９の背
面側に配置された面光源３０（図１３参照）からの光が
被写体に照射されるので、被写体への照射光量が十分に
確保されるように素子間領域Ｒｐを設定した上で、フォ
トセンサ部となるダブルゲート型フォトセンサの形成領
域に連続配置される半導体層（ダブルゲート型フォトセ
ンサ）の個数を任意に設定する必要がある。
【０１５４】次に、本発明に係るフォトセンサアレイの
他の構成例について、図面を参照して説明する。図２６
は、本発明に係るフォトセンサアレイの他の構成例を示
す概略構成図である。なお、図２６においては、便宜的
にソースラインＳＬ（ソース電極）およびドレインライ
ンＤＬ（ドレイン電極）をハッチングで示す。上述した
各実施形態においては、ダブルゲート型フォトセンサを
直交するｘ、ｙの２方向にマトリクス状に配置したフォ
トセンサアレイ（図７、図２３）を示したが、本実施形
態に係るフォトセンサアレイ４００は、図２６に示すよ
うに、ダブルゲート型フォトセンサＰＳＧを有し、各ダ
ブルゲート型フォトセンサＰＳＧが、２次元平面に連続
して設定された一辺がＰsaの正三角形の各頂点位置に配
置された、いわゆる、デルタ配列構造を有している。
他の構成例について、図面を参照して説明する。図２６
は、本発明に係るフォトセンサアレイの他の構成例を示
す概略構成図である。なお、図２６においては、便宜的
にソースラインＳＬ（ソース電極）およびドレインライ
ンＤＬ（ドレイン電極）をハッチングで示す。上述した
各実施形態においては、ダブルゲート型フォトセンサを
直交するｘ、ｙの２方向にマトリクス状に配置したフォ
トセンサアレイ（図７、図２３）を示したが、本実施形
態に係るフォトセンサアレイ４００は、図２６に示すよ
うに、ダブルゲート型フォトセンサＰＳＧを有し、各ダ
ブルゲート型フォトセンサＰＳＧが、２次元平面に連続
して設定された一辺がＰsaの正三角形の各頂点位置に配
置された、いわゆる、デルタ配列構造を有している。
【０１５５】ここで、本実施形態に係るフォトセンサア
レイ４００と、上述した図７に示したフォトセンサアレ
イ１００におけるダブルゲート型フォトセンサＰＳＡの
配置と対比する。フォトセンサアレイ１００におけるダ
ブルゲート型フォトセンサＰＳＡは、ｘ、ｙの直交する
２方向にのみ、均等な寸法Ｐspだけ離間するように配置
されているため、ｘ、ｙ方向に対して斜め方向の角度θ
（０°、９０°、１８０°、２７０°以外の適当な角
度；たとえば、４５°や６０°方向）においては、ダブ
ルゲート型フォトセンサＰＳ相互のピッチがｘ、ｙ方向
に対して増大して不均一となり（たとえば、互いにｘ方
向またはｙ方向に対し４５°の角度で斜めに配置される
ダブルゲート型フォトセンサＰＳ間の距離はピッチＰsp
の√２倍）、斜め方向にずれて載置された被写体に対す
る読み取り精度が、載置状態がずれていない正規の被写
体の読み取り精度と同程度の均一性かつ高精度を実現す
ることが困難になるという問題を有していた。
レイ４００と、上述した図７に示したフォトセンサアレ
イ１００におけるダブルゲート型フォトセンサＰＳＡの
配置と対比する。フォトセンサアレイ１００におけるダ
ブルゲート型フォトセンサＰＳＡは、ｘ、ｙの直交する
２方向にのみ、均等な寸法Ｐspだけ離間するように配置
されているため、ｘ、ｙ方向に対して斜め方向の角度θ
（０°、９０°、１８０°、２７０°以外の適当な角
度；たとえば、４５°や６０°方向）においては、ダブ
ルゲート型フォトセンサＰＳ相互のピッチがｘ、ｙ方向
に対して増大して不均一となり（たとえば、互いにｘ方
向またはｙ方向に対し４５°の角度で斜めに配置される
ダブルゲート型フォトセンサＰＳ間の距離はピッチＰsp
の√２倍）、斜め方向にずれて載置された被写体に対す
る読み取り精度が、載置状態がずれていない正規の被写
体の読み取り精度と同程度の均一性かつ高精度を実現す
ることが困難になるという問題を有していた。
【０１５６】これに対して、本実施形態に係るフォトセ
ンサアレイ４００においては、２次元平面に連続して設
定された各正三角形の各頂点位置にフォトセンサ部とな
るダブルゲート型フォトセンサＰＳＧが配置されている
ので、ｘ方向にピッチＰsaで均等にダブルゲート型フォ
トセンサＰＳＧが配置されるとともに、角度θが６０
°、１２０°、２４０°、３００°の方向にも、ピッチ
Ｐsaで均等にダブルゲート型フォトセンサＰＳＧが配置
されるので、被写体の載置状態（角度）が６０°、１２
０°、２４０°、３００°にずれた場合であっても、概
ね０°のときと同程度の精度で読取動作を行うことがで
きる。
ンサアレイ４００においては、２次元平面に連続して設
定された各正三角形の各頂点位置にフォトセンサ部とな
るダブルゲート型フォトセンサＰＳＧが配置されている
ので、ｘ方向にピッチＰsaで均等にダブルゲート型フォ
トセンサＰＳＧが配置されるとともに、角度θが６０
°、１２０°、２４０°、３００°の方向にも、ピッチ
Ｐsaで均等にダブルゲート型フォトセンサＰＳＧが配置
されるので、被写体の載置状態（角度）が６０°、１２
０°、２４０°、３００°にずれた場合であっても、概
ね０°のときと同程度の精度で読取動作を行うことがで
きる。
【０１５７】したがって、２次元平面上に配置される全
てのダブルゲート型フォトセンサＰＳＧが、略全周方向
に対して等間隔なピッチＰsaで配置されることになるの
で、読み取り対象となる２次元画像（被写体）がｘ、ｙ
方向に対して斜めに載置された場合であっても、画像読
み取り時の歪みを抑制しつつ、高い読み取り精度で正確
に読み取ることができる。また、各ダブルゲート型フォ
トセンサＰＳＧがデルタ配列されているので、ｘ方向の
ピッチＰsaを図７に示したフォトセンサ部のピッチＰsp
と同等に設定した場合、ｙ方向のピッチＰsbは、次式に
より表される。 Ｐsb＝Ｐsa×sin６０° （７）
てのダブルゲート型フォトセンサＰＳＧが、略全周方向
に対して等間隔なピッチＰsaで配置されることになるの
で、読み取り対象となる２次元画像（被写体）がｘ、ｙ
方向に対して斜めに載置された場合であっても、画像読
み取り時の歪みを抑制しつつ、高い読み取り精度で正確
に読み取ることができる。また、各ダブルゲート型フォ
トセンサＰＳＧがデルタ配列されているので、ｘ方向の
ピッチＰsaを図７に示したフォトセンサ部のピッチＰsp
と同等に設定した場合、ｙ方向のピッチＰsbは、次式に
より表される。 Ｐsb＝Ｐsa×sin６０° （７）
【０１５８】このように、本実施形態に係るフォトセン
サアレイ４００おいては、上述した実施形態（図７）に
比較して、ｙ方向のピッチＰsbが、ｘ方向のピッチＰsa
（＝Ｐsp）よりも短くなるため、フォトセンサアレイ１
００における平面領域Ｍｐを基準にすると、ｙ方向に縮
小された平面領域Ｍｃで、同数のダブルゲート型フォト
センサＰＳｃを配置することができ、２次元画像の読取
装置の小型化を図ることができる。これは換言すれば、
フォトセンサアレイ４００は、フォトセンサアレイ１０
０と同等の平面領域Ｍｐに、１／sin６０°倍（≒１．
１５倍）の数のダブルゲート型フォトセンサＰＳｃを配
置することができ、センサ素子の高密度化を図ることが
できる。
サアレイ４００おいては、上述した実施形態（図７）に
比較して、ｙ方向のピッチＰsbが、ｘ方向のピッチＰsa
（＝Ｐsp）よりも短くなるため、フォトセンサアレイ１
００における平面領域Ｍｐを基準にすると、ｙ方向に縮
小された平面領域Ｍｃで、同数のダブルゲート型フォト
センサＰＳｃを配置することができ、２次元画像の読取
装置の小型化を図ることができる。これは換言すれば、
フォトセンサアレイ４００は、フォトセンサアレイ１０
０と同等の平面領域Ｍｐに、１／sin６０°倍（≒１．
１５倍）の数のダブルゲート型フォトセンサＰＳｃを配
置することができ、センサ素子の高密度化を図ることが
できる。
【０１５９】なお、図２６に示したフォトセンサアレイ
４００においては、ダブルゲート型フォトセンサＰＳＧ
として、図１に示したような半導体層（または、キャリ
ヤ発生領域）を２個備えたダブルゲート型フォトセンサ
ＰＳＡと同等の構成を示したが、本発明は、これに限定
されるものではない。したがって、他の実施形態に示し
たダブルゲート型フォトセンサＰＳＢ〜ＰＳＦを適用し
てもよく、さらに他の構成を有するダブルゲート型フォ
トセンサを適用してもよいことはいうまでもない。
４００においては、ダブルゲート型フォトセンサＰＳＧ
として、図１に示したような半導体層（または、キャリ
ヤ発生領域）を２個備えたダブルゲート型フォトセンサ
ＰＳＡと同等の構成を示したが、本発明は、これに限定
されるものではない。したがって、他の実施形態に示し
たダブルゲート型フォトセンサＰＳＢ〜ＰＳＦを適用し
てもよく、さらに他の構成を有するダブルゲート型フォ
トセンサを適用してもよいことはいうまでもない。
【０１６０】以上説明したダブルゲート型フォトセンサ
およびフォトセンサアレイを、図１３に示したような２
次元画像の読取装置（図では、指紋読取装置）に適用す
ることにより、フォトセンサアレイのガラス基板側に設
けられた面光源３０から、素子間領域の透明な絶縁膜を
透過して、指ＦＮ等の被写体に照射された光の反射光ｈ
νが、マトリクス状に配置された各ダブルゲート型フォ
トセンサＰＳＡに入射され、上述したように、読み取り
時の歪みを低減しつつ、高精度、かつ、短時間で被写体
の画像情報（明暗情報）の読み取りを実行することがで
きる。また、上述したように、フォトセンサアレイにお
ける受光感度を大幅に向上することができるので、相対
的に面光源３０の照度を低減することができ、読取装置
の消費電力を削減することができる。
およびフォトセンサアレイを、図１３に示したような２
次元画像の読取装置（図では、指紋読取装置）に適用す
ることにより、フォトセンサアレイのガラス基板側に設
けられた面光源３０から、素子間領域の透明な絶縁膜を
透過して、指ＦＮ等の被写体に照射された光の反射光ｈ
νが、マトリクス状に配置された各ダブルゲート型フォ
トセンサＰＳＡに入射され、上述したように、読み取り
時の歪みを低減しつつ、高精度、かつ、短時間で被写体
の画像情報（明暗情報）の読み取りを実行することがで
きる。また、上述したように、フォトセンサアレイにお
ける受光感度を大幅に向上することができるので、相対
的に面光源３０の照度を低減することができ、読取装置
の消費電力を削減することができる。
【０１６１】また、以上説明したダブルゲート型フォト
センサアレイ１００、２００、３００、４００において
は、同一行におけるトップゲートラインが、隣接するダ
ブルゲート型フォトセンサ間で互いに平面的に複数本
（たとえば、２本のトップゲートラインＴＧＬａ、ＴＧ
Ｌｂ）に分岐して、かつ、均等な位置関係かつ略同等の
配線幅で平行に延在するように形成され、さらに、ダブ
ルゲート型フォトセンサの略中央を接続して延伸するボ
トムゲートラインＢＧＬに対して、列方向の上下に略対
称な位置関係で配置形成されている。
センサアレイ１００、２００、３００、４００において
は、同一行におけるトップゲートラインが、隣接するダ
ブルゲート型フォトセンサ間で互いに平面的に複数本
（たとえば、２本のトップゲートラインＴＧＬａ、ＴＧ
Ｌｂ）に分岐して、かつ、均等な位置関係かつ略同等の
配線幅で平行に延在するように形成され、さらに、ダブ
ルゲート型フォトセンサの略中央を接続して延伸するボ
トムゲートラインＢＧＬに対して、列方向の上下に略対
称な位置関係で配置形成されている。
【０１６２】このような構成により、トップゲート電極
ＴＧ間が実質的に２本（複数本）の配線層により接続さ
れることになるので、配線断面積を増加させて、抵抗率
の高いＩＴＯにより形成されたトップゲートラインＴＧ
Ｌａ、ＴＧＬｂの配線抵抗を低減し、読み取り動作信号
の伝搬遅延を抑制することができ、一層良好な画像の読
み取り動作を実現することができる。
ＴＧ間が実質的に２本（複数本）の配線層により接続さ
れることになるので、配線断面積を増加させて、抵抗率
の高いＩＴＯにより形成されたトップゲートラインＴＧ
Ｌａ、ＴＧＬｂの配線抵抗を低減し、読み取り動作信号
の伝搬遅延を抑制することができ、一層良好な画像の読
み取り動作を実現することができる。
【０１６３】また、積層構造を有するダブルゲート型フ
ォトセンサの比較的上層に形成されるトップゲートライ
ンを、複数の配線層（１０１ａ、ＴＧＬｂ）により形成
することができるので、積層構造に伴う段差やフォトリ
ソグラフィー工程におけるパーティクルに起因して、特
定の配線層に断線が生じた場合であっても、断線を生じ
ていない残りの配線層によりトップゲート電極ＴＧ相互
を電気的に接続することができ、読み取り動作信号の伝
搬を補償して、信頼性の高いフォトセンサアレイを提供
することができる。
ォトセンサの比較的上層に形成されるトップゲートライ
ンを、複数の配線層（１０１ａ、ＴＧＬｂ）により形成
することができるので、積層構造に伴う段差やフォトリ
ソグラフィー工程におけるパーティクルに起因して、特
定の配線層に断線が生じた場合であっても、断線を生じ
ていない残りの配線層によりトップゲート電極ＴＧ相互
を電気的に接続することができ、読み取り動作信号の伝
搬を補償して、信頼性の高いフォトセンサアレイを提供
することができる。
【０１６４】
【発明の効果】請求項１、６または１２記載の発明によ
れば、単一の半導体層もしくは複数の半導体層に、ソー
ス、ドレイン電極間の励起光が入射され、キャリアが生
成されるキャリア発生領域を複数設けることにより、光
電変換素子の検知可能領域の広がりを、複数のキャリヤ
発生領域毎の検知可能領域を合成した範囲に設定するこ
とができる。
れば、単一の半導体層もしくは複数の半導体層に、ソー
ス、ドレイン電極間の励起光が入射され、キャリアが生
成されるキャリア発生領域を複数設けることにより、光
電変換素子の検知可能領域の広がりを、複数のキャリヤ
発生領域毎の検知可能領域を合成した範囲に設定するこ
とができる。
【０１６５】したがって、ドレイン電流が流れるチャネ
ル領域のＷ／Ｌ比を適切な値に設定して、任意の位置に
配置することができるので、励起光の入射量が微量な場
合であっても、十分ドレイン電流（ソース−ドレイン電
流）を流して良好な受光感度（高いトランジスタ感度）
を実現しつつ、検知可能領域の広がりの特定方向への偏
りを改善して、歪みを抑制した良好な画像情報の読み取
り動作を実現することができる。
ル領域のＷ／Ｌ比を適切な値に設定して、任意の位置に
配置することができるので、励起光の入射量が微量な場
合であっても、十分ドレイン電流（ソース−ドレイン電
流）を流して良好な受光感度（高いトランジスタ感度）
を実現しつつ、検知可能領域の広がりの特定方向への偏
りを改善して、歪みを抑制した良好な画像情報の読み取
り動作を実現することができる。
【０１６６】上記光電変換素子は、複数のキャリア発生
領域が、チャネル領域のチャネル長方向もしくはチャネ
ル幅方向に並んで配置されるものであってもよい。この
ような構成によれば、キャリア発生領域毎の検知可能領
域を合成した範囲をより正方化することができ、受光感
度の分布範囲のバランスを一層改善することができる。
領域が、チャネル領域のチャネル長方向もしくはチャネ
ル幅方向に並んで配置されるものであってもよい。この
ような構成によれば、キャリア発生領域毎の検知可能領
域を合成した範囲をより正方化することができ、受光感
度の分布範囲のバランスを一層改善することができる。
【０１６７】また、上記光電変換素子は、ソース電極
は、互いに接続され、ドレイン電極は、互いに接続され
ているものであってもよく、さらに、ソース電極または
ドレイン電極は、複数のキャリア発生領域のうち、隣接
するキャリア発生領域に設けられたソース電極またはド
レイン電極と共通に形成されているものであってもよ
い。
は、互いに接続され、ドレイン電極は、互いに接続され
ているものであってもよく、さらに、ソース電極または
ドレイン電極は、複数のキャリア発生領域のうち、隣接
するキャリア発生領域に設けられたソース電極またはド
レイン電極と共通に形成されているものであってもよ
い。
【０１６８】このような構成によれば、ソース電極また
はドレイン電極を、各々共通のソースラインまたはドレ
インラインから櫛歯状に突出する形状に形成することが
でき、さらに、隣接するキャリア発生領域に設けられる
ソース電極同士またはドレイン電極同士を共通の電極層
により形成することができるので、複数のキャリア発生
領域または複数の半導体層を、チャネル領域のチャネル
長方向またはチャネル幅方向に配置する場合であって
も、光電変換素子の構成を十分に小型化することができ
る。
はドレイン電極を、各々共通のソースラインまたはドレ
インラインから櫛歯状に突出する形状に形成することが
でき、さらに、隣接するキャリア発生領域に設けられる
ソース電極同士またはドレイン電極同士を共通の電極層
により形成することができるので、複数のキャリア発生
領域または複数の半導体層を、チャネル領域のチャネル
長方向またはチャネル幅方向に配置する場合であって
も、光電変換素子の構成を十分に小型化することができ
る。
【０１６９】また、請求項１７〜１９記載の発明によれ
ば、単一もしくは複数の半導体層が複数のチャネル領域
を有し、複数のチャネル領域を所定の位置に配置するこ
とにより、光電変換素子の検知可能領域の広がりの方向
性をより均一にすることができる。
ば、単一もしくは複数の半導体層が複数のチャネル領域
を有し、複数のチャネル領域を所定の位置に配置するこ
とにより、光電変換素子の検知可能領域の広がりの方向
性をより均一にすることができる。
【０１７０】請求項２０、２７または３５記載の発明に
よれば、基板上に規則的に配置される光電変換素子が、
単一の半導体層もしくは複数の半導体層にキャリア発生
領域を複数設けた構成を有しているので、ドレイン電流
が流れるチャネル領域のＷ／Ｌ比を適切な値に設定し
て、任意の位置に配置することにより、十分ドレイン電
流を流して良好な受光感度を実現しつつ、検知可能領域
の広がりの特定方向への偏りを改善して、歪みを抑制し
た良好な画像情報の読み取り動作を実現することができ
る。
よれば、基板上に規則的に配置される光電変換素子が、
単一の半導体層もしくは複数の半導体層にキャリア発生
領域を複数設けた構成を有しているので、ドレイン電流
が流れるチャネル領域のＷ／Ｌ比を適切な値に設定し
て、任意の位置に配置することにより、十分ドレイン電
流を流して良好な受光感度を実現しつつ、検知可能領域
の広がりの特定方向への偏りを改善して、歪みを抑制し
た良好な画像情報の読み取り動作を実現することができ
る。
【０１７１】上記フォトセンサアレイに適用される光電
変換素子は、複数のキャリア発生領域が、チャネル領域
のチャネル長方向もしくはチャネル幅方向に並んで配置
されるものであってもよい。このような構成によれば、
キャリア発生領域毎の検知可能領域を合成した範囲をよ
り正方化することができ、フォトセンサアレイにおける
受光感度の分布範囲のバランスを一層改善して、歪みを
抑制した良好な画像情報の読み取り動作を実現すること
ができる。
変換素子は、複数のキャリア発生領域が、チャネル領域
のチャネル長方向もしくはチャネル幅方向に並んで配置
されるものであってもよい。このような構成によれば、
キャリア発生領域毎の検知可能領域を合成した範囲をよ
り正方化することができ、フォトセンサアレイにおける
受光感度の分布範囲のバランスを一層改善して、歪みを
抑制した良好な画像情報の読み取り動作を実現すること
ができる。
【０１７２】また、上記フォトセンサアレイに適用され
る光電変換素子は、ソース電極は、互いに接続され、ド
レイン電極は、互いに接続されているものであってもよ
く、さらに、ソース電極またはドレイン電極は、複数の
キャリア発生領域のうち、隣接するキャリア発生領域に
設けられたソース電極またはドレイン電極と共通に形成
されているものであってもよい。
る光電変換素子は、ソース電極は、互いに接続され、ド
レイン電極は、互いに接続されているものであってもよ
く、さらに、ソース電極またはドレイン電極は、複数の
キャリア発生領域のうち、隣接するキャリア発生領域に
設けられたソース電極またはドレイン電極と共通に形成
されているものであってもよい。
【０１７３】このような構成によれば、ソース電極また
はドレイン電極を、各々共通のソースラインまたはドレ
インラインから櫛歯状に突出する形状に形成することが
でき、さらに、隣接するキャリア発生領域に設けられる
ソース電極同士またはドレイン電極同士を共通の電極層
により形成することができるので、複数のキャリア発生
領域または複数の半導体層を、チャネル領域のチャネル
長方向またはチャネル幅方向に配置する場合であって
も、光電変換素子の構成を微細化することができ、フォ
トセンサアレイを十分小型化、あるいは、画像情報の読
取解像度の向上を図ることができる。
はドレイン電極を、各々共通のソースラインまたはドレ
インラインから櫛歯状に突出する形状に形成することが
でき、さらに、隣接するキャリア発生領域に設けられる
ソース電極同士またはドレイン電極同士を共通の電極層
により形成することができるので、複数のキャリア発生
領域または複数の半導体層を、チャネル領域のチャネル
長方向またはチャネル幅方向に配置する場合であって
も、光電変換素子の構成を微細化することができ、フォ
トセンサアレイを十分小型化、あるいは、画像情報の読
取解像度の向上を図ることができる。
【０１７４】また、上記フォトセンサアレイにおいて
は、複数の光電変換素子同士を接続する第１ゲートライ
ンが、励起光に対して透過性を示すとともに、光電変換
素子に対して、それぞれ対称な位置に配置された平行す
る複数の配線層により構成された領域を有するものであ
ってもよい。このような構成によれば、第１ゲートライ
ンが、光電変換素子に対して複数の配線層により対称な
位置関係で配置されているので、各光電変換素子の受光
感度の分布範囲のバランスを均等になるように設定する
ことができるとともに、ゲートラインの配線断面積を実
質的に増大させて配線抵抗を下げて、信号の伝搬遅延を
抑制することができ、良好な画像情報の読み取り動作を
行うことができる。
は、複数の光電変換素子同士を接続する第１ゲートライ
ンが、励起光に対して透過性を示すとともに、光電変換
素子に対して、それぞれ対称な位置に配置された平行す
る複数の配線層により構成された領域を有するものであ
ってもよい。このような構成によれば、第１ゲートライ
ンが、光電変換素子に対して複数の配線層により対称な
位置関係で配置されているので、各光電変換素子の受光
感度の分布範囲のバランスを均等になるように設定する
ことができるとともに、ゲートラインの配線断面積を実
質的に増大させて配線抵抗を下げて、信号の伝搬遅延を
抑制することができ、良好な画像情報の読み取り動作を
行うことができる。
【０１７５】さらに、上記フォトセンサアレイにおい
て、複数の光電変換素子が、デルタ配列されていれば、
２次元的に隣接して配置された光電変換素子間の距離
を、略全周にわたってより均等にすることができるの
で、被写体の載置角度（方向）に応じて異なる受光感度
のバラツキを抑制して、被写体の載置角度に関わらず、
良好な画像情報の読み取り動作を行うことができる。
て、複数の光電変換素子が、デルタ配列されていれば、
２次元的に隣接して配置された光電変換素子間の距離
を、略全周にわたってより均等にすることができるの
で、被写体の載置角度（方向）に応じて異なる受光感度
のバラツキを抑制して、被写体の載置角度に関わらず、
良好な画像情報の読み取り動作を行うことができる。
【０１７６】請求項４２、４３または４４記載の２次元
画像の読取装置によれば、複数のキャリア発生領域を任
意の位置に配置することにより検知可能領域の偏りを改
善した光電変換素子を、第１ゲートドライバ並びに第２
ゲートドライバにより任意に選択し、各光電変換素子に
おいて変位されたドレインラインの電圧をスイッチによ
り読み取ることができるので、高い受光感度を実現しつ
つ、歪みを抑制した良好な２次元画像を読み取ることが
できる。
画像の読取装置によれば、複数のキャリア発生領域を任
意の位置に配置することにより検知可能領域の偏りを改
善した光電変換素子を、第１ゲートドライバ並びに第２
ゲートドライバにより任意に選択し、各光電変換素子に
おいて変位されたドレインラインの電圧をスイッチによ
り読み取ることができるので、高い受光感度を実現しつ
つ、歪みを抑制した良好な２次元画像を読み取ることが
できる。
【図１】本発明に係るダブルゲート型フォトセンサの第
１の実施形態を示す概略構成図である。
１の実施形態を示す概略構成図である。
【図２】第１の実施形態に係るダブルゲート型フォトセ
ンサに適用される半導体層の平面構成を示す概略図であ
る。
ンサに適用される半導体層の平面構成を示す概略図であ
る。
【図３】第１の実施形態に係るダブルゲート型フォトセ
ンサに適用されるブロック絶縁膜の平面構成を示す概略
図である。
ンサに適用されるブロック絶縁膜の平面構成を示す概略
図である。
【図４】第１の実施形態に係るダブルゲート型フォトセ
ンサに適用されるｎ＋シリコン層の平面構成を示す概略
図である。
ンサに適用されるｎ＋シリコン層の平面構成を示す概略
図である。
【図５】第１の実施形態に係るダブルゲート型フォトセ
ンサにおける入射有効領域（キャリヤ発生領域）を示す
概略図である。
ンサにおける入射有効領域（キャリヤ発生領域）を示す
概略図である。
【図６】第１の実施形態に係る本実施形態に係るダブル
ゲート型フォトセンサにおける励起光の検知可能領域の
広がりを示す概略図である。
ゲート型フォトセンサにおける励起光の検知可能領域の
広がりを示す概略図である。
【図７】第１の実施形態に係るダブルゲート型フォトセ
ンサをマトリクス状に配置したフォトセンサアレイの平
面構成図である。
ンサをマトリクス状に配置したフォトセンサアレイの平
面構成図である。
【図８】本発明に係るフォトセンサアレイの配線構造
を、従来構造のダブルゲート型フォトセンサを備えたフ
ォトセンサアレイに適用した構成例を示す平面構成図で
ある。
を、従来構造のダブルゲート型フォトセンサを備えたフ
ォトセンサアレイに適用した構成例を示す平面構成図で
ある。
【図９】本発明に係るフォトセンサアレイを備えたフォ
トセンサシステムの概略構成図である。
トセンサシステムの概略構成図である。
【図１０】図９に示したフォトセンサシステムの駆動制
御方法の一例を示すタイミングチャートである。
御方法の一例を示すタイミングチャートである。
【図１１】本発明に係るダブルゲート型フォトセンサの
動作概念図である。
動作概念図である。
【図１２】本発明に係るフォトセンサシステムの出力電
圧の光応答特性を示す図である。
圧の光応答特性を示す図である。
【図１３】本発明に係るフォトセンサシステムにおける
指の指紋の読取状態を示す要部断面図である。
指の指紋の読取状態を示す要部断面図である。
【図１４】本発明に係るダブルゲート型フォトセンサの
第２の実施形態を示す概略構成図である。
第２の実施形態を示す概略構成図である。
【図１５】本発明に係るダブルゲート型フォトセンサの
第３の実施形態を示す概略構成図である。
第３の実施形態を示す概略構成図である。
【図１６】第３の実施形態に係るダブルゲート型フォト
センサにおける入射有効領域（キャリヤ発生領域）を示
す概略図である。
センサにおける入射有効領域（キャリヤ発生領域）を示
す概略図である。
【図１７】第３の実施形態に係るダブルゲート型フォト
センサにおける励起光の検知可能領域の広がりを示す概
略図である。
センサにおける励起光の検知可能領域の広がりを示す概
略図である。
【図１８】本発明に係るダブルゲート型フォトセンサの
第４の実施形態を示す概略構成図である。
第４の実施形態を示す概略構成図である。
【図１９】本発明に係るダブルゲート型フォトセンサの
第５の実施形態の半導体層を示す平面構成図である。
第５の実施形態の半導体層を示す平面構成図である。
【図２０】本発明に係るダブルゲート型フォトセンサの
第５の実施形態を示す概略断面図である。
第５の実施形態を示す概略断面図である。
【図２１】第５の実施形態に係るダブルゲート型フォト
センサにおける入射有効領域（キャリヤ発生領域）を示
す概略図である。
センサにおける入射有効領域（キャリヤ発生領域）を示
す概略図である。
【図２２】第５の実施形態に係るダブルゲート型フォト
センサにおける励起光の検知可能領域の広がりを示す概
略図である。
センサにおける励起光の検知可能領域の広がりを示す概
略図である。
【図２３】第５の実施形態に係るダブルゲート型フォト
センサをマトリクス状に配置したフォトセンサアレイの
平面構成図である。
センサをマトリクス状に配置したフォトセンサアレイの
平面構成図である。
【図２４】本発明に係るダブルゲート型フォトセンサの
第６の実施形態の半導体層を示す平面構成図である。
第６の実施形態の半導体層を示す平面構成図である。
【図２５】本発明に係るダブルゲート型フォトセンサの
第６の実施形態を示す概略断面図である。
第６の実施形態を示す概略断面図である。
【図２６】本発明に係るダブルゲート型フォトセンサを
デルタ配列構造で配置したフォトセンサアレイの平面構
成図である。
デルタ配列構造で配置したフォトセンサアレイの平面構
成図である。
【図２７】従来技術におけるダブルゲート型フォトセン
サをマトリクス状に配置したフォトセンサアレイの平面
構成図である。
サをマトリクス状に配置したフォトセンサアレイの平面
構成図である。
【図２８】従来技術におけるダブルゲート型フォトセン
サの平面構成および断面構成を示す概略図である。
サの平面構成および断面構成を示す概略図である。
【図２９】従来技術におけるダブルゲート型フォトセン
サにおける入射有効領域（キャリヤ発生領域）を示す概
略図である。
サにおける入射有効領域（キャリヤ発生領域）を示す概
略図である。
【図３０】従来技術におけるダブルゲート型フォトセン
サにおける励起光の検知可能領域の広がりを示す概略図
である。
サにおける励起光の検知可能領域の広がりを示す概略図
である。
ＰＳＡ〜ＰＳＧ、ＰＳ ダブルゲート型フォトセンサ １１、１１Ａ〜１１Ｍ 半導体層 １２ａ〜１２ｄ ソース電極 １３、１３ａ、１３ｂ ドレイン電極 １４ａ〜１４ｅ ブロック絶縁膜 １５ トップゲート絶縁膜 １６ ボトムゲート絶縁膜 １７ａ〜１７ｄ、１８、１８ａ〜１８ｇ ｎ＋シリコ
ン層 １９ 絶縁性基板 ２０ 保護絶縁膜 ＴＧ トップゲート電極 ＢＧ ボトムゲート電極 ＴＧＬａ、ＴＧＬｂ トップゲートライン ＢＧＬ ボトムゲートライン ＳＬ ソースライン ＤＬ ドレインライン １００〜４００ フォトセンサアレイ
ン層 １９ 絶縁性基板 ２０ 保護絶縁膜 ＴＧ トップゲート電極 ＢＧ ボトムゲート電極 ＴＧＬａ、ＴＧＬｂ トップゲートライン ＢＧＬ ボトムゲートライン ＳＬ ソースライン ＤＬ ドレインライン １００〜４００ フォトセンサアレイ
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 4M118 AA01 AA10 AB01 BA05 CA11 CA21 CA24 CA32 FB03 FB09 FB13 FB24 GA02 GA03 GB05 GB08 GB15 5F049 MA13 NA01 NB05 QA09 RA02 SE01 SE09 SE11 UA01 UA11 UA20 5F110 AA30 BB10 CC10 DD01 EE03 EE04 EE06 EE07 EE30 GG02 GG15 GG23 GG28 GG29 HK09 HK25 HM04 NN02 NN24 NN44
Claims (44)
- 【請求項１】 励起光が入射されることにより、キャリ
アを生成する複数のキャリア発生領域を有する単一の半
導体層と、 前記複数のキャリア発生領域の各々に、それぞれ設けら
れたソース、ドレイン電極と、 前記半導体層の上方に設けられた第１ゲート電極と、 前記半導体層の下方に設けられた第２ゲート電極と、 を備えることを特徴とする光電変換素子。 - 【請求項２】 前記単一の半導体層は、前記複数のキャ
リア発生領域で発生されるキャリアに応じてドレイン電
流が流れる複数のチャネル領域を有していることを特徴
とする請求項１記載の光電変換素子。 - 【請求項３】 前記複数のキャリア発生領域は、前記複
数のチャネル領域のチャネル長方向に並んで配置されて
いることを特徴とする請求項２記載の光電変換素子。 - 【請求項４】 前記ソース電極は、互いに接続され、前
記ドレイン電極は、互いに接続されていることを特徴と
する請求項１乃至３のいずれかに記載の光電変換素子。 - 【請求項５】 前記ソース電極または前記ドレイン電極
は、前記複数のキャリア発生領域のうち、隣接する前記
キャリア発生領域に設けられた前記ソース電極または前
記ドレイン電極と共通に形成されていることを特徴とす
る請求項１乃至４のいずれかに記載の光電変換素子。 - 【請求項６】 励起光が入射されることにより、キャリ
アを生成するキャリア発生領域をそれぞれ有する複数の
半導体層と、 前記複数の半導体層の各々に、それぞれ設けられたソー
ス、ドレイン電極と、 前記複数の半導体層の上方に設けられた第１ゲート電極
と、 前記複数の半導体層の下方に設けられた第２ゲート電極
と、 を備えることを特徴とする光電変換素子。 - 【請求項７】 前記複数の半導体層の各々は、前記キャ
リア発生領域で発生されるキャリアに応じてドレイン電
流が流れるチャネル領域を有していることを特徴とする
請求項６記載の光電変換素子。 - 【請求項８】 前記複数の半導体層は、前記チャネル領
域のチャネル長方向に並んで配置されていることを特徴
とする請求項７記載の光電変換素子。 - 【請求項９】 前記複数の半導体層は、前記チャネル領
域のチャネル幅方向に並んで配置されていることを特徴
とする請求項７または８記載の光電変換素子。 - 【請求項１０】 前記ソース電極は、互いに接続され、
前記ドレイン電極は、互いに接続されていることを特徴
とする請求項６乃至９のいずれかに記載の光電変換素
子。 - 【請求項１１】 前記ソース電極または前記ドレイン電
極は、前記複数の半導体層のうち、隣接する前記半導体
層に跨って形成されていることを特徴とする請求項６乃
至１０のいずれかに記載の光電変換素子。 - 【請求項１２】 励起光が入射されることにより、キャ
リアを生成する複数のキャリア発生領域をそれぞれ有す
る複数の半導体層と、 前記複数の半導体層の各々に、それぞれ設けられたソー
ス、ドレイン電極と、 前記複数の半導体層の上方に設けられた第１ゲート電極
と、 前記複数の半導体層の下方に設けられた第２ゲート電極
と、を備えることを特徴とする光電変換素子。 - 【請求項１３】 前記複数の半導体層の各々は、前記複
数のキャリア発生領域で発生されるキャリアに応じてド
レイン電流が流れる複数のチャネル領域を有しているこ
とを特徴とする請求項１２記載の光電変換素子。 - 【請求項１４】 前記複数の半導体層は、前記複数のチ
ャネル領域のチャネル幅方向に並んで配置されているこ
とを特徴とする請求項１３記載の光電変換素子。 - 【請求項１５】 前記ソース電極は、互いに接続され、
前記ドレイン電極は、互いに接続されていることを特徴
とする請求項１２乃至１４のいずれかに記載の光電変換
素子。 - 【請求項１６】 前記ソース電極または前記ドレイン電
極は、前記複数の半導体層のうち、隣接する前記半導体
層に跨って形成されていることを特徴とする請求項１２
乃至１５のいずれかに記載の光電変換素子。 - 【請求項１７】 励起光が入射されることにより、ドレ
イン電流が流れる複数のチャネル領域を有する単一の半
導体層と、 前記複数のチャネル領域の各々に、それぞれ設けられた
ソース、ドレイン電極と、 前記半導体層の上方に設けられた第１ゲート電極と、 前記半導体層の下方に設けられた第２ゲート電極と、を
備えることを特徴とする光電変換素子。 - 【請求項１８】 励起光が入射されることにより、ドレ
イン電流が流れるチャネル領域をそれぞれ有する複数の
半導体層と、 前記複数の半導体層の各々に、それぞれ設けられたソー
ス、ドレイン電極と、 前記複数の半導体層の上方に設けられた第１ゲート電極
と、 前記複数の半導体層の下方に設けられた第２ゲート電極
と、を備えることを特徴とする光電変換素子。 - 【請求項１９】 励起光が入射されることにより、ドレ
イン電流が流れる複数のチャネル領域をそれぞれ有する
複数の半導体層と、 前記複数の半導体層の各々に、それぞれ設けられたソー
ス、ドレイン電極と、 前記複数の半導体層の上方に設けられた第１ゲート電極
と、 前記複数の半導体層の下方に設けられた第２ゲート電極
と、を備えることを特徴とする光電変換素子。 - 【請求項２０】 励起光が入射されることにより、キャ
リアを生成する複数のキャリア発生領域を有する単一の
半導体層と、前記複数のキャリア発生領域の各々に、そ
れぞれ設けられたソース、ドレイン電極と、前記半導体
層の上方に設けられた第１ゲート電極と、前記半導体層
の下方に設けられた第２ゲート電極と、を各々備える複
数の光電変換素子と、 前記複数の光電変換素子の前記第１ゲート電極相互を接
続する第１ゲートラインと、 前記複数の光電変換素子の前記第２ゲート電極相互を接
続する第２ゲートラインと、を有し、 前記複数の光電変換素子が、前記第１ゲートラインおよ
び前記第２ゲートラインを介して、基板上に規則的に配
置されていることを特徴とするフォトセンサアレイ。 - 【請求項２１】 前記単一の半導体層は、前記複数のキ
ャリア発生領域で発生されるキャリアに応じてドレイン
電流が流れる複数のチャネル領域を有していることを特
徴とする請求項２０記載のフォトセンサアレイ。 - 【請求項２２】 前記複数のキャリア発生領域は、前記
複数のチャネル領域のチャネル長方向に並んで配置され
ていることを特徴とする請求項２１記載のフォトセンサ
アレイ。 - 【請求項２３】 前記ソース電極は、互いに接続され、
前記ドレイン電極は、互いに接続されていることを特徴
とする請求項２０乃至２２のいずれかに記載のフォトセ
ンサアレイ。 - 【請求項２４】 前記ソース電極または前記ドレイン電
極は、前記複数のキャリア発生領域のうち、隣接する前
記キャリア発生領域に設けられた前記ソース電極または
前記ドレイン電極と共通に形成されていることを特徴と
する請求項２０乃至２３のいずれかに記載のフォトセン
サアレイ。 - 【請求項２５】 前記第１ゲートラインは、前記励起光
に対して透過性を示すとともに、前記複数の光電変換素
子に対して、それぞれ対称な位置に配置された平行する
複数の配線層により構成された領域を有することを特徴
とする請求項２０乃至２４のいずれかに記載のフォトセ
ンサアレイ。 - 【請求項２６】 前記複数の光電変換素子は、デルタ配
列されていることを特徴とする請求項２０乃至２５のい
ずれかに記載のフォトセンサアレイ。 - 【請求項２７】 励起光が入射されることにより、キャ
リアを生成するキャリア発生領域をそれぞれ有する複数
の半導体層と、前記複数の半導体層の各々に、それぞれ
設けられたソース、ドレイン電極と、前記複数の半導体
層の上方に設けられた第１ゲート電極と、前記複数の半
導体層の下方に設けられた第２ゲート電極と、を各々備
える複数の光電変換素子と、 前記複数の光電変換素子の前記第１ゲート電極相互を接
続する第１ゲートラインと、 前記複数の光電変換素子の前記第２ゲート電極相互を接
続する第２ゲートラインと、を有し、 前記複数の光電変換素子が、前記第１ゲートラインおよ
び前記第２ゲートラインを介して、基板上に規則的に配
置されていることを特徴とするフォトセンサアレイ。 - 【請求項２８】 前記複数の半導体層の各々は、前記キ
ャリア発生領域で発生されるキャリアに応じてドレイン
電流が流れるチャネル領域を有していることを特徴とす
る請求項２７記載のフォトセンサアレイ。 - 【請求項２９】 前記複数の半導体層は、前記チャネル
領域のチャネル長方向に並んで配置されていることを特
徴とする請求項２８記載のフォトセンサアレイ。 - 【請求項３０】 前記複数の半導体層は、前記チャネル
領域のチャネル幅方向に並んで配置されていることを特
徴とする請求項２８または２９記載のフォトセンサアレ
イ。 - 【請求項３１】 前記ソース電極は、互いに接続され、
前記ドレイン電極は、互いに接続されていることを特徴
とする請求項２７乃至３０のいずれかに記載のフォトセ
ンサアレイ。 - 【請求項３２】 前記ソース電極または前記ドレイン電
極は、前記複数の半導体層のうち、隣接する前記半導体
層に跨って形成されていることを特徴とする請求項２７
乃至３１のいずれかに記載のフォトセンサアレイ。 - 【請求項３３】 前記第１ゲートラインは、前記励起光
に対して透過性を示すとともに、前記複数の光電変換素
子に対して、それぞれ対称な位置に配置された平行する
複数の配線層により構成された領域を有することを特徴
とする請求項２７乃至３２のいずれかに記載のフォトセ
ンサアレイ。 - 【請求項３４】 前記複数の光電変換素子は、デルタ配
列されていることを特徴とする請求項２７乃至３３のい
ずれかに記載のフォトセンサアレイ。 - 【請求項３５】 励起光が入射されることにより、キャ
リアを生成する複数のキャリア発生領域をそれぞれ有す
る複数の半導体層と、前記複数の半導体層の各々に、そ
れぞれ設けられたソース、ドレイン電極と、前記複数の
半導体層の上方に設けられた第１ゲート電極と、前記複
数の半導体層の下方に設けられた第２ゲート電極と、を
各々備える複数の光電変換素子と、 前記複数の光電変換素子の前記第１ゲート電極相互を接
続する第１ゲートラインと、 前記複数の光電変換素子の前記第２ゲート電極相互を接
続する第２ゲートラインと、を有し、 前記複数の光電変換素子が、前記第１ゲートラインおよ
び前記第２ゲートラインを介して、基板上に規則的に配
置されていることを特徴とするフォトセンサアレイ。 - 【請求項３６】 前記複数の半導体層の各々は、前記
複数のキャリア発生領域で発生されるキャリアに応じて
ドレイン電流が流れる複数のチャネル領域を有している
ことを特徴とする請求項３５記載のフォトセンサアレ
イ。 - 【請求項３７】 前記複数の半導体層は、前記複数のチ
ャネル領域のチャネル幅方向に並んで配置されているこ
とを特徴とする請求項３６記載のフォトセンサアレイ。 - 【請求項３８】 前記ソース電極は、互いに接続され、
前記ドレイン電極は、互いに接続されていることを特徴
とする請求項３５乃至３７のいずれかに記載のフォトセ
ンサアレイ。 - 【請求項３９】 前記ソース電極または前記ドレイン電
極は、前記複数の半導体層のうち、隣接する前記半導体
層に跨って形成されていることを特徴とする請求項３５
乃至３８のいずれかに記載のフォトセンサアレイ。 - 【請求項４０】 前記第１ゲートラインは、前記励起光
に対して透過性を示すとともに、前記複数の光電変換素
子に対して、それぞれ対称な位置に配置された平行する
複数の配線層により構成された領域を有することを特徴
とする請求項３５乃至３９のいずれかに記載のフォトセ
ンサアレイ。 - 【請求項４１】 前記複数の光電変換素子は、デルタ配
列されていることを特徴とする請求項３５乃至４０のい
ずれかに記載のフォトセンサアレイ。 - 【請求項４２】 励起光が入射されることにより、キャ
リアを生成する複数のキャリア発生領域を有する単一の
半導体層と、前記複数のキャリア発生領域の各々に、そ
れぞれ設けられたソース、ドレイン電極と、前記半導体
層の上方に設けられた第１ゲート電極と、前記半導体層
の下方に設けられた第２ゲート電極と、を各々備える複
数の光電変換素子と、 前記複数の光電変換素子の前記第１ゲート電極相互を接
続する第１ゲートラインと、 前記複数の光電変換素子の前記第２ゲート電極相互を接
続する第２ゲートラインと、 前記複数の光電変換素子の前記ドレイン電極相互を接続
するドレインラインと、 前記第１ゲートラインに接続された第１ゲートドライバ
と、 前記第２ゲートラインに接続された第２ゲートドライバ
と、 前記ドレインラインに接続され、前記光電変換素子への
励起光の入射に応じて変位される電圧を読み取るスイッ
チと、 を有することを特徴とする２次元画像の読取装置。 - 【請求項４３】 励起光が入射されることにより、キャ
リアを生成するキャリア発生領域をそれぞれ有する複数
の半導体層と、前記複数の半導体層の各々に、それぞれ
設けられたソース、ドレイン電極と、前記複数の半導体
層の上方に設けられた第１ゲート電極と、前記複数の半
導体層の下方に設けられた第２ゲート電極と、を各々備
える複数の光電変換素子と、 前記複数の光電変換素子の前記第１ゲート電極相互を接
続する第１ゲートラインと、 前記複数の光電変換素子の前記第２ゲート電極相互を接
続する第２ゲートラインと、 前記複数の光電変換素子の前記ドレイン電極相互を接続
するドレインラインと、 前記第１ゲートラインに接続された第１ゲートドライバ
と、 前記第２ゲートラインに接続された第２ゲートドライバ
と、 前記ドレインラインに接続され、前記光電変換素子への
励起光の入射に応じて変位される電圧を読み取るスイッ
チと、 を有することを特徴とする２次元画像の読取装置。 - 【請求項４４】 励起光が入射されることにより、キャ
リアを生成する複数のキャリア発生領域をそれぞれ有す
る複数の半導体層と、前記複数の半導体層の各々に、そ
れぞれ設けられたソース、ドレイン電極と、前記複数の
半導体層の上方に設けられた第１ゲート電極と、前記複
数の半導体層の下方に設けられた第２ゲート電極と、を
各々備える複数の光電変換素子と、 前記複数の光電変換素子の前記第１ゲート電極相互を接
続する第１ゲートラインと、 前記複数の光電変換素子の前記第２ゲート電極相互を接
続する第２ゲートラインと、 前記複数の光電変換素子の前記ドレイン電極相互を接続
するドレインラインと、 前記第１ゲートラインに接続された第１ゲートドライバ
と、 前記第２ゲートラインに接続された第２ゲートドライバ
と、 前記ドレインラインに接続され、前記光電変換素子への
励起光の入射に応じて変位される電圧を読み取るスイッ
チと、 を有することを特徴とする２次元画像の読取装置。
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| EP00948313A EP1118126B1 (en) | 1999-08-02 | 2000-07-28 | Photosensor and photosensor system |
| AU61828/00A AU756447B2 (en) | 1999-08-02 | 2000-07-28 | Photosensor and photosensor system |
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-
2000
- 2000-05-31 JP JP2000163303A patent/JP3674942B2/ja not_active Expired - Fee Related
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