JP2006114596A - フォトセンサ及びその製造方法 - Google Patents

Abstract

【課題】 センサアレイに配置された各フォトセンサの形成領域に設けられる不透明層の面積を縮小して、センサアレイの開口率を向上させることができる素子構造を有するフォトセンサ及びその製造方法を提供する。
【解決手段】 ダブルゲート型フォトセンサＰＳａの平面構造は、単一の半導体層１１Ｗに２箇所の入射有効領域が設定されるように、該半導体層１１Ｗのｘ方向の両端部にドレイン電極１２Ｌ、１２Ｒ、及び、ソース電極１３が形成され、該ドレイン電極１２Ｌ、１２Ｒ及びソース電極１３の各々に対して一体的に、ｙ方向に延在するドレインラインＬdl、Ｌdr及びソースラインＬｓが個別に形成された構成を有し、少なくともドレイン電極１２Ｌ、１２Ｒ及びソース電極１３の平面形状のｙ方向の両端部と、半導体層１１Ｗのｙ方向の両端部が、相互に平面的な位置が整合するように配置されている。
【選択図】 図１

Description

本発明は、フォトセンサ及びその製造方法に関し、特に、ダブルゲート構造を有する薄膜トランジスタからなるフォトセンサ、及び、その製造方法に関する。

従来、印刷物や写真、指紋等の被写体画像を読み取る画像読取装置として、例えば、ＣＣＤ（Charge Coupled Device）等の光電変換素子（フォトセンサ）をライン状又はマトリクス状に配列したフォトセンサアレイを備え、該フォトセンサアレイ上の検知面に載置された被写体に対して、照射光を照射し、その反射光を各フォトセンサにより読み取り電気信号に変換することにより、被写体画像を読み取る構造が知られている。

ここで、ＣＣＤは、周知の通り、各フォトセンサの受光部に照射された光量に対応して発生する電子−正孔対の量（電荷量）を、水平走査回路及び垂直走査回路を用いて検出し、照射光の輝度を検知するものであり、デジタルビデオカメラや複写機等、様々な撮像装置や画像読取装置に適用されている。このようなＣＣＤを用いた画像読取装置においては、走査された各フォトセンサを選択状態にするための選択トランジスタを、各フォトセンサごとに個別に設ける必要があるため、検出精度の向上等に伴って検出画素（読取画素）数を増加させると、装置規模が大型化するという問題を有している。

そこで、近年、このような問題を解決するためのフォトセンサの構成として、例えば、特許文献１等に記載されているように、ダブルゲート型の薄膜トランジスタ構造を有し、フォトセンサ自体にフォトセンス機能と選択トランジスタ機能とを持たせた、いわゆる、ダブルゲート型フォトセンサが開発され、システムの小型化、及び、読取画素の高密度化を図る試みがなされている。

ここで、ダブルゲート型フォトセンサの基本構造について、図面を参照して簡単に説明する。
図８は、ダブルゲート型フォトセンサの一例を示す概略構成図であり、図８（ａ）は、ダブルゲート型フォトセンサの断面構造を示す概略図であり、図８（ｂ）は、ダブルゲート型フォトセンサの平面構造を示す概略図である。ここで、図８（ｂ）においては、平面的に重なる層を明瞭にするため、便宜的にハッチングを施した。また、図９は、ダブルゲート型フォトセンサが配列されたセンサアレイを、画像読取装置（例えば、指紋読取装置）に適用した場合の動作概念を示す概略図である。

図８（ａ）、（ｂ）に示すように、ダブルゲート型フォトセンサＰＳｗは、概略、励起光（ここでは、可視光）が入射されると、電子−正孔対が生成されるアモルファスシリコン等の半導体層（チャネル領域）１１と、該半導体層１１の両端に、各々ｎ^＋シリコンからなる不純物層（オーミックコンタクト層）１７、１８を介して形成され、クロム、クロム合金、アルミニウム、アルミニウム合金等から選択された導電性材料からなり、可視光に対して不透明なドレイン電極１２及びソース電極１３と、半導体層１１の上方（図面上方）にブロック絶縁膜（チャネル保護膜）１４及び上部ゲート絶縁膜１５を介して形成され、酸化スズ膜やＩＴＯ膜（インジウム−スズ酸化膜）等の透明電極層からなり、可視光に対して透過性を示すトップゲート電極ＴＧｘ（第１のゲート電極）と、半導体層１１の下方（図面下方）に下部ゲート絶縁膜１６を介して形成され、クロム、クロム合金、アルミニウム、アルミニウム合金等から選択された導電性材料からなり、可視光に対して不透明なボトムゲート電極ＢＧｘ（第２のゲート電極）と、を有して構成されている。

そして、このような構成を有するダブルゲート型フォトセンサＰＳｗは、図８（ａ）に示すように、ガラス基板等の透明な絶縁性基板ＳＵＢ上に形成されている。また、ダブルゲート型フォトセンサＰＳｗを含む絶縁性基板ＳＵＢの一面側全体には保護絶縁膜（パッシベーション膜）１９が被覆形成されている。

このようなダブルゲート型フォトセンサＰＳｗの平面構造は、例えば、図８（ｂ）に示すように、半導体層１１の下層に形成されるボトムゲート電極ＢＧｘ、及び、半導体層１１の上層に形成されるトップゲート電極ＴＧｘの各々に一体的に、ｘ方向（図面左右方向）に延在するボトムゲートラインＬbg、及び、トップゲートラインＬtgが形成された構成を有している。また、半導体層１１の両端部に、対向して形成されたドレイン電極１２及びソース電極１３の各々に一体的に、ｙ方向（図面上下方向）に延在するドレインラインＬｄ及びソースラインＬｓが形成された構成を有している。
そして、このような構成を有する複数のダブルゲート型フォトセンサＰＳｗを、上記絶縁性基板ＳＵＢ上に２次元配列（例えば、マトリクス状に配列）することによりセンサアレイが構成される。

なお、図８（ａ）において、トップゲート絶縁膜１５、ブロック絶縁膜１４、ボトムゲート絶縁膜１６を構成する絶縁膜、及び、トップゲート電極ＴＧｘ上に設けられる保護絶縁膜１９は、いずれも半導体層１１を励起する可視光に対して高い透過率を有する材質、例えば、窒化シリコンや酸化シリコン等により構成されていることにより、図９に示すように、センサアレイ１００（絶縁性基板ＳＵＢ）の背面側（図面下方側）に設けられた光源ＢＬからの光Ｌａを図面上方に透過させるとともに、保護絶縁膜１９の上面に設けられた検知面ＤＴＣに載置された被写体ＦＧに反射して、図面上方側から各ダブルゲート型フォトセンサＰＳｗの半導体層１１に入射する光Ｌｂのみを検知する構造を有している。

次いで、上述したダブルゲート型フォトセンサにおける基本的な駆動制御動作について簡単に説明する。
図１０は、上述したダブルゲート型フォトセンサにおける基本的な駆動制御方法を示すタイミングチャートである。ここでは、上述したダブルゲート型フォトセンサ（センサアレイ）の動作概念（図９）を適宜参照しながら説明する。

上述したフォトセンサの基本的な駆動制御方法は、図１０に示すように、所定の処理動作期間（１処理サイクル）に、リセット期間Ｔrst、電荷蓄積期間Ｔａ、プリチャージ期間Ｔprch及び読み出し期間Ｔreadを設定することにより実現される。
まず、リセット期間Ｔrstにおいては、図１０に示すように、ダブルゲート型フォトセンサＰＳｗのトップゲート端子ＴＧ（トップゲート電極ＴＧｘ）にリセットパルスとして、ハイレベル（例えば、＋１５Ｖ）のトップゲートパルスφＴを印加して、半導体層１１に蓄積されているキャリヤ（ここでは、正孔）を放出するリセット動作（初期化動作）を実行する。

次いで、電荷蓄積期間Ｔａにおいては、トップゲート端子ＴＧにバイアス電圧として、ローレベル（例えば、＝−１５Ｖ）のトップゲートパルスφＴを印加することにより、上記リセット動作を終了し、電荷蓄積動作（キャリヤ蓄積動作）をスタートする。
ここで、電荷蓄積期間Ｔａにおいては、図９に示したように、絶縁性基板ＳＵＢの下方に設けられた光源（バックライト）ＢＬから、検知面ＤＴＣに密着して載置された被写体ＦＧに対して光Ｌａが照射され、その反射光Ｌｂが透明電極層からなるトップゲート電極ＴＧｘを通過して半導体層１１に入射する。これにより、電荷蓄積期間Ｔａ中に半導体層１１に入射した光量に応じて、半導体層１１の入射有効領域（キャリヤ発生領域）で電子−正孔対が生成され、半導体層１１とブロック絶縁膜１４との界面近傍（チャネル領域周辺）に正孔が蓄積される。

そして、プリチャージ期間Ｔprchにおいては、上記電荷蓄積期間Ｔａに並行して、プリチャージ制御信号φｐｇに基づいて、ドレイン端子Ｓ（ドレイン電極１２）にハイレベルのプリチャージ電圧Ｖpgを印加して、ドレイン電極１２に電荷を保持させるプリチャージ動作を実行する。

次いで、読み出し期間Ｔreadにおいては、上記プリチャージ期間Ｔprchを経過した後、ボトムゲート端子ＢＧ（ボトムゲート電極ＢＧｘ）に読み出しパルスとして、ハイレベル（例えば、＋１０Ｖ）のボトムゲートパルスφＢを印加することにより、電荷蓄積期間Ｔａにチャネル領域に蓄積されたキャリヤ（正孔）に応じたドレイン電圧ＶＤ（読み出し電圧Ｖrd）を読み出す読み出し動作が実行される。

ここで、読み出しパルス（ボトムゲートパルスφＢ）の印加期間（読み出し期間）におけるドレイン電圧ＶＤ（読み出し電圧Ｖrd）の変化傾向は、電荷蓄積期間Ｔａに蓄積されたキャリヤが多い場合（明状態）には急峻に低下する傾向を示し、一方、蓄積されたキャリヤが少ない場合（暗状態）には緩やかに低下する傾向を示すので、例えば、読み出し期間Ｔreadの開始から所定の時間経過後のドレイン電圧ＶＤ（読み出し電圧Ｖrd）を検出することにより、ダブルゲート型フォトセンサＰＳｗに入射した光の量、すなわち、被写体の明暗パターンに対応した明度データ（明暗情報）を検出することができる。

そして、このような一連の明度データ検出動作を１サイクルとして、例えば、センサアレイ１１０に配列された各行、各列のダブルゲート型フォトセンサＰＳｗに対して、同等の動作処理を繰り返し実行することにより、センサアレイ１００上の検知面ＤＴＣに載置された被写体の２次元画像を明度データとして読み取る画像読取動作を実現することができる。

ところで、上述したような構成を有するダブルゲート型フォトセンサＰＳｗにおいて、被写体画像の読取時に所定の受光感度が得られる領域（検知領域の広がり）は、図８（ｂ）に示した平面構造において、不透明なドレイン電極１２とソース電極１３との間に露出する半導体層１１（入射有効領域）の形状、すなわち、実質的に半導体層１１に形成されるチャネル領域の長さ（チャネル長Ｌ）及び幅（チャネル幅Ｗ）に依存する。一方、ダブルゲート型フォトセンサＰＳｗに入射する光の量に応じて流れるドレイン電流Ｉdsは、半導体層１１に形成されるチャネル領域の長さ（チャネル長Ｌ）及び幅（チャネル幅Ｗ）の比（Ｗ／Ｌ）に依存する。すなわち、ダブルゲート型フォトセンサにおける受光感度（ドレイン電流Ｉds）及び検知領域の広がりのいずれもが、入射有効領域の形状を規定するチャネル領域の長さ（チャネル長Ｌ）及び幅（チャネル幅Ｗ）に依存している。

ここで、一定の光量に対する受光感度を向上させるために、チャネル長とチャネル幅の比Ｗ／Ｌを大きく設定すると、入射有効領域の形状は、必然的にチャネル幅Ｗが大きく、また、チャネル長Ｌが小さい縦長の長方形形状になるため、図１１に示すように、検知領域ＡＲａの広がりもｙ方向（図面上下方向）に細長い長方形形状となり、このような検知領域ＡＲａのｘ、ｙ方向における偏りに起因して、ｘ方向とｙ方向で受光感度が異なり、それにより被写体画像にひずみが生じることがあるという問題を有していた。なお、図１１は、図８（ｂ）に示した平面構造を有するダブルゲート型フォトセンサにおける検知領域の広がりを示す概念図である。ここでは、検知領域の広がりを明確にするため、便宜的にハッチングを施した。

このような問題を解決するために、例えば、特許文献１等に、図１２（ａ）、（ｂ）に示すように、ドレイン電極及びソース電極を、ドレインラインＬｄ及びソースラインＬｓから各々櫛歯状に突出させて、半導体層１１上に交互に配置することにより、入射有効領域を分割して（チャネル長Ｌ１とチャネル幅Ｗからなる領域と、チャネル長Ｌ２とチャネル幅Ｗからなる領域）、入射有効領域を短手方向（図面ｙ方向）に複数配置するようにした構成が記載されている。

これによれば、図１３に示すように、検知領域ＡＲｂの広がりが、各入射有効領域の重なりにより規定され、略正方形に近似する形状（検知領域の偏りが抑制された形状）に設定することができるので、各入射有効領域におけるチャネル長とチャネル幅の比Ｗ／Ｌを大きく設定して受光感度を向上させつつ、略全周からの光を良好に受光して、ひずみが抑制された良好な被写体画像を取得することができる。なお、図１２は、検知領域の偏りを抑制するためのダブルゲート型フォトセンサの平面構造を示す概念図であり、図１３は、図１２（ａ）に示した平面構造を有するダブルゲート型フォトセンサにおける検知領域の広がりを示す概念図である。ここでは、図１１と同様に、検知領域の広がりを明確にするため、便宜的にハッチングを施した。

特開２００１−３３２７１６号公報 （第５頁〜第７頁、第１０頁〜第１２頁、図１〜図６、図１２〜図１５）

しかしながら、上述したようなダブルゲート型フォトセンサ（又は、ダブルゲート型フォトセンサを２次元配列したセンサアレイ）においては、以下に示すような課題を有していた。
すなわち、図１２（ａ）に示したような平面構造を有するダブルゲート型フォトセンサにおいては、光の入射有効領域を分割して配置することにより、受光感度を向上させつつ、検知領域の偏りを抑制することはできるものの、各ダブルゲート型フォトセンサ間の間隔（換言すれば、各素子形成領域の面積）を一定とした場合、図８（ｂ）に示した平面構造を有するダブルゲート型フォトセンサに比較して、不透明なボトムゲート電極の面積が広くなることにより、光源からの光が遮断されて、光が透過する面積の比率（すなわち、開口率）が低下するという問題を有していた。

これは、図１２（ａ）に示したような、櫛歯状に突出したドレイン電極及びソース電極を、交互に配置した平面構造においては、ドレイン電極１２及びソース電極１３を形成する際に、当該ドレイン電極１２及びソース電極１３の先端部（突出端部）と、対向するソースラインＬｄ及びドレインラインＬｓとの間や、下層に設けられるブロック絶縁膜（チャネル保護膜）１４Ｕ、１４Ｄや半導体層１１との間で、ある程度のエッチングマージンを必要とするため、図１４（ａ）に示すように、突出したドレイン電極１２及びソース電極１３の先端部（具体的には、下層に形成されるｎ^＋不純物層１７Ｕ、１７Ｄ、１８）と、ブロック絶縁膜１４Ｕ、１４Ｄの端部がｘ方向に必然的にずれる（一致しない）ことになり、図１４（ｂ）に示すように、不純物層１７Ｕ、１７Ｄ、１８とブロック絶縁膜１４Ｕ、１４Ｄの形状により規定される半導体層１１の形状が、ブロック絶縁膜１４Ｕ、１４Ｄに対応する領域でｘ方向に突出した特異な形状を有することになる。

そのため、所定の受光感度及び検知領域を実現するためには、ドレイン電極及びドレインラインとソース電極及びソースラインの配置間隔や、ブロック絶縁膜や半導体層１１の平面形状の大きさを大きく設定する必要があり、これに伴って、図１４（ｂ）に示すように、半導体層１１の形状に対応して形成される不透明なボトムゲート電極ＢＧｘの面積が相対的に大きく（広く）なることに起因している。なお、図１４は、従来技術におけるダブルゲート型フォトセンサの半導体層とボトムゲート電極との平面形状の比較を説明するための図である。
これにより、十分な光量の光が被写体に照射されないことになって、被写体画像が不鮮明になるという問題を有していた。また、このような問題を解決するために光源の発光輝度を高くすると、画像読取装置の消費電力が増大するという問題を有していた。

そこで、本発明は、上記問題点に鑑み、センサアレイに配置された各フォトセンサの形成領域に設けられる不透明層の面積を縮小して、センサアレイの開口率を向上させることができる素子構造を有するフォトセンサ及びその製造方法を提供することを目的とする。

請求項１記載の発明は、半導体層の上方に第１のゲート電極が設けられ、下方に第２のゲート電極が設けられ、前記半導体層の両端部にドレイン電極及びソース電極が対向して設けられた、ダブルゲート型の薄膜トランジスタ構造を有するフォトセンサにおいて、前記フォトセンサは、前記ドレイン電極及び前記ソース電極間の前記半導体層に形成される、光の入射有効領域と、特定方向に相互に並行して延在するように配設されたドレインライン及びソースラインと、を備え、前記ドレイン電極及び前記ソース電極は、前記ドレインライン及び前記ソースラインに沿って一体的に形成され、前記入射有効領域の各々は長方形形状を有し、該長方形形状の長手方向に前記ドレインライン及び前記ソースラインが延在するように配設されていることを特徴とする。

請求項２記載の発明は、請求項１記載のフォトセンサにおいて、前記フォトセンサは、前記ドレイン電極及び前記ソース電極間の前記半導体層上に形成されたチャネル保護膜を備えることを特徴とする。
請求項３記載の発明は、請求項２記載のフォトセンサ。において、前記チャネル保護膜は、矩形形状を有し、少なくとも該矩形形状の一方向の長さが前記ドレイン電極及び前記ソース電極の幅と同一になるように設定されていることを特徴とする。

請求項４記載の発明は、請求項１乃至３のいずれかに記載のフォトセンサにおいて、前記半導体層は、矩形形状を有し、少なくとも該矩形形状の一方向の長さが前記ドレイン電極及び前記ソース電極の幅と同一になるように設定されていることを特徴とする。
請求項５記載の発明は、請求項１記載のフォトセンサにおいて、前記入射有効領域の前記長方形形状の短手方向に前記入射有効領域が複数配置されていることを特徴とする。
請求項６記載の発明は、請求項５記載のフォトセンサにおいて、前記フォトセンサは、単一の前記半導体層に、前記入射有効領域が複数形成されることを特徴とする。

請求項７記載の発明は、請求項１乃至６のいずれかに記載のフォトセンサにおいて、前記ドレイン電極及び前記ソース電極は、少なくともいずれか一方が複数設けられて、前記入射有効領域の前記長方形形状の短手方向に交互に配置され、前記ドレインライン及び前記ソースラインは、前記ドレイン電極及び前記ソース電極ごとに個別に設けられて、相互に並行して配設されていることを特徴とする。

請求項８記載の発明は、半導体層の上方に第１のゲート電極が設けられ、下方に第２のゲート電極が設けられ、前記半導体層の両端部にドレイン電極及びソース電極が対向して設けられた、ダブルゲート型の薄膜トランジスタ構造を有するフォトセンサの製造方法において、透明な絶縁性基板上に、前記第２のゲート電極を形成する工程と、前記第２のゲート電極を含む前記絶縁性基板上に、第１のゲート絶縁膜を介して、半導体薄膜及び絶縁薄膜を順次積層形成する工程と、前記絶縁薄膜をパターニングして、前記第２のゲート電極の形成領域に対応する領域に、チャネル保護膜を形成する工程と、前記半導体薄膜及び前記チャネル保護膜を含む前記絶縁性基板上に、不純物半導体層及び金属層を順次積層形成する工程と、少なくとも前記金属層及び前記不純物半導体層を一括してパターニングして、前記第２のゲート電極の形成領域に対応する領域に、下層に前記不純物半導体層が形成され、相互に離間して配置された前記ドレイン電極及び前記ソース電極を形成する工程と、前記ドレイン電極及び前記ソース電極、前記チャネル保護膜の平面形状に基づいて、前記半導体薄膜をパターニングして、前記第２のゲート電極の形成領域に対応する領域に、少なくとも前記ドレイン電極及び前記ソース電極により規定されるゲート幅と同一のパターン幅を有する矩形状の前記半導体層を形成する工程と、前記ドレイン電極及び前記ソース電極、前記チャネル保護膜、前記第２のゲート電極を含む前記絶縁性基板上に、第２のゲート絶縁膜を介して、前記半導体層に対応する領域に、前記第１のゲート電極を形成する工程と、を含むことを特徴とする。

請求項９記載の発明は、請求項８記載のフォトセンサの製造方法において、前記半導体層を形成する工程は、前記ドレイン電極及び前記ソース電極を形成する工程において、前記金属層及び前記不純物半導体層とともに、前記半導体薄膜を一括してパターニングすることにより同時に実行されることを特徴とする。
請求項１０記載の発明は、請求項８又は９記載のフォトセンサの製造方法において、前記第２のゲート電極の平面形状は、前記半導体層と略同等の平面形状寸法を有していることを特徴とする。

本発明に係るフォトセンサ及びその製造方法によれば、半導体層の上方に第１のゲート電極（トップゲート電極）が設けられ、下方に第２のゲート電極（ボトムゲート電極）が設けられ、半導体層の両端部にドレイン電極及びソース電極が対向して設けられた、ダブルゲート型フォトセンサにおいて、半導体層に形成される光の入射有効領域が、長方形形状を有し、該長方形形状の長手方向にドレインライン及びソースラインが延在するように配設されるとともに、半導体層の平面形状寸法（幅寸法）が、ドレイン電極及びソース電極の端部の形状により規定されるゲート幅と同一になるように設定されていることにより、該半導体層と、ドレイン電極及びソース電極、並びに、チャネル保護膜（ブロック絶縁膜）との間のエッチングマージンを必要としなくなるので、半導体層の平面形状を長方形形状（矩形状）に設定することができる。

これにより、半導体層の平面形状に対応して形成される不透明な第２のゲート電極（ボトムゲート電極）の形状を、該半導体層の形状により近似させて、その面積を極力小さくすることができるので、所定の素子形成領域に占める不透明な層の面積割合を低くして、開口率を向上させることができる。

ここで、上記半導体層に形成される入射有効領域は、単一の半導体層に、入射有効領域の長方形形状の短手方向に複数配置されるものであってもよい。これによれば、当該フォトセンサにおける検知領域の広がりが略正方形に近似する形状（検知領域の偏りが抑制された形状）に設定することができ、略全周からの光を良好に受光して、ひずみが抑制された良好な被写体画像を取得することができるとともに、各入射有効領域におけるチャネル長とチャネル幅の比Ｗ／Ｌを大きく設定して受光感度を向上させることができる。

以下、本発明に係るフォトセンサ及びその製造方法について、実施の形態を示して詳しく説明する。
＜第１の実施形態＞
まず、本発明に係るフォトセンサの素子構造について説明する。
図１は、本発明に係るフォトセンサの素子構造の第１の実施形態を示す概略構成図である。ここで、従来技術に示したダブルゲート型フォトセンサと同等の構成については、同等の符号を付して説明する。

図１（ａ）、（ｂ）に示すように、本実施形態に係るダブルゲート型フォトセンサＰＳａは、概略、励起光（可視光）が入射されると、電子−正孔対が生成されるチャネル領域が複数（ここでは、２箇所）形成される、アモルファスシリコン等の単一の半導体層１１Ｗと、該半導体層１１Ｗの両端部上に、各々ｎ^＋シリコンからなる不純物層（オーミックコンタクト層）１７Ｌ、１７Ｒを介して形成され、クロム、クロム合金、アルミニウム、アルミニウム合金等から選択された導電性材料からなり、可視光に対して不透明なドレイン電極１２Ｌ、１２Ｒと、ドレイン電極１２Ｌ、１２Ｒ間の半導体層１１Ｗの略中央部上に、ｎ^＋シリコンからなる不純物層１８を介して形成され、クロム、クロム合金、アルミニウム、アルミニウム合金等から選択された導電性材料からなり、可視光に対して不透明なソース電極１３と、ドレイン電極１２Ｌとソース電極１３間、及び、ソース電極１３とドレイン電極１２Ｒ間の半導体層１１Ｗ上に個別に形成されたブロック絶縁膜（チャネル保護膜）１４Ｌ、１４Ｒと、ドレイン電極１２Ｌ、１２Ｒ及びソース電極１３、ブロック絶縁膜１４Ｌ、１４Ｒを含む領域の上方に、上部ゲート絶縁膜１５を介して形成され、酸化スズ膜やＩＴＯ膜（インジウム−スズ酸化膜）等の透明電極層からなり、可視光に対して透過性を示す単一のトップゲート電極（第１のゲート電極）ＴＧｘと、半導体層１１Ｗの下方に下部ゲート絶縁膜１６を介して形成され、クロム、クロム合金、アルミニウム、アルミニウム合金等から選択された導電性材料からなり、可視光に対して不透明なボトムゲート電極（第２のゲート電極）ＢＧｘと、を有して構成されている。

このような素子構造を有するダブルゲート型フォトセンサＰＳａは、図１（ｂ）に示すように、ガラス基板等の透明な絶縁性基板ＳＵＢ上に形成され、ダブルゲート型フォトセンサＰＳａを含む絶縁性基板ＳＵＢの一面側全体には保護絶縁膜１９が被覆形成されている。このようなダブルゲート型フォトセンサＰＳａを、上記絶縁性基板ＳＵＢ上に、２次元配列（例えば、マトリクス状に配列）することによりセンサアレイが構成される。

そして、本実施形態に係るダブルゲート型フォトセンサＰＳａの平面構造は、図１（ａ）に示すように、半導体層１１Ｗの下層に形成されるボトムゲート電極ＢＧｘ、及び、半導体層１１Ｗの上層に形成されるトップゲート電極ＴＧｘの各々に対して一体的に、ｘ方向（図面左右方向）に延在するボトムゲートラインＬbg及びトップゲートラインＬtgが形成された構成を有している。

また、単一の半導体層１１Ｗに複数（例えば、２箇所）の入射有効領域が設定されるように、該半導体層１１Ｗのｘ方向の両端部に不純物層１７Ｌ及びドレイン電極１２Ｌ、不純物層１７Ｒ及びドレイン電極１２Ｒが各々積層形成されるとともに、該ドレイン電極１２Ｌ、１２Ｒ間の半導体層１１Ｗの略中央部に不純物層１８及びソース電極１３が積層形成され、該ドレイン電極１２Ｌ、１２Ｒ及びソース電極１３の各々に対して一体的に、ｙ方向（図面上下方向）に延在するドレインラインＬdl、Ｌdr及びソースラインＬｓが個別に形成された構成を有している。

さらに、本実施形態に係るダブルゲート型フォトセンサＰＳａにおいては、ドレイン電極１２Ｌ、１２Ｒ及びソース電極１３の平面形状のｙ方向の両端部と、不純物層１４Ｌ、１４Ｒのｙ方向の両端部、半導体層１１Ｗのｙ方向の両端部が、相互に平面的な位置が一致（整合）するように配置されている。

すなわち、本実施形態に係るフォトセンサ（ダブルゲート型フォトセンサ）においては、半導体層１１Ｗに形成される複数の入射有効領域が、各々長方形形状を有し、ドレインライン及びソースラインは、入射有効領域の長方形形状の長手方向に延在されるとともに、ドレイン電極及びソース電極は、ドレインライン及びソースラインに沿って一体的に形成される。また、各入射有効領域は、その長方形形状の短手方向に配置され、該配置方向が、ドレイン電極及びドレインライン、並びに、ソース電極及びソースラインの延在方向（長方形形状の長手方向）に対して垂直になるように設定され、該入射有効領域の長手方向の寸法が、チャネル保護膜の幅寸法と同じであり、さらに、ドレイン電極及びソース電極の幅（ゲート幅）寸法と同一になるように設定されている。

次いで、上述した素子構造を有するダブルゲート型フォトセンサの製造方法について、図面を参照して説明する。
図２、図３は、本実施形態に係るダブルゲート型フォトセンサに、本発明に係るフォトセンサの製造方法を適用した場合のプロセス断面図であり、図４は、本実施形態に係るダブルゲート型フォトセンサに、本発明に係るフォトセンサの製造方法を適用した場合のプロセス平面図である。図５は、本実施形態に係るダブルゲート型フォトセンサにおける半導体層とボトムゲート電極との平面形状（面積）の比較を説明するための図である。

なお、図２及び図３に示すプロセス断面図は、図３（ｂ）を除いて図１（ａ）に示した平面構造のＡ１−Ａ１断面を示し、図３（ｂ）については、図１（ａ）に示した平面構造のＢ１−Ｂ１断面を示す。また、以下の説明において、「第１の工程」乃至「第７の工程」の表記は、説明の都合上、便宜的に用いたものであって、実際の製造プロセスに直接的に関連付けられたものではない。また、図２、図３においては、平面的に重なる層を明瞭にするため、便宜的にハッチングを施した。

上述したような素子構造を有するダブルゲート型フォトセンサＰＳａの製造方法は、まず、第１の工程において、図２（ａ）及び図４（ａ）に示すように、ガラス基板等の透明な絶縁性基板ＳＵＢ上に設定された素子形成領域ＲＧａ内に、スパッタリング法や蒸着法等により、クロム等の金属層を成膜した後、この金属層をフォトリソグラフィ技術及び反応性イオンエッチング（プラズマエッチング）法等を用いて選択的にエッチングすることにより、所定のパターン形状を有するボトムゲート電極ＢＧｘ及びボトムゲートラインＬbgを形成する。

次いで、第２の工程において、図２（ｂ）及び図４（ｂ）に示すように、絶縁性基板ＳＵＢ上の全域に、プラズマＣＶＤ法等の成膜法により、例えば、窒化シリコン等のボトムゲート絶縁膜１６、アモルファスシリコン膜（半導体薄膜）１１ａ、及び、窒化シリコン等の絶縁膜を順次積層した後、最上層の絶縁膜を、フォトリソグラフィ技術を用いて選択的にエッチングすることにより、上記ボトムゲート電極ＢＧｘに対応する領域のアモルファスシリコン膜１１ａ上に、例えば、ｘ方向に離間して配置された２個のブロック絶縁膜１４Ｌ、１４Ｒを形成する。

次いで、第３の工程において、図２（ｃ）に示すように、ブロック絶縁膜１４を含むアモルファスシリコン膜１１ａ上の全域に、プラズマＣＶＤ法等により、例えば、リンイオン（Ｐ^＋）等のｎ型不純物イオンを含むアモルファスシリコンからなる不純物層１７ａを形成し、さらに、スパッタリング法等により、例えば、クロム等の金属層１２ａを形成する。ここで、不純物層１７ａは、真性アモルファスシリコン膜を形成した後、このアモルファスシリコン膜にイオン注入法や熱拡散法を用いてｎ型不純物イオンを導入することによっても、形成することができる。

次いで、第４の工程において、図２（ｄ）に示すように、上記金属層１２ａ及び不純物層１７ａを、フォトリソグラフィ技術を用いて選択的に順次エッチングすることにより、ブロック絶縁膜１４Ｌ、１４Ｒ上に各々一部が延在し、各ブロック絶縁膜１４Ｌ、１４Ｒを挟んで相互に対向するドレイン電極１２Ｌ及び不純物層１７Ｌ、ソース電極１３及びｎ^＋不純物層１８、ドレイン電極１２Ｒ及び不純物層１７Ｒを形成する。これにより、ドレイン電極１２Ｌ、１２Ｒ及びソース電極１３、ブロック絶縁膜１４Ｌ、１４Ｒの形成領域以外の金属層１２ａ及びｎ^＋不純物層１７ａが除去されて、下層のアモルファスシリコン膜１１ａが露出した状態となる。ここで、ドレイン電極１２Ｌ、１２Ｒ及びソース電極１３は、ドレイン配線Ｌdl、Ｌdr及びソース配線Ｌｓと一体的に形成される。

次いで、第５の工程において、図３（ａ）、（ｂ）及び図４（ｃ）に示すように、フォトリソグラフィ技術及びプラズマエッチング等の反応性イオンエッチング法を用いて、上記ドレイン電極１２Ｌ、１２Ｒ及びソース電極１３、ブロック絶縁膜１４Ｌ、１４Ｒの形成領域以外のアモルファスシリコン膜１１ａを選択的にエッチングすることにより、ボトムゲート電極ＢＧｘに対応する領域に半導体層１１Ｗが形成される。

なお、上記第３乃至第５の工程においては、ドレイン電極１２Ｌ、１２Ｒ及びソース電極１３、並びに、半導体層１１Ｗをパーニング形成する際に、上述したように、ドレイン電極１２Ｌ、１２Ｒ、ソース電極１３及び不純物層１７Ｌ、１７Ｒ、１８を形成する工程と、半導体層１１Ｗを形成する工程と、を異なるフォトマスクを用いたエッチング処理により行う場合について示したが、これに限定されるものではなく、例えば、図２（ａ）に示した金属層１２ａ及び不純物層１７ａ、アモルファスシリコン膜１１ａを単一のフォトマスクを用いて一括してエッチングして、図２（ａ）に示した構成を得るようにしてもよい。

次いで、第６の工程において、図３（ｃ）に示すように、ドレイン電極１７及びソース電極１８、ブロック絶縁膜１４、パッド電極層ＢＧＥ２、ボトムゲート絶縁膜１６を含む絶縁性基板ＳＵＢ上の全域に、プラズマＣＶＤ法等により、窒化シリコン等のトップゲート絶縁膜１５を形成し、さらに、スパッタリング法やイオンプレーティング法等により、ＩＴＯ等の透明導電層を成膜した後、この透明導電層を、フォトリソグラフィ技術及びウェットエッチング法等を用いて、選択的にエッチングすることにより、半導体層１１に対応する領域に、所定のパターン形状を有するトップゲート電極ＴＧｘ及びトップゲートラインＬtgを形成する。

次いで、第７の工程において、上記トップゲート電極ＴＧｘ及びパッド電極層ＢＧＥ３、トップゲート絶縁膜１５を含む絶縁性基板ＳＵＢ上の全域に、プラズマＣＶＤ法等により、窒化シリコン等の保護絶縁膜１９を形成することにより、図１に示したような素子構造を有するダブルゲート型フォトセンサＰＳａが得られる。

次に、上述した素子構造を有するダブルゲート型フォトセンサＰＳａにおける半導体層１１Ｗとボトムゲート電極ＢＧｘとの平面形状及びパターン面積について比較すると、上記第５の工程において形成される半導体層１１Ｗは、上記ドレイン電極１２Ｌ、１２Ｒ及びソース電極１３、ブロック絶縁膜１４Ｌ、１４Ｒの平面形状に整合するようにパターニング形成される。すなわち、図３（ａ）及び図４（ｃ）に示すように、半導体層１１Ｗのｘ方向の両端部は、ドレイン電極１２Ｌ、１２Ｒのｘ方向の端部の形状により規定され、また、図３（ｂ）及び図４（ｃ）に示すように、半導体層１１Ｗのｙ方向の両端部は、ドレイン電極１２Ｌ、１２Ｒ、ソース電極１３及びブロック絶縁膜１４Ｌ、１４Ｒのｙ方向の端部の形状により規定される。

これは、換言すると、図５（ａ）、（ｂ）に示すように、ドレイン電極１２Ｌ、１２Ｒ及びソース電極１３の平面形状により、不純物層１７Ｌ、１７Ｒ及び１８の平面形状が規定され、ブロック絶縁膜１４Ｌ、１４Ｒ及び不純物層１７Ｌ、１７Ｒ、１８の平面形状により、半導体層１１Ｗの平面形状が規定されて、ｘ方向に長さＬｘ、ｙ方向に長さＷｙの長方形形状（矩形状）の領域に形成されることになる。

このように、本実施形態に係るダブルゲート型フォトセンサＰＳａにおいては、ドレイン電極１２Ｌ、１２Ｒ、ソース電極１３及びブロック絶縁膜１４Ｌ、１４Ｒの端部の形状に整合するように半導体層１１Ｗの平面形状が設定されるので、半導体層１１Ｗと、該半導体層１１Ｗ上に形成される不純物層１７Ｌ、１７Ｒ、１８、及び、ドレイン電極１２Ｌ、１２Ｒ、ソース電極１３、並びに、ブロック絶縁膜１４Ｌ、１４Ｒとの間のエッチングマージンを必要とすることなく、半導体層１１Ｗの端部の形状を、ドレイン電極１２Ｌ、１２Ｒ、ソース電極１３、及び、ブロック絶縁膜１４Ｌ、１４Ｒの端部の形状に一致させて、図５（ｂ）に示すように、長方形形状に設定することができる。

したがって、半導体層１１Ｗの平面形状に対応して形成される不透明なボトムゲート電極ＢＧｘの形状を、図５（ｂ）に示すように、上記半導体層１１Ｗの形状により近似させて、その面積を極力小さくすることができるので、所定の素子形成領域ＲＧａに占める不透明な層の面積割合を低くして、開口率を向上させることができる。

ここで、本願発明者が、従来技術に係るダブルゲート型フォトセンサ（図１２（ａ））と、本実施形態に係るフォトセンサ（図１（ａ））について、画素ピッチ、各ライン幅、ゲート長及びゲート幅等を一定にした特定の条件において、シミュレーション実験を行い、その開口率を検証したところ、従来構成においては、開口率が５１．４％であったのに対し、本実施形態に係る構成においては、５７．８％に向上することが判明した。

これにより、本実施形態に係るダブルゲート型フォトセンサを２次元配列したセンサアレイを備えた画像読取装置においては、上記開口率の向上に伴い、センサアレイの背面側に配置した光源（バックライト）の発光輝度を低減することができるので、消費電力の削減を図ることができる。また、光源の発光輝度を一定に設定した場合には、被写体のより鮮明な画像を読み取ることができる。

また、本実施形態に係るダブルゲート型フォトセンサにおいては、入射有効領域が短手方向に複数配置された素子構造を有しているので、検知領域の広がりが、図１３に示した場合と同様に、各入射有効領域が重なり、略正方形に近似する形状（検知領域の偏りが抑制された形状）に設定することができ、略全周からの光を良好に受光して、ひずみが抑制された良好な被写体画像を取得することができるとともに、各入射有効領域におけるチャネル長とチャネル幅の比Ｗ／Ｌを大きく設定して受光感度を向上させることができる。

なお、図５に示した半導体層１１Ｗとボトムゲート電極ＢＧｘとの平面形状（面積）の比較の説明においては、半導体層１１Ｗ及び不純物層１７Ｌ、１７Ｒ、１８の平面形状を長方形形状で示したが、これは、入射有効領域に対応してチャネル領域が形成され、かつ、下層に形成されるボトムゲート電極の形状及び面積を実質的に規定する半導体層１１Ｗ、又は、不純物層１７Ｌ、１７Ｒ、１８の主要部の形状を概念的に表したものである。上述した本実施形態に係るダブルゲート型フォトセンサの製造方法を適用した場合には、実際には、ドレインラインＬdl、Ｌdr及びソースラインＬｓの下層にも不純物層及びアモルファスシリコン層（半導体層）が延在するように形成されている。

また、本実施形態においては、長方形形状を有する単一の半導体層上に、複数のブロック絶縁膜及びドレイン電極、ソース電極を配置して、複数の入射有効領域を設定した場合について説明したが、本発明はこれに限定されるものではなく、例えば、各入射有効領域ごとに個別の半導体層を相互に離間して配置するものであってもよい。

＜第２の実施形態＞
次に、本発明に係るフォトセンサの第２の実施形態について、図面を参照して説明する。
上述した第１の実施形態においては、複数の入射有効領域が設定された素子構造を有するダブルゲート型フォトセンサについて説明したが、本実施形態においては、単一の入射有効領域が設定された素子構造について説明する。

図６は、本発明に係るフォトセンサの素子構造の第２の実施形態を示す概略構成図である。また、図７は、本実施形態に係るダブルゲート型フォトセンサにおける半導体層とボトムゲート電極との平面形状（面積）の比較を説明するための図である。ここで、上述した第１の実施形態と同等の構成については、同等の符号を付してその説明を簡略化する。

図６（ａ）〜（ｃ）に示すように、本実施形態に係るダブルゲート型フォトセンサＰＳｂは、透明な絶縁性基板ＳＵＢ上に設定された素子形成領域ＲＧｂ内に、概略、励起光（可視光）の入射によりチャネル領域が形成される単一の半導体層１１Ｍと、該半導体層１１Ｍの両端部上に、各々不純物層１７、１８を介して形成されたドレイン電極１２及びソース電極１３と、ドレイン電極１２とソース電極１３間の半導体層１１Ｍ上に形成されたブロック絶縁膜（チャネル保護膜）１４と、ドレイン電極１２及びソース電極１３、ブロック絶縁膜１４を含む領域の上方に、上部ゲート絶縁膜１５を介して形成された透明電極層からなるトップゲート電極（第１のゲート電極）ＴＧｘと、半導体層１１Ｍの下方に下部ゲート絶縁膜１６を介して形成されたボトムゲート電極（第２のゲート電極）ＢＧｘと、最上層に被覆形成された保護絶縁膜１９と、を有して構成されている。

そして、本実施形態に係るダブルゲート型フォトセンサＰＳｂの平面構造は、図６（ａ）に示すように、半導体層１１Ｍの上層及び下層に形成されるトップゲート電極ＴＧｘ及びボトムゲート電極ＢＧの各々に対して一体的に、ｘ方向（図面左右方向）に延在するトップゲートラインＬtg及びボトムゲートラインＬbgが形成された構成を有している。

また、ドレイン電極１２及びソース電極１３の各々に対して一体的に、ｙ方向に延在するドレインラインＬｄ及びソースラインＬｓが形成された構成を有している。
さらに、本実施形態に係るダブルゲート型フォトセンサＰＳｂにおいては、ドレイン電極１２及びソース電極１３の平面形状のｙ方向の両端部と、不純物層１４のｙ方向の両端部、半導体層１１Ｍのｙ方向の両端部が、相互に平面的な位置が一致（整合）するように配置されている。

すなわち、本実施形態に係るフォトセンサ（ダブルゲート型フォトセンサ）においては、半導体層１１Ｍに形成される入射有効領域が長方形形状に設定され、該入射有効領域の長手方向の寸法が、チャネル保護膜の幅寸法と同じであり、さらに、ドレイン電極及びソース電極の幅（ゲート幅）寸法と同一になるように設定されている。
なお、このような素子構造を有するダブルゲート型フォトセンサＰＳｂは、上述した第１の実施形態に示したフォトセンサの製造方法（図２、図３）を良好に適用することができる。

そして、このような素子構造を有するダブルゲート型フォトセンサＰＳｂにおける半導体層１１Ｍとボトムゲート電極ＢＧｘとの平面形状及びパターン面積について比較すると、上述した第１の実施形態と同様に、図６（ｂ）、（ｃ）及び図７（ａ）に示すように、半導体層１１Ｍのｘ方向の両端部は、ドレイン電極１２のｘ方向の端部の形状により規定され、また、半導体層１１Ｍのｙ方向の両端部は、ドレイン電極１２、ソース電極１３及びブロック絶縁膜１４のｙ方向の端部の形状により規定される。すなわち、半導体層１１Ｍは、上記ドレイン電極１２及びソース電極１３、ブロック絶縁膜１４の平面形状に整合するようにパターニング形成される。

これは、換言すると、図７（ａ）、（ｂ）に示すように、ドレイン電極１２及びソース電極１３の平面形状により、不純物層１７及び１８の平面形状が規定され、図７（ｂ）、（ｃ）に示すように、ブロック絶縁膜１４及び不純物層１７、１８の平面形状により、半導体層１１Ｍの平面形状が規定されて、ｘ方向に長さＬｘ、ｙ方向に長さＷｙの長方形形状（矩形状）の領域に形成されることになる。

このように、本実施形態に係るダブルゲート型フォトセンサＰＳｂにおいては、ドレイン電極１２、ソース電極１３及びブロック絶縁膜１４の端部の形状に整合するように半導体層１１Ｍの平面形状が設定されるので、半導体層１１Ｍと、該半導体層１１Ｍ上に形成される不純物層１７、１８、及び、ドレイン電極１２、ソース電極１３、並びに、ブロック絶縁膜１４との間のエッチングマージンを必要とすることなく、半導体層１１Ｍの端部の形状を、ドレイン電極１２、ソース電極１３、及び、ブロック絶縁膜１４の端部の形状に一致させて、図７（ｃ）に示すように、長方形形状に設定することができる。

したがって、半導体層１１Ｍの平面形状に対応して形成される不透明なボトムゲート電極ＢＧｘの形状を、図７（ｃ）に示すように、上記半導体層１１Ｍの形状により近似させて、その面積を極力小さくすることができるので、所定の素子形成領域ＲＧｂに占める不透明な層の面積割合を低くして、開口率を向上させることができる。

ここで、本願発明者が、本実施形態に係るフォトセンサ（図６（ａ））について、画素ピッチ、各ライン幅、ゲート長及びゲート幅等を、上述した第1の実施形態に示したシミュレーション実験と同一に設定して、その開口率を検証したところ、６４．５％に大幅に向上することが判明した。

これにより、本実施形態に係るダブルゲート型フォトセンサを２次元配列したセンサアレイを備えた画像読取装置においては、各読取画素（ダブルゲート型フォトセンサ）における検知領域の広がりは、図１１に示した場合と同様に、偏りが生じるものの、上記開口率を大幅に向上させることができるので、光源（バックライト）の発光輝度をさらに低減して、消費電力の一層の削減を図ることができる。

本発明に係るフォトセンサの素子構造の第１の実施形態を示す概略構成図である。 本実施形態に係るダブルゲート型フォトセンサに、本発明に係るフォトセンサの製造方法を適用した場合のプロセス断面図（第１の工程〜第４の工程）である。 本実施形態に係るダブルゲート型フォトセンサに、本発明に係るフォトセンサの製造方法を適用した場合のプロセス断面図（第５の工程〜第７の工程）である。 本実施形態に係るダブルゲート型フォトセンサに、本発明に係るフォトセンサの製造方法を適用した場合のプロセス平面図である。 本実施形態に係るダブルゲート型フォトセンサにおける半導体層とボトムゲート電極との平面形状（面積）の比較を説明するための図である。 本発明に係るフォトセンサの素子構造の第２の実施形態を示す概略構成図である。 本実施形態に係るダブルゲート型フォトセンサにおける半導体層とボトムゲート電極との平面形状（面積）の比較を説明するための図である。 ダブルゲート型フォトセンサの一例を示す概略構成図である。 ダブルゲート型フォトセンサが配列されたセンサアレイを、画像読取装置（例えば、指紋読取装置）に適用した場合の動作概念を示す概略図である。 ダブルゲート型フォトセンサにおける基本的な駆動制御方法を示すタイミングチャートである。 図８（ｂ）に示した平面構造を有するダブルゲート型フォトセンサにおける検知領域の広がりを示す概念図である。 検知領域の偏りを抑制するためのダブルゲート型フォトセンサの平面構造を示す概念図である。 図１２（ａ）に示した平面構造を有するダブルゲート型フォトセンサにおける検知領域の広がりを示す概念図である。 従来技術におけるダブルゲート型フォトセンサの半導体層とボトムゲート電極との平面形状の比較を説明するための図である。

符号の説明

ＰＳａ、ＰＳｂ ダブルゲート型フォトセンサ
１１Ｗ、１１Ｍ 半導体層
１２、１２Ｌ、１２Ｒ ドレイン電極
１３ ソース電極
１４、１４Ｌ、１４Ｒ ブロック絶縁膜
１７、１７Ｌ、１７Ｒ 不純物層
ＴＧｘ トップゲート電極
ＢＧｘ ボトムゲート電極
Ｌtg トップゲートライン
Ｌbg ボトムゲートライン
ＳＵＢ 絶縁性基板

Claims (10)

1. 半導体層の上方に第１のゲート電極が設けられ、下方に第２のゲート電極が設けられ、前記半導体層の両端部にドレイン電極及びソース電極が対向して設けられた、ダブルゲート型の薄膜トランジスタ構造を有するフォトセンサにおいて、
   前記フォトセンサは、
   前記ドレイン電極及び前記ソース電極間の前記半導体層に形成される、光の入射有効領域と、
   特定方向に相互に並行して延在するように配設されたドレインライン及びソースラインと、
   を備え、
   前記ドレイン電極及び前記ソース電極は、前記ドレインライン及び前記ソースラインに沿って一体的に形成され、
   前記入射有効領域の各々は長方形形状を有し、該長方形形状の長手方向に前記ドレインライン及び前記ソースラインが延在するように配設されていることを特徴とするフォトセンサ。
2. 前記フォトセンサは、前記ドレイン電極及び前記ソース電極間の前記半導体層上に形成されたチャネル保護膜を備えることを特徴とする請求項１記載のフォトセンサ。
3. 前記チャネル保護膜は、矩形形状を有し、少なくとも該矩形形状の一方向の長さが前記ドレイン電極及び前記ソース電極の幅と同一になるように設定されていることを特徴とする請求項２記載のフォトセンサ。
4. 前記半導体層は、矩形形状を有し、少なくとも該矩形形状の一方向の長さが前記ドレイン電極及び前記ソース電極の幅と同一になるように設定されていることを特徴とする請求項１乃至３のいずれかに記載のフォトセンサ。
5. 前記入射有効領域の前記長方形形状の短手方向に前記入射有効領域が複数配置されていることを特徴とする請求項１記載のフォトセンサ。
6. 前記フォトセンサは、単一の前記半導体層に、前記入射有効領域が複数形成されることを特徴とする請求項５記載のフォトセンサ。
7. 前記ドレイン電極及び前記ソース電極は、少なくともいずれか一方が複数設けられて、前記入射有効領域の前記長方形形状の短手方向に交互に配置され、
   前記ドレインライン及び前記ソースラインは、前記ドレイン電極及び前記ソース電極ごとに個別に設けられて、相互に並行して配設されていることを特徴とする請求項１乃至６のいずれかに記載のフォトセンサ。
8. 半導体層の上方に第１のゲート電極が設けられ、下方に第２のゲート電極が設けられ、前記半導体層の両端部にドレイン電極及びソース電極が対向して設けられた、ダブルゲート型の薄膜トランジスタ構造を有するフォトセンサの製造方法において、
   透明な絶縁性基板上に、前記第２のゲート電極を形成する工程と、
   前記第２のゲート電極を含む前記絶縁性基板上に、第１のゲート絶縁膜を介して、半導体薄膜及び絶縁薄膜を順次積層形成する工程と、
   前記絶縁薄膜をパターニングして、前記第２のゲート電極の形成領域に対応する領域に、チャネル保護膜を形成する工程と、
   前記半導体薄膜及び前記チャネル保護膜を含む前記絶縁性基板上に、不純物半導体層及び金属層を順次積層形成する工程と、
   少なくとも前記金属層及び前記不純物半導体層を一括してパターニングして、前記第２のゲート電極の形成領域に対応する領域に、下層に前記不純物半導体層が形成され、相互に離間して配置された前記ドレイン電極及び前記ソース電極を形成する工程と、
   前記ドレイン電極及び前記ソース電極、前記チャネル保護膜の平面形状に基づいて、前記半導体薄膜をパターニングして、前記第２のゲート電極の形成領域に対応する領域に、少なくとも前記ドレイン電極及び前記ソース電極により規定されるゲート幅と同一のパターン幅を有する矩形状の前記半導体層を形成する工程と、
   前記ドレイン電極及び前記ソース電極、前記チャネル保護膜、前記第２のゲート電極を含む前記絶縁性基板上に、第２のゲート絶縁膜を介して、前記半導体層に対応する領域に、前記第１のゲート電極を形成する工程と、
   を含むことを特徴とするフォトセンサの製造方法。
9. 前記半導体層を形成する工程は、前記ドレイン電極及び前記ソース電極を形成する工程において、前記金属層及び前記不純物半導体層とともに、前記半導体薄膜を一括してパターニングすることにより同時に実行されることを特徴とする請求項８記載のフォトセンサの製造方法。
10. 前記第２のゲート電極の平面形状は、前記半導体層と略同等の平面形状寸法を有していることを特徴とする請求項８又は９記載のフォトセンサの製造方法。

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