KR20010075560A - 광감지기 및 광감지기 시스템 - Google Patents

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사사키마코토
고시즈카야스오
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가시오 가즈오
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Abstract

들뜬 입사광으로 캐리어를 발생시키기 위한 캐리어 발생 영역을 갖는 하나 또는 그 이상의 반도체층에 감광기 배열을 했기 때문에, 왜곡을 줄이면서 감지하게 할 수 있는 2차원 진행 방향으로 입사광의 균형을 등화시키기 위해 상기 캐리어 발생 영역의 위치가 임의로 설정될 수 있다.

Description

광감지기 및 광감지기 시스템{PHOTOSENSOR AND PHOTOSENSOR SYSTEM}
프린트된 물질, 포토그래프, 또는 손가락에 있는 매우 작은 불규칙성 지문을 판독하기 위한 기존의 2차원 이미지 판독장치는 매트릭스에 배열된 광전 변환 장치(감광기)로 구성된 감광기 배열을 갖는다. 일반적으로, 가령, CCD(Charge-Coupled Device)와 같이, 단결정 실리콘으로 만든 고체상태 이미지 장치가 감광기 배열로 이용되어 왔다. 그러나, 단결정 실리콘의 이용은 그 제조 비용을 상당히 증가시키는 문제를 일으킨다.
CCD는 광다이오드 또는 감광기가 매트릭스에 배열되어 있는 구조를 가지고, 수평 주사회로 및 수직 주사회로가 각각의 감광기의 광수신 섹션에 투사된 광량에 따라 발생된 전하를 검출하며, 상기 투사광의 조도를 감지한다. 그런 CCD를 이용하는 감광기 시스템에 있어서, 그 주사된 감광기를 그 선택된 상태로 각각 만들기 위한 선택 트랜지스터가 개별적으로 설치되어야 하기 때문에, 화소수의 증가는 전반적인 시스템이 더 커지게 하는 문제를 일으킨다.
이 문제를 극복하기 위해, 그 시스템을 더 작게 하고 소위 이중-게이트 구조를 갖는 박막 트랜지스터(이하, 이중-게이트 감광기라고 함)를 이미지 판독장치에 응용함으로써 그 제조 비용을 줄이는 시도가 최근에 이뤄졌다. 상기 이중-게이트 감광기는 감광기가 광센스 기능 및 선택 트랜지스터 기능을 갖는 것과 같이 상기 이중-게이트 감광기도 그러하다.
그런 이중-게이트 감광기 PS로 구성된 감광기 배열의 평면 구조는 예를 들어 도 30에 도시된 바와 같이 설계된다. 도 30은 이중-게이트 감광기 PS가 XY교차 방향으로 격자(또는 매트릭스) 형태로 PSP의 특정 피치에 배열되고 절연기판(또는 유리기판)의 측면으로부터 격자형태의 소자간 영역 RP를 통해 대상(subject)에 빛이 투사되는 것을 도시한다. 그러므로, 광수신 감도를 개선하도록 상기 대상에 충분한 빛을 투사하기 위해, 소자간 영역 RP를 가능한 크게 만들 필요가 있다.
도 31은 도 30의 선 XXXI-XXXI을 따라 취해진 이중-게이트 감광기 PS의 구조를 도시하는 단면도이다. 상기 이중-게이트 감광기 PS는 입사광에 의해 전자-정공 쌍이 발생되는 반도체 층(1), 상기 반도체 층(1)의 양단에 배치된 n+실리콘 층(7), 상기 n+실리콘 층(7)상에 형성되고 상기 반도체 층(1)을 들뜨게 하는 빛을 차단하는 소스 전극(2) 및 드레인 전극(3), 상기 반도체 층(1)상에 배치된 블럭 절연막(4), 상기 소스 전극(2) 및 드레인 전극(3)을 커버하는 상측 게이트 절연막(5), 상기 상측 게이트 절연막(5)에 형성된 탑 게이트 전극 TG, 상기 반도체 층(1) 아래 하측 게이트 절연막(6), 상기 하측 게이트 절연막(6) 아래 형성되고 상기 반도체 층을 들뜨게 하는 빛을 차단하는 저면 게이트 전극 BG, 및 투명한 기판(9)을 포함한다.
구체적으로, 두개의 MOS 트랜지스터의 조합 즉, 상기 반도체 층(1), 소스 전극(2), 드레인 전극(3), 및 탑 게이트 전극 TG로 구성된 상측 MOS 트랜지스터 및 상기 반도체 층(1), 소스 전극(2), 드레인 전극(3), 및 저면 게이트 전극 BG로 구성된 하측 MOS 트랜지스터의 조합이 예를 들어 공통 채널 영역으로서 상기 반도체 층을 이용하는 유리기판과 같은 상기 투명한 절연기판상에 형성되는 것과 같이 상기 이중-게이트 감광기 PS도 그러하다.
그리고 나서, 상기 이중-게이트 감광기 PS 위에서부터 발산되는 빛hv가 화살표 방향으로 진행하여, 상기 탑 게이트 전극 TG 및 투명한 절연막(4, 5)을 통과하며, 상기 반도체 층(1)에 들어간다. 상기 반도체 층(1)에서, 전자-정공 쌍은 입사광량에 따라 발생된다. 상기 전하에 대응하는 전압 신호를 감지함으로써, 상기 대상에 대한 명암의 정보가 판독된다.
상기 언급된 2차원 이미지 판독장치에 응용된 감광기 시스템은 다음의 문제를 갖고 있다.
(a) 이중-게이트 감광기 PS에서 상기 반도체 층(1)은 상기 채널 영역을 결정하는 여러 디멘젼을 기초로 즉, 상기 반도체 층(1)에서 채널 길이 L0대 채널 폭 W0의 비로 설정된다. 상기 채널 길이 L0은 채널 길이 방향으로 상기 블럭 절연막(4)의 길이와 일치한다.
상기 이중-게이트 감광기 PS의 트랜지스터 특성은 일반적으로 다음의 표현식(1)으로 표현된다:
IdS∝ W0/L0(1)
여기서, IdS는 소스-드레인 전류값이다.
상기 이중-게이트 감광기 시스템은 상기 드레인 전류 IdS가 입사광량에 따라 상기 반도체 층(1)에서 발생된 전하를 기초로 하여 흐르면서 변화하는 상기 드레인 전극(3)에서의 전압을 판독함으로써 이미지를 인식한다. 그러므로, 상기 대상의 이미지를 높은 대조율로 명확하게 인식하기 위해, 상기 대상의 어두운 부분에 위치한 이중-게이트 감광기 PS의 상기 드레인 전류 IdS및 상기 대상의 밝은 부분에 위치한 이중-게이트 감광기 PS의 상기 드레인 전류 IdS간 차이가 더욱 커저야 한다. 상기 이중-게이트 감광기 PS의 트랜지스터 감도를 결정하는 상기 소스-드레인 전류값 IdS는 상기 반도체 층에서 상기 채널 폭 W0대 채널 길이 L0의 비를 기초로 결정되기 때문에, 상기 이중-게이트 감광기 PS의 트랜지스터 감도를 향상시키는 견지에서는 상기 W0/L0비의 설계값이 가능한 한 커져야 하는 것이 바람직하다.
한편, 상기 이중-게이트 감광기 PS가 높은 트랜지스터 감도로 설정되도록 상기 W0/L0의 비가 설정된다면, 상기 반도체 층(1)의 평면 구조는 상대적으로 큰 채널 폭 W0및 상대적으로 작은 채널 길이 L0를 갖는 직사각형 모양의 형태를 취해야 한다. 상기 이중-게이트 감광기 PS는 상기 반도체 층(1)에 들어가도록 발생된 빛만을 감지하기 때문에, 상기 암 소스 전극(2) 및 드레인 전극(3)에 의해 커버되지 않은 부분만이 위에서부터 들어오는 빛을 감지한다. 상기 도 30에 도시된 바와 같이, 상기 반도체 층(1)으로부터 빛이 들어오는 것을 허용하는 영역은 K0인 더 짧은쪽 길이 및 대략 W0인 더 긴쪽 길이를 갖는 거의 직사각형 IP0형태를 취한다. 상기 짧은쪽 길이 K0는 기본적으로 주로 상기 채널 길이 L0에 달려있기 때문에, 상기 반도체 층(1)에 들어오는 빛이 완전 또는 거의 확산할 때, X 방향으로 상기 반도체 층(1)에 들어가는 광량은 Y 방향으로 상기 반도체 층(1)에 들어가는 광량보다 더 작고, 결과적으로 상기 입사광이 진행하는 방향으로 상기 입사광의 상당한 일탈을 초래한다.
구체적으로, 그런 이중-게이트 감광기 PS에 있어서, 빛이 들어가도록 허용하는 상기 채널 영역을 구성하는 상기 반도체 층(1)의 상기 영역은 싱글 직사각형 IP0의 형태를 취하도록 설계되어 있기 때문에, 싱글 이중-게이트 감광기 PS가 기본적으로 감지할 수 있는 보호 절연막의 표면에 있는 광 투과 영역은 측면 방향으로(또는, X 방향으로) 좁아지고 모양이 거의 직사각형인 IP0와 실질적으로 유사한 길이방향의 영역 EP0(도 30의 사선으로 빗금친 영역)이고, 상기 영역은 상기 소정의 광수신 감도를 보증한다. 따라서, X 및 Y 방향으로 상기 광 감지 영역의 확장 일탈은 이미지 판독의 왜곡을 일으키고, 상기 대상에 대한 명암 정보가 정확하게 판독되는것을 막는다. 이것은 높은 트랜지스터 감도 및 억압된 왜곡의 이미지 정보의 판독을 동시에 실현시킬 수 없는 문제를 초래한다. 상기 영역 EP0은 상기 이중-게이트 감광기 PS의 광수신 감도의 분포 범위를 정확하게 나타낸 것은 아니다.
(b) 이중-게이트 감광기 PS가 매트릭스에 배열될 때, 광수신 섹션간 거리는 상기 매트릭스에 대응하는 두개의 수직 방향(X 및 Y 방향)과는 다른 사선 방향(0 내지 90°)으로 일정하지 않아서, 판독 정밀성의 저하를을 초래한다. 구체적으로, 감광기 배열에 있어서 이중-게이트 감광기 PS의 배열은 다음의 문제를 가지고 있다: 이중-게이트 감광기 PS는 일정한 디멘젼 간격 Rsp로 이격되어 서로 수직한 X 및 Y 두 방향만으로 배열되어 있기 때문에, 상기 이중-게이트 감광기 PS간 피치는 일정하지 않게 X 및 Y 방향으로(예를 들어, 45°에 대해배) 그리고 상기 매트릭스에 대응하는 X 및 Y 방향에 대해 사선 방향(0°, 90°, 180°, 및 270°와는 다른, 가령, 45° 또는 60°방향의 적절한 각도)으로 증가하고 사선으로 주어진 상기 대상이 높은 정밀도로 일정하게 판독되는 것을 막는다.
(c) 가시광선 영역의 빛이 입사할 때 들뜬 a-실리콘으로 구성된 상기 반도체 층(1)에서 발생된 캐리어를 이용함으로써, 지문의 불규칙성으로 인해 투사광의 반사차가 감지된다. 캐리어를 축적하기 위한 상기 탑 게이트 전극 TG가 지문과 같은 대상 및 상기 반도체 층(1) 사이에 개재하기 때문에, 그것은 상기 대상으로부터의 빛을 반사시키고 상기 반도체 층(1)을 들뜨게 하는 상기 파장 영역의 빛이 통과하도록 허용하는 특성을 가지고 있다. 이런 이유로, ITO(인듐-틴-산화물)와 같은 투명한 전극이 이용되어야 한다. 열 방향(또는 X 방향)으로 서로 인접한 상기 이중-게이트 감광기 PS의 상기 탑 게이트 전극 TG가 탑 게이트 라인 TGL을 경유하여 서로 연결되어 있다. 상기 탑 게이트 라인 TGL은 상기 탑 게이트 전극 TG와 집적하여 형성되어 있고 그 자체는 ITO로 만들어져 있다. ITO는 배선층으로 널리 이용되는 크롬과 같은 금속 물질보다 더 높은 저항률을 가지며, 신호 전파 지연을 일으킬 수 있는 문제를 초래한다.
상기 고저항의 ITO 문제를 해결하기 위해, 더 넓은 배선층으로 구성된 탑 게이트 라인 TGL을 형성하고 상기 배선 단면 영역을 더 크게 만듬으로써 상기 배선 저항을 감소시켰다. 심지어는 ITO와 같은 투명한 전극은 투과 광량을 감쇄시키며 다음의 문제를 일으킨다: 상기 전극이 부주의하게 더 두꺼워 질 때, 광수신 감도는 감소된다.
이중-게이트 감광기의 개개의 구성요소의 제조 공정에 있어서, 탑 게이트 라인 TGL은 줄 방향(또는 Y 방향)으로 서로 인접하여 배열된 상기 이중-게이트 감광기 PS의 상기 드레인 전극(3)을 연결하는 드레인 라인 DL, 줄 방향으로 서로 인접하여 배열된 상기 이중-게이트 감광기 PS의 상기 소스 라인 SL(또는 그라운드 라인), 및 열 방향으로 서로 인접하여 배열된 상기 이중-게이트 감광기 PS의 저면 게이트 전극 BG를 연결하는 저면 게이트 라인 BGL을 포함하는 다양한 배선층들이 스택 방식으로 형성된 다음 상대적으로 상층에 형성된다. 그러므로, 상기 탑 게이트 라인 TGL은 상기 스택 구조의 단계에 의해 영향을 받기 쉬워서, 다음의 문제를 일으킨다: 배선이 끊어질 가능성이 높다.
게다가, 상기 탑 게이트 라인 TGL은 열 방향으로 서로 인접한 상기 이중-게이트 감광기 PS간 상기 저면 게이트 라인과 중첩하기 때문에, 상기 탑 게이트 라인 TGL 및 상기 저면 게이트 라인 BGL간 중첩 커패시턴스는 지연을 일으키기가 더 쉬운 문제를 발생시킨다.
따라서, 본 발명의 목적은 광 감지 영역의 일탈을 개선시키고 높은-트랜지스터-감도 감광기를 갖는 감광기 시스템 및 균형 잡힌 광수신 범위를 이루기 위해 상기 시스템 내에 배열된 감광기들을 제공하는 것이다.
본 발명은 감지된 빛에 따라 빛 또는 이미지를 감지하기 위한 감광기 및 감광기 시스템에 관한 것이다.
도 1은 본 발명에 응용된 이중-게이트 광감기의 구조를 도시하는 평면도이고;
도 2는 도 1의 라인 II-II을 따라 취해진 단면도이며;
도 3은 반도체 층의 위치를 도시하는 평면도이고;
도 4는 상기 반도체 층 및 블럭 절연막의 상대적인 위치를 도시하는 평면도이며;
도 5는 상기 블럭 절연막 및 불순물 도핑층의 상대적인 위치를 도시하는 평면도이고;
도 6은 본 발명에 응용된 이중-게이트 광감기의 2차원 배열로 구성된 광감기 배열의 평면도이며;
도 7은 본 발명에 응용된 이중-게이트 광감기 시스템의 개략적인 회로도이고;
도 8은 지문이 상기 감광기 시스템에 놓인 상태를 도시하는 단면도이며;
도 9는 상기 감광기 시스템 구동 제어방법의 한 예를 도시하는 타이밍도이고;
도 10은 상기 이중-게이트 감광기의 리셋 작동을 도시하는 개략적인 회로도이며;
도 11은 상기 이중-게이트 감광기의 광감지 작동을 도시하는 개략적인 회로도이고;
도 12는 상기 이중-게이트 감광기의 재충전 작동을 도시하는 개략적인 회로도이며;
도 13은 밝은 상태의 선택 모드에서 상기 이중-게이트 감광기의 작동을 도시하는 개략적인 회로도이고;
도 14는 어두운 상태의 선택 모드에서 상기 이중-게이트 감광기의 작동을 도시하는 개략적인 회로도이며;
도 15는 밝은 상태의 비-선택 모드에서 상기 이중-게이트 감광기의 작동을 도시하는 개략적인 회로도이고;
도 16은 어두운 상태의 비-선택 모드에서 상기 이중-게이트 감광기의 작동을 도시하는 개략적인 회로도이며;
도 17은 상기 선택 모드에서 상기 이중-게이트 감광기의 드레인 전압 특성을 도시하는 그래프이고;
도 18은 상기 비-선택 모드에서 상기 이중-게이트 감광기의 드레인 전압 특성을 도시하는 그래프이며;
도 19는 상기 탑 게이트 라인 및 저면 게이트 라인 사이의 기생 정전용량을 억제하는 구조를 도시하는 평면도이고;
도 20는 두개의 반도체 층에 배치된 이중-게이트 감광기의 구조를 도시하는 평면도이며;
도 21은 도 20의 라인 XXI-XXI을 따라 취해진 단면도이고;
도 22는 두개의 반도체 층에 배치되고 네개의 채널 영역 및 네개의 캐리어 발생 영역을 갖는 이중-게이트 감광기의 구조를 도시하는 평면도이며;
도 23은 네게의 반도체 층에 배치되고 네개의 채널 영역 및 네개의 캐리어 발생 영역을 갖는 이중-게이트 감광기의 구조를 도시하는 평면도이고;
도 24는 싱글 반도체 층에 배치되고 세개의 채널 영역 및 세개의 캐리어 발생 영역을 갖는 이중-게이트 감광기의 구조를 도시하는 평면도이며;
도 25는 도 24의 라인 XXV-XXV를 따라 취해진 단면도이고;
도 26은 이중-게이트 감광기가 매트릭스에 배열되는 감광기 배열의 평면도이며, 각각의 이중-게이트 감광기는 싱글 반도체 층에 배치되고 세개의 채널 영역 및 세개의 캐리어 발생 영역을 가지고;
도 27은 세개의 반도체 층에 배치되고 세개의 채널 영역 및 세개의 캐리어 발생 영역을 갖는 이중-게이트 감광기의 구조를 도시하는 평면도이고;
도 28은 도 27의 라인 XXVIII-XXVIII을 따라 취해진 단면도이며;
도 29는 본 발명에 응용된 이중-게이트의 델타 배열로 구성된 감광기 배열의 평면도이고;
도 30은 종래의 이중-게이트 감광기가 배열된 배열의 평면도이며, 그리고
도 31은 이중-게이트 감광기의 구조를 도시하면서 도 30의 라인 XXXI-XXXI을 따라 취해진 단면도이다.
<도면의 주요부분에 대한 부호의 설명>
1, 11(11a, 11b):반도체 층 30:광원
2, 12(12a, 12b):소스 전극 50, 80:이중-게이트 감광기
3, 13(13a, 13b):드레인 전극 51(51a, 51b), 81(81a, 81b):반도체 층
4, 14(14a, 14b):블럭 절연막 52(52a, 52b):소스 전극
5:상측 게이트 절연막 53:드레인 전극
6:하측 게이트 절연막 57(57a, 57b, 57c):불순물 도핑층
7:n+실리콘 층 58(58a, 58b, 58c):불순물 도핑층
9:투명한 기판 100:감광기 배열
10:이중-게이트 감광기 101(101a, 101b):탑 게이트 라인
15:탑 게이트 절연막 102:저면 게이트 라인
16:저면 게이트 절연막 103:드레인 라인
17(17a, 17b), 18:불순물 도핑층 104:소스 라인
19:절연 기판(유리 기판) 111:탑 게이트 구동기
20:보호 절연막 112:저면 게이트 구동기
21:탑 게이트 전극 113;검출 구동기
22:저면 게이트 전극 114:스위치
115:증폭회로
상기 목적을 달성하기 위해, 본 발명에 따른 감광기는 드레인 전류가 흐르는 채널 영역을 갖는 하나 또는 그 이상의 반도체 층을 포함한다. 상기 채널 영역을 제공함으로써 높은 W/L을 설정할 뿐만 아니라 2 차원 진행 방향으로 입사광의 평형이 등화되는 방식으로 상기 캐리어 발생 영역의 위치를 상기 채널 영역에 설정할 수 있다. 이것으로 인해 왜곡을 감소시키면서 감지할 수 있고 양호한 트랜지스터 감도를 이루면서 큰 드레인 전류를 제공한다. 캐리어 발생 영역이 상기 드레인 영역의 상기 채널 길이 방향으로 배치될 때, 특히 양호한 결과를 가져온다.
그런 감광기의 델타 배열은 2 차원적으로 서로 인접한 감광기간 거리를 추가로 등화시킨다. 상기 동일한 대상이 평면적으로 다른 각도에서 상기 감광기 배열상에 위치하는 경우, 이것은 상기 방향과는 다른 상기 광수신 감도의 비-균일성으로 인한 광학 정보의 천이를 억압한다. 결과적으로, 상기 대상이 놓이는 각도에 대한 제한이 더 적어지고, 훨씬 더 나은 이미지 판독 특성을 갖는 감광기 시스템을실현시키는데 일조한다.
이하, 본 발명에 관련된 감광기, 감광기 배열, 및 감광기 시스템의 실시예가 상세하게 설명되어 있다.
수반하는 도면을 참조로 하여, 본 발명에 따른 이미지 판독장치에 응용된 이중-게이트 감광기가 설명된다.
도 1은 본 발명에 따른 감광기 배열에 응용된 이중-게이트 감광기(10)를 도시하는 개략적인 평면도이다. 도 2는 도 1의 라인 II-II을 따라 취해진 단면도이다.
반도체 층의 각각의 소자 및 두개의 분활된 채널 영역에 대해 감광기 섹션의 역할을 하는 상기 반도체 층을 갖는 이중-게이트 감광기(10)의 개략적인 구성을 이용하여, 구체적인 설명이 주어지게 된다.
본 실시예에 따른 상기 이중-게이트 감광기(10)는 가시광선이 통과하도록 허용하는 절연 기판(19)에 형성된 불투명한 싱글 저면 게이트 전극(22), 상기 저면 게이트 전극(22) 및 절연 기판(19)에 배치된 저면 게이트 절연막(16), 상기 저면 게이트 전극(22)에 마주하도록 상기 절연막(16)에 배치되어 있고 가시광선에 의해 부딪힐 때 전자-정공 쌍을 발생시키는 비정형 실리콘 또는 그와 유사한 것으로 된 반도체 층(11), 상기 반도체 층에 병렬로 떨어져 배열된 블럭 절연막(14a, 14b), 채널 길이 방향으로 상기 반도체 층(11)의 양단에 배치된 불순물 도핑층(17a, 17b), 상기 불순물 도핑층(17a, 17b)으로부터 이격된 상기 반도체 층(11)의 중앙부분에 배치된 불순물 도핑층(18), 상기 불순물 도핑층(17a, 17b)상에 각각 배치된 소스 전극(12a, 12b), 상기 불순물 도핑층(18)상에 배치된 드레인 전극(13), 상기 저면 게이트 절연막(16), 블럭 절연막(14a, 14b), 소스 전극(12a, 12b), 및 드레인 전극(13)을 커버하기 위해 형성된 탑 게이트 절연막(15), 상기 반도체 층(11)에 마주하는 상기 탑 게이트 절연막(15)에 배치된 싱글 탑 게이트 전극(21), 및 상기 탑 게이트 절연막(15) 및 탑 게이트 전극(21)에 배치된 보호 절연막(20)을 포함한다.
도 3에 도시된 바와 같이, 상기 반도체 층(11)은 해치된 영역에서 형성되고 상기 소스 전극(12a, 12b) 및 드레인 전극(13)과 평면적으로 중첩하는 부분 및 상기 블럭 절연막(14a, 14b)과 평면적으로 중첩하는 채널 영역(11a, 11b)을 포함한다. 상기 채널 영역(11a, 11b)은 채널 길이 방향(Y 방향)으로 병렬로 배열된다.
도 4에 도시된 바와 같이, 하나의 블럭 절연막(14a)은 상기 소스 전극(12a) 및 드레인 전극(13)이 상기 막(14a)의 양단을 평면적으로 중첩하도록 위치되어 있다. 그 나머지 블럭 절연막(14b)도 상기 소스 전극(12b) 및 드레인 전극(13)이 상기 막(14b)의 양단을 평면적으로 중첩하도록 그렇게 위치되어 있다.
도 5에 도시된 바와 같이, 상기 불순물 도핑층(17a, 17b, 18)은 n-형 불순물 이온으로 도핑된 비정형 실리콘(n+ 실리콘)으로 되어 있다. 상기 불순물 도핑층(17a)은 상기 반도체 층(11) 및 상기 소스 전극(12a)의 일단부 사이에 개재한다. 일부의 상기 불순물 도핑층(17a)은 상기 블럭 절연막(14a)상에 위치되어 있다. 상기 불순물 도핑층(17b)은 상기 반도체 층(11) 및 상기 소스 전극(12b)의 그 나머지 단부사이에 개재한다. 상기 불순물 도핑층(18)의 양단은 상기 블럭 절연막(14a, 14b)상에 각각 위치하게 된다.
도 6은 다수의 이중-게이트 감광기(10)가 매트릭스에 배열되어 있는 감광기 배열의 구성을 도시하는 평면도이고, 각각의 이중-게이트 감광기는 감광기 역할을 하는 소자당 두개의 반도체 층 영역을 포함한다. 상기 신호 반도체 층(11)에 있는 상기 두개의 반도체 층 영역은 상기 소스 전극(12a, 12b) 및 상기 드레인 전극(13) 사이에 노출한다. 상기 도면에 있어서, 열 방향으로 서로 인접하여 배열된 상기 이중-게이트 감광기(10)의 상기 탑 게이트 전극(21)은 두개로 분기된 탑 게이트 라인(101a, 101b)에 연결되어 있다. 열 방향으로 서로 인접하여 배열된 상기 이중-게이트 감광기의 상기 저면 게이트 전극(22)은 저면 게이트 라인(102)에 연결되어 있다. 상기 탑 게이트 라인(101a, 101b)은 상기 저면 게이트 라인(102)과 중첩하지 않는 방식으로 상기 이중-게이트 감광기(10) 사이에 위치되어 있다. 줄 방향으로 서로 인접하여 배열된 상기 이중-게이트 감광기(10)의 상기 드레인 전극(13)은 드레인 라인(103)에 연결되어 있다. 줄 방향으로 서로 인접하여 배열된 상기 이중-게이트 감광기(10)의 상기 소스 전극(12)은 소스 라인(104)에 연결되어 있다. 전압 VSS는 상기 소스 라인(104)에 공급된다.
상기 소스 전극(12a, 12b)은 상기 공통 소스 라인(104)으로부터 상기 드레인 라인(103)을 향해 X 방향으로 머리빗-이빨과 같은 형식으로 튀어 나오도록 형성되어 있다. 상기 드레인 전극(13)은 상기 소스 라인(104)를 향해 상기 소스 라인(104)과 마주하는 상기 드레인 라인(103)으로부터 X 방향으로 튀어 나오도록 형성되어 있다. 구체적으로, 상기 소스 전극(12a) 및 드레인 전극(13)은 그들 사이에 상기 반도체 층(11)의 상기 영역(11a)과 서로 마주하도록 위치되어 있다. 상기 소스 전극(12b) 및 드레인 전극(13)은 그들 사이에 상기 반도체 층(11)의 상기 영역(11b)과 서로 마주하도록 위치되어 있다.
도 2에 있어서, 상기 블럭 절연막(14a, 14b), 탑 게이트 절연막(15), 저면 게이트 절연막(16), 및 탑 게이트 전극(21)에 배치된 상기 보호 절연막(20)은 가령, 실리콘 질화물과 같이 가시광선에 대해 투명한 절연막으로 되어 있다. 상기 탑 게이트 전극(21) 및 탑 게이트 라인(101a, 101b)은 가령, 이전에 언급한 ITO와 같은 광투과 유도물질로 되어 있고, 가시광선에 높은 투과율을 나타낸다. 한편, 상기 소스 전극(12a, 12b), 드레인 전극(13), 저면 게이트 전극(22), 및 저면 게이트 라인(102)은 가시광선이 통과하는 것을 막고 크롬, 크롬 합금, 알루미늄 합금, 및 이와 유사한 것으로부터 선택되는 물질로 되어 있다.
구체적으로, 상기 이중-게이트 감광기(10)는 상기 반도체 층(11)에 있는 상기 채널 영역(12a), 소스 전극(12a), 드레인 전극(13), 탑 게이트 절연막(15), 및 탑 게이트 전극(21)으로 구성된 제1의 상측 MOS 트랜지스터, 그리고 상기 채널 영역(11a), 소스 전극(12a), 드레인 전극(13), 저면 게이트 절연막(16), 및 저면 게이트 전극(22)으로 구성된 제1의 이중-게이트 감광기,
상기 반도체 층(11)에 있는 상기 채널 영역(11b), 소스 전극(12b), 드레인 전극(13), 탑 게이트 절연막(15), 및 탑 게이트 전극(21)으로 구성된 제2의 상측 MOS 트랜지스터, 그리고 상기 채널 영역(11b), 소스 전극(12b), 드레인 전극(13), 저면 게이트 절연막(16), 및 저면 게이트 전극(22)으로 구성된 제2의 하측 MOS 트랜지스터로 구성된 제2의 이중-게이트 감광기를 포함하며, 상기 제1 및 제2의 이중-게이트 감광기는 상기 절연 기판(19)상에 병렬로 배열되어 있다.
상기 이중-게이트 감광기(10)에 있어서, 상기 제1의 이중-게이트 감광기의상기 드레인 전류가 흐르는 상기 채널 영역(11a)이 채널 길이 L1및 채널 폭 W1에 의해 정의되는 두개의 인접한 측면의 직사각형 모양으로 설정된다. 상기 제2의 이중-게이트 감광기의 상기 드레인 전류가 흐르는 채널 영역(11b)은 채널 길이 L2및 채널 폭 W2에 의해 정의되는 두개의 인접한 측면의 직사각형 형태로 설정된다.
상기 이중-게이트 감광기(10)의 위에서부터 들어오는 빛이 입사하고 상기 제1의 이중-게이트 감광기의 상기 드레인 전류 Ids에 영향을 미치는 상기 캐리어 발생 영역은 대략 K1의 길이 및 W1의 폭을 갖는 거의 직사각형의 형태를 취하고 상기 채널 영역(11a)의 모양과 거의 유사하다. 상기 이중-게이트 감광기(10) 위에서부터 들어오는 빛이 입사하고 상기 제2의 이중-게이트 감광기의 상기 드레인 전류 Ids에 영향을 미치는 상기 캐리어 발생 영역은 대략 K2의 길이 및 W1의 폭을 갖는 거의 직사각형의 형태를 취하고 상기 채널 영역(11b)의 모양과 거의 유사하다.
이중-게이트 감광기의 2차원 배열로 구성된 상기 감광기 시스템은 상기 회로도를 참조로 하여 간략히 설명된다.
도 7은 이중-게이트 감광기의 2차원 배열로 구성된 상기 감광기 시스템의 구성을 도시한다.
상기 감광기 센서 시스템은 대략 예를 들어, n열 ×m줄의 매트릭스로 배열된 많은 이중-게이트 감광기의 감광기 배열(100), 각각 열 방향으로 서로 인접한 상기 이중-게이트 감광기(10)의 상기 탑 게이트 단자 TG(탑 게이트 전극(21)) 및 저면게이트 단자(저면 게이트 전극(22))를 연결시키는 탑 게이트 라인(101(101a, 101b)) 및 저면 게이트 라인(102), 각각 상기 탑 게이트 라인(101) 및 저면 게이트 라인(102)에 연결된 탑 게이트 구동기(111) 및 저면 게이트 구동기(112), 줄 방향으로 개개의 이중-게이트 감광기의 상기 드레인 단자 D(드레인 전극(13))를 연결시키는 드레인 라인(103), 상기 드레인 라인(103), 스위치(114), 증폭회로(115), 줄 방향으로 상기 소스 단자 S(소스 전극(12a, 12b))를 연결시키고 전압 VSS가 공급되는 소스 라인(104)에 연결된 검출 구동기, 및 상기 감광기(10) 아래 평면 광원(30)을 포함한다. 상기 전압 VSS가 상기 드레인 라인에 재충전된 전압과 다를 수 밖에 없더라도, 상기 전압 VSS은 접지 전위이어야 하는 것이 바람직하다.
상기 탑 게이트 전극(21)과 함께 상기 탑 게이트 라인(101)은 ITO로 되어 있다. 상기 저면 게이트 라인(102), 드레인 라인(103), 및 소스 라인(104)은 상기 저면 게이트 전극(22), 드레인 전극(13), 및 소스 전극(12a, 12b)의 동일한 물질로 되어 있고, 상기 라인들은 상기 전극들과 집적하여 형성된다. 여기서, φtg는 리셋 펄스 및 축적 펄스 φT1, φT2, ... , φTi, ... , φTn을 발생시키기 위한 제어 신호이다. 표시 φbg는 판독 펄스 및 비-판독 펄스 φB1, φB2, ... , φBi, ... , φBn을 발생시키기 위한 제어 신호이다. 그리고 φpg는 재충전 전압 Vpg를 인가하는 타이밍을 제어하기 위한 재충전 신호이다.
이 구성과 더불어, 상기 탑 게이트 구동기(111)는 전압을 상기 탑 게이트 단자 TG에 인가하고, 이로 인해 감광 기능을 실현시킨다. 상기 저면 게이트구동기(112)는 전압을 상기 저면 게이트 단자 BG에 인가하고, 이로 인해 상기 검출 구동기(113)는 상기 드레인 라인(103)을 경유하여 상기 감지 신호를 취하고 직렬 데이터 또는 병렬 데이터 VOUT을 출력시켜 선택 판독 기능을 실현시킨다.
다음에, 상기 감광기 시스템 구동 제어 방법은 다음에 수반하는 도면을 참조로 하여 기술된다.
도 8은 손가락이 상기 감광기 시스템(100)상에 놓인 상태를 도시하는 단면도이다. 도 9는 상기 감광기 시스템(100)의 구동 제어 방법의 한 예를 설명하고자 하는 타이밍 차트이다. 도 10 내지 16은 상기 이중-게이트 감광기(10)의 작동에 대한 개념도를 도시한다. 도 17 및 18은 상기 감광기 시스템의 출력 전압의 광학적 응답 특성을 도시한다.
먼저, 도 8에 도시된 바와 같이, 손가락 FN이 상기 감광기 시스템(100)의 보호 절연막(20)에 놓이게 된다. 이 때, 상기 손가락 FN의 지문을 정의하는 돌출 부분은 직접적으로 상기 보호 절연막(20)을 터치하는 반면에, 상기 돌출 부분 사이의 홈들은 상기 손가락 및 상기 막(20) 사이에 공기가 개재되어 있어서 상기 보호 절연막(20)을 터치하지 않는다. 상기 손가락 FN은 상기 절연막(20)에 놓인 경우, 상기 감광기 시스템(100)은 신호(예를 들어, Vtg = + 15V정도로 높은 리셋 펄스) φTi를 i번째 열에 있는 상기 탑 게이트 라인(101)에 그리고 0V의 상기 비-판독 신호 φBi를 i번째 열에 있는 상기 저면 게이트 라인(102)에 인가하고, 이로 인해 상기 반도체 층(11) 및 상기 블럭 절연막(14)에 축적된 캐리어(여기서는 정공)를 방전시키는(Treset의 리셋 주기) 리셋 작동을 수행한다.
상기 이중-게이트 감광기(10)의 상기 유리 기판(19) 아래에 배치된 상기 평면 광원(30)으로부터 가시광선을 포함하는 파장 범위의 빛이 상기 이중-게이트 감광기(10)의 측면으로 발산된다.
이 때, 상기 불투명한 저면 게이트 전극(22)이 상기 평면 광원(30) 및 반도체 층(11) 사이에 개재하기 때문에, 상기 발산된 빛은 직접적으로 상기 반도체 층(11)을 좀처럼 들어가지 못하지만, 상기 소자간 영역 RP에 있는 상기 투명한 절연 기판(19) 및 절연막(15, 16, 20)을 통과한 빛은 상기 보호 절연막(20)상의 상기 손가락 FN에 투사된다. 상기 손가락 FN에 투사된 빛중에, 총 반사 임계각 보다 더 작은 각으로 투사된 빛 Q1은 상기 손가락 FN의 투사 부분 및 상기 보호 절연막(20) 사이의 계면, 또는 상기 손가락 FN의 표피 내부에서 불규칙적으로 반사된다. 상기 반사된 빛은 상기 절연막(15, 10) 및 탑 게이트 전극(21)을 경유하여 상기 가장 가까운 이중-게이트 감광기(10)의 상기 반도체 층(11)에 들어가게 된다. 상기 절연막(15, 16, 20)의 굴절 지수는 약 1.8 내지 2.0으로 설정되고 상기 탑 게이트 전극(21)의 굴절 지수는 약 2.0 내지 2.2로 설정된다. 대조적으로, 상기 손가락 FN의 홈에 있어서, 빛 Q2는 상기 홈에서 불규칙적으로 반사되는 반면에, 충분한 광량이 상기 가장 가까운 이중-게이트 감광기(10)의 상기 반도체 층(11)에 들어가지 못하게 하면서 공기중에서는 감쇄한다.
구체적으로, 상기 반도체 층(11)에서 발생되고 축적되는 캐리어의 양은 상기손가락 FN의 지문 패턴에 따라 상기 반도체 층(11)에 들어가는 반사된 광량에 따라 변한다.
다음으로, 도 9 및 11에 도시된 바와 같이, 상기 감광기 시스템(100)은 상기 리셋 작동 후 저 레벨(예를 들어, Vtg = - 15V)의 φTi의 바이어스 전압을 상기 탑 게이트 라인(101)에 인가하고, 상기 캐리어 축적 작동에 있어서 캐리어 축적 주기 Ta를 개시하면서 캐리어 축적 동작을 수행한다.
상기 캐리어 축적 주기 Ta에 있어서, 상기 탑 게이트 전극(12)의 측면에서 들어오는 광량에 따라 전자-정공 쌍이 상기 반도체 층(11)에서 발생된다. 상기 정공은 상기 반도체 층(11) 및 상기 반도체 층(11)과 상기 블럭 절연막(14) 사이의 계면 부근, 즉, 상기 채널 영역 및 상기 채널 영역 부근에서 축적된다.
상기 재충전 작동에서, 도 9 및 12에 도시된 바와 같이, 상기 스위치(114)는 상기 캐리어 축적 주기 Ta와 병렬로 재충전 신호 φpg를 기초로 변하게 되고 Vpg의 특정 전압(재충전 전압)이 상기 드레인 라인(103)에 인가되고, 이로 인해 상기 드레인 전극(13)은 전하를 보유하게 된다(재충전 주기 Tprch).
그리고 나서, 판독 동작에 있어서, 도 9 및 13에 도시된 바와 같이, 상기 재충전 주기 Tprch가 경과된 다음, 고 레벨(예를 들어, Vbg = + 10V)의 φBi의 바이어스 전압(판독 선택 신호, 이하, 판독 펄스라고 함)이 선택 모드의 열 방향으로 상기 저면 게이트 라인 또는 상기 저면 게이트 라인(102)에 인가되고, 이로 인해 상기 선택 모드의 열 방향으로 상기 이중-게이트 감광기가 ON 상태로 된다(판독 주기 Tread).
상기 판독 주기 Tread에서, 상기 채널 영역에 축적된 캐리어(정공)은 상기 탑 게이트 단자 TG에 인가된 반대 극성의 Vtg( -15V)를 경감시키는 역할을 하기 때문에, 상기 저면 게이트 단자 BG에서 Vbg는 n-채널을 형성시키고 상기 드레인 라인(103)상의 상기 드레인 전압 VD는 도 17에 도시된 바와 같이 시간이 지나가면서 상기 드레인 전류에 따라 재충전 전압 Vpg으로부터 점점 감소하는 경향이 있다.
구체적으로, 상기 캐리어 축적 주기 Ta에서 상기 캐리어 축적 상태가 어두운 상태이고 어떠한 캐리어(정공)도 상기 채널 영역에 축적되지 않았을 경우, 음 바이어스를 상기 탑 게이트 TG에 인가함으로써 도 14 및 17에 도시된 바와 같이 n-채널을 형성하기 위해 상기 저면 게이트 BG에서 양 바이어스를 제거하고, 상기 이중-게이트 감광기(10)가 OFF 상태가 되게 하며, 이로 인해 상기 드레인 전압 또는 상기 드레인 라인(103)상의 상기 전압 VD가 변하지 않고 그대로 있게 된다.
한편, 상기 캐리어 축적 상태가 밝은 상태에 있는 경우, 도 13 및 17에 도시된 바와 같이 캐리어(정공)가 입사광량에 따라 상기 채널 영역에서 캡쳐되기 때문에, 상기 캐리어는 상기 탑 게이트 TG에 있는 상기 음 바이어스를 제거하는 역할을 한다. 제거된 상기 음 바이어스의 양에 대응하는 상기 저면 게이트 BG에 있는 양 바이어스는 n-채널을 형성하고, 상기 이중-게이트 감광기(10)가 ON 상태로 되게 하며, 이로 인해 상기 드레인 전류가 흐르게 된다. 그리고 나서, 입사광량에 따라 흐르는 상기 드레인 전류를 기초로, 상기 드레인 라인(103)상의 상기 전압 VD가 떨어진다.
그러므로, 도 17에 도시된 바와 같이, 상기 드레인 라인(103)상의 전압 VD가 변동하는 경향은 판독 펄스 φBi가 상기 저면 게이트 BG에 인가될 때 까지 상기 리셋 펄스 φTi를 상기 탑 게이트 TG에 인가한 결과로서 상기 리셋 작동이 끝날 때부터 그 시간(캐리어 축적 시간 Ta) 동안 수신된 광량에 밀접한 관계가 있다. 축적 캐리어의 수가 작은 경우, 상기 전압 VD는 완만하게 감소하는 경향이 있다. 상기 캐리어의 수가 큰 경우, 상기 전압 VD는 날카롭게 떨어지는 경향이 있다. 그러므로, 상기 판독 주기 Tread가 개시하는 경우, 입사광량은 특정 시간이 경과한 후에 상기 드레인 라인(103)상의 상기 전압 VD를 감지함으로써 또는 특정 문턱 전압을 기준 전압으로 이용하는 전압에 도달하는데 필요한 시간을 감지함으로써 계산된다.
상기 언급된 일련의 이미지 판독 작동이 하나의 주기라고 가정하면, 동등한 처리 절차를 (i+1)번째 열의 상기 이중-게이트 감광기(10)에 반복적으로 적용함으로써 상기 이중-게이트 감광기(10)는 2차원 센서 시스템으로 작동할 수 있게 된다.
도 9에 도시된 상기 타이밍 도에 있어서, 도 15 및 16에 도시된 바와 같이 상기 재충전 주기 Tprch가 경과한 다음 상기 열 레벨(예를 드렁, Vbg = 0V)이 상기 비-선택 모드에서 상기 저면 게이트 라인(102)에 계속해서 적용유지될 때, 상기 이중-게이트 감광기(10)는 OFF 상태로 남아 있고 상기 감광기(10)가 밝은 상태에 있더라도 도 18에 도시된 바와 같이 상기 드레인 라인(103)상의 상기 전압 VD는 상기 재충전 전압 Vpg를 유지한다. 이런 식으로, 상기 전압이 상기 저면 게이트 라인(102)에 인가된 상태가 상기 이중-게이트 감광기(10)의 상기 판독 상태를 선택하는 기능을 나타낸다. 광량에 따라 감쇄된 상기 드레인 라인(103)상의 재충전 전압 VD는 상기 검출 구동기(113)에서 다시 판독되고, 상기 증폭 회로(115)를 통과하며, 그리고 직렬 또는 병렬 출력의 형태의 전압 Vout의 신호로 패턴 인증 회로에 공급된다.
여기서, 상기 언급된 두개의 채널 영역(11a 및 11b)을 포함하는 이중-게이트 감광기(10)로 구성된 본 발명의 감광기의 상기 채널 영역(11a, 11b)상의 들뜬 빛의 가상 입사 영역(유효 입사 영역)의 모양이 상기 이중-게이트 감광기의 상기 트랜지스터 감도와 어떻게 관련이 있는 지 자세하게 설명된다.
상기 이중-게이트 감광기에 있어서, 광량에 따라 흐르는 상기 드레인 전류 Ids는 (채널 폭 W)/(채널 길이 L)에 비례한다.
상기 이중-게이트 감광기(10)에서, 상기 제1의 이중-게이트 감광기의 상기 채널 길이는 L1으로 설정되고 그것의 채널 폭은 W1으로 설정되며 상기 제2의 이중-게이트 감광기의 상기 채널 길이는 L2로 설정되고 그것의 채널 폭은 W1으로 설정되기 때문에, 싱글 이중-게이트 감광기(10)를 통해 흐르는 상기 드레인 전류 Ids는 다음 표현식(2)에 의해 표현된다:
Ids ∝ (W1/L1+ W1/L2) (2)
여기서, L2= L1이라면, 표현식 (2)는 다음의 표현식(3)이 된다:
Ids ∝ 2W1/L1
이 때, 그 비(W1/L1)가 도 30에 도시된 종래의 구조와 함께 이중-게이트 감광기 PS의 비(W0/L0)와 동일해 진다면, 본 발명의 이중-게이트 감광기(10)의 상기 드레인 전류 Ids는 상기 밝은 상태에 있는 상기 재충전 전압을 충분히 낮추면서 상기 이중-게이트 감광기 PS의 상기 드레인 전류 Ids의 두배가 되고, 이로 인해 심지어 상기 밝은 상태 및 상기 어두운 상태 사이의 낮은 대조율에서 대상이 충분히 감지될 수 있다.
상기 기술된 바와 같이, 상기 이중-게이트 감광기(10)에서 상기 소스-드레인 전류값 Ids는 상기 채널 영역(11a)의 (채널 폭 W1)/(채널 길이 L1)의 비 및 상기 채널 영역(11b)의 (채널 폭 W1)/(채널 길이 L2)의 비의 합에 달려있기 때문에, 상기 이중-게이트 감광기(10)의 상기 드레인 전류의 개선에는 (W1/L1+ W1/L2)의 값이 가능한 한 커져야 할 필요가 있다. 상기 이중-게이트 감광기(10)가 밝은 상태의 입사광 및 어두운 상태의 입사광 사이의 충분한 차이를 판독하도록, W1/L1및 W1/L2의 두 비가 1.5 또는 그 이상이여야 하는 것이 바람직하고, 3.5 또는 그 이상이면 더욱 더 바람직하다.
상기 이중-게이트 감광기(10)에 있어서, 상기 소스 전극(12a, 12b) 및 드레인 전극(13)은 가시광선에 불투명하기 때문에, 상기 이중-게이트 감광기(10)의 상기 제1의 이중-게이트 감광기의 상기 채널 영역(11a)에 있는 상기 드레인 전류 Ids에 영향을 주듯이 그런 정공이 발생되는 상기 캐리어 발생 영역 Ip1은 약 K1의 긴 길이 및 상기 채널 폭 W1과 동일한 측면 길이를 갖는 거의 직사각형과 거의 유사하고, 상기 이중-게이트 감광기(10)의 상기 제2의 이중-게이트 감광기의 상기 채널 영역(11b)에 있는 상기 드레인 전류 Ids에 영향을 주듯이 그런 정공이 발생되는 상기 캐리어 발생 영역 Ip2는 약 K2의 긴 길이 및 상기 채널 폭 W1과 동일한 측면 길이를 갖는 거의 직사각형과 거의 유사하다.
상기 캐리어 발생 영역 Ip1및 캐리어 발생 영역 Ip2가 도 6에 도시된 바와 같이 채널 길이 방향으로 상기 보호 절연막(20)상에 병렬로 배열되기 때문에, 적어도 상기 보호 절연막(20)의 표면에서 손가락으로 부터 반사 결과 상기 캐리어 발생 영역 Ip1에 들어가게 되는 빛이 통과하는 상기 광 감지가능 영역 Ep1(상기 도면에서 사선으로 빗금친 영역) 또는 상기 보호 절연막(20)의 표면에서 손가락으로 부터 반사 결과 상기 캐리어 발생 영역 Ip2에 들어가게 되는 빛이 통과하는 상기 광감지 가능 영역 Ep2(상기 도면에서 사선으로 빗금친 영역), 즉, 싱글 이중-게이트 감광기가 감지하는 상기 영역 EPT1은 일정한 사각형과 같은 모양으로 되어 있다. 상기 감지가능한 영역은 상기 채널 영역(11a 및 11b)에 집중되어 있고 특정 광수신 감도를 보증하는 영역을 개략적으로 나타내지만, 광수신 감도의 분포 범위를 정확하게 나타내지는 않는다.
결과적으로, X 방향으로 진행하는 빛에 대해 상기 감지가능한 영역 및 Y 방향으로 진행하는 빛에 대해 감지가능한 영역 사이의 균형이 2차원 이미지를 판독하는데 있어서 왜곡을 억합하는 종래의 이중-게이트 감광기 PS의 상기 감지가능한 영역 Ep0이상으로 등화되는 것과 같이 본 발명의 상기 이중-게이트 감광기(10)의 상기 감지가능한 영역 Ep1및 감지가능한 영역 Ep2도 그러하다.
상기 기술된 바와 같이, 상기 (W1/L1+ W1/L2)의 비가 더 높게 설정되고 상기 이중-게이트 감광기(10)가 양호한 감도를 갖기 때문에, 상기 밝은 상태 및 상기 어두운 상태 사이의 대조율이 낮더라도, 확실히 구별가능한 데이터 Vout이 출력될 수 있다. 동시에, 상기 캐리어 발생 영역 Ip1및 캐리어 발생 영역 Ip2는 광 감도의 거리가 더 짧은(Y 방향) 방향으로 병렬로 배열되기 때문에, 이것은 중간에 Y 방향을 가지면서 오른쪽에서 왼쪽으로 45°각도로 상기 반도체 층(11)에 들어가게 되는 빛의 감지 범위의 평면적인 균형을 향상시키면서, 손가락 FN의 지문이 높은 정밀도로 인증될 수 있게 된다.
그런 이중-게이트 감광기로 구성된 상기 감광기 배열의 상기 평면 구조는 이중-게이트 감광기(10)가 서로 수직인 X 및 Y의 두 방향(열 및 줄 방향)으로 Psp의 특정 피치를 갖는 격자(또는 매트릭스)로 배열되도록 그리고 상기 평면 광원(30)으로부터의 빛이 격자에 있는 상기 소자간 영역 Rp를 통해 상기 대상에 투사되도록 그렇게 설계된다. 이런 이유로, 상기 대상에 충분한 광량을 투사하기 위해, 상기 소자간 영역 Rp는 가능한 한 크게 만들어져야 하는 것이 바람직하다.
상기 감지가능한 영역 EPT1이 일정한 사각형과 더욱 유사해 질수록, 상기 채널 영역(11a, 11b)에 들어가는 들뜬 빛의 입사각에 의해 발생된 광수신 감도의 변동이 더욱 수정된다. 구체적으로, X 방향으로 뻗어나가는 중앙선의 위 아래 45°의 각의 상기 영역으로부터 상기 채널 영역(11a, 11b)에 들어가는 빛의 감도가 X 방향으로 연장하는 중앙선의 오른쪽 및 왼쪽에 45°각도의 상기 영역으로부터 상기 채널 영역(11a, 11b)에 들어가는 빛의 감도와 더욱 동일해진다. 이것은 상기 광수신 감도의 변동(직진성)을 수정하고, 그리고 감지가능한 영역 E의 광수신 영역은 (거의 일정한 사각형에 보다 가까운 직사각형의 형태를 취하기 위해) X 및 Y 방향으로 거의 일정하게 확장하게 한다.
그러므로, 그런 이중-게이트 감광기(10)는 도 6에 도시된 바와 같이 감광기 배열(100)을 구성하기 위해 매트릭스에 배열되고, 이로 인해 상기 감지가능한 영역 E의 방향으로 상기 확장을 등화시키며, 그리고 높은 광수신 감도 광수신 섹션 및 감광기 시스템을 갖는 감광기 배열을 실현시키고, 반면에 2차원 이미지를 판독하는데 있어서 왜곡을 억제한다. 이 때, 상기 이중-게이트 감광기(10)의 상기 탑 게이트 전극(21)을 연결하는 상기 탑 게이트 라인(101a, 101b)이 평면적으로 분기되고 Y 방향으로(대칭적으로) 일정하게 위치하는 방식으로 배열 및 형성되어 있기 때문에, 상기 대상에 의해 반사되고, 상기 탑 게이트 라인(101a, 101b)을 통과하며, 그리고 상기 채널 영역(11a, 11b)에 들어가는 상기 들뜬 빛이 일정하게 감쇄하고, 이로 인해 보다 넓은 탑 게이트 라인이 오프셋 위치에서 배열 및 형성되는 경우와 비교해 볼 때 상기 입사광이 상기 광수신 감도의 변동에 영향을 주는 것을 막는다. 이것은 상기 광감지 영역의 상기 일정한 팽창을 정확하게 보증하고 2차원 이미지의 왜곡을 막는다.
게다가, 상기 이중-게이트 감광기(10)와 함께, 상기 광수신 감도가 괄목할 만하게 증가하게 되기 때문에, 입사광량이 작더라도, 종래의 이중-게이트 감광기 PS와 비교해 볼 때 상기 명암 정보가 적절하게 판독될 수 있다. 이것은 상기 판독 장치에 제공된 상기 평면 광원의 조도를 줄이는데 일조하며, 상기 2차원 이미지 판독 장치의 전력 소비를 감소시킨다. 상기 평면 광원의 조도가 일정하게 된 경우, 상기 광수신 감도의 개선으로 상기 캐리어 축적 시간을 괄목할만하게 줄이고, 이로 인해 상기 2차원 이미지 판독 수행에 있어서 우수한 판독 장치를 제공한다.
게다가, 상기 괄목할 만한 광수신 감도는 이중-게이트 감광기(10)에서와 같은 동일한 입사광량에 대해 과도한 광-온 전류가 발생되도록 허용한다. 그런 온 전류를 억압하기 위해, 상기 탑 및 저면 게이트의 양 전극에 인가된 상기 구동 전압을 낮춤으로써 상기 작동이 제어된다. 따라서, 상기 구동 전압의 감소가 시간에 따라 상기 이중-게이트 감광기의 특성 저하를 억압하고, 이로 인해 상기 감광기 배열의 신뢰도가 오래 지속될 수 있게 된다.
도 6의 상기 감광기 배열(100)에 있어서, 상기 두개의 탑 게이트 라인(101a, 101b)은 각 열에 배열된 상기 이중-게이트 감광기의 상기 탑 게이트 전극(21)을 연결시킨다. 상기 저면 게이트 라인(102)는 각 열에 배열된 상기 이중-게이트 감광기(10)의 상기 저면 게이트 전극(22)을 연결시킨다. 상기 동일한 열에 있는 상기 탑 게이트 라인(101a, 101b)이 상기 인접한 이중-게이트 감광기(10) 사이에 평면적으로 분기되고 병렬로 연장되어 있고, 반면에 상기 일정 위치 관계 및 동일한 와이어 폭 및 두께를 유지하도록 그렇게 형성되어 있다. 구체적으로, 상기 탑 게이트라인(101a, 101b)은 상기 이중-게이트 감광기(10)의 거의 중간을 연결시키는 그런 방식으로 뻗어있는 상기 저면 게이트 라인(102)의 위 아래 줄 방향으로 거의 대칭적으로 배열 및 형성되어 있다. 즉, 상기 탑 게이트 라인(101a) 및 탑 게이트 라인(101b)은 기본적으로 축으로서 X 방향으로 상기 저면 게이트 라인(102)와 축-대칭 구조를 형성한다. 이것은 상기 탑 게이트 라인(101a) 및 탑 게이트 라인(101b)을 통과함으로써 감쇄되고 상기 탑 게이트 라인(101a)의 측면(탑 게이트)에서 들어가게 되는 광량 및 상기 탑 게이트 라인(101b)의 측면(하측 측면)에서 들어가게 되는 광량 사이의 균형을 등화시킨다. 대조적으로, 상기 소스 라인(104)의 측면 및 드레인 라인(103)의 측면은 기본적으로 상기 라인이 축으로서 Y 방향으로 상기 반도체 층(11)으로부터 뻗어나가면서 축-대칭 구조를 형성한다. 상기 탑 게이트 라인(101a) 및 탑 게이트 라인(101b)을 통과함으로써 감쇄되는 빛이 상기 반도체 층(11)에 들어가게 되는 경우, 상기 감광기(10)의 오른쪽 측면 및 왼쪽 측면상에 입사 사이의 균형이 등화될 수 있다. 상기 탑 게이트 라인이 입사광의 균형이 수직적으로 수평적으로 동일해지기 때문에, 빛의 직진성의 균형이 개선될 수 있다. 게다가, 상기 인접한 감광기 사이에 배열된 상기 탑 게이트 라인(101a, 101b)이 상기 저면 게이트 라인(102)와 수직적으로 거의 중첩하지 않기 때문에, 신호 지연 또는 전압 강하를 억제하면서 상기 탑 게이트 라인(101a, 101b) 및 상기 저면 게이트 라인(102) 사이에 어떠한 기생 정전용량도 존재하지 않는다.
그런 구성에, 상기 탑 게이트 전극(21)이 기본적으로 두 배선층에 의해 연결되기 때문에, 상기 배선층 당 횡단면적이 동일한 경우, 상기 배선의 횡단면적은 싱글 배선층의 이용과 비교해 볼 때 거의 두배가 된다. 이것으로 높은 저항률의 IT0로 된 상기 탑 게이트 라인(101a, 101b)의 배선 저항의 절반이 되고, 상기 판독 작동 신호의 지연을 억압하며, 훨씬 더 나은 이미지 판독 작동을 실현시킨다.
도 2에 도시된 이중-게이트 감광기의 스택 구조에 있어서, 상대적으로 상층에 있는 상기 탑 게이트 라인은 두개의 배선층(101a, 101b)으로 되어 있기 때문에, 하나의 탑 게이트 라인(예를 들어, 101a)이 상기 스택 구조에서 더 높은 층에서 돌출한 계단으로 인해 또는 포토리소그래픽 처리에서 장애물 역할을 하는 먼지와 같은 입자로 인해 깨졌더라도, 그 나머지 탑 게이트 라인(예를 들어, 101b)은 상기 탑 게이트 전극(21)이 서로 전기적으로 연결될 수 있게 하고, 상기 판독 작동 신호의 지연을 보상하며, 상당히 신뢰할 만한 감광기 배열을 제공한다.
본 실시예에서, 상기 탑 게이트 라인은 두개의 라인으로 분기되어 있지만, 본 발명은 이것에 한하지 않는다. 상기 탑 게이트 라인은 두개 이상의 라인으로 분기될 수 있다. 분기될 상기 배선층은 상기 탑 게이트 라인에 제한되지 않는다. 간단히 말해서, 본 발명은 상기 감광기 배열 및 감광기 시스템에 응용된 또 다른 배선층(예를 들어, 금선 배선)의 것 보다 더 높은 배선 저항의 배선층에 응용가능하다는 것은 두말할 필요가 없다.
종래의 이중-게이트 감광기의 경우에서도, 상기 이중-게이트 감광기 PS 사이의 상기 탑 게이트 라인(101a, 101b)이 도 19에 도시된 바와 같이 상기 저면 게이트 라인(102)과 중첩하지 않도록 배열되는 것처럼 감광기 배열(200)도 그러하기 때문에, 기생 정전용량을 억압하고 상기 배선의 끊김을 막는 것과 같은 효과를 야기한다. 상기 감광기 배열(100)이 상기 감광기 배열(200)로 대체되듯이 상기 감광기(200)에 제공된 감광기 시스템도 그러하다.
상기 이중-게이트 감광기(10)에 있어서, 하나의 소자는 하나의 반도체 층으로 구성되어 있다. 다수의 반도체 층 및 하나의 감광기 시스템을 갖춘 싱글 이중-게이트 감광기(50)로 구성된 감광기 배열이 다음에 수반하는 도면을 참조로 하여 설명된다. 하기에 설명된 실시예에서 상기 이중-게이트 감광기(50)는 상기 동일한 구동에 의해 감광 기능을 실현시키고 상기 동일한 효과를 발휘한다.
도 20은 본 발명에 따른 감광기 배열에 응용된 이중-게이트 감광기(50)의 구성을 도시한다. 감광기 섹션의 역할을 하는 소자당 두개의 반도체 층을 구비한 이중-게이트 감광기의 개략적인 구성을 이용하여 구체적인 설명이 주어지게 된다.
도 21은 도 20의 라인 XXI-XXI을 따라 취해진 단면도이다. 본 발명의 실시예에 따른 상기 이중-게이트 감광기(50)는 가시광선이 통과할 수 있도록 절연 기판(19)상에 형성된 불투명한 저면 게이트 전극(22), 상기 저면 게이트 전극(22) 및 절연 기판(19)상에 배치된 저면 게이트 절연막(16), 비정형 실리콘으로 되어 있고 입사 가시광선에 의해 전자-정공 쌍을 발생시키고 상기 저면 게이트 전극(22)을 마주하도록 상기 절연막(16)상에 배치되는 방식으로 제공되고 서로 분리되어 있는 두개의 반도체 층(51a, 51b), 상기 반도체 층(51a, 51b)상에 병렬로 떨어져 배열된 블럭 절연막(14a, 14b), 하나의 반도체 층(51a)의 양단에 배치된 불순물 도핑층(57a, 및 58a), 그 나머지 반도체 층(51b)의 양단에 배치된 불순물 도핑층(57b, 58b), 각각 상기 불순물 도핑층(57a, 57b)상에 배치된 소스 전극(52a,52b), 상기 반도체 층(51a, 51b) 사이의 상기 불순물 도핑층(58a, 58b) 위로 뻗어나가도록 형성된 싱글 드레인 전극(53), 상기 저면 게이트 전극(16), 블럭 절연막(14a, 14b), 소스 전극(52a, 52b), 및 드레인 전극(53)을 커버하도록 형성된 탑 게이트 절연막(15), 상기 반도체 층(51a, 51b)을 마주하는 상기 탑 게이트 절연막(15)상에 배치된 싱글 탑 게이트 전극(21), 상기 탑 게이트 절연막(15) 및 탑 게이트 전극(21)상에 배치된 보호 절연막(20)을 포함한다.
상기 소스 전극(52a, 52b) 및 드레인 전극(53)은 상기 반도체 층(51a, 51b)의 양단, 상기 블럭 절연막(14a, 14b)의 양단, 및 상기 불순물 도핑층(57a, 57b, 58a, 58b)을 평면적으로 중첩한다. 상기 불순물 도핑층(57a, 57b, 58a, 58b)은 상기 블럭 절연막(14a, 14b)의 양단과 평면적으로 중첩한다. 상기 불순물 도핑층(57a, 57b, 58a, 58b)은 n-형 불순물 이온으로 도핑된 비정형 실리콘(n+실리콘)으로 되어 있다.
도 20에 도시된 바와 같이, 상기 소스 전극(52a, 52b)은 상기 공통 소스 라인(104)으로부터 상기 반도체 층(51a, 51b)을 향해 길이 방향으로(상기 도면에서 오른쪽에서 왼쪽으로) 머리빗-이빨과 같은 식으로 도출하도록 그렇게 형성되어 있다. 상기 드레인 전극(53)은 상기 소스 라인(104)과 마주하는 상기 드레인 라인(103)으로부터 상기 반도체 층(51a, 51b)로 향해 상기 채널 폭 방향으로 돌출하도록 그렇게 형성되어 있다. 구체적으로, 이런 소스 전극(52a, 52b) 및 드레인 전극(53)은 그것들 사이의 각각의 반도체 층(51a, 51b)과 서로 마주하여 병합하는식으로 그렇게 형성된다.
상기 블럭 절연막(14a, 14b), 탑 게이트 절연막(15), 저면 게이트 절연막(16), 및 탑 게이트 전극(21)상에 배치된 상기 보호 절연막(20)은 가령 실리콘 질화물과 같은 광수신 절연막으로 되어 있다. 상기 탑 게이트 전극(21) 및 탑 게이트 라인(101a, 101b)은 가령 상기 언급된 ITO와 같은 광수신 전도 물질로 되어 있고, 가시광선에 높은 투과율을 나타낸다. 한편, 적어도 상기 저면 게이트 전극(22) 및 저면 게이트 라인(102)은 가령, 크롬(Cr) 또는 이와 유사한 것과 같이 빛이 통과하는 것을 막는 물질로 되어 있다.
구체적으로, 상기 이중-게이트 감광기(10)는 상기 반도체 층(51a), 소스 전극(52a), 드레인 전극(53), 탑 게이트 절연막(15), 및 탑 게이트 전극(21)으로 구성된 제1의 상측 MOS 트랜지스터, 그리고 상기 반도체 층(51a), 소스 전극(52a), 드레인 전극(53), 저면 게이트 절연막(16), 및 저면 게이트 전극(22)으로 구성된 제1의 하측 이중-게이트 감광기,
상기 반도체 층(51b), 소스 전극(52b), 드레인 전극(53), 탑 게이트 절연막(15), 및 탑 게이트 전극(21)으로 구성된 제2의 상측 MOS 트랜지스터, 그리고 상기 반도체 층(51b), 소스 전극(52b), 드레인 전극(53), 저면 게이트 절연막(16), 및 저면 게이트 전극(22)으로 구성된 제2의 하측 MOS 트랜지스터로 구성된 제2의 이중-게이트 감광기를 포함하며, 상기 제1 및 제2의 이중-게이트 감광기는 상기 절연 기판(19)상에 병렬로 배열되어 있다.
상기 제1 및 제2의 이중-게이트 감광기로 구성된 상기 탑 게이트 전극(21)및 저면 게이트 전극(22)이 각각 공통 전극으로 구성되어 있고 상기 소스 전극(52a, 52b)은 상기 공통 소스 라인(104)으로부터 투사에 의해 형성되도록 상기 이중-게이트 감광기(50)도 그렇게 구성되어 있기 때문에, 감광기 섹션의 역할을 하는 소자 당 두개의 반도체 층에 제공된 상기 이중-게이트 전극이 상기 기술된 구동 제어 방법에 의해 작동될 수 있다.
상기 반도체 층(51a)에서, 상기 이중-게이트 감광기(50)에서 상기 제1의 이중-게이트 감광기의 상기 드레인 전류가 흐르는 상기 채널 영역이 채널 길이 L1및 채널 폭 W1에 의해 정의된 두개의 인접한 측면의 직사각형 모양으로 설정된다. 상기 반도체 층(51b)에서, 상기 제2의 이중-게이트 감광기의 상기 드레인 전류가 흐르는 상기 채널 영역이 채널 길이 L2및 채널 폭 W1에 의해 정의되는 두개의 인접한 측면의 직사각형 모양으로 설정된다.
상기 이중-게이트 감광기(50)에서 흐르는 상기 드레인 전류 Ids는 다음의 표현식(4)으로 나타낸다:
Ids ∝ (W1/L1+ W1/L2) (4)
상기 이중-게이트 감광기(50)에 있어서, 하나의 캐리어 발생 영역 및 상기 드레인 전류가 흐르는 채널 영역이 하나의 반도체 층(51a, 51b)에 배치되는 반면에, 반도체 층(81a, 81b)을 포함하는 이중-게이트 감광기(80)가 도 22에 도시된 바와 같이 이용될 수 있다. 상기 이중-게이트 감광기(80)는 실질적으로 상기 반도체 층(81a, 81b)을 제외하고 상기 이중-게이트 감광기(10)의 것과 동일한 구성을 가지고 있고, 유사한 효과를 발휘한다.
상기 이중-게이트 감광기(81a)에서, 상기 반도체 층(81a)의 상기 채널 영역이 채널 길이 L1및 채널 폭 W1에 의해 정의되는 두개의 인접한 측면의 직사각형 영역으로서 그리고 채널 길이 L2및 채널 폭 W1에 의해 정의되는 두개의 인접한 측면의 직사각형 영역으로서 설정된다. 상기 반도체 층(81b)의 상기 채널 영역이 채널 길이 L1및 채널 폭 W3에 의해 정의되는 두개의 인접한 측면의 직사각형 영역으로서 및 채널 길이 L2및 채널 폭 W3에 의해 정의되는 두개의 인접한 측면의 직사각형 영역으로서 설정된다.
상기 이중-게이트 감광기(80)의 상기 채널 영역에서 상기 드레인 전류 Ids에 영향을 주는 정공을 발생시키는 상기 캐리어 발생 영역은 상기 소스 및 드레인 전극 및 상기 채널 폭 W2사이의 거리 K1에 의해 정의되는 두개의 인접한 측면의 직사각형 영역으로서, 상기 소스 및 드레인 전극 및 상기 채널 폭 W2사이의 거리 K2에 의해 정의되는 두개의 인접한 측면의 직사각형 영역으로서, 상기 소스 및 드레인 전극 및 상기 채널 폭 W3사이의 거리 K1에 의해 정의되는 두개의 인접한 측면의 직사각형 영역으로서, 및 상기 소스 및 드레인 전극 및 상기 채널 폭 W3사이의 거리 K2에 의해 정의되는 두개의 인접한 측면의 직사각형 영역으로서 설정된다.
상기 이중-게이트 감광기(80)에서 흐르는 상기 드레인 전류 Ids는 다음의 표현식(5)으로 나타낸다:
Ids ∝ (W2/L1+ W3/L1+ W2/L2+ W3/L2) (5)
도 23에 도시된 바와 같이, 반도체 층(91a, 91b, 92a, 92b)을 포함하는 이중-게이트 감광기(90)가 이용될 수 있다. 상기 이중-게이트 감광기(90)는 실질적으로 상기 반도체 층(91a, 91b, 92a, 92b)을 제외하고 상기 이중-게이트 감광기(10)의 것과 동일한 구성을 가지며 유사한 효과를 발휘한다.
상기 이중-게이트 감광기(90)에 있어서, 상기 반도체 층(91a)의 상기 채널 영역은 채널 길이 L1및 채널 폭 W2에 의해 정의되는 두개의 인접한 측면의 직사각형 영역으로 설정된다. 상기 반도체 층(91b)의 상기 채널 영역은 채널 길이 L1및 채널 폭 W3에 의해 정의되는 두개의 인접한 측면의 직사각형 영역으로 설정된다. 상기 반도체 층(92a)의 상기 채널 영역은 채널 길이 L2및 채널 폭 W2에 의해 정의되는 두개의 인접한 측면의 직사각형 영역으로 설정된다. 상기 반도체 층(92b)의 상기 채널 영역은 채널 길이 L2및 채널 폭 W3에 의해 정의되는 두개의 인접한 측면의 직사각형 영역으로 설정된다.
상기 이중-게이트 감광기(90)에 있는 상기 반도체 층(91a, 91b, 92a, 92b)의 상기 채널 영역에서 상기 드레인 전류에 효과를 주는 정공을 발생시키는 상기 캐리어 발생 영역은 상기 소스 및 드레인 전극 및 상기 채널 폭 W2사이의 거리 K1에 의해 정의되는 두개의 인접한 측면의 직사각형 영역으로서, 상기 소스 및 드레인 전극 및 상기 채널 폭 W3사이의 거리 K1에 의해 정의되는 두개의 인접한 측면의 직사각형 영역으로서, 상기 소스 및 드레인 전극 및 상기 채널 폭 W2사이의 거리 K2에 의해 정의되는 두개의 인접한 측면의 직사각형 영역으로서, 및 상기 소스 및 드레인 전극 및 상기 채널 폭 W3사이의 거리 K2에 의해 정의되는 두개의 인접한 측면의 직사각형 영역으로서 설정된다.
상기 이중-게이트 감광기(90)에서 흐르는 상기 드레인 전류 Ids는 다음의 표현식(6)으로 나타낸다:
Ids ∝ (W2/L1+ W3/L1+ W2/L2+ W3/L2) (6)
도 24는 본 발명에 따른 상기 감광기 배열에 응용된 또 다른 이중-게이트 감광기(60)의 구성을 개략적으로 도시한다. 도 25는 도 24의 라인 XXV-XXV을 따라 취해진 단면도이다. 도 26은 상기 이중-게이트 감광기(60)가 매트릭스에 배열되는 감광기 배열의 평면도이다. 상기 실시예와 같은 동일한 구성 요소들은 동일한 참조 부호에 의해 나타나게 되고 이들 설명은 생략된다.
상기 이중-게이트 감광기(60)은 가시광선이 통과를 허용하는 절연 기판(19)상에 형성된 싱글 저면 게이트 전극(22), 상기 저면 게이트 전극(22) 및 절연 기판(19)에 배치된 저면 게이트 절연막(16), 가시광선이 부딪힐 때 상기 저면 게이트 전극(22)을 마주하고 전자-정공 쌍들 발생시키기 위해 제공되는 비정형 실리콘 또는 유사한 것으로 된 싱글 반도체 층(61), 상기 반도체 층(61)상에 병렬로 떨어져 배열된 블럭 절연막(64a, 64b, 64c), 채널 길이 방향으로 상기 블럭절연막(64a)의 일단 위로 뻗어나가고 상기 반도체 층(61)상에 배치된 불순물 도핑층(69a), 채널 길이 방향으로 상기 블럭 절연막(64a)의 타단 및 채널 길이 방향으로 상기 블럭 절연막(64b)의 일단 위로 뻗어나가고 상기 반도체 층(61)상에 배치되는 불순물 도핑층(69b), 채널 길이 방향으로 상기 블럭 절연막(64b)의 타단 및 채널 길이 방향으로 상기 블럭 절연막(64c)의 일단 위로 뻗어나가고 상기 반도체 층(61)상에 배치된 불순물 도핑층(69c), 상기 채널 길이 방향으로 상기 블럭 절연막(64c)의 타단 위로 뻗어나가고 상기 반도체 층(61)상에 배치된 불순물 도핑층(69d), 상기 불순물 도핑층(69a), 불순물 도핑층(69b), 불순물 도핑층(69c), 및 불순물 도핑층(69d)상에 각각 배치된 소스 전극(65), 드레인 전극(66), 소스 전극(67), 및 드레인 전극(68), 상기 저면 게이트 절연막(16), 블럭 절연막(64a, 64b, 64c), 소스 전극(65, 67), 및 드레인 전극(66, 68)을 커버하기 위해 형성된 탑 게이트 절연막(15), 상기 반도체 층(61)을 마주하는 상기 탑 게이트 절연막(15)상에 배치된 싱글 탑 게이트 전극(21), 및 상기 탑 게이트 절연막(15) 및 탑 게이트 전극(21)상에 배치된 보호 절연막(20)을 포함한다.
상기 개개의 절연막 및 전극 그리고 나머지 구성들의 물질은 상기 도 2 및 6의 상기 실시예에서 상기 대응하는 부재 및 구성의 물질들과 동일한 것이기 때문에, 그들 설명은 생략된다. 상기 불순물 도핑층(69a, 69b, 69c, 69d)은 n-형 불순물로 도핑된 비정형 실리콘(n+-실리콘)으로 되어 있다.
상기 반도체 층(61), 소스 전극(65), 드레인 전극(66), 탑 게이트절연막(15), 저면 게이트 절연막(16), 탑 게이트 전극(21), 및 저면 게이트 전극(22)으로 구성된 제1의 이중-게이트 감광기, 상기 반도체 층(61), 소스 전극(67), 드레인 전극(66), 탑 게이트 절연막(15), 저면 게이트 절연막(16), 탑 게이트 전극(21), 및 저면 게이트 전극(22)으로 구성된 제2의 이중-게이트 감광기, 그리고 상기 반도체 층(61), 소스 전극(65), 드레인 전극(68), 탑 게이트 절연막(15), 저면 게이트 절연막(16), 탑 게이트 전극(21), 및 저면 게이트 전극(22)으로 구성된 제3의 이중-게이트 감광기가 병렬로 연결되는 것처럼 상기 이중-게이트 감광기(60)도 그렇다.
상기 반도체 층(61)에 있어서, 상기 이중-게이트 감광기(60)에서 상기 제1의 이중-게이트 감광기의 상기 드레인 전류가 흐르는 상기 채널 영역은 채널 길이 L3및 채널 폭 W1에 의해 정의되는 두개의 인접한 측면의 직사각형 모양으로 설정된다. 상기 제2의 이중-게이트 감광기의 상기 드레인 전류가 흐르는 상기 채널 영역은 채널 길이 L4및 채널 폭 W1에 의해 정의되는 두개의 인접한 측면의 직사각형 모양으로 설정된다. 상기 제3의 이중-게이트 감광기의 상기 드레인 전류가 흐르는 상기 채널 영역은 채널 길이 L5및 채널 폭 W1에 의해 정의되는 두개의 인접한 측면의 직사각형 모양으로 설정된다.
상기 제1 내지 제3의 이중-게이트 감광기 각각을 구성하는 상기 탑 게이트 전극(21) 및 저면 게이트 전극(22)은 각각 공통 전극으로 구성되어 있듯이 상기 이중-게이트 감광기(60)도 그렇게 구성되어 있고, 상기 소스 전극(65, 67)은 상기 공통 소스 라인(104)으로부터 돌출 형성되어 있으며, 그리고 상기 드레인 전극(66, 68)은 상기 공통 드레인 라인(103)으로부터 돌출 형성되어 있기 때문에, 상기 세개의 이중-게이트 감광기가 상기 기술된 구동 제어 방법에 의해 싱글 이중-게이트 감광기로 작동된다.
상기 이중-게이트 감광기(60)에서 흐르는 상기 드레인 전류 Ids는 다음의 표현식(7)으로 나타낸다:
Ids ∝ (W1/L3+ W1/L4+ W1/L5) (7)
상기 이중-게이트 감광기(60)가 상기 기술된 바와 같이 구성되어 있고, 상기 채널 영역을 구성하는 상기 반도체 층(61)의 상기 값(W1/L3+ W1/L4+ W1/L5)이 증가하게 되고, 상기 드레인 전류를 증가시키며, 각각의 이중-게이트 감광기(60)의 상기 트랜지스터 감도를 괄목할 만하게 개선시킨다.
상기 반도체 층(61)에 있어서, 위에서부터 들어오는 빛이 상기 영역에 들어오도록 상기 소스 및 드레인 전극(65, 66, 67, 68)으로부터 그렇게 노출된 상기 캐리어 발생 영역(Ip3, Ip4, Ip5)은 폭 W1및 길이 K3의 직사각형, 폭 W1및 길이 K4의 직사각형, 그리고 폭 W1및 길이 K5의 직사각형의 형태를 각각 취한다. 이로 인해 상기 광 감지 영역(Ep3, Ep4, Ep5)의 합성 모양이 일정한 사각형에 더욱 가까워 진다. 각각의 캐리어 발생 영역에 들어가기 위해 상기 보호 절연막(20)의 표면에서 상기 손가락 FN으로부터의 반사로 인해 발생된 빛이 상기 광 감지 영역(Ep3, Ep4,Ep5)을 통과한다.
그런 이중-게이트 감광기(60)에 있어서, 상기 탑 게이트 라인(101a)의 측면 및 탑 게이트 라인(101b)의 측면이 기본적으로 축으로서 X 방향으로 상기 저면 게이트 라인(102)과 축-대칭 구조를 형성한다. 상기 소스 라인(104)의 측면 및 드레인 라인(103)의 측면은 그 라인이 기본적으로 축으로서 Y 방향으로 상기 반도체 층(61)의 중앙으로부터 뻗어나가는 축-대칭 구조를 형성한다. 게다가, 상기 반도체 층(61)은 기본적으로 상기 감광기(60)의 중앙에 대해 수평 및 수직적으로 대칭 구조를 형성하고 중앙(상기 반도체 층(61)의 중앙)에서 X 방향의 끝단으로의 거리가 상기 중앙에서 Y 방향의 끝단으로의 거리에 근접하게 되는 매트릭스와 같은 감광기 배열(300)을 구성한다. 이것은 상기 광-감지 영역의 팽창을 더욱 등화시키고, 2차원 이미지를 판독하는데 있어서 왜곡을 억압하며, 보다 높은 광수신 감도를 갖는 광수신 섹션에 제공된 감광기 배열 및 감광기 시스템을 실현시킨다. 게다가, 상기 인접한 감광기 사이에 배열된 상기 탑 게이트 라인(101a, 101b)은 상기 저면 게이트 라인(102)과 수직적으로 거의 중첩하기 않기 때문에, 신호의 지연 또는 전압 강하를 억압하면서도 상기 탑 게이트 라인(101a, 101b) 및 상기 저면 게이트 라인 사이의 기생 정전용량이 거의 없다. 도 7의 상기 감광기 배열(100)이 상기 감광기(300)으로 대체되는 식으로 상기 감광기(300)에 제공된 상기 감광기 시스템도 그러하다.
도 27은 본 발명에 따른 감광기 배열에 응용된 또 다른 이중-게이트 감광기의 구성을 개략적으로 도시한다. 상기 이중-게이트 감광기(60)의 것들과 동일한 구성의 요소들은 상기 동일한 참조 번호에 의해 나타나게 되고 그들 설명은 단순화된다.
도 28에 도시된 바와 같이, 본 발명에 따른 상기 이중-게이트 감광기(70)는 가시광선이 통과하도록 허용하는 절연 기판(19)상에 형성된 싱글 저면 게이트 전극(22), 상기 저면 게이트 전극(22) 및 절연 기판(19)상에 배치된 저면 게이트 절연막(16), 상기 저면 게이트 전극(22)을 마주하고 입사 가시광선에 의해 전자-정공 쌍을 발생시키기 위해 제공된 비정형 실리콘 또는 이와 유사한 것으로 된 반도체 층(71a, 71b, 71c), 상기 반도체 층(71a, 71b, 71c)상에 각각 병렬로 떨어져 배열된 블럭 절연막(64a, 64b, 64c), 채널 길이 방향으로 상기 반도체 층(71a)의 양단에 각각 배치된 불순물 도핑층(77a, 77b), 채널 길이 방향으로 상기 반도체 층(71b)의 양단에 각각 배치된 불순물 도핑층(77c, 77d), 채널 길이 방향으로 상기 반도체 층(71c)의 양단에 각각 배치된 불순물 도핑층(77e, 77f), 상기 불순물 도핑층(77a)상에 배치된 소스 전극(65), 상기 불순물 도핑층(77b) 및 불순물 도핑층(77c) 위로 뻗어나가도록 배치된 드레인 전극(66), 상기 불순물 도핑층(77d) 및 불순물 도핑층(77e) 위로 뻗어나가도록 배치된 드레인 전극(67), 상기 불순물 도핑층(77f)상에 배치된 드레인 전극(68), 상기 저면 게이트 전극(16), 블럭 절연막(64a, 64b, 64c), 소스 전극(65, 67) 및 드레인 전극(66, 68)을 커버하기 위해 형성된 탑 게이트 절연막(15), 상기 반도체 층(11)을 마주하는 상기 탑 게이트 절연막(15)상에 배치된 싱글 탑 게이트 전극(21), 및 상기 탑 게이트 절연막(15) 및탑 게이트 전극(21) 상에 배치된 보호 절연막(20)을 포함한다.
상기 반도체 층(71a), 소스 전극(65), 드레인 전극(66), 탑 게이트 절연막(15), 저면 게이트 절연막(16), 탑 게이트 전극(21), 및 저면 게이트 전극(22)으로 구성된 제1의 이중-게이트 감광기, 상기 반도체 층(71b), 소스 전극(67), 드레인 전극(66), 탑 게이트 절연막(15), 저면 게이트 절연막(16), 탑 게이트 전극(21), 및 저면 게이트 전극(22)으로 구성된 제2의 이중-게이트 감광기, 그리고 상기 반도체 층(71c), 소스 전극(67), 드레인 전극(68), 탑 게이트 절연막(15), 저면 게이트 절연막(16), 탑 게이트 전극(21), 및 저면 게이트 전극(22)으로 구성된 제3의 이중-게이트 감광기가 병렬로 연결되어 있듯이 상기 이중-게이트 감광기(70)도 그러하다.
상기 반도체 층(71a)에 있어서, 상기 이중-게이트 감광기(60)에서 상기 제1의 이중-게이트 감광기의 상기 드레인 전류가 흐르는 상기 채널 영역은 채널 길이 L3및 채널 폭 W1에 의해 정의되는 두개의 인접한 측면의 직사각형 모양으로 설정된다. 상기 반도체 층(71b)에 있어서, 상기 제2의 이중-게이트 감광기의 상기 드레인 전류가 흐르는 상기 채널 영역은 채널 길이 L4및 채널 폭 W1에 의해 정의되는 두개의 인접한 측면의 직사각형 모양으로 설정된다. 상기 반도체 층(71c)에 있어서, 상기 제3의 이중-게이트 감광기의 상기 드레인 전류가 흐르는 상기 채널 영역이 채널 길이 L5및 채널 폭 W1에 의해 정의되는 두개의 인접한 측면의 직사각형 모양으로 설정된다.
상기 이중-게이트 감광기(70)에서 흐르는 상기 드레인 전류 Ids는 다음의 표현식(8)으로 나타낸다:
Ids ∝ (W1/L3+ W1/L4+ W1/L5) (8)
상기 제1 내지 제3의 이중-게이트 감광기 각각을 구성하는 상기 탑 게이트 전극(21) 및 저면 게이트 전극(22)이 공통 전극으로 구성되는 식으로 상기 이중-게이트 감광기(70)가 그렇게 구성되어 있고, 상기 소스 전극(65, 67)은 상기 공통 소스 라인(104)으로부터 돌출 형성되어 있으며, 상기 드레인 전극(66, 68)은 상기 공통 드레인 라인(103)으로부터 도출 형성되어 있다. 상기 이중-게이트 감광기(70)가 매트릭스에 배열되기 때문에, 상기 세개의 이중-게이트 감광기(70)이 상기 기술된 구동 제어 방법에 의해 싱글 이중-게이트 감광기로서 작동하게 되며, 상기 이중-게이트 감광기(60)로서 유사한 효과를 발휘한다.
각각의 실시예에 있어서, 하나 내지 세개의 반도체 층(또는 이중-게이트 감광기)이 배열되는 식으로 상기 이중-게이트 감광기(10, 50, 60, 70)도 그러하는 반면에, 상기 드레인 전류가 흐르는 두개 내지 세개의 채널 영역이 제공되고 두개 내지 세개의 캐리어 발생 영역이 제공되며, 이런 구성요소들은 채널 길이 방향으로 병렬로 배열되고, 또한 본 발명은 이것에 제한되지 않는다. 상기 광수신 감도가 연속적으로 배열된 반도체 층의 수에 따라 임의적으로 설정된다.
상기 이중-게이트 감광기(10, 50, 60, 70)가 상기 감광기 배열(100, 200, 300)을 구성하기 위해 매트릭스에서 배열되고 이런 배열이 2차원 판독 장치에 응용될 때, 상기 절연 기판(또는 유리 기판)(19)의 측면으로부터 빛이 상기 매트릭스의 격자에 있는 상기 소자간 영역 Rp를 통해 상기 대상에 투사되기 때문에, 상기 대상에 투사된 충분한 광량을 확보하고 그리고 나서 광수신 섹션이 형성될 영역에 연속적으로 배열된 반도체 층(이중-게이트 감광기)의 수를 임의적으로 설정하기 위해 상기 소자간 영역 Rp를 설정할 필요가 있다.
도 29는 본 발명에 따른 상기 감광기 배열의 또 다른 실시예를 개략적으로 도시한다.
본 발명의 실시예에 따른 감광기 배열(400)은 이중-게이트 감광기(10)를 포함하고 그리고 상기 이중-게이트 감광기(10)가 하나의 측면이 Psa인 2차원 평면으로 연속하여 설정된 등변 삼각형의 각각의 꼭지점에 위치한 소위 델타 배열 구조를 가진다. 도 6의 상기 감광기 배열(100)이 상기 감광기 배열(400)으로 대체되는 식으로 상기 감광기 배열(400)에 제공된 감광기 시스템도 그러하다.
도 6의 상기 감광기 배열(100)은 이중-게이트 감광기(10)를 배열하는데 있어서 문제에 직면한다: 상기 이중-게이트 감광기(10)가 서로 수직한 X 및 Y 두 방향으로만 동일한 차원 간격 Psp으로 이격되어 있는 방식으로 배열되어 있기 때문에, 상기 이중-게이트 감광기(10) 사이의 피치가 X 및 Y 방향으로 일정하지 않게(예를 들어, X 또는 Y 방향에 대해 45°각도의 사선으로 배열된 상기 이중-게이트 감광기(10)의 거리가 상기 피치 Psp의 √2배인 경우) 그리고 X 및 Y 방향에 대해 θ각(0°, 90°, 180°, 및 270°외의 적절한 각, 예를 들어, 45° 또는 60°의 방향으로)의 사선 방향으로 배열되고, 그래서 사선으로 놓여진 대상이 판독되는 정확성이 천이되지 않은 대상이 판독되는 정확성 만큼이나 일정하고 높게 실현될 수 없다.
대조적으로, 본 발명의 실시예에 따른 상기 감광기 배열(400)에 있어서, 광수신 섹션의 역할을 하는 상기 이중-게이트 감광기(10)가 2차원 평면으로 연속하여 설정된 각각의 등변 삼각형의 각각의 꼭지점에 놓이기 때문에, 상기 이중-게이트 감광기(10C)가 X 방향으로 일정하게 배열된다. 동시에, 심지어 각도가 60°, 120°, 240°, 또는 300°인 경우라도, 상기 이중-게이트 감광기(10C)가 일정하게 배열되고, 상기 광수신 섹션 사이의 피치를 등화시킨다. 심지어 상기 대상이 60°, 120°, 240°, 또는 300°의 각도를 통해 천이되는 경우라도, 이것은 동일한 정확성을 갖는 작동을 보장한다.
2차원 표면상에 배열된 모든 상기 이중-게이트 감광기가 거의 모든 방향으로 상기 인접한 이중-게이트 감광기에 대해 동일한 피치로 위치되기 때문에, 심지어 판독될 2차원 이미지가 X 및 Y의 방향에 대해 사선으로 위치하는 경우라도, 상기 이미지는 높은 판독 정확성으로 올바르게 판독될 수 있는 반면에, 상기 이미지를 판독하는데 있어서 왜곡이 억압된다.
상기 이중-게이트 감광기가 델타로 배열되기 때문에, X 방향으로 상기 피치 Psa가 도 6의 감광기의 상기 피치 Psp에 동일하게 설정되는 경우, Y 방향의 상기 피치 Psb가 다음의 표현식(9)으로 나타낸다:
Psb = Psa ×Sin60° (9)
상기 기술된 바와 같이, Y 방향의 상기 피치 Psp가 X 방향의 상기 피치Psa(=Psp)보다 더 짧기 때문에, 상기 감광기 배열(400)은 이중-게이트 감광기(10c)의 동일한 수가 상기 감광기 배열(100)에 동일한 평면 영역 Mp서 Y 방향으로 줄어든 평면 영역 Mc에 배열될 수 있게 하고, 상기 2차원 이미지 판독 장치를 더욱 작아지게 한다. 다시 말해서, 상기 감광기 배열(400)은 이중-게이트 감광기(10c) 수의 1/Sin60°배(1.15배)가 상기 감광기(100)에 동일한 평면 영역 Mp에 놓일 수 있게 하고, 센서 소자의 높은 패키지 밀도가 얻어질 수 있게 한다.
상기 델타 배열에 있어서, 도 1의 실시예에 대한 상기 이중-게이트 감광기(10)가 상기 광수신 섹션을 구성하는 상기 이중-게이트 감광기로서 이용된 반면에, 다른 실시예에서 임의의 상기 이중-게이트 감광기(PS, 50, 60, 및 70)가 이용될 수 있다. 여전히 또 다른 구조의 이중-게이트 감광기가 이용될 수 있음은 두말할 필요도 없다.
상기 기술된 상기 이중-게이트 감광기 배열(100, 200, 300, 400)에 있어서, 동일한 열의 상기 탑 게이트 라인(101a, 101b)이 상기 인접한 이중-게이트 감광기(19)(또는 임의의 PS, 50, 60, 및 70) 사이에 평면적으로 두개로 분기되도록 그렇게 형성되고, 일정한 위치 관계 및 거의 동일한 배선 폭를 유지하면서 병렬로 뻗어나간다. 구체적으로, 상기 두개의 탑 게이트 라인(101a, 101b)은 상기 이중-게이트 감광기(10)(또는 임의의 PS, 50, 60, 및 70)의 거의 중앙을 연결하여 뻗어나가는 상기 저면 게이트 라인(102)의 위아래로 줄 방향으로 거의 대칭적인 위치 관계를 갖도록 배열 및 형성된다.
그런 구성으로, 상기 탑 게이트 전극(21)이 기본적으로 두개의(또는 다수의)배선층으로 연결되어 있기 때문에, 상기 배선의 횡단면이 상기 원물의 집적 다중에 증가된다. 이것으로 높은 저항률의 ITO로 된 상기 탑 게이트 라인(101a, 101b)의 배선 저항을 줄이고, 판독 작동 신호의 지연을 억압하며, 훨씬 더 나은 이미지를 판독하는 작동을 실현시킨다. 더욱이, 상기 스택 구조의 상기 이중-게이트 감광기에 있어서 상대적으로 상층에 있는 상기 탑 게이트 라인은 다수의 배선층(101a, 101b)으로 되어 있기 때문에, 심지어 상기 탑 게이트 라인을 구성하는 특정 배선층이 상기 스택 구조로부터 발생되는 단계로 인해 깨지더라도, 상기 탑 게이트 전극(21)은 깨짐이 없이 나머지 배선층에 의해 전기적으로 서로 연결되어 있고, 상기 판독 작동의 전파를 보상하며, 상당히 신뢰할 만한 감광기 배열을 제공한다.
게다가, 상기 감광기 배열의 상기 광수신 감도가 괄목할 만하게 증가되기 때문에, 상기 평면 광원(30)의 조도는 상대적으로 감소되고, 상기 이미지 판독 장치의 전력 소비를 줄인다.
들뜬 입사광으로 캐리어를 발생시키기 위한 캐리어 발생 영역을 갖는 하나 또는 그 이상의 반도체층에 감광기 배열을 했기 때문에, 왜곡을 줄이면서 감지하게 할 수 있는 2차원 진행 방향으로 입사광의 균형을 등화시키기 위해 상기 캐리어 발생 영역의 위치가 임의로 설정될 수 있다.

Claims (20)

  1. 제1의 게이트 전극;
    상기 제1의 게이트 전극 위에 배치된 제1의 게이트 절연막;
    상기 제1의 게이트 절연막 위에 배치된 적어도 하나의 반도체 층;
    드레인 전류가 상기 반도체 층에서 흐르게 하기 위한 소스 및 드레인 전극;
    상기 반도체 층 위에 배치된 제2의 게이트 절연막; 및
    상기 제2의 게이트 절연막 위에 배치된 제2의 게이트 전극을 포함하고, 상기 반도체 층은 드레인 전류가 흐르는 다수의 채널 영역을 포함하는 것을 특징으로 하는 감광기.
  2. 제 1 항에 있어서, 상기 채널 영역은 상기 반도체 층의 채널 길이의 방향으로 나란히 배열되는 것을 특징으로 하는 감광기.
  3. 제 1 항에 있어서, 상기 소스 및 드레인 전극중 하나가 상기 채널 영역위로 뻗어나가도록 형성되는 것을 특징으로 하는 감광기.
  4. 제 1 항에 있어서, 상기 반도체 층은 다수의 반도체 층 섹션으로 분할되고 각각의 상기 다수의 반도체 층 섹션은 상기 채널 영역중 하나를 가지는 것을 특징으로 하는 감광기.
  5. 제 1 항에 있어서, 상기 반도체 층은 다수의 반도체 층 섹션으로 분할되고 각각의 상기 다수의 반도체 층 섹션은 둘 또는 그 이상의 상기 채널 영역을 가지는 것을 특징으로 하는 감광기.
  6. 제 1 항에 있어서, 상기 반도체 층은 다수의 캐리어 발생 영역을 가지는 것을 특징으로 하는 감광기.
  7. 제 1 항에 있어서, 상기 반도체 층은 다수의 반도체 층 섹션으로 분할되고 각각의 상기 다수의 반도체 층 섹션은 캐리어 발생 영역중 하나를 가지는 것을 특징으로 하는 감광기.
  8. 제 7 항에 있어서, 상기 캐리어 발생 영역은 상기 반도체 층의 상기 채널 길이 방향으로 나란히 배열되는 것을 특징으로 하는 감광기.
  9. 제 1 항에 있어서, 상기 반도체 층은 다수의 반도체 층 섹션으로 분할되고 각각의 상기 다수의 반도체 층 섹션은 둘 또는 그 이상의 상기 캐리어 발생 영역을 가지는 것을 특징으로 하는 감광기.
  10. 제 9 항에 있어서, 상기 캐리어 발생 영역은 상기 반도체 층의 상기 채널 길이 방향으로 나란히 배열되는 것을 특징으로 하는 감광기.
  11. 제 1 항에 있어서, 적어도 상기 소스 또는 드레인 전극이 다수인 것을 특징으로 하는 감광기.
  12. 제 1 항에 있어서, 반도체 층은 다수의 반도체 층 섹션으로 분할되고 상기 소스 및 드레인 전극중 하나가 상기 다수의 반도체 층 섹션 위에 뻗어나가도록 형성되는 것을 특징으로 하는 감광기.
  13. 제 1 항에 있어서, 상기 소스 및 드레인 전극은 들뜬 빛을 차단하는 물질로 된 것을 특징으로 하는 감광기.
  14. 제 1 항에 있어서, 추가로 상기 반도체 층 및 상기 소스 및 드레인 전극 사이에 각각 개재하는 불순물 도핑층을 포함하는 것을 특징으로 하는 감광기.
  15. 제 1 항에 있어서, 추가로 상기 반도체 층 및 상기 제2의 게이트 절연막 사이에 개재하는 블럭 절연층을 포함하는 것을 특징으로 하는 감광기.
  16. 제 1 항에 있어서, 상기 제2의 게이트 전극은 상기 들뜬 빛이 통과하도록 허용하는 물질로 되어 있는 것을 특징으로 하는 감광기.
  17. (a) 매트릭스에 배열된 감광기, 각각의 감광기는
    제1의 게이트 전극,
    상기 제1의 게이트 전극 위에 배치된 제1의 게이트 절연막,
    상기 제1의 게이트 절연막 위에 배치되고 들뜬 빛에 의해 부딪힐 때 캐리어를 발생시키기 위한 캐리어 발생 영역을 가지는 적어도 하나의 반도체 층,
    드레인 전류가 상기 반도체 층에서 흐르게 하기 위한 소스 및 드레인 전극,
    상기 반도체 층 위에 배치된 제2의 게이트 절연막,
    상기 제2의 게이트 절연막 위에 배치된 제2의 게이트 전극을 포함하고;
    (b) 제1의 방향으로 배열된 상기 감광기의 상기 소스 전극에 연결된 소스 라인;
    (c) 상기 제1의 방향으로 배열된 상기 감광기의 상기 드레인 전극에 연결된 드레인 전극;
    (d) 제2의 방향으로 배열된 상기 감광기의 상기 제1의 게이트 전극에 연결된 제1의 게이트 라인;
    (e) 제2의 방향으로 배열된 상기 감광기의 상기 제2의 게이트 전극에 연결된 제2의 게이트 라인;
    (f) 재충전 전압을 상기 드레인 라인에 출력시키기 위한 재충전 수단;
    (g) 상기 감광기상에 상기 입사광에 따라 변화된 재충전 전압이 입력되는 판독 수단;
    (h) 신호를 상기 제1의 게이트 라인에 공급하기 위한 제1의 게이트 구동기;
    (i) 신호를 상기 제2의 게이트 라인에 공급하기 위한 제2의 게이트 구동기를 포함하는 것을 특징으로 하는 감광기 시스템.
  18. 제 17 항에 있어서, 상기 제1의 게이트 구동기는 상기 감광기를 선택 상태 및 비-선택 상태중 하나로 선택적으로 야기하기 위한 신호를 출력하는 것을 특징으로 하는 감광기 시스템.
  19. 제 17 항에 있어서, 상기 제2의 게이트 구동기는 상기 감광기를 리셋 상태 및 캐리어 축적 상태중 하나로 선택적으로 야기하기 위한 신호를 출력하는 것을 특징으로 하는 감광기 시스템.
  20. 제 17 항에 있어서, 추가로 상기 들뜬 빛을 포함하는 빛을 발산하기 위한 광원을 포함하는 것을 특징으로 하는 감광기 시스템.
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