TW201214431A - Techniques for refreshing a semiconductor memory device - Google Patents

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201214431 六、發明說明： 此專利申請案主張20 1 0年5月6日申請之美國臨時專利 申請序號第6 1/3 32,03 7號的權益，其全部以引用方式倂入 本文中。 【發明所屬之技術領域】 本揭示一般關於半導體記憶體裝置且較具體而言關於 再新半導體記憶體裝置的技術。 【先前技術】 半導體產業已經歷了允許半導體記憶體裝置的密度及 /或複雜度增加之科技進步。並且，該等科技進步已經容 許了各種類型半導體記憶體裝置的功率消耗及封裝大小之 減少。有一個持續趨勢是採用及/或製造先進半導體記憶 體裝置，其使用了改善性能、降低漏電流、及增強整體縮 放的技術、材料、及裝置。絕緣層上矽（SOI)及大塊基 板（bulk substrate)爲可被用來製造此種半導體記憶體裝 置的材·料之實例。此種半導體記憶體裝置可包括例如部份 空乏（PD )裝置、全空乏（fd )裝置、多閘極裝置（例 如，雙閘極、三閘極 '或周邊閘極）、及Fin-FET裝置。 ¥導體記憶體裝置可包括具有記憶體電晶體的記憶體 胞元該記憶體電晶體具有其中可儲存電荷的電氣浮動本 體II °當過量的多數電荷載子被儲存於電氣浮動本體區時 ’記憶體胞元可儲存邏輯高位準（例如，二進制「1」資 -5- 201214431 料狀態）。當電氣浮動本體區耗盡多數電荷載子時，記憶 體胞元可儲存邏輯低位準（例如，二進制「0」資料狀態 )。並且，可將半導體記憶體裝置製造於絕緣層上矽（ SOI )基板或大塊基板（例如，致能本體隔離）上。例如 ’可將半導體記憶體裝置製造成三維（3-D)裝置（例如 ，多閘極裝置、Fin-FET裝置、及垂直柱裝置）^ 在一個習知技術中’半導體記憶體裝置的記憶體胞元 可藉由施加偏壓信號至記憶體電晶體的源極/汲極區及閘 極來加以讀取。因此’習知的讀取技術可包含：感測回應 於施加該源極/汲極區及閘極偏壓信號而由/在記憶體胞元 之電氣浮動本體區所提供/所產生的電流量以決定該記憶 體胞元的資料狀態。例如’記憶體胞元.可具有對應於或二 或更多不同邏輯狀態的二或更多不同電流狀態（例如，對 應於二個不同邏輯狀態的二個不同電流條件/狀態：二進 制「〇」資料狀態及二進制「1」料狀態）。 在另一習知技術中’半導體記憶體裝置的記億體胞元 可藉由施加偏壓信號至記憶體電晶體的源極/汲極區及閘 極來加以寫入。因此’習知的寫入技術可能導致在記憶體 胞元之電氣浮動本體區的多數電荷載子增加/減少，這接 著決定該記憶體胞元的資料狀態。此種過量的多數電荷載 子可能起因於通道衝擊游離化、能帶間穿隧（閘極誘導的 汲極漏電「gate-induced drain leakage，GIDL」）、或直 接注入。多數電荷載子可例如藉由使用背閘極脈衝而經由 汲極區電洞移除、源極區電洞移除、或汲極與源極區電洞 -6- ⑧ 201214431 移除來加以移除。 通常，習知的讀取及/或寫入操作可導致相對大的功 率消耗及大的電壓電位擺動，這可能造成對半導體記憶體 裝置中的未選定記億體胞元之擾動》並且，在讀取及寫入 操作期間之負與正閘極偏壓間的脈衝可能降低記憶體胞元 之電氣浮動本體區中的多數電荷載子之淨數量，這接著可 能導致該記憶體胞元之資料狀態的不準確決定。此外，倘 若具有的電壓電位低於記憶體電晶體之臨限電壓電位的偏 壓信號被施加至該記憶體電晶體的閘極，該閘極下方之少 數電荷載子的通道可能被消除。然而，一些該等少數電荷 載子可能仍「陷落」於界面缺陷中。一些該等陷落的少數 電荷載子可能與多數電荷載子結合，其可能由於所施加的 偏壓信號而被吸引至閘極。結果，可能降低電氣浮動本體 區中的多數電荷載子之淨數量。此現象（其典型被定性爲 電荷泵取）會有問題，因爲多數電荷載子的淨數量可能在 記憶體胞元的電氣浮動本體區中被降低，這接著可能導致 該記憶體胞元之資料狀態的不準確決定。 有鑑於前述，可理解的是，可能會有與操作半導體記 憶體裝置的習知技術關聯的顯著問題及缺點。 【發明內容】 揭示了再新半導體記憶體裝置的技術。在一個特定範 例性實施例中，可將該等技術實現爲一種半導體記億體裝 置，其包括以列及行的陣列所配置之複數個記憶體胞元。 201214431 各個記億體胞元可包括耦接至源極線的第一區及耦接至載 子注入線的第二區。各個記憶體胞元也可包括電容耦接至 至少一個字線且設置於該第一區與該第二區之間的本體區 以及耦接至該本體區的至少一部分的解耦電阻器。 依據此特定範例性實施例的其他態樣，該第一區可爲 N摻雜區且該第二區可爲P摻雜區。 依據此特定範例性實施例的另外態樣，該本體區可爲 未摻雜區。 依據此特定範例性實施例的額外態樣，該本體區可包 含第一部分及第二部分。 依據此特定範例性實施例的其他態樣，該本體區的第 —部分及該本體區的第二部分可爲該本體區的不同部分。 依據此特定範例性實施例的另外態樣，該解耦電阻器 可耦接至該本體區的第二部分。 依據此特定範例性實施例的額外態樣，該解耦電阻器 可經由位元線耦接至該本體區的第二部分。 依據此特定範例性實施例的其他態樣，複數個字線可 電容耦接至該·本體區。 依據此特定範例性實施例的另外態樣，該複數個字線 可電容耦接至該本體區的複數個側部分。 依據此特定範例性實施例的額外態樣，該複數個字線 的各者可電容耦接至在該本體區之共同側上的不同部分。 依據此特定範例性實施例的其他態樣，該複數個字線 的該各者可電容耦接至該本體區的相對側部分。 ⑧ -8- 201214431 依據此特定範例性實施例的另外態樣，該複數個字線 可包含第一字線及第二字線。 依據此特定範例性實施例的額外態樣，該第一字線可 電容耦接至該本體區的第一部分且該第二字線可電容耦接 至該本體區的第二部分。 依據此特定範例性實施例的其他態樣，該解耦電阻器 可具有造成流動經過該解耦電阻器的電流介於可表示邏輯 低位準的電流與可表示邏輯高位準的電流之間的電阻。 在另一特定範例性實施例中，可將該等技術實現爲一 種偏壓半導體記憶體裝置的方法，該方法包含施加複數個 電壓電位至以列及行的陣列所配置之複數個記憶體胞元的 步驟。該方法也包含經由該陣列的各別源極線施加第一電 壓電位至第一區及經由該陣列的各別載子注入線施加第二 電壓電位至第二區。該方法可進一步包含經由該陣列之被 電容耦接至該本體區的至少一個各別字線施加第三電壓電 位至本體區的第一部分及經由該陣列的各別位元線及解親 電阻器施加第四電壓電位至該本體區的第二部分。 依據此特定範例性實施例的其他態樣，該各別源極線 可耦接至電氣接地。 依據此特定範例性實施例的另外態樣，施加至該本：_ 區的第二部分之該第四電壓電位可爲恆定電壓電位。 依據此特定範例性實施例的額外態樣，該方法可@ _ 步包含增加在保持操作期間施加至該至少一個各別字@ @ 該第三電壓電位以便實施寫入邏輯低位準操作。 -9 - 201214431 依據此特定範例性實施例的其他態樣，該方法可進一 步包含維持在保持操作期間施加至該各別載子注入線的該 第二電壓電位以便實施寫入邏輯低位準操作。 依據此特定範例性實施例的另外態樣，該方法可進一 步包含增加在保持操作期間施加至該各別載子注入線的該 第二電壓電位與施加至該至少一個各別字線的該第三電壓 電位以便實施寫入邏輯高位準操作。 依據此特定範例性實施例的額外態樣，該方法可進一 步包含增加在保持操作期間施加至該各別載子注入,線的該 第二電壓電位與施加至該至少一個各別字線的該第三電壓 電位以便實施讀取操作。 依據此特定範例性實施例的其他態樣，該解鍋電阻^器 及該各別位元線可耦接至該各別載子注入線。 依據此特定範例性實施例的另外態樣，該方法可進一· 步包含增加在保持操作期間施加至該至少一個各別$ @ @ 該第三電壓電位以便實施寫入邏輯低位準操作。 依據此特定範例性實施例的額外態樣，該方法可@ _ 步包含維持在保持操作期間施加至該各別載子注人，線@ _ 第二電壓電位以便實施寫入邏輯低位準操作。 依據此特定範例性實施例的其他態樣，該方法@ -步包含增加在保持操作期間施加至該各別載子注人，線@胃 第二電壓電位與施加至該至少一個各別字線的該第三電壓 電位以便實施寫入邏輯高位準操作。 依據此特定範例性實施例的另外態樣，該方法g Μ - ⑧ -10- 201214431 步包含增加在保持操作期間施加至該各別載子注入線的該 第二電壓電位與施加至該至少一個各別字線的該第三電壓 電位以便實施讀取操作。 依據此特定範例性實施例的額外態樣，施加至該第二 區的該第二電壓電位可爲恆定電壓電位。 依據此特定範例性實施例的其他態樣，該方法可進一 步包含增加在保持操作期間施加至該至少一個各別字線的 該第三電壓電位與施加至該各別位元線的該第四電壓電位 以便實施寫入邏輯低位準操作。 依據此特定範例性實施例的另外態樣，該方法可進一 步包含維持在保持操作期間施加至該各別位元線的該第四 電壓電位以便實施寫入邏輯高位準操作。 依據此特定範例性實施例的額外態樣，該方法可進_ 步包含增加在保持操作期間施加至該至少一個各別位元;糸泉 的該第三電壓電位以便實施寫入邏輯高位準操作。 依據此特定範例性實施例的其他態樣，該方法可進-步包含增加在保持操作期間施加至該至少一個各別字，線@ 該第三電壓電位與施加至該各別位元線的該第四電壓電^立 以便實施讀取操作。 依據此特定範例性實施例的另外態樣，該方法q m _ 步包含增加在保持操作期間施加至該各別載子注入@ @ @ 第二電壓電位、施加至該至少一個各別字線的該第三電壓 電位、及施加至該各別位元線的該第四電壓電位以便胃_ 寫入邏輯低位準操作。 201214431 依據此特定範例性實施例的額外態樣’該方法可進一 步包含增加在保持操作期間施加至該各別載子注入線的該 第二電壓電位與施加至該至少一個各別字線的該第三電壓 電位以便實施寫入邏輯高位準操作。 依據此特定範例性實施例的其他態樣，該方法可進一 步包含增加在保持操作期間施加至該各別載子注入線的該 第二電壓電位與施加至該至少一個各別字線的該第三電壓 電位以便實施寫入邏輯高位準操作。 依據此特定範例性實施例的另外態樣，該方法可進一 步包含增加在保持操作期間施加至該各別載子注入線的該 第二電壓電位、施加至該至少一個各別字線的該第三電壓 電位、及施加至該各別位元線的該第四電壓電位以便實施 讀取操作。 本揭示現在將參照如隨附圖式中所示之其範例性實施 例來較詳細地加以描述。儘管本揭示參照範例性實例來加 以描述於下，應理解的是本揭示不限於此。得到本文中的 教導之熟習本技藝之人士將認識額外的實施方式、修改、 及實施例以及其他的使用領域（該等使用領域如本文中所 描述在本揭示的範圍內，且對於該等使用領域而言本揭示 可能有顯著效用）。 【實施方式】 參照第1圖’顯示了依據本揭示的實施例之包含記憶 體胞元陣列20、資料寫入及感測電路3 6、及記憶體胞元選 ⑧ -12- 201214431 擇及控制電路3 8的半導體記憶體裝置1 〇之方塊圖。記憶體 胞元陣列20可包含複數個記憶體胞元12，各個記憶體胞元 經由字線（WL) 28及載子注入線（ΕΡ) 34耦接至記億體 胞元選擇及控制電路38，且經由位元線（CN ) 30及源極線 (ΕΝ ) 3 2耦接至資料寫入及感測電路36。可理解的是，位 元線（C Ν ) 3 0及源極線（ΕΝ ) 3 2爲用來區別二個信號線 的名稱，且它們可交換使用。 資料寫入及感測電路36可從選定的記憶體胞元12讀取 資料且可寫入資料至該選定的記憶體胞元。在範例性實施 例中’資料寫入及感測電路36可包括複數個資料感測放大 器電路。各個資料感測放大器電路可接收至少一個位元線 (CN ) 3 0及電流或電壓參考信號。例如，各個資料感測放 大器可爲用以感測記憶體胞元1 2中所儲存之資料狀態的交 叉耦接型感測放大器。資料寫入及感測電路36可包括至少 一個多工器’其可耦接資料感測放大器電路至至少一個位 元線（CN ) 3 0。在範例性實施例中，多工器可耦接複數個 位元線（CN ) 3 0至資料感測放大器電路。 各個資料感測放大器電路可採用電壓及/或電流感測 電路及/或技術。在範例性實施例中，各個資料感測放大 器電路可採用電流感測電路及/或技術。例如，電流感測 放大器可比較來自選定的記憶體胞元12之電流與參考電流 (例如’一或更多個參考胞元的電流）。從該比較，可決 定是否選定的記憶體胞元12儲存了邏輯高位準（例如，二 進制「1」資料狀態）或邏輯低位準（例如，二進制「〇」 -13- 201214431 資料狀態）。可由熟習本技藝之人士加以理解的是，可將 各種類型或形式的資料寫入及感測電路36 (包括一或更多 個用以藉由使用電壓或電流感測技術感測記憶體胞元1 2中 所儲存之資料狀態的感測放大器）用來讀取記億體胞元1 2 中所儲存的資料。 記憶體胞元選擇及控制電路3 8可藉由施加控制信號於 —或更多個字線（WL) 28及/或載子注入線（EP) 34上來 選擇及/或致能一或更多個預定的記憶體胞元12以促進從 該記憶體胞元讀取資料。記憶體胞元選擇及控制電路38可 從位址信號（例如，列位址信號）產生此種控制信號。此 外，記憶體胞元選擇及控制電路3 8可包括字線解碼器及/ 或驅動器。例如，記憶體胞元選擇及控制電路38可包括用 以選擇及/或致能一或更多個預定的記憶體胞元12之一或 更多個不同控制/選擇技術（及來自彼等的電路）^値得 注意地，所有此種控制/選擇技術以及來自彼等的電路（ 無論現在已知或以後加以開發）意圖落在本揭示的範圍內 〇 在範例性實施例中，半導體記憶體裝置10可實施二步 驟寫入操作，藉此可藉由首先執行「清除」或邏輯低位準 (例如，二進制「〇」資料狀態）寫入操作將一列的記憶 體胞元12中的所有記憶體胞元12寫入至預定的資料狀態， 藉此將該列的5己憶體胞兀1 2中的所有記憶體胞元1 2寫入至 邏輯低位準（例如’二進制「0」資料狀態）。此後，可 將該列的記億體胞元〗2中之選定的記憶體胞元12選擇性寫 ⑧ 14- 201214431 入至預定的資料狀態（例如，邏輯高位準（二進制「1」 資料狀態））。半導體記憶體裝置10也可實施一步驟寫入 操作’藉此可將一列的記憶體胞元12中之選定的記憶體胞 元1 2選擇性寫入至邏輯高位準（例如，二進制「1」資料 狀態）或者邏輯低位準（例如，二進制「〇」資料狀態） 而沒有首先實施「清除」操作。半導體記憶體裝置10可採 用本文中所描述之範例性寫入、準備、保持、再新、及/ 或讀取技術的任一者。 記憶體胞元12可包含N型、P型及/或兩種類型的電晶 體。記億體胞元陣列20週邊的電路（例如，感測放大器或 比較器、列及行位址解碼器、以及線驅動器（本文中未示 出））也可包括P型及/或N型電晶體。無論是否P型或N型 電晶體被用於記憶體陣列2 0中的記憶體胞元1 2，用以從該 等記憶體胞元I2讀取的合適電壓電位（例如，正或負電壓 電位）將在本文中進一步加以描述。 參照第2圖，顯示了依據本揭示之實施例的記憶體胞 元陣列20之記憶體胞元1 2的剖面圖。記憶體胞元1 2可用具 有各種區的垂直配置來加以實施。例如，記憶體胞元1 2可 包含N +源極區120、P -本體區122、及P +汲極區124。N +源 極區120、P-本體區1 22、及/或p +汲極區124可用循序的連 續關係來加以設置，且可從由P-基板130所定義的平面垂 直延伸。在範例性實施例中，P-本體區122可爲被配置成 累積/儲存電荷之記憶體胞元12的電氣浮動本體區，且可 與複數個字線（WL) 2 8隔開及電容耦接。 -15- 201214431 可將記憶體胞元12的N +源極區120耦接至對應的源極 線（EN) 32。在範例性實施例中，N +源極區120可由包含 施體雜質的半導體材料（例如，矽）所形成。例如，Ν +源 極區120可由以.磷或砷雜質摻雜的矽材料所形成。在範例 性實施例中，Ν +源極區120可由以具有l〇2Q at〇ms/cm3濃度 之磷或砷摻雜的矽材料所形成。 在範例性實施例中，源極線（EN ) 3 2可由金屬材料所 形成。在另一範例性實施例中，源極線（EN ) 3 2可由複晶 矽化物材料（例如，金屬材料與矽材料的組合）所形成。 在其他範例性實施例中，源極線（EN) 32可由N +摻雜的 矽層所形成。源極線（EN ) 3 2可提供預定的電壓電位至記 憶體胞元陣列2 0的記億體胞元1 2。例如，可將源極線（EN )3 2耦接至複數個記憶體胞元1 2 (例如，一行或一列的記 憶體胞元陣列2 0 )。可將源極線（EN ) 3 2配置於N +源極 區120的側邊上。 可將記憶體胞元12的P -本體區122電容耦接至對應的 字線（WL ) 28。在範例性實施例中，P-本體區122可具有 由未摻雜的半導體材料（例如，本質矽）所形成之第一部 分及第二部分。在範例性實施例中，P-本體區122可由包 含受體雜質的半導體材料（例如，矽）所形成。P-本體區 1 22可由以硼雜質摻雜的矽材料所形成。在範例性實施例 中，P-本體區I22可由具有1015 atoms/cm3濃度之受體雜質 的矽材料所形成。 可將字線（WL) 28電容耦接至P-本體區122。字線（ ⑧ -16- 201214431 WL ) 28可朝向記憶體胞元陣列20的列方向且耦接至複數 個記憶體胞元12。可將字線（WL) 28配置於記憶體胞元 1 2的側邊上（例如，位在記憶體胞元陣列2 〇之列方向上的 記憶體胞元12)。可將字線（WL) 28電容耦接至P-本體 區122的第一部分。p_本體區122的第—部分及第二部分可 爲該P-本體區122的不同部分。例如，可將字線（WL) 28 配置於記憶體胞元12的至少二個側部分上。 例如，字線（WL ) 28可由複晶矽化物材料（例如， 金屬材料與矽材料的組合）、金屬材料、及/或複晶矽化 物材料與金屬材料的組合所形成。在另一範例性實施例中 ’字線（WL ) 28可由P +摻雜的矽材料所形成。在範例性 實施例中’字線（WL ) 28的各者可包括複數個由不同材 料所形成的層。例如，字線（WL) 28的各者可包括被形 成於複晶矽化物層之上以耦接該複晶矽化物層至記憶體胞 元選擇及控制電路3 8的電壓/電流源之層。 可將位元線（CN) 30耦接至P-本體區122的第二部分 。位元線（CN ) 30可由金屬材料所形成。在另—範例性實 施例中，位元線（CN ) 3 0可由複晶矽化物材料（例如，金 屬材料與矽材料的組合）所形成。在其他範例性實施例中 ’位元線（CN ) 30可由N +摻雜的矽層所形成。例如，可 將位元線（CN) 30耦接至複數個記憶體胞元12。可將位元 線（CN ) 3 0配置於P-本體區122的第二部分之側邊上^ 可將記億體胞元12的P +汲極區124耦接至對應的載子 注入線（EP ) 34。在範例性實施例中，記憶體胞元12的p + -17- 201214431 汲極區124可由包含受體雜質的半導體材料（例如，矽） 所形成。例如，P +汲極區124可由以硼雜質摻雜的矽材料 所形成。在範例性實施例中，P+汲極區1 2 4可用具有1 02() atom/cm3濃度之受體雜質加以摻雜。 在範例性實施例中，載子注入線（EP ) 3 4可由複晶矽 化物材料所形成。在另一範例性實施例中，載子注入線（ EP ) 3 4可由金屬材料所形成。載子注入線（EP ) 3 4可垂直 延伸於記億體胞元陣列20的列方向中且可耦接至複數個記 憶體胞元1 2 (例如，一列的記憶體胞元1 2 )。載子注入線 (EP ) 3 4可由金屬材料所形成。在另一範例性實施例中， 載子注入線（EP ) 3 4可由複晶矽化物材料（例如，金屬材 料與矽材料的組合）所形成。在其他範例性實施例中，載 子注入線（EP ) 34可由N +摻雜的矽層所形成。 在範例性實施例中，P-基板130可由包含受體雜質的 半導體材料（例如，矽）所製成且可形成記憶體胞元陣列 20的基底。例如，P-基板130可由包含硼雜質的半導體材 料所製成。在範例性實施例中，P-基板130可由包含具有 1015 atoms/cm3濃度之棚雜質的矽所製成。在替代範例性 實施例中，複數個P-基板130可形成該記憶體胞元陣列20 的基底或單一個P-基板130可形成該記憶體胞元陣列20的 基底。並且，P-基板130可用P井基板的形式來加以製成。 參照第3圖，顯示了依據本揭示之替代實施例的記憶 體胞元陣列20之記憶體胞元12的剖面圖。記憶體胞元12可 包含被耦接至對應的源極線（EN) 32之N +源極區120、被 ⑧ -18- 201214431 電容耦接至複數個字線（WL) 28的P-本體區122、及被耦 接至對應的載子注入線（EP) 34的P +汲極區124。N +源極 區120、P-本體區122、及/或P +汲極區124可用循序的連續 關係來加以設置，且可從由P_基板130所定義的平面垂直 延伸。在範例性實施例中，P -本體區122可爲被配置成累 積/儲存電荷之記憶體胞元12的電浮動本體區，且可與複 數個字線（WL ) 2 8隔開及電容耦接。 可將記憶體胞元12的N+源極區120耦接至對應的源極 線（EN ) 32。在範例性實施例中，N +源極區120可由包含 施體雜質的半導體材料（例如，矽）所形成。例如，N +源 極區120可由以磷或砷雜質摻雜的矽材料所形成。在範例 性實施例中，N +源極區120可由以具有102() atoms/cm3濃度 之磷或砷摻雜的矽材料所形成。 在範例性實施例中，源極線（EN ) 3 2可由金屬材料所 形成。在另一範例性實施例中，源極線（EN ) 3 2可由複晶 矽化物材料（例如，金屬材料與矽材料的組合）所形成。 在其他範例性實施例中，源極線（EN) 32可由N+摻雜的 矽層所形成》源極線（EN) 3 2可提供預定的電壓電位至記 億體胞元陣列20的記憶體胞元1 2。例如，可將源極線（EN )3 2耦接至複數個記憶體胞元1 2 (例如，一行或一列的記 億體胞元陣列20 )。可將源極線（EN ) 32配置於N+源極 區1 2 0的側邊上。 可將記億體胞元12的P-本體區122電容耦接至對應的 字線（W L ) 2 8。在範例性實施例中，p -本體區1 2 2可具有 -19- 201214431 由未摻雜的半導體材料（例如，本質矽）所形成之第一部 分及第二部分。在範例性實施例中，P-本體區122可由包 含受體雜質的半導體材料（例如，矽）所形成。P-本體區 122可由以硼雜質摻雜的矽材料所形成。在範例性實施例 中，P-本體區122可由具有1〇15 atoms/cm3濃度之受體雜質 的矽材料所形成。 可將複數個字線（WL) 28電容耦接至P-本體區122» 複數個字線（WL ) 28可朝向記憶體胞元陣列20的列方向 且耦接至複數個記憶體胞元12。複數個字線（WL) 28可 包括被電容耦接至P-本體區122之第一部分的第一字線（ WL1) 28a及被電容耦接至該P-本體區122之第二部分的第 二字線（WL2) 28b。P-本體區122的第一部分及第二部分 可爲該P-本體區122的不同部分。可將複數個字線（WL) 28配置於記憶體胞元12的側部分上（例如，位在記憶體胞 元陣列20之列方向上的記憶體胞元1 2 )。在範例性實施例 中’可將第一字線（WL1) 28a及第二字線（WL2) 28b配 置於P-本體區1 22的相同側邊上。在另一範例性實施例中 ，可將第一字線（WL1) 28a及第二字線（WL2) 28b配置 於P-本體區122的相對側邊上。 例如，字線（WL ) 28可由複晶矽化物材料（例如， 金屬材料與矽材料的組合）、金屬材料、及/或複晶矽化 物材料與金屬材料的組合所形成。在另一範例性實施例中 ’字線（WL ) 28可由P +摻雜的矽材料所形成。在範例性 實施例中，字線（WL) 28的各者可包括複數個由不同材 ⑧ -20- 201214431 料所形成的層。例如，字線（WL ) 28的各者可包括被形 成於複晶矽化物層之上以耦接該複晶矽化物層至記憶.體胞 元選擇及控制電路38的電壓/電流源之層。 可將位元線（CN) 30耦接至P-本體區122的第二部分 。可將位元線（CN) 30配置於P-本體區122的第二部分之 側邊上。例如，可將位元線（CN) 30配置於P -本體區122 的第二部分之與第二字線（WL2 ) 2 8b相對的側邊上。位 元線（CN ) 3 0可由金屬材料所形成。在另一範例性實施例 中，位元線（CN ) 30可由複晶矽化物材料（例如，金屬材 料與矽材料的組合）所形成。在其他範例性實施例中，位 元線（CN ) 3 0可由N +摻雜的矽層所形成。例如，可將位 元線（CN) 3 0耦接至複數個記憶體胞元12。 可將記憶體胞元12的P +汲極區124耦接至對應的載子 注入線（EP ) 34。在範例性實施例中，記億體胞元12的P + 汲極區124可由包含受體雜質的半導體材料（例如，矽） 所形成。例如，P +汲極區124可由以硼雜質摻雜的矽材料 所形成。在範例性實施例中，P +汲極區124可用具有1〇2() atom/cm3濃度之受體雜質加以摻雜。 在範例性實施例中，載子注入線（EP ) 3 4可由複晶矽 化物材料所形成。在另一範例性實施例中，載子注入線（ EP ) 34可由金屬材料所形成。載子注入線（EP ) 3 4可垂直 延伸於記億體胞元陣列20的列方向中且可耦接至複數個記 億體胞元1 2 (例如，一列的記憶體胞元1 2 )。載子注入線 (EP ) 3 4可由金屬材料所形成。在另一範例性實施例中， -21 - 201214431 載子注入線（EP ) 3 4可由複晶矽化物材料（例如，金屬材 料與矽材料的組合）所形成。在其他範例性實施例中，載 子注入線（EP ) 34可由N +摻雜的矽層所形成。 在範例性實施例中，P -基板130可由包含受體雜質的 半導體材料（例如，矽）所製成且可形成記憶體胞元陣列 20的基底。例如，P-基板130可由包含硼雜質的半導體材 料所製成。在範例性實施例中，P-基板130可由包含具有 1015 atoms/cm3濃度之棚雜質的矽所製成。在替代範例性 實施例中，複數個P-基板130可形成該記憶體胞元陣列20 的基底或單一個P-基板130可形成該記憶體胞元陣列20的 基底。並且，P-基板130可用P井基板的形式來加以製成。 參照第4圖，顯示了依據本揭示之實施例的記憶體胞 元陣列20之記憶體胞元12的示意圖。記憶體胞元12可包含 被互相耦接的第一雙極電晶體14a及第二雙極電晶體14b。 例如，第一雙極電晶體14a及/或第二雙極電晶體14b可爲 NPN雙極電晶體或PNP雙極電晶體。第一雙極電晶體14a可 爲NPN雙極電晶體且第二雙極電晶體14b可爲PNP雙極電晶 體。在另一範例性實施例中，第一雙極電晶體14a可爲PNP 雙極電晶體且第二雙極電晶體14b可爲NPN雙極電晶體。 可將記憶體胞元12耦接至各別字線（WL ) 28、各別位元 線（CN ) 30、各別源極線（EN ) 32、及/或各別載子注入 線（EP) 34»可藉由施加合適控制信號至選定的字線（ WL ) 28、選定的位元線（CN ) 30、選定的源極線（EN ) 32、及/或選定的載子注入線（EP ) 34將資料寫入至選定 ⑧ -22- 201214431 的記憶體胞元12或從該選定的記憶體胞元讀取。在範例性 實施例中，字線（WL) 28可平行於載子注入線（EP) 34 而水平延伸。 可將各別位元線（CN ) 3 0耦接至資料寫入及感測電路 3 6的資料感測放大器電路及/或恆定電源402 (例如，電壓 電位源及電流源）。例如，可經由解耦電阻器40將各別位 元線（CN) 3 0耦接至資料寫入及感測電路36。解耦電阻器 4 〇可具有預定的電阻以便降低各種操作（例如，讀取或寫 入操作）期間在P -本體區122的第二部分與P +汲極區124間 的接面之阻障電壓電位。在範例性實施例中，解耦電阻器 40可具有預定的電阻以產生介於可表示邏輯低位準（例如 ，二進制「〇」資料狀態）的電流與可表示邏輯高位準（ 例如，二進制「1」資料狀態）的電流之間的電流。在另 —範例性實施例中，解耦電阻4〇可具有預定的電阻以產生 0.5電壓電位降。可經由選定的字線（WL) 28、選定的位 元線（CN ) 30、選定的源極線（EN ) 32、及/或選定的載 子注入線（EP ) 3 4將一或更多個控制信號施加至一或更多 個選定的記憶體胞元1 2。電壓電位及/或電流可由該一或 更多個選定的記憶體胞元12所產生且經由對應的位元線（ CN ) 3 0及解稱電阻器40被輸出至資料寫入及感測電路36的 資料感測放大器電路。 並且’可藉由經一或更多對應的字線（w L ) 2 8、源 極線（EN) 32、及/或載子注入線（ep) 34施加一或更多 個控制信號將資料狀態寫入至一或更多個選定的記億體胞 -23- 201214431 元12 °經由對應的字線（WL ) 28及/或載子注入線（ep ) 3 4所施加的一或更多個控制信號可控制記憶體胞元丨2的第 二雙極電晶體14b以便寫入想要的資料狀態至該記憶體胞 元1 2。若資料狀態經由該字線（WL )及/或載子注入線（ EP) 34從該記憶體胞元12讀取及/或被寫入至該記憶體胞 元1 2 ’則可將位元線（CN ) 3 〇耦接至資料寫入及感測電路 36的資料感測放大器電路，同時可將源極線（εν) 32分開 耦接至該資料寫入及感測電路36的電氣接地（Vss )。在 範例性實施例中，可將資料寫入及感測電路3 6的資料感測 放大器電路及該資料寫入及感測電路36的電壓/電流源配 置於記憶體胞元陣列20的相對側邊上。在另一範例性實施 例中’資料寫入及感測電路3 6可包括被配置於記憶體胞元 陣列20之相對側邊上的複數個資料感測放大器電路。 參照第5圖，顯示了依據本揭示實施例的如第4圖中所 示具有複數個記憶體胞元1 2之記憶體胞元陣列20的至少一 部分之示意圖。如以上所討論，記憶體胞元12可包含被互 相耦接的第一雙極電晶體1 4a及第二雙極電晶體1 4b。第一 雙極電晶體14a可爲NPN雙極電晶體且第二雙極電晶體14b 可爲PNP雙極電晶體。可將記憶體胞元12耦接至各別字線 (WL ) 28、各 gij 位元線（CN ) 30、各 源極線（EN ) 32 、及/或各別載子注入線（EP ) 34。可將各別位元線（CN )30耦接至資料寫入及感測電路36的資料感測放大器電路 。例如，可經由解耦電阻器4 0將各別位元線（C N ) 3 0耦接 至資料寫入及感測電路36» ⑧ -24- 201214431 如第5圖中所示，可經由位元線（C N ) 3 0及解耦電阻 器40將複數個記憶體胞元12耦接至恆定電源402 (例如， 電壓電位源及電流源）。在範例性實施例中’可將記憶體 胞元陣列20之複數列及行的記憶體胞元1 2耦接至恆定電源 4 02。可由熟習本技藝之人士理解的是，耦接至恆定電源 402之列及行的記憶體胞元12之數量可變化（例如對稱） 但不限於四列乘四行、十六列乘十六行、三十二列乘三十 二行、六十四列乘六十四行等等。並且，耦接至恆定電源 4 02之列及行的記憶體胞元丨2之數量可爲非對稱，例如但 不限於四列乘二行、八列乘四行、十六列乘三十二行等等 〇 在範例性實施例中，記憶體胞元1 2可藉由使用二步驟 操作來加以寫入’其中藉由首先執行「清除」操作（例如 ’將選定的列之所有記憶體胞元12寫入或程式化至邏輯低 位準（二進制「0」資料狀態））將給定列的記憶體胞元 12寫入至第一預定的資料狀態。尤其，選定的列之各個記 憶體胞元12的P -本體區122之第一部分受到控制以儲存具 有對應於邏輯低位準（二進制「〇」資料狀態）之濃度的 多數電荷載子。此後，可將選定的記憶體胞元12寫入至第 二預定的資料狀態（例如，選擇性寫入操作至該第二預定 的資料狀態，邏輯高位準（二進制「！」資料狀態））。 例如，記憶體胞元12之p_本體區122的第—部分可受到控 制以儲存具有對應於邏輯高位準（例如，二進制「〗」資 料狀態）之濃度的多數電荷載子。 -25- 201214431 參照第6圖’顯示了依據本揭示實施例的用以對如第5 圖中所示之記憶體胞元12實施各種操作的控制信號電壓波 形。例如’該等各種操作可包括被配置成實施寫入邏輯低 位準（例如’二進制「〇」資料狀態）操作、讀取操作、 寫入邏輯高位準（例如，二進制「1」資料狀態）操作、 及/或再新操作的控制信號。在實施各種操作以前，可將 該等控制信號配置成實施保持操作以便維持記憶體胞元12 中所儲存的資料狀態（例如，邏輯高位準（二進制「1」 資料狀態）或邏輯低位準（二進制「〇」資料狀態））。 尤其’可將該等控制信號配置成實施保持操作以便最大化 記憶體胞元1 2中所儲存之資料狀態（例如，邏輯低位準（ 二進制「0」資料狀態）及/或邏輯高位準（二進制「i」 資料狀態））的停留時間。並且，可將用於保持操作的控 制信號配置成消除或降低記億體胞元I2內的活動或場（例 如，可能導致電荷洩漏之接面間的電場）。在範例性實施 例中，於保持操作期間，可將負電壓電位施加至可被電容 耦接至記憶體胞元12之P -本體區122的一或更多個部分之 字線（WL) 28，同時可經由位元線（CN) 30及解耦電阻 器40將恆定電壓電位施加至P -本體區122的第二部分。可 將施加至其他區（例如，N +源極區120及/或P +汲極區124 )的電壓電位維持在0V。 例如，施加至字線（WL ) 28 (例如，電容耦接至記 億體胞元12的P-本體區122 )的負電壓電位可爲-2.0V。經 由位元線（CN) 30及解耦電阻器40施加至P -本體區122的 ⑧ -26- 201214431 第二部分之恆定電壓電位可爲1.4V。在保持操作期間，可 將N +源極區120與P -本體區丨22的第一部分之間的接面以及 P +汲極區124與P-本體區122的第二部分之間的接面反向偏 壓以便保留記憶體胞元1 2中所儲存的資料狀態（例如，邏 輯高位準（二進制「1」資料狀態）或邏輯低位準（二進 制「〇」資料狀態））。 在範例性實施例中，可將控制信號配置成對一或更多 個選定的記憶體胞元12實施一或更多寫入邏輯低位準（例 如，二進制「0」資料狀態）操作。例如，可對一或更多 個選定的記憶體胞元12實施寫入邏輯低位準（例如，二進 制「〇」資料狀態）操作以便耗盡該一或更多個選定的記 憶體胞元12之P-本體區122中可能已經累積/儲存的電荷載 子。可將各種電壓電位施加至記憶體胞元12的各種區。在 範例性實施例中，可將施加至N +源極區120的電壓電位耦 接至電氣接地（Vss )且可將P +汲極區124維持在0V。可經 由解耦電阻器40將1.4V的恆定電壓電位施加至P-本體區 122的第二部分。可將施加至字線（WL) 28 (其可被電容 耦接至P-本體區122的第一部分）的電壓電位從該保持操 作期間所施加的電壓電位提高。在範例性實施例中，可將 施加至字線（WL ) 28 (其可被電容耦接至P-本體區122的 第一部分）的電壓電位提高至0.5V。 在此種偏壓下，可將N +源極區120與P-本體區122的第 一部分之間的接面以及P-本體區122的第一部分與P-本體 區122的第二部分之間的接面正向偏壓。可將P-本體區122 27- 201214431 的第二部分與P +汲極區124之間的接面反向偏壓。P-本體 區122的第一部分中可能已經累積/儲存之多數電荷載子（ 例如，電洞）可流動至P-本體區122的第二部分且降低在 P-本體區122的第二部分與P +汲極區124間的接面之電壓電 位阻障》並且，P·本體區122的第一部分中可能已經累積/ 儲存之多數電荷載子（例如，電洞）可流動至N +源極區 120。因此，可經由P-本體區122的第二部分及/或N +源極 區120將P-本體區122的第一部分中可能已經累積/儲存之多 數電荷載子（例如，電洞）耗盡。藉由移除P-本體區122 的第一部分中可能已經累積/儲存之多數電荷載子，可將 邏輯低位準（例如，二進制「0」資料狀態）寫入至記憶 體胞元12。 在範例性實施例中，可將控制信號配置成實施記憶體 胞元陣列2〇的一或更多選定列之一或更多個選定的記憶體 胞元1 2中所儲存之資料狀態（例如，邏輯低位準（二進制 「〇」資料狀態）及/或邏輯高位準（二進制「1」資料狀 態））的讀取操作。也可將控制信號配置成實施記憶體胞 元陣列20的一或更多選定列之一或更多個選定的記憶體胞 元1 2中所儲存之資料狀態（例如，邏輯低位準（二進制「 〇」資料狀態）及/或邏輯高位準（二進制「1」資料狀態 ))的再新操作。在範例性實施例中，可將控制信號配置 成同時實施讀取操作及再新操作。 可將控制信號配置成預定的電壓電位以實施讀取操作 (經由位元線（CN ) 3 0 )及/或再新操作。在範例性實施 -28- 201214431 例中，可經由源極線（ΕΝ) 32將N +源極區120耦接至電氣 接地（Vss )且可將經由解耦電阻器40 (例如，0.5 V下降 )施加至位元線（CN) 30而至P-本體區122的第二部分之 恆定電壓電位維持在1.4V。可將施加至字線（WL ) 28 ( 其可被電容耦接至P-本體區122的第一部分）的電壓電位 以及施加至P +汲極區124的電壓電位從該保持操作期間所 施加的電壓電位提高。在範例性實施例中，可將施加至字 線（WL) 28 (其可被電容耦接至P-本體區122的第一部分 )的電壓電位提高至-1.0V。可將經由載子注入線（EP ) 34施加至？+汲極區124的電壓電位提高至1.4乂。 在此種偏壓下，當邏輯低位準（例如，二進制「〇」 資料狀態）被儲存於記憶體胞元12中時，P-本體區122的 第一部分中所累積/儲存之預定量的多數電荷載子（例如 ，電洞）可流動朝向P-本體區122的第二部分。流動至P-本體區122的第二部分之預定量的多數電荷載子可降低在 P-本體區122的第二部分之電壓電位。並且，流動至P-本 體區122的第二部分之預定量的多數電荷載子可降低在P-本體區122的第二部分與P +汲極區124間之接面的電壓電位 阻障。然而，P-本體區122的第二部分與P +汲極區124之間 的接面可維持反向偏壓或變成微弱的正向偏壓（例如，高 於反向偏壓電壓及低於正向偏壓臨限電壓電位）。當P-本 體區122的第二部分與P +汲極區124之間的接面被反向偏壓 或微弱地正向偏壓時可能產生小量的電壓電位與電流或沒 有電壓電位與電流（例如，相較於參考電壓電位或電流） 29 - 201214431 。在資料寫入及感測電路36中的資料感測放大器可經由位 元線（CN ) 30 (被耦接至P-本體區122的第二部分）偵測 到該小量的電壓電位或電流（例如，相較於參考電壓電位 或電流）或沒有電壓電位或電流。 與讀取操作同時地，可將控制信號配置成實施再新操 作。在讀取操作期間的偏壓下，可將P-本體區122的第一 部分與N +源極區120之間的接面正向偏壓。P -本體區122的 第一部分中所累積/儲存之預定量的剩餘多數電荷載子（ 例如，電洞）可從該P-本體區122的第一部分耗盡。並且 ，如以上所討論，P-本體區122的第一部分中所累積/儲存 之預定量的多數電荷載子（例如，電洞）可從該P-本體區 122的第一部分流動至P-本體區122的第二部分且因此降低 在該P-本體區122的第二部分之電壓電位。因此，P-本體 區122的第一部分中所累積/儲存之多數電荷載子（例如， 電洞）可從該P-本體區122的第一部分耗盡且可將邏輯低 位準（例如，二進制「0」資料狀態）再新。 在範例性實施例中，可將控制信號配置成寫入邏輯高 位準（例如，二進制「1」資料狀態）至記憶體胞元陣列 2〇之一或更多個選定列的一或更多個選定的記憶體胞元12 。例如，寫入邏輯高位準（例如，二進制「1」資料狀態 )操作可對記憶體胞元陣列20之一或更多個選定的列或整 個記憶體胞元陣列20來加以實施。在另一範例性實施例中 ，寫入邏輯高位準（例如，二進制「1」資料狀態）操作 可具有被配置成引起多數電荷載子累積/儲存於P-本體區 -30- 201214431 1 2 2中的控制信號。

在範例性實施例中，可經由源極線（EN ) 3 2將被施加 至記憶體胞元12之N +源極區120的電壓電位耦接至電氣接 地（Vss )且可將經由解耦電阻器4〇 (例如，0.5V下降） 施加至位元線（CN) 30而至該記憶體胞元12之P -本體區 122的第二部分之恆定電壓電位維持在與保持操作期間的 電壓電位相同的電壓電位。例如，可將施加至位元線（CN )30而至P-本體區122的第二部分之電壓電位維持在1.4V 〇 可將施加至字線（WL ) 28 (其可被電容耦接至P-本 體區122的第一部分）的電壓電位以及施加至P +汲極區124 的電壓電位從該保持操作期間所施加的電壓電位提高0例 如，可將施加至字線（WL ) 28 (其可被電容耦接至P-本 體區122的第一部分）的電壓電位從-2.0V提高至0.5V。可 將經由載子注入線（EP) 34施加至P +汲極區124的電壓電 位從0V提高至1.4V。 在此種偏壓下，N +源極區120與P-本體區122的第一部 分之間的接面、P-本體區122的第一部分與P-本體區122的 第二部分之間的接面、及P-本體區122的第二部分與P +汲 極區124之間的接面可變成正向偏壓。例如，在P -本體區 122的第一部分的多數電荷載子（例如，電洞）可流動朝 向P-本體區122的第二部分。多數電荷載子流動至P-本體 區122的第二部分可降低在P -本體區122的第二部分之電壓 電位且因此降低在P -本體區122的第二部分與p +汲極區124 -31 - 201214431 間之接面的電壓電位阻障。P-本體區122的第二部分與P + 汲極區124之間的接面可變成正向偏壓（例如，高於正向 偏壓臨限電壓電位）。額外的多數電荷載子（例如，電洞 )可流動經過P +汲極區124與P -本體區122的第二部分之間 的該正向偏壓接面朝向P -本體區122的第一部分。隨後， 可將施加至字線（WL) 28 (其可被電容耦接至p -本體區 122的第一部分）的電壓電位從0.5V降低至-2. OV。因此， 可經由P +汲極區124及P -本體區122的第二部分將預定量的 多數電荷載子（例如，電洞）累積/儲存於P-本體區122的 第一部分中。P -本體區122的第一部分（例如，電容耦接 至字線（WL) 28)中所累積/儲存之預定量的電荷載子可 表示的是’邏輯高位準（例如，二進制「1」資料狀態） 可被寫入記憶體胞元12中。 再次地，可將控制信號配置成實施記憶體胞元陣列2 0 的一或更多選定列之一或更多個選定的記憶體胞元12中所 儲存之資料狀態（例如，邏輯低位準（二進制「0」資料 狀態）及/或邏輯高位準（二進制「1」資料狀態））的第 二讀取操作。也可將控制信號配置成實施記憶體胞元陣列 2〇的一或更多選定列之一或更多個選定的記憶體胞元12中 所儲存之資料狀態（例如，邏輯低位準（二進制「〇」資 料狀態）及/或邏輯高位準（二進制「1」資料狀態））的 再新操作。在範例性實施例中，可將控制信號配置成同時 實施讀取操作及再新操作。 可將控制信號配置成預定的電壓電位以實施讀取操作 ⑧ -32- 201214431 (經由位元線（CN ) 3 0 )及/或再新操作。在範例性實施 例中，可經由源極線（ΕΝ ) 32將Ν +源極區120耦接至電氣 接地（Vss)且可將經由解耦電阻器40(例如，0.5V下降 )施加至位元線（CN) 30而至P -本體區122的第二部分之 恆定電壓電位維持在1.4V»可將施加至字線（Wl) 28( 其可被電容耦接至Ρ-本體區122的第一部分）的電壓電位 以及施加至Ρ +汲極區1 2 4的電壓電位從該保持操作期間所 施加的電壓電位提高。在範例性實施例中，可將施加至字 線（WL) 28 (其可被電容耦接至Ρ-本體區122的第一部分 )的電壓電位提高至-1.0V。可將經由載子注入線（ΕΡ ) 34施加至Ρ +汲極區124的電壓電位提高至1.4V。 在此種偏壓下，當邏輯高位準（例如，二進制「1」 資料狀態）被儲存於記憶體胞元12中時，Ρ-本體區122的 第一部分中所累積/儲存之預定量的多數電荷載子（例如 ’其可表示邏輯高位準（例如，二進制「1」資料狀態） )可流動朝向Ρ -本體區122的第二部分。流動至Ρ -本體區 122的第二部分之預定量的多數電荷載子可降低在ρ-本體 區122的第二部分之電壓電位。流動至Ρ-本體區122的第二 部分之預定量的多數載子可降低在Ρ-本體區122的第二部 分與Ρ +汲極區124間之接面的電壓電位阻障。可將Ρ-本體 區122的第二部分與Ρ +汲極區124之間的接面正向偏壓（例 如，高於正向偏壓臨限電壓電位）。當Ρ-本體區122的第 二部分與Ρ +汲極區124之間的接面被正向偏壓時可能產生 預定量的電壓電位及/或電流。在資料寫入及感測電路36 -33- 201214431 中的資料感測放大器可經由位元線（CN ) 3 0及解耦電阻器 40 (被耦接至Ρ-本體區122的第二部分）偵測到該產生之 預定量的電壓電位或與電流（例如，相較於參考電壓電位 或電流）。 與讀取操作同時地，可將控制信號配置成實施再新操 作。在讀取操作期間的偏壓下，可將Ρ-本體區122的第二 部分與Ρ +汲極區124之間的接面正向偏壓。預定量的多數 電荷載子（例如，電洞）可經由Ρ-本體區122的第二部分 從Ρ +汲極區124流動至該Ρ-本體區122的第一部分。從Ρ +汲 極區124之預定量的多數電荷載子之流動可逐漸降低在Ρ + 汲極區124的電壓電位。並且，可將Ρ -本體區122的第一部 分與Ν +源極區120之間的接面正向偏壓且因此預定量的電 子可從Ν +源極區120流動至Ρ -本體區122的第一部分。電子 的流動可促進多數電荷載子（例如，電洞）流動至Ρ-本體 區122的第一部分。可將施加至字線（WL) 28 (例如，其 可被電容耦接至Ρ-本體區122的第一部分）的電壓電位從 -1.0V降低至- 2.0V且因此可將預定量的多數電荷載子累積/ 儲存於該Ρ -本體區122的第一部分中。因此，可將Ρ -本體 區122的第一部分中所累積/儲存之預定量的多數電荷載子 (例如，電洞）恢復至該Ρ-本體區122的第一部分且可將 邏輯低位準（例如，二進制「0」資料狀態）再新。 參照第7圖，顯示了依據本揭示之替代實施例的記憶 體胞元陣列20之記億體胞元I2的示意圖。第7圖中所示的 5己億體胞兀12可類似於第4圖中所不的記憶體胞元12，除 201214431 了可經由解耦電阻器40將位元線（CN) 3 0耦接至載子注入 線（ΕΡ) 34以外。可將施加至位元線（CN) 30的電壓電 位與施加至載子注入線（ΕΡ ) 34的電壓電位關聯。例如， 施加至位元線（CN ) 3 0的電壓電位可能等於施加至載子注 入線（ΕΡ) 34的電壓電位減去在解耦電阻器（R〇) 40的電 壓電位降。 可將各別位元線（CN) 3 0耦接至資料寫入及感測電路 3 6的資料感測放大器電路。例如，可經由解耦電阻器40將 各別位元線（CN ) 3 0耦接至資料寫入及感測電路3 6。解耦 電阻器4〇可具有預定的電阻以便降低各種操作（例如，讀 取或寫入操作）期間在Ρ -本體區122的第二部分與Ρ +汲極 區1 24間的接面之阻障電壓電位《在範例性實施例中，解 耦電阻器40可具有電阻使得選定的記憶體胞元12所產生之 電壓電位及/或電流可降低在Ρ -本體區122的第二部分與Ρ + 汲極區124間的接面之能量阻障。 參照第8圖’顯示了依據本揭示替代實施例的如第7圖 中所示具有複數個記億體胞元12之記憶體胞元陣列20的至 少一部分之示意圖。第8圖中所示的記憶體胞元陣列20可 類似於第5圖中所示的記憶體胞元陣列2 0，除了可經由解 耦電阻器40將位元線（CN) 30耦接至載子注入線（ΕΡ) 34以外。如以上所討論’可將記憶體胞元丨2耦接至各別字 線（WL ) 2 8、各別位元線（CN ) 3 0、各別源極線（ΕΝ ) 3 2、及/或各別載子注入線（ε ρ ) 3 4。可將各別位元線（ CN ) 3 0耦接至資料寫入及感測電路3 6的資料感測放大器電 -35- 201214431 路。例如，可經由解耦電阻器40將各別位元線（CN ) 3 0耦 接至資料寫入及感測電路36。 如第8圖中所示，可將記億體胞元陣列2 〇的列方向中 所配置之複數個記憶體胞元1 2耦接至各別載子注入線（ΕΡ )3 4。可經由各別解耦電阻器4 0將記憶體胞元陣列2 0的列 方向中所配置之複數個記億體胞元12的位元線（CN) 30耦 接至各別載子注入線（ΕΡ) 34。 參照第9圖，顯示了依據本揭示實施例的用以對如第8 圖中所示之記憶體胞元12實施各種操作的控制信號電壓波 形。例如’該等各種操作可包括被配置成實施寫入邏輯低 位準（例如’二進制「0」資料狀態）操作、讀取操作、 寫入邏輯高位準（例如，二進制「1」資料狀態）操作、 及/或再新操作的控制信號。在實施各種操作以前，可將 該等控制信號配置成實施保持操作以便維持記憶體胞元12 中所儲存的資料狀態（例如，邏輯高位準（二進制「1」 資料狀態）或邏輯低位準（二進制「0」資料狀態））。 尤其’可將該等控制信號配置成實施保持操作以便最大化 記憶體胞元1 2中所儲存之資料狀態（例如，邏輯低位準（ 二進制「〇」資料狀態）及/或邏輯高位準（二進制「1」 資料狀態））的停留時間。並且，可將用於保持操作的控 制信號配置成消除或降低記億體胞元12內的活動或場（例 如’可能導致電荷洩漏之接面間的電場）。在範例性實施 例中’於保持操作期間，可將負電壓電位施加至可被電容 耦接至記憶體胞元12之Ρ-本體區122的一或更多個部分之 ⑧ -36- 201214431 字線（WL ) 28，同時可經由及解耦電阻器40將恆定電壓 電位施加至位元線（CN) 30而至P -本體區122的第二部分 。可將施加至其他區（例如，N +源極區120及/或P +汲極區 124)的電壓電位維持在〇v。 例如，施加至字線（WL ) 28 (例如，電容耦接至記 憶體胞元I2的P-本體區122)的負電壓電位可爲-2.0V。施 加至位元線（CN) 30而至P-本體區122的第二部分之恆定 電壓電位可爲1.4V。在保持操作期間，可將N +源極區120 與P-本體區122的第一部分之間的接面以及P +汲極區124與 P-本體區122的第二部分之間的接面反向偏壓以便保留記 憶體胞元1 2中所儲存的資料狀態（例如，邏輯高位準（二 進制「1」資料狀態）或邏輯低位準（二進制「0」資料狀 態））。 在範例性實施例中，可將控制信號配置成對一或更多 個選定的記憶體胞元1 2實施一或更多寫入邏輯低位準（例 如’二進制「0」資料狀態）操作。例如，可對一或更多 個選定的記憶體胞元1 2實施寫入邏輯低位準（例如，二進 制「〇」資料狀態）操作以便耗盡該一或更多個選定的記 憶體胞元12之P-本體區122中可能已經累積/儲存的電荷載 子。可將各種電壓電位施加至記憶體胞元12的各種區。在 範例性實施例中，可將施加至N +源極區120的電壓電位耦 接至電氣接地（Vss)且可將施加至位元線（CN) 30而至 P-本體區122的第二部分以及P +汲極區124之電壓電位維持 與保持操作期間所施加的電壓電位相同。可將施加至字線 -37- 201214431 (WL ) 28 (其可被電容耦接至P-本體區122的第一部分） 的電壓電位從該保持操作期間所施加的電壓電位提高。在 範例性實施例中，可將施加至P +汲極區124以及至位元線 (CN) 30而至P-本體區122的第二部分之電壓電位維持在 OV。可將施加至字線（WL ) 28 (其可被電容耦接至P·本 體區122的第一部分）的電壓電位從-2.0V提高至0.5V。 在此種偏壓下，可將N +源極區120與P-本體區122的第 —部分之間的接面以及P-本體區122的第一部分與P-本體 區122的第二部分之間的接面正向偏壓。可將P-本體區122 的第二部分與P +汲極區124之間的接面反向偏壓。P-本體 區122的第一部分中可能已經累積/儲存之多數電荷載子（ 例如，電洞）可流動至P-本體區122的第二部分且降低在 P-本體區122的第二部分與P +汲極區124間的接面之電壓電 位阻障。並且，P-本體區122的第一部分中可能已經累積/ 儲存之多數電荷載子（例如，電洞）可流動至N+源極區 120。因此，可經由P-本體區122的第二部分及/或N +源極 區120將P-本體區122的第一部分中可能已經累積/儲存之多 數電荷載子（例如，電洞）耗盡。藉由移除P-本體區122 的第一部分中可能已經累積/儲存之多數電荷載子，可將 邏輯低位準（例如，二進制「〇」資料狀態）寫入至記憶 體胞元12。 在範例性實施例中，可將控制信號配置成實施記憶體 胞元陣列20的一或更多選定列之一或更多個選定的記億體 胞元1 2中所儲存之資料狀態（例如，邏輯低位準（二進制 ⑧ -38- 201214431 ^ 〇」資料狀態）及/或邏輯高位準（二進制「1」資料狀 態））的讀取操作。也可將控制信號配置成實施記憶體胞 元陣列20的一或更多選定列之一或更多個選定的記憶體胞 元1 2中所儲存之資料狀態（例如，邏輯低位準（二進制Γ 〇」資料狀態）及/或邏輯高位準（二進制「1」資料狀態 ))的再新操作。在範例性實施例中，可將控制信號配置 成同時實施讀取操作及再新操作。 可將控制信號配置成預定的電壓電位以實施讀取操作 (經由位元線（CN ) 30 )及/或再新操作。在範例性實施 例中，可經由源極線（ΕΝ) 32將Ν +源極區120耦接至電氣 接地（Vss)。可將施加至字線（WL)28(其可被電容耦 接至P-本體區122的第一部分）的電壓電位、施加至P +汲 極區124的電壓電位、及施加至位元線（CN ) 30而至P-本 體區1 22的第二部分之電壓電位從該保持操作期間所施加 的電壓電位提高。經由解耦電阻器40施加至位元線（CN ) 30而至P-本體區122的第二部分之電壓電位可至少部份根 據被施加至P +汲極區124的電壓電位。在範例性實施例中 ，可將施加至字線（WL ) 28 (其可被電容耦接至P-本體 區122的第一部分）的電壓電位提高至-1.0V。可將經由載 子注入線（EP) 34施加至P +汲極區124的電壓電位提高至 1.4V。施加至位元線（CN) 30的電壓電位在跨越解耦電阻 器40的0.5V下降以後於P-本體區122的第二部分可能是 1 _ 4 V或 〇 . 9 V。 在此種偏壓下，當邏輯低位準（例如，二進制^ 〇」 -39- 201214431 資料狀態）被儲存於記億體胞元I2中時，P-本體區122的 第一部分中所累積/儲存之預定量的多數電荷載子（例如 ，電洞）可流動朝向P-本體區122的第二部分。流動至P-本體區122的第二部分之預定量的多數電荷載子（例如， 表示邏輯低位準（例如，二進制「〇」資料狀態））可降 低在P-本體區122的第二部分之電壓電位。並且，流動至 P-本體區122的第二部分之預定量的多數電荷載子可降低 在P-本體區122的第二部分與P +汲極區124間之接面的電壓 電位阻障。然而，P-本體區122的第二部分與P +汲極區124 之間的接面可維持反向偏壓或變成微弱的正向偏壓（例如 ，高於反向偏壓電壓及低於正向偏壓臨限電壓電位）。當 P-本體區122的第二部分與P +汲極區124之間的接面被反向 偏壓或微弱地正向偏壓時可能產生小量的電壓電位與電流 或沒有電壓電位與電流（例如，相較於參考電壓電位或電 流）。在資料寫入及感測電路3 6中的資料感測放大器可經 由位元線（CN) 30(被耦接至P-本體區122的第二部分） 偵測到該小量的電壓電位或電流（例如，相較於參考電壓 電位或電流）或沒有電壓電位或電流。 與讀取操作同時地，可將控制信號配置成實施再新操 作。在讀取操作期間的偏壓下，可將P-本體區122的第一 部分與N +源極區120之間的接面正向偏壓。P-本體區122的 第一部分中所累積/儲存之預定量的剩餘多數電荷載子（ 例如，電洞）可經由N +源極區120從該P-本體區122的第一 部分耗盡。並且，如以上所討論，P-本體區122的第一部 -40- 201214431 分中所累積/儲存之預定量的多數電荷載子（例如，電洞 )可從該P-本體區122的第一部分流動至P-本體區122的第 二部分且因此降低在該P -本體區122的第二部分之電壓電 位。因此，P-本體區122的第一部分中所累積/儲存之多數 電荷載子（例如，電洞）可從該P -本體區122的第—部分 耗盡且可將邏輯低位準（例如，二進制「〇」資料狀態） 再新。 在範例性實施例中，可將控制信號配置成寫入邏輯高 位準（例如’二進制「1」資料狀態）至記億體胞元陣列 20之一或更多個選定列的一或更多個選定的記憶體胞元12 。例如’寫入邏輯高位準（例如，二進制「1」資料狀態 )操作可對記憶體胞元陣列2 0之一或更多個選定的列或整 個記憶體胞元陣列2 0來加以實施。在另一範例性實施例中 ，寫入邏輯高位準（例如，二進制「1」資料狀態）操作 可具有被配置成引起多數電荷載子累積/儲存於P-本體區 122中的控制信號。 在範例性實施例中，可經由源極線（EN ) 3 2將被施加 至記憶體胞元12之Ν +源極區120的電壓電位耦接至電氣接 地（V s s )。可將施加至字線（W L ) 2 8 (其可被電容稱接 至Ρ -本體區122的第一部分）的電壓電位、施加至位元線 (CN) 30而至該Ρ -本體區122的第二部分之電壓電位、及 施加至Ρ +汲極區1 2 4的電壓電位從該保持操作期間所施加 的電壓電位提高。例如，可將施加至字線（WL ) 28 (其 可被電容锅接至Ρ -本體區122的第一部分）的電壓電位從 -41 - 201214431 -2.0V提高至0.5V。可將經由載子注入線（EP ) 34施加至 P +汲極區124的電壓電位從0V提高至1.4V。施加至位元線 (CN) 3 0的電壓電位在跨越解耦電阻器40的0.5 V下降以後 在P-本體區122的第二部分可能被提高至1.4V或0.9 V。 在此種偏壓下，N +源極區120與P-本體區122的第一部 分之間的接面、P-本體區122的第一部分與P-本體區122的 第二部分之間的接面、及P-本體區122的第二部分與P +汲 極區124之間的接面可變成正向偏壓。例如，在P-本體區 122的第一部分的多數電荷載子（例如，電洞）可流動朝 向P-本體區122的第二部分。多數電荷載子流動至P-本體 區I22的第二部分可降低在P-本體區122的第二部分之電壓 電位且因此降低在P-本體區122的第二部分與P +汲極區124 間之接面的電壓電位阻障。P -本體區122的第二部分與P + 汲極區124之間的接面可變成正向偏壓（例如，高於正向 偏壓臨限電壓電位）。額外的多數電荷載子（例如，電洞 )可流動經過P +汲極區124與P-本體區122的第二部分之間 的該正向偏壓接面朝向P-本體區122的第一部分。隨後， 可將施加至字線（WL ) 28 (其可被電容耦接至P-本體區 122的第一部分）的電壓電位從0.5V降低至-2.0V。因此， 可經由P +汲極區124及P -本體區122的第二部分將預定量的 多數電荷載子（例如，電洞）累積/儲存於P -本體區122的 第一部分中。P -本體區122的第一部分中所累積/儲存之預 定量的電荷載子可表示的是，邏輯高位準（例如，二進制 「1」資料狀態）可被寫入記憶體胞元1 2中。 -42- 201214431 再次地’可將控制信號配置成實施記憶體胞元陣列20 的一或更多選定列之一或更多個選定的記憶體胞元12中所 儲存之資料狀態（例如，邏輯低位準（二進制「〇」資料 狀態）及/或邏輯高位準（二進制「1」資料狀態））的第 二讀取操作。也可將控制信號配置成實施記憶體胞元陣列 20的一或更多選定列之一或更多個選定的記憶體胞元12中 所儲存之資料狀態（例如，邏輯低位準（二進制「〇」資 料狀態）及/或邏輯高位準（二進制「1」資料狀態））的 再新操作。在範例性實施例中，可將控制信號配置成同時 實施讀取操作及再新操作。 可將控制信號配置成預定的電壓電位以實施讀取操作 (經由位元線（CN ) 30 )及/或再新操作。在範例性實施 例中，可經由源極線（EN) 32將N +源極區120耦接至電氣 接地（V s s )。可將施加至字線（W L ) 2 8 (其可被電容耦 接至P -本體區122的第一部分）的電壓電位、施加至P +汲 極區124的電壓電位、及施加至該P -本體區122的第一部分 之電壓電位從該保持操作期間所施加的電壓電位提高。在 範例性實施例中，可將施加至字線（WL ) 28 (其可被電 容耦接至P-本體區122的第一部分）的電壓電位提高至 -1.0V。可將經由載子注入線（EP) 34施加至P +汲極區124 的電壓電位提高至1.4V。施加至位元線（CN ) 30的電壓電 位在跨越解耦電阻器40的0.5V下降以後在P-本體區122的 第二部分可能被提高至1.4V或0.9V。 在此種偏壓下，當邏輯高位準（例如，二進制「1」 -43- 201214431 資料狀態）被儲存於記億體胞元12中時，p -本體區122的 第一部分中所累積/儲存之預定量的多數電荷載子（例如 ’其可表示邏輯高位準（例如，二進制「1」資料狀態） )可流動朝向P-本體區122的第二部分。流動至p_本體區 122的第二部分之預定量的多數電荷載子可降低在p_本體 區122的第二部分之電壓電位。流動至p_本體區122的第二 部分之預定量的多數載子可降低在P-本體區122的第二部 分與P+汲極區124間之接面的電壓電位阻障。可將p_本體 區122的第二部分與P +汲極區124之間的接面正向偏壓（例 如，高於正向偏壓臨限電壓電位）。當P-本體區122的第 二部分與P +汲極區124之間的接面被正向偏壓時可能產生 預定量的電壓電位及/或電流。在資料寫入及感測電路36 中的資料感測放大器可經由位元線（CN ) 3 0及解耦電阻器 4〇 (被耦接至P-本體區122的第二部分）偵測到在該P-本 體區122的第二部分之該產生的電壓電位或電流（例如， 相較於參考電壓電位或電流）。 與讀取操作同時地，可將控制信號配置成實施再新操 作。在讀取操作期間的偏壓下，可將P-本體區122的第二 部分與P +汲極區124之間的接面正向偏壓。預定量的多數 電荷載子（例如，電洞）可經由P-本體區122的第二部分 從P +汲極區124流動至該P-本體區122的第一部分。從P +汲 極區124之預定量的多數電荷載子之流動可逐漸降低在P + 汲極區124的電壓電位。也可將在P-本體區122的第二部分 之電壓電位逐漸降低。並且’可將p -本體區122的第—部 201214431 分與N +源極區120之間的接面正向偏壓且因此預定量的電 子可從N +源極區120流動至P-本體區122的第一部分。電子 的流動可促進多數電荷載子（例如，電洞）流動至P -本體 區122的第一部分。可將施加至字線（WL) 28 (例如，其 可被電容耦接至P-本體區122的第一部分）的電壓電位從 -1.0V降低至- 2.0V且因此可將預定量的多數電荷載子累積/ 儲存於該P -本體區122的第一部分中。因此，可將p_本體 區122的第一部分中所累積/儲存之預定量的多數電荷載子 (例如，電洞）恢復至該P-本體區122的第一部分且可將 邏輯低位準（例如，二進制「〇」資料狀態）再新。 參照第10圖，顯示了依據本揭示之替代實施例的記憶 體胞元陣列20之記億體胞元12的示意圖。第1〇圖中所示的 記憶體胞元I2可類似於第4圖中所示的記憶體胞元12，除 了可將載子注入線（EP ) 3 4耦接至恆定電源1〇〇2 (例如， 電壓電位源及/或電流源）以外。可經由位元線（CN ) 3 0 及解耦電阻器40將各種控制信號施加至記憶體胞元1 2以便 適當地偏壓該記憶體胞元1 2以實施各種操作（例如，讀取 或寫入操作）。 可將各別位元線（CN ) 3 0耦接至資料寫入及感測電路 3 6的資料感測放大器電路。例如，可經由解耦電阻器40將 各別位元線（CN ) 3 0耦接至資料寫入及感測電路3 6。解耦 電阻器.40可具有預定的電阻以便降低各種操作（例如，讀 取或寫入操作）期間在P-本體區122的第二部分與P +汲極 區1 2 4間的接面之阻障電壓電位。在範例性實施例中，解 -45- 201214431 耦電阻器40可具有電阻使得選定的記億體胞元12所產生之 電壓電位及/或電流可降低在P-本體區122的第二部分與P + 汲極區124間的接面之能量阻障。 參照第11圖，顯示了依據本揭示替代實施例的如第1〇 圖中所示具有複數個記憶體胞元12之記憶體胞元陣列20的 至少一部分之示意圖。第1 1圖中所示的記憶體胞元陣列20 可類似於第5圖中所示的記憶體胞元陣列20，除了可將載 子注入線（EP ) 3 4耦接至恆定電源1 002以外。在範例性實 施例中，可將記憶體胞元陣列20之複數列及行的記憶體胞 元12耦接至恆定電源1 002。可由熟習本技藝之人士理解的 是，耦接至恆定電源1 002之列及行的記憶體胞元12之數量 可變化（例如對稱）但不限於四列乘四行、十六列乘十六 行、三十二列乘三十二行、六十四列乘六十四行等等。並 且，耦接至恆定電源1 002之列及行的記憶體胞元12之數量 可爲非對稱，例如但不限於四列乘二行、八列乘四行、十 六列乘三十二行等等。 如以上所討論，可將記憶體胞元1 2耦接至各別字線（ WL) 28 '各別位元線（CN) 30、各別源極線（EN) 32、 及/或各別載子注入線（EP ) 34。可將各別位元線（CN ) 3〇耦接至資料寫入及感測電路36的資料感測放大器電路。 例如，可經由解耦電阻器40將各別位元線（CN ) 30耦接至 資料寫入及感測電路36。並且，可經由位元線（CN ) 30將 各種控制信號施加至記億體胞元1 2以便適當地偏壓該記憶 體胞元12以實施各種操作。 ⑧ -46- 201214431

參照第12圖’顯示了依據本揭示替代實施例的用以對 如第1 1圖中所不之記憶體胞元丨2實施再新操作的控制信號 電壓波形。例如，該再新操作可包括被配置成實施一或更 多操作的控制信號。在範例性實施例中，該再新操作可包 括控制信號以實施寫入邏輯低位準（例如，二進制「〇」 資料狀態）操作、讀取操作、寫入邏輯高位準（例如，二 進制「1」資料狀態）操作、及/或讀取操作。在實施再新 操作以前’可將該等控制信號配置成實施保持操作以便維 持記憶體胞元1 2中所儲存的資料狀態（例如，邏輯高位準 (—進制「1」資料狀態）或邏輯低位準（二進制「〇」資 料狀態））。尤其’可將該等控制信號配置成實施保持操 作以便最大化記憶體胞元1 2中所儲存之資料狀態（例如， 邏輯低位準（二進制「〇」資料狀態）及/或邏輯高位準（ 二進制「1」資料狀態））的停留時間。並且，可將用於 保持操作的控制信號配置成消除或降低記憶體胞元1 2內的 活動或場（例如，可能導致電荷洩漏之接面間的電場）。 在範例性實施例中，於保持操作期間，可將負電壓電位施 加至可被電容耦接至記憶體胞元12之P-本體區122的第一 部分之字線（WL ) 28，同時可將正電壓電位施加至位元 線（CN) 30而至P-本體區122的第二部分及/或P +汲極區 124。可將施加至N +源極區120的電壓電位耦接至電氣接地 (Vss )。例如，施加至字線（WL ) 28 (例如，電容耦接 至記憶體胞元12的P-本體區122 )的負電壓電位可爲-2.0V 。施加至P-本體區122的第一部分之正電壓電位可爲1.4V -47- 201214431 。並且’施加至P +汲極區124的正電壓電位可爲1>4V。在 保持操作期間，可將N +源極區120與P-本體區122的第一部 分之間的接面以及P +汲極區124與P -本體區122的第二部分 之間的接面反向偏壓以便保留記億體胞元1 2中所儲存的資 料狀態（例如，邏輯高位準（二進制「1」資料狀態）或 邏輯低位準ΐ：二進制「0」資料狀態））。 在範例性實施例中，可將控制信號配置成對一或更多 個選定的記憶體胞元12實施一或更多寫入邏輯低位準（例 如，二進制「0」資料狀態）操作》例如，可對一或更多 個選定的記憶體胞元12實施寫入邏輯低位準（例如，二進 制「〇」資料狀態）操作以便耗盡該一或更多個選定的記 憶體胞元I2之P-本體區122中可能已經累積/儲存的多數電 荷載子。可將各種電壓電位施加至記憶體胞元12的各種區 。可將施加至N +源極區120的電壓電位維持在保持操作電 壓位準（例如，電氣接地（Vss ))。可藉由恆定電源 1002將施加至P +汲極區124的電壓電位維持在恆定電壓電 位（例如，在1 .4V )。可將施加至字線（WL ) 28 (其可 被電容耦接至P-本體區122的第一部分）的電壓電位從該 保持操作期間所施加的電壓電位提高。可將施加至位元線 (CN) 30而至P-本體區122的第二部分之電壓電位從該保 持操作期間所施加的電壓電位提高。在範例性實施例中， 可將施加至字線（WL ) 28 (其可被電容耦接至P-本體區 122的第一部分）的電壓電位從-2.0V提高至0.5V。可將施 加至位元線（CN) 30而至P -本體區122的第二部分之電壓 201214431 電位從1.4V提高至2.0V。 在此種偏壓下，可將N +源極區120與P-本體區122的第 —部分之間的接面以及P-本體區122的第一部分與P-本體 區122的第二部分之間的接面正向偏壓。可將P-本體區122 的第二部分與P +汲極區124之間的接面反向偏壓。P -本體 區122的第一部分中可能已經累積/儲存之多數電荷載子（ 例如，電洞）可流動至P-本體區122的第二部分且降低在 P-本體區122的第二部分與P +汲極區124間的接面之電壓電 位阻障。並且，P-本體區122的第一部分中可能已經累積/ 儲存之多數電荷載子（例如，電洞）可流動至N +源極區 120。因此，可經由p_本體區122的第二部分及/或N +源極 區12〇將P-本體區122的第一部分中可能已經累積/儲存之多 數電荷載子（例如，電洞）耗盡。藉由移除p_本體區122 的第一部分中可能已經累積/儲存之多數電荷載子，可將 邏輯低位準（例如，二進制「〇」資料狀態）寫入至記憶 體胞元12 ^ 1」資料狀態 在範例性實施例中，可將控制信號配置成實施記憶體 胞元陣列2〇的一或更多選定列之一或更多個選定的記憶體 胞元1 2中所儲存之資料狀態（例如，邏輯低位準（二進制 「〇」資料狀態）及/或邏輯高位準（二進制「1」資料狀 態））的讀取操作。也可將控制信號配置成實施記憶體胞 兀陣列20的一或更多選定列之一或更多個選定的記憶體胞 兀1 2中所儲存之資料狀態（例如’邏輯低位準（二進制「 0」資料狀態）及/或邏輯高位準（二進制「 -49- 201214431 ))的再新操作。在範例性實施例中，可將控制信號配置 成同時實施讀取操作及再新操作。 可將控制信號配置成預定的電壓電位以實施讀取操作 (經由位元線（CN ) 30 )及/或再新操作。在範例性實施 例中，可經由源極線（EN ) 32將N +源極區120耦接至電氣 接地（V s s )且可將施加至P +汲極區1 2 4的恆定電壓電位維 持在1.4V。可將施加至字線（WL ) 28 (其可被電容耦接 至P-本體區122的第一部分）的電壓電位以及施加至位元 線（CN) 30而至P-本體區122的第二部分之電壓電位從該 保持操作期間所施加的電壓電位提高。在範例性實施例中 ’可將施加至字線（WL ) 28 (其可被電容耦接至P-本體 區122的第一部分）的電壓電位從-2.0V提高至-1.0V。可將 經由解耦電阻器40施加至位元線（CN) 30而至P-本體區 122的第二部分之電壓電位從1.4 V提高至2.0 V。 在此種偏壓下，當邏輯低位準（例如，二進制「0」 資料狀態）被儲存於記憶體胞元12中時，P-本體區122的 第一部分中所累積/儲存之預定量的多數電荷載子（例如 ，電洞）可流動朝向P-本體區122的第二部分。流動至P-本體區122的第二部分之預定量的多數電荷載子可降低在 P-本體區122的第二部分之電壓電位。並且，流動至P-本 體區122的第二部分之預定量的多數電荷載子可降低在P-本體區122的第二部分與P +汲極區124間之接面的電壓電位 阻障。然而，P-本體區122的第二部分與P +汲極區124之間 的接面可維持反向偏壓或變成微弱的正向偏壓（例如，高 ⑧ -50- 201214431 於反向偏壓電壓及低於正向偏壓臨限電壓電位）。當p -本 體區122的第二部分與P +汲極區124之間的接面被反向偏壓 或微弱地正向偏壓時可能產生小量的電壓電位與電流或沒 有電壓電位與電流（例如，相較於參考電壓電位或電流） 。在資料寫入及感測電路36中的資料感測放大器可經由位 元線（CN ) 30 (被耦接至P-本體區122的第二部分）偵測 到該小量的電壓電位或電流（例如，相較於參考電壓電位 或電流）或沒有電壓電位或電流。 與讀取操作同時地，可將控制信號配置成實施再新操 作。在讀取操作期間的偏壓下，可將P-本體區122的第一 部分與N +源極區120之間的接面正向偏壓。P -本體區122的 第一部分中可能已經累積/儲存之預定量的剩餘多數電荷 載子（例如，電洞）可經由N +源極區120從該P-本體區122 的第一部分耗盡》並且，如以上所討論，P-本體區122的 第一部分中所累積/儲存之預定量的多數電荷載子（例如 ’電洞）可從該P-本體區122的第一部分流動至P-本體區 122的第二部分且因此降低在該P·本體區122的第二部分之 電壓電位。因此，P-本體區122的第一部分中所累積/儲存 之多數電荷載子（例如，電洞）可從該P -本體區122的第 一部分耗盡且可將邏輯低位準（例如，二進制「0」資料 狀態）再新。 在範例性實施例中，可將控制信號配置成寫入邏輯高 位準（例如，二進制「1」資料狀態）至記憶體胞元陣列 20之一或更多個選定列的一或更多個選定的記憶體胞元12 •51 - 201214431 。例如，寫入邏輯高位準（例如，二進制「1」資料狀態 )操作可對記億體胞元陣列20之一或更多個選定的列或整 個記億體胞元陣列20來加以實施。在另一範例性實施例中 ，寫入邏輯高位準（例如，二進制「1」資料狀態）操作 可具有被配置成引起多數電荷載子累積/儲存於P-本體區 122中的控制信號。 在範例性實施例中，可經由源極線（EN ) 3 2將記憶體 胞元12之N +源極區120耦接至電氣接地（Vss)且可將經由 載子注入線（EP ) 34施加至該記憶體胞元12的P+汲極區 124之恆定電壓電位維持在與保持操作期間所施加的電壓 電位相同的電壓電位。例如，可將施加至P +汲極區1 24的 電壓電位維持在1.4V。 可將施加至字線（WL ) 28 (其可被電容耦接至P-本 體區1 22的第一部分）的電壓電位從該保持操作期間所施 加的電壓電位提高。例如，可將施加至字線（W L ) 2 8 ( 其可被電容耦接至P -本體區122的第一部分）的電壓電位 從-2.0V提高至0.5V。可將施加至位元線（CN ) 30而至P-本體區122的第二部分之電壓電位維持在與保持操作期間 所施加的電壓電位相同的電壓電位。例如，可將施加至位 元線（CN) 30而至P -本體區122的第二部分之電壓電位維 持在1.4V。 在此種偏壓下，N +源極區120與P-本體區122的第一部 分之間的接面、P-本體區122的第一部分與P-本體區122的 第二部分之間的接面、及P-本體區122的第二部分與P +汲 ⑧ -52- 201214431 極區124之間的接面可變成正向偏壓。例如，在P-本體區 122的第一部分的多數電荷載子（例如，電洞）可流動朝 向P-本體區122的第二部分。多數電荷載子流動至P-本體 區122的第二部分可降低在P-本體區122的第二部分之電壓 電位且因此降低在P-本體區122的第二部分與P +汲極區124 間之接面的電壓電位阻障。P-本體區122的第二部分與P + 汲極區1 24之間的接面可變成正向偏壓（例如，高於正向 偏壓臨限電壓電位）。額外的多數電荷載子（例如，電洞 )可流動經過P +汲極區124與P-本體區122的第二部分之間 的該正向偏壓接面朝向P-本體區122的第一部分。隨後， 可將施加至字線（WL ) 28 (其可被電容耦接至P-本體區 122的第一部分）的電壓電位從0.5V降低至-2.0V。因此， 可經由P +汲極區124及P-本體區122的第二部分將預定量的 多數電荷載子（例如，電洞）累積/儲存於P -本體區122的 第一部分中。P-本體區122的第一部分（例如，電容親接 字線（WL ) 28 )中所累積/儲存之預定量的電荷載子可表 不的是，邏輯闻位準（例如，二進制「1」資料狀態）可 被寫入記億體胞元1 2中。 再次地，可將控制信號配置成實施記憶體胞元陣歹lj 20 的一或更多選定列之一或更多個選定的記憶體胞元12中所 儲存之資料狀態（例如，邏輯低位準（二進制Γ 〇」資料 狀態）及/或邏輯高位準（二進制「1」資料狀態））的第 二讀取操作。也可將控制信號配置成實施記憶體胞元陣列 2〇的一或更多選定列之一或更多個選定的記憶體胞元12中 -53- 201214431 所儲存之資料狀態（.例如，邏輯低位準（二進制「0」資 料狀態）及/或邏輯高位準（二進制「1」資料狀態））的 再新操作。在範例性實施例中，可將控制信號配置成同時 實施讀取操作及再新操作。 可將控制信號配置成預定的電壓電位以實施讀取操作 (經由位元線（CN ) 30 )及/或再新操作。在範例性實施 例中，可經由源極線（ΕΝ) 32將Ν +源極區120耦接至電氣 接地（V s s )且可將經由載子注入線（Ε Ρ ) 3 4施加至Ρ +汲 極區124的恆定電壓電位維持在1.4V。並且，可將施加至 位元線（CN) 30而至Ρ -本體區122的第二部分之電壓電位 維持在1.4V。可將施加至字線（WL ) 28 (其可被電容耦 接至Ρ-本體區122的第一部分）的電壓電位從該保持操作 期間所施加的電壓電位提高。在範例性實施例中，可將施 加至字線（WL) 28 (其可被電容耦接至ρ_本體區122的第 —部分）的電壓電位提高至-1.0V。可將經由載子注入線 (ΕΡ) 3 4施加至Ρ +汲極區124的電壓電位提高至1.4 V。 在此種偏壓下，當邏輯高位準（例如，二進制「1」 資料狀態）被儲存於記憶體胞元12中時，Ρ-本體區122的 第一部分中所累積/儲存之預定量的多數電荷載子（例如 ，其可表示邏輯高位準（例如，二進制「1」資料狀態） )可流動朝向Ρ -本體區122的第二部分。流動至Ρ -本體區 122的第二部分之預定量的多數電荷載子可降低在ρ_本體 區122的第二部分之電壓電位。流動至ρ_本體區122的第二 部分之預定量的多數載子可降低在Ρ-本體區122的第二部 ⑧ -54- 201214431 分與P +汲極區124間之接面的電壓電位阻障。可將p_本體 區122的第二部分與P +汲極區124之間的接面正向偏壓（例 如，高於正向偏壓臨限電壓電位）。當P -本體區122的第 二部分與P +汲極區124之間的接面被正向偏壓時可能產生 預定量的電壓電位及/或電流。在資料寫入及感測電路36 中的資料感測放大器可經由位元線（CN) 30及解耦電阻器 4〇 (被耦接至P -本體區122的第二部分）偵測到該產生之 電壓電位或電流（例如，相較於參考電壓電位或電流）。 與讀取操作同時地，可將控制信號配置成實施再新操 作。在讀取操作期間的偏壓下，可將P-本體區122的第二 部分與P +汲極區124之間的接面正向偏壓。預定量的多數 電荷載子（例如，電洞）可經由P-本體區122的第二部分 從P +汲極區124流動至該P-本體區122的第一部分。從P +汲 極區124之預定量的多數電荷載子之流動可造成在P +汲極 區124的電壓電位之暫時降低。並且，可將P-本體區122的 第一部分與N +源極區120之間的接面正向偏壓且因此預定 量的電子可從N +源極區120流動至P-本體區122的第一部分 。電子的流動可促進多數電荷載子（例如’電洞）流動至 P-本體區122的第一部分。可將施加至字線（WL) 28 (例 如，其可被電容耦接至P-本體區122的第一部分）的電壓 電位從-1.0V降低至-2.0V且因此可將預定量的多數電荷載 子累積/儲存於該P-本體區122的第一部分中。因此’可將 P -本體區122的第一部分中所累積/儲存之預定量的多數電 荷載子（例如，電洞）恢復至該P -本體區122的第—部分 -55- 201214431 且可將邏輯低位準（例如，二進制「〇」資料狀態）再新 〇 參照第1 3圖，顯示了依據本揭示之替代實施例的記憶 體胞元陣列20之記憶體胞元12的示意圖。第13圖中所示的 記憶體胞元12可類似於第4圖中所示的記憶體胞元12，除 了可經由解耦電阻器40將位元線（CN) 30耦接至可變電源 以外。例如，可經由解耦電阻器40將各種控制信號施加至 位元線（CN) 3 0以便適當地偏壓記憶體胞元12以實施各種 操作。 可將各別位元線（CN ) 3 0耦接至資料寫入及感測電路 36的資料感測放大器電路。例如，可經由解耦電阻器40將 各別位元線（CN ) 3 0耦接至資料寫入及感測電路3 6。解耦 電阻器40可具有預定的電阻以便降低各種操作（例如，讀 取或寫入操作）期間在Ρ-本體區122的第二部分與Ρ +汲極 區1 24間的接面之阻障電壓電位。在範例性實施例中，解 耦電阻器40可具有電阻使得選定的記憶體胞元12所產生之 電壓電位及/或電流可降低在Ρ-本體區122的第二部分與Ρ + 汲極區1 24間的接面之能量阻障。 參照第14圖，顯示了依據本揭示替代實施例的如第1 3 圖中所示具有複數個記億體胞元1 2之記憶體胞元陣列20的 至少一部分之示意圖。第14圖中所示的記憶體胞元陣列20 可類似於第5圖中所示的記憶體胞元陣列20，除了可經由 解耦電阻器40將位元線（CN ) 30耦接至可變電源以外。如 以上所討論，可將記憶體胞元1 2耦接至各別字線（WL ) ⑧ -56- 201214431 28、各別位元線（CN ) 30、各別源極線（εν ) 32、及/或 各別載子注入線（ΕΡ ) 3 4。可將各別位元線（CN ) 3 0耦 接至資料寫入及感測電路36的資料感測放大器電路。例如 ，可經由解耦電阻器40將各別位元線（CN ) 30耦接至資料 寫入及感測電路3 6。可將配置於記憶體胞元20的列方向中 的複數個記億體胞元1 2耦接至別載子注入線（ΕΡ ) 34。 參照第1 5圖，顯示了依據本揭示實施例的用以對如第 1 4圖中所示之記憶體胞元1 2實施各種操作的控制‘信號電壓 波形。例如’該等各種操作可包括被配置成實施寫入邏輯 低位準（例如，二進制「0」資料狀態）操作、寫入邏輯 高位準（例如，二進制「1」資料狀態）操作、讀取操作 、及/或再新操作的控制信號。在實施各種操作以前，可 將該等控制信號配置成實施保持操作以便維持記億體胞元 12中所儲存的資料狀態（例如，邏輯高位準（二進制「1 」資料狀態）或邏輯低位準（二進制「0」資料狀態）） 。尤其，可將該等控制信號配置成實施保持操作以便最大 化記憶體胞元1 2中所儲存之資料狀態（例如，邏輯低位準 (二進制「0」資料狀態）及/或邏輯高位準（二進制「1 」資料狀態））的停留時間。並且，可將用於保持操作的 控制信號配置成消除或降低記憶體胞元1 2內的活動或場（ 例如’可能導致電荷洩漏之接面間的電場）。在範例性實 施例中，於保持操作期間，可將負電壓電位施加至可被電 容耦接至記憶體胞元12之Ρ-本體區122的一或更多個部分 之字線（W L ) 2 8。可將施加至其他區（例如，Ν+源極區 -57- 201214431 120及/或P +汲極區124)的電壓電位維持在0V。 例如，施加至字線（W L ) 2 8 (例如，電容耦接至記 憶體胞元12的Ρ-本體區122)的負電壓電位可爲-2.0V。在 保持操作期間，可將Ν +源極區120與Ρ-本體區122的第一部 分之間的接面以及Ρ +汲極區124與Ρ-本體區122的第二部分 之間的接面反向偏壓以便保留記憶體胞元12中所儲存的資 料狀態（例如，邏輯高位準（二進制「1」資料狀態）或 邏輯低位準（二進制「0」資料狀態））。 可將控制信號配置成對一或更多個選定的記憶體胞元 1 2實施一或更多寫入邏輯低位準（例如，二進制「〇」資 料狀態）操作。在範例性實施例中，可對一或更多選定列 的記憶體胞元1 2實施寫入邏輯低位準（例如，二進制「〇 」資料狀態）操作，藉此該一或更多選定列的記憶體胞元 1 2中的所有記億體胞元1 2被寫入至邏輯低位準（例如，二 進制「0」資料狀態）。此後，將該一或更多選定列的記 憶體胞元I2中的選定記憶體胞元12選擇性地寫入至邏輯高 位準（例如，二進制「1」資料狀態）。 例如，可對一或更多個選定的記憶體胞元12實施寫入 邏輯低位準（例如，二進制「〇」資料狀態）操作以便耗 盡該一或更多個選定的記憶體胞元12之Ρ -本體區122中可 能已經累積/儲存的電荷載子。可將各種電壓電位施加至 記憶體胞元1 2的各種區。在範例性實施例中，可將施加至 Ν +源極區120的電壓電位耦接至電氣接地（Vss)。可將施 加至字線（WL ) 28 (其可被電容耦接至P-本體區122的第 201214431 一部分）的電壓電位從該保持操作期間所施加的電壓電位 提高。可將施加至P +汲極區124的電壓電位以及施加至位 元線（CN) 30而至P-本體區122的第二部分之電壓電位從 該保持操作期間所施加的電壓電位提高。在範例性實施例 中，可將施加至字線（WL ) 28 (其可被電容耦接至P-本 體區122的第一部分）的電壓電位從-2.0V提高至0.5V。可 將施加至P +汲極區124的電壓電位以及施加至位元線（CN )30而至P-本體區122的第二部分之電壓電位從0V提高至 1.4V。 在此種偏壓下，可將N +源極區120與P-本體區122的第 一部分之間的接面以及P-本體區122的第一部分與P-本體 區122的第二部分之間的接面正向偏壓。可將P-本體區122 的第二部分與P +汲極區124之間的接面反向偏壓。P-本體 區122的第一部分中可能已經累積/儲存之多數電荷載子（ 例如，電洞）可流動至P-本體區122的第二部分且降低在 P-本體區122的第二部分與P +汲極區124間的接面之電壓電 位阻障。並且，P-本體區122的第一部分中可能已經累積/ 儲存之多數電荷載子（例如，電洞）可流動至N +源極區 120。因此，可經由P-本體區122的第二部分及/或N +源極 區120將P-本體區122的第一部分中可能已經累積/儲存之多 數電荷載子（例如，電洞）耗盡。藉由移除P -本體區122 的第一部分中可能已經累積/儲存之多數電荷載子，可將 邏輯低位準（例如，二進制「〇」資料狀態）寫入至記憶 體胞元12。 -59- 201214431 實施寫入邏輯低位準（例如，二進制「ο」資料狀態 )操作以後，可將控制信號配置成寫入邏輯高位準（例如 ，二進制「1」資料狀態）至記憶體胞元20的一或更多選 定列之一或更多個選定的記憶體胞元1 2。在範例性實施例 中，寫入邏輯高位準（例如，二進制「1」資料狀態）操 作可具有被配置成引起多數電荷載子累積/儲存於P-本體區 122中的控制信號。 在範例性實施例中，可經由源極線（EN ) 3 2將被施加 至記憶體胞元12之N +源極區120的電壓電位耦接至電氣接 地（V s s )。可將施加至字線（W L ) 2 8 (其可被電容耦接 至P_本體區122的第一部分）的電壓電位以及施加至P +汲 極區124的電壓電位維持在與寫入邏輯低位準（例如，二 進制「〇」資料狀態）操作期間所施加的電壓電位相同。 例如，可將施加至字線（WL ) 28 (其可被電容耦接至Ρ-本體區122的第一部分）之電壓電位維持在0.5V。可將經 由載子注入線（ΕΡ) 34施加至Ρ +汲極區124的電壓電位維 持在1.4V。可將施加至位元線（CN) 30而至Ρ-本體區122 的第二部分之電壓電位從寫入邏輯低位準（例如，二進制 ^ 〇」資料狀態）操作期間所施加的電壓電位降低。在範 例性實施例中，可將施加至位元線（CN) 3 0而至Ρ-本體區 122的第二部分之電壓電位從1.4V降低至0V。 在此種偏壓下，Ν +源極區120與Ρ-本體區122的第一部 分之間的接面、Ρ-本體區122的第一部分與Ρ_本體區122的 第二部分之間的接面、及Ρ-本體區122的第二部分與Ρ +汲 -60- ⑧ 201214431 極區124之間的接面可變成正向偏壓。例如，在P-本體區 122的第一部分的多數電荷載子（例如，電洞）可流動朝 向P-本體區122的第二部分。例如，多數電荷載子（例如 ，電洞）可流動經過P +汲極區124與P -本體區122的第二部 分之間的該正向偏壓接面朝向P-本體區122的第一部分》 隨後，可將施加至字線（WL) 28 (其可被電容耦接至P-本體區122的第一部分）的電壓電位從〇.5V降低至-2.0V。 因此，可經由P +汲極區1 24及P-本體區1 22的第二部分將預 定量的多數電荷載子（例如，電洞）累積/儲存於P -本體區 122的第一部分中。P-本體區122的第一部分中所累積/儲存 之預定量的電荷載子可表示的是，邏輯高位準（例如，二 進制「1」資料狀態）可被寫入記憶體胞元丨2中。 在範例性實施例中，可將控制信號配置成實施記憶體 胞元陣列20的一或更多選定列之一或更多個選定的記憶體 胞元1 2中所儲存之資料狀態（例如，邏輯低位準（二進制 「〇」資料狀態）及/或邏輯高位準（二進制r 1」資料狀 態））的讀取操作。也可將控制信號配置成實施記憶體胞 兀陣列20的一或更多選定列之—或更多個選定的記憶體胞 元1 2中所儲存之資料狀態（例如，邏輯低位準（二進制「 〇 j資料狀態）及/或邏輯高位準（二進制「1」資料狀態 ))的再新操作。在範例性實施例中，可將控制信號配置 成同時實施讀取操作及再新操作。 可將控制信號配置成預定的電壓電位以實施讀取操作 (經由位元線（CN ) 3 〇 )及/或再新操作。在範例性實施 "61 - 201214431 例中，可經由源極線（ΕΝ) 32將N +源極區120耦接至電氣 接地（Vss )。可將施加至字線（WL ) 28 (其可被電容耦 接至P-本體區122的第一部分）的電壓電位、施加至P+汲 極區124的電壓電位、及施加至位元線（CN) 30而至P -本 體區122的第二部分之電壓電位從該保持操作期間所施加 的電壓電位提高。在範例性實施例中，可將施加至字線（ WL) 28 (其可被電容耦接至P-本體區122的第一部分）的 電壓電位提高至-1.0V。可將經由載子注入線（EP ) 34施 加至P +汲極區124的電壓電位提高至1.4V。可將施加至位 元線（CN) 30而至P-本體區122的第二部分之電壓電位提 高至1.4 V。 在此種偏壓下，當邏輯低位準（例如，二進制「0」 資料狀態）被儲存於記憶體胞元12中時，P-本體區122的 第一部分中所累積/儲存之預定量的多數電荷載子（例如 ，電洞）可流動朝向P-本體區122的第二部分。流動至P-本體區122的第二部分之預定量的多數電荷載子（例如， 表示邏輯低位準（例如，二進制「〇」資料狀態））可降 低在P-本體區122的第二部分之電壓電位。並且，流動至 P-本體區122的第二部分之預定量的多數電荷載子可降低 在P-本體區122的第二部分與P +汲極區124間之接面的電壓 電位阻障。然而，P-本體區122的第二部分與P +汲極區124 之間的接面可維持反向偏壓或變成微弱的正向偏壓（例如 ’高於反向偏壓電壓及低於正向偏壓臨限電壓電位）。當 p -本體區122的第二部分與P +汲極區124之間的接面被反向 ⑧ -62- 201214431 偏壓或微弱地正向偏壓時可能產生小量的電壓電位與電流 或沒有電壓電位與電流（例如，相較於參考電壓電位或電 流）。在資料寫入及感測電路3 6中的資料感測放大器可經 由位元線（CN) 30(被耦接至P -本體區122的第二部分） 偵測到該小量的電壓電位或電流（例如，相較於參考電壓 電位或電流）或沒有電壓電位或電流。 在另一範例性實施例中，當邏輯高位準（例如，二進 制「1 j資料狀態）被儲存於記憶體胞元12中時，P-本體 區122的第一部分中所累積/儲存之預定量的多數電荷載子 (例如’其可表示邏輯高位準（例如，二進制「1」資料 狀態））可流動朝向P -本體區122的第二部分》流動至P-本體區122的第二部分之預定量的多數電荷載子可降低在 P -本體區122的第二部分之電壓電位。流動至P -本體區122 的第二部分之預定量的多數載子可降低在P-本體區122的 第二部分與P +汲極區124間之接面的電壓電位阻障。可將 P-本體區122的第二部分與P +汲極區124之間的接面正向偏 壓（例如，高於正向偏壓臨限電壓電位）。當P-本體區 122的第二部分與P +汲極區124之間的接面被正向偏壓時可 能產生預定量的電壓電位及/或電流。在資料寫入及感測 電路36中的資料感測放大器可經由位元線（CN) 30及解耦 電阻器40 (被耦接至P-本體區122的第二部分）偵測到在 該P-本體區122的第二部分之該產生的電壓電位或電流（ 例如，相較於參考電壓電位或電流）。 與讀取操作同時地，可將控制信號配置成實施再新操 -63- 201214431 作。再新操作可再新記憶體胞元丨2中所儲存的資料狀態（ 例如，邏輯低位準（例如，二進制「〇」資料狀態）或邏 輯高位準（例如，二進制「1」資料狀態））。在範例性 實施例中’當邏輯低位準被儲存於記憶體胞元U中時且在 讀取操作期間的偏壓下’可將P-本體區122的第—部分與 N +源極區120之間的接面正向偏壓。p_本體區122的第一部 分中所累積/儲存之預定量的剩餘多數電荷載子（例如， 電洞）可經由N +源極區120從該p_本體區I〗】的第—部分耗 盡。並且’如以上所討論’ P -本體區122的第一部分中所 累積/儲存之預定量的多數電荷載子（例如，電洞）可從 該P-本體區122的第一部分流動至本體區122的第二部分 且因此降低在該P-本體區122的第二部分之電壓電位。因 此’ P -本體區122的第一部分中所累積/儲存之多數電荷載 子（例如’電洞）可從該P -本體區122的第一部分耗盡且 可將邏輯低位準（例如，二進制「0」資料狀態）再新。 在另一範例性實施例中，當邏輯高位準（例如，二進 制「1 J資料狀態）被儲存於記憶體胞元1 2中時且在讀取 操作期間的偏壓下，可將P-本體區122的第二部分與P +汲 極區124之間的接面正向偏壓。預定量的多數電荷載子（ 例如，電洞）可經由P-本體區122的第二部分從P +汲極區 124流動至該P-本體區122的第一部分。從P +汲極區124之 預定量的多數電荷載子之流動可逐漸降低在P +汲極區124 的電壓電位。也可將在P -本體區122的第二部分之電壓電 位逐漸降低。並且，可將P-本體區122的第一部分與N +源 -64- 201214431 極區120之間的接面正向偏壓且因此預定量的電子可從N + 源極區120流動至P-本體區122的第一部分。電子的流動可 促進多數電荷載子（例如，電洞）流動至P -本體區122的 第一部分。可將施加至字線（WL) 28 (例如，其可被電 容耦接至P-本體區122的第一部分）的電壓電位從-1.0V降 低至-2.0 V且因此可將預定量的多數電荷載子累積/儲存於 該P-本體區122的第一部分中。因此，可將P-本體區122的 第一部分中所累積/儲存之預定量的多數電荷載子（例如 ，電洞）恢復至該P-本體區122的第一部分且可將邏輯低 位準（例如，二進制「〇」資料狀態）再新。 在這一點上應注意到的是，提供依據以上所述之本揭 示的用以再新半導體記憶體裝置之技術可能在某程度上包 含輸入資料的處理以及輸出資料的產生。此輸入資料處理 及輸出資料產生可用硬體或軟體加以實施。例如，可將特 定電子組件使用於半導體記憶體裝置或類似或相關電路以 供實施與提供依據以上所述之本揭示的用以再新半導體記 憶體裝置之技術關聯的功能。替代地，依據指令操作的一 或更多個處理器可實施與提供依據以上所述之本揭示的用 以再新半導體記憶體裝置之技術關聯的功能。如果是這種 情況，在本揭示之範圍內的是，此種指令可被儲存於一或 更多處理器可讀取媒體（例如，磁碟或其他儲存媒體）上 、或經由一或更多載波中所包含的一或更多信號被傳輸至 一或更多個處理器》 本揭示在範圍上不限於本文中所描述的特定實施例。 -65- 201214431 的確，本揭示的其他各種實施例及對本揭示的修改（除了 本文中所描述者以外）從前述說明及隨附圖式將對熟習本 技藝之人士而言顯而易見。因此，此種其他實施例及修改 意圖落在本揭示的範圍內。進一步而言，儘管本揭示已經 在特定實施方式的上下文中於特定環境中針對特定目地加 以描述於本文中，熟習本技藝之人士將認知的是，其用處 不限於此且可將本揭示可針對任何數量之目的而有益地實 施於任何數量的環境中。因此，以下所陳述的申請專利範 圍應鑑於本文中所描述的本揭示之充分廣度及精神來加以 詮釋。 【圖式簡單說明】 爲了促進進一步理解本揭示，現在參照隨附的圖式， 其中相似的元件參照相似的數字。不應將這些圖式詮釋成 限制本揭示，但意圖僅爲範例性。 第1圖顯示了依據本揭示的實施例之包括記憶體胞元 陣列 '資料寫入及感測電路、及記憶體胞元選擇及控制電 路的半導體記憶體裝置之方塊圖。 第2圖顯示了依據本揭示的實施例之記憶體胞元陣列 的記億體胞元之剖面圖。 第3圖顯示了依據本揭示的替代實施例之記憶體胞元 陣列的記憶體胞元之剖面圖。 第4圖顯示了依據本揭示的實施例之記億體胞元陣列 的記憶體胞元之示意圖。 ⑧ -66- 201214431 第5圖顯示了依據本揭示實施例的如第4圖中所示具有 複數個記憶體胞元之記憶體胞元陣列的至少一部分之示意 圖。 第6圖顯示了依據本揭示實施例的用以對如第5圖中所 示之記憶體胞元實施各種操作的控制信號電壓波形。 第7圖顯示了依據本揭示的替代實施例之記憶體胞元 陣列的記億體胞元之示意圖》 第8圖顯示了依據本揭示替代實施例的如第7圖中所示 具有複數個ιΞ憶體胞兀之記憶體胞元陣列的至少一部分之 示意圖。 第9圖顯示了依據本揭示實施例的用以對如第8圖中所 示之記憶體胞元實施各種操作的控制信號電壓波形。 第1〇圖顯示了依據本揭示的替代實施例之記億體胞元 陣列的記憶體胞元之示意圖。 第11圖顯不了依據本揭示替代實施例的如第1〇圖中所 示具有複數個記憶體胞元之記憶體胞元陣列的至少一部分 之不意圖。 第12圖顯示了依據本揭示替代實施例的用以對如第η 圖中所示之記憶體胞元實施各種操作的控制信號電壓波形 〇 第1 3圖顯示了依據本揭示的替代實施例之記億體胞元 陣列的記憶體胞元之示意圖。 第I4圖顯示了依據本揭示替代實施例的如第13圖中所 示具有複數個記憶體胞元之記憶體胞元陣列的至少—部分 -67- 201214431 之示意圖。 第15圖顯示了依據本揭示實施例的用以對如第14圖中 所示之記憶體胞元實施各種操作的控制信號電壓波形。 【主要元件符號說明】 1 〇 :半導體記憶體裝置 1 2 :記憶體胞元 14a :第一雙極電晶體 14b :第二雙極電晶體 20 :記憶體胞元陣列 2 8 :字線 2 8 a :第一字線 2 8 b :第二字線 3 0 :位元線 3 2 :源極線 34 :載子注入線 3 6 :資料寫入及感測電路 3 8 :記憶體胞元選擇及控制電路 40 :解耦電阻器 1 2 0 : N +源極區 1 22 : P-本體區 1 2 4 : P +汲極區 130 : P-基板 402、1002:恆定電源 -68

Claims (1)

1. 201214431 七、申請專利範圍： 1.一種半導體記憶體裝置，包含： 以列及行的陣列所配置之複數個記憶體胞元，各個記 憶體胞元包含： 第一區，耦接至源極線； 第二區，耦接至載子注入線； 本體區，電容耦接至至少一個字線且設置於該第 一區與該第二區之間；及 解耦電阻器，耦接至該本體區的至少一部分。 2 .如申請專利範圍第1項之半導體記憶體裝置，其中 該第一區爲N摻雜區且該第二區爲P摻雜區。 3 .如申請專利範圍第1項之半導體記憶體裝置，其中 該本體區爲未摻雜區。 4. 如申請專利範圍第1項之半導體記億體裝置，其中 該本體區包含第一部分及第二部分。 5. 如申請專利範圍第4項之半導體記憶體裝置，其中 該本體區的第一部分及該本體區的第二部分爲該本體區的 不同部分。 6. 如申請專利範圍第4項之半導體記億體裝置，其中 該解耦電阻器係耦接至該本體區的第二部分。 7. 如申請專利範圍第6項之半導體記憶體裝置，其中 該解耦電阻器係經由位元線耦接至該本體區的第二部分。 8 .如申請專利範圍第1項之半導體記憶體裝置，其中 複數個字線係電容耦接至該本體區。 -69- 201214431 9. 如申請專利範圍第8項之半導體記憶體裝置，其中 該複數個字線係電容耦接至該本體區的複數個側部分。 10. 如申請專利範圍第8項之半導體記憶體裝置，其中 該複數個字線的各者係電容耦接至在該本體區之共同側上 的不同部分。 1 1 .如申請專利範圍第8項之半導體記憶體裝置，其中 該複數個字線的該各者係電容耦接至該本體區的相對側部 分。 1 2 _如申請專利範圍第8項之半導體記憶體裝置，其中 該複數個字線包含第一字線及第二字線。 1 3 ·如申請專利範圍第1 2項之半導體記億體裝置，其 中該第一字線係電容耦接至該本體區的第一部分且該第二 字線係電容耦接至該本體區的第二部分。 14. 如申請專利範圍第1項之半導體記億體裝置，其中 該解耦電阻器具有造成流動經過該解耦電阻器的電流介於 表示邏輯低位準的電流與表示邏輯高位準的電流之間的電 阻。 15. —種偏壓半導體記億體裝置的方法，包含下列步 SSI · 驟· 施加複數個電壓電位至以列及行的陣列所配置之複數 個記憶體胞元，其中施加該複數個電壓電位至該複數個記 憶體胞元包含： 經由該陣列的各別源極線施加第一電壓電位至第 —區； ⑧ -70- 201214431 經由該陣列的各別載子注入線施加第二電壓電位 至第二區； 經由該陣列之被電容耦接至該本體區的至少一個 各別字線施加第三電壓電位至本體區的第一部分：及 經由該陣列的各別位元線及解耦電阻器施加第四 電壓電位至該本體區的第二部分。 1 6 ·如申請專利範圍第1 5項之方法，其中該各別源極 線係耦接至電氣接地。 1 7 ·如申請專利範圍第1 6項之方法，其中施加至該本 體區的第二部分之該第四電壓電位爲恆定電壓電位。 1 8 .如申請專利範圍第1 7項之方法，進一步包含增加 在保持操作期間施加至該至少一個各別字線的該第三電壓 電位以便實施寫入邏輯低位準操作。 19.如申請專利範圍第17項之方法，進一步包含維持 在保持操作期間施加至該各別載子注入線的該第二電壓電 位以便實施寫入邏輯低位準操作。 2 〇 .如申請專利範圍第1 7項之方法，進一步包含增加 在保持操作期間施加至該各別載子注入線的該第二電壓電 位與施加至該至少一個各別字線的該第三電壓電位以便實 施寫入邏輯闻位準操作。 21.如申S靑專利範圍第17項之方法，進一步包含增加 在保持操作期間施加至該各別載子注入線的該第二電壓電 位與施加至該至少一個各別字線的該第三電壓電位以便實 施讀取操作。 -71 - 201214431 22 ·如申請專利範圍第1 6項之方法，其中該解耦電阻 器及該各別位元線係耦接至該各別載子注入線》 23. 如申請專利範圍第22項之方法，進一步包含增加 在保持操作期間施加至該至少一個各別字線的該第三電壓 電位以便實施寫入邏輯低位準操作。 24. 如申請專利範圍第22項之方法，進一步包含維持 在保持操作期間施加至該各別載子注入線的該第二電壓電 位以便實施寫入邏輯低位準操作。 25. 如申請專利範圍第22項之方法，進—步包含增加 在保持操作期間施加至該各別載子注入線的該第二電壓電 位與施加至該至少一個各別字線的該第三電壓電位以便實 施寫入邏輯高位準操作。 26. 如申請專利範圍第22項之方法，進—步包含增加 在保持操作期間施加至該各別載子注入線的該第二電壓電 位與施加至該至少一個各別字線的該第三電壓電位以便實 施讀取操作。 27. 如申請專利範圍第16項之方法，其中施加至該第 二區的該第二電壓電位爲恆定電壓電位。 2 8.如申請專利範圍第2?項之方法，進—步包含增加 在保持操作期間施加至該至少一個各別字線的該第三電壓 電位與施加至該各別位兀線的該第四電壓電位以便實施寫 入邏輯低位準操作。 29.如申請專利範圍第27項之方法，進—步包含維持 在保持操作期間施加至該各別位元線的該第四電壓電位以 ⑧ -72- 201214431 便實施寫入邏輯高位準操作》 3 0.如申請專利範圍第27項之方法，進一步包含增加 在保持操作期間施加至該至少一個各別位元線的該第三電 壓電位以便實施寫入邏輯高位準操作。 31.如申請專利範圍第27項之方法，進—步包含增加 在保持操作期間施加至該至少一個各別字線的該第三電壓 電位與施加至該各別位元線的該第四電壓電位以便實施讀 取操作。 32·如申請專利範圍第16項之方法，進—步包含增加 在保持操作期間施加至該各別載子注入線的該第二電壓電 位、施加至該至少一個各別字線的該第三電壓電位、及施 加至該各別位元線的該第四電壓電位以便實施寫入邏輯低 位準操作。 33.如申請專利範圍第16項之方法，進一步包含增加 在保持操作期間施加至該各別載子注入線的該第二電壓電 位與施加至該至少一個各別字線的該第三電壓電位以便實 施寫入邏輯高位準操作。 34·如申請專利範圍第16項之方法，進一步包含增加 在保持操作期間施加至該各別載子注入線的該第二電壓電 位與施加至該至少一個各別字線的該第三電壓電位以便實 施寫入邏輯高位準操作。 35.如申請專利範圍第17項之方法，進一步包含增加 在保持操作期間施加至該各別載子注入線的該第二電壓電 位、施加至該至少一個各別字線的該第三電壓電位、及施 加至該各別位元線的該第四電壓電位以便實施讀取操作。 -73-