JP3725169B2 - 塗布膜を有する薄膜デバイスの製造方法 - Google Patents
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Description
【技術分野】
本発明は、薄膜トランジスタ(以下TFTと略す)などの薄膜積層構造を含む薄膜デバイス及びその製造方法に関し、特に初期の設備投資が少なく、低コストで製造可能な薄膜デバイス及びその製造方法に関する。本発明はさらに、その薄膜デバイスを用いた液晶パネル及び電子機器に関する。
【0002】
【背景技術】
近年、この種の薄膜デバイスを用いた液晶表示装置はノート型パソコン、車載用のナビゲーションシステム、ビデオカメラ、各種の携帯情報機器などに使用され、応用分野と生産数量が急速に拡大している。これは、液晶表示装置の価格低下と、画面サイズの拡大、解像度向上、低消費電力化などの性能の向上に依っている。しかし、さらなる市場の拡大、応用分野の拡大のためには、より一層のコスト低減が求められている。
【0003】
液晶表示装置の主流は、TFTを画素用スイッチング素子とするアクティブマトリクス型液晶表示装置である。この液晶表示装置はTFTとそれに接続される画素電極がマトリクス状に形成されるTFT基板と、共通電極が形成される対向基板の間に液晶が封入されて構成される。図17にTFT基板60の主要部を示す。図17において、列方向に配線される複数のソース線またはデータ信号線S1、S2、・・・Snと、行方向に配線される複数のゲート線または走査信号線G1、G2、・・・Gmの各交点付近の画素位置に、TFT61が形成される。このTFT61のソース電極はソース線に接続され、ドレイン電極は画素電極62に接続される。ソース線から供給されるデータ信号は、ゲート線から供給される走査タイミング信号に基づいて、TFT61を介して画素電極62に印加される。液晶は、画素電極62と共通電極(図示せず)間の電界によりその状態が変化して、表示駆動される。
【0004】
液晶表示装置は、TFT基板60と対向基板間への液晶封入などのパネル組立、ソース線やゲート線を駆動する駆動回路の実装などにより構成されるが、そのコストはTFT基板60のコストに大きく依存している。そしてTFT基板60のコストはTFTの製造方法に依存する。駆動回路の一部は、その能動素子をTFTにより構成することで、TFT基板60上に形成されることもあるが、この場合には特に、液晶表示装置のコストの中に占めるTFT基板のコストの割合が高くなる。
【0005】
ここでTFTは、絶縁層、導電層、ソース、ドレイン及びチャネル領域を有するシリコン半導体層を少なくとも有する複数の薄膜から成る薄膜積層構造を有する。TFTのコストは、この薄膜積層構造の製造コストの大きく依存している。
【0006】
この薄膜積層構造のうちの絶縁層の形成には、一般にNPCVD(Nomal Pressure Chemical Vapor Deposition)では膜厚の均一性が低いために、LP(Low Pressure)CVDやPE(Plasma Enhanced)CVDが用いられる。金属層で代表される導電層は、スパッタにより形成される。シリコン半導体層を形成するためのシリコン膜も、PECVDやLPCVDにて形成される。さらに、このシリコン膜に対して、イオン打ち込み法やイオンドーピング法により不純物を導入する方法が用いられていた。あるいは、ソース・ドレイン領域となる高濃度不純物領域は、CVD装置により、不純物ドープのシリコン膜で形成する方法が採用されていた。
【0007】
上述の各種成膜に用いられるCVD装置、スパッタ装置などはいずれも真空下にて処理する真空処理装置であり、大規模な真空排気設備を必要として初期投資コストが増大している。さらに、真空処理装置では、真空排気、基板加熱、成膜、ベントの順に基板が搬送されることにより、成膜などの処理がなされる。このため基板雰囲気を大気−真空に置換する必要があり、スループットにも限界がある。
【0008】
また、イオン打ち込み装置やイオンドーピング装置も基本的に真空処理装置であり上記と同じ問題が生ずる。さらにこのイオン打ち込み装置やイオンドーピング装置では、プラズマの生成、イオンの引き出し、イオンの質量分析(イオン打ち込み装置の場合)、イオンの加速、イオンの集束、イオンの走査など極めて複雑な機構が必要であり、初期投資がかなり高価となる。
【0009】
このように、薄膜積層構造を製造するための薄膜形成技術やその加工技術は、基本的にはLSIの製造技術と同様である。従って、TFT基板のコスト低減の主要な手段は、TFTを形成する基板サイズの大型化、薄膜形成とその加工工程の効率向上及び歩留まり向上である。
【0010】
しかし、コスト低減と大型の液晶表示装置の製造とを目的とした基板サイズの大型化は、真空処理装置内での基板の高速搬送の障害になるだけでなく、成膜工程の熱ストレスによって基板が割れ易くなるなどの問題があり、成膜装置のスループット向上は極めて困難である。また、基板サイズの大型化は、同時に成膜装置の大型化を強いることになる。この結果、真空排気される容積の増大に起因した成膜装置の価格アップにより、初期投資のさらなる増大を招くことになり、結局大幅なコスト低減が困難となる。
【0011】
尚、TFTの歩留まり向上はコスト低減の有力な手段であるが、既に極限に近い歩留まりが達成されており、大幅な歩留まり向上は数字的にも困難な状況になっている。
【0012】
また、各種層のパターニングのために、フォトリソグラフィ工程が実施されている。このフォトリソグラフィ工程では、レジスト膜の塗布工程、露光工程、現像工程が必要となる。さらにその後にエッチング工程、レジスト除去工程が必要であり、パターニングのための工程が薄膜形成方法の工程数を増大する要因ともなっている。これが薄膜デバイスの製造コストアップの原因ともなっている。
【0013】
このフォトリソグラフィ工程の中のレジスト塗布工程についても、基板上に滴下されたレジスト液のうち、スピン塗布後にレジスト膜として残存するのは1%に満たない量であり、レジスト液の使用効率が悪化しているという問題がある。
【0014】
また、露光工程に用いられる大型の露光装置にかわる低コストな方法として、印刷法などが提案されているが、加工精度などの問題があり実用には至っていない。
【0015】
前述のように、現在の液晶表示装置は市場から大幅な価格低減を要求されていながら、TFT基板の大幅なコスト低減が困難な状況にある。
【0016】
本発明の目的は、液晶表示基板等に用いられる薄膜積層構造の一部または全部の薄膜を、真空処理装置を用いずに成膜して、初期投資コスト及びランニングコストの低減と共にスループットを高めて、もっと製造コストを大幅に低減することができる薄膜デバイスの製造方法を提供することにある。
【0017】
本発明のさらに他の目的は、塗布膜により薄膜を形成する際の塗布液の消費量を低減して、コストダウンを図ることのできる薄膜デバイスの製造方法を提供することにある。
【0018】
本発明のさらに他の目的は、フォトリソグラフィ工程を用いずに形成膜のパターニングを可能とし、もってコストダウンを図ることができる薄膜デバイスの製造方法を提供することにある。
【0019】
【発明の開示】
本発明に係るシリコン薄膜を含む薄膜デバイスの製造方法は、微粒子化装置により微粒子化された粒径が0.01〜10μmのシリコン粒子と溶媒とを含む液体材料を、インクジェット法により吐出することによりパターン化された塗布膜を形成する第1の工程と、前記塗布膜を熱処理して、シリコン同士の反応により結晶化されたシリコン薄膜を形成する第2の工程と、前記シリコン薄膜をレーザアニールまたはランプアニールにより熱処理して、前記シリコン薄膜の結晶性を向上させる第3の工程と、を含むことを特徴とする。
【0020】
シリコン塗布膜中に不純物を拡散させる方法として、イオン注入方法を採用することができる。他の方法として、前記シリコン薄膜上に不純物含有絶縁層を塗布形成する第4の工程と、前記第4の工程の後、熱処理を行って前記不純物含有絶縁層に含まれる不純物を前記シリコン薄膜中に拡散させる第5の工程とを含むことができる。
【0021】
本発明の薄膜デバイスの製造方法では、ゲート絶縁層と、ゲート電極と、チャネル領域と、ドレイン領域と、ソース領域と、を備えたトランジスタを製造する工程を含み、前記シリコン薄膜を前記ドレイン領域および前記ソース領域として機能させることができる。
【0022】
従来、ソース・ドレイン領域となる高濃度不純物領域はCVD装置により不純物ドープのシリコン膜で形成する方法や、イオン打ち込み法やイオンドーピング法により不純物を導入する方法が用いられていたが、本発明では液体を塗布し焼成することにより不純物を含有する薄膜を形成し、該薄膜をランプアニールやレーザアニールなどの高温短時間の熱処理をして高濃度不純物領域を形成することによりソース・ドレイン領域を形成する。イオン打ち込み装置やイオンドーピング装置は基本的に真空装置であると同時にプラズマの生成、イオンの引き出し、イオンの質量分析(イオン打ち込み装置の場合)、イオンの加速、イオンの集束、イオンの走査など極めて複雑な機構が必要であり、不純物を含有する薄膜を塗布して熱処理をする装置に比較して装置価格の差は歴然としている。
【0023】
【発明を実施するための最良の形態】
以下本発明を図面に基づいて詳しく説明する。
【0024】
第1実施例
(薄膜デバイス構造の説明)
TFTを含む薄膜デバイスの2つの基本的構造例を、図3及び図4にそれぞれ示す。
【0025】
図3はコプレナ型の多結晶シリコンを用いたTFTの断面図である。ガラス基板10上に下地絶縁膜12が形成され、その上に多結晶シリコンTFTが形成されている。図3において、多結晶シリコン層14は不純物が高濃度にドープされたソース領域14S及びドレイン領域14Dと、それらの間のチャネル領域14Cで構成される。
この多結晶シリコン層14の上にゲート絶縁膜16、さらにその上にゲート電極18及びゲート線(図示せず)が形成される。層間絶縁膜20及びその下のゲート絶縁膜16に形成された開口部を介して、透明導電膜からなる画素電極22がドレイン領域14Dに接続され、ソース線24がソース領域14Sに接続される。最上層の保護膜26は省略されることもある。尚、下地絶縁膜12はガラス基板10からの汚染を防ぎ、多結晶シリコン膜14が形成される表面状態を整えることを目的としているが、省略されることもある。
【0026】
図4は、逆スタガ型の非晶質シリコンTFTの断面図である。ガラス基板30上に下地絶縁膜32が形成され、その上に非晶質シリコンTFTが形成される。尚、下地絶縁膜32は省略されることが多い。図4において、ゲート電極34及びそれに接続されたゲート線の下に、1層または多層のゲート絶縁膜36が形成される。ゲート電極34の上には、非晶質シリコンのチャネル領域38Cが形成され、さらに、非晶質シリコン中に不純物が拡散されることでソース・ドレイン領域38S,38Dが形成されている。また、画素電極40は、金属配線層42を介して、ドレイン領域38Dと電気的に接続され、ソース線44はソース領域38Sと電気的に接続される。なお、金属配線層42とソース線44とは同時に形成される。
【0027】
尚、チャネル領域38C上に形成されたチャネル保護膜46は、ソース・ドレイン領域膜38S及び38Dをエッチングする際にチャネル領域38Cを保護する膜であり、省略されることもある。
【0028】
図3及び図4は、基本的なTFTは構造を示すものであり、これらのバリエーションは非常に多岐にわたっている。例えば、図3のコプレナ型のTFTにおいては、開口率を上げるために画素電極22とソース線24の間に第2の層間絶縁膜を設けて、画素電極22とソース線24の間隔を狭める構造とすることができる。あるいは、ゲート電極18に接続される図示しないゲート線やソース線24の配線抵抗の低減や配線の冗長化を目的として、該ゲート線、ソース線を多層膜とすることができる。さらには、TFT素子の上または下に、遮光層を形成することもできる。図4の逆スタガ型のTFTにおいても、開口率向上、配線抵抗の低減、欠陥低減を目的とした配線や絶縁膜の多層化などを行うことができる。
【0029】
これらの改良構造はいずれも、図3または図4の基本構造に対して、TFTを構成する薄膜の積層数が増える場合がほとんどである。
【0030】
下記の実施例では、図3,図4で示した薄膜積層構造を構成する各種薄膜を、真空処理装置の不要な塗布膜にて形成する場合について説明する。
【0031】
(塗布絶縁膜の形成方法)
図1は、液体を塗布し熱処理することにより薄膜例えば絶縁膜を形成する塗布型絶縁膜形成装置を示す。塗布された後に熱処理されることで絶縁膜となる液体として、ポリシラザン(Si−N結合を有する高分子の総称である)を挙げることができる。ポリシラザンのひとつは、[SiH2NH]n(nは正の整数)であり、ポリペルヒドロシラザンと言われる。この製品は、東燃(株)より[東燃ポリシラザン]の製品名で市販されている。なお、[SiH2NH]n中のHがアルキル基(例えばメチル基、エチル基など)で置換されると、有機ポリシラザンとなり、無機ポリシラザンとは区別されることがある。本実施例では無機ポリシラザンを使用することが好ましい。
【0032】
このポリシラザンをキシレンなどの液体に混合して、基板上に例えばスピン塗布する。この塗布膜は、水蒸気または酸素を含む雰囲気で熱処理することにより、SiO2に転化する。
【0033】
比較例として、塗布された後に熱処理することで絶縁膜となるSOG(Spin-On-Glass)膜を挙げることができる。このSOG膜は、シロキサン結合を基本構造とするポリマーで、アルキル基を有する有機SOGとアルキル基を持たない無機SOGがあり、アルコールなどが溶媒として使用される。SOG膜は平坦化を目的としてLSIの層間絶縁膜に使用されている。有機SOG膜は酸素プラズマ処理に対してエッチングされ易く、無機SOG膜は数千Åの膜厚でもクラックが発生し易すいなどの問題があり、単層で層間絶縁膜などに使用されることは殆どなく、CVD絶縁膜の上層の平坦化層として利用される。
【0034】
この点、ポリシラザンはクラック耐性が高く、また耐酸素プラズマ性があり、単層でもある程度厚い絶縁膜として使用可能である。従って、ここではポリシラザンを使用する場合について説明する。
【0035】
なお本発明は、薄膜積層構造の少なくとも1層好ましくは複数層を、シロキサン結合を基本構造とするSOG膜以外の塗布膜にて形成するものであり、この条件を満足する限りにおいて、SOG膜を付加的に使用するものであっても良い。
【0036】
図1において、ローダ101は、カセットに収納されている複数枚のガラス基板を一枚づつ取り出し、スピンコータ102にガラス基板を搬送する。スピンコータ102では、図12に示すように、ステージ130上に基板132が真空吸着され、ディスペンサ134のノズル136からポリシラザン138が基板132上に滴下される。滴下されたポリシラザン138は基板中央部に図12のように広がる。ポリシラザンとキシレンの混合液はキャニスター缶と呼ばれる容器に入れられおり、図1,図12に示す液体保管部105に保管される。ポリシラザンとキシレンの混合液は、液体保管部105から供給管140を介してディスペンサ134に供給され、基板上に塗布される。さらに、ステージ130の回転により、図13に示すように、ポリシラザン138がガラス基板132の全面に引き延ばされて塗布される。このとき、大部分のキシレンは蒸発する。ステージ130の回転数や回転時間は、図1に示す制御部106で制御され、数秒間で1000rpmまで回転数が上昇し、1000rpmで20秒程度保持され、さらに数秒後に停止する。この塗布条件にて、ポリシラザンの塗布膜の膜厚は約7000Åとなる。
【0037】
次に、ガラス基板は熱処理部103に搬送され、水蒸気雰囲気で温度100−350℃、10−60分間熱処理され、SiO2に変成される。この熱処理は、温度制御部107で制御される。熱処理部103は、塗布型絶縁膜形成装置の処理能力を高くするため、前記スピンコータ102のタクトタイムと熱処理時間が整合するように、熱処理部103の長さや該炉内の基板収容枚数が設定される。ポリシラザンが混合される液体には例えばキシレンが用いられ、また変成時に水素やアンモニアなどが発生するため、少なくともスピンコータ102と熱処理部103には排気設備108が必要である。熱処理され絶縁膜が形成されたガラス基板はアンローダ104でカセットに収納される。
【0038】
図1に示す本発明の塗布型絶縁膜形成装置は、従来のCVD装置に比較して、装置構成が著しく簡単であり、従って装置価格が格段に安くなる。しかもCVD装置に比較してスループットが高く、メンテナンスが簡単であり装置の稼働率が高いなどの特徴がある。この特徴により液晶表示装置のコストを大幅に低減することができる。
【0039】
図1に示す塗布型絶縁膜形成装置では、図3に示す下地絶縁膜12、ゲート絶縁膜16、層間絶縁膜20、保護膜26の全ての絶縁膜を成膜することができる。また、画素電極22とソース配線24の間に絶縁膜を追加形成する場合に、その追加の絶縁膜を図1の装置を利用して塗布膜にて形成することで、絶縁膜表面を平坦化する効果もあり、特に有効である。尚、下地絶縁膜12や保護膜26は省略されることもある。
【0040】
ここで、ゲート絶縁膜16はTFTの電気的特性を左右する重要な絶縁膜であり、膜厚、膜質と同時にシリコン膜との界面特性も制御されなければならない。
【0041】
このためには、ゲート絶縁膜16の塗布形成前のシリコン膜14の表面状態を清浄にすることの他に、図2に示す塗布型絶縁膜形成装置を使用することが好ましい。図2に示す装置は、図1に示す装置の熱処理部103と同じ機能の第1の熱処理部103Aと、アンローダ104との間に、第2の熱処理部103Bを設けている。この第2の熱処理部103Bでは、第1の熱処理部103Aでの上述した熱処理の後に、第1の熱処理部103Aでの熱処理温度より高い400−500℃にて30−60分の熱処理を行うか、あるいはランプアニール、レーザアニールなどの高温短時間の熱処理を行うのが望ましい。
【0042】
これにより、ゲート絶縁膜16などの絶縁膜は、図1の熱処理部103での熱処理のみの場合と比較して、より緻密化され、膜質及び界面特性が改善される。
【0043】
なお、界面特性に関して言えば、塗布絶縁膜に比べて真空雰囲気で形成されるCVD膜の方が制御し易いため、高性能なTFTが要求される場合には、TFTを構成する絶縁膜のうちゲート絶縁膜はCVD膜で形成し、その他の絶縁膜を本発明による塗布絶縁膜で形成してもよい。
【0044】
図4のTFT構造においては、下地絶縁膜32、ゲート絶縁膜36、チャネル保護膜46に本発明の塗布絶縁膜を使用できる。
【0045】
(塗布シリコン膜の形成方法)
図1または図2に示す塗布液保管部105内に保管される塗布液として、シリコン粒子を含む液体を用意することで、図1または図2の装置と同じ装置を利用して、塗布シリコン膜を形成することができる。
【0046】
塗布液に含有されるシリコン粒子の粒径は、例えば0.01〜10μmのものを使用することができる。このシリコン粒子の粒径は、塗布されるシリコン膜の膜厚に応じて選択される。本発明者等が入手したシリコン粒子の粒径は、1μm程度のものが10%、10μm以下のものが95%を占めた。この粒径のシリコン粒子を、微粒子化装置によりさらに微粒子化することで、所望の粒径のシリコン粒子を得ることができる。
【0047】
所定範囲の粒径を持つシリコン粒子は例えばアルコール等の液体に混ぜられた懸濁液とされ、塗布液保管部105に保管される。そして、ローダ105よりスピンコータ106に搬入された基板上に、シリコン粒子とアルコールとの懸濁液を吐出する。そして、塗布絶縁膜の形成と同様な塗布条件にてステージ130を回転させて、シリコン粒子の塗布膜を基板上にて引き延ばし、このとき大部分のアルコールが蒸発される。
【0048】
次に、熱処理部103または第1の熱処理部103Aにて、塗布絶縁膜形成の場合と同様な熱処理条件にて基板を熱処理する。このとき、シリコン同士の反応により結晶化されたシリコン膜が基板に形成される。
【0049】
図2の装置を用いた場合には、さらに第2の熱処理部103Bにて、その基板を第1の熱処理部103Aでの熱処理温度より高い温度で熱処理する。この熱処理は、レーザアニールまたはランプアニールにより短時間で行うことが好ましい。
【0050】
この第2の熱処理部103Bにて再度熱処理することで、第1の熱処理部103Aのみで熱処理されたものと比較して、シリコン膜の結晶性、緻密性及び他の膜との密着性が向上する。
【0051】
図5、図6は、塗布シリコン膜及び塗布絶縁膜を連続して形成する成膜装置の構成図である。
【0052】
図5の成膜装置は、ローダ101、第1のスピンコータ102A、第1の熱処理部103A、第2の熱処理部103B、第2のスピンコータ102B、熱処理部103及びアンローダ104をインライン接続している。第1のスピンコータ102Aには、シリコン粒子とアルコールとの懸濁液を保管する第1の塗布液保管部105Aと第1の制御部106Aとが接続される。第2のスピンコータ部102Bには、ポリシラザンとキシレンとの混合液を保管する第2の塗布液保管部105Bと第2の制御部106Bとが接続される。
【0053】
図5の装置を使用すれば、ロード、アンロードの回数が1回ずつ減るので、スループットがさらに高まる。
【0054】
図6の成膜装置は、図5の成膜装置の第2の熱処理部103Bを、塗布絶縁膜の熱処理部103の後に配置した変形例を示している。この場合は、絶縁膜のキャップ層がついたシリコン膜を、レーザアニール等を実施する第2の熱処理部103Bによって結晶化することになる。絶縁膜はシリコン表面の反射率を下げる効果があるので、レーザエネルギが効率よくシリコン膜に吸収されるという利点がある。また、レーザアニール後のシリコン膜の表面が平滑であることなどの特徴がある。なお、図6中の熱処理部103と第2の熱処理部103Bとを、一つの熱処理部で兼用しても良い。この場合には、この兼用された一つの熱処理部において、塗布絶縁膜の焼成と、その上のシリコン膜の結晶化の熱処理とを、同時に行うことができる。
【0055】
(塗布シリコン膜の他の形成方法)
塗布液を塗布し、その後熱処理することによりシリコン膜を形成する他の塗布型シリコン膜形成装置を図7に示す。CVD法でシリコン膜を形成するときにはモノシラン(SiH4)やジシラン(Si2H6)が用いられるが、本発明ではジシランやトリシラン(Si3H8)などの高次のシランを用いる。シラン類の沸点は、モノシランが−111.9℃、ジシランが−14.5℃、トリシランが52.9℃、テトラシラン(Si4H10)が108.1℃である。モノシランとジシランは常温、常圧で気体であるが、トリシラン以上の高次のシランは液体である。ジシランはマイナス数十℃にすれば液体となり塗布膜として利用することができる。ここでは主にトリシランを使用する場合について説明する。
【0056】
図7において、ローダ201でカセットからガラス基板が1枚づつ取り出されてロードロック室202に搬送され、ロードロック室202は排気装置711により減圧される。所定の圧力に達した後、ガラス基板は前記圧力と同程度の減圧状態となっているスピンコータ203に移動し、トリシランがトリシラン保管部207からディスペンサを介してガラス基板上に塗布される。スピンコート部203では回転数数100乃至2000rpmで数秒から20秒基板が回転しトリシランがスピンコートされる。トリシランがスピンコートされたガラス基板は前記圧力と同程度となっている第1の熱処理部204に直ちに搬送され、300−450℃で数10分熱処理され膜厚が数100Åのシリコン膜が形成される。次に、ガラス基板は前記圧力と同程度となっている第2の熱処理部205に搬送され、レーザアニールやランプアニールなどの高温短時間の熱処理を受ける。これにより、シリコン膜が結晶化される。次に、ガラス基板はロードロック室206に搬送され、窒素ガスにより大気圧に戻された後、アンローダ207に搬送されカセットに収納される。
【0057】
ここで排気装置211は、2つのロードロック室202,206に接続される1台と、スピンコート部203、第1,第2の熱処理部204,205に接続される1台の計2台で構成するのが望ましい。そしてスピンコータ203、第1の熱処理部204及び第2の熱処理部205は、排気装置211により常に排気され、不活性雰囲気の減圧状態(1.0−0.5気圧程度)が保持される。シラン類は毒性がありガス化したシラン類が装置外に漏れないようにするためである。モノシランの許容濃度(TLV)は5ppmであり、ジシランなど高次のシランも同程度の許容濃度であると考えられている。また、シラン類は常温空気中で自然燃焼し、濃度が高いと爆発的に燃焼する。従って、少なくともスピンコータ203、第1,第2の熱処理部204,205に接続される排気装置211の排気は、シラン類を無害化する排ガス処理装置212に接続する。尚、図7の各処理室201〜207は互いにゲートバルブで接続され、ガス化したシラン類が2つのロードロック室に流れ込まないように、ガラス基板の搬送時に該ゲートバルブが開閉される。
【0058】
スピンコータ203の主要部は図12とほぼ同じであるが、図7においてガラス基板が真空チャックされるステージの温度は、温度制御部210で制御されることが好ましい。ここで、トリシランのときは常温望ましくは0℃程度、ジシランを使用するときは−40℃以下望ましくは−60℃以下に制御される。また、ジシランやトリシランの保管部208や供給ライン(図示せず)も温度制御部210により、ステージ温度とほぼ同程度の温度に制御されることが好ましい。
【0059】
ジシランやトリシランを液体として塗布するためには、これらの沸点より低い温度で塗布作業が行われなければならないが、トリシランの蒸気圧は常温常圧で約0.4気圧、ジシランの蒸気圧は常圧、−40℃で約0.3気圧であることを考慮し、該蒸気圧をできるだけ下げる必要がある。このために、これらシラン類や基板の温度をできるだけ下げることが好ましい。
【0060】
ジシランやトリシランなどの蒸気圧をより低くし、塗布膜の均一性を向上させるために、スピンコータ203や第1,第2の熱処理部204,205を、不活性ガスによる加圧状態としてもよい。加圧状態ではジシランなどの沸点温度が上昇し、同じ温度における蒸気圧が低くなるため、スピンコータ203の温度を前述の設定温度より高めにし、室温に近い温度に設定することもできる。この場合には、万一トリシランなどが漏洩したときのことを考慮して、加圧状態が可能な構造の外側に減圧状態にできる2重構造とし、漏洩したトリシランなどを別に設ける排気装置で排気することが好ましい。この該排気ガスは、排ガス処理部212にて処理される。
【0061】
また、スピンコータ203や第1,第2の熱処理部204,205の内部に滞留するシランガスも、排気装置211で排気される。
【0062】
図8に示すシリコン膜形成装置は、図7に示すシリコン膜形成装置と、図1に示す絶縁膜形成装置をインライン結合したものである。即ち、図7の第2の熱処理部205とロードロック室206の間に、図1のスピンコート部102及び熱処理炉103を導入した構成となっている。
【0063】
図8において、シリコン膜は第2の熱処理部205でレーザアニールにより結晶化される処理までは、図7の装置の動作と同じである。結晶化されたシリコン膜は、スピンコータ102において、ポリシラザンや無機のSOG膜が塗布される。次に熱処理部103において、塗布された膜が絶縁膜に変成される。
【0064】
スピンコータ203、第1,第2の熱処理部204,205は、図7と同様に不活性ガス雰囲気の減圧状態である。図1では絶縁膜のスピンコータ102及び熱処理部103は常圧であったが、図8の装置では不活性ガス雰囲気の減圧状態とする。このための排気は排気装置108で行う。
【0065】
図8により形成されるシリコン膜は、該シリコン膜の上に不活性雰囲気で絶縁膜が形成されるため、大気に晒されることがない。従って、TFT素子の特性を左右するシリコン膜と絶縁膜の界面を制御できるので、TFT素子の特性や該特性の均一性を向上させることができる。
【0066】
なお、図8ではシリコン膜の上の絶縁膜形成はシリコン膜の結晶化の後で行ったが、図6の装置と同様にして、シリコン膜の第1の熱処理後に絶縁膜を形成し、シリコン膜の結晶化をその絶縁膜の熱処理後に行ってもよい。この場合も、図6の場合と同様に、絶縁膜のキャップ層がついたシリコン膜をレーザアニールによって結晶化することになる。絶縁膜はシリコン表面の反射率を下げる効果があるので、レーザエネルギが効率よくシリコン膜に吸収されるという利点がある。また、レーザアニール後のシリコン膜の表面が平滑であることなどの特徴がある。
【0067】
(塗布シリコン膜への不純物拡散方法)
シリコン膜へ不純物を拡散させる方法は、従来のイオン注入装置などを用いて実施しても良いが、図10または図11に示すように、不純物含有絶縁層を塗布した後に、その下層のシリコン膜に不純物を拡散させることが好ましい。
【0068】
この不純物含有絶縁膜の形成は、図2に示す装置と同じ装置を用いることができる。本実施例では、リンガラスまたはボロンガラスを含むSOG膜を、不純物含有塗布膜として塗布するものとする。N型の高濃度不純物領域を形成する場合は、エタノール及び酢酸エチルを溶媒としてSi濃度が数wt%となるようにシロキサンポリマーを含有する液体に、該液体100mlあたり数百μgのP2O5を含有するSOG膜を不純物含有塗布膜として使用する。この場合、図2の塗布液保管部105に、その塗布液を保管し、スピンコータ102より該塗布液を基板上に塗布する。さらにスピンコータ102において、回転数が数1000rpmで基板を回転することで、前記SOG膜として数1000Åの膜厚が得られる。この不純物含有塗布膜は、第1の熱処理部103Aで300℃乃至500℃で熱処理され、数モル%のP2O5を含むリンガラス膜となる。リンガラス膜が形成されたTFT基板は、第2の熱処理部103Bにおいて、ランプアニールまたはレーザアニールの高温短時間の熱処理を受け、SOG膜中の不純物がその下層のシリコン膜中に固相拡散して、該シリコン膜中に高濃度不純物領域が形成される。TFT基板は最後にアンローダ104でカセットに収納される。
【0069】
このソース・ドレイン領域の形成では、塗布工程及び高温短時間のアニール工程とも1分以内の処理が可能であり、非常に高い生産性を有する。尚、熱処理工程は数10分程度必要であるが熱処理炉の長さや構造を工夫することによりタクト時間を削減できる。
【0070】
前記不純物含有塗布膜が塗布されたTFTの断面図を図10及び図11に示す。図10は図3に対応するコプレナ型のTFTで、ガラス基板14に下地絶縁膜12が形成され、その上にシリコン層14がパターニングされている。ゲート絶縁膜16はゲート電極18をマスクにエッチング除去され、ソース・ドレインとなるべき領域のシリコン層が一旦露出される。従って、不純物含有塗布膜50は前記シリコン膜のソース・ドレインとなる領域14S、14Dに接して形成される。そして、前述した高温短時間の熱処理により、不純物含有塗布膜50に含まれるリンが固相拡散により前記シリコン膜中に拡散し、シート抵抗が1KΩ/□以下のN型のソース・ドレイン領域14S、14Dが形成される。
【0071】
これ以降の工程は図3に示すTFTの断面図から分かるように、層間絶縁膜の形成、コンタクトホール開口、画素電極形成、ソース配線の順に形成される。ここで、層間絶縁膜形成の際、不純物含有塗布膜50を除去した後に改めて前述した塗布膜による層間絶縁膜を形成してもよいし、不純物含有塗布膜50の上に新たに層間絶縁膜を形成してもよい。不純物含有塗布膜50の上に新たに層間絶縁膜を形成する方法では、絶縁膜が2層になり液晶表示装置におけるソース線とゲート線の短絡欠陥が少なくなる。
【0072】
図11は図4に対応する逆スタガ型のTFTで、ガラス基板30上に下地絶縁膜32が形成され、その上にゲート電極35が形成され、さらにゲート絶縁膜34を介してシリコン層33がパターニングされている。絶縁膜52は、チャネル領域の保護膜であると同時に不純物拡散のマスクとなり、塗布絶縁膜により形成される。
【0073】
不純物含有絶縁膜54は、マスクとなる絶縁膜52及びシリコン膜33のソース・ドレイン領域となるべき領域33S、33Dに接して、塗布絶縁膜として形成される。不純物含有絶縁膜54が高温短時間の熱処理されると、不純物含有絶縁塗布膜54中に含まれるリンが固相拡散により前記シリコン膜33中に拡散し、シート抵抗が1KΩ/□程度のN型のソース・ドレイン領域33S、33Dが形成される。
【0074】
これ以降の工程は、図4に示すTFTの断面図から分かるように、不純物含有絶縁膜54を除去した後、画素電極、ソース配線及びドレイン電極と、それらの接続部の順に形成される。
【0075】
本実施例によれば、図3に示すコプレナ型のTFTにおいて、ソース・ドレイン領域の形成は、従来のイオン打ち込みやイオンドーピングの代わりに塗布膜の形成と高温短時間の熱処理により行われるので、安価で且つスループットの高い装置を用いてTFTを製造することができる。また、図4に示す逆スタガ型のTFTにおいては、CVD法によるソース・ドレイン領域の形成が、塗布膜の形成と高温短時間の熱処理に置き換わることになり、コプレナ型のTFTの場合と同様に安価で且つスループットの高い装置を用いて液晶表示装置を製造することができる。
【0076】
(塗布導電膜の形成方法)
次に、導電性粒子を含有した液体を塗布して塗布導電膜を形成する方法について説明する。この塗布導電膜も、図1または図2に示す装置を用いて製造することができる。このとき、図1,図2の塗布液保管部105に保管される液体は、金属などの導電性物質の微粒子を液体例えば有機溶媒に分散させたものを用いる。例えば、粒径80−100Åの銀微粒子をテルピネオールやトルエンなどの有機溶媒に分散させたものを、スピンコータ102より基板上に吐出する。その後、基板を1000rpmで回転させてその塗布液を基板上にスピンコートする。さらに、図1の熱処理部103あるいは図2の第1の熱処理部103Aにて、250−300℃で熱処理すれば、数千Åの導電膜を得ることができる。導電性物質の微粒子には、そのほかにAu、Al、Cu、Ni、Co、Cr、ITOなどがあり、塗布型導電膜形成装置により導電膜を形成することができる。
【0077】
得られた導電膜は微粒子の集合であり非常に活性であるため、スピンコータ102と、熱処理部103または第1の熱処理部103Aは不活性ガス雰囲気にする必要がある。
【0078】
また、塗布導電膜の抵抗値はバルクの抵抗値に比べると1桁程度高くなることがある。この場合には、図2の第2の熱処理部103Bにて、塗布導電膜を300乃至500℃にてさらに熱処理すると、導電膜の抵抗値が低下する。このとき同時に、TFTのソース領域と、塗布導電膜で形成したソース配線とのコンタクト抵抗、さらにはドレイン領域と、塗布導電膜で形成した画素電極とのコンタクト抵抗を低減することができる。第2の熱処理部103Bにて、ランプアニールやレーザアニールなどの高温短時間の熱処理を行うと、塗布導電膜の低抵抗化とコンタクト抵抗の低減をより効果的に行うことができる。また、異種の金属を多層形成して、信頼性を向上させることもできる。Agは比較的空気中で酸化され易いので、Agの上に空気中で酸化されにくいAlやCuなどを形成するとよい。
【0079】
(透明電極の形成方法)
次に、塗布ITO膜を用いた透明電極の成形方法について説明する。この塗布ITOの成膜も、図2と同じ装置を用いて実施できる。本実施例で用いる塗布液は、有機インジウムと有機スズとがキシロール中に97:3の比率で8%配合された液状のもの(たとえば、旭電化工業株式会社製の商品名:アデカITO塗布膜/ITO−103L)である。なお、塗布液としては、有機インジウムと有機スズとの比が99:1から90:10までの範囲にあるものを使用することができる。この塗布液が図2の塗布液保管部105に保管される。
【0080】
この塗布液が、スピンコータ102にて基板上に吐出され、さらに基板を回転させることでスピンコートされる。
【0081】
次に、塗布膜の熱処理が実施されるが、このときの熱処理条件は下記の通り設定した。まず、図2の第1の熱処理部103Aにて、250℃〜450℃の空気中あるいは酸素雰囲気中で30分から60分の第1の熱処理を行った。次に、第2の熱処理部103Bにて、200℃〜400℃の水素含有雰囲気中で30分から60分の第2の熱処理を行った。その結果、有機成分が除去され、インジウム酸化物と錫酸化物の混合膜(ITO膜)が形成される。上記熱処理により、膜厚が約500オングストローム〜約2000オングストロームのITO膜は、シート抵抗が102Ω/□〜104Ω/□で、光透過率が90%以上となり、画素電極41として十分な性能を備えたITO膜とすることができる。前記第1の熱処理後のITO膜のシート抵抗は105〜106Ω/□のオーダであるが、前記第2の熱処理のよりシート抵抗は102〜104Ω/□のオーダまで低下する。
【0082】
この塗布ITO膜の形成は、図5または図6に示す装置によって、塗布ITO膜と塗布絶縁膜とをインラインにて製造することができる。このようにすれば形成直後の活性な塗布ITO膜の表面を絶縁膜で保護することができる。
【0083】
(導電層の他の形成方法)
この方法は、上述した塗布ITO膜の上に、金属メッキ層を形成する方法である。
【0084】
図9は、塗布ITO表面にNiメッキを施すフローチャートを示している。図9のステップ1にて、上述した方法で塗布ITO膜を形成する。次にステップ2にて、塗布ITO表面を例えばライトエッチングして、その表面を活性化させる。ステップ3では、ステップ4のNiメッキ処理の前処理として、まず塗布ITOの表面に、Pd/Snの錯塩を付着させ、次に表面にPdを析出させる処理を行う。
【0085】
ステップ4のNiメッキ工程では、例えば無電解メッキ工程を実施することで、塗布ITO表面に析出されたPdが、Niに置換されてNiメッキ処理がなされる。ステップ4にてさらにNiメッキ層をアニールすることで、そのメッキ層が緻密化される。最後に、ステップ5にて、Niメッキ上に酸化防止層としての貴金属メッキ例えばAuメッキ処理することで、導電層が完成する。
【0086】
この方法により、塗布ITO膜をベースとしながらも、メッキ層を形成して透明電極以外の導電層を形成することができる。
【0087】
(スピンコート以外の塗布方法)
図14乃至図16は、薄膜を形成するための液体やフォトエッチング時のマスクに使用されるレジストなどの液体を塗布する塗布装置を示す図である。本実施例では塗布する液体としてレジストを例に挙げて説明する。レジスト塗布に限らず、もちろん上述した各種塗布膜の形成にも利用できる。図14において、ステージ301上に基板302が真空吸着されている。レジストは液体保管部307から供給管306を通してディスペンサヘッド304に供給される。レジストはさらに、ディスペンサヘッド307に設けられた複数のノズル305から、基板302上に非常に多くのドット303として塗布される。
【0088】
ノズル305の詳細断面図を図15に示す。図15はインクジェットプリンタのヘッドと同様な構造であり、ピエゾ素子の振動でレジストを吐出するようになっている。レジストは入り口部311から供給口312を介してキャビティ部313に溜まる。振動板315に密着しているピエゾ素子314の伸縮により該振動板315が動き、キャビティ313の体積が減少または増加する。レジストはキャビティ313の体積が減少するときノズル口316から吐出され、キャビティ313の体積が増加するとき、レジストは供給口312からキャビティ313に供給される。ノズル口316は例えば図16に示すように2次元的に複数個配列されており、図14に示したように、基板302またはディスペンサ304が相対的に移動することによって、基板全面にレジストがドット状に塗布される。
【0089】
図16において、ノズル口316の配列ピッチは、横方向ピッチP1が数100μm、縦方向ピッチP2が数mmである。ノズル口316の口径は数10μm乃至数100μmである。一回の吐出量は数10ng乃至数100ngで、吐出されるレジストの液滴の大きさは直径数10μm乃至数100μmである。ドット状に塗布されるレジストは、ノズル305から吐出された直後は数100μmの円形である。レジストを基板全面に塗布する場合は、前記ドット303のピッチも数100μmとし、回転数が数百乃至数千rpmで数秒間基板を回転すれば、均一な膜厚の塗布膜が得られる。塗布膜の膜厚は基板の回転数や回転時間だけでなく、ノズル口316の口径及びドット303のピッチによっても制御可能である。
【0090】
このレジスト塗布方法はインクジェット方式の液体塗布方式であり、基板全面にドット状に塗布されるため、ドット303間のレジストのない部分にレジストが塗布されるように基板を移動例えば回転させればよいので、レジストを効率的に使用することができる。この方法はレジストだけでなく、前述した塗布膜にて形成される絶縁膜、シリコン膜、導電膜の形成にも同様に適用できるので、液晶表示装置のコスト低減に非常に大きな効果をもたらすものである。
【0091】
また、インクジェット方式の液体塗布において、ノズル口316の口径は更に小さくすることができるので、10〜20μm幅の線状のパタンに塗布することも可能である。この技術をシリコン膜や導電膜の形成に用いれば、フォトリソグラフィ工程が不要な直接描画が可能となる。TFTのデザインルールが数10μm程度であれば、この直接描画と塗布方式の薄膜形成技術を組み合わせることにより、CVD装置、スパッタ装置、イオン打ち込みやイオンドーピング装置、露光装置、エッチング装置を使用しない液晶表示装置の製造が可能となる。即ち、本発明によるインクジェット方式の液体塗布装置と、レーザアニール装置やランプアニール装置などの熱処理装置のみで液晶表示装置が製造できるのである。
【0092】
なお、この第1実施例はTFTアクティブマトリクス基板を例に挙げて薄膜デバイスを説明したが、同じアクティブマトリクス基板としてMIM(金属−絶縁−金属)、MIS(金属−絶縁−シリコン)などの他の2端子、3端子素子を画素スイッチング素子とするものにも同様に適用できる。例えばMIMを用いたアクティブマトリクス基板の薄膜積層構造は半導体層を含まず、導電層と絶縁層のみで構成されるが、この場合にも本発明を適用できる。さらには、本発明はアクティブマトリクス基板にのみでなく、表示要素としても液晶によらずに例えばEL(エレクトロ ルミネッセンス)などを用いるものでも良い。さらには、TFTを含む半導体デバイス、DMD(デジタル ミラー デバイス)など、導電層と絶縁層を含み、さらには半導体層を含む種々の薄膜積層構造を有する薄膜デバイスに本発明を適用可能である。
【0093】
次に、本発明を液晶表示装置用のアクティブマトリクス基板に適用し、特に、画素電極を導電性塗布膜にて形成する第2〜第7実施例について説明する。
【0094】
第2実施例
図18は、液晶表示装置用のアクティブマトリクス基板に区画形成されている画素領域の一部を拡大して示す平面図、図19は、そのI−I′線に相当する位置での断面図である。
【0095】
図18および図19において、液晶表示装置用のアクティブマトリクス基板400は、絶縁基板410上がデータ線Sn,Sn+1…と走査線Gm,Gm+1とによって複数の画素領域402に区画形成され、各画素領域402の各々に対してはTFT404が形成されている。このTFT404は、ソース領域414とドレイン領域416との間にチャネルを形成するためのチャネル領域417、該チャネル領域417にゲート絶縁膜413を介して対峙するゲート電極415、該ゲート電極415の表面側に形成された層間絶縁膜421、該層間絶縁膜421のコンタクトホール421Aを介してソース領域414に電気的接続するソース電極431、および層間絶縁膜421のコンタクトホール421Bを介してドレイン領域416に電気的接続するITO膜からなる画素電極441を有している。ソース電極431はデータ線Sn,Sn+1…の一部であり、ゲート電極415は走査線Gm,Gm+1…の一部である。
【0096】
ここで、画素電極441は、ソース電極(データ線)431と同様、層間絶縁膜421の表面に形成される。このため、これらの電極同士が短絡しないように、画素電極441は、データ線Sn,Sn+1と平行な外周縁441A、441Bがデータ線Sn,Sn+1よりもかなり内側に位置するように構成されている。
【0097】
図20(A)〜(D)、図21(A)〜(C)は、本実施例のアクティブマトリクス基板の製造方法を示す工程断面図である。
【0098】
このようなアクティブマトリクス基板400の製造方法では、まず、図20(A)に示すように、絶縁基板410として汎用の無アリカリガラスを用いる。まず、絶縁基板410を清浄化した後、絶縁基板410の上にCVD法(Chemical Vapor Deposition)やPVD法(Physical Vapor Deposition)によりシリコン酸化膜などからなる下地保護膜411を形成する。CVD法としては、たとえば減圧CVD法(LPCVD法)やプラズマCVD法(PECVD法)などがある。PVD法としては、たとえばスパッタ法などがある。尚、下地保護膜11は、絶縁基板410に含まれる不純物や該基板表面の清浄度などにより省略することも可能である。
【0099】
次に、TFT404の能動層となるべき真性のシリコン膜などの半導体膜406を形成する。この半導体膜406もCVD法やPVD法により形成できる。このようにして得られる半導体膜406は、そのままアモルファスシリコン膜としてTFTのチャネル領域などの半導体層として用いることができる。また、半導体膜120は、図20(B)に示すように、レーザ光などの光学エネルギーまたは電磁エネルギーを短時間照射して結晶化を進めてもよい。
【0100】
次に、所定のパターンをもつレジストマスクを形成した後、このレジストマスクを用いて半導体膜406をパターニングし、図20(C)に示すように、島状の半導体膜412とする。半導体膜412にパターニングした後は、PVD法やCVD法などでゲート絶縁膜413を形成する。
【0101】
次に、ゲート電極となるアルミニウム膜などの薄膜をスパッタ形成する。通常はゲート電極とゲート配線とは、同一の金属材料などの同一の工程により形成される。ゲート電極となる薄膜を堆積した後、図20(D)に示すように、パターニングを行い、ゲート電極415を形成する。このとき走査線も形成される。次に、半導体膜412に対して不純物イオンを導入し、ソース領域414およびドレイン領域416を形成する。不純物イオンが導入されなかった部分はチャネル領域417となる。この方法では、ゲート電極415がイオン注入のマスクとなるため、チャネル領域417は、ゲート電極415下のみに形成される自己整合構造となるが、オフセットゲーム構造やLDD構造のTFTを構成してもよい。不純物イオンの導入は、質量非分離型イオン注入装置を用いて注入不純物元素の水素化合物と水素とを注入するイオン・ドーピング法、あるいは質量分離型イオン注入装置を用いて所望の不純物イオンのみを注入するイオン打ち込み法などを適用することができる。イオン・ドーピング法の原料ガスとしては、水素中に希釈された濃度が0.1%程度のホスフィン(PH3)やジボラン(B2H6)などの注入不純物の水素化物を用いる。
【0102】
次に、図21(A)に示すように、シリコン酸化膜からなる層間絶縁膜421をCVD法あるいはPVD法で形成する。イオン注入と層間絶縁膜421の形成後、350℃程度以下の適当な熱環境下にて数十分から数時間の熱処理を施して注入イオンの活性化及び層間絶縁膜421の焼き締めを行う。
【0103】
次に、図21(B)に示すように、層間絶縁膜421のうち、ソース領域414及びドレイン領域416に相当する位置にコンタクトホール421A及び421Bを形成する。次に、ソース電極を形成するためのアルミニウム膜などをスパッタ形成した後、それをパターニングして、ソース電極431を形成する。このときデータ線も形成される。
【0104】
次に、図21(C)に示すように、層間絶縁膜421の表面全体にITO膜408を塗布成膜する。
【0105】
この塗布成膜にあたっては、各種の液状またはペースト状の塗布材を用いることができる。これらの塗布材のうち、液状のものであればディップ法やスピンコート法などを用いることができ、ペースト状のものであればスクリーン印刷法などを用いることができる。この第2実施例で塗布材は、第1実施例と同様に、有機インジウムと有機スズとがキシロール中に97:3の比率で8%配合された液状のもの(たとえば、旭電化工業株式会社製の商品名:アデカITO塗布膜/ITO−103L)であり、絶縁基板410の表面側(層間絶縁膜20の表面)にスピンコート法で塗布できる。ここで、塗布材としては、有機インジウムと有機スズとの比が99/1から90/10までの範囲にあるものを使用することができる。
【0106】
この第2実施例でも、絶縁基板410の表面側に塗布した膜については、溶剤を乾燥、除去した後、熱処理(焼成)を行う。このとき熱処理条件としては、たとえば、250℃〜450℃の空気中あるいは酸素雰囲気中で30分から60分の第1の熱処理を行った後、200℃〜400℃の水素含有雰囲気中で30分から60分の第2の熱処理を行う。その結果、有機成分が除去され、インジウム酸化物と錫酸化物の混合膜(ITO膜)が形成される。上記熱処理により、膜厚が約500オングストローム〜約2000オングストロームのITO膜は、シート抵抗が102Ω/□〜104Ω/□で、光透過率が90%以上となり、画素電極441として十分な性能を備えたITO膜とすることができる。第1の熱処理後のITO膜のシート抵抗は105〜106Ω/□のオーダであるが、第2の熱処理のよりシート抵抗は102〜104Ω/□のオーダまで低下する。
【0107】
このようにしてITO膜408を形成した後、パターニングして、図19に示すように、画素電極441を形成すると、各画素領域402にTFT404が形成される。従って、走査線Gmを介して供給される制御信号によってTFT404を駆動すれば、画素電極441と対向基板(図示せず)との間に封入されている液晶セルには、データ線SnからTFT404を介して画像情報が書き込まれ、所定の表示を行うことができる。
【0108】
このように、第2実施例では、画素電極441を形成するためのITO膜を形成するにあたって、液状の塗布材を、大型基板の処理に適しているスピンコート法などの塗布成膜法によって絶縁基板410上に塗布したため、スパッタ法などの真空系を備えた大がかりな成膜装置を必要とする成膜法と違って、安価な成膜装置で成膜できる。
【0109】
しかも、塗布成膜法よれば、図25(B)に示すように、画素電極441を構成するための液状またはペースト状の塗布材を、層間絶縁膜421の表面に塗布した際に塗布材がコンタクトホール421Bをスムーズに埋めるので、画素電極441の表面形状は下層側の凹凸などの影響を受けにくい。それ故、表面に段差のない平坦な画素電極441(導電膜)を形成できるので、ラビングを安定に行えるとともに、リバースチルトドメインの発生などを防止できる。よって、この第2実施例によれば、表示品位が向上する。
【0110】
これに対して図25(A)のように、画素電極をスパッタITO膜450で形成すると、このスパッタITO膜450が形成される面の段差にならってスパッタITO膜450が形成されてしまう。スパッタITO膜450の表面に形成される段差は、不安定なラビングとリバースチルトドメインの原因となって、表示品質を低下させてしまう。しかも、スパッタITO膜450は、コンタクトホール421Bを全て埋め込むように形成することが困難であるので、そこに開口部が形成されてしまう。この開口部の存在も、不安定なラビングとリバースチルトドメインの原因となる。従って、図25(B)のように塗布ITO膜にて画素電極441を形成することが有用である。
【0111】
第3実施例
図22は、液晶表示装置用のアクティブマトリクス基板に区画形成されている画素領域の一部を拡大して示す平面図、図23は、そのII−II′線に相当する位置での断面図である。
【0112】
図22および図23において、第3の実施例に係る液晶表示装置用のアクティブマトリクス基板401上の薄膜デバイス構造が、第2の実施例のアクティブマトリクス基板400上の薄膜デバイス構造と相違する点は以下の通りである。
【0113】
まず、この第3実施例では、層間絶縁膜を、ゲート電極415の表面側において、下層側に位置する下層側層間絶縁膜421と、該下層側層間絶縁膜421の表面に形成された上層側層間絶縁膜422との2層構造としている。ここで、ソース電極431は、下層側層間絶縁膜421の表面に形成され、下層側層間絶縁膜421のコンタクトホール421Aを介してソース領域414に電気的接続している。
【0114】
これに対して、画素電極441は上層側層間絶縁膜422の表面に形成され、上層側層間絶縁膜422および下層側層間絶縁膜421のコンタクトホール422Aを介してドレイン領域416に電気的接続している。このように画素電極441はソース電極431と異なる層に構成されているので、これらの電極同士が短絡することはない。
【0115】
そこで、第3実施例では、図22からわかるように、いずれの画素領域402においても、画素電極441は、データ線Sn,Sn+1と平行な2辺の外周縁441A、441Bが、隣接画素間においてデータ線Sn,Sn+1の上方に位置するように形成されている。また、画素電極441は、走査線Gm,Gm+1に平行な2辺の外周縁441C,441Dが、隣接画素間において走査線Gm,Gm+1の上方に位置するように形成されている。すなわち、画素電極441は、その一部がデータ線Sn,Sn+1および走査線Gm,Gm+1の上方に被さっている。従って、画素電極441の4辺の外周縁441A〜441Dと、データ線Sn,Sn+1、走査線Gm,Gm+1との間には、平面から見て隙間がない。それ故、データ線Sn,Sn+1、走査線Gm,Gm+1は、それら自身がブラックマトリスクスとして機能する。この結果、ブラックマトリクス層形成のための工程数を増やさなくても、高品位の表示を行うことができる。
【0116】
このようなアクティブマトリクス基板401の製造方法は、第2実施例で説明した図20(A)〜図20(D)が共通する。そこで、以下の説明では、図20(D)に示す工程を行った以降の工程について、図24(A)〜(D)を参照して説明する。
【0117】
まず、図24(A)に示すように、ソース領域414、ドレイン領域416、チャネル領域417、ゲート絶縁膜413、およびゲート電極415を形成した後、ゲート電極415の表面側に、シリコン酸化膜からなる下層側層間絶縁膜421をCVD法あるいはPVD法で形成する。
【0118】
次に、図24(B)に示すように、下層側層間絶縁膜421のうち、ソース領域414に相当する位置にコンタクトホール421Aを形成する。次に、ソース電極431およびデータ線を形成するためのアルミニウム膜をスパッタ形成した後、それをパターニングして、ソース電極431およびデータ線Sn,Sn+1…を形成する。
【0119】
次に、図24(C)に示すように、下層側層間絶縁膜421の表面にシリコン酸化膜からなる上層側層間絶縁膜422をCVD法あるいはPVD法で形成する。次に、下層側層間絶縁膜421および上層側層間絶縁膜422のうち、ドレイン領域416に相当する位置にコンタクトホール422Aを形成する。
【0120】
次に、図24(D)に示すように、層間絶縁膜422の表面全体にITO膜409を塗布成膜する。
【0121】
この塗布成膜にあたっても、第1,第2実施例と同様、各種の液状またはペースト状の塗布材を用いることができる。これらの塗布材のうち、液状のものであればディップ法やスピンコート法などを用いることができ、ペースト状のものであればスクリーン印刷法などを用いることができる。また、この第3実施例でも、塗布したITO膜409については、上述した第1,第2の熱処理が実施され、シート抵抗が低下される。
【0122】
しかる後に、ITO膜409をパターニングして、図23に示すように、画素電極441を形成する。この際に、図22を参照して説明したように、いずれの画素領域2においても、画素電極441の4辺の外周縁441A〜441Dが隣接する画素間においてデータ線Sn,Sn+1、走査線Gm,Gm+1に被さるようにパターニングされる。通常、データ線および走査線は金属膜で形成されるので、これらのデータ線および走査線が遮光膜となり、ブラックマトリクスとして利用できる。それ故、工程数を増やさなくても高品位の表示を行うことができる。
【0123】
しかも、画素領域441がデータ線および走査線に被さるまでその形成範囲を最大限拡張したので、画素領域402の開口率が高い。これによっても表示の品位が向上する。
【0124】
また、この第3実施例では、画素電極441を形成するためのITO膜を形成するにあたって、液状の塗布材を、大型基板の処理に適しているスピンコート法(塗布成膜法)によって絶縁基板410上に塗布したため、図10(B)に示すように、画素電極441は下層側が凹部となっている部分ではその分厚く、凸部となっている部分ではその分薄く形成される。従って、データ線に起因する凹凸が画素電極441の表面に反映されない。それ故、表面に段差のない平坦な画素電極441を形成できるので、ラビングを安定に行えるとともに、リバースチルトドメインの発生などを防止できる。このような利点は、走査線の上層側においても同様である。よって、本発明によれば、表示品位が向上する。
【0125】
さらに、画素電極441を形成するためのITO膜を形成するにあたって、液状の塗布材をスピンコート法によって絶縁基板410上に塗布するため、スパッタ法などといった真空系を備えた大がかりな成膜装置を必要とする成膜法と違って、安価な成膜装置で成膜できる。
【0126】
しかも、塗布成膜法は段差被覆性に優れているので、下層側に下層側層間絶縁膜421および上層側層間絶縁膜422のコンタクトホール421A、422Aが存在していても、その大きな凹凸は画素電極441(ITO膜)の表面形状に影響を及ぼさない。すなわち、下層側層間絶縁膜421および上層側層間絶縁膜422からなる2層構造の層間絶縁膜を形成したため、コンタクトホール421A、422Aに起因する凹凸が大きくても、表面に段差のない平坦な画素電極441を形成できる。従って、画素電極441がドレイン領域416に直接接続する構造を採用でき、下層側層間絶縁膜421と上層側層間絶縁膜422との層間にドレイン領域416に電気的接続する中継電極(ビア)を形成しなくてもよい分、製造工程を簡略化できる。
【0127】
なお、第3実施例でも、画素電極441を形成するにあたって、液状の塗布材からITO膜を形成したため、スピンコート法を用いたが、ペースト状の塗布材を用いれば印刷法を用いてITO膜を形成することができる。さらに、ペースト状の塗布材を用いればスクリーン印刷を利用することもできるので、画素電極441を形成すべき領域のみにペースト状の塗布材を印刷し、それに乾燥、熱処理を行ったものをそのまま画素電極441として用いてもよい。その場合にはエッチングによるITO膜に対するパターニングが不要であるため、製造コストを大幅に低減できるという利点がある。
【0128】
また、第2,第3実施例のいずれでも、層間絶縁膜のコンタクトホールの存在が画素電極441の表面形状に影響を及ぼしやすいプレーナ型のTFTを例に説明したが、逆スタガ型等のTFTにおいても、下層側に凹凸のある領域に画素電極を形成する場合に本発明を適用すれば、かかる凹凸が画素電極の表面形状に及ぼす影響を除去することができる。
【0129】
第4実施例
この第4実施例の構造として、図22のII−II’断面が第3実施例の図23とは異なる構造を、図26に示す。
【0130】
この第4実施例においても、層間絶縁膜420は、下層側に位置する下層側層間絶縁膜421と、この下層側層間絶縁膜421の表面上に積層された上層側層間絶縁膜422との2層構造になっている。
【0131】
図26に示す構造が図23と異なる点として、画素電極441が、上層側層間絶縁膜422の表面にスパッタ形成されたスパッタITO膜446(導電性スパッタ膜)と、このスパッタITO膜446の表面上に塗布成膜された塗布ITO膜447(導電性透明塗布膜)との2層構造になっている点である。
【0132】
従って、塗布ITO膜447は、その下層側に位置するスパッタITO膜446を介してドレイン領域416に電気的接続している。スパッタITO膜446と塗布ITO膜447とは、後述するように一括してパターニング形成されたものであるため、それらの形成領域は同一である。
【0133】
この点以外の構造は図23と同じであるので、図23で用いた符号と同一符号を付して、その詳細な説明を省略する。
【0134】
この第4実施例の構造においても、その平面的レイアウトは、第3実施例で説明した図22と同一となるので、データ線Sn,Sn+1…および走査線Gm,Gm+1…は、それら自身がブラックマトリクスとして機能する。従って、工程数を増やさなくても高品位の表示を行うことができる。
【0135】
第3実施例においてドレイン領域416にコンタクトする塗布ITO膜447は、スパッタITO膜に比較してのコンタクト抵抗が高い傾向にある。第4実施例では塗布ITO膜447はあくまで、スパッタITO膜446を介してドレイン領域416に電気的接続しているので、コンタクト抵抗が大きいという問題点を解消できる利点がある。
【0136】
このようなアクティブマトリクス基板401の製造方法を、図27(A)〜(E)および図28(A)〜(E)を参照して説明する。ここで、図27(A)〜(E)は、第3実施例の工程を示す図20(A)〜(D)および図24(A)と同じであるので、その説明を省略する。また、図28(B)(C)は、第3実施例の工程を示す図24(B)(C)と同一である。
【0137】
図28(A)は、図28(B)の前工程としてのレジストパターン形成工程を示している。図28(B)に示すソース電極431及びソース線を形成するために、図28(A)ではアルミニウム膜460をスパッタ法により形成している。その後、このアルミニウム膜460の上に、パターニングされたレジストマスク461を形成している。このレジスト膜461を用いてアルミニウム膜460をエッチングすることで、図28(B)に示すようにソース電極431およびデータ線が形成される。
【0138】
次に、図28(C)に示すように、下層側層間絶縁膜421の表面にシリコン酸化膜からなる上層側層間絶縁膜422をCVD法あるいはPVD法で形成する。
【0139】
イオン注入と層間絶縁膜の形成後、350℃程度以下の適当な熱環境下にて数十分から数時間の熱処理を施して注入イオンの活性化、および層間絶縁膜420(下層側層間絶縁膜421および上層側層間絶縁膜422)の焼き締めを行う。次に、下層側層間絶縁膜421および上層側層間絶縁膜422のうち、ドレイン領域416に相当する位置にコンタクトホール422Aを形成する。
【0140】
次に、図28(D)に示すように、下層側層間絶縁膜421および上層側層間絶縁膜422からなる層間絶縁膜420の表面全体にスパッタ法によりスパッタITO膜446(導電性スパッタ膜)を形成する。
【0141】
続いて、図28(E)に示すように、スパッタITO膜446の表面上に塗布ITO膜447(導電性透明塗布膜)を形成する。
【0142】
この塗布ITO膜447の形成にあたっては、第1〜第3実施例と同一のプロセス条件を採用できる。この第4実施例に表面側に塗布した液状またはペースト状の塗膜については、溶剤を乾燥、除去した後、熱処理装置内で熱処理を行う。このとき熱処理条件としては、たとえば、温度が250℃〜500℃、好ましくは250℃〜400℃の空気中あるいは酸素含有雰囲気中または非還元性雰囲気中で30分から60分の第1の熱処理(焼成)を行った後、温度が200℃以上、好ましくは200℃〜350℃の水素含有の還元性雰囲気中で30分から60分の第2の熱処理を行う。いずれの場合でも、第1の熱処理で安定化した皮膜が熱劣化しないように、第2の熱処理での処理温度は第1の熱処理での処理温度よりも低く設定する。このような熱処理を行うと、有機成分が除去されるとともに、塗膜はインジウム酸化物と錫酸化物の混合膜(塗布ITO膜447)となる。その結果、膜厚が約500オングストローム〜約2000オングストロームの塗布ITO膜447は、シート抵抗が102Ω/□〜104Ω/□で、光透過率が90%以上となり、スパッタITO膜446とともに十分な性能を備えた画素電極441を構成することができる。
【0143】
しかる後に、基板温度が200℃以下になるまで絶縁基板410を第2の熱処理を行った還元性雰囲気中または窒素ガスなどの非酸化性雰囲気中、あるいはその他の非酸化性雰囲気中に保持し、基板温度が200℃以下になった以降、絶縁基板410を熱処理装置から大気中に取り出す。このように、絶縁基板410の温度が約200℃以下に低下した後に大気にさらすのであれば、水素含有雰囲気下での第2の熱処理での還元により低抵抗化した皮膜が再び酸化してしまうことを防止できるので、シート抵抗の小さな塗布ITO膜447を得ることができる。絶縁基板410を熱処理装置から大気中に取り出すときの温度は、塗布ITO膜447の再酸化を防止するためには100℃以下であることがより望ましい。塗布ITO膜447の比抵抗は膜中の酸素欠陥が多い程低くなるので、大気中の酸素によって塗布ITO膜447の再酸化が起きると比抵抗が増大するからである。
【0144】
このようにしてスパッタITO膜446および塗布ITO膜447を形成した後、図28(E)に示すようにレジストマスク462を形成し、それらを一括して王水系やHBrなどのエッチング液で、またはCH4などを用いたドライエッチングによりパターニングして、図26に示すように、画素電極441を形成する。これにより、各画素領域402のそれぞれにTFTが形成される。従って、走査線Gmを介して供給される制御信号によってTFTを駆動すれば、画素電極441と対向基板(図示せず。)との間に封入されている液晶には、データ線SnからTFTを介して画像情報が書き込まれ、所定の表示を行うことができる。
【0145】
また本実施例では、画素電極441を形成するにあたっては塗布ITO膜447を用いている。この塗布成膜法は段差被覆性に優れているので、図39(B)に示すように、塗布ITO膜447を構成するための液状またはペースト状の塗布材は、コンタクトホール422Aに起因して生じたスパッタITO膜446表面の凹凸などをスムーズに埋める。また、塗布材を絶縁基板410上に塗布すると、塗布ITO膜447は凹部となっている部分ではその分厚く、凸部となっている部分ではその分薄く形成される。従って、データ線431に起因する凹凸も画素電極441の表面に反映されない。走査線415の上層側においても同様である。それ故、表面に段差のない平坦な画素電極441を形成できるので、ラビングを安定に行えるとともに、リバースチルトドメインの発生などを防止できる。よって、本発明によれば、表示品位が向上する。
【0146】
一方図39(A)のように、画素電極をスパッタITO膜446のみで形成すると、このスパッタITO膜446が形成される面の段差にならってスパッタITO膜446が形成されてしまう。スパッタITO膜446の表面に形成される段差は、不安定なラビングとリバースチルトドメインの原因となって、表示品質を低下させてしまう。しかも、スパッタITO膜446は、コンタクトホール422Aを全て埋め込むように形成することが困難であるので、そこに開口部が形成されてしまう。この開口部の存在も、不安定なラビングとリバースチルトドメインの原因となる。従って、塗布ITO膜447を形成することが有用である。
【0147】
また、第4実施例のように、画素電極441とソース電極431とを異なる層間に形成することを目的に層間絶縁膜420を2層構造とした場合には、コンタクトホール422Aのアスペクト比が大きくなるが、塗布ITO膜447を用いると、平坦な画素電極441を形成できるという効果が顕著である。
【0148】
また、スパッタITO膜446は塗布ITO膜447に比較してレジストマスクとの密着性が悪いという傾向にあるが、本実施例では、塗布ITO膜447の表面にレジストマスク462を形成するので、パターニング精度が低くなるという問題点も生じない。それ故、高精細パターンをもつ画素電極441を構成できる。
【0149】
第5実施例
図29は、本発明を適用した液晶表示用のアクティブマトリクス基板に区画形成されている画素領域の一部を拡大して示す平面図であり、図30はそのIII−III′線に相当する位置での断面図である。なお、この第5実施例において、第4実施例と共通する部分については同一の符号を付してそれらの説明を省略する。
【0150】
図29において、この第5実施例に係る液晶表示用のアクティブマトリクス基板401も、絶縁基板410上がデータ線431と走査線415とによって複数の画素領域402に区画形成され、各画素領域402の各々に対してはTFTが形成されている。
【0151】
この第5実施例の構造においても、その平面的レイアウトはスパッタITO膜を除いて、第3,第4実施例で説明した図22と同一となるので、データ線Sn,Sn+1…および走査線Gm,Gm+1…は、それら自身がブラックマトリクスとして機能する。従って、工程数を増やさなくても高品位の表示を行うことができる。
【0152】
この第5実施例が第4実施例と相違する点は、スパッタITO膜456と塗布ITO膜457とは、後述するように別々にパターニング形成されたものであるため、それらの形成領域は相違し、塗布ITO膜457の形成領域はスパッタITO膜456の形成領域よりも広くなっている。
【0153】
ここで、第4実施例のように、塗布ITO膜とスパッタITO膜とを同一の領域に形成する場合には、両ITO膜を一括してパターニングすることができる。すなわち、レジストマスクは、それとの密着性のよい塗布ITO膜の表面にのみ形成され、レジストマスクとの密着性のわるいスパッタITO膜の表面に形する必要はなかった。それ故、高精細パターンを達成できる。
【0154】
これに対して第5実施例の場合には、スパッタITO膜の表面にもレジストマスクを形成する必要が生ずる。しかし、塗布ITO膜がスパッタITO膜の形成領域よりも広い領域に形成されている場合には、たとえスパッタITO膜とレジストマスクとの密着性がわるくてパターニング精度が低くても、レジストマスクとの密着性がよい塗布ITO膜のパターニング精度が最終的なパターンを規定するので、高精細パターンを達成できる。
【0155】
このような構成のアクティブマトリクス基板401の製造方法は、第4実施例で説明した図27(A)〜図27(E)に示す工程が共通し、さらに、図31(A)〜(C)の工程も共通する。そこで、以下の説明では、図31(D)に示す工程以降の工程のみについて、図31(D)〜(F)を参照して説明する。
【0156】
図31(C)では、下層側層間絶縁膜421の表面にシリコン酸化膜からなる上層側層間絶縁膜422が形成され、かつ、コンタクトホール422Aが形成されている。
【0157】
次に、図31(D)に示すように、下層側層間絶縁膜421および上層側層間絶縁膜422からなる層間絶縁膜420の表面全体にスパッタ法によりITO膜456(導電性スパッタ膜)を形成する。ここまでの工程も第4実施例と同様である。
【0158】
但し、この第5実施例では、スパッタITO膜456だけをまず王水系やHBrなどのエッチング液、またはCH4などを用いたドライエッチングによりパターニングする。すなわち、スパッタITO膜456を形成した後、図31(D)に示すように、レジストマスク464を形成し、それをパターニングする。このレジストマスク464を使用してスパッタITO膜456をエッチングして、図31(E)に示すように、画素電極441の形成予定領域よりも狭い領域にスパッタITO膜456を残す。次にスパッタITO膜456の表面側に塗布ITO膜457(導電性透明塗布膜)を形成する。この塗布ITO膜457の形成にあたっても、上述した各実施例にて説明した塗布材を用いることができる。
【0159】
このようにして塗布ITO膜457を形成した後、図31(F)に示すように、レジストマスク462を形成し、それを王水系やHBrなどのエッチング液、またはCH4などを用いたドライエッチングによりパターニングして、図30に示すように、画素電極441を形成する。
【0160】
この第5実施例の構造においても、第4実施例の構造と同様の効果を奏することができる。特に、ドレイン領域416にコンタクトする塗布ITO膜457は、スパッタITO膜に比較してのコンタクト抵抗が高い傾向にあるが、第5実施例では塗布ITO膜457はあくまで、スパッタITO膜456を介してドレイン領域416に電気的接続しているので、コンタクト抵抗が大きいという問題点を解消できる利点がある。また、スパッタITO膜456は薄くてよいため、たとえレジストマスク464との密着性が悪くても短時間のエッチングで済むので、パターニングに支障がない。また、パターニング精度の高い塗布ITO膜457に対するパターニング精度が画素電極40の最終的なパターン精度を規定するので、高精細パターンを達成できる。
【0161】
第6実施例
図32は、本発明を適用した液晶表示用のアクティブマトリクス基板に区画形成されている画素領域の一部を拡大して示す平面図、図33は、そのIV−IV′線に相当する位置での断面図である。
【0162】
この第6実施例の特徴的構造は、画素電極441は上層側層間絶縁膜422の表面に塗布成膜された塗布ITO膜468(導電性透明塗布膜)から構成され、この塗布ITO膜468は、下層側層間絶縁膜421の表面にスパッタ法により形成されたアルミニウム膜からなる中継電極466に対して、上層側層間絶縁膜422のコンタクトホール422Aを介して電気的に接続されている。また、中継電極466は下層側層間絶縁膜421のコンタクトホール421Bを介してドレイン領域416に電気的に接続されている。従って、画素電極441は、その下層側に位置する中継電極466を介してドレイン領域416に電気的接続していることになる。
【0163】
ここで、中継電極466はアルミニウム膜であり、光透過性がないので、開口率を低下させないように、その形成領域はコンタクトホール421Bの内部および周囲に限定されている。
【0164】
このような構成のアクティブマトリクス基板401の製造方法は、第4の実施例で説明した図27(A)〜図27(E)に示す工程が共通する。そこで、以下の説明では、図27(E)に示す工程の後に行う工程のみについて図34(A)〜(D)を参照して説明する。
【0165】
図34(A)に示すように、下層側層間絶縁膜421のうち、ソース領域414およびドレイン領域416に相当する位置にコンタクトホール421A,421Bを形成した後、ソース電極431およびデータ線を形成するためのアルミニウム膜460(導電性スパッタ膜/金属膜)をスパッタ形成する。次に、レジストマスク470を形成し、このレジストマスク470を用いてアルミニウム膜460をパターニングする。この結果、図34(B)に示すように、ソース電極431、データ線、および中継電極466を同時形成する。
【0166】
次に、図34(C)に示すように、下層側層間絶縁膜421の表面にシリコン酸化膜からなる上層側層間絶縁膜422をCVD法あるいはPVD法で形成する。次に、上層側層間絶縁膜422のうち、中継電極466に相当する位置(ドレイン領域416に相当する位置)にコンタクトホール422Aを形成する。
【0167】
次に、図34(D)に示すように、下層側層間絶縁膜421および上層側層間絶縁膜422からなる層間絶縁膜420の表面全体に塗布ITO膜468(導電性透明塗布膜)を形成する。
【0168】
この塗布ITO膜468の形成にあたっても、上述した各実施例にて説明した塗布材を用いることができる。
【0169】
このようにしてITO膜468を形成した後、レジストマスク462を形成し、それをパターニングして、図33に示すように、画素電極441を形成する。
【0170】
この際にも、図32からわかるように、データ線Sn,Sn+1…および走査線Gm,Gm+1…からなるブラックマトリクスを構成できる。しかも、画素領域402の開口率が高くなり、表面に段差のない平坦な画素電極441を形成できるので、ラビングを安定に行えるとともに、リバースチルトドメインの発生などを防止できる。
【0171】
また、塗布ITO膜468からなる画素電極441はスパッタITO膜などに比較してドレイン領域416(シリコン膜)とのコンタクト抵抗が高い傾向にあるが、この第6の実施例では塗布ITO膜468がスパッタ形成したアルミニウム膜からなる中継電極466を介してドレイン領域416に電気的接続しているので、コンタクト抵抗が大きいという問題点も解消できる。
【0172】
なお、本実施例では中継電極466としてアルミニウムを用いたが、アルミニウムと高融点金属との2層膜を中継電極466に用いれば、塗布ITO膜468とのコンタクト抵抗をより低く抑えることができる。すなわち、タングステンやモリブデンなどの高融点金属はアルミニウムに比して酸化されにくいため、酸素を多量に含む塗布ITO膜468と接触しても酸化されることがない。それ故、中継電極466と塗布ITO膜468とのコンタクト抵抗を低く保つことができる。
【0173】
第7実施例
図35は、本発明を適用した液晶表示用のアクティブマトリクス基板に区画形成されている画素領域の一部を拡大して示す平面図、図36は、そのV−V′線に相当する位置での断面図である。
【0174】
この第7実施例は、図18及び図19に示す第2実施例の構造を改良し、中継電極480により塗布ITO膜441とドレイン領域416との電気的接続を確保した点に特徴がある。
【0175】
図35において、この第7実施例に係るアクティブマトリクス基板401も、絶縁基板410上がデータ線431と走査線415とによって複数の画素領域402に区画形成され、各画素領域402の各々に対してはTFT(画素スイッチング用の非線型素子)が形成されている。ここで、画素電極の平坦化やそのコンタクト抵抗の低減だけを目的とするのであれば、以下のように構成できる。
【0176】
すなわち、図36に示すように、第7実施例では、層間絶縁膜421は、1層のシリコン酸化膜だけからなっている。
【0177】
塗布ITO膜から成る画素電極441は、その下層側において層間絶縁膜421の表面にスパッタ法により形成されたアルミニウム膜(導電性スパッタ膜/金属膜)からなる中継電極480の表面側に形成されている。従って、画素電極441は中継電極480を介してドレイン領域416に電気的に接続されている。ここでも、中継電極480はアルミニウム膜であり、光透過性がないので、その形成領域はコンタクトホール421Bの内部およびその周囲のみに限定されている。
【0178】
この第7実施例では、画素電極441はソース電極431と同一の層間に構成されているので、これらの電極同士が短絡しないように配置される(図35、図36参照)。
【0179】
このような構成のアクティブマトリクス基板401の製造方法は、第4実施例で説明した図27(A)〜図27(E)に示す工程が概ね共通する。そこで、以下の説明では、図27(E)に示す工程の後に行う工程のみについて図37(A)〜図37(C)を参照して説明する。
【0180】
図37(A)に示すように、層間絶縁膜421のうち、ソース領域414およびドレイン領域416に相当する位置にコンタクトホール421A,421Bを形成する。次に、ソース電極431およびデータ線を形成するためのアルミニウム膜460をスパッタ形成した後、レジストマスク470を形成する。次に、レジストマスク470を用いてアルミニウム膜460をパターニングして、図37(B)に示すように、ソース電極431、データ線、および中継電極480を形成する。
【0181】
次に、図37(C)に示すように、層間絶縁膜421の表面側全体に塗布ITO膜482(導電性透明塗布膜)を形成する。この塗布ITO膜482を形成するにあたっても、上述した各実施例の塗布材を用いることができる。
【0182】
このようにして塗布ITO膜482を形成した後、レジストマスク484を形成し、それを用いてITO膜482をパターニングして、図36に示すように、画素電極441を形成する。
【0183】
この第7実施例でも画素電極441を形成するにあたっては、段差被覆性に優れている塗布成膜法を用いるため、表面に段差のない平坦な画素電極441を形成できる。従って、ラビングを安定に行えるとともに、リバースチルトドメインの発生などを防止できる。また、中継電極が介在することで、塗布成膜法により形成したITO膜からなる画素電極441とドレイン領域416とのコンタクト抵抗が高くなる問題を解消できる。
【0184】
なお、本発明は上記実施例に限定されるものではなく、本発明の要旨の範囲内で種々の変形実施が可能である。
【0185】
例えば、第6,第7実施例では、工程数を最小限とするという観点から中継電極466,480をソース電極431およびデータ線と同時形成してそれらと同一材質からなる金属膜(アルミニウム膜)から構成した。これに代えて、図38(A)に示すように、層間絶縁膜420を下層側層間絶縁膜421および上層側層間絶縁膜422から構成した場合に、塗布成膜により形成したITO膜からなる画素電極441および導電性スパッタ膜から形成した中継電極486の双方を、上層側層間絶縁膜422の表面上に形成してもよい。このように構成した場合には、第6実施例と違って、画素電極441の形成領域を拡張できるので、データ線および走査線をブラックマトリクスとして利用できる。また、中継電極486(導電性スパッタ膜)をソース電極431と異なる工程で形成することになるので、その材質についてはソース電極431と同一の金属材料、あるいは異なる材料のいずれであってもよい。
【0186】
また、第6,第7実施例ではいずれも、層間絶縁膜のコンタクトホールの存在が画素電極の表面形状に影響を及ぼしやすいプレーナ型のTFTを例に説明したが、逆スタガ型等のTFTに本発明を適用することも可能である。特に、凹凸のある領域の上に画素電極を形成せざるを得ない場合に、本発明のように塗布成膜により形成した導電性透明塗布膜を用いた画素電極を形成すれば、かかる凹凸が画素電極の表面形状に及ぼす影響を除去することができる。
【0187】
たとえば、図38(B)に示す逆スタガ型のTFTにおいて、画素電極441に塗布ITO膜を用いれば、画素電極441表面の平坦化を図ることができる。図38(B)に示すTFTでは、絶縁基板410の表面側に下地保護膜411、ゲート電極415、ゲート絶縁膜413、チャネル領域417を構成する真性のアモルファスシリコン膜、およびチャネル保護用の絶縁膜490がこの順序で積層されている。チャネル保護用の絶縁膜490の両側には高濃度N型のアモルファスシリコン膜がソース・ドレイン領域414、416が構成され、これらのソース・ドレイン領域414、416の表面にはクロム、アルミニウム、チタンなどのスパッタ膜からなるソース電極431および中継電極492が構成されている。さらに、それらの表面側には層間絶縁膜494および画素電極441が構成されている。ここで、画素電極441は塗布ITO膜から構成されているので、表面が平坦である。また、画素電極441は、層間絶縁膜441のコンタクトホールを介して中継電極496に電気的接族している。すなわち、画素電極441は、スパッタ膜からなる中継電極496を介してドレイン領域416に電気接続しているため、塗布ITO膜からなる画素電極441はドレイン領域416(シリコン膜)とのコンタクト抵抗が高いという問題を解消できる。さらに、画素電極441は、ソース電極431と異なる層間に構成されているため、これらの電極が短絡することがない。それ故、画素電極441がデータ線や走査線(図示せず)に被さる位まで画素電極441を広い領域に形成できるので、データ線や走査線自身をブラックマトリクスとして利用できるとともに、画素領域の開口率を高めることができる。
【0188】
さらに画素電極を形成するにあたって、液状の塗布材から塗布ITO膜を形成するためスピンコート法を用いたが、ペースト状の塗布材を用いれば印刷法を用いて塗布ITO膜を形成することができる。さらに、ペースト状の塗布材を用いればスクリーン印刷を利用することもできるので、画素電極を形成すべき領域のみにペースト状の塗布材を印刷し、それに乾燥、熱処理を行ったものをそのまま画素電極として用いてもよい。この場合にはエッチングによるITO膜に対するパターニングが不要であるため、製造コストを大幅に低減できるという利点がある。
【0189】
なお、第2実施例〜第7実施例は、画素電極のみを塗布膜にて形成する例を説明したが、第1実施例にて説明した通り、画素電極以外の絶縁層、導電層、半導体層のいずれかを塗布膜にて形成できることは言うまでもない。
【0190】
第8実施例
上述の実施例の液晶表示装置を用いて構成される電子機器は、図40に示す表示情報出力源1000、表示情報処理回路1002、表示駆動回路1004、液晶パネルなどの表示パネル1006、クロック発生回路1008及び電源回路1010を含んで構成される。表示情報出力源1000は、ROM、RAMなどのメモリ、テレビ信号を同調して出力する同調回路などを含んで構成され、クロック発生回路1008からのクロックに基づいて、ビデオ信号などの表示情報を出力する。表示情報処理回路1002は、クロック発生回路1008からのクロックに基づいて表示情報を処理して出力する。この表示情報処理回路1002は、例えば増幅・極性反転回路、相展開回路、ローテーション回路、ガンマ補正回路あるいはクランプ回路等を含むことができる。表示駆動回路1004は、走査側駆動回路及びデータ側駆動回路を含んで構成され、液晶パネル1006を表示駆動する。電源回路1010は、上述の各回路に電力を供給する。
【0191】
このような構成の電子機器として、図41に示す液晶プロジェクタ、図42に示すマルチメディア対応のパーソナルコンピュータ(PC)及びエンジニアリング・ワークステーション(EWS)、図43に示すページャ、あるいは携帯電話、ワードプロセッサ、テレビ、ビューファインダ型又はモニタ直視型のビデオテープレコーダ、電子手帳、電子卓上計算機、カーナビゲーション装置、POS端末、タッチパネルを備えた装置などを挙げることができる。
【0192】
図41に示す液晶プロジェクタは、透過型液晶パネルをライトバルブとして用いた投写型プロジェクタであり、例えば3板プリズム方式の光学系を用いている。
【0193】
図41において、プロジェクタ1100では、白色光源のランプユニット1102から射出された投写光がライトガイド1104の内部で、複数のミラー1106および2枚のダイクロイックミラー1108によってR、G、Bの3原色に分けられ、それぞれの色の画像を表示する3枚の液晶パネル1110R、1110Gおよび1110Bに導かれる。そして、それぞれの液晶パネル1110R、1110Gおよび1110Bによって変調された光は、ダイクロイックプリズム1112に3方向から入射される。ダイクロイックプリズム1112では、レッドRおよびブルーBの光が90°曲げられ、グリーンGの光が直進するので各色の画像が合成され、投写レンズ1114を通してスクリーンなどにカラー画像が投写される。
【0194】
図42に示すパーソナルコンピュータ1200は、キーボード1202を備えた本体部1204と、液晶表示画面1206とを有する。
【0195】
図43に示すページャ1300は、金属製フレーム1302内に、液晶表示基板1304、バックライト1306aを備えたライトガイド1306、回路基板1308、第1,第2のシールド板1310,1312、2つの弾性導電体1314,1316、及びフィルムキャリアテープ1318を有する。2つの弾性導電体1314,1316及びフィルムキャリアテープ1318は、液晶表示基板1304と回路基板1308とを接続するものである。
【0196】
ここで、液晶表示基板1304は、2枚の透明基板1304a,1304bの間に液晶を封入したもので、これにより少なくともドットマトリクス型の液晶表示パネルが構成される。一方の透明基板に、図40に示す駆動回路1004、あるいはこれに加えて表示情報処理回路1002を形成することができる。液晶表示基板1304に搭載されない回路は、液晶表示基板の外付け回路とされ、図43の場合には回路基板1308に搭載できる。
【0197】
図43はページャの構成を示すものであるから、液晶表示基板1304以外に回路基板1308が必要となるが、電子機器用の一部品として液晶表示装置が使用される場合であって、透明基板に表示駆動回路などが搭載される場合には、その液晶表示装置の最小単位は液晶表示基板1304である。あるいは、液晶表示基板1304を筺体としての金属フレーム1302に固定したものを、電子機器用の一部品である液晶表示装置として使用することもできる。さらに、バックライト式の場合には、金属製フレーム1302内に、液晶表示基板1304と、バックライト1306aを備えたライトガイド1306とを組み込んで、液晶表示装置を構成することができる。これらに代えて、図44に示すように、液晶表示基板1304を構成する2枚の透明基板1304a,1304bの一方に、金属の導電膜が形成されたポリイミドテープ1322にICチップ1324を実装したTCP(Tape Carrier Package)1320を接続して、電子機器用の一部品である液晶表示装置として使用することもできる。
【図面の簡単な説明】
【図1】図1は、本発明の第1実施例に用いる塗布膜形成装置の構成図である。
【図2】図2は、本発明の第1実施例に用いる他の塗布膜形成装置の構成図である。
【図3】図3は、コプレナ型TFTの断面図である。
【図4】図4は、逆スタガ型TFTの断面図である。
【図5】図5は、本発明の第1実施例に用いるインライン型の塗布膜形成装置の構成図である。
【図6】図6は、本発明の第1実施例に用いる他のインライン型の塗布膜形成装置の構成図である。
【図7】図7は、本発明の第1実施例に用いる塗布シリコン膜形成装置の構成図である。
【図8】図8は、本発明の第1実施例に用いる他の塗布シリコン膜形成装置の構成図である。
【図9】図9は、塗布ITO膜表面への金属メッキ方法を説明するフローチャートである。
【図10】図10は、本発明による不純物含有絶縁層を用いたコプレナ型TFTの製造過程の断面図である。
【図11】図11は、本発明による不純物含有絶縁層を用いた逆スタガ型TFTの製造過程の断面図である。
【図12】図12は、本発明の第1実施例に用いる液体塗布装置の構成図である。
【図13】図13は、図12の液体塗布装置でのスピンコート後の状態を示す概略説明図である。
【図14】図14は、本発明による他の液体塗布装置の構成図である。
【図15】図15は、図14に示す液体塗布装置の部分拡大図である。
【図16】図16は、図14に示す液体塗布装置の部分拡大図である。
【図17】図17は、液晶表示装置を構成するTFT基板を示す図である。
【図18】図18は、本発明の第2実施例に係る液晶表示装置用アクティブマトリクス基板に区画形成されている画素領域の一部を拡大して示す平面図である。
【図19】図19は、図18のI−I′線に相当する位置で切断した断面図である。
【図20】図20(A)〜図20(D)は、図19に示すアクティブマトリクス基板の製造方法を示す断面図である。
【図21】図21は、図20に示す工程以降に行う各工程を示す断面図である。
【図22】図22は、本発明の第3実施例に係る液晶表示装置用アクティブマトリクス基板に区画形成されている画素領域の一部を拡大して示す平面図である。
【図23】図23は、図22のII−II′線に相当する位置での断面図である。
【図24】図24は、図22に示すアクティブマトリクス基板を製造するにあたって、図20に示す工程以降に行う各工程を示す断面図である。
【図25】図25(A)、(B)は、比較例及び本発明の実施例のコンタクトホール付近をそれぞれ拡大して示す縦断面図である。
【図26】図26は、図22のII−II′線に相当する位置で切断した本発明の第4実施例の構造を示す縦断面図である。
【図27】図27(A)〜図27(E)は、図26に示すアクティブマトリクス基板の製造方法を示す断面図である。
【図28】図28(A)〜図28(E)は、図27の工程に引き続き実施される工程を示す断面図である。
【図29】図29は、本発明の第5実施例に係る液晶表示用アクティブマトリクス基板に区画形成されている画素領域の一部を拡大して示す平面図である。
【図30】図30は、図29のIII−III′線に相当する位置での断面図である。
【図31】図31(A)〜図31(F)は、図29に示すアクティブマトリクス基板を製造するにあたって、図27に示す工程以降に行う各工程を示す断面図である。
【図32】図32は、本発明の第6実施例に係る液晶表示用アクティブマトリクス基板に区画形成されている画素領域の一部を拡大して示す平面図である。
【図33】図33は、図32のIV−IV′線に相当する位置での断面図である。
【図34】図34(A)〜図34(D)は、図32に示すアクティブマトリクス基板を製造するにあたって、図27に示す工程以降に行う各工程を示す断面図である。
【図35】図35は、本発明の第7実施例に係る液晶表示用アクティブマトリクス基板に区画形成されている画素領域の一部を拡大して示す平面図である。
【図36】図36は、図35のV−V′線に相当する位置での断面図である。
【図37】図37(A)〜図37(C)は、図35に示すアクティブマトリクス基板を製造するにあたって、図27に示す工程以降に行う各工程を示す断面図である。
【図38】図38(A)(B)は、その他の実施の形態に係る液晶表示用アクティブマトリクス基板の説明図である。
【図39】図39(A)、(B)は、比較例及び本願発明の実施例のコンタクトホール付近をそれぞれ拡大して示す縦断面図である。
【図40】図40は、本発明の第8実施例に係る電子機器に含まれる液晶表示装置を示すブロック図である。
【図41】図41は、図40の液晶表示装置を用いた電子機器の一例であるプロジェクタの概略断面図である。
【図42】図42は、電子機器の他の一例であるパーソナルコンピュータの概略説明図である。
【図43】図43は、電子機器のさらに他の一例であるページャの組立分解斜視図である。
【図44】図44は、TCPを有する液晶表示装置を示す概略説明図である。
Claims (4)
- シリコン薄膜を含む薄膜デバイスの製造方法であって、
微粒子化装置により微粒子化された粒径が0.01〜10μmのシリコン粒子と溶媒とを含む液体材料を、インクジェット法により吐出することによりパターン化された塗布膜を形成する第1の工程と、
前記塗布膜を熱処理して、シリコン同士の反応により結晶化されたシリコン薄膜を形成する第2の工程と、
前記シリコン薄膜をレーザアニールまたはランプアニールにより熱処理して、前記シリコン薄膜の結晶性を向上させる第3の工程と、
を含むことを特徴とする薄膜デバイスの製造方法。 - 請求項1に記載の薄膜デバイスの製造方法において、
前記シリコン薄膜に不純物のイオン注入を行う第4の工程をさらに有することを特徴とする薄膜デバイスの製造方法。 - 請求項1に記載の薄膜デバイスの製造方法において、
前記シリコン薄膜上に不純物含有絶縁層を塗布形成する第4の工程と、
前記第4の工程の後、熱処理を行って前記不純物含有絶縁層に含まれる不純物を前記シリコン薄膜中に拡散させる第5の工程と、
を含むことを特徴とする薄膜デバイスの製造方法。 - 請求項1乃至3のいずれかに記載の薄膜デバイスの製造方法において、
ゲート絶縁層と、ゲート電極と、チャネル領域と、ドレイン領域と、ソース領域と、を備えたトランジスタを製造する工程を含み、
前記シリコン薄膜は、前記ドレイン領域および前記ソース領域として機能することを特徴とする薄膜デバイスの製造方法。
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