JP2921814B2 - アクティブマトリクス基板およびその製造方法 - Google Patents
アクティブマトリクス基板およびその製造方法Info
- Publication number
- JP2921814B2 JP2921814B2 JP11506593A JP11506593A JP2921814B2 JP 2921814 B2 JP2921814 B2 JP 2921814B2 JP 11506593 A JP11506593 A JP 11506593A JP 11506593 A JP11506593 A JP 11506593A JP 2921814 B2 JP2921814 B2 JP 2921814B2
- Authority
- JP
- Japan
- Prior art keywords
- substrate
- insulating film
- pixel electrode
- active matrix
- film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Liquid Crystal (AREA)
- Formation Of Insulating Films (AREA)
- Thin Film Transistor (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、絵素電極に薄膜トラン
ジスタを介して信号を印加することにより表示を実行す
るアクティブマトリクス駆動方式の液晶表示装置等に用
いられるアクティブマトリクス基板およびその製造方法
に関する。
ジスタを介して信号を印加することにより表示を実行す
るアクティブマトリクス駆動方式の液晶表示装置等に用
いられるアクティブマトリクス基板およびその製造方法
に関する。
【０００２】
【従来の技術】液晶表示装置、ＥＬ表示装置、プラズマ
表示装置などの表示装置においては、マトリクス状に配
された表示絵素を選択して光変調する事により、画面上
に表示パターンを形成している。この表示絵素の光変調
方法の１つとして、アクティブマトリクス駆動方式が知
られており、この方法は、高コントラストの表示が可能
であるので、液晶テレビジョン、ワードプロセッサ、コ
ンピュータの端末表示装置などに用いられている。この
アクティブマトリクス駆動方式の表示装置においては、
個々の表示絵素に独立した絵素電極が設けられており、
各々の絵素電極にはスイッチング素子が接続される。そ
して、これらのスイッチング素子により、アクティブマ
トリクス基板に設けられた絵素電極と、対向基板上に設
けられた対向電極との間に印加される電圧がスイッチン
グされて、両基板間に挟まれた液晶などの表示媒体の光
学的変調が表示パターンとして視認される。ここでスイ
ッチング素子としては、薄膜トランジスタ（ＴＦＴ）素
子、ダイオード素子、ＦＥＴ（バルクトランジスタ）素
子、バリスタ素子等が一般に知られている。
表示装置などの表示装置においては、マトリクス状に配
された表示絵素を選択して光変調する事により、画面上
に表示パターンを形成している。この表示絵素の光変調
方法の１つとして、アクティブマトリクス駆動方式が知
られており、この方法は、高コントラストの表示が可能
であるので、液晶テレビジョン、ワードプロセッサ、コ
ンピュータの端末表示装置などに用いられている。この
アクティブマトリクス駆動方式の表示装置においては、
個々の表示絵素に独立した絵素電極が設けられており、
各々の絵素電極にはスイッチング素子が接続される。そ
して、これらのスイッチング素子により、アクティブマ
トリクス基板に設けられた絵素電極と、対向基板上に設
けられた対向電極との間に印加される電圧がスイッチン
グされて、両基板間に挟まれた液晶などの表示媒体の光
学的変調が表示パターンとして視認される。ここでスイ
ッチング素子としては、薄膜トランジスタ（ＴＦＴ）素
子、ダイオード素子、ＦＥＴ（バルクトランジスタ）素
子、バリスタ素子等が一般に知られている。
【０００３】図３（ａ）に、スイッチング素子としてＴ
ＦＴを用いた従来のアクティブマトリクス基板の平面図
を示し、図３（ｂ）に、図３（ａ）のＢ−Ｂ’線断面図
を示す。
ＦＴを用いた従来のアクティブマトリクス基板の平面図
を示し、図３（ｂ）に、図３（ａ）のＢ−Ｂ’線断面図
を示す。
【０００４】このアクティブマトリクス基板は、ガラス
基板１の上にベースコート絶縁膜２が形成され、その上
に各々一様な線幅を有する走査線３１および信号線９１
が、相互に交差して設けられている。走査線３１と信号
線９１とに囲まれた矩形状の各領域には、絵素電極１１
が設けられてマトリクス状になっている。各領域内の隅
部には、スイッチング素子としてＴＦＴ２５が形成さ
れ、各絵素電極１１と、各絵素電極１１に近接する１本
の走査線３１および１本の信号線９１とにそれぞれ電気
的に接続されている。この走査線３１には走査信号が、
信号線９１には画像信号が各々入力され、走査信号によ
りＴＦＴ２５がＯＮ状態になった時に、信号線９１から
各絵素電極１１に画像信号電流が入力される。入力され
た画像信号は、液晶層に充電されて、液晶を駆動させ
る。
基板１の上にベースコート絶縁膜２が形成され、その上
に各々一様な線幅を有する走査線３１および信号線９１
が、相互に交差して設けられている。走査線３１と信号
線９１とに囲まれた矩形状の各領域には、絵素電極１１
が設けられてマトリクス状になっている。各領域内の隅
部には、スイッチング素子としてＴＦＴ２５が形成さ
れ、各絵素電極１１と、各絵素電極１１に近接する１本
の走査線３１および１本の信号線９１とにそれぞれ電気
的に接続されている。この走査線３１には走査信号が、
信号線９１には画像信号が各々入力され、走査信号によ
りＴＦＴ２５がＯＮ状態になった時に、信号線９１から
各絵素電極１１に画像信号電流が入力される。入力され
た画像信号は、液晶層に充電されて、液晶を駆動させ
る。
【０００５】上記ＴＦＴ２５は、ガラス基板１上に、走
査線３１から分岐されたゲート電極３を有しており、ゲ
ート電極３を覆うように第１のゲート絶縁膜４が設けら
れている。さらに、基板のほぼ全面を覆うようにして、
第２のゲート絶縁膜５が設けられている。第２のゲート
絶縁膜５の上には、ゲート電極３と重畳するように、チ
ャネル部となる真性半導体層６が、アモルファスシリコ
ン膜または微結晶シリコン膜から形成されている。真性
半導体層６の中央部には、チャネル部保護絶縁膜７が形
成され、その端部と真性半導体層６の一部とを覆って、
チャネル部保護膜７上で分断された状態で、コンタクト
部となるｎ型（またはｐ型）半導体層８、８がアモルフ
ァスシリコン膜または微結晶シリコン膜から形成されて
いる。さらに、一方のｎ型半導体層８上に信号線９１か
ら分岐されたソース電極９が形成され、他方のｎ型半導
体層８上にドレイン電極１０が形成されている。また、
絵素電極１１はドレイン電極１０の上に達するように形
成されている。さらに、絵素電極１１の一部と薄膜トラ
ンジスタ２５とを覆うように、保護絶縁膜１２が形成さ
れている。
査線３１から分岐されたゲート電極３を有しており、ゲ
ート電極３を覆うように第１のゲート絶縁膜４が設けら
れている。さらに、基板のほぼ全面を覆うようにして、
第２のゲート絶縁膜５が設けられている。第２のゲート
絶縁膜５の上には、ゲート電極３と重畳するように、チ
ャネル部となる真性半導体層６が、アモルファスシリコ
ン膜または微結晶シリコン膜から形成されている。真性
半導体層６の中央部には、チャネル部保護絶縁膜７が形
成され、その端部と真性半導体層６の一部とを覆って、
チャネル部保護膜７上で分断された状態で、コンタクト
部となるｎ型（またはｐ型）半導体層８、８がアモルフ
ァスシリコン膜または微結晶シリコン膜から形成されて
いる。さらに、一方のｎ型半導体層８上に信号線９１か
ら分岐されたソース電極９が形成され、他方のｎ型半導
体層８上にドレイン電極１０が形成されている。また、
絵素電極１１はドレイン電極１０の上に達するように形
成されている。さらに、絵素電極１１の一部と薄膜トラ
ンジスタ２５とを覆うように、保護絶縁膜１２が形成さ
れている。
【０００６】従来のアクティブマトリクス基板におい
て、上記保護絶縁膜１２の形成は、以下のようにして行
われる。まず、シリコン窒化膜またはシリコン酸化膜を
プラズマＣＶＤ（気相成長）法またはスパッタリング法
により堆積し、その上に所定のパターンを有するフォト
レジスト膜を形成する。そして、該シリコン窒化膜およ
びシリコン酸化膜をエッチング処理することにより、保
護絶縁膜１２をパターン形成する。
て、上記保護絶縁膜１２の形成は、以下のようにして行
われる。まず、シリコン窒化膜またはシリコン酸化膜を
プラズマＣＶＤ（気相成長）法またはスパッタリング法
により堆積し、その上に所定のパターンを有するフォト
レジスト膜を形成する。そして、該シリコン窒化膜およ
びシリコン酸化膜をエッチング処理することにより、保
護絶縁膜１２をパターン形成する。
【０００７】
【発明が解決しようとする課題】上記従来のアクティブ
マトリクス基板において、保護絶縁膜２６として用いら
れるシリコン窒化膜（以下、ＳｉＮXと記す）およびシ
リコン酸化膜（以下、ＳｉＯ2と記す）の形成は、成膜
温度が低い等の利点を有していることからプラズマＣＶ
Ｄ法やスパッタリング法により行われる。
マトリクス基板において、保護絶縁膜２６として用いら
れるシリコン窒化膜（以下、ＳｉＮXと記す）およびシ
リコン酸化膜（以下、ＳｉＯ2と記す）の形成は、成膜
温度が低い等の利点を有していることからプラズマＣＶ
Ｄ法やスパッタリング法により行われる。
【０００８】プラズマＣＶＤ法を用いた場合には、絵素
電極１１として用いられる酸化インジウムを主成分とす
る透明導電膜と、保護絶縁膜２６との界面に、プラズマ
ダメージにより障壁（バリア）層が形成される。
電極１１として用いられる酸化インジウムを主成分とす
る透明導電膜と、保護絶縁膜２６との界面に、プラズマ
ダメージにより障壁（バリア）層が形成される。
【０００９】上記アクティブマトリクス基板を用いた液
晶表示装置において、液晶材料中に含まれる不純物イオ
ンの悪影響を押さえるために、薄膜トランジスタ２５は
交流駆動される。しかし、液晶層が高抵抗体であるの
で、上記障壁層が交流駆動に対して整流特性を示し、液
晶層に印加される電圧に直流成分が付加される。このた
め、シミ、ムラ等の表示品位の低下が生じる。これを防
ぐために、絵素電極１１の上に形成された障壁層を取り
除く必要があるが、障壁層を取り除く際に、液晶層中に
導電性パーティクルが取り込まれるおそれがある。この
導電性パーティクルが、絵素に付着して、対向電極とも
接触すると、液晶層に電圧が保持されずに、点欠陥の原
因となる。
晶表示装置において、液晶材料中に含まれる不純物イオ
ンの悪影響を押さえるために、薄膜トランジスタ２５は
交流駆動される。しかし、液晶層が高抵抗体であるの
で、上記障壁層が交流駆動に対して整流特性を示し、液
晶層に印加される電圧に直流成分が付加される。このた
め、シミ、ムラ等の表示品位の低下が生じる。これを防
ぐために、絵素電極１１の上に形成された障壁層を取り
除く必要があるが、障壁層を取り除く際に、液晶層中に
導電性パーティクルが取り込まれるおそれがある。この
導電性パーティクルが、絵素に付着して、対向電極とも
接触すると、液晶層に電圧が保持されずに、点欠陥の原
因となる。
【００１０】また、プラズマＣＶＤ法およびスパッタリ
ング法のいずれを用いた場合にも、非常に多くのダスト
が発生するので、保護絶縁膜２６にピンホール等の悪影
響が生じて、歩留りが大幅に低下するという問題があ
る。
ング法のいずれを用いた場合にも、非常に多くのダスト
が発生するので、保護絶縁膜２６にピンホール等の悪影
響が生じて、歩留りが大幅に低下するという問題があ
る。
【００１１】さらに、基板１の上には、信号線３１や走
査線９１などの配線、薄膜トランジスタ、絵素電極等が
形成されているので、表面が平坦になっていない。よっ
て、表示部の液晶分子を均一に配向させることができず
に、局部的な配向不良による表示不良が生じるおそれが
ある。
査線９１などの配線、薄膜トランジスタ、絵素電極等が
形成されているので、表面が平坦になっていない。よっ
て、表示部の液晶分子を均一に配向させることができず
に、局部的な配向不良による表示不良が生じるおそれが
ある。
【００１２】本発明は上記問題点を解決するためになさ
れたものであり、ピンホールの無い良好な保護絶縁膜を
絵素電極上にも形成し得、さらに、液晶分子の局部的な
配向不良による表示不良を防ぐことができるアクティブ
マトリクス基板およびその製造方法を提供することを目
的とする。
れたものであり、ピンホールの無い良好な保護絶縁膜を
絵素電極上にも形成し得、さらに、液晶分子の局部的な
配向不良による表示不良を防ぐことができるアクティブ
マトリクス基板およびその製造方法を提供することを目
的とする。
【００１３】
【課題を解決するための手段】本発明のアクティブマト
リクス基板は、マトリクス状に配設された絵素電極と、
該絵素電極の近傍を通って相互に交差して設けられた走
査線および信号線と、該絵素電極、走査線および信号線
にそれぞれ電気的に接続された薄膜トランジスタとを有
し、該薄膜トランジスタのドレイン電極と該絵素電極と
が一部重なっているアクティブマトリクス基板におい
て、液相成長法により、ＳｉＯ2からなる保護絶縁膜が
前記絵素電極、前記走査線、前記信号線および前記薄膜
トランジスタが形成された基板のほぼ全面に渡って、該
基板の凹凸を埋め込んで形成されており、そのことによ
り上記目的が達成される。
リクス基板は、マトリクス状に配設された絵素電極と、
該絵素電極の近傍を通って相互に交差して設けられた走
査線および信号線と、該絵素電極、走査線および信号線
にそれぞれ電気的に接続された薄膜トランジスタとを有
し、該薄膜トランジスタのドレイン電極と該絵素電極と
が一部重なっているアクティブマトリクス基板におい
て、液相成長法により、ＳｉＯ2からなる保護絶縁膜が
前記絵素電極、前記走査線、前記信号線および前記薄膜
トランジスタが形成された基板のほぼ全面に渡って、該
基板の凹凸を埋め込んで形成されており、そのことによ
り上記目的が達成される。
【００１４】
【００１５】本発明のアクティブマトリクス基板の製造
方法は、マトリクス状に配設された絵素電極と、該絵素
電極の近傍を通って相互に交差して設けられた走査線お
よび信号線と、該絵素電極、走査線および信号線にそれ
ぞれ電気的に接続された薄膜トランジスタとを有するア
クティブマトリクス基板の製造方法であって、液相成長
法により、ＳｉＯ 2 からなる保護絶縁膜を前記絵素電
極、前記走査線、前記信号線および前記薄膜トランジス
タが形成された基板全面に形成し、前記保護絶縁膜を形
成する際に、該保護絶縁膜により該基板の凹凸を埋め込
んでおり、そのことにより上記目的が達成される。
方法は、マトリクス状に配設された絵素電極と、該絵素
電極の近傍を通って相互に交差して設けられた走査線お
よび信号線と、該絵素電極、走査線および信号線にそれ
ぞれ電気的に接続された薄膜トランジスタとを有するア
クティブマトリクス基板の製造方法であって、液相成長
法により、ＳｉＯ 2 からなる保護絶縁膜を前記絵素電
極、前記走査線、前記信号線および前記薄膜トランジス
タが形成された基板全面に形成し、前記保護絶縁膜を形
成する際に、該保護絶縁膜により該基板の凹凸を埋め込
んでおり、そのことにより上記目的が達成される。
【００１６】
【００１７】
【作用】本発明においては、ＳｉＯ2からなる保護絶縁
膜を液相成長法（ＬＰＤ法）により形成している。ＬＰ
Ｄ法は、常温での成膜が可能であり、かつ、ダストの生
成が少ないので、ピンホール等の無い良好な保護絶縁膜
が得られる。また、酸化インジウムを主成分とする透明
導電膜の上に保護絶縁膜を形成しても、透明導電膜と保
護絶縁膜との界面に障壁層が形成されない。よって、絵
素電極上に形成された保護絶縁膜を除去する必要性が無
くなる。
膜を液相成長法（ＬＰＤ法）により形成している。ＬＰ
Ｄ法は、常温での成膜が可能であり、かつ、ダストの生
成が少ないので、ピンホール等の無い良好な保護絶縁膜
が得られる。また、酸化インジウムを主成分とする透明
導電膜の上に保護絶縁膜を形成しても、透明導電膜と保
護絶縁膜との界面に障壁層が形成されない。よって、絵
素電極上に形成された保護絶縁膜を除去する必要性が無
くなる。
【００１８】さらに、ＬＰＤ法によれば、絵素電極、走
査線、信号線および薄膜トランジスタが形成された基板
上に、凹凸を埋め込んで表面を平坦化した保護絶縁膜を
形成できるので、表示部の液晶分子の配向状態を均一に
することができる。
査線、信号線および薄膜トランジスタが形成された基板
上に、凹凸を埋め込んで表面を平坦化した保護絶縁膜を
形成できるので、表示部の液晶分子の配向状態を均一に
することができる。
【００１９】
【実施例】以下、本発明の実施例について、図面を参照
しながら説明する。
しながら説明する。
【００２０】図１（ａ）に本発明の一実施例であるアク
ティブマトリクス基板の平面図を示し、図１（ｂ）に図
１（ａ）のＡ−Ａ’線断面図を示す。尚、この図におい
て、同じ機能を有する部分は、従来例と同じ番号を用い
て示している。
ティブマトリクス基板の平面図を示し、図１（ｂ）に図
１（ａ）のＡ−Ａ’線断面図を示す。尚、この図におい
て、同じ機能を有する部分は、従来例と同じ番号を用い
て示している。
【００２１】このアクティブマトリクス基板は、ガラス
基板１の上にベースコート絶縁膜２が形成され、その上
に各々一様な線幅を有する走査線３１および信号線９１
が、相互に交差して設けられている。走査線３１と信号
線９１とに囲まれた矩形状の各領域には、絵素電極１１
が設けられてマトリクス状になっている。各領域内の隅
部には、スイッチング素子としてＴＦＴ２５が形成さ
れ、各絵素電極１１と、各絵素電極１１に近接する１本
の走査線３１および１本の信号線９１とにそれぞれ電気
的に接続されている。この走査線３１には走査信号が、
信号線９１には画像信号が各々入力され、走査信号によ
りＴＦＴ２５がＯＮ状態になった時に、信号線９１から
各絵素電極１１に画像信号電流が入力される。入力され
た画像信号は、液晶層に充電されて、液晶を駆動させ
る。
基板１の上にベースコート絶縁膜２が形成され、その上
に各々一様な線幅を有する走査線３１および信号線９１
が、相互に交差して設けられている。走査線３１と信号
線９１とに囲まれた矩形状の各領域には、絵素電極１１
が設けられてマトリクス状になっている。各領域内の隅
部には、スイッチング素子としてＴＦＴ２５が形成さ
れ、各絵素電極１１と、各絵素電極１１に近接する１本
の走査線３１および１本の信号線９１とにそれぞれ電気
的に接続されている。この走査線３１には走査信号が、
信号線９１には画像信号が各々入力され、走査信号によ
りＴＦＴ２５がＯＮ状態になった時に、信号線９１から
各絵素電極１１に画像信号電流が入力される。入力され
た画像信号は、液晶層に充電されて、液晶を駆動させ
る。
【００２２】上記ＴＦＴ２５は、ガラス板などからなる
透明絶縁性基板１上に、走査線３１から分岐されたゲー
ト電極３を有しており、ゲート電極３を覆うように第１
のゲート絶縁膜４が設けられている。さらに、基板のほ
ぼ全面を覆うようにして、第２のゲート絶縁膜５が設け
られている。第２のゲート絶縁膜５の上には、ゲート電
極３と重畳するように、チャネル部となる真性半導体層
６が、アモルファスシリコン膜または微結晶シリコン膜
から形成されている。真性半導体層６の中央部には、チ
ャネル部保護絶縁膜７が形成され、その端部と真性半導
体層６の一部とを覆って、チャネル部保護膜７上で分断
された状態で、コンタクト部となるｎ型（またはｐ型）
半導体層８、８がアモルファスシリコン膜または微結晶
シリコン膜から形成されている。さらに、一方のコンタ
クト層８上に信号線９１から分岐されたソース電極９が
形成され、他方のコンタクト層８上にドレイン電極１０
が形成されている。また、絵素電極１１はドレイン電極
１０の上に達するように形成されている。さらに、その
状態の基板１のほぼ全面に、各層の凹凸を埋め込んで保
護絶縁膜１３が形成されて、表面が平坦化されている。
透明絶縁性基板１上に、走査線３１から分岐されたゲー
ト電極３を有しており、ゲート電極３を覆うように第１
のゲート絶縁膜４が設けられている。さらに、基板のほ
ぼ全面を覆うようにして、第２のゲート絶縁膜５が設け
られている。第２のゲート絶縁膜５の上には、ゲート電
極３と重畳するように、チャネル部となる真性半導体層
６が、アモルファスシリコン膜または微結晶シリコン膜
から形成されている。真性半導体層６の中央部には、チ
ャネル部保護絶縁膜７が形成され、その端部と真性半導
体層６の一部とを覆って、チャネル部保護膜７上で分断
された状態で、コンタクト部となるｎ型（またはｐ型）
半導体層８、８がアモルファスシリコン膜または微結晶
シリコン膜から形成されている。さらに、一方のコンタ
クト層８上に信号線９１から分岐されたソース電極９が
形成され、他方のコンタクト層８上にドレイン電極１０
が形成されている。また、絵素電極１１はドレイン電極
１０の上に達するように形成されている。さらに、その
状態の基板１のほぼ全面に、各層の凹凸を埋め込んで保
護絶縁膜１３が形成されて、表面が平坦化されている。
【００２３】このアクティブマトリクス基板は、例え
ば、以下のようにして作製することができる。
ば、以下のようにして作製することができる。
【００２４】まず、透明絶縁性基板１の上に、スパッタ
リング法により、厚み５０００オングストロームの五酸
化タンタルからなるベースコート絶縁膜２を堆積する。
その上に、スパッタリング法によりタンタル膜を厚み５
０００オングストロームに積層し、これをフォトエッチ
ングによりパターン化して、走査線３１およびゲート電
極３を形成する。
リング法により、厚み５０００オングストロームの五酸
化タンタルからなるベースコート絶縁膜２を堆積する。
その上に、スパッタリング法によりタンタル膜を厚み５
０００オングストロームに積層し、これをフォトエッチ
ングによりパターン化して、走査線３１およびゲート電
極３を形成する。
【００２５】次に、走査線３１およびゲート電極３の表
面に、陽極酸化法により、五酸化タンタルからなる第１
のゲート絶縁膜４を厚み３０００オングストロームに形
成する。
面に、陽極酸化法により、五酸化タンタルからなる第１
のゲート絶縁膜４を厚み３０００オングストロームに形
成する。
【００２６】この上に、プラズマＣＶＤ法により、厚み
３０００オングストロームの窒化ケイ素（ＳｉＮX）か
らなる第２のゲート絶縁膜５を堆積し、連続してチャネ
ル部６となる真性アモルファスシリコン（ａ−Ｓｉ）膜
を積層する。
３０００オングストロームの窒化ケイ素（ＳｉＮX）か
らなる第２のゲート絶縁膜５を堆積し、連続してチャネ
ル部６となる真性アモルファスシリコン（ａ−Ｓｉ）膜
を積層する。
【００２７】次に、プラズマＣＶＤ法により、厚み２０
００オングストロームの窒化ケイ素（ＳｉＮX）膜を堆
積し、これをフォトエッチング法によりパターニングし
てチャネル部保護絶縁膜７とする。
００オングストロームの窒化ケイ素（ＳｉＮX）膜を堆
積し、これをフォトエッチング法によりパターニングし
てチャネル部保護絶縁膜７とする。
【００２８】続いて、プラズマＣＶＤ法などにより、コ
ンタクト部８となるｎ+アモルファスシリコン膜を積層
した後、アモルファスシリコン膜とｎ+アモルファスシ
リコン膜とをフォトエッチング法によりパターニングし
て、チャネル部真性半導体層６とコンタクト部ｎ型半導
体層８とを形成する。
ンタクト部８となるｎ+アモルファスシリコン膜を積層
した後、アモルファスシリコン膜とｎ+アモルファスシ
リコン膜とをフォトエッチング法によりパターニングし
て、チャネル部真性半導体層６とコンタクト部ｎ型半導
体層８とを形成する。
【００２９】次に、Ｔｉ、Ｍｏ、Ｗ等の金属膜を、スパ
ッタリング法または電子ビーム蒸着法により、厚み３０
００オングストロームに堆積し、これをフォトエッチン
グ法によりパターニングして、信号線９１、ソース電極
９およびドレイン電極１０を形成する。
ッタリング法または電子ビーム蒸着法により、厚み３０
００オングストロームに堆積し、これをフォトエッチン
グ法によりパターニングして、信号線９１、ソース電極
９およびドレイン電極１０を形成する。
【００３０】その後、酸化インジウムを主成分とする透
明導電膜をスパッタリング法または電子ビーム蒸着法に
より厚み１０００オングストロームに堆積し、これをフ
ォトエッチング法によりパターニングして、絵素電極１
１を形成する。
明導電膜をスパッタリング法または電子ビーム蒸着法に
より厚み１０００オングストロームに堆積し、これをフ
ォトエッチング法によりパターニングして、絵素電極１
１を形成する。
【００３１】最後に、この状態の基板のほぼ全面に、Ｌ
ＰＤ法によりＳｉＯ2膜を堆積して、保護絶縁膜１３を
形成し、各層の凹凸を埋め込む。
ＰＤ法によりＳｉＯ2膜を堆積して、保護絶縁膜１３を
形成し、各層の凹凸を埋め込む。
【００３２】上記ＬＰＤ法によるＳｉＯ2膜の堆積につ
いて、以下に説明する。
いて、以下に説明する。
【００３３】図２に、ＬＰＤ法に用いられる成膜装置の
基本構造を示す。この成膜装置は、ホウ酸水溶液滴下装
置１８、攪拌子１９、水溶液を満たすための容器２０、
基板カセット１、カセット吊り下げアーム２２およびコ
ントロールボックス２３からなる。
基本構造を示す。この成膜装置は、ホウ酸水溶液滴下装
置１８、攪拌子１９、水溶液を満たすための容器２０、
基板カセット１、カセット吊り下げアーム２２およびコ
ントロールボックス２３からなる。
【００３４】まず、ケイフッ化水素酸（Ｈ2ＳｉＦ6）に
ＳｉＯ2を溶解し、飽和水溶液とし、容器２０に満た
す。この水溶液に、ホウ酸水溶液滴下装置からホウ酸
（Ｈ3ＢＯ3）水溶液を添加することにより、過飽和状態
にして、基板１７上にＳｉＯ2を析出させる。
ＳｉＯ2を溶解し、飽和水溶液とし、容器２０に満た
す。この水溶液に、ホウ酸水溶液滴下装置からホウ酸
（Ｈ3ＢＯ3）水溶液を添加することにより、過飽和状態
にして、基板１７上にＳｉＯ2を析出させる。
【００３５】この時の化学反応式を下記式およびに
示す： Ｈ2ＳｉＦ6＋２Ｈ2Ｏ＝６ＨＦ＋ＳｉＯ2 ・・・ Ｈ3ＢＯ3＋４ＨＦ＝ＢＦ4 -＋Ｈ3Ｏ+＋２Ｈ2Ｏ ・・・ 即ち、ホウ酸水溶液を添加することにより、上記式の
化学反応が右方向に進行し、フッ化水素酸（ＨＦ）が消
費される。これにより、上記式の化学反応が右方向に
進行し、ＳｉＯ2が析出して、基板１７に堆積される。
この反応は、いずれも常温で進行する。
示す： Ｈ2ＳｉＦ6＋２Ｈ2Ｏ＝６ＨＦ＋ＳｉＯ2 ・・・ Ｈ3ＢＯ3＋４ＨＦ＝ＢＦ4 -＋Ｈ3Ｏ+＋２Ｈ2Ｏ ・・・ 即ち、ホウ酸水溶液を添加することにより、上記式の
化学反応が右方向に進行し、フッ化水素酸（ＨＦ）が消
費される。これにより、上記式の化学反応が右方向に
進行し、ＳｉＯ2が析出して、基板１７に堆積される。
この反応は、いずれも常温で進行する。
【００３６】上記ＬＰＤ法により得られたＳｉＯ2から
なる保護絶縁膜１３は、ピンホール等が無く、また、絵
素電極１１との界面に障壁層の形成は見られなかった。
さらに、ＳｉＯ2膜の厚みを厚くすることにより、基板
の凹凸を埋め込んで表面を平坦化することができた。
なる保護絶縁膜１３は、ピンホール等が無く、また、絵
素電極１１との界面に障壁層の形成は見られなかった。
さらに、ＳｉＯ2膜の厚みを厚くすることにより、基板
の凹凸を埋め込んで表面を平坦化することができた。
【００３７】
【発明の効果】以上の説明から明らかなように、本発明
によれば、ＳｉＯ2膜をＬＰＤ法により形成しているの
で、プラズマＣＶＤ法やスパッタリング法に比べてダス
トが少なく、ピンホール等の無い良好な保護絶縁膜とす
ることができる。また、プラズマＣＶＤ法で形成した保
護絶縁膜のように、絵素電極との界面に障壁層が形成さ
れることが無いので、絵素電極上の保護絶縁膜を除去す
る必要が無い。よって、表示不良を防ぐことができるア
クティブマトリクス基板を歩留りよく得ることができ
る。
によれば、ＳｉＯ2膜をＬＰＤ法により形成しているの
で、プラズマＣＶＤ法やスパッタリング法に比べてダス
トが少なく、ピンホール等の無い良好な保護絶縁膜とす
ることができる。また、プラズマＣＶＤ法で形成した保
護絶縁膜のように、絵素電極との界面に障壁層が形成さ
れることが無いので、絵素電極上の保護絶縁膜を除去す
る必要が無い。よって、表示不良を防ぐことができるア
クティブマトリクス基板を歩留りよく得ることができ
る。
【００３８】さらに、ＬＰＤ法によれば、ＳｉＯ2膜の
厚みを厚くすることにより、表面を平坦化することがで
きる。よって、表示部分で液晶分子の配向状態を均一に
して、表示品位を向上させることができる。
厚みを厚くすることにより、表面を平坦化することがで
きる。よって、表示部分で液晶分子の配向状態を均一に
して、表示品位を向上させることができる。
【図１】（ａ）は、本発明の一実施例であるアクティブ
マトリクス基板を示す平面図であり、（ｂ）は（ａ）の
Ａ−Ａ’線断面図である。
マトリクス基板を示す平面図であり、（ｂ）は（ａ）の
Ａ−Ａ’線断面図である。
【図２】ＬＰＤ法に用いられる成膜装置の基本構造を示
す斜視図である。
す斜視図である。
【図３】（ａ）は、従来のアクティブマトリクス基板を
示す平面図であり、（ｂ）は（ａ）のＢ−Ｂ’線断面図
である。
示す平面図であり、（ｂ）は（ａ）のＢ−Ｂ’線断面図
である。
１ 絶縁性基板 ２ ベースコート絶縁膜 ３ ゲート電極 ４ 第１のゲート絶縁膜 ５ 第２のゲート絶縁膜 ６ チャネル部真性半導体層 ７ チャネル部保護絶縁膜 ８ コンタクト部ｎ型（ｐ型）半導体層 ９ ソース電極 １０ ドレイン電極 １１ 絵素電極 １３ 保護絶縁膜 １８ ホウ酸水溶液滴下装置 １９ 攪拌子 ２０ 水溶液を満たすための容器 ２１ 基板カセット ２２ カセット吊り下げアーム ２３ コントロールボックス
フロントページの続き (56)参考文献 特開 昭58−56432（ＪＰ，Ａ) 特開 昭60−7145（ＪＰ，Ａ) 特開 平４−31826（ＪＰ，Ａ) 特開 平５−297410（ＪＰ，Ａ) 特開 平６−308514（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) G02F 1/136 G02F 1/1333 505
Claims (2)
- 【請求項１】 マトリクス状に配設された絵素電極と、
該絵素電極の近傍を通って相互に交差して設けられた走
査線および信号線と、該絵素電極、走査線および信号線
にそれぞれ電気的に接続された薄膜トランジスタとを有
し、該薄膜トランジスタのドレイン電極と該絵素電極と
が一部重なっているアクティブマトリクス基板におい
て、 液相成長法により、ＳｉＯ2からなる保護絶縁膜が前記
絵素電極、前記走査線、前記信号線および前記薄膜トラ
ンジスタが形成された基板のほぼ全面に渡って、該基板
の凹凸を埋め込んで形成されているアクティブマトリク
ス基板。 - 【請求項２】 マトリクス状に配設された絵素電極と、
該絵素電極の近傍を通って相互に交差して設けられた走
査線および信号線と、該絵素電極、走査線および信号線
にそれぞれ電気的に接続された薄膜トランジスタとを有
するアクティブマトリクス基板の製造方法であって、 液相成長法により、ＳｉＯ 2 からなる保護絶縁膜を前記
絵素電極、前記走査線、前記信号線および前記薄膜トラ
ンジスタが形成された基板全面に形成し、前記保護絶縁
膜を形成する際に、該保護絶縁膜により該基板の凹凸を
埋め込むアクティブマトリクス基板の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11506593A JP2921814B2 (ja) | 1993-05-17 | 1993-05-17 | アクティブマトリクス基板およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11506593A JP2921814B2 (ja) | 1993-05-17 | 1993-05-17 | アクティブマトリクス基板およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06324352A JPH06324352A (ja) | 1994-11-25 |
| JP2921814B2 true JP2921814B2 (ja) | 1999-07-19 |
Family
ID=14653312
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11506593A Expired - Fee Related JP2921814B2 (ja) | 1993-05-17 | 1993-05-17 | アクティブマトリクス基板およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2921814B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1450412A3 (en) | 1996-05-15 | 2005-03-09 | Seiko Epson Corporation | Thin film device and method for making |
| JP4042327B2 (ja) | 1999-03-30 | 2008-02-06 | セイコーエプソン株式会社 | 薄膜トランジスタの製造方法 |
| JP4089529B2 (ja) * | 2003-06-30 | 2008-05-28 | セイコーエプソン株式会社 | アクティブマトリックス型液晶表示装置 |
-
1993
- 1993-05-17 JP JP11506593A patent/JP2921814B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06324352A (ja) | 1994-11-25 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5498573A (en) | Method of making multi-layer address lines for amorphous silicon liquid crystal display devices | |
| US6914260B2 (en) | Electro-optical device | |
| US5153754A (en) | Multi-layer address lines for amorphous silicon liquid crystal display devices | |
| US6567150B1 (en) | Liquid crystal display and method of manufacturing the same | |
| US6078365A (en) | Active matrix liquid crystal panel having an active layer and an intervening layer formed of a common semiconductor film | |
| KR100271037B1 (ko) | 액정 표시 장치의 구조 및 그 액정 표시 장치의 제조 방법(liquid crystal display device and the method for manufacturing the same) | |
| US5060036A (en) | Thin film transistor of active matrix liquid crystal display | |
| US7319054B2 (en) | Method of fabricating liquid crystal display device | |
| US7671931B2 (en) | Liquid crystal display device and method of fabricating the same | |
| US20030122127A1 (en) | Thin film transistor array and its manufacturing method | |
| JP2000002892A (ja) | 液晶表示装置、マトリクスアレイ基板およびその製造方法 | |
| US6330042B1 (en) | Liquid crystal display and the method of manufacturing the same | |
| JPH08313915A (ja) | 液晶表示装置 | |
| JP2921814B2 (ja) | アクティブマトリクス基板およびその製造方法 | |
| WO2023178794A1 (zh) | 阵列基板、阵列基板的制作方法及显示面板 | |
| US6757033B2 (en) | Liquid crystal display device and method for manufacturing the same | |
| JPH028821A (ja) | アクティブマトリックス基板 | |
| JP3119233B2 (ja) | 液晶表示装置及びその製造方法 | |
| US6731361B2 (en) | High resolution in-plane switching mode TFT-LCD | |
| JPH0862629A (ja) | 液晶表示装置 | |
| KR101097675B1 (ko) | 박막 트랜지스터 및 그 제조 방법 | |
| JPH09153618A (ja) | 液晶表示装置の製造方法 | |
| JP2895698B2 (ja) | アクティブマトリクス基板 | |
| JP3466530B2 (ja) | 液晶表示装置およびそれに用いられる半導体装置の製造方法 | |
| JPH0797191B2 (ja) | アクティブマトリクスセルおよびその製作方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19990415 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080430 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090430 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090430 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100430 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100430 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110430 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120430 Year of fee payment: 13 |
|
| LAPS | Cancellation because of no payment of annual fees |