KR20040089747A - 박막 디바이스, 액티브 매트릭스 기판, 액정 패널, 전기장치, 및 박막 디바이스의 제조 방법 - Google Patents

박막 디바이스, 액티브 매트릭스 기판, 액정 패널, 전기장치, 및 박막 디바이스의 제조 방법 Download PDF

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Abstract

TFT를 구성하는 절연막, 실리콘막 및 전도막 중의 어느 한 박막을 액체를 도포하여 열처리함으로써 형성한다. 스핀코터(102)에서는 도포액 보관부(105)로부터 공급되는 박막 성분을 포함하는 액체를 기판상에 스핀코트한다. 도포액이 도포된 기판은 열처리부(103)에서 열처리되어 기판상에 도포막이 형성된다. 또한 레이저 어니일링 등을 실시하면, 결정성, 치밀화, 또는 밀착성 중의 어느 막질이 향상된다. 이 도포액이나 레지스트를 잉크젯 방식으로 도포함으로써, 약액의 사용 효율을 높이며, 또한, 패턴화된 도포막의 형성이 가능하게 된다. 본 발명의 박막 디바이스는 염가로 처리량이 높고, 도포액의 사용 효율이 높은 제조 장치에서 TFT를 제조함으로써, 초기 투자와 액정 표시 장치의 비용을 대폭 삭감한다.

Description

박막 디바이스, 액티브 매트릭스 기판, 액정 패널, 전기 장치, 및 박막 디바이스의 제조 방법{Thin film device, active matrix substrate, liquid crystal panel, electric device and method for processing a thin film device}
본 발명은 박막 트랜지스터(이하 TFT라고 약기한다) 등의 박막 적층 구조를포함하는 박막 디바이스 및 그 제조 방법에 관한 것으로서, 특히 초기 설비 투자가 적고, 저비용으로 제조 가능한 박막 디바이스 및 그 제조 방법에 관한 것이다. 본 발명은 또한, 그 박막 디바이스를 사용한 액정 패널 및 전자 기기에 관한 것이다.
최근, 이러한 종류의 박막 디바이스를 사용한 액정 표시 장치는 노트북 컴퓨터, 차량 적재용의 네비게이션 시스템, 비디오 카메라, 각종 휴대 정보 기기 등에 사용되어, 응용 분야와 생산 수량이 급속히 확대되고 있다. 이것은 액정 표시 장치의 가격 저하와, 화면 크기의 확대, 해상도 향상, 저소비 전력화 등의 성능 향상에 의존되고 있다. 그러나, 한층 더 시장의 확대, 응용 분야의 확대를 위해서는 더욱 더 비용 감소가 요구된다.
액정 표시 장치의 주류는 TFT를 화소용 스위칭 소자로 하는 액티브 매트릭스형 액정 표시 장치이다. 이 액정 표시 장치는 TFT와 그것에 접속되는 화소 전극이 매트릭스상(狀)으로 형성되는 TFT 기판과, 공통 전극이 형성되는 대향 기판 사이에 액정이 봉입되어 구성된다. 도 17에 TFT 기판(60)의 주요부를 도시한다. 도 17에서, 열 방향으로 배선되는 복수의 소스선 또는 데이터 신호선(S1, S2, ··· Sn)과, 행 방향으로 배선되는 복수의 게이트선 또는 주사 신호선(G1, G2, ··· Gm)의 각 교점 부근의 화소 위치에, TFT(61)가 형성된다. 이 TFT(61)의 소스 전극은 소스선에 접속되고, 드레인 전극은 화소 전극(62)에 접속된다. 소스선으로부터 공급되는 데이터 신호는 게이트선으로부터 공급되는 주사 타이밍 신호에 근거하여, TFT(61)를 통해 화소 전극(62)에 인가된다. 액정은 화소 전극(62)과 공통 전극(도시하지 않음) 간의 전계에 의해 그 상태가 변화되어, 표시 구동된다.
액정 표시 장치는 TFT 기판(60)과 대향 기판간으로의 액정 봉입 등의 패널 조립, 소스선이나 게이트선을 구동하는 구동 회로의 장치 등에 의해 구성되지만, 그 비용은 TFT 기판(60)의 비용에 크게 의존하고 있다. 그리고 TFT 기판(60)의 비용은 TFT의 제조 방법에 의존한다. 구동 회로의 일부는 그 능동 소자를 TFT로 구성함으로써, TFT 기판(60)상에 형성되는 경우도 있는데, 이 경우에는 특히, 액정 표시 장치의 비용 속에 차지하는 TFT 기판의 비용 비율이 높게 된다.
여기에서 TFT는 절연층, 도전층, 소스, 드레인 및 채널영역을 갖는 실리콘 반도체층을 적어도 갖는 복수의 박막으로 구성되는 박막 적층 구조를 갖는다. TFT의 비용은 이 박막 적층 구조의 제조 비용에 크게 의존하고 있다.
이 박막 적층 구조 중 절연층의 형성에는 일반적으로 NPCVD(Normal Pressure Chemical Vapor Deposition)에서는 막 두께의 균일성이 낮기 때문에, LP(Low Pressure) CVD나 PE (Plasma Enhanced) CVD가 사용된다. 금속층에서 대표되는 도전층은 스퍼터에 의해 형성된다. 실리콘 반도체층을 형성하기 위한 실리콘막도, PECVD나 LPCVD로 형성된다. 또한, 이 실리콘막에 대하여, 이온 주입법이라든지 이온 도핑법에 의해 불순물을 도입하는 방법이 사용되고 있었다. 혹은, 소스·드레인 영역이 이루는 고농도 불순물 영역은 CVD 장치에 의해, 불순물 도핑된 실리콘막으로 형성하는 방법이 채용되고 있었다.
상술한 각종 성막(成膜)에 사용되는 CVD 장치, 스퍼터 장치 등은 모두 진공하에서 처리하는 진공 처리 장치이고, 대규모의 진공 배기 설비를 필요로 하여 초기 투자 비용이 증대되고 있다. 또한, 진공 처리 장치에서는 진공 배기, 기판 가열, 성막, 벤트의 순으로 기판이 반송되는 것에 의해, 성막 등의 처리가 이루어진다. 이 때문에 기판 분위기를 대기-진공으로 치환할 필요가 있으며, 처리량에도 한계가 있다. 또한, 이온 주입 장치라든지 이온 도핑 장치도 기본적으로 진공 처리 장치이며 상기와 같은 문제가 발생한다. 또한 이 이온 주입 장치나 이온 도핑 장치에서는, 플라즈마의 생성, 이온의 인출, 이온의 질량 분석(이온 주입 장치의 경우), 이온의 가속, 이온의 집속, 이온의 주사 등 매우 복잡한 기구가 필요하여, 초기 투자비용이 상당히 비싸진다.
이와 같이, 박막 적층 구조를 제조하기 위한 박막 형성기술이라든지 그 가공 기술은 기본적으로는 LSI의 제조 기술과 동일하다. 따라서, TFT 기판의 비용 감소의 주요한 수단은 TFT를 형성하는 기판 크기의 대형화, 박막 형성과 그 가공 공정의 효율 향상 및 원료에 대한 제품비 향상이다.
그러나, 비용 감소와 대형의 액정 표시 장치의 제조를 목적으로 한 기판 크기의 대형화는 진공 처리 장치 내에서의 기판의 고속 반송의 장해가 될 뿐만 아니라, 성막 공정의 열압력에 의해서 기판이 깨어지기 쉬운 등의 문제가 있어, 성막 장치의 처리량 향상은 극히 곤란하다. 또한, 기판 크기의 대형화는 동시에 성막 장치의 대형화를 초래하게 된다. 이 결과, 진공 배기되는 용적의 증대에 기인한 성막 장치의 가격 상승에 의해, 초기 투자의 증대를 한층 더 초래하게 되고, 결국 대폭적인 비용 감소가 곤란해진다.
또한, TFT의 원료에 대한 제품비 향상은 비용 감소가 유력한 수단이지만, 이미 극한에 가까운 원료에 대한 제품비가 달성되어 있고, 대폭적인 원료에 대한 제품비 향상은 숫자적으로도 곤란한 상황으로 되어 있다.
또한, 각종 층의 패터닝을 위해, 포토 리소그래피 공정이 실시되고 있다. 이 포토 리소그래피 공정에서는 레지스트막의 도포 공정, 노광 공정, 현상 공정이 필요하게 된다. 또한 그 후에 에칭 공정, 레지스트 제거 공정이 필요하며, 패터닝을 위한 공정이 박막 형성 방법의 공정수를 증대하는 요인으로도 된다. 이것이 박막 디바이스의 제조 비용 상승의 원인으로 되어 있다.
이 포토 리소그래피 공정 속의 레지스트 도포 공정에 대해서도, 기판상에 적하된 레지스트액 중, 스핀 도포 후에 레지스트막으로서 잔존하는 것은 1%에 차지 않는 양이고, 레지스트액의 사용 효율이 악화되고 있는 문제가 있다.
또한, 노광 공정에 사용되는 대형의 노광 장치로 바뀌는 저비용의 방법으로서, 인쇄법 등이 제안되고 있지만, 가공 정밀도 등의 문제가 있어 실용에는 이르지 않고 있다.
전술한 바와 같이, 현재의 액정 표시 장치는 시장에서 대폭적인 가격 감소가 요구되면서, TFT 기판의 대폭적인 비용 감소가 곤란한 상황에 있다.
본 발명의 목적은 액정 표시 기판 등에 사용되는 박막 적층 구조의 일부 또는 전부의 박막을 진공 처리 장치를 사용하지 않고서 성막하여, 초기 투자 비용 및 러닝 코스트의 감소와 동시에 처리량을 높여서, 제조 비용을 대폭 감소할 수 있게 되는 박막 디바이스 및 그 제조 방법을 제공하는 것에 있다.
본 발명의 다른 목적은 도포막에 의해 박막을 형성하여 비용 절감을 도모하면서, CVD막, 스퍼터막의 특성에 가까이 할 수 있는 박막 디바이스 및 그 제조 방법을 제공하는 것에 있다.
본 발명의 또 다른 목적은 도포막에 의해 박막을 형성할 때의 도포액의 소비량을 감소하여, 비용 절감을 도모할 수 있는 박막 디바이스 및 그 제조 방법을 제공하는 것에 있다.
본 발명의 또 다른 목적은, 포토 리소그래피 공정을 사용하지 않고서 형성막의, 패터닝을 가능하게 하여, 비용 절감을 도모할 수 있는 박막 디바이스 및 그 제조 방법을 제공하는 것에 있다.
본 발명의 또 다른 목적은 도포막에 의해 화소 전극을 형성함에 의해, 액정과 접하는 면을 평탄화할 수 있는 박막 디바이스 및 그것을 사용한 액정 패널 및 전자 기기를 제공하는 것에 있다.
본 발명의 또 다른 목적은 배선층을 블랙매트릭스를 위한 차광층으로서 겸용할 수 있고, 게다가 개구율이 높은 박막 디바이스, 액정 패널 및 그것을 사용한 전자 기기를 제공하는 것에 있다.
본 발명의 또 다른 목적은 저비용의 박막 디바이스를 사용함으로써, 비용 절감을 도모할 수 있는 액정 패널 및 전자 기기를 제공하는 것에 있다.
본 발명의 일 양태에 의하면, 적어도 1층의 절연층과 적어도 1층의 도전층을 포함하는 복수 층의 박막으로 구성되는 박막 적층 구조를 갖는 박막 디바이스에 있어서,
상기 박막 적층 구조 중 적어도 1층의 상기 박막이, 해당 박막의 구성 성분을 포함하는 액체가 도포된 후에 열처리되어 얻어지는 도포막(실록산 결합을 기본 구조로 하는 Spin On Glass 막을 제외한다)으로 형성되어 있는 것을 특징으로 한다.
이 박막 디바이스의 제조 방법은,
기판상에, 상기 박막의 구성 성분을 포함하는 도포액을 도포하는 공정과,
상기 기판상의 도포면에 열처리를 행하여 도포막(실록산 결합을 기본 구조로 하는 Spin On G1ass 막을 제외한다)을 형성하는 공정을 가진다.
본 발명에서, 박막 적층 구조 중의 적어도 1층이 진공 처리 장치에 상관없이 도포막으로서 형성된다. 이런 종류의 도포막으로서, 평탄화층으로서 사용되는, 실록산 결합을 기본 구조로 하는 Spin On Glass(SOG)막이 알려져 있다. 그러나, 유기 SOG 막은 산소플라즈마 처리에 대하여 에칭되기 쉽고, 무기 SOG막은 수천Å의 막 두께에서도 균열이 발생하기 쉬운 등의 문제가 있어, 단층으로 층간 절연막 등에 사용되는 일은 거의 없고, CVD 절연막 상층의 평탄화층으로서 이용되는 정도이다.
본 발명은 이 SOG막 이외의 도포막에 의해, 박막 적층 구조를 구성하는 절연층이라든지 도전층 자체를 형성하는 것으로, 동시에 박막의 평탄화도 가능하게 된다. 이 도포막은 CVD 장치라든지 스퍼터 장치 등의 진공 처리 장치에 상관없이 형성할 수 있기 때문에, 대량 생산 라인을 종래와 비교하여 극히 적은 투자로 구축할 수 있어, 제조 장치의 처리량을 높일 수 있고, 박막 디바이스의 비용을 대폭 삭감할 수 있다.
상기 박막 적층 구조로서는 반도체층을 포함하는 것, 박막 트랜지스터를 포함하는 것, 하지(下地) 절연층이라든지 상층의 보호용 절연층을 포함하는 것 등, 여러 가지 구조가 대상이 된다.
이 때, 박막 적층 구조에 포함되는 모든 절연층을 도포막하는 것이 바람직하다. 단, 박막 트랜지스터의 특성을 확보하기 위해서 막질(膜質)의 조건이 엄격한 게이트 절연층은, 도포막 이외의 방법으로 형성해도 된다.
특히 본 발명의 목적인 디바이스 비용을 감소하기 위해서는, 박막 적층 구조에 포함되는 2층 이상 박막이 도포막으로 형성되어 있는 것이 바람직하다.
절연층은 Si-N 결합을 갖는 중합체(폴리실라잔)를 포함하는 액체가 도포되고 또한 산소 분위기에서 제 1 열처리가 이루어져서 얻어지는 SiO2의 도포막으로 형성할 수 있다. 상기 조성에서 나타나는 폴리실라잔은 균열 내성이 높고, 내산소 플라즈마성이 있으며, 단층에서도 어느 정도의 막 두께의 절연층으로서 사용할 수 있다.
이 절연층은 제 1 열처리 후에 해당 제 1 열처리보다도 고온에서 제 2 열처리가 이루어지며, 상기 제 1 열처리 후보다도 그 계면이 청정하게 되어 있는 것이 바람직하다. 이 제 2 열처리를 레이저 어니일링 또는 램프 어니일링에 의해, 고온으로 단시간에 실시할 수 있다.
반도체층은 실리콘 입자를 포함하는 액체가 도포되고 또한 제 1 열처리된 실리콘 도포막 중에 불순물이 함유되어 구성된다.
이 반도체층도, 제 1 열처리 후에 해당 제 1 열처리보다도 고온에서 제 2 열처리가 이루어지며, 상기 제 1 열처리 후보다도 그 결정성이 향상되어 있는 것이 바람직하다. 이 제 2 열처리도, 레이저 어니일링 또는 램프 어니일링에 의해, 고온으로 단시간에 실시할 수 있다.
실리콘 도포막 중에 불순물을 확산시키는 방법으로서,
상기 실리콘 도포막상에, 불순물 함유층을 도포 형성하는 공정과,
상기 불순물 함유층을 가열하여, 상기 불순물을 상기 실리콘 도포막 중에 확산시키는 공정을 포함하는 것이 바람직하다.
종래, 소스·드레인 영역이 되는 고농도 불순물 영역은 CVD 장치에 의해 불순물 도핑된 실리콘막으로 형성하는 방법이라든지, 이온 주입법이나 이온 도핑법에 의해 불순물을 도입하는 방법이 사용되고 있었지만, 본 발명에서는 액체를 도포하여 소성함으로써 불순물을 함유하는 박막을 형성하고, 상기 박막을 램프 어니일링이나 레이저 어니일링 등의 고온 단시간의 열처리를 하여 고농도 불순물 영역을 형성함으로써 소스·드레인 영역을 형성한다. 이온 주입 장치라든지 이온 도핑 장치는 기본적으로 진공 장치이면서 동시에 플라즈마의 생성, 이온의 인출, 이온의 질량 분석(이온 주입 장치의 경우), 이온의 가속, 이온의 집속, 이온의 주사 등 매우 복잡한 기구가 필요하며, 불순물을 함유하는 박막을 도포하여 열처리를 하는 장치와 비교하여 장치 가격의 차는 뚜렷하다.
도전층은 2개의 형성 방법이 있으며, 그 하나는 금속 박막을 형성하는 방법이고, 다른 하나는 투명 전도 박막을 형성하는 방법이다.
도전층으로서 금속 박막을 형성하기 위해서는, 도전성 입자를 포함하는 액체가 도포된 후에, 제 1 열처리에 의해 액체성분을 증발시키고, 이것에 의해 도전성 도포막을 형성할 수 있다.
이 도전층도, 제 1 열처리 후에 해당 제 1 열처리보다도 고온에서 제 2 열처리가 이루어지며, 상기 제 1 열처리 후보다도 낮은 저항으로 되어있는 것이 바람직하다. 이 제 2 열처리도, 레이저 어니일링 또는 램프 어니일링에 의해, 고온 단시간에 실시할 수 있다.
도전층으로서 투명 전도 박막을 형성하는 방법으로서는, 상기 도포면을 산소 분위기 또는 비환원성 분위기에서 열처리하는 제 1 열처리 공정과,
상기 도포면을 수소 분위기 또는 환원성 분위기에서 열처리하는 제 2 열처리 공정을 갖는 것이 바람직하다.
도전층으로서 투명 전극을 형성하는 경우에는, 도포액으로서 예를 들면 인듐과 주석을 포함하는 유기산이 사용된다. 이 경우, 바람직하게는 도포 후에 점도 제어용으로 사용된 용제를 증발(예를 들면 100℃ 정도의 온도에서)시킨 후에, 상술한 제 1, 제 2 열처리가 실시된다. 제 1 열처리에서 인듐 산화물 및 주석 산화물이 형성되어, 제 2 열처리는 수소 분위기 또는 환원성 분위기에서 환원 처리를 행한다.
여기에서, 상기 제 2 열처리 공정에서의 열처리 온도를 상기 제 1 열처리 공정에서의 열처리 온도보다도 낮게 설정하는 것이 바람직하다.
이렇게 하면, 제 1 열처리 공정을 거친 투명 도전성 도포막이, 제 2 열처리 공정에서 열 열화(劣化)하는 것을 방지할 수 있다.
상기 제 2 열처리 공정 후에, 상기 기판의 온도가 200℃가 될 때까지, 비산화 분위기로 유지하면 좋다. 이렇게 하면, 제 2 열처리 공정에서 환원 처리를 받은 투명 도전성 도포막이 대기 중에서 재산화(再酸化)하는 것이 억제되므로, 투명 도전성 도포막의 시트 저항값이 증대하지 않는다. 재산화를 확실하게 방지하기 위해서는 대기로 빼낼 때의 기판 온도를 100℃ 이하로 하면 좋다. 특히, 도포 ITO막의 비저항은 막중의 산소 결함이 많을수록 낮아지므로, 대기 중의 산소에 의해서 투명 도전성 도포막에 재산화가 일어나면 비저항이 증대하기 때문이다.
이 투명 도전성 도포막을 형성하기 위해서는, 인듐(In) 및 주석(Sn)을 포함하는 포액이 상기 기판상에 도포된다. 이 도포막은 제 1 열처리에서 산화된 ITO막으로 된다. 이 도포 ITO막을 사용하면, 도전층을 투명 전극으로서도 이용할 수 있다.
도포 ITO막 표면에 금속 도금이 행해지면, 투명 전극 이외의 도전층으로서 이용할 수 있고, 게다가 금속 도금에 의해 접촉 저항을 낮출 수 있다. 이 접촉 저항을 낮추기 위해서는, 도포 ITO의 접촉면에 스퍼터에 의해 형성된 도전성 스퍼터막을 더 설치하면 된다.
박막 적층 구조로서는, 복수의 데이터선과 복수의 주사선의 각 교점 부근에 형성되는 각 화소마다 배치된 화소 스위칭 소자와, 그것에 접속된 화소 전극을 포함하는 액티브 매트릭스 기판을 들 수 있다.
이 액티브 매트릭스 기판에 사용되는 대표적인 화소 스위칭 소자는 박막 트랜지스터이다. 이 화소 스위칭 소자로서의 박막 트랜지스터는 상기 데이터선에 전기적으로 접속되는 소스 영역과, 상기 주사선에 전기적으로 접속되는 게이트 전극과, 상기 화소 전극에 전기적으로 접속되는 드레인 전극을 포함하고 있다.
이러한, 박막 적층 구조에서는, 화소 전극을 도전성 도포막으로 형성하는 것이 바람직하다. 이 화소 전극이 형성되는 면은 통상 단차(段差)가 있지만, 도전성 도포막으로써 화소 전극을 형성하면, 도전성 도포막의 표면은 거의 평탄하게 되기 때문이다. 이로 인해, 러빙(rubbing)이 양호하게 실시되고, 리버스 틸드 도메인의 발생을 방지할 수 있다.
화소 전극에 사용되는 도전성 도포막으로서는, 도포 ITO막이 바람직하다. 도포 ITO는 투명 전극이 되어, 투과형 액정 표시 장치의 액티브 매트릭스 기판을 제조하는 데 적합하다.
화소 스위칭 소자로서의 박막 트랜지스터는 상기 게이트 전극의 표면측에 형성된 층간 절연막을 가지며, 상기 데이터선 및 상기 화소 전극이, 상기 층간 절연막에 형성된 접촉홀을 통해, 상기 소스 영역 및 상기 드레인 영역에 각각 전기적으로 접속되는 구조를 가질 수 있다.
이 때, 층간 절연막은 하층측에 위치하는 하층측 층간 절연막과, 상기 하층측 층간 절연막의 표면에 형성된 상층측 층간 절연막을 가질 수 있다. 이 경우, 상기 데이터선은 상기 하층측 층간 절연막에 형성된 제 1 접촉홀을 통해 상기 소스 영역에 전기적으로 접속된다. 한편, 상기 화소 전극은 상기 하층측 층간 절연막 및 상기 상층측 층간 절연막에 형성된 제 2 접촉홀을 통해, 상기 드레인 영역에 전기적으로 접속된다.
이와 같이 구성하면, 데이터선과 화소 전극은 다른 층에 형성되므로, 서로 겹치는 위치에 형성되더라도 단락은 발생하지 않는다. 이로 인해, 화소 전극의 외주 가장자리를, 데이터선 및 주사선의 상방(上方)에 위치시킬 수 있다.
이렇게 하면, 데이터선 및 주사선과, 화소 전극의 사이에는, 평면적으로 틈이 존재하지 않게 된다. 이로 인해, 데이터선 및 주사선이 블랙 매트릭스로서 차광 기능을 발휘할 수 있다. 따라서, 다른 공정을 추가하여 블랙 매트릭스만을 위해 차광층을 형성할 필요가 없어진다.
또한, 화소 전극의 형성 범위가 확대되므로, 화소 영역의 개구율도 증대하여, 표시가 밝아지는 이점도 생긴다.
도전성 도포막으로 형성된 화소 전극은 도전성 스퍼터막을 통해 드레인 전극과 전기적으로 접속되는 것이 바람직하다.
도전성 도포막은 스퍼터막과 비교하여 접촉 저항이 낮으므로, 도전성 스퍼터를 도전성 도포막과 소스 영역의 사이에 개재시키면, 접촉 저항을 낮출 수 있다.
이 도전성 스퍼터막도 스퍼터 ITO막인 것이 바람직하다. 개구율을 낮추지 않기 때문이다.
상기 도전성 도포막과 상기 도전성 스퍼터막이 동일 패턴이면, 화소 전극의 패터닝 정밀도를 높일 수 있다. 왜냐하면, 레지스트 마스크와의 밀착성이 높은 도전성 도포막에만 레지스트 마스크를 형성하여, 도전성 도포막과 도전성 스퍼터막을 동시에 패터닝할 수 있기 때문이다. 레지스트 마스크와의 밀착성이 낮은 도전성 스퍼터에 레지스트 마스크를 형성할 필요가 없으며, 그것에 기인한 패터닝 정밀도의 저하는 발생하지 않기 때문이다.
상기 도전성 도포막과 상기 도전성 스퍼터막이 동일 패턴이 아닌 경우에는, 상기 도전성 도포막의 외주 가장자리가, 상기 도전성 스퍼터막의 외주 가장자리보다도 외측에 위치하는 것이 바람직하다.
이 경우, 도전성 도포막과 도전성 스퍼터막의 각각에 레지스트 마스크를 형성하고, 다른 공정에서 패터닝이 실시된다. 이 때, 화소 전극의 외주 가장자리의 패턴 정밀도는 도전성 스퍼터막보다도 큰 도전성 도포막의 패턴 정밀도에만 의존한다. 따라서, 레지스트 마스크와의 밀착성이 낮은 도전성 스퍼터막의 패턴 정밀도에 의한 악영향이 화소 전극의 패턴 정밀도에 미치지 못한다.
상기 도전성 스퍼터막과 상기 데이터선을 동일 층에 위치시키면, 양 층은 동일 금속재료로써 동시에 형성할 수 있다.
이것에 대신하여, 상기 도전성 스퍼터막을 상기 데이터선보다도 상층에 위치시키는 것도 가능하다. 이 경우에는, 각 막의 형성 공정이 별도의 공정이 되기 때문에, 동일 재료, 이종 재료의 선택이 가능하게 된다.
상기 층간 절연막이 하층측에 위치하는 하층측 층간 절연막과, 상기 하층측 층간 절연막의 표면에 적층된 상층측 층간 절연막을 구비하여, 상기 상층측 층간 절연막의 표면상에는, 상기 데이터선과 도전성 스퍼터막을 동일 층으로 형성할 수 있다. 이 때, 상기 데이터선은 상기 하층측 층간 절연막에 형성된 제 1 접촉홀을 통해 상기 소스 영역에 전기적으로 접속된다. 한편, 상기 도전성 스퍼터막은 상기 상층측 층간 절연막 및 상기 하층측 층간 절연막에 형성된 제 2 접촉홀을 통해 상기 드레인 영역에 전기적으로 접속된다. 그리고, 상기 도전성 스퍼터막의 표면상에 상기 도전성 도포막이 적층된다.
이것을 대신하여, 상기 하층측 층간 절연막의 표면상에 상기 데이터선과 상기 도전성 스퍼터막을 동일 층에 형성할 수 있다. 이 경우, 상기 데이터선은 상기 하층측 층간 절연막에 형성된 제 1 접촉홀을 통해 상기 소스 영역에 전기적으로 접속된다. 상기 도전성 스퍼터막은 상기 하층측 층간 절연막에 형성된 제 2 접촉홀을 통해 상기 드레인 영역에 전기적으로 접속된다. 그리고, 상기 도전성 도포막은 상기 상층측 층간 절연막의 표면상에 적층되어, 상기 상층측 층간 절연막에 형성된 제 3 접촉홀을 통해 상기 도전성 스퍼터막에 전기적으로 접속된다.
본 발명의 다른 양태에 의하면,
상술한 박막 디바이스가 형성된 액티브 매트릭스 기판과,
상기 액티브 매트릭스 기판과 대향하여 배치되는 대향 기판과,
상기 액티브 매트릭스 기판과 상기 대향 기판 사이에 봉입된 액정층을 설치하여, 액정 패널을 구성할 수 있다.
본 발명의 또 다른 양태에 의하면, 그 액정 패널을 갖는 전자 기기를 구성할 수 있다.
어느 쪽의 경우도, 박막 디바이스의 비용 절감에 의해서, 액정 패널 및 그것을 사용한 전자 기기의 대폭적인 비용 절감을 도모할 수 있다.
상술한 액체의 도포 공정에서는 상기 기판상의 도포 영역에만 상기 액체를 도포하여, 패터닝된 도포막을 기판상에 형성하는 것이 바람직하다. 이렇게 하면,공정이 많은 포토 리소그래피 공정이 불필요하게 되기 때문이다. 또한, 이 도포 방법에 의하면 도포액의 소비량도 감소하기 때문에, 경영 경비를 저하시킬 수 있다.
본 발명의 박막 디바이스의 제조 방법의 또 다른 양태에 의하면,
복수의 토출구를 갖는 도포액 토출 노즐을 준비하여,
기판과 상기 복수의 도포액 토출 노즐과의 위치를 상대적으로 변화시키면서, 기판상의 도포 영역에만 상기 도포액을 토출하여, 패터닝된 도포막을 기판상에 형성하는 것을 특징으로 한다.
이 방법은 예를 들면 잉크젯 방식을 이용하여 실현할 수 있다. 이렇게 하면, 쓸데없는 도포액을 도포하지 않고서 절약할 수 있는 것에 더하여, 포토 리소그래피 공정이 불필요하기 때문에, 설비 비용의 감소와 처리량의 향상에 크게 기여한다. 예를 들면 레지스트막의 형성에 있어서는, 종래의 도포 기술로서는 적하량의 1% 전후의 양밖에 도포막으로서 이용되고 있지 않았지만, 본 발명에 의해 적하량의 10% 이상의 레지스트가 도포막으로서 이용될 수 있다. 이 도포 효율의 높이는 레지스트뿐만 아니라, 본 발명에 의한 다른 도포막에 대해서도 당연히 유효하며, 도포 재료의 삭감과 도포 공정의 시간 단축에 의해 액정 표시 장치의 비용 감소를 달성할 수 있는 것이다.
복수의 상기 토출구는 상기 도포액의 토출 상태 및 비토출 상태가 각각 독립적으로 제어되어, 각각의 상기 토출구에서의 도포 타이밍을 제어하면서, 상기 기판과 상기 복수의 도포액 토출 노즐과의 위치를 상대적으로 변화시키는 것이 바람직하다. 보다 정밀한 패턴 도포가 가능하게 되기 때문이다.
이러한 도포 방법은 레지스트 패턴을 형성하기 위한 레지스트 도포 외에, 상술한 도포막 형성을 위한 각종 도포액의 도포에 적용할 수 있다. 예를 들면 도포 절연막을 패턴 도포할 수 있으면, 도포와 동시에 접촉홀도 형성할 수 있다.
이와 같이 본 발명에 의하면, 일부 또는 모든 박막을 액체를 도포하여 열처리함으로써 형성할 수 있기 때문에, 염가이면서 동시에 높은 처리량을 갖는 제조 장치에서 박막 디바이스를 제조할 수 있다.
도 1은 본 발명의 제 1 실시예에 사용하는 도포막 형성장치의 구성도.
도 2는 본 발명의 제 1 실시예에 사용하는 다른 도포막 형성 장치의 구성도.
도 3은 코플레이너(coplanar)형 TFT의 단면도.
도 4는 역스태거형 TFT의 단면도.
도 5는 본 발명의 제 1 실시예에 사용하는 인라인형의 도포막 형성 장치의 구성도.
도 6은 본 발명의 제 1 실시예에 사용하는 또다른 인라인형의 도포막 형성 장치의 구성도.
도 7은 본 발명의 제 1 실시예에 사용하는 도포 실리콘막 형성 장치의 구성도.
도 8은 본 발명의 제 1 실시예에 사용하는 다른 도포 실리콘막 형성 장치의 구성도.
도 9는 도포 ITO막 표면에의 금속 도금 방법을 설명하는 흐름도.
도 10은 본 발명에 의한 불순물 함유 절연층을 사용한 코플레이너형 TFT의제조 과정의 단면도.
도 11은 본 발명에 의한 불순물 함유 절연층을 사용한 역스태거형 TFT의 제조 과정의 단면도.
도 12는 본 발명의 제 1 실시예에 사용하는 액체 도포 장치의 구성도.
도 13은 도 12의 액체 도포 장치에서의 스핀 코트 후의 상태를 나타내는 개략 설명도.
도 14는 본 발명에 의한 다른 액체 도포 장치의 구성도.
도 15는 도 14에 나타내는 액체 도포 장치의 부분 확대도.
도 16은 도 14에 나타내는 액체 도포 장치의 부분 확대도.
도 17은 액정 표시 장치를 구성하는 TFT 기판을 나타내는 도면.
도 18은 본 발명의 제 2 실시예와 관계되는 액정 표시 장치용 액티브 매트릭스 기판에 구획 형성되어 있는 화소 영역의 일부를 확대하여 나타내는 평면도.
도 19는 도 18의 I-I'선에 상당하는 위치에서 절단한 단면도.
도 20a 내지 도 20d는 도 19에 나타내는 액티브 매트릭스 기판의 제조 방법을 나타내는 단면도.
도 21a 내지 도 21c는 도 20에 나타내는 공정 이후에 행하는 각 공정을 나타내는 단면도.
도 22는 본 발명의 제 3 실시예와 관계되는 액정 표시 장치용 액티브 매트릭스 기판에 구획 형성되어 있는 화소 영역의 일부를 확대하여 나타내는 평면도.
도 23은 도 22의 II-II'선에 상당하는 위치에서의 단면도.
도 24a 내지 도 24d는 도 22에 나타내는 액티브 매트릭스 기판을 제조함에 있어서, 도 20에 나타내는 공정 이후에 행하는 각 공정을 나타내는 단면도.
도 25a 및도 25b는 비교예 및 본 발명의 실시예의 접촉홀 부근을 각각 확대하여 나타내는 종단면도.
도 26은 도 22의 II-II'선에 상당하는 위치에서 절단한 본 발명의 제 4 실시예의 구조를 나타내는 종단면도.
도 27a 내지 도 27e는 도 26에 나타내는 액티브 매트릭스 기판의 제조 방법을 나타내는 단면도.
도 28a 내지 도 28e는 도 27의 공정에 계속하여 실시되는 공정을 나타내는 단면도.
도 29는 본 발명의 제 5 실시예와 관계되는 액정 표시용 액티브 매트릭스 기판에 구획 형성되어 있는 화소 영역의 일부를 확대하여 나타내는 평면도.
도 30은 도 29의 III-III'선에 상당하는 위치에서의 단면도.
도 31a 내지 도 31f는 도 29에 나타내는 액티브 매트릭스 기판을 제조함에 있어, 도 27에 나타내는 공정 이후에 행하는 각 공정을 나타내는 단면도.
도 32는 본 발명의 제 6 실시예와 관계되는 액정 표시용 액티브 매트릭스 기판에 구획 형성되어 있는 화소 영역의 일부를 확대하여 나타내는 평면도.
도 33은 도 32의 IV-IV'선에 상당하는 위치에서의 단면도.
도 34a 내지 도 34d는 도 32에 나타내는 액티브 매트릭스 기판을 제조함에 있어서, 도 27에 나타내는 공정 이후에 행하는 각 공정을 나타내는 단면도.
도 35는 본 발명의 제 7 실시예와 관계되는 액정 표시용 액티브 매트릭스 기판에 구획 형성되어 있는 화소 영역의 일부를 확대하여 나타내는 평면도.
도 36은 도 35의 V-V'선에 상당하는 위치에서의 단면도.
도 37a 내지 도 37c는 도 35에 나타내는 액티브 매트릭스 기판을 제조함에 있어서, 도 27에 나타내는 공정 이후에 행하는 각 공정을 나타내는 단면도.
도 38a 및 도 38b는 그 밖의 실시의 형태와 관계되는 액정 표시용 액티브 매트릭스 기판의 설명도.
도 39a 및 도 39b는 비교예 및 본원 발명의 실시예의 접촉홀 부근을 각각 확대하여 나타내는 종단면도.
도 40은 본 발명의 제 8 실시예와 관계되는 전자 기기에 포함되는 액정 표시 장치를 나타내는 블럭도.
도 41은 도 40의 액정 표시 장치를 사용한 전자 기기의 일 예인 프로젝터의 개략 단면도.
도 42는 전자 기기의 다른 일 예인 퍼스널 컴퓨터의 개략 설명도.
도 43은 전자 기기의 또 다른 일 예인 페이져(pager)의 조립 분해 사시도.
도 44는 TCP을 갖는 액정 표시 장치를 나타내는 개략설명도.
이하 본 발명을 도면에 의거하여 상세히 설명한다.
제 1 실시예
(박막 디바이스 구조의 설명)
TFT를 포함하는 박막 디바이스의 2개의 기본적 구조 예를, 도 3 및 도 4에 각각 도시한다.
도 3은 코플레이너형의 다결정 실리콘을 사용한 TFT의 단면도이다. 유리 기판(10)상에 하지 절연막(12)이 형성되고, 그 위에 다결정 실리콘 TFT가 형성되어 있다. 도 3에서, 다결정 실리콘층(14)은 불순물이 고농도로 도핑된 소스 영역(14S) 및 드레인 영역(14D)과, 그 사이의 채널 영역(14C)으로 구성된다.
이 다결정 실리콘층(14)의 위에 게이트 절연막(16)이 형성되고, 또한 그 위에 게이트 전극(18) 및 게이트선(도시하지 않음)이 형성된다. 층간 절연막(20) 및 그 하부의 게이트 절연막(16)에 형성된 개구부를 통해, 투명 전도막으로 이루어지는 화소 전극(22)이 드레인 영역(14D)에 접속되며, 소스선(24)이 소스 영역(14S)에 접속된다. 최상층의 보호막(26)은 생략되는 경우도 있다. 또한, 하지 절연막(12)은 유리 기판(10)으로부터의 오염을 방지하고, 다결정 실리콘막(14)이 형성되는 표면 상태를 가지런히 하는 것을 목적으로 하고 있지만, 생략되는 경우도 있다.
도 4는 역스태거형의 비정질 실리콘 TFT의 단면도이다. 유리 기판(30)상에 하지 절연막(32)이 형성되고, 그 위에 비정질 실리콘 TFT가 형성된다. 또한, 하지 절연막(32)은 생략되는 것이 많다. 도 4에서, 게이트 전극(34) 및 그것에 접속된 게이트선의 아래에, 1층 또는 다층의 게이트 절연막(36)이 형성된다. 게이트 전극(34)의 위에는, 비정질 실리콘의 채널 영역(38C)이 형성되고, 또한, 비정질 실리콘 속에 불순물이 확산됨으로써 소스·드레인 영역(38S,38D)이 형성되어 있다. 또한, 화소 전극(40)은 금속 배선층(42)을 통해, 드레인 영역(38D)과 전기적으로 접속되고, 소스선(44)은 소스 영역(38S)과 전기적으로 접속된다. 또, 금속 배선층(42)과 소스선(44)은 동시에 형성된다.
또, 채널 영역(38C)상에 형성된 채널 보호막(46)은 소스·드레인 영역막(38S 및 38D)을 에칭할 때 채널 영역(38C)을 보호하는 막이며, 생략되는 경우도 있다.
도 3 및 도 4는 기본적인 TFT는 구조를 나타내는 것으로, 이들의 변형은 매우 여러 갈래에 걸쳐 있다. 예를 들면, 도 3의 코플레이너형의 TFT에 있어서는, 개구율을 높이기 위해서 화소 전극(22)과 소스선(24)의 사이에 제 2 층간 절연막을 설치하여, 화소 전극(22)과 소스선(24)의 간격을 좁히는 구조로 할 수 있다. 혹은, 게이트 전극(18)에 접속되는 도시하지 않는 게이트선이나 소스선(24)의 배선저항의 감소라든지 배선의 용장화를 목적으로서, 상기 게이트선, 소스선을 다층막으로 할 수 있다. 또한, TFT 소자의 위 또는 아래에, 차광층을 형성하는 것도 가능하다. 도 4의 역스태거형의 TFT에 있어서도, 개구율 향상, 배선 저항의 감소, 결함 감소를 목적으로 한 배선이라든지 절연막의 다층화 등을 행할 수 있다.
이들의 개량 구조는 모두, 도 3 또는 도 4의 기본 구조에 대하여, TFT를 구성하는 박막의 적층수가 증가하는 경우가 대부분이다.
하기의 실시예에서는 도 3, 도 4에서 나타낸 박막 적층 구조를 구성하는 각종 박막을 진공 처리 장치가 불필요한 도포막으로 형성하는 경우에 대하여 설명한다.
(도포 절연막의 형성 방법)
도 1은 액체를 도포하여 열처리함에 의해 박막 예를 들면 절연막을 형성하는 도포형 절연막 형성 장치를 도시한다. 도포된 후에 열처리됨으로써 절연막이 되는 액체로서, 폴리실라잔(Si-N 결합을 갖는 고분자의 총칭이다)을 들 수 있다. 폴리실라잔의 하나는 [SiH2NH]n(n은 양의 정수)이며, 폴리페르하이드로실라잔이라고 부른다. 이 제품은, 토넨(주)으로부터 「토넨 폴리실라잔」의 제품명으로 시판되고 있다. 또, [SiH2NH]n 중의 H가 알킬기(基) (예를 들면 메틸기, 에틸기 등)로 치환되면, 유기 폴리실라잔이 되고, 무기 폴리실라잔과는 구별되는 것이 있다. 본 실시예에서는 무기 폴리실라잔을 사용하는 것이 바람직하다.
이 폴리실라잔을 크실렌 등의 액체에 혼합하여, 기판상에 예를 들면 스핀 도포한다. 이 도포막은 수증기 또는 산소를 포함하는 분위기에서 열처리함으로써,SiO2로 바뀐다.
비교예로서, 도포된 후에 열처리함으로써 절연막이 되는 SOG(Spin­On­Class)막을 들 수 있다. 이 SOG막은 실록산 결합을 기본 구조로 하는 중합체로, 알킬기를 갖는 유기 SOG와 알킬기를 가지지 않는 무기 SOG가 있으며, 알코올 등이 용매로서 사용된다. SOG막은 평탄화를 목적으로서 LSI의 층간 절연막에 사용되고 있다. 유기 SOG막은 산소 플라즈마 처리에 대하여 에칭되기 쉽고, 무기 SOG막은 수천Å의 막 두께라도 균열이 발생하기 쉬운 등의 문제가 있어, 단층으로 층간 절연막 등에 사용되는 일은 거의 없고, CVD 절연막의 상층의 평탄화층으로서 이용된다.
이 점에서, 폴리실라잔은 균열 내성이 높고, 또한 내(耐)산소 플라즈마성이 있어, 단층으로도 어느 정도 두꺼운 절연막으로서 사용 가능하다. 따라서, 여기에서는 폴리실라잔을 사용하는 경우에 대하여 설명한다.
또 본 발명은 박막 적층 구조의 적어도 1층 바람직하게는 복수 층을, 실록산 결합을 기본 구조로 하는 SOC 막 이외의 도포막으로 형성하는 것으로, 이 조건을 만족하는 한에 있어서, SOG막을 부가적으로 사용하는 것이라도 좋다.
도 1에 있어서, 로더(101)는 카세트에 수납되어 있는 복수매의 유리 기판을 1매씩 꺼내어, 스핀코터(102)에 유리 기판을 반송한다. 스핀코터(102)에서는, 도 12에 도시된 바와 같이, 스테이지(130)상에 기판(132)이 진공 흡착되고, 디스펜서(134)의 노즐(136)로부터 폴리실라잔(138)이 기판(132)상에 적하된다. 적하된 폴리실라잔(138)은 기판 중앙부에 도 12와 같이 퍼진다. 폴리실라잔과 크실렌의 혼합액은 캐니스터통이라고 불리는 용기에 들어 있고 도 1, 도 12에 도시되는 액체 보관부(105)에 보관된다. 폴리실라잔과 크실렌의 혼합액은, 액체 보관부(105)로부터 공급관(140)을 통하여 디스펜서(134)로 공급되어 기판상에 도포된다. 또한, 스테이지(130)의 회전에 의해, 도 13에 도시하는 바와 같이, 폴리실라잔(138)이 유리 기판(132)의 전체 면에 늘려서 도포된다. 이 때, 대부분의 크실렌은 증발한다. 스테이지(130)의 회전수라든지 회전 시간은 도 1에 도시하는 제어부(106)에서 제어되며, 수초 사이에서 1000rpm까지 회전수가 상승하며, 1000rpm에서 20초 정도 유지되며, 또한 수초 후에 정지한다. 이 도포 조건으로, 폴리실라잔의 도포막의 막 두께는 약 7000Å이 된다. 다음에, 유리 기판은 열처리부(103)에 반송되고, 수증기 분위기에서 온도 100 내지 350℃, 10 내지 60분간 열처리되어, SiO2로 변성(變成)된다. 이 열처리는 온도 제어부(107)에서 제어된다. 열처리부(103)는 도포형 절연막 형성 장치의 처리 능력을 높게 하기 위해서, 상기 스핀코터(102)의 택트 타임과 열처리 시간이 맞도록, 열처리부(103)의 길이나 상기 화로 내의 기판 수용 매수가 설정된다. 폴리실라잔이 혼합되는 액체에는 예를 들면 크실렌이 사용되고, 또한 변성시에 수소라든지 암모니아 등이 발생하기 때문에, 적어도 스핀코터(102)와 열처리부(103)에는 배기 설비(108)가 필요하다. 열처리되어 절연막이 형성된 유리 기판은 언로더(104)로 카세트에 수납된다.
도 1에 도시하는 본 발명의 도포형 절연막 형성 장치는 종래의 CVD 장치와 비교하여, 장치 구성이 현저히 간단하고, 따라서 장치 가격이 현격히 싸게 된다. 게다가 CVD 장치와 비교하여 처리량이 높고, 보수가 간단하고 장치의 가동율이 높은 등의 특징이 있다. 이 특징에 의해 액정 표시 장치의 비용을 대폭 감소시킬 수 있다.
도 1에 도시하는 도포형 절연막 형성 장치에서는 도 3에 도시하는 하지 절연막(12), 게이트 절연막(16), 층간 절연막(20), 보호막(26)의 모든 절연막을 성막할 수 있다. 또한, 화소 전극(22)과 소스 배선(24)의 사이에 절연막을 추가 형성하는 경우에, 그 추가 절연막을 도 1의 장치를 이용하여 도포막으로 형성함으로써, 절연막 표면을 평탄화하는 효과도 있어, 특히 유효하다. 또한, 하지 절연막(12)이나 보호막(26)은 생략되는 경우도 있다.
여기에서, 게이트 절연막(16)은 TFT의 전기적 특성을 좌우하는 중요한 절연막이고, 막 두께, 막질과 동시에 실리콘막과의 계면 특성도 제어되지 않으면 안된다.
이 때문에, 게이트 절연막(16)의 도포 형성전의 실리콘막(14)의 표면 상태를 청정하게 하는 것 외에, 도 2에 도시하는 도포형 절연막 형성 장치를 사용하는 것이 바람직하다. 도 2에 도시하는 장치는 도 1에 도시하는 장치의 열처리부(103)와 같은 기능의 제 1 열처리부(103A)와, 언로더(104)의 사이에, 제 2 열처리부(103B)를 설치하고 있다. 이 제 2 열처리부(103B)에서는 제 1 열처리부(103A)에서의 상술한 열처리 후에, 제 1 열처리부(103A)에서의 열처리 온도보다 높은 400 내지 500℃에서 30 내지 60분의 열처리를 행하든가, 혹은 램프 어니일링, 레이저 어니일링 등의 고온 단시간의 열처리를 행하는 것이 바람직하다.
이것에 의해, 게이트 절연막(16) 등의 절연막은 도 1의 열처리부(103)에서의열처리만의 경우와 비교하여, 더욱 치밀화되어, 막질 및 계면 특성이 개선된다.
또, 계면 특성에 관하여 말하면, 도포 절연막과 비교하여 진공 분위기에서 형성되는 CVD막의 쪽이 제어하기 쉽기 때문에, 고성능의 TFT가 요구되는 경우에는, TFT를 구성하는 절연막중 게이트 절연막은 CVD막으로 형성하고, 그 밖의 절연막을 본 발명에 의한 도포 절연막으로 형성해도 된다.
도 4의 TFT 구조에 있어서는, 하지 절연막(32), 게이트 절연막(36), 채널 보호막(46)에 본 발명의 도포 절연막을 사용할 수 있다.
(도포 실리콘막의 형성 방법)
도 1 또는 도 2에 도시하는 도포액 보관부(105) 내에 보관되는 도포액으로서, 실리콘 입자를 포함하는 액체를 준비함으로써, 도 1 또는 도 2의 장치와 동일한 장치를 이용하여, 도포 실리콘막을 형성할 수 있다.
도포액에 함유되는 실리콘 입자의 직경은 예를 들면 0.01 내지 10μm인 것을 사용할 수 있다. 이 실리콘 입자의 직경은 도포되는 실리콘막의 막 두께에 따라서 선택된다. 본 발명자 등이 입수한 실리콘 입자의 직경은 1μm 정도인 것이 10%, 10μm 이하인 것이 95%를 차지하였다. 이 직경의 실리콘 입자를, 미립자화 장치에 의해 또한 미립자화함으로써, 원하는 직경의 실리콘 입자를 얻을 수 있다.
소정 범위의 입경을 갖는 실리콘 입자는 예를 들면 알코올 등의 액체에 섞인 현탁액으로 되어, 도포액 보관부(105)에 보관된다. 그리고, 로더(105)로부터 스핀코터(106)에 반입된 기판상에, 실리콘 입자와 알코올의 현탁액을 토출한다. 그리고, 도포 절연막의 형성과 같은 도포 조건으로 스테이지(130)를 회전시키고, 실리콘 입자의 도포막을 기판상에서 퍼지게하고, 이 때 대부분의 알코올이 증발된다.
다음에, 열처리부(103) 또는 제 1 열처리부(103A)에서, 도포 절연막 형성의 경우와 같은 열처리 조건으로 기판을 열처리한다. 이 때, 실리콘끼리의 반응에 의해 결정화된 실리콘막이 기판에 형성된다.
도 2의 장치를 사용한 경우에는, 또한 제 2 열처리부(103B)에서, 그 기판을 제 1 열처리부(103A)에서의 열처리 온도보다 높은 온도로 열처리한다. 이 열처리는 레이저 어니일링 또는 램프 어니일링에 의해 단시간으로 행하는 것이 바람직하다.
이 제 2 열처리부(103B)에서 재차 열처리함으로써, 제 1 열처리부(103A)만에서 열처리된 것과 비교하여, 실리콘막의 결정성, 치밀성 및 다른 막과의 밀착성이 향상한다.
도 5, 도 6은 도포 실리콘막 및 도포 절연막을 연속하여 형성하는 성막 장치의 구성도이다.
도 5의 성막 장치는 로더(101), 제 1 스핀코터(102A), 제 1 열처리부(103A), 제 2 열처리부(103B), 제 2 스핀코터(102B), 열처리부(103) 및 언로더(104)를 인라인 접속하고 있다. 제 1 스핀코터(102A)에는, 실리콘 입자와 알코올의 현탁액을 보관하는 제 1 도포액 보관부(105A)와 제 1 제어부(106A)가 접속된다. 제 2 스핀코터부(102B)에는 폴리실라잔과 크실렌의 혼합액을 보관하는 제 2 도포액 보관부(105B)와 제 2 제어부(106B)가 접속된다.
도 5의 장치를 사용하면, 로드, 언로드의 회수가 1회씩 감소하므로, 처리량이 더욱 높아진다.
도 6의 성막 장치는 도 5의 성막 장치의 제 2 열처리부(103B)를, 도포 절연막의 열처리부(103)의 뒤에 배치한 변형예를 나타내고 있다. 이 경우는 절연막의 캡층이 붙은 실리콘막을, 레이저 어니일링 등을 실시하는 제 2 열처리부(103B)에 의해서 결정화하게 된다. 절연막은 실리콘 표면의 반사율을 낮추는 효과가 있으므로, 레이저 에너지가 효율 좋게 실리콘막에 흡수되는 이점이 있다. 또, 레이저 어니일링 후의 실리콘막의 표면이 평활한 것 등의 특징이 있다. 또, 도 6 중의 열처리부(103)와 제 2 열처리부(103B)를 하나의 열처리부에 있어서 겸용해도 된다. 이 경우에는, 이 겸용된 하나의 열처리부에서, 도포 절연막의 소성(燒成)과, 그 위의 실리콘막의 결정화의 열처리를 동시에 행할 수 있다.
(도포 실리콘막의 다른 형성 방법)
도포액을 도포하고, 그 후 열처리함으로써 실리콘막을 형성하는 다른 도포형 실리콘막 형성 장치를 도 7에 도시한다. CVD법으로 실리콘막을 형성할 때에는 모노실란(SiH4)이나 디실란(Si2H6)이 사용되지만, 본 발명에서는 디실란이나 트리실란(Si3H8) 등의 고차의 실란을 사용한다. 실란류의 비점은, 모노실란이 -111.9℃, 디실란이 -14.5℃, 트리실란이 52.9℃, 테트라실란(Si4H16)이 108.1℃이다. 모노실란과 디실란은 상온, 상압에서 기체이지만, 트리실란 이상의 고차의 실란은 액체이다. 디실란은 마이너스 수십℃로 하면 액체가 되어 도포막으로서 이용할 수 있다. 여기에서는 주로 트리실란을 사용하는 경우에 대하여 설명한다.
도 7에서, 로더(201)에서 카세트로부터 유리 기판이 1매씩 꺼내어지고 로드로크실(202)에 반송되며, 로드 로크실(202)은 배기 장치(711)에 의해 감압된다. 소정의 압력에 도달한 후, 유리 기판은 상기 압력과 같은 정도의 감압 상태로 되어 있는 스핀코터(203)로 이동하고, 트리실란이 트리실란 보관부(207)로부터 디스펜서를 통해 유리 기판상에 도포된다. 스핀코트부(203)에서는 회전수 수100 내지 2000rpm에서 수초로부터 20초 기판이 회전하여 트리실란이 스핀코트된다. 트리실란이 스핀코트된 유리 기판은 상기 압력과 같은 정도로 되어 있는 제 1 열처리부(204)에 즉시 반송되고, 300 내지 450℃에서 수 10분 열처리되어 막 두께가 수100Å의 실리콘막이 형성된다. 다음에, 유리 기판은 상기 압력과 같은 정도로 되어 있는 제 2 열처리부(205)에 반송되어, 레이저 어니일링이라든지 램프 어니일링 등의 고온 단시간의 열처리를 받는다. 이것에 의해, 실리콘막이 결정화된다. 다음에, 유리 기판은 로드 로크실(206)에 반송되어, 질소 가스에 의해 대기압으로 되돌아간 후, 언로더(207)에 반송되어 카세트에 수납된다.
여기에서 배기 장치(211)는 2개의 로드 로크실(202,206)에 접속되는 1대와, 스핀코트부(203), 제 1, 제 2 열처리부(204,205)에 접속되는 1대의 계 2대로 구성하는 것이 바람직하다. 그리고 스핀코터(203), 제 1 열처리부(204) 및 제 2 열처리부(205)는 배기 장치(211)에 의해 항상 배기되어, 불활성 분위기의 감압 상태(1.0 내지 0.5기압 정도)가 유지된다. 실란류는 독성이 있어 가스화된 실란류가 장치 밖으로 새어 나가지 않도록 하기 때문이다. 모노실란의 허용 농도(TLV)는 5ppm이고, 디실란의 고차의 실란도 같은 정도의 허용 농도라고 생각되고 있다. 또한, 실란류는 상온 공기 중에서 자연 연소하여, 농도가 높으면 폭발적으로 연소한다. 따라서, 적어도 스핀코터(203), 제 1, 제 2 열처리부(204,205)에 접속되는 배기 장치(211)의 배기는 실란류를 무해화하는 배기 가스 처리 장치(212)에 접속한다. 또한, 도 7의 각 처리실(201 내지 207)은 상호 게이트 밸브에 접속되어, 가스화된 실란류가 2개의 로드 로크실에 흘러 들어 오지 않도록, 유리 기판의 반송 시에 상기 게이트 밸브가 개폐된다.
스핀코터(203)의 주요부는 도 12와 거의 동일하지만, 도 7에서 유리 기판이 진공 척되는 스테이지의 온도는 온도 제어부(210)에서 제어되는 것이 바람직하다. 여기에서, 트리실란일 때는 상온 바람직하게는 0℃ 정도, 디실란을 사용할 때는 -40℃ 이하 바람직하게는 -60℃ 이하로 제어된다. 또한, 디실란이나 트리실란의 보관부(208)라든지 공급라인(도시하지 않음)도 온도 제어부(210)에 의해, 스테이지 온도와 거의 같은 정도의 온도로 제어되는 것이 바람직하다.
디실란이나 트리실란을 액체로서 도포하기 위해서는, 이들의 비점보다 낮은 온도에서 도포 작업이 행해지지 않으면 안되지만, 트리실란의 증기압은 상온(常溫) 상압(常壓)에서 약 0.4기압, 디실란의 증기압은 상압(常壓), 140℃에서 약 0.3기압인 것을 고려하여, 상기 증기압을 가능한 한 낮출 필요가 있다. 이 때문에, 이들 실란류나 기판의 온도를 가능한 한 낮추는 것이 바람직하다.
디실란이나 트리실란 등의 증기압을 보다 낮게 하고, 도포막의 균일성을 향상시키기 위해서, 스핀코터(203)나 제 1, 제 2 열처리부(204,205)를 불활성 가스에 의한 가압 상태로 해도 좋다. 가압 상태에서는 디실란 등의 비점 온도가 상승하여, 동일 온도에서의 증기압이 낮아지기 때문에, 스핀코터(203)의 온도를 상술한설정 온도보다 높게 하여, 실온에 가까운 온도로 설정하는 것도 가능하다. 이 경우에는, 만일 트리실란 등이 누설되었을 때의 경우를 고려하여, 가압 상태가 가능한 구조의 외측에 감압 상태로 할 수 있는 2중 구조로 하여, 누설한 트리실란 등을 별도로 설치하는 배기 장치에서 배기하는 것이 바람직하다. 이 상기 배기 가스는 배기 가스 처리부(212)에서 처리된다.
또한, 스핀코터(203)나 제 1, 제 2 열처리부(204,205)의 내부에 체류하는 실란 가스도, 배기 장치(211)에서 배기된다.
도 8에 도시하는 실리콘막 형성 장치는 도 7에 도시하는 실리콘막 형성 장치와, 도 1에 도시하는 절연막 형성 장치를 인라인 결합한 것이다. 즉, 도 7의 제 2 열처리부(205)와 로드 로크실(206)의 사이에, 도 1의 스핀코트부(102) 및 열처리 화로(103)를 도입한 구성으로 되어 있다.
도 8에서, 실리콘막은 제 2 열처리부(205)에서 레이저 어니일링에 의해 결정화되는 처리까지는, 도 7의 장치의 동작과 동일하다. 결정화된 실리콘막은 스핀코터(102)에 있어서, 폴리실라잔이나 무기의 SOG막이 도포된다. 다음에 열처리부(103)에 있어서, 도포된 막이 절연막으로 변성된다.
스핀코터(203), 제 1, 제 2 열처리부(204,205)는 도 7과 같이 불활성 가스 분위기의 감압 상태이다. 도 1에서는 절연막의 스핀코터(102) 및 열처리부(103)는 상압이었지만, 도 8의 장치에서는 불활성 가스 분위기의 감압 상태로 한다. 이로 인해 배기는 배기 장치(108)에서 행한다.
도 8에 의해 형성되는 실리콘막은 상기 실리콘막의 위에 불활성 분위기에서절연막이 형성되기 때문에, 대기에 바래지는 일이 없다. 따라서, TFT 소자의 특성을 좌우하는 실리콘막과 절연막의 계면을 제어할 수 있으므로, TFT 소자의 특성이라든지 상기 특성의 균일성을 향상시킬 수 있다.
또, 도 8에서는 실리콘막의 위의 절연막 형성은 실리콘막의 결정화의 후에 행하였지만, 도 6의 장치와 동일하게 하여, 실리콘막의 제 1 열처리 후에 절연막을 형성하여, 실리콘막의 결정화를 그 절연막의 열처리 후에 행할 수도 있다. 이 경우도, 도 6의 경우와 마찬가지로, 절연막의 캡층이 붙은 실리콘막을 레이저 어니일링에 의해서 결정화하게 된다. 절연막은 실리콘 표면의 반사율을 낮추는 효과가 있으므로, 레이저 에너지가 효율 좋게 실리콘막에 흡수되는 이점이 있다. 또, 레이저 어니일링 후의 실리콘막의 표면이 평활한 것 등의 특징이 있다.
(도포 실리콘막으로의 불순물 확산 방법)
실리콘막으로 불순물을 확산시키는 방법은 종래의 이온 주입 장치 등을 사용하여 실시해도 되지만, 도 10 또는 도 11에 도시하는 바와 같이, 불순물 함유 절연층을 도포한 후에, 그 하층의 실리콘막에 불순물을 확산시키는 것이 바람직하다.
이 불순물 함유 절연막의 형성은 도 2에 도시하는 장치와 같은 장치를 사용할 수 있다. 본 실시예에서는 인 유리 또는 붕소 유리를 포함하는 SOG막을, 불순물 함유 도포막으로서 도포하는 것으로 한다. N형의 고농도 불순물 영역을 형성하는 경우는 에탄올 및 아세트산 에틸을 용매로서 Si 농도가 수 wt%가 되도록 실록산 중합체를 함유하는 액체에, 상기 액체 100m1당 수백μg의 P205를 함유하는 SOG막을 불순물 함유 도포막으로서 사용한다. 이 경우, 도 2의 도포액 보관부(105)에, 그도포액을 보관하고, 스핀코터(102)로부터 상기 도포액을 기판상에 도포한다. 또한 스핀코터(102)에 있어서, 회전수가 수 1000rpm에서 기판을 회전함으로써, 상기 SOG막으로서 수 1000Å의 막 두께가 얻어진다. 이 불순물 함유 도포막은 제 1 열처리부(103A)에서 300℃ 내지 500℃에서 열처리되어, 수 mol%의 P205를 포함하는 인 유리막이 된다. 인 유리막이 형성된 TFT 기판은 제 2 열처리부(103B)에서, 램프 어니일링 또는 레이저 어니일링의 고온 단시간의 열처리를 받아, SOG막 중의 불순물이 그 하층의 실리콘막 중으로 고상(固相) 확산되어 상기 실리콘막 중에 고농도 불순물 영역이 형성된다. TFT 기판은 마지막에 언로더(104)에서 카세트에 수납된다.
이 소스· 드레인 영역의 형성에서는 도포 공정 및 고온 단시간의 어니일링 공정도 1분 이내의 처리가 가능하고, 매우 높은 생산성을 가진다. 또, 열처리 공정은 수 10분 정도 필요하지만 열처리 화로의 길이라든지 구조를 연구함으로써 택트 시간을 삭감할 수 있다.
상기 불순물 함유 도포막이 도포된 TFT의 단면도를 도 10 및 도 11에 도시한다. 도 10은 도 3에 대응하는 코플레이너형의 TFT에서, 유리 기판(14)에 하지 절연막(12)이 형성되고, 그 위에 실리콘층(14)이 패터닝되어 있다. 게이트 절연막(16)은 게이트 전극(18)을 마스크에 에칭 제거되어, 소스·드레인이 되어야 하는 영역의 실리콘층이 일단 노출된다. 따라서, 불순물 함유 도포막(50)은 상기 실리콘막의 소스·드레인이 되는 영역(14S,14D)에 접하여 형성된다. 그리고, 상술한 고온 단시간의 열처리에 의해, 불순물 함유 도포막(50)에 포함되는 인이 고상 확산에 의해 상기 실리콘막 중에 확산되고, 시트 저항이 1KΩ/□ 이하의 N형 소스·드레인 영역(14S,14D)이 형성된다.
이 이후의 공정은 도 3에 도시하는 TFT의 단면도로부터 알 수 있는 바와 같이, 층간 절연막의 형성, 접촉홀 개구, 화소 전극 형성, 소스 배선의 순서대로 형성된다. 여기에서, 층간 절연막 형성시, 불순물 함유 도포막(50)을 제거한 후에 새로이 상술한 도포막에 의한 층간 절연막을 형성해도 되고, 불순물 함유 도포막(50)의 위에 새롭게 층간 절연막을 형성해도 된다. 불순물 함유 도포막(50)의 위에 새롭게 층간 절연막을 형성하는 방법에서는 절연막이 2층이 되어 액정 표시 장치에서의 소스선과 게이트선의 단락 결함이 적어진다.
도 11은 도 4에 대응하는 역스태거형의 TFT에서, 유리 기판(30)상에 하지 절연막(32)이 형성되어, 그 위에 게이트 전극(35)이 형성되고, 또한 게이트 절연막(34)을 통해 실리콘층(33)이 패터닝되어 있다. 절연막(52)은 채널 영역의 보호막이면 동시에 불순물 확산의 마스크가 되어, 도포 절연막으로써 형성된다.
불순물 함유 절연막(54)은 마스크가 되는 절연막(52) 및 실리콘막(33)의 소스·드레인 영역이 되어야 하는 영역(33S,33D)에 접하여, 도포 절연막으로서 형성된다. 불순물 함유 절연막(54)이 고온 단시간의 열처리되면, 불순물 함유 절연 도포막(54) 중에 포함되는 인이 고상 확산에 의해 상기 실리콘막(33) 중에 확산되며, 시트 저항이 1KΩ/□ 정도의 N형의 소스·드레인 영역(33S,33D)이 형성된다.
이 이후의 공정은 도 4에 도시하는 TFT의 단면도로부터 알 수 있는 바와 같이, 불순물 함유 절연막(54)을 제거한 후, 화소 전극, 소스 배선 및 드레인 전극과, 그 접속부의 순으로 형성된다.
본 실시예에 의하면, 도 3에 도시하는 코플레이너형의 TFT에서, 소스·드레인 영역의 형성은, 종래의 이온 주입이나 이온 도핑 대신에 도포막의 형성과 고온 단시간의 열처리에 의해 행해지므로, 염가이면서 또한 처리량이 높은 장치를 사용하여 TFT를 제조할 수 있다. 또한, 도 4에 도시하는 역스태거형의 TFT에 있어서는, CVD법에 의한 소스·드레인 영역의 형성이 도포막의 형성과 고온 단시간의 열처리로 교체되게 되고, 코플레이너형의 TFT의 경우와 같이 염가로 또한 처리량이 높은 장치를 사용하여 액정 표시 장치를 제조할 수 있다.
(도포 전도막의 형성 방법)
다음에, 도전성 입자를 함유한 액체를 도포하여 도포 전도막을 형성하는 방법에 대하여 설명한다. 이 도포 전도막도, 도 1 또는 도 2에 도시하는 장치를 사용하여 제조할 수 있다. 이 때, 도 1, 도 2의 도포액 보관부(105)에 보관되는 액체는 금속 등의 도전성 물질의 미립자를 액체 예를 들면 유기 용매에 분산시킨 것을 사용한다. 예를 들면, 입자 직경 80 내지 100Å의 은(銀)미립자를 테르피네오올이라든지 톨루엔 등의 유기 용매에 분산시킨 것을, 스핀코터(102)로부터 기판상에 토출한다. 그 후, 기판을 1000rpm으로 회전시켜서 그 도포액을 기판상에 스핀코트한다. 또한, 도 1의 열처리부(103) 혹은 도 2의 제 1 열처리부(103A)에서, 250 내지 300℃에서 열처리하면, 수천 Å의 전도막을 얻을 수 있다. 도전성 물질의 미립자에는 그 밖에 Au, Al, Cu, Ni, Co, Cr, ITO 등이 있어, 도포형 전도막 형성 장치에 의해 전도막을 형성할 수 있다.
얻어진 전도막은 미립자의 집합으로 매우 활성이기 때문에, 스핀코터(102)와, 열처리부(103) 또는 제 1 열처리부(103A)는 불활성 가스 분위기로 할 필요가 있다.
또한, 도포 전도막의 저항값은 벌크의 저항값과 비교하면 1자릿수 정도 높게 될 경우가 있다. 이 경우에는 도 2의 제 2 열처리부(103B)에서, 도포 전도막을 300 내지 500℃에서 또 열처리하면, 전도막의 저항값이 저하한다. 이 때 동시에, TFT의 소스 영역과, 도포 전도막으로 형성한 소스 배선과의 접촉 저항, 그위에 드레인 영역과, 도포 전도막으로 형성한 화소 전극과의 접촉 저항을 감소할 수 있다. 제 2 열처리부(103B)에서, 램프 어니일링이라든지 레이저 어니일링 등의 고온 단시간의 열처리를 행하면, 도포 전도막의 낮은 저항화와 접촉 저항의 감소를 보다 효과적으로 행할 수 있다. 또, 다른 종류의 금속을 다층 형성하여, 신뢰성을 향상시키는 것도 가능하다. Ag는 비교적 공기 중에서 산화되기 쉽기 때문에, Ag의 위에 공기 속에서 산화되기 어려운 Al 이나 Cu 등을 형성하면 좋다.
(투명 전극의 형성 방법)
다음에, 도포 ITO막을 사용한 투명 전극의 성형 방법에 대하여 설명한다. 이 도포 ITO의 성막도, 도 2와 같은 장치를 사용하여 실시할 수 있다. 본 실시예에서 사용하는 도포액은 유기 인듐과 유기 주석이 크실롤 중에 97 : 3의 비율로 8% 배합된 액상의 것(예를 들면, 아사히덴카 공업주식회사제의 상품명: 아데카 ITO 도포막/ ITO-103L)이다. 또, 도포액으로서는, 유기 인듐과 유기 주석의 비가 99 : 1에서 90 : 10까지의 범위에 있는 것을 사용할 수 있다. 이 도포액이 도 2의 도포액 보관부(105)에 보관된다.
이 도포액이 스핀코터(102)에서 기판상에 토출되고, 또한 기판을 회전시킴으로써 스핀코트된다.
다음에, 도포막의 열처리가 실시되지만, 이 때의 열처리조건은 하기와 같이 설정하였다. 우선, 도 2의 제 1 열처리부(103A)에서, 250℃ 내지 450℃의 공기 중 혹은 산소 분위기 중에서 30분에서 60분의 제 1 열처리를 행하였다. 다음에, 제 2 열처리부(103B)에서, 200℃ 내지 400℃의 수소 함유 분위기 중에서 30분에서 60분의 제 2 열처리를 행하였다. 그 결과, 유기성분이 제거되어, 인듐 산화물과 석산화물의 혼합막(ITO막)이 형성된다. 상기 열처리에 의해, 막 두께가 약 500옹스트롬 내지 약 2000옹스트롬인 ITO막은 시트 저항이 102Ω/□ 내지 104Ω/□이고 , 광투과율이 90% 이상이 되어, 화소 전극(41)으로서 충분한 성능을 구비한 ITO막으로 할 수 있다. 상기 제 1 열처리후의 ITO막의 시트 저항은 105 내지 106Ω/□의 오더이지만, 상기 제 2 열처리로 인한 시트 저항은 102 내지 104Ω/□의 오더까지 저하한다.
이 도포 ITO막의 형성은 도 5 또는 도 6에 도시하는 장치에 의해서, 도포 ITO막과 도포 절연막을 인라인으로 제조할 수 있다. 이렇게 하면 형성 직후의 활성인 도포 ITO막의 표면을 절연막으로 보호할 수 있다.
(도전층의 다른 형성 방법)
이 방법은 상술한 도포 ITO막의 위에, 금속 도금층을 형성하는 방법이다.
도 9는 도포 ITO 표면에 Ni 도금을 시행하는 흐름도를 도시하고 있다. 도 9의 스텝(1)에서, 상술한 방법으로 도포 ITO막을 형성한다. 다음에 스텝(2)에서,도포 ITO 표면을 예를 들면 라이트 에칭하여, 그 표면을 활성화시킨다. 스텝(3)에서는 스텝(4)의 Ni 도금 처리의 전처리로서, 우선 도포 ITO의 표면에, Pd/Sn의 착염을 부착시키고, 다음에 표면에 Pd를 석출시키는 처리를 행한다.
스텝(4)의 Ni 도금 공정에서는, 예를 들면 무전해 도금 공정을 실시함으로써, 도포 ITO 표면에 석출된 Pd가 Ni로 치환되어 Ni 도금 처리가 이루어진다. 스텝(4)에서 또한 Ni 도금층을 어니일링함으로써, 그 도금층이 치밀화된다. 마지막에, 스텝(5)에서, Ni 도금상에 산화 방지층으로서의 귀금속 도금 예를 들면 Au 도금 처리함으로써, 도전층이 완성된다.
이 방법에 의해, 도포 ITO막을 베이스로 하면서도, 도금층을 형성하여 투명 전극 이외의 도전층을 형성할 수 있다.
(스핀코트 이외의 도포 방법)
도 14 내지 도 16은 박막을 형성하기 위한 액체나 포토 에칭 시의 마스크에 사용되는 레지스트 등의 액체를 도포하는 도포 장치를 도시하는 도면이다. 본 실시예에서는 도포하는 액체로서 레지스트를 예로 들어 설명한다. 레지스트 도포에 한정되지 않고, 물론 상술한 각종 도포막의 형성에도 이용할 수 있다. 도 14에서, 스테이지(301)상에 기판(302)이 진공 흡착되어 있다. 레지스트는 액체 보관부(307)로부터 공급관(306)을 통해서 디스펜서 헤드(304)로 공급된다. 레지스트는 또한, 디스펜서 헤드(307)에 설치된 복수의 노즐(305)로부터, 기판(302) 상에 매우 많은 도트(303)로서 도포된다.
노즐(305)의 상세 단면도를 도 15에 도시한다. 도 15는 잉크젯 프린터의 헤드와 동일한 구조이고, 피에조 소자(압전 소자; piezoelectric element)의 진동으로 레지스트를 토출하도록 되어 있다. 레지스트는 입구부(311)로부터 공급구(312)를 통해 캐버티부(313)에 괸다. 진동판(315)에 밀착되어 있는 피에조 소자(314)의 신축(伸縮)에 의해 상기 진동판(315)이 동작하고, 캐버티(313)의 부피가 감소 또는 증가한다. 레지스트는 캐버티(313)의 부피가 감소할 때 노즐구(316)로부터 토출되며, 캐버티(313)의 부피가 증가할 때, 레지스트는 공급구(312)로부터 캐버티(313)로 공급된다. 노즐구(316)는 예를 들면 도 16에 도시하는 바와 같이 2차원적으로 복수개 배치되어 있고, 도 14에 도시하는 바와 같이, 기판(302) 또는 디스펜서(304)가 상대적으로 이동함으로써, 기판 전면에 레지스트가 도트형태로 도포된다.
도 16에서, 노즐구(316)의 배열 피치는 횡방향 피치(P1)가 수 100μm, 종방향 피치(P2)가 수 mm 이다. 노즐구(316)의 구경은 수 10μm 내지 수 100μm이다. 1회의 토출량은 수 10ng 내지 수 100ng에서, 토출되는 레지스트의 액체 방울의 크기는 직경이 수 10μm 내지 수 100μm이다. 도트형태로 도포되는 레지스트는 노즐(305)로부터 토출된 직후는 수 100μm의 원형이다. 레지스트를 기판 전면에 도포하는 경우는, 상기 도트(303)의 피치도 수 100μm로 하여, 회전수가 수백 내지 수천rpm으로 수초간 기판을 회전하면, 균일한 막 두께의 도포막이 얻어진다. 도포막의 막 두께는 기판의 회전수라든지 회전 시간 뿐만 아니라, 노즐구(316)의 구경 및 도트(303)의 피치에 의해서도 제어 가능하다.
이 레지스트 도포 방식은 잉크젯 방식의 액체 도포 방식으로, 기판 전면에 도트형태로 도포되기 때문에, 도트(303)간의 레지스트가 없는 부분에 레지스트가실시되도록 기판을 이동예를 들면 회전시키면 되므로, 레지스트를 효율적으로 사용할 수 있다. 이 방식은 레지스트 뿐만 아니라, 상술한 도포막으로써 형성되는 절연막, 실리콘막, 전도막의 형성에도 마찬가지로 적용할 수 있으므로, 액정 표시 장치의 비용 감소에 매우 큰 효과를 가져오는 것이다.
또한, 잉크젯 방식의 액체 도포에 있어서, 노즐구(316)의 구경은 더욱 작게 할 수 있기 때문에, 10 내지 20μm폭의 선상의 패턴으로 도포하는 것도 가능하다. 이 기술을 실리콘막이라든지 전도막의 형성에 사용하면, 포토 리소그래피 공정이 불필요한 직접 묘화가 가능하게 된다. TFT의 디자인룰이 수 10μm 정도이면, 이 직접 묘화와 도포 방식의 박막 형성 기술을 조합함으로써, CVD 장치, 스퍼터 장치, 이온 주입이나 이온 도핑 장치, 노광 장치, 에칭 장치를 사용하지 않는 액정 표시 장치의 제조가 가능하게 된다. 즉, 본 발명에 의한 잉크젯 방식의 액체 도포 장치와, 레이저 어니일링 장치라든지 램프 어니일링 장치 등의 열처리 장치만으로 액정 표시 장치가 제조될 수 있는 것이다.
또, 이 제 1 실시예는 TFT 액티브 매트릭스 기판을 예로 들어 박막 디바이스를 설명하였지만, 동일 액티브 매트릭스 기판으로서 MIM(금속-절연-금속), MIS(금속-절연-실리콘) 등의 다른 2단자, 3단자 소자를 화소 스위칭 소자로 하는 것에도 마찬가지로 적용할 수 있다. 예를 들면 MIM을 사용한 액티브 매트릭스 기판의 박막 적층 구조는 반도체층을 포함하지 않고, 도전층과 절연층만으로 구성되지만, 이 경우에도 본 발명을 적용할 수 있다. 게다가, 본 발명은 액티브 매트릭스 기판에만이 아니고, 표시 요소로서도 액정에 의하지 않고서 예를 들면 EL(일렉트로 루미넷센스) 등을 사용하는 것이라도 좋다. 또한, TFT를 포함하는 반도체 디바이스, DMD(디지탈 미러 디바이스) 등, 도전층과 절연층을 포함하며, 그위에 반도체층을 포함하는 여러가지의 박막 적층 구조를 갖는 박막 디바이스에 본 발명을 적용 가능하다.
다음에, 본 발명을 액정 표시 장치용의 액티브 매트릭스 기판에 적용하여, 특히, 화소 전극을 도전성 도포막으로써 형성하는 제 2 내지 제 7 실시예에 대하여 설명한다.
제 2 실시예
도 18은 액정 표시 장치용의 액티브 매트릭스 기판에 구획 형성되어 있는 화소 영역의 일부를 확대하여 도시하는 평면도이며, 도 19는 그 I - I'선에 상당하는 위치에서의 단면도이다.
도 18 및 도 19에 있어서, 액정 표시 장치용의 액티브 매트릭스 기판(400)은 절연 기판(410)상이 데이터선(Sn, Sn+1 …)과 주사선(Gm, Gm+1)에 의해서 복수의 화소 영역(402)에 구획 형성되어, 각 화소 영역(402)의 각각에 대하여는 TFT(404)가 형성되어 있다. 이 TFT(404)는 소스 영역(414)과 드레인 영역(416)의 사이에 채널을 형성하기 위한 채널 영역(417), 상기 채널 영역(417)에 게이트 절연막(413)을 통해 대치하는 게이트 전극(415), 상기 게이트 전극(415)의 표면측에 형성된 층간 절연막(421), 상기 층간 절연막(421)의 접촉홀(421A)을 통해 소스 영역(414)에 전기적으로 접속하는 소스 전극(431) 및 층간 절연막(421)의 접촉홀(421B)을 통해 드레인 영역(416)에 전기적으로 접속하는 ITO막으로 이루어지는 화소 전극(441)을가지고 있다. 소스 전극(431)은 데이터선(Sn, Sn+1 …)의 일부이고, 게이트 전극(415)은 주사선(Gm, Gm+1 …)의 일부이다.
여기에서, 화소 전극(441)은 소스 전극(데이터선, 431)과 같이, 층간 절연막(421)의 표면에 형성된다. 이 때문에, 이들 전극끼리가 단락하지 않도록, 화소 전극(441)은 데이터선(Sn, Sn+1)과 평행한 외주 가장자리(441A,441B)가 데이터선(Sn, Sn+1)보다도 상당히 안쪽에 위치하도록 구성되어 있다.
도 20a 내지 도 20d, 도 21a 내지 도 21c는 본 실시예의 액티브 매트릭스 기판의 제조 방법을 도시하는 공정 단면도이다.
이러한 액티브 매트릭스 기판(400)의 제조 방법에서는, 우선, 도 20a에 도시하는 바와 같이, 절연 기판(410)으로서 범용의 무알칼리 유리를 사용한다. 우선, 절연 기판(410)을 청정화한 후, 절연 기판(410)의 위에 CVD법(Chemical Vapor Deposition)이라든지 PVD법(Physica1 Vapor Deposition)에 의해 실리콘 산화막 등으로 이루어지는 하지 보호막(411)을 형성한다, CVD법으로서는, 예를 들면 감압 CVD법(LPCVD법)이나 플라즈마 CVD법(PECVD법) 등이 있다. PVD법으로서는, 예를 들면 스퍼터법 등이 있다. 또한, 하지 보호막(11)은 절연 기판(410)에 포함되는 불순물이라든지 상기 기판 표면의 청정도 등에 의해 생략하는 것도 가능하다.
다음에, TFT(404)의 능동일 층이 되어야 할 진성의 실리콘막 등의 반도체막(406)을 형성한다. 이 반도체막(406)도 CVD법이나 PVD법에 의해 형성할 수 있다. 이렇게 하여 얻어지는 반도체막(406)은 그대로 비정질 실리콘막으로서 TFT의 채널 영역 등의 반도체층으로서 사용할 수 있다. 또한, 반도체막(120)은 도 20b에 도시된 바와 같이, 레이저광 등의 광학 에너지 또는 전자 에너지를 단시간 조사하여 결정화를 진행시켜도 된다.
다음에, 소정의 패턴을 갖는 레지스트 마스크를 형성한 후, 이 레지스트 마스크를 사용하여 반도체막(406)을 패터닝하여, 도 20c에 도시하는 바와 같이, 섬(島)형상의 반도체막(412)으로 한다. 반도체막(412)에 패터닝한 후는, PVD법이나 CVD법 등으로 게이트 절연막(413)을 형성한다.
다음에, 게이트 전극이 되는 알루미늄막 등의 박막을 스퍼터 형성한다. 통상은 게이트 전극과 게이트 배선은, 동일한 금속 재료 등으로 동일한 공정에 의해 형성된다. 게이트 전극이 되는 박막을 퇴적한 후, 도 20d에 도시하는 바와 같이, 패터닝을 행하여, 게이트 전극(415)을 형성한다. 이 때 주사선도 형성된다. 다음에, 반도체막(412)에 대하여 불순물 이온을 도입하여, 소스 영역(414) 및 드레인 영역(416)을 형성한다. 불순물 이온이 도입되지 않은 부분은 채널 영역(417)이 된다. 이 방법으로는 게이트 전극(415)이 이온 주입의 마스크가 되기 때문에, 채널 영역(417)은 게이트 전극(415)하에만 형성되는 자기 정합 구조가 되지만, 오프 세트 게이트 구조라든지 LDD 구조의 TFT를 구성해도 된다. 불순물 이온의 도입은 질량비 분리형 이온 주입 장치를 사용하여 주입 불순물 원소의 수소 화합물과 수소를 주입하는 이온·도핑법, 혹은 질량 분리형 이온 주입 장치를 사용하여 원하는 불순물 이온만을 주입하는 이온 주입법 등을 적용할 수 있다. 이온·도핑법의 원료 가스로서는, 수소 중에 희석된 농도가 0.1% 정도의 포스핀(PH3)이나 디보란(B2H6) 등의 주입 불순물의 수소화물을 사용한다.
다음에, 도 21a에 도시하는 바와 같이, 실리콘 산화막으로 이루어지는 층간 절연막(421)을 CVD법 혹은 PVD법으로 형성한다. 이온 주입과 층간 절연막(421)의 형성 후, 350℃ 정도 이하의 적당한 열환경하에서 수십분 수시간의 열처리를 행하여 주입 이온의 활성화 및 층간 절연막(421)의 저온 열처리를 행한다.
다음에, 도 21b에 도시하는 바와 같이, 층간 절연막(421)중, 소스 영역(414) 및 드레인 영역(416)에 상당하는 위치에 접촉홀(421A 및 421B)을 형성한다. 다음에, 소스 전극을 형성하기 위한 알루미늄막 등을 스퍼터 형성한 후, 그것을 패터닝하여, 소스 전극(431)을 형성한다. 이 때 데이터선도 형성된다.
다음에, 도 21c에 도시하는 바와 같이, 층간 절연막(421)의 표면 전체에 ITO막(408)을 도포 성막한다.
이 도포 성막에 있어서는, 각종의 액상 또는 페이스트(paste) 형태의 도포재를 사용할 수 있다. 이들 도포재 중, 액상(液狀)의 것이면 디프법이나 스핀코트법 등을 사용할 수 있으며, 페이스트 형태의 것이면 스크린 인쇄법 등을 사용할 수 있다. 이 제 2 실시예에서 도포재는 제 1 실시예와 마찬가지로, 유기 인듐과 유기 주석이 크실롤 중에 97 : 3의 비율로 8% 배합된 액상의 것(예를 들면, 아사히덴카 공업주식회사제의 상품명: 아데카 ITO 도포막/ITO-103L)이고, 절연 기판(410)의 표면측(층간 절연막(20)의 표면)에 스핀코트법으로 도포할 수 있다. 여기에서, 도포재로서는, 유기 인듐과 유기 주석의 비가 99/1에서 90/10까지의 범위에 있는 것을 사용할 수 있다.
이 제 2 실시예에서도, 절연 기판(410)의 표면측에 도포한 막에 대해서는,용제를 건조, 제거한 후, 열처리(소성)를 행한다. 이 때 열처리 조건으로서는, 예를 들면, 250℃ 내지 450℃의 공기 중 혹은 산소 분위기 중에서 30분에서 60분의 제 1 열처리를 행한 후, 200℃ 내지 400℃의 수소 함유 분위기 중에서 30분에서 60분의 제 2 열처리를 행한다. 그 결과, 유기 성분이 제거되어, 인듐산화물과 석산화물의 혼합막(ITO막)이 형성된다. 상기 열처리에 의해, 막 두께가 약 500옹스트롬 내지 약 2000옹스트롬의 ITO막은 시트 저항이 102Ω/□ 내지 104Ω/□에서, 광투과율이 90%이상이 되어, 화소 전극(441)으로서 충분한 성능을 가진 ITO막으로 할 수 있다. 제 1 열처리 후의 ITO막의 시트저항은 105 내지 105Ω/□의 오더이지만, 제 2 열처리로 인한 시트저항은 102 내지 104Ω/□의 오더까지 저하한다.
이렇게 하여 ITO막(408)을 형성한 후, 패터닝하여, 도 19에 도시하는 바와 같이, 화소 전극(441)을 형성하면, 각 화소 영역(402)에 TFT(404)가 형성된다. 따라서, 주사선(Gm)을 통하여 공급되는 제어 신호에 의해서 TFT(404)를 구동하면, 화소 전극(441)과 대향 기판(도시하지 않음)의 사이에 봉입되어 있는 액정셀에는 데이터선(Sn)으로부터 TFT(404)를 통해 화상 정보가 기록되어, 소정의 표시를 행할 수 있다.
이와 같이, 제 2 실시예에서는 화소 전극(441)을 형성하기 위한 ITO막을 형성함에 있어서, 액상의 도포재를 대형 기판의 처리에 적합한 스핀코트법 등의 도포 성막법에 의해 절연 기판(410)상에 도포하였기 때문에, 스퍼터법 등의 진공계를 구비한 대규모의 성막 장치를 필요로 하는 성막법과 다르며, 염가의 성막 장치에서 성막할 수 있다.
또한, 도포 성막법에 의하면, 도 25b에 도시하는 바와 같이, 화소 전극(441)을 구성하기 위한 액상 또는 페이스트 형태의 도포재를, 층간 절연막(421)의 표면에 도포하였을 때에 도포재가 접촉홀(421B)을 순조롭게 메우므로, 화소 전극(441)의 표면 형상은 하층측의 요철(凹凸)등의 영향을 받기 어렵다. 그로 인해, 표면에 단차가 없는 평탄한 화소 전극(441,전도막)을 형성할 수 있으므로, 러빙을 안정하게 행할 수 있는 동시에, 리버스 틸트 도메인의 발생 등을 방지할 수 있다. 따라서, 이 제 2 실시예에 의하면, 표시 품위가 향상한다.
이것에 대하여 도 25a와 같이, 화소 전극을 스퍼터 ITO막(450)으로 형성하면, 이 스퍼터 ITO막(450)이 형성되는 면의 단차가 되어 스퍼터 ITO막(450)이 형성되어 버린다. 스퍼터 ITO막(450)의 표면에 형성되는 단차는 불안정한 러빙과 리버스 틸트 도메인의 원인이 되어, 표시 품질을 저하시켜 버린다. 게다가, 스퍼터 ITO막(450)은 접촉홀(421B)을 모두 메우도록 형성하는 것이 곤란하기 때문에, 그곳에 개구부가 형성되어 버린다. 이 개구부의 존재도, 불안정한 러빙과 리버스 틸트 도메인의 원인이 된다. 따라서, 도 25b와 같이 도포 ITO막으로 화소 전극(441)을 형성하는 것이 유용하다.
제 3 실시예
도 22는 액정 표시 장치용의 액티브 매트릭스 기판에 구획 형성되어 있는 화소 영역의 일부를 확대하여 도시하는 평면도이며, 도 23은 그 II - II'선에 상당하는 위치에서의 단면도이다.
도 22 및 도 23에서, 제 3 실시예와 관계되는 액정 표시 장치용의 액티브 매트릭스 기판(401)상의 박막 디바이스 구조가 제 2 실시예의 액티브 매트릭스 기판(400)상의 박막 디바이스 구조와 다른 점은 하기와 같다.
우선, 이 제 3 실시예에서는 층간 절연막을, 게이트 전극(415)의 표면측에서, 하층측에 위치하는 하층측 층간 절연막(421)과, 상기 하층측 층간 절연막(421)의 표면에 형성된 상층측 층간 절연막(422)과의 2층 구조로 되어 있다. 여기에서, 소스 전극(431)은 하층측 층간 절연막(421)의 표면에 형성되어, 하층측 층간 절연막(421)의 접촉홀(421A)을 통하여 소스 영역(414)에 전기적으로 접속하고 있다.
이것에 대하여, 화소 전극(441)은 상층측 층간 절연막(422)의 표면에 형성되어, 상층측 층간 절연막(422) 및 하층측 층간 절연막(421)의 접촉홀(422A)을 통해 드레인 영역(416)에 전기적으로 접속하고 있다. 이와 같이 화소 전극(441)은 소스 전극(431)과 다른 층에 구성되어 있으므로, 이들 전극끼리 단락하지 않는다.
그리하여, 제 3 실시예에서는, 도 22로부터 알 수 있는 바와 같이, 어느 쪽의 화소 영역(402)에 있어서도, 화소 전극(441)은 데이터선(Sn, Sn+l)과 평행한 2변의 외주 가장자리(441A,441B)가, 인접 화소 사이에서 데이터선(Sn, Sn+1)의 상방에 위치하도록 형성되어 있다. 또, 화소 전극(441)은 주사선(Gm, Gm+1)에 평행한 2변의 외주 가장자리(441C,441D)가, 인접 화소 사이에서 주사선(Gm, Gm+1)의 상방에 위치하도록 형성되어 있다. 즉, 화소 전극(441)은 그 일부가 데이터선(Sn, Sn+1) 및 주사선(Gm, Gm+1)의 상방에 덮여 있다. 따라서, 화소 전극(441)의 4변의 외주 가장자리(441A 내지 441D)와, 데이터선(Sn, Sn+1), 주사선(Gm, Gm+1)의 사이에는, 평면에서 봐서 틈이 없다. 그로 인해, 데이터선(Sn, Sn+1), 주사선(Gm,Gm+1)은 그 자체가 블랙매트릭스로서 기능한다. 이 결과, 블랙 매트릭스층 형성을 위한 공정수를 늘리지 않더라도, 고품위의 표시를 행할 수 있다.
이러한 액티브 매트릭스 기판(401)의 제조 방법은 제 2 실시예에서 설명한 도 20a 내지 도 20d가 공통한다. 그래서, 이하의 설명에서는, 도 20d에 도시하는 공정을 행한 이후의 공정에 대하여, 도 24a 내지 도 24d를 참조하여 설명한다.
먼저, 도 24a에 도시하는 바와 같이, 소스 영역(414), 드레인 영역(416), 채널 영역(417), 게이트 절연막(413), 및 게이트 전극(415)을 형성한 후, 게이트 전극(415)의 표면측에, 실리콘 산화막으로 이루어지는 하층측 층간 절연막(421)을 CVD법 혹은 PVD법으로 형성한다.
다음에, 도 24b에 도시하는 바와 같이, 하층측 층간 절연막(421) 중, 소스 영역(414)에 상당하는 위치에 접촉홀(421A)을 형성한다. 다음에, 소스 전극(431) 및 데이터선을 형성하기 위한 알루미늄막을 스퍼터 형성한 후, 그것을 패터닝하여, 소스 전극(431) 및 데이터선(Sn, Sn+1…)을 형성한다.
다음에, 도 24c에 도시하는 바와 같이, 하층측 층간 절연막(421)의 표면에 실리콘 산화막으로 이루어지는 상층측 층간 절연막(422)을 CVD법 혹은 PVD법으로 형성한다.
다음에, 하층측 층간 절연막(421) 및 상층측 층간 절연막(422) 중, 드레인 영역(416)에 상당하는 위치에 접촉홀(422A)을 형성한다.
다음에, 도 24d에 도시하는 바와 같이, 층간 절연막(422)의 표면 전체에 ITO막(409)을 도포 성막한다.
이 도포 성막에 있어서도, 제 1, 제 2 실시예와 마찬가지로, 각종의 액상 또는 페이스트 형태의 도포재를 사용할 수 있다. 이들 도포재 중, 액상의 것이면 디프법이나 스핀 코트법 등을 사용할 수 있고, 페이스트 형태의 것이면 스크린 인쇄법 등을 사용할 수 있다. 또한, 이 제 3 실시예에서도, 도포한 ITO막(409)에 대해서는, 상술한 제 1, 제 2 열처리가 실시되어, 시트 저항이 저하된다.
그 후에, ITO막(409)을 패터닝하여, 도 23에 도시하는 바와 같이, 화소 전극(441)을 형성한다. 이 때에, 도 22를 참조하여 설명한 바와 같이, 어느 한 화소 영역(2)에 있어서도, 화소 전극(441)의 4변의 외주 가장자리(441A 내지 441D)가 인접하는 화소 사이에서 데이터선(Sn, Sn+1), 주사선(Gm, Gm+1)에 덮이도록 패터닝된다. 통상, 데이터선 및 주사선은 금속막으로 형성되기 때문에, 이들 데이터선 및 주사선이 차광막이 되고, 블랙매트릭스로서 이용할 수 있다. 그로 인해, 공정수를 늘리지 않더라도 고품위의 표시를 행할 수 있다.
또한, 화소 영역(441)이 데이터선 및 주사선에 덮일 때까지 그 형성 범위를 최대한 확장하였으므로, 화소 영역(402)의 개구율이 높다. 이에 의해서도 표시의 품위가 향상한다.
또한, 이 제 3 실시예에서는, 화소 전극(441)을 형성하기 위한 ITO막을 형성함에 있어서, 액상의 도포재를 대형 기판의 처리에 적합한 스핀코트법(도포 성막법)에 의해서 절연 기판(410)상에 도포하였기 때문에, 도 10b에 도시하는 바와 같이, 화소 전극(441)은 하층측이 오목부(凹部)로 되어 있는 부분에서는 그 만큼 두텁게, 볼록부(凸部)로 되어 있는 부분에서는 그 만큼 얇게 형성된다. 따라서, 데이터선에 기인하는 요철이 화소 전극(441)의 표면에 반영되지 않는다. 그로 인해, 표면에 단차가 없는 평탄한 화소 전극(441)을 형성할 수 있으므로, 러빙을 안정하게 행할 수 있는 동시에, 리버스 틸트 도메인의 발생 등을 방지할 수 있다. 이러한 이점은, 주사선의 상층측에 있어서도 마찬가지이다. 따라서, 본 발명에 의하면, 표시 품위가 향상한다.
또한, 화소 전극(441)을 형성하기 위한 ITO막을 형성함에 있어서, 액상의 도포재를 스핀코트법에 의해서 절연 기판(410)상에 도포하기 위해, 스퍼터법 등과 같은 진공계를 구비한 대규모의 성막 장치를 필요로 하는 성막법과 달리, 염가의 성막 장치에서 성막할 수 있다.
게다가, 도포 성막법은 단차 피복성에 우수하므로, 하층측에 하층측 층간 절연막(421) 및 상층측 층간 절연막(422)의 접촉홀(421A,422A)이 존재하고 있더라도, 그 큰 요철은 화소 전극(441, ITO막)의 표면 형상에 영향을 미치지 않는다. 즉, 하층측 층간 절연막(421) 및 상층측 층간 절연막(422)으로 이루어지는 2층 구조의 층간 절연막을 형성하였으므로, 접촉홀(421A,422A)에 기인하는 요철이 크더라도, 표면에 단차가 없는 평탄한 화소 전극(441)을 형성할 수 있다. 따라서, 화소 전극(441)이 드레인 영역(416)에 직접 접속되는 구조를 채용할 수 있고, 하층측 층간 절연막(421)과 상층측 층간 절연막(422)의 층 사이에 드레인 영역(416)에 전기적으로 접속하는 중계 전극(비어)을 형성하지 않더라도 좋은 만큼, 제조 공정을 간략화할 수 있다.
또, 제 3 실시예에서도, 화소 전극(441)을 형성함에 있어서, 액상의 도포재로부터 ITO막을 형성하였기 때문에, 스핀코트법을 사용하였지만, 페이스트 형태의 도포재를 사용하면 인쇄법을 사용하여 ITO막을 형성할 수 있다. 또한, 페이스트 형태의 도포재를 사용하면 스크린 인쇄를 이용할 수 있기 때문에, 화소 전극(441)을 형성해야 할 영역에만 페이스트 형태의 도포재를 인쇄하여, 그것에 건조, 열처리를 행한 것을 그대로 화소 전극(441)으로서 사용해도 된다. 이 경우에는 에칭에 의한 ITO막에 대한 패터닝이 불필요하기 때문에, 제조 비용을 대폭 감소할 수 있는 이점이 있다.
또한, 제 2, 제 3 실시예의 어느 것이라도, 층간 절연막의 접촉홀의 존재가 화소 전극(441)의 표면 형상에 영향을 미치기 쉬운 프레나형의 TFT를 예로 설명하였지만, 역스태거형 등의 TFT에 있어서도, 하층측에 요철이 있는 영역에 화소 전극을 형성하는 경우에 본 발명을 적용하면, 이러한 요철이 화소 전극의 표면 형상에 미치는 영향을 제거할 수 있다.
제 4 실시예
이 제 4 실시예의 구조로서, 도 22의 II-II' 단면이 제 3 실시예의 도 23과는 다른 구조를, 도 26에 도시한다.
이 제 4 실시예에서도, 층간 절연막(420)은 하층측에 위치하는 하층측 층간 절연막(421)과, 이 하층측 층간 절연막(421)의 표면상에 적층된 상층측 층간 절연막(422)의 2층 구조로 되어 있다.
도 26에 도시하는 구조가 도 23과 다른 점으로서, 화소 전극(441)이, 상층측 층간 절연막(422)의 표면에 스퍼터 형성된 스퍼터 ITO막(446, 도전성 스퍼터막)과,이 스퍼터 ITO막(446)의 표면상에 도포 성막된 도포 ITO막(447, 도전성 투명 도포막)과의 2층 구조로 되어 있는 점이다.
따라서, 도포 ITO막(447)은 그 하층측에 위치하는 스퍼터 ITO막(446)을 통해 드레인 영역(416)에 전기적으로 접속하고 있다. 스퍼터 ITO막(446)과 도포 ITO막(447)은 후술하는 바와 같이 일괄해서 패터닝 형성된 것이기 때문에, 그 형성 영역은 동일하다.
이 점 이외의 구조는 도 23과 동일하기 때문에, 도 23에서 사용한 부호와 동일 부호를 붙이고, 그 상세한 설명을 생략한다.
이 제 4 실시예의 구조에 있어서도, 그 평면적 레이아웃은 제 3 실시예에서 설명한 도 22와 동일하게 되므로, 데이터선(Sn, Sn+1 …) 및 주사선(Gm, Gm+1 …)은 그 자체가 블랙매트릭스로서 기능한다. 따라서, 공정수를 늘리지 않더라도 고품위의 표시를 행할 수 있다.
제 3 실시예에서 드레인 영역(416)에 접촉하는 도포 ITO막(447)은 스퍼터 ITO막과 비교하여 접촉 저항이 높은 경향에 있다. 제 4 실시예에서는 도포 ITO막(447)은 어디까지나, 스퍼터 ITO막(446)을 통해 드레인 영역(416)에 전기적으로 접속하고 있으므로, 접촉 저항이 큰 문제점을 해소할 수 있는 이점이 있다.
이러한 액티브 매트릭스 기판(401)의 제조 방법을 도 27a 내지 도 27e 및 도 28a 내지 도 28e를 참조하여 설명한다. 여기에서, 도 27a 내지 도 27e는 제 3 실시예의 공정을 도시하는 도 20a 내지 도 20d 및 도 24a와 동일하므로, 그 설명을 생략한다. 또한, 도 28b, 도 28c는 제 3 실시예의 공정을 도시하는 도 24b, 도24c와 동일하다.
도 28a는 도 28b의 전공정으로서의 레지스트 패턴형성 공정을 도시하고 있다. 도 28b에 도시하는 소스 전극(431) 및 소스선을 형성하기 위해서, 도 28a에서는 알루미늄막(460)을 스퍼터법에 의해 형성하고 있다. 그 후, 이 알루미늄막(460)의 위에, 패터닝된 레지스트 마스크(461)를 형성하고 있다. 이 레지스트막(461)을 사용하여 알루미늄막(460)을 에칭함으로써, 도 28b에 도시하는 바와 같이 소스 전극(431) 및 데이터선이 형성된다.
다음에, 도 28c에 도시하는 바와 같이, 하층측 층간 절연막(421)의 표면에 실리콘 산화막으로 이루어지는 상층측 층간 절연막(422)을 CVD법 혹은 PVD법으로 형성한다. 이온 주입과 층간 절연막의 형성 후, 350℃정도 이하의 적당한 열 환경하에서 수십분에서 수시간의 열처리를 행하여 주입 이온의 활성화 및 층간 절연막(420)(하층측 층간 절연막(421) 및 상층측 층간 절연막(422))의 저온 열처리를 행한다. 다음에, 하층측 층간 절연막(421) 및 상층측 층간 절연막(422) 중, 드레인 영역(416)에 상당하는 위치에 접촉홀(422A)을 형성한다.
다음에, 도 28d에 도시하는 바와 같이, 하층측 층간 절연막(421) 및 상층측 층간 절연막(422)으로 이루어지는 층간 절연막(420)의 표면 전체에 스퍼터법에 의해 스퍼터 ITO막(446, 도전성 스퍼터막)을 형성한다.
계속해서, 도 28e에 도시하는 바와 같이, 스퍼터 ITO막(446)의 표면상에 도포 ITO막(447, 도전성 투명성 도포막)을 형성한다.
이 도포 ITO막(447)의 형성에 있어서는, 제 1 내지 제 3 실시예와 동일한 프로세스 조건을 채용할 수 있다. 이 제 4 실시예에 표면측에 도포한 액상 또는 페이스트 형태의 도막에 관하여는, 용제를 건조, 제거한 후, 열처리 장치 내에서 열처리를 행한다. 이 때 열처리 조건으로서는, 예를 들면, 온도가 250℃ 내지 500℃, 바람직하게는 250℃ 내지 400℃의 공기중 혹은 산소 함유 분위기 중 또는 비환원성 분위기 중에서 30분에서 60분의 제 1 열처리(소성)를 행한 후, 온도가 200℃ 이상, 바람직하게는 200℃ 내지 350℃의 수소 함유의 환원성 분위기 중에서 30분에서 60분의 제 2 열처리를 행한다. 어느 쪽의 경우라도, 제 1 열처리에서 안정화된 피막이 열화하지 않도록, 제 2 열처리에서의 처리 온도는 제 1 열처리에서의 처리 온도보다도 낮게 설정한다. 이러한 열처리를 행하면, 유기성분이 제거됨과 동시에, 도막은 인듐 산화물과 석산화물의 혼합막(도포 ITO막(447))이 된다. 그 결과, 막 두께가 약 500옹스트롬 내지 약 2000옹스트롬의 도포 ITO막(447)은 시트 저항이 102Ω/□ 내지 104Ω/□에서, 광투과율이 90% 이상이 되어, 스퍼터 ITO막(446)과 동시에 충분한 성능을 구비한 화소 전극(441)을 구성할 수 있다.
이 후에, 기판 온도가 200℃가 될 때까지 절연 기판(410)을 제 2 열처리를 행한 환원성 분위기 중 또는 질소가스등의 비산화성 분위기 중, 혹은 그 밖의 비산화성 분위기 중에 유지하고, 기판 온도가 200℃가 된 이후, 절연 기판(410)을 열처리 장치에서 대기중에 꺼낸다. 이와 같이, 절연 기판(410)의 온도가 약 200℃ 이하로 저하한 후에 대기에 비바람을 맞히는 것이면, 수소 함유 분위기하에서의 제 2 열처리에서의 환원에 의해 저저항화한 피막이 다시 산화하는 것을 방지할 수 있기 때문에, 시트 저항이 작은 도포 ITO막(447)을 얻을 수 있다. 절연 기판(410)을열처리 장치에서 대기중에 꺼낼 때의 온도는 도포 ITO막(447)의 재산화를 방지하기 위해서는 100℃ 이하인 것이 보다 바람직하다. 도포 ITO막(447)의 비저항은 막 중의 산소 결함이 많을수록 낮아지므로, 대기중의 산소에 의해서 도포 ITO막(447)의 재(再)산화가 일어나면 비저항이 증대하기 때문이다.
이렇게 하여 스퍼터 ITO막(446) 및 도포 ITO막(447)을 형성한 후, 도 28e에 도시하는 바와 같이 레지스트 마스크(462)를 형성하여, 그것을 일괄해서 왕수계(王水系)라든지 HBr 등의 에칭액에서, 또는 CH4 등을 사용한 드라이 에칭에 의해 패터닝하여, 도 26에 도시하는 바와 같이, 화소 전극(441)을 형성한다. 이것에 의해, 각 화소 영역(402)의 각각 TFT가 형성된다. 따라서, 주사선(Gm)을 통해 공급되는 제어 신호에 의해서 TFT를 구동하면, 화소 전극(441)과 대향 기판(도시하지 않음.)의 사이에 봉입되어 있는 액정에는, 데이터선(Sn)에서 TFT를 통해 화상 정보가 기입되어, 소정의 표시를 행할 수 있다.
또한 본 실시예에서는 화소 전극(441)을 형성함에 있어서는 도포 ITO막(447)을 사용하고 있다. 이 도포 성막법은 단차 피복성에 우수하므로, 도 39b에 도시하는 바와 같이, 도포 ITO막(447)을 구성하기 위한 액상 또는 페이스트 형태의 도포재는 접촉홀(422A)에 기인하여 생긴 스퍼터 ITO막(446) 표면의 요철 등을 순조롭게 메운다. 또한, 도포재를 절연 기판(410)상에 도포하면, 도포 ITO막(447)은 오목부로 되어 있는 부분에서는 그 만큼 두텁게, 볼록부로 되어 있는 부분에서는 그 만큼 얇게 형성된다. 따라서, 데이터선(431)에 기인하는 요철도 화소 전극(441)의 표면에 반영되지 않는다. 주사선(415)의 상층측에 있어서도 마찬가지이다. 그로 인해, 표면에 단차가 없는 평탄한 화소 전극(441)을 형성할 수 있으므로, 러빙을 안정하게 행할 수 있는 동시에, 리버스 틸트 도메인의 발생 등을 방지할 수 있다. 따라서, 본 발명에 의하면, 표시 품위가 향상한다.
한편 도 39a와 같이, 화소 전극을 스퍼터 ITO막(446)에만 형성하면, 이 스퍼터 ITO막(446)이 형성되는 면의 단차가 되어 스퍼터 ITO막(446)이 형성된다. 스퍼터 ITO막(446)의 표면에 형성되는 단차는 불안정한 러빙과 리버스 틸트 도메인의 원인이 되어, 표시 품질을 저하시켜 버린다. 게다가, 스퍼터 ITO막(446)은 접촉홀(422A)을 모두 메우도록 형성하는 것이 곤란하기 때문에, 그곳에 개구부가 형성되어 버린다. 이 개구부의 존재도, 불안정한 러빙과 리버스 틸트 도메인의 원인이 된다. 따라서, 도포 ITO막(447)을 형성하는 것이 유용하다.
또한, 제 4 실시예와 같이, 화소 전극(441)과 소스 전극(431)을 다른 층 사이에 형성하는 것을 목적으로 층간 절연막(420)을 2층 구조로 한 경우에는 접촉홀(422A)의 애스펙트비가 커지지만, 도포 ITO막(447)을 사용하면, 평탄한 화소 전극(441)을 형성할 수 있다고 하는 효과가 현저하다.
또한, 스퍼터 ITO막(446)은 도포 ITO막(447)과 비교하여 레지스트 마스크와의 밀착성이 나쁜 경향에 있지만, 본 실시예에서는 도포 ITO막(447)의 표면에 레지스트 마스크(462)를 형성하므로, 패터닝 정밀도가 낮게 되는 문제점도 생기지 않는다. 그로 인해, 고세밀 패턴을 갖는 화소 전극(441)을 구성할 수 있다.
제 5 실시예
도 29는 본 발명을 적용한 액정 표시용의 액티브 매트릭스 기판에 구획 형성되어 있는 화소 영역의 일부를 확대하여 도시하는 평면도이고, 도 30은 그 III-III'선에 상당하는 위치에서의 단면도이다. 또, 이 제 5 실시예에서, 제 4 실시예와 공통하는 부분에 대해서는 동일한 부호를 붙이고 그 설명을 생략한다.
도 29에서, 이 제 5 실시예와 관계되는 액정 표시용의 액티브 매트릭스 기판(401)도, 절연 기판(410)상이 데이터선(431)과 주사선(415)에 의해서 복수의 화소 영역(402)에 구획 형성되어, 각 화소 영역(402)의 각각에 대해서는 TFT가 형성되어 있다.
이 제 5 실시예의 구조에 있어서도, 그 평면적 레이아웃은 스퍼터 ITO막을 제외하고, 제 3, 제 4 실시예에서 설명한 도 22와 동일하게 되므로, 데이터선(Sn, Sn+1 …) 및 주사선(Gm, Gm+1 …)은 그 자체가 블랙 매트릭스로서 기능한다. 따라서, 공정수를 늘리지 않더라도 고품위의 표시를 행할 수 있다.
이 제 5 실시예가 제 4 실시예와 다른 점은 스퍼터 ITO막(456)과 도포 ITO막은 후술하는 바와 같이 따로 따로 패터닝형성된 것이기 때문에, 그 형성 영역은 상이하며, 도포 ITO막(457)의 형성 영역은 스퍼터 ITO막(456)의 형성 영역보다도 넓게 되어 있다.
여기에서, 제 4 실시예와 같이, 도포 ITO막과 스퍼터 ITO막를 동일한 영역에 형성하는 경우에는, 양 ITO막을 일괄해서 패터닝할 수 있다. 즉, 레지스트 마스크는 그것과의 밀착성이 좋은 도포 ITO막의 표면에만 형성되어, 레지스트 마스크와의 밀착성이 나쁜 스퍼터 ITO막의 표면에 형성할 필요는 없었다. 그로 인해, 고세밀 패턴을 달성할 수 있다.
이것에 대하여 제 5 실시예의 경우에는 스퍼터 ITO막의 표면에도 레지스트 마스크를 형성할 필요가 생긴다. 그러나, 도포 ITO막이 스퍼터 ITO막의 형성 영역보다도 넓은 영역에 형성되어 있는 경우에는, 가령 스퍼터 ITO막과 레지스트 마스크와의 밀착성이 나쁘고 패터닝 정밀도가 낮더라도, 레지스트 마스크와의 밀착성이 좋은 도포 ITO막의 패터닝 정밀도가 최종적인 패턴을 규정하므로, 고세밀 패턴을 달성할 수 있다.
이러한 구성의 액티브 매트릭스 기판(401)의 제조 방법은 제 4 실시예에서 설명한 도 27a 내지 도 27e에 도시하는 공정이 공통하여, 또한, 도 31a 내지 도 31c의 공정도 공통한다. 그리하여, 이하의 설명에서는, 도 31d에 도시하는 공정 이후의 공정만에 대하여, 도 31d 내지 도 31f를 참조하여 설명한다.
도 31c에서는 하층측 층간 절연막(421)의 표면에 실리콘 산화막으로 구성되는 상층측 층간 절연막(422)이 형성되고, 또한, 접촉홀(422A)이 형성되어 있다.
다음에, 도 31d에 도시하는 바와 같이, 하층측 층간 절연막(421) 및 상층측 층간 절연막(422)으로 이루어지는 층간 절연막(420)의 표면 전체에 스퍼터법에 의해 ITO막(456, 도전성 스퍼터막)을 형성한다. 여기까지의 공정도 제 4 실시예와 동일하다.
단, 이 제 5 실시예에서는 스퍼터 ITO막(456)만을 먼저 왕수계라든지 HBr 등의 에칭액, 또는 CH4 등을 사용한 드라이 에칭에 의해 패터닝한다. 즉, 스퍼터 ITO막(456)을 형성한 후, 도 31d에 도시하는 바와 같이, 레지스트 마스크(464)를 형성하고, 그것을 패터닝한다. 그 레지스트 마스크(464)를 사용하여 스퍼터 ITO막(456)을 에칭하여, 도 31e에 도시하는 바와 같이, 화소 전극(441)의 형성 예정 영역보다도 좁은 영역에 스퍼터 ITO막(456)을 남긴다. 다음에 스퍼터 ITO막(456)의 표면측에 도포 ITO막(457, 도전성 투명 도포막)을 형성한다. 이 도포 ITO막(457)의 형성에 있어서도, 상술한 각 실시예에서 설명한 도포재를 사용할 수 있다.
이렇게 하여 도포 ITO막(457)을 형성한 후, 도 31f에 도시하는 바와 같이, 레지스트 마스크(462)를 형성하여, 그것을 왕수계라든지 HBF 등의 에칭액, 또는 CH4 등을 사용한 드라이에칭에 의해 패터닝하여, 도 30에 도시하는 바와 같이, 화소 전극(441)을 형성한다.
이 제 5 실시예의 구조에 있어서도, 제 4 실시예의 구조와 같은 효과가 있을 수 있다. 특히, 드레인 영역(416)에 접촉하는 도포 ITO막(457)은 스퍼터 ITO막과 비교하여 접촉 저항이 높은 경향에 있지만, 제 5 실시예에서는 도포 ITO막(457)은 어디까지나, 스퍼터 ITO막(456)을 통해 드레인 영역(416)에 전기적으로 접속하고 있기 때문에, 접촉 저항이 크다고 하는 문제점을 해소할 수 있는 이점이 있다. 또한, 스퍼터 ITO막(456)은 얇아서 좋기 때문에, 예를 들면, 레지스트 마스크(464)와의 밀착성이 나쁘더라도 단시간의 에칭으로서 끝나므로, 패터닝에 지장이 없다. 또한, 패터닝 정밀도가 높은 도포 ITO막(457)에 대한 패터닝 정밀도가 화소 전극(40)의 최종적인 패턴 정밀도를 규정하므로, 고세밀 패턴을 달성할 수 있다.
제 6 실시예
도 32는 본 발명을 적용한 액정 표시용의 액티브 매트릭스 기판에 구획 형성되어 있는 화소 영역의 일부를 확대하여 도시하는 평면도이며, 도 33은 그 IV-IV'선에 상당하는 위치에서의 단면도이다.
이 제 6 실시예의 특징적 구조는 화소 전극(441)은 상층측 층간 절연막(422)의 표면에 도포 성막된 도포 ITO막(468, 도전성 투명 도포막)으로 구성되어, 이 도포 ITO막(468)은 하층측 층간 절연막(421)의 표면에 스퍼터법에 의해 형성된 알루미늄막으로 이루어지는 중계 전극(466)에 대하여, 상층측 층간 절연막(422)의 접촉홀(422A)을 통해 전기적으로 접속되어 있다. 또, 중계 전극(466)은 하층측 층간 절연막(421)의 접촉홀(421B)을 통해 드레인 영역(416)에 전기적으로 접속되어 있다. 따라서, 화소 전극(441)은 그 하층측에 위치하는 중계 전극(466)을 통해 드레인 영역(416)에 전기적으로 접속하고 있는 것이 된다.
여기에서, 중계 전극(466)은 알루미늄막이고, 광 투과성이 없으므로, 개구율을 저하시키지 않도록, 그 형성 영역은 접촉홀(421B)의 내부 및 주위에 한정되어 있다.
이러한 구성의 액티브 매트릭스 기판(401)의 제조 방법은 제 4 실시예에서 설명한 도 27a 내지 도 27e에 도시하는 공정이 공통한다. 그리하여, 이하의 설명에서는 도 27e에 도시하는 공정의 뒤에 행하는 공정만에 대하여 도 34a 내지 도 34d를 참조하여 설명한다.
도 34a에 도시하는 바와 같이, 하층측 층간 절연막(421)중, 소스 영역(414) 및 드레인 영역(416)에 상당하는 위치에 접촉홀(421A,421B)을 형성한 후, 소스 전극(431) 및 데이터선을 형성하기 위한 알루미늄막(460, 도전성 스퍼터막/금속막)을 스퍼터 형성한다. 다음에, 레지스트 마스크(470)를 형성하여, 이 레지스트 마스크(470)를 사용하여 알루미늄막(460)을 패터닝한다. 이 결과, 도 34b에 도시하는 바와 같이, 소스 전극(431), 데이터선 및 중계 전극(466)을 동시에 형성한다.
다음에, 도 34c에 도시하는 바와 같이, 하층측 층간 절연막(421)의 표면에 실리콘 산화막으로 이루어지는 상층측 층간 절연막(422)을 CVD법 혹은 PVD법으로 형성한다. 다음에, 상층측 층간 절연막(422) 중, 중계 전극(466)에 상당하는 위치(드레인 영역(416)에 상당하는 위치)에 접촉홀(422A)을 형성한다.
다음에, 도 34d에 도시하는 바와 같이, 하층측 층간 절연막(421) 및 상층측 층간 절연막(422)으로 이루어지는 층간 절연막(420)의 표면 전체에 도포 ITO막(468, 도전성 투명 도포막)을 형성한다.
이 도포 ITO막(468)의 형성에 있어서도, 상술한 각 실시예에서 설명한 도포재를 사용할 수 있다.
이렇게 하여 ITO막(468)을 형성한 후, 레지스트 마스크(462)를 형성하여, 그것을 패터닝하고, 도 33에 도시하는 바와 같이, 화소 전극(441)을 형성한다.
이 때에도, 도 32로부터 알 수 있는 바와 같이, 데이터선(Sn, Sn+1 …) 및 주사선(Gm, Gm+1 …)으로 이루어지는 블랙매트릭스를 구성할 수 있다. 게다가, 화소 영역(402)의 개구율이 높아져서, 표면에 단차가 없는 평탄한 화소 전극(441)을 형성할 수 있으므로, 러빙을 안정하게 행할 수 있는 동시에, 리버스 틸트 도메인의 발생 등을 방지할 수 있다.
또한, 도포 ITO막(468)으로 이루어지는 화소 전극(441)은 스퍼터 ITO막 등과 비교하여 드레인 영역(416, 실리콘막)과의 접촉 저항이 높은 경향에 있지만, 이 제6 실시예에서는 도포 ITO막(468)이 스퍼터 형성한 알루미늄막으로 이루어지는 중계전극(466)을 통해 드레인 영역(416)에 전기적으로 접속하고 있으므로, 접촉 저항이 큰 문제점도 해소할 수 있다.
또, 본 실시예에서는 중계 전극(466)으로서 알루미늄을 사용하였지만, 알루미늄과 고융점 금속과의 2층막을 중계 전극(466)에 사용하면, 도포 ITO막(468)과의 접촉 저항을 보다 낮게 억제할 수 있다. 즉, 텅스텐이라든지 몰리브덴 등의 고융점 금속은 알루미늄에 비하여 산화되기 어렵기 때문에, 산소를 다량으로 포함하는 도포 ITO막(468)과 접촉하더라도 산화되는 일이 없다. 그로 인해, 중계 전극(466)과 도포 ITO막(468)의 접촉 저항을 낮게 유지할 수 있다.
제 7 실시예
도 35는 본 발명을 적용한 액정 표시용의 액티브 매트릭스 기판에 구획 형성되어 있는 화소 영역의 일부를 확대하여 도시하는 평면도, 도 36은 그 V-V'선에 상당하는 위치에서의 단면도이다.
이 제 7 실시예는 도 18 및 도 19에 도시하는 제 2 실시예의 구조를 개량하여, 중계 전극(480)에 의해 도포 ITO막(441)과 드레인 영역(416)의 전기적 접속을 확보한 점에 특징이 있다.
도 35에서, 이 제 7 실시예와 관계되는 액티브 매트릭스 기판(401)도, 절연 기판(410)상이 데이터선(431)과 주사선(415)에 의해서 복수의 화소 영역(402)에 구획 형성되어, 각 화소 영역(402)의 각각에 대해서는 TFT(화소 스위칭용의 비선형 소자)가 형성되어 있다. 여기에서, 화소 전극의 평탄화라든지 그 접촉 저항의 감소만을 목적으로 하는 것이라면, 아래와 같이 구성할 수 있다.
즉, 도 36에 도시하는 바와 같이, 제 7 실시예에서는, 층간 절연부(421)는 1층의 실리콘 산화막만으로 이루어져 있다.
도포 ITO막으로 이루어지는 화소 전극(441)은 그 하층측에서 층간 절연막(421)의 표면에 스퍼터법에 의해 형성된 알루미늄막(도전성 스퍼터막/금속막)으로 이루어지는 중계 전극(480)의 표면측에 형성되어 있다. 따라서, 화소 전극(441)은 중계 전극(480)을 통해 드레인 영역(416)에 전기적으로 접속되어 있다. 여기에서도, 중계 전극(480)은 알루미늄막이고, 광 투과성이 없으므로, 그 형성 영역은 접촉홀(421B)의 내부 및 그 주위에만 한정되어 있다.
이 제 7 실시예에서는 화소 전극(441)은 소스 전극(431)과 동일한 층 사이에 구성되어 있으므로, 이들 전극끼리가 단락하지 않도록 배치된다. (도 35, 도 36참조).
이러한 구성의 액티브 매트릭스 기판(401)의 제조 방법은 제 4 실시예에서 설명한 도 27a 내지 도 27e에 도시하는 공정이 대략 공통한다. 그래서, 이하의 설명에서는 도 27e에 도시하는 공정의 뒤에 행하는 공정만에 대하여 도 37a 내지 도 37c를 참조하여 설명한다.
도 37a에 도시하는 바와 같이, 층간 절연막(421)중, 소스 영역(414) 및 드레인 영역(416)에 상당하는 위치에 접촉홀(421A,421B)을 형성한다. 다음에, 소스 전극(431) 및 데이터선을 형성하기 위한 알루미늄막(460)을 스퍼터 형성한 후, 레지스트 마스크(470)를 형성한다. 다음에, 레지스트 마스크(470)를 사용하여 알루미늄막(460)을 패터닝하여, 도 37b에 도시하는 바와 같이, 소스 전극(431), 데이터선 및 중계 전극(480)을 형성한다.
다음에, 도 37c에 도시하는 바와 같이, 층간 절연막(421)의 표면측 전체에 도포 ITO막(482, 도전성 투명 도포막)을 형성한다. 이 도포 ITO막(482)을 형성함에 있어서도, 상술한 각 실시예의 도포재를 사용할 수 있다.
이렇게 하여 도포 ITO막(482)을 형성한 후, 레지스트 마스크(484)를 형성하여, 그것을 사용하여 ITO막(482)을 패터닝하여, 도 36에 도시하는 바와 같이, 화소 전극(441)을 형성한다.
이 제 7 실시예에서도 화소 전극(441)을 형성함에 있어서는, 단차 피복성에 우수한 도포 성막법을 사용하기 때문에, 표면에 단차가 없는 평탄한 화소 전극(441)을 형성할 수 있다. 따라서, 러빙을 안정하게 행할 수 있는 동시에, 리버스 틸트 도메인의 발생 등을 방지할 수 있다. 또한, 중계 전극이 개재함으로써, 도포 성막법에 의해 형성된 ITO막으로 이루어지는 화소 전극(441)과 드레인 영역(416)의 접촉 저항이 높아지는 문제를 해소할 수 있다.
또, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 요지의 범위 내에서 여러 가지의 변형 실시가 가능하다.
예를 들면, 제 6, 제 7 실시예에서는 공정수를 최소한으로 하는 관점에서 중계 전극(466,480)을 소스 전극(431) 및 데이터선과 동시 형성하여 그것과 동일 재질로 이루어지는 금속막(알루미늄막)으로 구성한다. 이것을 대신하여, 도 38a에 도시하는 바와 같이, 층간 절연막(420)을 하층측 층간 절연막(421) 및 상층측 층간절연막(422)으로 구성한 경우에, 도포 성막에 의해 형성한 ITO막으로 이루어지는 화소 전극(441) 및 도전성 스퍼터막으로부터 형성한 중계 전극(486)의 쌍방을, 위층측 층간 절연막(422)의 표면상에 형성해도 된다. 이와 같이 구성한 경우에는 제 6 실시예와 다르고, 화소 전극(441)의 형성 영역을 확장할 수 있기 때문에, 데이터선 및 주사선을 블랙 매트릭스로서 이용할 수 있다. 또한, 중계 전극(486, 도전성 스퍼터막)을 소스 전극(431)과 다른 공정에서 형성하게 되므로, 그 재질에 관하여는 소스 전극(431)과 동일한 금속 재료, 혹은 다른 재료의 어느것이라도 가능하다.
또한, 제 6, 제 7 실시예에서는 어느 것이나, 층간 절연막의 접촉홀의 존재가 화소 전극의 표면 형상에 영향을 미치게 하기 쉬운 프레나형의 TFT를 예로 설명하였지만, 역스태거형 등의 TFT에 본 발명을 적용하는 것도 가능하다. 특히, 요철이 있는 영역의 위에 화소 전극을 형성하지 않을 수 없는 경우에, 본 발명과 같이 도포 성막에 의해 형성한 도전성 투명 도포막을 사용한 화소 전극을 형성하면, 이러한 요철이 화소 전극의 표면 형상에 미치는 영향을 제거할 수 있다.
예를 들면, 도 38b에 도시하는 역스태거형의 TFT에서, 화소 전극(441)에 도포 ITO막을 사용하면, 화소 전극(441) 표면의 평탄화를 도모할 수 있다. 도 38b에 도시하는 TFT에서는 절연 기판(410)의 표면측에 하지 보호막(411), 게이트 전극(415), 게이트 절연막(413), 채널 영역(417)을 구성하는 진성의 비정질 실리콘막 및 채널 보호용의 절연막(490)이 이 순서로 적층되어 있다. 채널 보호용의 절연막(490)의 양측에는 고농도 N형의 비정질 실리콘막이 소스·드레인 영역(414,416)이 구성되며, 이들 소스·드레인 영역(414,416)의 표면에는 크롬, 알루미늄, 티타늄등의 스퍼터막으로 이루어지는 소스 전극(431) 및 중계 전극(492)이 구성되어 있다. 또한, 그 표면측에는 층간 절연막(494) 및 화소 전극(441)이 구성되어 있다. 여기에서, 화소 전극(441)은 도포 ITO막으로 구성되어 있으므로, 표면이 평탄하다. 또한, 화소 전극(441)은 층간 절연막(441)의 접촉홀을 통해 중계 전극(496)에 전기적으로 접속하고 있다. 즉, 화소 전극(441)은 스퍼터막으로 이루어지는 중계 전극(496)을 통해 드레인 영역(416)에 전기 접속되어 있기 때문에, 도포 ITO막으로 이루어지는 화소 전극(441)은 드레인 영역(416, 실리콘막)과의 접촉 저항이 높은 문제를 해소할 수 있다. 또한, 화소 전극(441)은 소스 전극(431)과 다른 층 사이에 구성되어 있기 때문에, 이들 전극이 단락하지 않는다. 그 때문에, 화소 전극(441)이 데이터선이나 주사선(도시하지 않음)에 덮이는 위치까지 화소 전극(441)을 넓은 영역에 형성할 수 있으므로, 데이터선이라든지 주사선 자체를 블랙 매트릭스로서 이용할 수 있는 동시에, 화소 영역의 개구율을 높일 수 있다.
또한 화소 전극을 형성함에 있어서, 액상의 도포재로부터 도포 ITO막을 형성하기 위해 스핀코트법을 사용하였지만, 페이스트 형태의 도포재를 사용하면 인쇄법을 이용하여 도포 ITO막을 형성할 수 있다. 또한, 페이스트 형태의 도포재를 사용하면 스크린 인쇄를 이용하는 것도 가능하므로, 화소 전극을 형성하여야 할 영역에만 페이스트 형태의 도포재를 인쇄하여, 그것에 건조, 열처리를 행한 것을 그대로 화소 전극으로서 이용해도 된다. 이 경우에는 에칭에 의한 ITO막에 대한 패터닝이 불필요하기 때문에, 제조 비용을 대폭 감소할 수 있는 이점이 있다.
또, 제 2 실시예 내지 제 7 실시예는 화소 전극만을 도포막으로 형성하는 예를 설명하였지만, 제 1 실시예에서 설명한 바와 같이, 화소 전극 이외의 절연층, 도전층, 반도체층의 어느 것을 도포막으로 형성할 수 있는 것은 말할 필요도 없다.
제 8 실시예
상술한 실시예의 액정 표시 장치를 사용하여 구성되는 전자 기기는 도 40에 도시하는 표시 정보 출력원(1000), 표시 정보 처리 회로(1002), 표시 구동 회로(1004), 액정 패널 등의 표시패널(1006), 클럭 발생 회로(1008) 및 전원 회로(1010)를 포함하여 구성된다. 표시 정보 출력원(1000)은 ROM, RAM 등의 메모리, 텔레비젼 신호를 동조하여 출력하는 동조 회로 등을 포함하여 구성되며, 클럭 발생 회로(1008)로부터의 클럭에 근거하여, 비디오 신호 등의 표시 정보를 출력한다. 이 표시 정보 처리 회로(1002)는 클럭 발생 회로(1008)로부터의 클럭에 근거하여 표시 정보를 처리하여 출력한다. 이 표시 정보 처리 회로(1002)는 예를 들면 증폭·극성 반전 회로, 상 전개 회로, 로테이션 회로, 감마 보정 회로 혹은 클램프 회로 등을 포함할 수 있다. 표시 구동 회로(1004)는, 주사측 구동 회로 및 데이터측 구동 회로를 포함하여 구성되어, 액정 패널(1006)을 표시 구동한다. 전원 회로(1010)는 상술의 각 회로에 전력을 공급한다.
이러한 구성의 전자 기기로서, 도 41에 도시하는 액정 프로젝터, 도 42에 도시하는 멀티미디어 대응의 퍼스널 컴퓨터(PC) 및 엔지니어링·워크 스테이션(EWS), 도 43에 도시하는 페이져, 혹은 휴대 전화, 워드 프로세서, 텔레비젼, 뷰파인더형 또는 모니터 직시형의 비디오 테이프 리코드, 전자 수첩, 전자 탁상 계산기, 카 내비게이션 장치, POS 단말, 터치 패널을 구비한 장치 등을 들 수 있다.
도 41에 도시하는 액정 프로젝터는 투과형 액정 패널을 라이트 밸브로 하여 사용한 투사형 프로젝터이고, 예를 들면 3판 프리즘 방식의 광학계를 사용하고 있다.
도 41에서, 프로젝터(1100)에서는 백색 광원의 램프 유닛(1102)으로부터 사출된 투사광이 라이트 가이드(1104)의 내부에서, 복수의 미러(1106) 및 2매의 다이클로익 미러(1108)에 의해서 R, G, B의 3원색으로 나눠지고, 각각 색의 화상을 표시하는 3매의 액정 패널(1110R,1110G 및 1110B)에 안내된다. 그리고, 각각의 액정 패널(1110R,1110G 및 1110B)에 의해서 변조된 색은, 다이클로익 프리즘(1112)에 3방향으로부터 입사된다. 다이클로익 프리즘(1112)에서는 레드(R) 및 블루(B)의 빛이 90° 굴곡되고, 그린(G)의 빛이 직진하기 때문에 각 색의 화상이 합성되어, 투사 렌즈(1114)를 통해서 스크린 등에 컬러 화상이 투사된다.
도 42에 도시하는 퍼스널 컴퓨터(1200)는 키보드(1202)를 구비한 본체부(1204)와, 액정 표시 화면(1206)을 갖는다.
도 43에 도시하는 페이져(300)는 금속제 프레임(1302) 내에, 액정 표시 기판(1304), 백 라이트(1306a)를 구비한 라이트 가이드(1306), 회로 기판(1308), 제 1, 제 2 실드판(1310,1312), 2개의 탄성 전도체(1314,1316), 및 필름 캐리어 테이프(1318)를 갖는다. 2개의 탄성 전도체(1314,1316) 및 필름 캐리어 테이프(1318)는 액정 표시 기판(1304)과 회로 기판(1308)을 접속하는 것이다. 여기에서, 액정 표시 기판(1304)은 2매의 투명 기판(1304a,1304b) 사이에 액정을 봉입한 것으로, 이것에 의해 적어도 도트 매트릭스형의 액정 표시 패널이 구성된다. 한쪽의 투명 기판에,도 40에 도시하는 구동 회로(1004), 혹은 이것에 더하여 표시 정보 처리 회로(1002)를 형성할 수 있다. 액정 표시 기판(1304)에 탑재되지 않는 회로는 액정 표시 기판의 외부 부착 회로가 되고, 도 43의 경우에는 회로 기판(1308)에 탑재할 수 있다.
도 43은 페이져의 구성을 도시하는 것이므로, 액정 표시 기판(1304) 이외에 회로 기판(1308)이 필요하게 되지만, 전자 기기용의 일부품으로서 액정 표시 장치가 사용되는 경우로서, 투명 기판에 표시 구동 회로 등이 탑재되는 경우에는, 그 액정 표시 장치의 최소 단위는 액정 표시 기판(1304)이다. 혹은 액정 표시 기판(1304)을 본체로서의 금속 프레임(1302)에 고정한 것을, 전자 기기용의 일부품인 액정 표시 장치로서 사용할 수 있다. 또한, 블랙 라이트식의 경우에는, 금속제 프레임(1302) 내에, 액정 표시 기판(1304)과, 블랙 라이트(1306a)를 구비한 라이트 가이드(1306)를 짜넣어, 액정 표시 장치를 구성할 수 있다. 이들을 대신하여, 도 44에 도시하는 바와 같이, 액정 표시 기판(1304)을 구성하는 2매의 투명 기판(1304a,1304b)의 한쪽에, 금속의 전도막이 형성된 폴리이미드 테이프(1322)에 IC 칩(1324)을 장치한 TCP(Tape Carrier Package, 1320)를 접속하여, 전자 기기용의 일부품인 액정 표시 장치로서 사용하는 것도 가능하다.
본 발명에 의하면 액정 표시 기판 등에 사용되는 박막 적층 구조의 일부 또는 전부의 박막을 진공 처리 장치를 사용하지 않고서 성막하여, 초기 투자 비용 및 러닝 코스트의 감소와 동시에 처리량을 높여서, 제조 비용을 대폭 감소할 수 있게되는 박막 디바이스 및 그 제조 방법을 제공한다.
또한, 도포막에 의해 박막을 형성하여 비용 절감을 도모하면서, CVD막, 스퍼터막의 특성에 가까이 할 수 있는 박막 디바이스 및 그 제조 방법을 제공할 수 있다.
또한, 도포막에 의해 박막을 형성할 때의 도포액의 소비량을 감소하여, 비용 절감을 도모할 수 있는 박막 디바이스 및 그 제조 방법을 제공할 수 있다.
또한, 포토 리소그래피 공정을 사용하지 않고서 형성막의, 패터닝을 가능하게 하여, 비용 절감을 도모할 수 있는 박막 디바이스 및 그 제조 방법을 제공할 수 있다.
또한, 도포막에 의해 화소 전극을 형성함에 의해, 액정과 접하는 면을 평탄화할 수 있는 박막 디바이스 및 그것을 사용한 액정 패널 및 전자 기기를 제공할 수 있다.
또한, 배선층을 블랙매트릭스를 위한 차광층으로서 겸용할 수 있고, 게다가 개구율이 높은 박막 디바이스, 액정 패널 및 그것을 사용한 전자 기기를 제공할 수 있다.
또한, 저비용의 박막 디바이스를 사용함으로써, 비용 절감을 도모할 수 있는 액정 패널 및 전자 기기를 제공할 수 있다.

Claims (26)

  1. 박막 적층(monolithic) 구조를 갖는 박막 디바이스에 있어서,
    적어도 하나의 절연층과 적어도 하나의 도전층을 포함하는 복수의 박막을 구비하며,
    상기 복수의 박막들 중 적어도 하나는 {절연 스핀-온-유리막(Spin-On-Glass film)을 제외하는} 도포막으로 형성되며,
    상기 도포막은 노즐로부터 용액을 방출함으로써 형성되는 박막 디바이스.
  2. 제 1 항에 있어서, 상기 박막 적층 구조는 반도체층을 추가로 포함하며,
    상기 반도체층은 상기 도포막에 의해 형성되는 박막 디바이스.
  3. 제 1 항에 있어서, 상기 도전층 중 적어도 하나는 상기 도포막으로 형성되는 박막 디바이스.
  4. 제 2 항에 있어서, 상기 박막 디바이스는 트랜지스터를 가지며,
    상기 트랜지스터는 게이트 절연층, 게이트 전극, 채널 영역, 드레인 영역 및 소스 영역을 포함하며,
    상기 반도체층은 게이트 절연층, 게이트 전극, 채널 영역, 드레인 영역 및 소스 영역 중 적어도 하나로서 작용하는 박막 디바이스.
  5. 제 4 항에 있어서, 상기 박막 디바이스는 상기 트랜지스터 위에 보호용 절연층을 추가로 포함하는 박막 디바이스.
  6. 제 1 항에 있어서, 상기 박막 적층 구조의 모든 절연막들은 상기 도포막에 의해 형성되는 박막 디바이스.
  7. 제 1 항에 있어서, 상기 용액은 Si-N 결합을 갖는 중합체를 포함하는 박막 디바이스.
  8. 제 2 항에 있어서, 상기 용액은 실리콘 입자를 갖는 중합체를 포함하는 박막 디바이스.
  9. 제 3 항에 있어서, 상기 용액은 도전성 중합체를 포함하는 박막 디바이스.
  10. 제 3 항에 있어서, 상기 도포막은 ITO(인듐 주석 산화물)막인 박막 디바이스.
  11. 제 1 항에 있어서, 상기 박막 적층 구조는 데이터 신호선과 주사 신호선을 포함하며, 화소는 상기 데이터 신호선과 주사 신호선의 교점에 대응하도록 배열되며, 화소 트랜지스터는 상기 화소를 위해 배치되며, 화소 전극은 상기 화소 트랜지스터에 연결되는 박막 디바이스.
  12. 제 1 항에 따른 액티브 매트릭스 기판에 있어서,
    상기 액티브 매트릭스 기판은 박막 디바이스를 추가로 포함하는 액티브 매트릭스.
  13. 제 11 항에 따른 액정 패널에 있어서,
    박막 디바이스를 갖는 액티브 매트릭스 기판과;
    상기 액티브 매트릭스 기판과 대향하여 배치되는 대향 기판; 및
    상기 액티브 매트릭스 기판과 상기 대향 기판 사이에 배치된 액정층을 구비하는 액정 패널.
  14. 제 13 항에 따른 전기 장치에 있어서,
    상기 전기 장치는 액정 패널을 포함하는 전기 장치.
  15. 적어도 하나의 절연막과 적어도 하나의 도전막을 갖는 액티브 매트릭스 기판을 포함하는 박막 디바이스를 제조하기 위한 방법에 있어서,
    복수의 박막들 중 하나이며, 또한 노즐에서 토출되는 제 1 용액으로부터 형성된 (절연 스핀-온-유리막을 제외하는) 도포막으로 형성되는 제 1 막을 형성하는공정; 및
    복수의 박막들 중 하나이며, 또한 노즐에서 토출되는 제 2 용액으로부터 형성된 (절연 스핀-온-유리막을 제외하는) 도포막으로 형성되는 제 2 막을 형성하는 공정을 포함하는 박막 디바이스 제조 방법.
  16. 제 15 항에 있어서, 상기 제 1 막과 제 2 막 중 적어도 하나는 반도체막인 박막 디바이스 제조 방법.
  17. 제 15 항에 있어서, 상기 제 2 막은 상기 박막 위헤 형성되는 박막 디바이스 제조 방법.
  18. 제 15 항에 있어서, 상기 제 1 용액을 잉크젯 방식으로 토출하는 공정을 추가로 포함하는 박막 디바이스 제조 방법.
  19. 제 18 항에 있어서, 상기 제 1 용액을 압전 소자(piezoelectric element)의 진동으로 토출하는 공정을 추가로 포함하는 제조 방법.
  20. 제 15 항에 있어서, 상기 제 1 용액을 스핀 도포 방식으로 도포하는 공정을 추가로 포함하는 제조 방법.
  21. 적어도 하나의 절연막과 적어도 하나의 도전막을 갖는 액티브 매트릭스 기판을 포함하는 박막 디바이스를 제조하기 위한 방법에 있어서,
    복수의 박막들 중 하나이며, 또한 노즐에서 토출되는 제 1 용액으로부터 형성된 (절연 스핀-온-유리막을 제외하는) 도포막으로 형성되는 제 1 막을 형성하는 공정과;
    상기 제 1 용액을 도포한 후, 상기 제 1 막을 어니일링하는 공정과;
    복수의 박막들 중 하나이며, 또한 노즐에서 토출되는 제 2 용액으로부터 형성된 (절연 스핀-온-유리막을 제외하는) 도포막으로 형성되는 제 2 막을 형성하는 공정; 및
    상기 제 2 용액을 도포한 후, 상기 제 2 막을 어니일링하는 공정을 포함하는 박막 디바이스 제조 방법.
  22. 제 21 항에 있어서, 상기 제 1 막과 제 2 막 중 적어도 하나는 반도체막인 박막 디바이스 제조 방법.
  23. 적어도 하나의 절연막과 적어도 하나의 도전막을 갖는 액티브 매트릭스 기판을 포함하는 박막 디바이스를 제조하기 위한 방법에 있어서,
    복수의 박막들 중 하나이며, 또한 노즐에서 토출되는 제 1 용액으로부터 형성된 (절연 스핀-온-유리막을 제외하는) 도포막으로 형성되는 제 1 막을 형성하는 공정과;
    상기 제 1 용액을 도포한 후, 상기 제 1 막을 가열하는 공정과;
    복수의 박막들 중 하나이며, 또한 노즐에서 토출되는 제 2 용액으로부터 형성된 (절연 스핀-온-유리막을 제외하는) 도포막으로 형성되는 제 2 막을 형성하는 공정; 및
    상기 제 2 용액을 도포한 후, 상기 제 2 막을 가열하는 공정을 포함하는 박막 디바이스 제조 방법.
  24. 제 23 항에 있어서, 상기 제 1 막과 제 2 막 중 적어도 하나는 반도체막인 박막 디바이스 제조 방법.
  25. 적어도 하나의 절연막과 적어도 하나의 도전막을 갖는 액티브 매트릭스 기판을 포함하는 박막 디바이스를 제조하기 위한 방법에 있어서,
    복수의 박막들 중 하나이며, 또한 노즐에서 토출되는 제 1 용액으로부터 형성된 (절연 스핀-온-유리막을 제외하는) 도포막으로 형성되는 제 1 막을 형성하는 공정과;
    상기 제 1 용액을 도포한 후, 상기 제 1 용액에 있는 용제를 증발시키는 공정과;
    복수의 박막들 중 하나이며, 또한 노즐에서 토출되는 제 2 용액으로부터 형성된 (절연 스핀-온-유리막을 제외하는) 도포막으로 형성되는 제 2 막을 형성하는 공정; 및
    상기 제 2 용액을 도포한 후, 상기 제 2 용액에 있는 용제를 증발시키는 공정을 포함하는 박막 디바이스 제조 방법.
  26. 제 25 항에 있어서, 상기 제 1 막과 제 2 막 중 적어도 하나는 반도체막인 박막 디바이스 제조 방법.
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