KR100614074B1 - 박막 디바이스의 제조 방법 및 트랜지스터의 제조 방법 - Google Patents

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Abstract

이 박막 디바이스의 제조 방법에서는 성막실(110)내에서 노즐로부터 액상 재료를 토출하여 기판에 도포하여 박막을 형성한다. 기판은 제1 열처리부(103A), 제2 열처리부(103B)에서 열처리되어, 막의 결정성, 치밀성 및 다른 막과의 밀착성이 향상된다.
박막 디바이스의 제조 방법, 트랜지스터의 제조 방법, 전기 광학 장치, 전자 기기

Description

박막 디바이스의 제조 방법 및 트랜지스터의 제조 방법{METHODS OF MANUFACTURING THIN-FILM DEVICE AND TRANSISTOR}
본 발명은 액정 표시 장치, 일렉트로루미네선스 표시 장치, 전기 영동 표시 장치 등의 전기 광학 장치, 또는 LSI 등에 적합하게 이용할 수 있는 박막 디바이스 및 트랜지스터의 제조 방법에 관한 것이다. 또한, 본 발명의 제조 방법에 의해서 얻어진 박막 디바이스 및 트랜지스터를 탑재한 전기 광학 장치, 및 전자 기기에 관한 것이다.
통상, 박막 디바이스는 반도체막, 절연막, 및 도전막 등의 박막으로 구성되며, 특히, 액정 표시 장치 등에 채용되는 박막 디바이스에는, 더하여 투명 도전막이 사용된다. 박막을 그 기능에 따라 분류한 경우, 절연막에는 게이트 절연막과 층간 절연막이 있고, 도전막에는 게이트 전극, 소스·드레인 전극, 화소 전극 및 배선 등이 있다. 절연막 및 도전막의 형성에는 주로 CVD(Chemical Vapor Deposition)법이나 스퍼터법이 채용되어 왔다.
반도체막으로는 주로 아모퍼스 실리콘막이나 폴리실리콘막의 실리콘막이 사용되고 있다. 실리콘막의 형성 방법으로는 모노실란 가스나 디실란 가스를 사용한 열 CVD법이나 플라즈마 CVD, 광 CVD 등이 채용되고 있고, 일반적으로는 폴리실리콘막의 형성에는 열 CVD가 사용되며, 또한, 아모퍼스 실리콘의 형성에는 플라즈마 CVD가 사용되고 있다.
그런데, 종래의 CVD법이나 스퍼터법에서는 진공 장치를 사용하는 것, 기판 가열을 필요로 하는 것, 플라즈마 등의 전원이 필요하게 되는 것, 기판 이외의 장치 내벽 등의 불필요한 부분에도 성막되어 그 막이 벗겨져 이물 결함의 원인으로 되는 등의 특징에 기인하여, 생산성이 낮고, 결함이 많아 수율이 나쁘고, 표면의 요철부에서의 막두께가 불균일하게 되며, 배선 패턴에서는 단차부에서 단선되는 등의 과제가 있었다. 이들의 과제는 결과적으로 CVD법이나 스퍼터법으로 제조된 박막 디바이스의 비용 증가로 연결된다.
그런데, 근년, 종래의 상기 성막법과는 다른 방법에 의해 박막 디바이스를 제조하는 방법이 제안되어 있다. 예를 들어, 액상 재료를 기판에 도포하여 도포막을 형성하고, 그 도포막을 열처리함으로써 소망의 박막을 형성하는 방법이 있다. 이 방법에 의하면, 소형이고 염가의 장치에 의해, 생산성이 높고, 결함이 적고, 수율이 높고, 단차부에서 단선 등이 없고, 저비용으로 박막을 형성할 수 있어, 결과적으로 저비용의 박막 디바이스를 제조할 수 있게 된다.
그러나, 상기 종래 기술에서는, 기판 표면에 도포막을 형성하는 방법에 구체성이 없어, 실제의 도포에 응용하기가 곤란하다는 문제가 있었다. 즉, 종래의 관련 문헌에서는 도포 방법의 명칭은 기재되어 있지만, 상세한 도포 공정이 개시되어 있지 않다.
발명의 개시
본 발명은 상기 사정을 감안하여 행하여진 것으로, 박막 디바이스를 구성하는 박막을, 액상 재료를 사용한 재료 토출 방식으로 형성하는 박막 디바이스의 제조 방법, 트랜지스터의 제조 방법, 전기 광학 장치 및 전자 기기를 제공하는 것을 목적으로 한다.
본 발명의 제1 태양은 복수의 층을 구비하는 박막 디바이스를 기재상에 형성하는 박막 디바이스의 제조 방법으로서, 상기 복수의 층중 적어도 1층을 형성하는 공정을 갖고, 이 공정은, 상기 1층의 구성 성분을 함유하는 액상 재료를 토출하는 노즐과 상기 기재와의 상대 위치를 이동시키는 공정과, 상기 노즐로부터 상기 액상 재료를 상기 기재를 향해 토출하는 공정을 구비한다.
본 태양의 박막 디바이스 제조 방법은 재료 토출 방식으로 액상 재료를 기재에 도포하여 도포막을 형성하므로, 액상 재료를 성막하고 싶은 영역만에 도포할 수 있어, 액상 재료를 절약할 수 있게 된다. 또한, 진공 처리 장치에 의하지 않기 때문에, 소형이고 염가의 장치에 의해, 생산성이 높고, 결함이 적고, 수율이 높고, 단차부에서 단선 등이 없고, 저비용으로 박막을 형성할 수 있게 된다.
본 발명의 박막 디바이스의 제조 방법에서는, 상기 액상 재료는 Si-N 결합을 갖는 중합체(폴리실라잔), 또는 실록산 결합을 기본 구조로 하는 SOG(Spin On Glass)를 함유하여도 좋고, 상기 1층은 절연성층이라도 좋다. 이 경우, 진공 처리 장치에 의하지 않기 때문에, 스핀 코트법 등의 용이한 도포 방법으로 성막을 행할 수 있게 된다. 특히, 폴리실라잔은 크랙 내성이 높고, 내산소 플라즈마성이 있어, 단층이라도 어느 정도의 막두께의 절연층으로서 사용 가능하며, 또한, SOG막은 양산 라인을 종래에 비교하여 매우 적은 투자로 구축할 수 있고, 또한, 제조 장치의 스루푸트를 높게 하고, 박막 디바이스의 비용을 대폭으로 삭감할 수 있다.
본 발명의 다른 태양의 박막 디바이스의 제조 방법은, 절연층 또는 레지스트층에 의해 실리콘막 형성 영역을 형성하는 공정과, 실리콘 원자를 함유하는 액상 재료를 상기 실리콘막 형성 영역에 도포하는 공정과, 도포된 상기 액상 재료에 제1 열처리를 실시하는 공정을 구비한다. 이 경우, 실리콘막 형성 영역에 액상 재료가 도포되므로, 액상 재료의 낭비를 없앨 수 있고, 열처리에 의해서 효율 좋게 실리콘막을 결정화할 수 있고, 또한 불순물을 함유시킴으로써 최적인 반도체층을 형성시킬 수 있게 된다.
본 발명의 다른 태양의 박막 디바이스의 제조 방법은, 실리콘막 형성 영역을 형성하는 공정은 절연층 또는 레지스트층의 구성 성분을 함유하는 액상 재료를 토출하는 노즐과 상기 기재와의 상대 위치를 이동시키는 공정과, 상기 노즐로부터 상기 액상 재료를 상기 기재를 향해 토출하는 공정을 구비한다. 이 경우, 재료 토출 방식으로 액상 재료를 기재에 도포하여 실리콘막 형성 영역을 형성하므로, 액상 재료를 소망의 형성 영역만에 도포할 수 있어, 액상 재료를 절약할 수 있게 된다. 또한, 진공 처리 장치에 의하지 않기 때문에, 소형이고 염가의 장치에 의해, 생산성이 높고, 결함이 적고, 수율이 높고, 저비용으로 실리콘막 형성 영역을 형성할 수 있게 된다.
상기 액상 재료는 불순물 원자를 함유해도 좋다. 이 경우, 효율 좋게 실리 콘 반도체층을 형성할 수 있게 된다.
상기 절연층 또는 상기 레지스트층에 발액 처리를 하는 공정을 가져도 좋다. 이 경우, 재료 토출 방식법에 의해 도포된 액상 재료는 피막상에서는 발액 처리에 의해 튀므로, 친액성이 있는 도포 영역에 효율 좋게 도입되는 효과가 있다.
상기 발액 처리하는 공정에서는, 상기 절연층 또는 상기 레지스트층의 자기 조직화막을 형성하여도 좋다. 이 경우, 자기 조직화막은 발액성을 갖는 구조체이므로, 효율 좋게 액상 재료를, 그 표면에서 튀기어, 도포 영역에 효율 좋게 도입할 수 있게 된다.
상기 실리콘 원자를 함유하는 액상 재료는 일반식 SinXm(여기서, n은 5이상의 정수를 나타내며, m은 n 또는 2n-2 또는 2n의 정수를 나타내며, X는 수소 원자 및/또는 할로겐 원자를 나타냄)으로 표시되는 환계(環系)를 갖는 규소 화합물을 함유하여도 좋다. 이 경우, 액상 재료를 도포 후, 용매의 제거나 열처리의 효율성 등을 고려한 경우, 최적인 선택으로 된다.
상기 일반식 SinXm으로 표시되는 환계를 갖는 규소 화합물은 n이 5이상 20이하의 정수이면 좋다. n이 5보다 작은 경우, 규소 화합물 자체가 환구조에 의한 변형에 의해 불안정하게 되므로 취급이 곤란하게 되고, 또한, n이 20보다 큰 경우, 규소 화합물의 응집력에 기인하여 용액중에서의 용해성이 저하하여, 실제로 사용 가능한 용매의 선택성이 협소해지므로, 최적인 선택으로 된다.
상기 일반식 SinXm으로 표시되는 환계를 갖는 규소 화합물을 함유하는 상기 액상 재료는 용질 농도가 1~80중량％ 이면 좋다. 이 경우, 소망의 실리콘막 두께에 따라 조정할 수 있게 된다. 용질 농도가 80％를 넘으면 석출하기 쉬워, 균일한 도포막을 얻기가 어렵다.
상기 일반식 SinXm으로 표시되는 환계를 갖는 규소 화합물을 함유하는 상기 액상 재료는 점도가 1~1OOmPa·s이면 좋다. 이 경우, 도포 위치나 목적의 도포 막두께에 따라 적당히 선택할 수 있게 된다. 점도가 1OOmPa·s를 넘으면 균일한 도포막을 얻기 어렵게 된다.
상기 일반식 SinXm으로 표시되는 환계를 갖는 규소 화합물을 함유하는 상기 액상 재료는 실온에서의 증기압이 0.001~100mmHg이면 좋다. 이 경우, 적절한 실리콘막을 얻을 수 있게 된다. 증기압이 100mmHg보다 높은 경우에는 코팅으로 도포막을 형성하는 경우에 용매가 먼저 증발하여 양호한 도포막을 형성하기가 곤란하게 되는 경우가 있다. 한편, 증기압이 0.00lmmHg보다 낮은 용매의 경우, 건조가 늦어져서 규소 화합물의 코팅막중에 용매가 잔류하기 쉬워, 후속 공정의 열처리로도 양호한 실리콘막을 얻기 어려운 경우가 있다.
상기 일반식 SinXm으로 표시되는 환계를 갖는 규소 화합물을 함유하는 용액은 용매가 탄화수소계 용매이면 좋다. 이 경우, 규소 화합물의 용해성과, 용액의 안정성이 양호해진다.
본 발명의 박막 디바이스의 제조 방법은, 상기 제1 열처리보다도 고온에서 제2 열처리를 실시하는 공정을 구비해도 좋다. 이 경우, 제2 열처리에 의해서, 실 리콘막의 치밀성을 향상시킬 수 있게 된다.
본 발명의 박막 디바이스의 제조 방법은, 상기 제2 열처리를 레이저 어닐 또는 램프 어닐로 실시해도 좋다. 이 경우, 고온으로, 또한, 미소 시간만 열을 가할 수 있기 때문에, 효율 좋게 실리콘막의 열처리를 할 수 있는 동시에, 유리 기판 등 다른 막에 악영향을 끼침이 적은 효과가 있다.
상기 액상 재료는 도전성 입자를 함유해도 좋다. 이 경우, 기재에 대해서 도전성 입자를 함유한 액상 재료가 도포되므로, 액상 재료의 낭비를 없애면서, 최적인 도전성의 막을 형성시킬 수 있게 된다.
본 발명의 다른 태양의 박막 디바이스의 제조 방법은, 절연막 또는 레지스트막에 의해 도전성막 형성 영역을 형성하는 공정과, 상기 절연막 또는 상기 레지스트막에 발액 처리를 하는 공정을 구비하여 이루어지며, 상기 액상 재료를 상기 도전막 형성 영역을 향해 토출시킨다. 이 경우, 도전성 입자를 함유한 액상 재료는 절연막 또는 레지스트막 상에서는 튀어, 친액성이 있는 도전성막 형성 영역에 효율 좋게 도입되므로, 액상 재료의 낭비를 없앨 수 있어, 최적인 도전막을 형성시킬 수 있게 된다.
상기 발액 처리하는 공정에서, 상기 절연층 또는 상기 레지스트층의 자기 조직화막을 형성하여도 좋다. 이 경우, 자기 조직화막은 발액성을 갖는 구조체이므로, 효율 좋게 액상 재료를, 그 표면상에서 튀기어, 도포 영역에 효율 좋게 도입할 수 있게 된다.
본 발명의 박막 디바이스의 제조 방법은, 상기 제1 열처리보다도 고온에서 제2 열처리를 실시하는 공정을 가져도 좋다. 이 경우, 도포 도전막의 저저항화와 콘택트 저항의 저감을 보다 효과적으로 행할 수 있게 된다.
본 발명의 박막 디바이스의 제조 방법은 상기 제2 열처리를 레이저 어닐 또는 램프 어닐로 실시해도 좋다. 이 경우, 고온에서, 또한, 미소 시간만 열을 가할 수 있기 때문에, 효율 좋게 도전막의 열처리를 할 수 있는 동시에, 유리 기판 등 다른 막에 악영향을 끼침이 적은 효과가 있다.
상기 노즐에는 상기 액상 재료를 토출하는 토출구가 복수 설치되어 있어, 상기 1층을 형성하는 영역에 선택적으로 액상 재료를 토출하여도 좋다. 이 경우, 기재상의 도포 영역에만 상기 액상 재료를 토출할 수 있으므로, 액상 재료를 효율적으로 사용할 수 있게 된다. 또한, 포토리소그래피 공정이 불필요해지므로, 설비 비용의 저감과 스루푸트의 향상을 실현할 수 있게 된다.
복수의 상기 토출구는 상기 액상 재료의 토출 상태 및 비토출 상태가 각각 독립적으로 제어되어도 좋다. 이 경우, 더욱 정밀한 패턴 도포가 가능해진다.
상기 액상 재료는 레지스트 재료를 함유하여 이루어지고, 토출된 상기 액상 재료를 열처리하는 공정을 포함하여도 좋다. 이 경우, 기재상의 소망의 도포 영역에만, 레지스트 재료를 함유한 액상 재료를 토출할 수 있으므로, 레지스트를 효율적으로 사용할 수 있게 되고, 또한, 레지스트 재료를 효율 좋게 토출할 수 있게 된다.
본 발명의 다른 태양은 트랜지스터를 기재상에 형성하는 트랜지스터의 제조 방법으로서, 상기 트랜지스터는 소스 영역, 드레인 영역, 및 채널 영역을 갖는 반 도체층과, 게이트 절연막과, 게이트 전극을 구비하여 이루어지며, 상기 반도체층, 상기 게이트 절연막, 또는 상기 게이트 전극의 구성 성분을 함유하는 액상 재료를 토출하는 노즐과 상기 기재와의 상대 위치를 이동시키는 공정과, 상기 노즐로부터 상기 액상 재료를 상기 기판을 향해 토출하는 공정을 구비한다. 이 경우, 트랜지스터의 각 구성 부분은 재료 토출 방식으로 액상 재료를 기재에 도포하여 형성되므로, 액상 재료를 소망의 영역만에 도포할 수 있어, 액상 재료를 절약할 수 있게 된다. 또한, 트랜지스터의 제조는 진공 처리 장치에 의하지 않기 때문에, 소형이고 염가의 장치에 의해, 생산성이 높고, 결함이 적고, 수율이 높고, 단차부에서 단선 등이 없고, 저비용으로 트랜지스터를 형성할 수 있게 된다.
상기 기재와 상기 트랜지스터 사이에 하지 절연층을 형성하는 공정을 더 가져도 좋다. 이 경우, 유리 기판 등으로부터의 오염을 방지하여, 다결정 실리콘막이 형성되는 표면 상태를 정돈할 수 있게 된다.
상기 트랜지스터의 상층에, 보호용 절연층을 형성하는 공정을 가져도 좋다. 이 경우, 박막 트랜지스터 전체를 외부로부터의 오염 등으로부터 보호할 수 있게 된다.
본 발명의 다른 태양의 전기 광학 장치는 스위칭 소자와, 상기 스위칭 소자에 의해 구동되는 전기 광학층을 포함하여 이루어지고, 상기 스위칭 소자가 상기의 박막 디바이스의 제조 방법에 의해 제조되는 박막 디바이스이다. 이 경우, 저비용인 재료 토출 방식에 의한 도포막에 의해 구성되어 있으므로, 스위칭 소자를 저비용으로 하는, 즉, 전기 광학 장치를 저비용으로 할 수 있게 된다.
본 발명의 다른 태양의 전기 광학 장치는 트랜지스터와, 상기 트랜지스터에 의해 구동되는 전기 광학층을 포함하여 이루어지고, 상기 트랜지스터가 상기의 트랜지스터의 제조 방법에 의해 제조되는 트랜지스터이다. 이 경우, 저비용인 재료 토출 방식에 의한 도포막에 의해 구성되어 있으므로, 트랜지스터를 저비용으로 하는, 즉, 전기 광학 장치를 저비용으로 할 수 있게 된다. 또한, 본 발명에서 말하는 "전기 광학 장치"란, 전기적 작용에 의해서 발광하는 혹은 외부로부터의 광의 상태를 변화시키는 전기 광학 소자를 구비한 장치 일반을 말하며, 스스로 광을 발하는 것과 외부로부터의 광의 통과를 제어하는 것 쌍방을 포함한다. 예를 들어, 전기 광학 소자로서, 액정 소자, 전기 영동 소자, EL(일렉트로루미네선스)소자, 전계의 인가에 의해 발생한 전자를 발광판에 부딪쳐 발광시키는 전자 방출 소자 등을 들 수 있다.
본 발명의 표시부를 구비한 전자 기기는 상기의 전기 광학 장치를 상기 표시부로서 구비한다. 이 경우, 전기 광학 장치가 저비용으로 되므로, 전자 기기도 저비용으로 할 수 있게 된다. 또한, 본 발명에서 말하는 "전자 기기"란, 복수의 소자 또는 회로의 조합에 의해 일정의 기능을 발휘하는 기기 일반을 말하며, 예를 들어 전기 광학 장치나 메모리를 구비하여 구성된다. 여기서, 전자 기기는 회로 기판을 1매 또는 복수 구비할 수 있다. 그 구성에 특별한 한정이 없지만, 예를 들어, IC카드, 휴대 전화, 비디오 카메라, 퍼스널 컴퓨터, 헤드 마운트 디스플레이, 리어형 또는 프런트형의 프로젝터, 또한 표시 기능이 부착된 팩스 장치, 디지털 카메라의 파인더, 휴대형 TV, DSP 장치, PDA, 전자 수첩, 전광 게시판, 선전 광고용 디스플레이 등이 포함된다.
도 1의 (A)~(C)는 본 발명의 제1 실시형태에 의한 박막 디바이스의 제조 공정을 나타내는 단면도.
도 2의 (D)~(G)는 본 발명의 제1 실시형태에 의한 박막 디바이스의 제조 공정을 나타내는 단면도.
도 3의 (H)~(J)는 본 발명의 제1 실시형태에 의한 박막 디바이스의 제조 공정을 나타내는 단면도.
도 4는 본 발명의 제1 실시형태에 의한 스핀 코터에 의한 도포 장치를 포함하는 도포막 형성 장치의 구성도.
도 5는 본 발명의 제1 실시형태에 의한 재료 토출 방식의 성막실에 의한 도포 장치를 포함하는 도포막 형성 장치의 구성도.
도 6은 본 발명의 제1 실시형태에 의한 액체 도포 장치의 구성도.
도 7은 도 6의 액체 도포 장치에서의 스핀 코트 후의 상태를 나타내는 개략 설명도.
도 8은 본 발명에 의한 다른 액체 도포 장치의 구성도.
도 9는 도 8에 나타내는 액체 도포 장치의 부분 확대도.
도 10은 도 8에 나타내는 액체 도포 장치의 부분 확대도.
도 11은 본 발명의 제2 실시형태에 의한 액정 표시 장치용 액티브 매트릭스 기판에 구획 형성되어 있는 화소 영역의 일부를 확대하여 나타내는 평면도.
도 12는 도 11의 I-I'선에 상당하는 위치에서 절단한 단면도.
도 13은 본 발명에 의한 불순물 함유 절연층을 사용한 코플래너형 TFT의 제조 공정의 단면도이다.
도 14의 (A)~(D)는 도 12에 나타내는 액티브 매트릭스 기판의 제조 방법을 나타내는 단면도.
도 15의 (A)~(C)는 도 14의 (A)~(D)에 나타내는 공정 이후에 행하는 각 공정을 나타내는 단면도.
도 16은 본 발명의 제3 실시형태에 의한 액정 표시 장치용 액티브 매트릭스 기판에 구획 형성되어 있는 화소 영역의 일부를 확대하여 나타내는 평면도.
도 17은 도 16의 II-II'선에 상당하는 위치에서 절단한 단면도.
도 18의 (A)~(D)는 도 16에 나타내는 액티브 매트릭스 기판을 제조할 때, 도 14의 (A)~(D)에 나타내는 공정 이후에 행하는 각 공정을 나타내는 단면도.
도 19의 (A) 및 도 19의 (B)는 비교예 및 본 발명의 실시형태의 컨택트홀 부근을 각각 확대하여 나타내는 종단면도.
도 20은 도 16의 II-II'선에 상당하는 위치에서 절단한 제4 실시형태의 구조를 나타내는 종단면도.
도 21의 (A)~(E)는 도 20에 나타내는 액티브 매트릭스 기판의 제조 방법을 나타내는 단면도.
도 22의 (A)~(E)는 도 21의 (A)~(E)의 공정에 이어서 실시되는 공정을 나타내는 단면도.
도 23은 본 발명의 제5 실시형태에 의한 액정 표시용 액티브 매트릭스 기판에 구획 형성되어 있는 화소 영역의 일부를 확대하여 나타내는 평면도.
도 24는 도 23의 III-III'선에 상당하는 위치에서의 단면도.
도 25의 (A)~(F)는 도 23에 나타내는 액티브 매트릭스 기판을 제조할 때, 도 21의 (A)~(E)에 나타내는 공정 이후에 행하는 각 공정을 나타내는 단면도.
도 26은 본 발명의 제6 실시형태에 의한 액정 표시용 액티브 매트릭스 기판에 구획 형성되어 있는 화소 영역의 일부를 확대하여 나타내는 평면도.
도 27은 도 26의 IV-IV'선에 상당하는 위치에서의 단면도.
도 28의 (A)~(D)는 도 26에 나타내는 액티브 매트릭스 기판을 제조할 때, 도 21의 (A)~(E)에 나타내는 공정 이후에 행하는 각 공정을 나타내는 단면도.
도 29는 본 발명의 제7 실시형태에 의한 액정 표시용 액티브 매트릭스 기판에 구획 형성되어 있는 화소 영역의 일부를 확대하여 나타내는 평면도.
도 30은 도 29의 V-V'선에 상당하는 위치에서의 단면도.
도 31의 (A)~(C)는 도 29에 나타내는 액티브 매트릭스 기판을 제조할 때, 도 27에 나타내는 공정 이후에 행하는 각 공정을 나타내는 단면도.
도 32의 (A) 및 (B)는 기타의 실시형태에 의한 액정 표시용 액티브 매트릭스 기판의 설명도.
도 33의 (A)~(B)는 비교예 및 본원 발명의 실시형태의 컨택트홀 부근을 각각 확대하여 나타내는 종단면도.
도 34는 본 발명의 제8 실시형태에 의한 전자 기기에 포함되는 액정 표시 장 치를 나타내는 블럭도.
도 35는 도 34의 액정 표시 장치를 사용한 전자 기기의 일례인 프로젝터의 개략 단면도.
도 36은 전자 기기의 다른 일례인 퍼스널 컴퓨터의 개략 설명도.
도 37은 전자 기기의 또하나의 다른 일례인 페이져의 조립 분해 사시도.
도 38은 TCP를 갖는 액정 표시 장치를 나타내는 개략 설명도.
발명을 실시하기 위한 최량의 형태
이하, 도면을 참조하면서, 본 발명에 의한 박막 디바이스의 제조 방법, 트랜지스터의 제조 방법, 전기 광학 장치 및 전자 기기의 적합한 실시예에 대해서 설명한다. 단, 본 발명은 이하의 각 실시예에 한정되는 것이 아니고, 예를 들어 이들 실시예의 구성 요소끼리를 적당히 조합하여도 좋다.
[제1 실시형태]
(박막 디바이스의 구조의 설명)
박막 디바이스의 기본적인 구조예로서, 도 3의 (J)에 코플래너형의 다결정 실리콘을 사용한 박막 트랜지스터(이하, TFT라 표기함)의 단면도를 나타낸다. 이하, 예를 들어 TFT-LCD에 탑재되는 박막 디바이스로서의 TFT를 사용하여 설명한다. 도 3의 (J)에서, 유리 기판(10)상에 제1 절연막(하지 절연막)(12)이 형성되며, 그 위에 다결정 실리콘 TFT가 형성되어 있다. 다결정 실리콘막(14)은 불순물이 고농도로 도프된 소스 영역(14S) 및 드레인 영역(14D)과, 소스 영역(14S)과 드레인 영역(14D) 사이의 채널 영역(14C)으로 구성된다.
다결정 실리콘막(14)과, 그 다결정 실리콘막(14)에 병렬로 형성된 제2 절연막(13) 위에 제3 절연막(게이트 절연막)(16), 그 제3 절연막(16)상에 게이트 전극(18) 및 게이트선(도시하지 않음)이 형성된다. 제4 절연막(층간 절연막)(20) 및 제3 절연막(16)에 형성된 개구부(15)를 통하여, 드레인 전극(22)이 드레인 영역(14D)에 접속되며, 소스선(24)이 소스 영역(14S)에 접속된다. 최상층의 보호막(26)은 생략되는 경우도 있다. 또, 제1 절연막(12)은 유리 기판(10)으로부터의 오염을 방지하여, 다결정 실리콘막(14)이 형성되는 표면 상태를 정돈하는 것을 목적으로 하고 있지만, 생략되는 경우도 있다.
도 3의 (J)는 기본적인 TFT의 구조를 나타내는 것으로, 이들의 변형은 매우 다방면에 걸쳐 있다. 예를 들어, 코플래너형의 TFT에서는 개구율을 올리기 위해서 드레인 전극(22)과 소스선(24) 사이에 제2 층간 절연막을 설치하여, 드레인 전극(22)과 소스선(24)의 간격을 좁히는 구조로 할 수 있다. 혹은 게이트 전극(18)에 접속되는 도시하지 않은 게이트선이나 소스선(24)의 배선 저항의 저감이나 배선의 용장화를 목적으로, 상기 게이트선과 소스선(24)를 다층막으로 할 수 있다. 이들의 개량 구조는 모두, 도 3의 (J)의 기본 구조에 대해서, TFT를 구성하는 박막의 적층수가 증가하는 경우가 대부분이다. 또한, 코플래너형 TFT 외에, 아모퍼스 실리콘막을 사용한 역스태거형의 TFT도 존재하지만, 소스 영역, 드레인 영역, 채널 영역을 갖는 점은 동일하다.
(절연막의 형성 방법)
도 4는 액체를 도포하고 열처리함으로써 박막, 예를 들어, 절연막을 형성하 는 도포형 절연막 형성 장치를 나타낸다. 도포된 후에 열처리됨으로써 절연막으로 되는 액체로서, 폴리실라잔(Si-N 결합을 갖는 고분자의 총칭임)을 들 수 있다. 폴리실라잔의 하나는 [SiH2NH]n(n은 양의 정수)이고, 폴리퍼히드로실라잔으로 불리운다. 이 제품은 예를 들어 클라리안트재팬(주)로부터 시판되고 있다. 또한, [SiH2NH]n중의 H가 알킬기(예를 들어 메틸기, 에틸기 등)로 치환되면, 유기 폴리실라잔으로 되어, 무기 폴리실라잔과는 구별되는 경우가 있다. 본 실시형태에서는 무기 폴리실라잔을 사용하는 것이 바람직하다. 폴리실라잔을 크실렌 등의 액체에 혼합하여, 기판상에, 예를 들어 스핀 코트한다. 이 도포막은 수증기 또는 산소를 함유하는 분위기에서 열처리함으로써, SiO2로 전화한다.
또한, 도포된 후에 열처리함으로써 절연막으로 되는 액체로서, SOG(Spin-On-Glass)막을 들 수도 있다. 그 SOG막은 실록산 결합을 기본 구조로 하는 중합체로써, 알킬기를 갖는 유기 SOG와 알킬기를 갖지 않는 무기 SOG가 있고, 알콜 등이 용매로서 사용된다. SOG막은 평탄화를 목적으로 LSI의 층간 절연막으로 사용되고 있다. 유기 SOG막은 산소 플라즈마 처리에 대해서 에칭되기 쉽고, 무기 SOG막은 수백 nm의 막두께라도 크랙이 발생하기 쉬운 등의 문제가 있어, 단층으로 층간 절연막 등으로 사용되는 경우는 거의 없고, CVD 절연막의 상층 혹은 하층의 평탄화 층으로서 사용된다. 이 점, 폴리실라잔은 크랙 내성이 높고, 또한 내산소 플라즈마성이 있어, 단층이라도 어느 정도 두꺼운 절연막으로서 사용 가능하다. 따라서, 여기에서는 폴리실라잔을 사용하는 경우에 대해서 설명한다.
도 4에서, 로더(101)는 카셋트에 수납되어 있는 복수매의 유리 기판을 한장씩 취출하여, 스핀 코터(102)에 유리 기판(10)을 반송한다. 스핀 코터(102)에서는 도 6에 나타내는 바와 같이, 스테이지(130)상에 유리 기판(10)이 진공 흡착되고, 디스펜서(134)의 노즐(136)로부터 폴리실라잔(138)이 유리 기판(10)상에 적하된다. 적하된 폴리실라잔(138)은 유리 기판(10)의 중앙부로 퍼진다. 폴리실라잔과 크실렌의 혼합액은 캐니스터 캔 등의 용기에 넣어져 있고, 도 4, 도 6에 나타내는 액체 보관부(105)에 보관된다. 폴리실라잔과 크실렌의 혼합액은 액체 보관부(105)로부터 공급관(140)을 통하여 디스펜서(134)에 공급되어, 유리 기판(10)상에 도포된다. 또한 스테이지(130)의 회전에 의해, 도 7에 나타내는 바와 같이, 폴리실라잔(138)이 유리 기판(10)의 전체면에 퍼져 도포된다.
도 4에 나타내는 제어부(106)로는 스테이지(130)의 회전수나 회전 시간이 제어되어, 수초내에 1000rpm까지 회전수가 상승하고, 1000rpm에서 20초 정도 유지되고, 수초후에 정지한다. 이 도포 조건으로, 폴리실라잔의 도포막의 막두께는 약 700nm로 된다. 다음에, 유리 기판(10)은 제1 열처리부(103A)에 반송되어, 수증기 분위기에서 온도 100~350℃, 10~60분간 열처리되어, SiO2로 변성된다. 이 열처리는 온도 제어부(107)로 제어된다.
여기서, 게이트 절연막인 상술한 제3 절연막(16)은 TFT의 전기적 특성을 좌우하는 중요한 절연막으로, 막두께, 막질과 동시에 실리콘막과의 계면 특성도 제어되지 않으면 안되다. 따라서, 막질이나 계면 특성을 양호하게 하기 위해, 그 제1 열처리부(103A)와 언로더(104) 사이에, 제2 열처리부(103B)를 설치하고 있다. 이 제2 열처리부(103B)에서는 제1 열처리부(103A)에서의 상술한 열처리 후에, 제1 열처리부(103A)에서의 열처리 온도보다 높은 400~500℃에서 30~60분의 열처리를 행하던가, 혹은 레이저 어닐, 또는 램프 어닐 등의 고온 단시간의 열처리를 행하는 것이 바람직하다.
각 열처리부(103A, 103B)는 도포형 절연막 형성 장치의 처리 능력을 높이기 위해, 스핀 코터(102)의 택트 타임과 열처리 시간이 정합하도록, 열처리부의 길이나 그 로내의 기판 수용 매수가 설정된다. 폴리실라잔이 혼합되는 액체로는 예를 들어 크실렌이 사용되며, 또 변성시에 수소나 암모니아 등이 발생하기 때문에, 적어도 스핀 코터(102)와 제2 열처리부(103B)에는 배기 설비(108)가 필요하게 된다. 열처리되어 절연막이 형성된 유리 기판(10)은 언로더(104)에서 카셋트로 수납된다.
도 4에 나타내는 도포형 절연막 형성 장치는 종래의 CVD 장치와 비교하여, 장치 구성이 현저하게 간단하고, 따라서 장치 가격이 현격히 염가로 된다. 또한 CVD 장치에 비교하여 스루푸트가 높고, 메인티넌스가 간단하여 장치의 가동율이 높은 등의 특징이 있다. 이 특징에 의해, 상기 도포형 절연막 형성 장치로 제조된 박막 디바이스를 사용하는 화상 표시 장치나 전자 기기의 비용을 대폭 저감할 수 있다. 상기 도포형 절연막 형성 장치에서는 도 3의 (J)에 나타내는 제1 절연막(12), 제3 절연막(16), 제4 절연막(20), 보호막(26)의 모든 절연막을 성막할 수 있게 된다. 또한, 드레인 전극(22)과 소스 배선(24) 사이에 절연막을 추가 형성하는 경우에, 그 추가의 절연막을 도 4의 장치를 이용하여 도포막으로 형성함으 로써, 절연막 표면을 평탄화하는 효과도 있어, 특히 유효하다.
또한, 계면 특성에 관해서 말하면, 도포 절연막에 비해서 진공 분위기에서 형성되는 CVD막의 쪽이 제어하기 쉽기 때문에, 고성능인 TFT가 요구되는 경우에는, TFT를 구성하는 절연막내 게이트 절연막은 CVD막으로 형성하고, 기타의 절연막을 본 발명에 의한 도포 절연막으로 형성하여도 좋다. 또한, 본 실시형태에서는 도포 방법으로서 스핀 코트법을 채용했지만, 예를 들어, 롤 코트법, 커텐 코트법, 딥 코트법, 스프레이법, 또는 재료 토출 방식법 등의 방법으로 기판상에 도포막을 형성할 수도 있다.
(실리콘막의 형성 방법)
도 5에, 액상 재료를 도포하고, 열처리함으로써 실리콘막을 형성하는 도포형 실리콘막 형성 장치를 나타낸다. 도포형 실리콘막 형성 장치는 로더(101)와, 재료 토출 방식의 도포 장치를 갖는 성막실(110)과, 제1 열처리부(103A)와, 제2 열처리부(103B), 및 언로더(104)가 인라인 접속되어 있다. 성막실(110)에는 액상 재료를 보관하는 도포액 보관부(105)가 접속되어 있다.
실리콘막을 형성하기 위해서, 본 발명에서 사용하는 액상 재료가 함유하는 규소 화합물은 일반식 SinXm(여기서, n은 5이상의 정수를 나타내며, m은 n 또는 2n-2 또는 2n의 정수를 나타내며, X는 수소 원자 및/또는 할로겐 원자를 나타냄)으로 표시되는 환계를 갖는 규소 화합물이다. 특히, 상기 일반식 SinXm의 규소 화합물로서, n이 5이상 20이하인 것이 바람직하고, n이 5 또는 6인 것이 보다 바람직하다. n이 5보다 작은 경우, 규소 화합물 자체가 환구조에 의한 변형에 의해 불안정하게 되므로 취급이 어렵게 되고, 또 n이 20보다 큰 경우, 규소 화합물의 응집력에 기인하여 용액중에서의 용해성이 저하하여, 실제로 사용 가능한 용매의 선택성이 좁아진다. 또한, 본 발명에서의 실리콘막 형성에서 사용되는 규소 화합물은 상기 일반식 SinXm으로 표시되는 환계를 갖는 규소 화합물을 필수 성분으로 하는 용액을 사용하지만, 그 용액에, n-펜타실란, n-헥사실란, n-헵타실란 등의 규소 화합물이 함유되어도 좋다.
상기 규소 화합물 용액의 농도는 1~80중량％정도이고, 소망한 실리콘막 두께에 따라 조정할 수 있다. 상기 농도가 80％를 넘으면 석출하기 쉬워 균일한 도포막이 얻어지지 않는다. 상기 규소 화합물 용액은 목적의 기능을 손상시키지 않는 범위에서, 필요에 따라 불소계, 실리콘계, 비이온계 등의 표면장력 조절제를 미량 첨가할 수 있다. 비이온계 표면장력 조절제는 용액의 도포 대상물로의 젖음성을 양호하게 하고, 도포한 막의 레벨링성을 개량하고, 도포막의 도톨도톨한 표면 상태의 발생이나, 소위, 유자 껍데기의 발생 등의 방지에 역할을 하는 것이다.
또한, 상기 규소 화합물 용액의 점도는 통상 1~1OOmPa·s의 범위의 것으로, 도포 위치나 목적의 도포막 두께에 따라 적당히 선택할 수 있다. 10OmPa·s를 넘으면 균일한 도포막을 얻기가 곤란하게 된다.
또한 본 발명 방법에서는 상기 일반식 SinXm의 규소 화합물을 용매에 용해한 용액을 기판에 도포한다. 상기 용액에 사용하는 용매는 통상, 실온에서의 증기압 이 0.001~100mmHg의 것을 사용한다. 증기압이 100mmHg보다 높은 경우에는, 코팅으로 도포막을 형성하는 경우에 용매가 먼저 증발하여 양호한 도포막을 형성하기가 곤란하게 되는 경우가 있다. 한편, 증기압이 0.00lmmHg보다 낮은 용매의 경우, 건조가 늦게 되어 규소 화합물의 코팅막중에 용매가 잔류하기 쉬워, 후속 공정의 열처리로도 양호의 실리콘막이 어려운 경우가 있다. 또한, 용매는 규소 화합물의 용해성과, 용액의 안정성의 관점에서, 탄화수소계의 용매, 또는 에테르계 용매가 바람직하고, 더 바람직한 용매로는 탄화수소계 용매를 들 수 있다.
성막실(110)에서 액상 재료를 도포한 기판은 제1 열처리부(103A)에서, 도포 절연막 형성의 경우와 동일한 열처리 조건으로 열처리된다. 이때, 도포막 중의 용매가 제거되고, 환규소 화합물이 개환하고, 또한 규소 화합물이 분해하여 고체의 실리콘막이 기판에 형성된다. 또한, 제2 열처리부(103B)에서, 상기 기판은 제1 열처리부(103A)에서의 열처리 온도보다 높은 온도에서 열처리된다. 이 열처리는 레이저 어닐 또는 램프 어닐에 의해 단시간으로 행한다. 가열 온도는 레이저 어닐의 경우는 약 800~1500℃, 가열 시간은 10~80ns정도가 바람직하고, 램프 어닐의 경우에는 약 500~1000℃, 1ms~5s(초)정도가 바람직하다. 이 제2 열처리부(103B)에서 재차 열처리함으로써, 제1 열처리부(103A)만으로 열처리된 것과 비교하여, 실리콘막의 결정성, 치밀성 및 다른 막과의 밀착성이 향상된다.
(실리콘막으로의 불순물 주입 방법)
실리콘막에 불순물을 주입시키는 방법은 종래의 이온 주입 장치 등을 사용하여 실시한다. 한편, 도 6에 나타내는 바와 같이, 불순물 함유 절연층을 도포한 후 에, 그 하층의 실리콘막에 불순물을 확산시켜도 좋다. 확산시키는 방법에서는, 불순물 함유 절연막의 형성은 도 4에 나타내는 장치와 같은 장치를 사용할 수 있다.
본 실시형태에서는 인 유리, 또는 붕소 유리를 포함하는 SOG막을, 불순물 함유 도포막으로서 도포하는 것으로 한다. N형의 고농도 불순물 영역을 형성하는 경우는, 에탄올 및 초산 에틸을 용매로 하여 Si농도가 수wt％가 되도록 실록산 중합체를 함유하는 액체에, 그 액체 1OOm1당 수백 ㎍의 P2O5를 함유하는 SOG막을 불순물 함유 도포막으로서 사용한다. 이 경우, 도 4의 도포액 보관부(105)에, 그 도포액을 보관하고, 스핀 코터(102)에 의해 그 도포액을 기판상에 도포한다. 또한 스핀 코터(102)에서, 회전수가 수1000rpm으로 기판을 회전함으로써, 상기 SOG막으로서 수100nm의 막두께가 얻어진다. 이 불순물 함유 도포막은 제1 열처리부(103A)에서 300~500℃에서 열처리되어, 수몰％의 P2O5를 함유하는 인 유리막으로 된다. 인 유리막이 형성된 TFT 기판은 제2 열처리부(103B)에서, 램프 어닐 또는 레이저 어닐의 고온 단시간의 열처리를 받아, SOG막 중의 불순물이 그 하층의 실리콘막 중에 고상 확산하여, 그 실리콘막 중에 고농도 불순물 영역이 형성된다. TFT 기판은 마지막으로 언로더(104)에서 카셋트에 수납된다.
이 소스·드레인 영역의 형성에서는 도포 공정 및 고온 단시간의 어닐 공정 모두 1분 이내의 처리가 가능하여, 매우 높은 생산성을 갖는다. 또한, 열처리 공정은 수10분 정도 필요하지만 열처리로의 길이나 구조를 연구함으로 택트 시간을 삭감할 수 있다.
상기 불순물 함유 도포막이 도포된 TFT의 단면도를 도 13에 나타낸다. 도 13은 도 3의 (J)에 대응하는 코플래너형의 TFT로, 유리 기판(10)에 제1 절연막(12)이 형성되며, 그 위에 실리콘막(14)이 패터닝되어 있다. 제3 절연막(16)은 게이트 전극(18)을 마스크로 에칭 제거되어, 소스·드레인으로 되는 영역의 실리콘층이 일단 노출된다. 따라서, 불순물 함유 도포막(50)은 상기 실리콘막의 소스·드레인으로 되는 영역(14S, 14D)에 접하여 형성된다. 또한, 상술한 고온 단시간의 열처리에 의해, 불순물 함유 도포막(50)에 함유되는 인이 고상 확산에 의해 상기 실리콘막 중에 확산하여, 시트 저항이 10KΩ/□ 이하의 N형의 소스·드레인 영역(14S, 14D)이 형성된다.
이후의 공정은 도 2의 (F)로부터 순차 나타내는 TFT의 단면도로부터 알 수 있는 바와 같이, 층간 절연막인 제4 절연막의 형성, 컨택트홀 개구, 전극 형성의 순서로 형성된다. 여기서, 제4 절연막 형성시, 불순물 함유 도포막(50)을 제거한 후에 다시 상술한 도포막에 의한 제4 절연막을 형성하여도 좋고, 불순물 함유 도포막(50) 위에 새로이 제4 절연막을 형성하여도 좋다.
본 실시형태에 의하면, 코플래너형의 TFT에서, 소스·드레인 영역의 형성은 종래의 이온 주입이나 이온 도핑 대신에 도포막의 형성과 고온 단시간의 열처리에 의해 행하여지므로, 염가로, 또한, 스루푸트가 높은 장치를 사용하여 TFT를 제조할 수 있다.
(도전막의 형성 방법)
다음에, 도전성 입자를 함유한 액상 재료를 도포하여 도포 도전막을 형성하 는 방법에 대해서 설명한다. 이 도포 도전막은 도 5에 나타내는 장치를 사용하여 제조할 수 있다. 이 때, 도 5의 도포액 보관부(105)에 보관되는 액상 재료는 금속 등의 도전성 물질의 미립자를 액체 예를 들어 유기용매에 분산시킨 것을 사용한다. 예를 들어, 입경 8~10nm의 은미립자를 테르피네올이나 톨루엔 등의 유기 용매에 분산시킨 것을, 기판상에 재료 토출 방식법에 의해 도포한다.
또한 도 5에서의 제1 열처리부(103A)에서, 250~300℃에서 열처리하면, 수백 nm의 도전막을 얻을 수 있다. 도전성 물질의 미립자로는, 그 외에 Au, Al, Cu, Ni, Co, Cr, ITO 등이 있고, 도포형 도전막 형성 장치에 의해 도전막을 형성할 수 있다. 얻어진 도전막은 미립자의 집합이고 매우 산화되기 쉬우므로, 성막실(110)과, 제1 열처리부(103A)는 불활성 가스 분위기로 할 필요가 있다.
또한, 도포 도전막의 저항치는 벌크의 저항치에 비하면 1자리수 정도 높아지는 경우가 있다. 이 경우에는, 도 5의 제2 열처리부(103B)에서, 도포 도전막을 300~500℃에서 더 열처리하면, 도전막의 저항치가 저하한다. 이 때 동시에, TFT의 소스 영역과, 도포 도전막에서 형성한 소스 배선과의 콘택트 저항, 또 드레인 영역과, 도포 도전막으로 형성한 드레인 전극과의 콘택트 저항을 저감할 수 있다. 제2 열처리부(103B)에서, 램프 어닐이나 레이저 어닐 등의 고온 단시간의 열처리를 행하면, 도포 도전막의 저저항화와 콘택트 저항의 저감을 보다 효과적으로 행할 수 있다. 또한, 다른 종의 금속을 다층 형성하여, 신뢰성을 향상시킬 수도 있다. A1나 Cu 등의 비금속(base metal)은 비교적 공기중에서 산화하기 쉽기 때문에, 그 위에 공기중에서 산화 되기 어려운 Ag 등의 귀금속층을 형성하면 좋다.
(액상 재료의 도포 방법)
도 8로부터 도 10은 박막을 형성하기 위한 액상 재료나 포토 에칭시의 마스크로 사용되는 레지스트 등의 액체를, 재료 토출 방식에 의해 도포하는 도포 장치를 나타내는 도면이다. 본 실시형태에서는, 도포하는 액체로서 레지스트액을 예로 들어 설명한다. 레지스트액 도포에 한정되지 않고, 물론 상술한 각종 도포막의 형성에도 이용할 수 있다.
도 8에서, 스테이지(301)상에 기판(302)이 진공 흡착되어 있다. 액상 재료는 액체 보관부(307)로부터 공급관(306)을 통하여 디스펜서 헤드(304)에 공급된다. 액상 재료는 또한 디스펜서 헤드(304)에 설치된 복수의 노즐(305)로부터, 기판(302)상에 매우 많은 도트(303)로서 도포된다.
도 9에 노즐(305)의 상세 단면도를 나타낸다. 도 9는 재료 토출 방식 프린터의 헤드와 동일한 구조이고, 피에조 소자의 진동으로 액상 재료를 토출하도록 되어 있다. 액상 재료는 입구부(311)로부터 공급구(312)를 거쳐서 캐비티부(313)에 고인다. 진동판(315)에 밀착되어 있는 피에조 소자(314)의 신축에 의해 그 진동판(315)이 움직여서, 캐비티(313)의 체적이 감소 또는 증가한다. 액상 재료는 캐비티(313)의 체적이 감소할 때 노즐구(316)로부터 토출되며, 캐비티(313)의 체적이 증가할 때, 액상 재료는 공급구(312)로부터 캐비티(313)로 공급된다. 노즐구(316)는 예를 들어, 도 10에 나타재는 바와 같이 2차원적으로 복수개 배열되어 있고, 도 8에 나타낸 바와 같이, 기판(302)과 디스펜서(304)의 상대적인 이동과, 액상 재료의 토출의 ON/OFF에 의해, 기판상에 임의 패턴을 갖는 도포막을 형성 할 수 있다.
도 10에서, 노즐구(316)의 배열 피치는 횡방향 피치(P1)가 수100㎛, 종방향 피치(P2)가 수mm이다. 노즐구(316)의 구경은 수10㎛ 내지 수1OO㎛이다. 1회의 토출량은 수1O~수1OOng이고, 토출되는 액상 재료의 액적의 크기는 직경 수1O~수1OO㎛이다. 도트상으로 도포되는 액상 재료는 노즐(305)로부터 토출된 직후는 수100㎛의 원형이다. 액상 재료를 기판 전체면에 도포하는 경우는, 상기 도트(303)의 피치도 수100㎛로 하고, 회전수가 수백-수천 rpm에서 수초간 기판을 회전시키면, 균일한 막두께의 도포막을 얻을 수 있다. 도포막의 막두께는 기판의 회전수나 회전 시간뿐만 아니라, 노즐구(316)의 구경 및 도트(303)의 피치에 의해서도 제어 가능하다.
이 액상 재료의 도포 방식은 재료 토출 방식의 액체 도포 방식이고, 기판 전체면에 도트상으로 도포되기 때문에, 도트(303)간의 액상 재료가 없는 부분에 액상 재료가 도포되도록 기판을 이동 예를 들어 회전시키면 좋기 때문에, 액상 재료를 효율적으로 사용할 수 있다. 또한, 종래의 스핀 코트법에서는 액상 재료의 사용 효율은 수％ 이하이지만, 본 방식에서는 50％ 이상으로 할 수 있다. 이 방식은, 상술한 도포막으로 형성되는 절연막, 실리콘막, 도전막의 형성에 적용할 수 있으므로, 화상 표시 장치나 전자 기기의 비용 저감에 매우 큰 효과를 가져온다.
또한, 재료 토출 방식의 액체 도포에서, 노즐구(316)의 구경은 더욱작게할 수 있으므로, 10~20㎛폭의 선상의 패턴으로 도포할 수도 있다. 이 기술을 실리콘막이나 도전막의 형성에 사용하면, 포토리소그래피 공정이 불필요한 직접 묘화가 가능해진다. TFT의 디자인룰이 수10㎛정도이면, 이 직접 묘화와 도포 방식의 박막 형성 기술을 조합함으로써, CVD 장치, 스퍼터 장치, 이온 주입이나 이온 도핑 장치, 노광 장치, 에칭 장치를 사용하지 않는 액정 표시 장치의 제조가 가능해진다. 즉, 본 발명에 의한 재료 토출 방식의 액체 도포 장치와, 레이저 어닐 장치나 램프 어닐 장치 등의 열처리 장치만으로 액정 표시 장치를 제조할 수 있게 된다.
(박막 디바이스의 제조 방법)
박막 디바이스의 기본적인 제조 공정을 도 1의 (A)~(C), 도 2의 (D)~(G), 및 도 3의 (H)~(J)의 각 도면을 사용하여 설명한다.
도 1의 (A)에 나타내는 바와 같이, 유리 기판(10)상에 제1 절연막(하지 절연막)(12)이 형성되고, 또한 그 제1 절연막(12)상에 제2 절연막(13)이 형성된다. 제1 절연막(12) 및 제2 절연막(13)은 각각, 예를 들어, 폴리실라잔을 용매에 혼합한 제1 액상 재료를 스핀 코트법에 의해 도포되어, 열처리에 의해 SiO2로 전화되어 형성된다.
다음에, 포토 에칭 공정에 의해 실리콘막 형성 영역이 패터닝된다. 제2 절연막(13)상에는 제1 레지스트막(17)이 형성되며, 그 제1 레지스트막(17)의 패턴에 맞추어 제1 레지스트막(17)과 제2 절연막(13)의 실리콘막 영역이 에칭된다. 이 때, 제1 레지스트막(17)의 표면상에 자기 조직화막으로 되는 피막을 형성시켜도 좋다. 또는 제1 레지스트막(17)을 형성하지 않고, 제2 절연막(13)상에 자기 조직화막을 형성하여도 좋다. 혹은 이것 대신에, 제1 레지스트막(17)의 표면을 CF4 플라 즈마 등의 처리에 의해 발액성을 부여함이 바람직하다. 이 경우, CF4 플라즈마 등의 처리에 의해 발액성이 제1 레지스트에 부여됨으로써, 도포 영역에 대해서 상대적으로 발액성이 높아지게 된다. 피막의 형성 후, 실리콘 원자가 함유된 제2 액상 재료는 재료 토출 방식법에 의해 실리콘막 영역을 향해 적하된다. 제1 레지스트막(17)의 표면은 발액성을 갖고, 또한 제2 액상 재료가 접촉하는 제1 절연막(12)의 표면은 친액성을 가지므로, 제2 액상 재료는 스무스하게 실리콘막 영역에 진입할 수 있게 된다. 제2 액상 재료의 도포 종료 후, 열처리에 의해서, 제2 액상 재료에 함유되어 있던 유기 용제가 제거된다. 이 열처리의 가열 온도는 예를 들어 약 100~150℃이고, 가열 시간은 약 5~30분간이다.
도 1의 (B)에 나타내는 바와 같이, 열처리 후, 제1 레지스트막(17)은 박리되고, 또한 제1 열처리 및 제2 열처리에 의해서, 실리콘 도포막은 고체화되어, 실리콘막(14)이 형성된다.
도 1의 (C)에 나타내는 바와 같이, 실리콘막(14)의 형성 후, 그 실리콘막(14) 및 제2 절연막(13)상에 게이트 절연막으로 되는 제3 절연막(16)이 형성된다. 제3 절연막(16)은 하층의 절연막과 동일하게, 예를 들어, 폴리실라잔을 용매에 혼합한 제1 액상 재료를 스핀 코트법에 의해 도포되어, 열처리에 의해 SiO2로 전화되어 형성된다.
도 2의 (D)에 나타내는 바와 같이, 제3 절연막(16) 형성 후, 도 1의 (A)와 마찬가지로, 포토 에칭 공정에 의해 게이트 전극 영역이 패터닝된다. 제3 절연막(16)상에는 제2 레지스트막(19)이 형성되고, 게이트 전극 형성 영역이 패터닝된다. 이때, 제2 레지스트막(19)의 표면상에 자기 조직화막으로 이루어지는 피막을 형성시켜도 좋다. 또는 제2 레지스트막(19)를 형성하지 않고, 제3 절연막(16)상에 자기 조직화막을 형성하여도 좋다. 혹은 이것 대신에, 제2 레지스트막(19)의 표면을 CF4 플라즈마 등의 처리에 의해 발액성을 부여해도 좋다. 이 경우, CF4 플라즈마 등의 처리에 의해 발액성이 제1 레지스트에 부여됨으로써, 도포 영역에 대해서 상대적으로 발액성이 높아지게 된다. 피막의 형성 후, 금 등의 금속 입자가 함유된 제3 액상 재료는 재료 토출 방식법에 의해 게이트 전극 영역을 향해 적하된다. 제2 레지스트막(19)의 표면은 발액성을 갖고, 또한 제3 액상 재료가 접촉하는 제3 절연막(16)의 표면은 친액성을 가지므로, 제3 액상 재료는 스무스하게 실리콘막 영역에 진입할 수 있게 된다. 제3 액상 재료의 도포 종료후, 열처리에 의해서, 제3 액상 재료에 함유되어 있던 유기 용제가 제거된다. 이 열처리의 가열 온도는 예를 들어 약 100~150℃의 범위이고, 가열 시간은 약 5~30분간 정도이다.
도 2의 (E)에 나타내는 바와 같이, 열처리 후, 제2 레지스트막(19)은 박리되고, 또한 제2 열처리에 의해서, 게이트 전극막은 미밀화되어, 게이트 전극(18)이 형성된다. 이 제2 열처리는 예를 들어 수증기 분위기 중에서, 가열 온도가 350~450℃의 범위에서, 가열 시간은 약 60분 정도로 행하여진다. 다음에, 게이트 전극(18)의 형성 후, 실리콘막(14)을 향해 불순물의 주입이 행하여져서, 실리콘막(14)에는 불순물이 고농도로 도프된 소스 영역(14S) 및 드레인 영역(14D)과, 소스 영역(14S)과 드레인 영역(14D) 사이의 채널 영역(14C)이 형성된다.
도 2의 (F)에 나타내는 바와 같이, 실리콘막(14)으로의 불순물 주입 종료 후, 제3 절연막(16), 및 게이트 전극(18)상에, 층간 절연막으로 되는 제4 절연막(20)이 형성된다. 제4 절연막(20)은 하층의 절연막과 동일하게, 예를 들어, 폴리실라잔을 용매에 혼합한 제1 액상 재료를 스핀 코트법에 의해 도포되어, 열처리에 의해 SiO2로 전화되어 형성된다. 여기서, 또한 열처리를 가하여, 각 종 절연막의 치밀화와, 주입한 불순물의 활성화를 도모한다.
도 2의 (G)에 나타내는 바와 같이, 제4 절연막(20)상에는 컨택트홀을 형성하기 위한 제3 레지스트막(21)이 형성되고, 실리콘막(14)의 표면까지 에칭을 하여, 컨택트홀을 개구한다.
도 3의 (H)에 나타내는 바와 같이, 컨택트홀 형성 후, 제3 레지스트막(21)상에 추가 노광하여 제3 레지스트막(21)을, 소스 전극 및 드레인 전극의 형성 영역으로 되도록 패터닝한다.
도 3의 (I)에 나타내는 바와 같이, 전극 패턴의 형성 영역을 형성한 후, 알루미늄 등의 금속 입자가 함유된 제4 액상 재료는, 재료 토출 방식에 의해 소스·드레인 각 전극 영역을 향해 적하된다. 제3 레지스트막(21)의 표면은 발액성을 갖고, 또한 제4 액상 재료가 접촉하는 제4 절연막(20)의 표면은 친액성을 가지므로, 제4 액상 재료는 스무스하게 소스·드레인 각 전극 영역에 진입할 수 있게 된다. 제4 액상 재료의 도포 종료후, 제1 열처리에 의해서, 제4 액상 재료에 함유되어 있던 유기 용제가 제거되어, 고체상의 금속막이 형성된다. 이 열처리의 가열 온도는 예를 들어 약 100~150℃의 범위이고, 가열 시간은 약 5~30분간 정도이다.
도 3의 (J)에 나타내는 바와 같이, 열처리 후, 제 4레지스트막(21)은 박리되고, 또한 제2 열처리에 의해서, 금속막은 소성되어, 저저항의 소스 전극(24)과 드레인 전극(22)이 형성된다. 전극 형성 후, 최상층에 보호막(보호용 절연층)(26)이 형성된다.
또한, 본 제1 실시형태에서는 TFT에서 액티브 매트릭스 기판을 형성하는 경우를 예로 하여 박막 디바이스를 설명했지만, 동일한 액티브 매트릭스 기판으로서 MIM(금속-절연-금속), MIS(금속-절연-실리콘) 등의 다른 2단자, 3단자 소자를 화소 스위칭 소자로 하는 것에도 마찬가지로 적용할 수 있다. 예를 들어 MIM을 사용한 액티브 매트릭스 기판의 박막 적층 구조는 반도체층을 포함하지 않고, 도전층과 절연층만으로 구성되지만, 이 경우에도 본 발명을 적용할 수 있다. 또, 본 발명은 액티브 매트릭스 기판만이 아니고, 표시 요소로서도 액정에 의하지 않고, 예를 들어, EL(일렉트로루미네선스) 등을 사용하는 것이라도 좋다. 또, TFT를 포함하는 반도체 디바이스, DMD(디지털 미러 디바이스) 등, 도전층과 절연층을 포함하며, 또 반도체층을 포함하는 각종의 박막 적층 구조를 갖는 박막 디바이스에 본 발명을 적용할 수 있다.
다음에, 본 발명을 전기 광학 장치인 액정 표시 장치용의 액티브 매트릭스 기판에 적용하는 경우의, 특히 화소 전극을 재료 토출 방식에 의한 도전성 도포막 으로 형성하는 제2 ~제7 실시형태에 대해서 설명한다.
[제2 실시형태]
(투명 전극의 형성 방법)
재료 토출 방식법에 의한 도포 ITO막을 사용한 투명 전극의 형성 방법에 대해서 설명한다. 이 도포 ITO의 성막도, 도 5와 같은 장치를 사용하여 실시할 수 있다. 본 실시형태에서 사용하는 액상 재료는 유기 인듐과 유기 주석이 크실롤 중에 97:3의 비율로 8％ 배합된 액상의 것(예를 들어, 아사히덴카코교㈜의 상품명:아데카 ITO 도포막/ITO-103L)이다. 또한, 액상 재료로는 유기 인듐과 유기 주석의 비가 99:1~90:10의 범위인 것을 사용할 수 있다.
액상 재료는 도 5의 도포액 보관부(105)에 보관되고, 성막실(110)에서 재료 토출 방식의 도포 장치에 의해 기판상에 토출되어, 도포막이 형성된다. 형성 후, 그 도포막의 열처리가 실시되지만, 열처리 조건은 하기와 같이 설정한다. 우선, 도 5의 제1 열처리부(103A)에서, 250~450℃의 공기중 혹은 산소 분위기중에서 30분~60분의 제1 열처리를 행한다. 다음에, 제2 열처리부(103B)에서, 200~400℃의 수소 함유 분위기중에서 30~60분의 제2 열처리를 행한다.
상기의 결과, 유기 성분이 제거되어, 인듐 산화물과 주석 산화물의 혼합막(ITO막)이 형성된다. 열처리에 의해, 막두께가 약 50~약 200nm의 ITO막은 시트 저항이 102~104Ω/□이고, 광투과율이 9O％ 이상으로 되어, 화소 전극으로서 충분한 성능을 구비한 ITO막으로 할 수 있다. 상기 제1 열처리 후의 ITO막의 시트 저항은 105~106Ω/□의 오더이지만, 상기 제2 열처리에 의하여 시트 저항은 102 ~104Ω/□의 오더까지 저하한다.
(액정 표시 장치의 제1 실시형태)
도 11은 액정 표시 장치용의 액티브 매트릭스 기판에 구획 형성되어 있는 화소 영역의 일부를 확대하여 나타내는 평면도이고, 도 12는 그 I-I'선에 상당하는 위치에서의 단면도이다.
도 11 및 도 12에서, 액정 표시 장치용의 액티브 매트릭스 기판(400)은 절연 기판(410)상이 데이터선(Sn, Sn+1 …)과 주사선(Gm, Gm+1 … )에 의해서 복수의 화소 영역(402)으로 구획 형성되고, 각 화소 영역(402)의 각각에 대해서는 TFT(404)가 형성되어 있다.
TFT(404)는 소스 영역(414)과 드레인 영역(416)의 사이에 채널을 형성하기 위한 채널 영역(417), 그 채널 영역(417)에 게이트 절연막(413)을 통하여 대치하는 게이트 전극(415), 그 게이트 전극(415)의 표면측에 형성된 층간 절연막(421), 그 층간 절연막(421)의 컨택트홀(421A)을 통하여 소스 영역(414)에 전기적으로 접속하는 소스 전극(431), 및 층간 절연막(421)의 컨택트홀(421B)을 통하여 드레인 영역(416)에 전기적으로 접속하는 ITO막으로 이루어지는 화소 전극(441)을 갖고 있다. 소스 전극(431)은 데이터선(Sn, Sn+1 …)의 일부이고, 게이트 전극(415)은 주사선(Gm, Gm+1 …)의 일부이다.
화소 전극(441)은 소스 전극(데이터선)(431)과 동일하게, 층간 절연막(421) 의 표면에 형성된다. 이 때문에, 이들 전극끼리가 단락하지 않도록, 화소 전극(441)은 데이터선(Sn, Sn+1)과 평행한 외주연(441A, 441B)이 데이터선(Sn, Sn+1)보다도 상당히 내측에 위치하도록 구성되어 있다.
도 14의 (A)~(D), 도 15의 (A)~(C)는 본 실시형태의 액티브 매트릭스 기판의 제조 방법을 나타내는 공정 단면도이다. 액티브 매트릭스 기판(400)의 제조 방법에서는 우선, 도 14의 (A)에 나타내는 바와 같이, 절연 기판(410)으로서 범용의 무알칼리 유리를 사용한다.
우선, 절연 기판(410)를 청정화한 후, 절연 기판(410) 위에, 본 발명의 도포법(재료 토출법)이나, CVD법, PVD법 등에 의해 실리콘 산화막 등으로 이루어지는 하지 보호막(411)을 형성한다. CVD법의 예로는 감압 CVD법(LPCVD법)나 플라즈마 CVD법(PECVD법)등이 있다. PVD법으로는 예를 들어 스퍼터법 등이 있다. 또한, 하지 보호막(411)은 절연 기판(410)에 함유되는 불순물이나 그 기판 표면의 청정도 등에 따라 생략할 수도 있다.
다음에, TFT(404)의 능동층으로 되는 진성의 실리콘막 등의 반도체막(406)을 형성한다. 이 반도체막(406)도, 본 발명의 도포법(재료 토출법)이나, CVD법, PVD법 등에 의해 형성할 수 있다. 이와 같이 하여 얻어지는 반도체막(406)은 그대로 아모퍼스 실리콘막으로서 TFT의 채널 영역 등의 반도체층으로서 사용할 수 있다. 또한, 반도체막(120)은 도 14의 (B)에 나타내는 바와 같이, 레이저광 등의 광학 에너지 또는 전자 에너지를 단시간 조사하여 결정화를 진행시켜도 좋다.
다음에, 소정의 패턴을 갖는 레지스트 마스크를 형성한 후, 이 레지스트 마 스크를 사용하여 반도체막(406)을 패터닝하여, 도 14의 (C)에 나타내는 바와 같이, 섬 형상의 반도체막(412)으로 한다. 반도체막(412)에 패터닝한 후는 본 발명의 도포법(재료 토출법)이나, PVD법, CVD법 등으로 게이트 절연막(413)을 형성한다. 다음에, 게이트 전극으로 되는 알루미늄막 등의 박막을 스퍼터 형성 또는 본 발명의 도포법(재료 토출법)에 의해서 형성한다. 통상은 게이트 전극과 게이트 배선은 동일한 금속 재료 등으로 동일한 공정에 의해 형성된다. 게이트 전극으로 되는 박막을 퇴적한 후, 도 14의 (D)에 나타내는 바와 같이, 패터닝을 행하여, 게이트 전극(415)을 형성한다. 이 때 주사선도 형성된다. 다음에, 반도체막(412)에 대해서 불순물 이온을 도입하여, 소스 영역(414) 및 드레인 영역(416)을 형성한다. 불순물 이온이 도입되지 않았던 부분은 채널 영역(417)으로 된다. 이 방법에서는 게이트 전극(415)이 이온 주입의 마스크로 되기 때문에, 채널 영역(417)은 게이트 전극(415) 밑에만 형성되는 자기 정합 구조로 되지만, 오프셋 게이트 구조나 LDD 구조의 TFT로 하여도 좋다.
불순물 이온의 도입은 질량 비분리형 이온 주입 장치를 사용하여 주입 불순물 원소의 수소 화합물과 수소를 주입하는 이온 도핑법, 혹은 질량 분리형 이온 주입 장치를 사용하여 소망의 불순물 이온만을 주입하는 이온 주입법 등을 적용할 수 있다. 이온 도핑법의 원료 가스로는 수소 중에 희석된 농도가 0.1％정도의 포스핀(PH3)이나 디보란(B2H6) 등의 주입 불순물의 수소화물을 사용한다.
다음에, 도 15의 (A)에 나타내는 바와 같이, 실리콘 산화막으로 이루어지는 층간 절연막(421)을, 본 발명의 도포법(재료 토출법)이나, CVD법, 혹은 PVD법 등으로 형성한다. 이온 주입과 층간 절연막(421)의 형성 후, 350℃정도 이하의 적당한 열환경하에서 수십분부터 수시간의 열처리를 실시하여 주입 이온의 활성화 및 층간 절연막(421)의 소체(燒締)를 행한다.
다음에, 도 15의 (B)에 나타내는 바와 같이, 층간 절연막(421)내, 소스 영역(414) 및 드레인 영역(416)에 상당하는 위치에 컨택트홀(421A 및 421B)을 형성한다. 다음에, 소스 전극을 형성하기 위한 알루미늄막 등을, 스퍼터 형성 또는 본 발명의 도포법에 의해 형성한 후, 그것을 패터닝하여, 소스 전극(431)을 형성한다. 이때 데이터선도 형성된다.
다음에, 도 15의 (C)에 나타내는 바와 같이, 층간 절연막(421)의 표면 전체에 ITO막(408)을 도포 성막한다. 이 도포 성막에는 액상 재료의 도포재를 사용할 수 있고, 또한, 재료 토출 방식법에 의한 도포를 할 수 있다. 이 제2 실시형태에서도, 절연 기판(410)의 표면측에 도포한 막에 대해서는 용제를 건조, 제거한 후, 열처리(소성)를 행한다. 이때 열처리 조건의 예로는 250~450℃의 공기중 혹은 산소 분위기중에서 30~60분의 제1 열처리를 행한 후, 200~400℃의 수소 함유 분위기중에서 30~60분의 제2 열처리를 행한다. 그 결과, 유기 성분이 제거되어, 인듐 산화물과 주석 산화물의 혼합막(ITO막)이 형성된다.
열처리에 의해, 막두께가 약 50~약 200nm의 ITO막은 시트 저항이 102Ω/□~104Ω/□이고, 광투과율이 90％ 이상으로 되어, 화소 전극(441)으로서 충 분한 성능을 구비한 ITO막으로 할 수 있다. 제1 열처리후의 ITO막의 시트 저항은 1O5~1O6Ω/□의 오더이지만, 제2 열처리에 의하여 시트 저항은 102~104 Ω/□의 오더까지 저하한다.
ITO막(408)을 형성한 후, 패터닝하여, 도 12에 나타내는 바와 같이, 화소 전극(441)을 형성하면, 각 화소 영역(402)에 TFT(404)가 형성된다. 따라서, 주사선(Gm)를 통하여 공급되는 제어 신호에 의해서 TFT(404)를 구동하면, 화소 전극(441)과 대향 기판(도시하지 않음) 사이에 봉입되어 있는 액정 셀에는 데이터선(Sn)으로부터 TFT(404)를 통하여 화상 정보가 기입되어, 소정의 표시를 행할 수 있다.
이와 같이 제2 실시형태에서는 화소 전극(441)을 형성하기 위한 ITO막을 형성할 때, 액상의 도포재를, 대형 기판의 처리에 적합한 재료 토출 방식법 등의 도포 성막법에 의해서 절연 기판(410)상에 도포했기 때문에, 스퍼터법 등의 진공계를 구비한 대규모인 성막 장치를 필요로 하는 성막법과 달리, 염가의 성막 장치로 성막할 수 있다.
또한 도포 성막법에 의하면, 도 19의 (B)에 나타내는 바와 같이, 화소 전극(441)을 구성하기 위한 액상 또는 페스트상의 도포재를, 층간 절연막(421)의 표면에 도포했을 때에 도포재가 컨택트홀(421B)을 스무스하게 메우므로, 화소 전극(441)의 표면 형상은 하층측의 요철 등의 영향을 받기 어렵다. 그러므로, 표면에 단차가 없는 평탄한 화소 전극(441)(도전막)을 형성할 수 있으므로, 러빙을 안정하게 행할 수 있는 동시에, 리버스틸트도메인의 발생을 방지할 수 있다. 따라서, 이 제2 실시예에 의하면, 표시 품위가 향상된다.
이것에 대해서 도 19의 (A)와 같이, 화소 전극을 스퍼터 ITO막(450)으로 형성하면, 이 스퍼터 ITO막(450)이 형성되는 면의 단차에 따라 스퍼터 ITO막(450)이 형성된다. 스퍼터 ITO막(450)의 표면에 형성되는 단차는 불안정한 러빙과 리버스틸트도메인 등의 불량 원인으로 되어, 표시 품질을 저하시킨다.
또한 스퍼터 ITO막(450)은 컨택트홀(421B)를 모두 매립하도록 형성함이 곤란함으로, 그곳에 개구부가 형성된다. 이 개구부의 존재도, 불안정한 러빙과 리버스틸트도메인의 원인으로 된다. 따라서, 도 19의 (B)와 같이 도포 ITO막으로 화소 전극(441)을 형성함이 유용하다.
[제3 실시형태]
(액정 표시 장치의 제2 실시형태)
도 16은 액정 표시 장치용의 액티브 매트릭스 기판에 구획 형성되어 있는 화소 영역의 일부를 확대하여 나타내는 평면도이고, 도 17은 그 II-II'선에 상당하는 위치에서의 단면도이다.
도 16 및 도 17에서, 제3 실시형태에 의한 액정 표시 장치용의 액티브 매트릭스 기판(401)상의 박막 디바이스 구조가 제2 실시형태의 액티브 매트릭스 기판(400)상의 박막 디바이스 구조와 다른 점은 하기와 같다. 우선, 이 제3 실시형태에서는, 층간 절연막을, 게이트 전극(415)의 표면측에서, 하층측에 위치하는 하층측 층간 절연막(421)과, 그 하층측 층간 절연막(421)의 표면에 형성된 상층측 층간 절연막(422)의 2층 구조로 하고 있다. 여기서, 소스 전극(431)은 하층측 층간 절연막(421)의 표면에 형성되고, 하층측 층간 절연막(421)의 컨택트홀(421A)을 통하여 소스 영역(414)에 전기적으로 접속되어 있다.
이것에 대해서, 화소 전극(441)은 상층측 층간 절연막(422)의 표면에 형성되고, 상층측 층간 절연막(422) 및 하층측 층간 절연막(421)의 콘택트 홀(422A)을 통하여 드레인 영역(416)에 전기적으로 접속되어 있다. 이와 같이 화소 전극(441)은 소스 전극(431)과 다른 층에 구성되어 있으므로, 이들 전극끼리가 단락하는 일은 없다.
그래서, 제3 실시형태에서는 도 16으로부터 알 수 있는 바와 같이, 어느 화소 영역(402)에도, 화소 전극(441)은 데이터선(Sn, Sn+1)과 평행한 2변의 외주연(441A, 441B)이 인접 화소간에서 데이터선(Sn, Sn+1)의 상방에 위치하도록 형성되어 있다. 또한, 화소 전극(441)은 주사선(Gm, Gm+1)에 평행한 2변의 외주연(441C, 441D)이 인접 화소간에서 주사선(Gm, Gm+1)의 상방에 위치하도록 형성되어 있다. 즉, 화소 전극(441)은 그 일부가 데이터선(Sn, Sn+1) 및 주사선(Gm, Gm+1)의 상방에 덮혀져 있다. 따라서, 화소 전극(441)의 4변의 외주연(441A~441D)과, 데이터선(Sn, Sn+1), 주사선(Gm, Gm+1) 사이에는 평면으로부터 보아 극간이 없다. 그러므로, 데이터선(Sn, Sn+1), 주사선(Gm, Gm+1)은 그들 자신이 블랙 매트릭스로서 기능한다. 이 결과, 블랙 매트릭스층 형성을 위한 공정수를 늘리지 않아도, 고품위의 표시를 행할 수 있다.
이러한 액티브 매트릭스 기판(401)의 제조 방법은 제2 실시형태에서 설명한 도 14의 (A)~ (D)가 공통된다. 그런데, 이하의 설명에서는 도 14의 (D)에 나타내는 공정을 행한 이후의 공정에 대해서, 도 18의 (A)~(D)를 참조하여 설명한다.
우선, 도 18의 (A)에 나타내는 바와 같이, 소스 영역(414), 드레인 영역(416), 채널 영역(417), 게이트 절연막(413), 및 게이트 전극(415)을 형성한 후, 게이트 전극(415)의 표면측에, 실리콘 산화막으로 이루어지는 하층측 층간 절연막(421)을, 본 발명의 도포법(재료 토출법)이나 CVD법 혹은 PVD법으로 형성한다.
다음에, 도 18의 (B)에 나타내는 바와 같이, 하층측 층간 절연막(421) 내, 소스 영역(414)에 상당하는 위치에 컨택트홀(421A)을 형성한다. 다음에, 소스 전극(431) 및 데이터선을 형성하기 위한 알루미늄막을 스퍼터 형성한 후, 그것을 패터닝하여, 소스 전극(431) 및 데이터선(Sn, Sn+1 …)을 형성한다.
다음에, 도 18의 (C)에 나타내는 바와 같이, 하층측 층간 절연막(421)의 표면에 실리콘 산화막으로 이루어지는 상층측 층간 절연막(422)을, 본 발명의 도포법이나 CVD법 혹은 PVD법으로 형성한다. 또한, 이 경우, 본 발명의 도포법을 사용하면, 층간 절연막의 표면을 평탄하게 할 수 있으므로 적합하다. 다음에, 하층측 층간 절연막(421) 및 상층측 층간 절연막(422)내, 드레인 영역(416)에 상당하는 위치에 컨택트홀(422A)을 형성한다. 다음에, 도 18의 (D)에 나타내는 바와 같이, 층간 절연막(422)의 표면 전체에 ITO막(409)을 도포 성막한다.
이 도포 성막에서도, 제1 및 제2 실시형태와 마찬가지로, 액상의 도포재를 사용할 수 있고, 재료 토출 방식법으로 도포할 수 있다. 또한, 이 제3 실시형태에서도, 도포한 ITO막(409)에 대해서는 상술한 제1 , 제2 열처리가 실시되어, 시트 저항이 저하된다.
그 후에, ITO막(409)을 패터닝하여, 도 17에 나타내는 바와 같이, 화소 전극(441)을 형성한다. 이 때에, 도 16을 참조하여 설명한 바와 같이, 어느 화소 영역(2)에도, 화소 전극(441)의 4변의 외주연(441A~441D)이 인접하는 화소간에서 데이터선(Sn, Sn+1), 주사선(Gm, Gm+1)으로 덮이도록 패터닝된다. 통상, 데이터선 및 주사선은 금속막으로 형성되므로, 이들 데이터선 및 주사선이 차광막으로 되어, 블랙 매트릭스로서 이용할 수 있다. 그러므로, 공정수를 늘리지 않아도 고품위의 표시를 행할 수 있다.
또한 화소 영역(441)이 데이터선 및 주사선으로 덮일 때까지 그 형성 범위를 최대한 확장했으므로, 화소 영역(402)의 개구율이 높다. 이것에 의해서 표시의 휘도가 향상된다. 또한, 이 제3 실시형태에서는 화소 전극(441)을 형성하기 위한 ITO막을 형성할 때, 액상의 도포재를, 대형 기판의 처리에 적합한 재료 토출 방식법에 의해서 절연 기판(410)상에 도포했기 때문에, 도 19의 (B)에 나타내는 바와 같이, 화소 전극(441)은 하층측이 오목부로 되어 있는 부분에서는 그 만큼 두껍고, 볼록부로 되어 있는 부분에서는 그 만큼 얇게 형성된다. 따라서, 데이터선에 기인하는 요철이 화소 전극(441)의 표면에 반영되지 않는다. 그러므로, 표면에 단차가 없는 평탄한 화소 전극(441)을 형성할 수 있으므로, 러빙을 안정하게 행할 수 있는 동시에, 리버스틸트도메인의 발생을 방지할 수 있다. 이러한 이점은 주사선 상층측에도 같다. 따라서, 본 발명에 의하면, 표시 품위가 향상된다.
또한 화소 전극(441)을 형성하기 위한 ITO막을 형성할 때, 액상의 도포재를 스핀 코트법에 의해서 절연 기판(410)상에 도포하기 때문에, 스퍼터법 등이라는 진공계를 구비한 대규모인 성막 장치를 필요로 하는 성막법과 달리, 염가의 성막 장치로 성막할 수 있다.
또한, 도포 성막법은 단차 피복성이 우수하므로, 하층측에 하층측 층간 절연막(421) 및 상층측 층간 절연막(422)의 컨택트홀(421A, 422A)이 존재하고 있어도, 그 큰 요철은 화소 전극(441)(ITO막)의 표면 형상에 영향을 끼치지 않는다. 즉, 하층측 층간 절연막(421) 및 상층측 층간 절연막(422)으로 이루어지는 2층 구조의 층간 절연막을 형성했기 때문에, 컨택트홀(421A, 422A)에 기인하는 요철이 커도, 표면에 단차가 없는 평탄한 화소 전극(441)을 형성할 수 있다. 따라서, 화소 전극(441)이 드레인 영역(416)에 직접 접속되는 구조를 채용할 수 있고, 하층측 층간 절연막(421)과 상층측 층간 절연막(422)의 층간에 드레인 영역(416)에 전기적으로 접속하는 중계 전극(비아)을 형성하지 않아도 좋은 만큼, 제조 공정을 간략화할 수 있다.
또한, 제3 실시형태에서도, 화소 전극(441)을 형성할 때, 액상의 도포재로부터 ITO막을 형성하기 위하여, 재료 토출 방식법을 사용했지만, 페이스트상의 도포재를 사용하면 인쇄법을 사용하여 ITO막을 형성할 수 있다. 또한 페이스트상의 도포재를 사용하면 스크린 인쇄를 이용할 수도 있으므로, 화소 전극(441)을 형성하는 영역만에 페이스트상의 도포재를 인쇄하고, 그것에 건조, 열처리를 행한 것을 그대로 화소 전극(441)으로서 사용하여도 좋다. 이 경우에는 에칭에 의한 ITO막에 대한 패터닝이 불필요하기 때문에, 제조 비용을 큰폭으로 저감할 수 있는 이점이 있 다.
또한, 제2 및 제3 실시형태의 어느 것이나, 층간 절연막의 컨택트홀의 존재가 화소 전극(441)의 표면 형상에 영향을 끼치기 쉬운 플래너형의 TFT를 예로 설명했지만, 역스태거형 등의 TFT에도, 하층측에 요철이 있는 영역에 화소 전극을 형성하는 경우에 본 발명을 적용하면, 이러한 요철이 화소 전극의 표면 형상에 끼치는 영향을 제거할 수 있다.
[제4 실시형태]
(액정 표시 장치의 제3 실시형태)
제4 실시형태의 구조로서, 도 16의 II-II' 단면이 제3 실시형태의 17과는 다른 구조를 도 20에 나타낸다. 제4 실시형태에서도, 층간 절연막(420)은 하층측에 위치하는 하층측 층간 절연막(421)과, 이 하층측 층간 절연막(421)의 표면상에 적층된 상층측 층간 절연막(422)의 2층 구조로 되어 있다.
도 20에 나타내는 구조가 도 17과 다른 점으로서, 화소 전극(441)이 상층측 층간 절연막(422)의 표면에 스퍼터 형성된 스퍼터 ITO막(446)(도전성 스퍼터막)과, 이 스퍼터 ITO막(446)의 표면상에 도포 성막된 도포 ITO막(447)(도전성 투명 도포막)의 2층 구조로 되어 있는 점이다. 따라서, 도포 ITO막(447)은 그 하층측에 위치하는 스퍼터 ITO막(446)을 통하여 드레인 영역(416)에 전기적으로 접속되어 있다. 스퍼터 ITO막(446)과 도포 ITO막(447)은 후술하는 바와 같이 일괄하여 패터닝하여 형성된 것이기 때문에, 그들의 형성 영역은 동일하다. 이 점 이외의 구조는 도 17과 같으므로, 도 17에서 사용한 부호와 동일 부호를 붙이고, 그 상세한 설명 을 생략한다.
이 제4 실시형태의 구조에서도, 그 평면적 레이아웃은 제3 실시형태에서 설명한 도 16과 동일하므로, 데이터선(Sn, Sn+1 …) 및 주사선(Gm, Gm+1 …)은 그들 자신이 블랙 매트릭스로서 기능한다. 따라서, 공정수를 늘리지 않아도 고품위의 표시를 행할 수 있다.
제3 실시형태에서, 드레인 영역(416)에 콘택트하는 도포 ITO막(447)은 스퍼터 ITO막에 비교하여 콘택트 저항이 높은 경향이 있다. 제4 실시형태에서는 도포 ITO막(447)은 어디까지나, 스퍼터 ITO막(446)을 통하여 드레인 영역(416)에 전기적으로 접속되어 있으므로, 콘택트 저항이 크다는 문제점을 해소할 수 있는 이점이 있다.
이러한 액티브 매트릭스 기판(401)의 제조 방법을, 도 21의 (A)~(E) 및 도 22의 (A)~(E)를 참조하여 설명한다. 여기서, 도 21의 (A)~(E)는 제3 실시형태의 공정을 나타내는 도 14의 (A)~(D) 및 도 18의 (A)와 같으므로, 그 설명을 생략한다. 또한, 도 22의 (B) 및 도 22의 (C)는 제3 실시형태의 공정을 나타내는 도 18의 (B) 및 도 18의 (C)와 동일하다.
도 22의 (A)는 도 22의 (B)의 전공정으로서의 레지스트 패턴 형성 공정을 나타내고 있다. 도 22의 (B)에 나타내는 소스 전극(431) 및 소스선을 형성하기 위해서, 도 22의 (A)에서는 알루미늄막(460)을 스퍼터법에 의해 형성하고 있다. 그 후, 이 알루미늄막(460) 위에, 패터닝된 레지스트 마스크(461)을 형성하고 있다. 이 레지스트막(461)을 사용하여 알루미늄막(460)을 에칭함으로써, 도 22의 (B)에 나타내는 바와 같이 소스 전극(431) 및 데이터선이 형성된다.
다음에, 도 22의 (C)에 나타내는 바와 같이, 하층측 층간 절연막(421)의 표면에 실리콘 산화막으로 이루어지는 상층측 층간 절연막(422)을, 본 발명의 도포법(재료 토출법)이나 CVD법 혹은 PVD법으로 형성한다. 이온 주입과 층간 절연막(420)의 형성 후, 350℃정도 이하의 적당한 열환경하에서 수십분부터 수시간의 열처리를 실시하여 주입 이온의 활성화, 및 층간 절연막(420)(하층측 층간 절연막(421) 및 상층측 층간 절연막(422))의 소체를 행한다.
다음에, 하층측 층간 절연막(421) 및 상층측 층간 절연막(422)내, 드레인 영역(416)에 상당하는 위치에 컨택트홀(422A)을 형성한다. 다음에, 도 22의 (D)에 나타내는 바와 같이, 하층측 층간 절연막(421) 및 상층측 층간 절연막(422)으로 이루어지는 층간 절연막(420)의 표면 전체에 스퍼터법에 의해 스퍼터 ITO막(446)(도전성 스퍼터막)을 형성한다.
계속해서, 도 22의 (E)에 나타내는 바와 같이, 스퍼터 ITO막(446)의 표면상에 도포 ITO막(447)(도전성 투명 도포막)을 형성한다. 이 도포 ITO막(447)의 형성시에는, 제2 및제3 실시형태와 동일한 공정 조건을 채용할 수 있다. 이 제4 실시형태로 표면측에 도포한 액상 또는 페이스트상의 도막에 대해서는 용제를 건조, 제거한 후, 열처리 장치내에서 열처리를 행한다.
열처리 조건의 예로는 온도가 250~500℃, 바람직하게는 250~400℃의 공기중 혹은 산소 함유 분위기중 또는 비환원성 분위기중에서 30~60분의 제1 열처리(소성)를 행한 후, 온도가 200℃ 이상, 바람직하게는 200~350℃의 수소 함유의 환원성 분 위기중에서 30~60분의 제2 열처리를 행한다. 어느 경우라도, 제1 열처리로 안정화된 피막이 열열화하지 않도록, 제2 열처리에서의 처리 온도는 제1 열처리에서의 처리 온도보다도 낮게 설정한다.
이러한 열처리를 행하면, 유기 성분이 제거되는 동시에, 도막은 인듐 산화물과 주석 산화물의 혼합막(도포 ITO막(447))으로 된다. 그 결과, 막두께가 약 50~약 200nm의 도포 ITO막(447)은 시트 저항이 102~104Ω/□이고, 광투과율이 90％ 이상으로 되어, 스퍼터 ITO막(446)과 함께 충분한 성능을 구비한 화소 전극(441)을 구성할 수 있다. 그 후에, 기판 온도가 200℃ 이하가 될 때까지 절연 기판(410)을 제2 열처리를 행한 환원성 분위기중 또는 질소 가스 등의 비산화성 분위기중, 혹은 기타의 비산화성 분위기중에 유지하여, 기판 온도가 200℃ 이하로 된 이후, 절연 기판(410)을 열처리 장치로부터 대기중으로 꺼낸다.
이와 같이, 절연 기판(410)의 온도가 약 200℃ 이하로 저하한 후에 대기에 노출하면, 수소 함유 분위기하에서의 제2 열처리에서의 환원에 의해 저저항화한 피막이 다시 산화해 버리는 것을 방지할 수 있으므로, 시트 저항이 작은 도포 ITO막(447)을 얻을 수 있다. 절연 기판(410)을 열처리 장치로부터 대기중으로 꺼낼 때의 온도는 도포 ITO막(447)의 재산화를 방지하기 위해서는 100℃ 이하인 것이 보다 바람직하다. 도포 ITO막(447)의 비저항은 막중의 산소 결함이 많을수록 낮아지므로, 대기중의 산소에 의해서 도포 ITO막(447)의 재산화가 일어나면 비저항이 증대하기 때문이다.
이와 같이 하여 스퍼터 ITO막(446) 및 도포 ITO막(447)을 형성한 후, 도 22의 (E)에 나타내는 바와 같이 레지스트 마스크(462)를 형성하고, 그들을 일괄하여 왕수계나 HBr 등의 에칭액으로, 또는 CH4 등을 사용한 드라이 에칭에 의해 패터닝하여, 도 20에 나타내는 바와 같이, 화소 전극(441)을 형성한다. 이것에 의해, 각 화소 영역(402)의 각각에 TFT가 형성된다. 따라서, 주사선(Gm)를 통하여 공급되는 제어 신호에 의해서 TFT를 구동하면, 화소 전극(441)과 대향 기판(도시하지 않음) 사이에 봉입되어 있는 액정에는 데이터선(Sn)으로부터 TFT를 통하여 화상 정보가 기입되어, 소정의 표시를 행할 수 있다.
또한, 본 실시형태에서는, 화소 전극(441)을 형성할 때는 도포 ITO막(447)을 사용하고 있다. 이 도포 성막법은 단차 피복성이 우수하므로, 도 33의 (B)에 나타내는 바와 같이, 도포 ITO막(447)을 구성하기 위한 액상 또는 페이스트상의 도포재는 컨택트홀(422A)에 기인하여 생긴 스퍼터 ITO막(446) 표면의 요철 등을 스무스하게 매립한다. 또한, 도포재를 절연 기판(410)상에 도포하면, 도포 ITO막(447)은 오목부로 되어 있는 부분에서는 그 만큼 두껍고, 볼록부로 되어 있는 부분에서는 그 만큼 얇게 형성된다.
따라서, 데이터선(431)에 기인하는 요철도 화소 전극(441)의 표면에 반영되지 않는다. 주사선(415)의 상층측에서도 마찬가지이다. 그러므로, 표면에 단차가 없는 평탄한 화소 전극(441)을 형성할 수 있으므로, 러빙을 안정하게 행할 수 있는 동시에, 리버스틸트도메인의 발생 등을 방지할 수 있다. 따라서, 본 발명에 의하 면, 표시 품위가 향상된다.
한편, 도 33의 (A)와 같이, 화소 전극을 스퍼터 ITO막(446)만에 형성하면, 이 스퍼터 ITO막(446)이 형성되는 면의 단차에 따라 스퍼터 ITO막(446)이 형성된다. 스퍼터 ITO막(446)의 표면에 형성되는 단차는 불안정한 러빙과 리버스틸트도메인의 원인으로 되어, 표시 품질을 저하시킨다. 또한 스퍼터 ITO막(446)은 컨택트홀(422A)을 모두 매립하도록 형성함이 곤란하므로, 그곳에 개구부가 형성된다. 이 개구부의 존재도, 불안정한 러빙과 리버스틸트도메인의 원인으로 된다. 따라서, 도포 ITO막(447)을 형성하는 것이 유용하다.
또한, 제4 실시형태와 같이, 화소 전극(441)과 소스 전극(431)을 다른 층간에 형성하는 것을 목적으로 층간 절연막(420)을 2층 구조로 한 경우에는, 컨택트홀(422A)의 어스펙트비가 크게 되지만, 도포 ITO막(447)을 사용하면, 평탄한 화소 전극(441)을 형성할 수 있는 효과가 현저하다. 또한, 스퍼터 ITO막(446)은 도포 ITO막(447)에 비교하여 레지스트 마스크와의 밀착성이 나쁜 경향이 있지만, 본 실시형태에서는 도포 ITO막(447)의 표면에 레지스트 마스크(462)를 형성하므로, 패터닝 정밀도가 낮아지는 문제점도 생기지 않는다. 그러므로, 고정밀 패턴을 갖는 화소 전극(441)을 구성할 수 있다.
[제5 실시형태]
(액정 표시 장치의 제4 실시형태)
도 23은 본 발명을 적용한 액정 표시용의 액티브 매트릭스 기판에 구획 형성되어 있는 화소 영역의 일부를 확대하여 나타내는 평면도이고, 도 24는 그 III- III'선에 상당하는 위치에서의 단면도이다. 또한, 이 제5 실시형태에서, 제4 실시형태와 공통되는 부분에 대해서는 동일한 부호를 붙이고 그들의 설명을 생략한다.
도 23에서, 이 제5 실시형태에 의한 액정 표시용의 액티브 매트릭스 기판(401)도, 절연 기판(410)상이 데이터선(431)과 주사선(415)에 의해서 복수의 화소 영역(402)으로 구획 형성되고, 각 화소 영역(402)의 각각에 대해서는 TFT가 형성되어 있다.
이 제5 실시형태의 구조에서도, 그 평면적 레이아웃은 스퍼터 ITO막을 제외하고, 제3 및 제4 실시형태에서 설명한 도 16과 동일하므로, 데이터선(Sn, Sn+1 …) 및 주사선(Gm, Gm+l…)은 그들 자신이 블랙 매트릭스로서 기능한다. 따라서, 공정수를 늘리지 않아도 고품위의 표시를 행할 수 있다.
이 제5 실시형태가 제4 실시형태와 다른 점은 스퍼터 ITO막(456)과 도포 ITO막(457)은 후술하는 바와 같이 별개로 패터닝하여 형성된 것이므로, 그들의 형성 영역은 다르고, 도포 ITO막(457)의 형성 영역은 스퍼터 ITO막(456)의 형성 영역보다도 넓게 되어 있다. 여기서, 제4 실시형태와 같이, 도포 ITO막과 스퍼터 ITO막을 동일한 영역에 형성하는 경우에는, 양 ITO막을 일괄하여 패터닝할 수 있다. 즉, 레지스트 마스크는 그것과의 밀착성이 좋은 도포 ITO막의 표면에만 형성되고, 레지스트 마스크와의 밀착성이 나쁜 스퍼터 ITO막의 표면에 형성할 필요는 없었다. 그러므로, 고정밀 패턴을 달성할 수 있다.
이것에 대해서 제5 실시형태의 경우에는, 스퍼터 ITO막의 표면에도 레지스트 마스크를 형성할 필요가 생긴다. 그러나, 도포 ITO막이 스퍼터 ITO막의 형성 영역 보다도 넓은 영역에 형성되어 있는 경우에는 비록 스퍼터 ITO막과 레지스트 마스크의 밀착성이 나빠서 패터닝 정밀도가 낮아도, 레지스트 마스크와의 밀착성이 좋은 도포 ITO막의 패터닝 정밀도가 최종적인 패턴을 규정하므로, 고정밀 패턴을 달성할 수 있다.
이러한 구성의 액티브 매트릭스 기판(401)의 제조 방법은, 제4 실시형태에서 설명한 도 21의 (A)~(E)에 나타내는 공정이 공통이고, 또한 도 25의 (A)~(C)의 공정도 공통이다. 그런데, 이하의 설명에서는 도 25의 (D)에 나타내는 공정 이후의 공정만에 대하여, 도 25의 (D)~(F)를 참조하여 설명한다.
도 25의 (C)에서는 하층측 층간 절연막(421)의 표면에 실리콘 산화막으로 이루어지는 상층측 층간 절연막(422)이 형성되며, 또한, 컨택트홀(422A)이 형성되어 있다.
다음에, 도 25의 (D)에 나타내는 바와 같이, 하층측 층간 절연막(421) 및 상층측 층간 절연막(422)으로 이루어지는 층간 절연막(420)의 표면 전체에 스퍼터법에 의해 ITO막(456)(도전성 스퍼터막)을 형성한다. 여기까지의 공정도 제4 실시형태와 같다. 단, 이 제5 실시형태에서는 스퍼터 ITO막(456)만을 우선 왕수계나 HBr 등의 에칭액, 또는 CH4 등을 사용한 드라이 에칭에 의해 패터닝한다. 즉, 스퍼터 ITO막(456)을 형성한 후, 도 25의 (D)에 나타내는 바와 같이, 레지스트 마스크(464)를 형성하고, 그것을 패터닝한다. 이 레지스트 마스크(464)를 사용하여 스퍼터 ITO막(456)을 에칭 하여, 도 25의 (E)에 나타내는 바와 같이, 화소 전극(441)의 형성 예정 영역보다고 좁은 영역에 스퍼터 ITO막(456)을 남긴다.
다음에 스퍼터 ITO막(456)의 표면측에 도포 ITO막(457)(도전성 투명 도포막)을 형성한다. 이 도포 ITO막(457)의 형성시에도, 상술한 각 실시형태에서 설명한 도포재를 사용할 수 있다.
이와 같이 하여 도포 ITO막(457)을 형성한 후, 도 25의 (F)에 나타내는 바와 같이, 레지스트 마스크(462)를 형성하고, 그것을 왕수계나 HBr 등의 에칭액, 또는 CH4 등을 사용한 드라이 에칭에 의해 패터닝하여, 도 24에 나타내는 바와 같이, 화소 전극(441)을 형성한다.
이 제5 실시형태의 구조에서도, 제4 실시형태의 구조와 같은 효과를 발휘할 수 있다. 특히, 드레인 영역(416)에 콘택트하는 도포 ITO막(457)은, 스퍼터 ITO막에 비교하여 콘택트 저항이 높은 경향이 있지만, 제5 실시형태에서는 도포 ITO막(457)은 어디까지나, 스퍼터 ITO막(456)을 통하여 드레인 영역(416)에 전기적으로 접속되어 있으므로, 콘택트 저항이 크다는 문제점을 해소할 수 있는 이점이 있다. 또한, 스퍼터 ITO막(456)은 얇기 때문에, 비록 레지스트 마스크(464)와의 밀착성이 나빠도 단시간의 에칭으로 마칠 수 있어, 패터닝에 지장이 없다. 또한, 패터닝 정밀도가 높은 도포 ITO막(457)에 대한 패터닝 정밀도가 화소 전극(441)의 최종적인 패턴 정밀도를 규정하므로, 고정밀 패턴을 달성할 수 있다.
[제6 실시형태]
(액정 표시 장치의 제5 실시형태)
도 26은 본 발명을 적용한 액정 표시용의 액티브 매트릭스 기판에 구획 형성되어 있는 화소 영역의 일부를 확대하여 나타내는 평면도이고, 도 27은 그 IV-IV'선에 상당하는 위치에서의 단면도이다.
이 제6 실시형태의 특징적 구조는 화소 전극(441)은 상층측 층간 절연막(422)의 표면에 도포 성막된 도포 ITO막(468)(도전성 투명 도포막)으로 구성되며, 이 도포 ITO막(468)은 하층측 층간 절연막(421)의 표면에 스퍼터법에 의해 형성된 알루미늄막으로 이루어지는 중계 전극(466)에 대해서, 상층측 층간 절연막(422)의 컨택트홀(422A)을 통하여 전기적으로 접속되어 있다. 또한, 중계 전극(466)은 하층측 층간 절연막(421)의 컨택트홀(421B)을 통하여 드레인 영역(416)에 전기적으로 접속되어 있다. 따라서, 화소 전극(441)은 그 하층측에 위치하는 중계 전극(466)을 통하여 드레인 영역(416)에 전기적으로 접속되어 있게 된다.
여기서, 중계 전극(466)은 알루미늄막으로, 광투과성이 없기 때문에, 개구율을 저하시키지 않도록, 그 형성 영역은 컨택트홀(421B)의 내부 및 주위에 한정되어 있다.
이러한 구성의 액티브 매트릭스 기판(401)의 제조 방법은 제4 실시형태로 설명한 도 21의 (A)~(E)에 나타내는 공정이 공통된다. 그런데, 이하의 설명에서는 도 21의 (E)에 나타내는 공정의 후에 행하는 공정만에 대하여 도 28의 (A)~(D)를 참조하여 설명한다.
도 28의 (A)에 나타내는 바와 같이, 하층측 층간 절연막(421) 내, 소스 영역(414) 및 드레인 영역(416)에 상당하는 위치에 컨택트홀(421A, 421B)을 형성한 후, 소스 전극(431) 및 데이터선을 형성하기 위한 알루미늄막(460)(도전성 스퍼터막/금속막)을 스퍼터 형성한다.
다음에, 레지스트 마스크(470)을 형성하고, 이 레지스트 마스크(470)을 사용하여 알루미늄막(460)을 패터닝한다. 이 결과, 도 28의 (B)에 나타내는 바와 같이, 소스 전극(431), 데이터선, 및 중계 전극(466)을 동시 형성한다.
다음에, 도 28의 (C)에 나타내는 바와 같이, 하층측 층간 절연막(421)의 표면에 실리콘 산화막으로 이루어지는 상층측 층간 절연막(422)을, 본 발명의 도포법(재료 토출법)이나 CVD법 혹은 PVD법으로 형성한다. 다음에, 상층측 층간 절연막(422)내, 중계 전극(466)에 상당하는 위치(드레인 영역(416)에 상당하는 위치)에 컨택트홀(422A)을 형성한다.
다음에, 도 28의 (D)에 나타내는 바와 같이, 하층측 층간 절연막(421) 및 상층측 층간 절연막(422)으로 이루어지는 층간 절연막(420)의 표면 전체에 도포 ITO막(468)(도전성 투명 도포막)을 형성한다. 이 도포 ITO막(468)의 형성시에도, 상술한 각 실시형태에서 설명한 도포재를 사용할 수 있다.
이와 같이 하여 ITO막(468)을 형성한 후, 레지스트 마스크(462)를 형성하고, 그것을 패터닝하여, 도 27에 나타내는 바와 같이, 화소 전극(441)을 형성한다. 이 때에도, 도 26으로부터 알 수 있는 바와 같이, 데이터선(Sn, Sn+1 …) 및 주사선(Gm, Gm+1 …)으로 이루어지는 블랙 매트릭스를 구성할 수 있다. 또한, 화소 영역(402)의 개구율이 높아져서, 표면에 단차가 없는 평탄한 화소 전극(441)을 형성할 수 있으므로, 러빙을 안정하게 행할 수 있는 동시에, 리버스틸트도메인의 발생 등을 방지할 수 있다.
또한, 도포 ITO막(468)으로 이루어지는 화소 전극(441)은 스퍼터 ITO막 등에 비교하여 드레인 영역(416)(실리콘막)과의 콘택트 저항이 높은 경향이 있지만, 이 제6 실시형태에서는 도포 ITO막(468)이 스퍼터 형성한 알루미늄막으로 이루어지는 중계 전극(466)을 통하여 드레인 영역(416)에 전기적으로 접속되어 있으므로, 콘택트 저항이 크다는 문제점도 해소할 수 있다.
또한, 본 실시형태에서는 중계 전극(466)으로서 알루미늄을 사용했지만, 알루미늄과 고융점 금속, 혹은 그들 금속 실리사이드와의 2층막을 중계 전극(466)으로 사용하면, 도포 ITO막(468)과의 콘택트 저항을 보다 낮게 억제할 수 있다. 즉, 텅스텐이나 몰리브덴 등의 고융점 금속은 알루미늄에 비하여 산화되기 어렵기 때문에, 산소를 다량으로 포함하는 도포 ITO막(468)과 접촉해도 산화되는 일이 없다. 그러므로, 중계 전극(466)과 도포 ITO막(468)과의 콘택트 저항을 낮게 유지할 수 있다.
[제7 실시형태]
(액정 표시 장치의 제6 실시형태)
도 29는 본 발명을 적용한 액정 표시용의 액티브 매트릭스 기판에 구획 형성되어 있는 화소 영역의 일부를 확대하여 나타내는 평면도이고, 도 30은 그 V-V'선에 상당하는 위치에서의 단면도이다.
이 제7 실시형태는 도 11 및 도 12에 나타내는 제2 실시형태의 구조를 개량 하여, 중계 전극(480)에 의해 도포 ITO막(441)과 드레인 영역(416)과의 전기적 접속을 확보한 점에 특징이 있다.
도 29에서, 이 제7 실시형태에 의한 액티브 매트릭스 기판(401)도, 절연 기판(410)상이 데이터선(431)과 주사선(415)에 의해서 복수의 화소 영역(402)에 구획 형성되며, 각 화소 영역(402)의 각각에 대해서는 TFT(화소 스위칭용의 비선형 소자)가 형성되어 있다. 여기서, 화소 전극의 평탄화나 그 콘택트 저항의 저감만을 목적으로 하는 것이면, 이하와 같이 구성할 수 있다. 즉, 도 30에 나타내는 바와 같이, 제7 실시형태에서는 층간 절연막(421)은 1층의 실리콘 산화막만으로 이루어져 있다.
도포 ITO막으로 이루어지는 화소 전극(441)은 그 하층측에서 층간 절연막(421)의 표면에 스퍼터법에 의해 형성된 알루미늄막(도전성 스퍼터막/금속막)으로 이루어지는 중계 전극(480)의 표면측에 형성되어 있다. 따라서, 화소 전극(441)은 중계 전극(480)을 통하여 드레인 영역(416)에 전기적으로 접속되어 있다. 여기에서도, 중계 전극(480)은 알루미늄막으로, 광투과성이 없기 때문에, 그 형성 영역은 컨택트홀(421B)의 내부 및 그 주위에만 한정되어 있다.
이 제7 실시형태에서는 화소 전극(441)은 소스 전극(431)과 동일 층간에 구성되어 있으므로, 이들 전극끼리가 단락하지 않도록 배치된다(도 29, 도 30 참조).
이러한 구성의 액티브 매트릭스 기판(401)의 제조 방법은, 제4 실시형태에서 설명한 도 21의 (A)~(E)에 나타내는 공정이 대체로 공통된다. 그래서, 이하의 설명에서는 도 21의 (E)에 나타내는 공정의 후에 행하는 공정만에 대하여 도 31의 (A)~(C)를 참조하여 설명한다.
도 31의 (A)에 나타내는 바와 같이, 층간 절연막(421)내, 소스 영역(414) 및 드레인 영역(416)에 상당하는 위치에 컨택트홀(421A, 421B)을 형성한다.
다음에, 소스 전극(431) 및 데이터선을 형성하기 위한 알루미늄막(460)을 스퍼터 형성한 후, 레지스트 마스크(470)을 형성한다.
다음에, 레지스트 마스크(470)을 사용하여 알루미늄막(460)을 패터닝하여, 도 31의 (B)에 나타내는 바와 같이, 소스 전극(431), 데이터선, 및 중계 전극(480)을 형성한다.
다음에, 도 31의 (C)에 나타내는 바와 같이, 층간 절연막(421)의 표면측 전체에 도포 ITO막(482)(도전성 투명 도포막)을 형성한다. 이 도포 ITO막(482)을 형성할 때에도, 상술한 각 실시예의 도포재를 사용할 수 있다.
이와 같이 하여 도포 ITO막(482)을 형성한 후, 레지스트 마스크(484)를 형성하고, 그것을 사용하여 ITO막(482)을 패터닝하여, 도 30에 나타내는 바와 같이, 화소 전극(441)을 형성한다.
이 제7 실시형태에서도 화소 전극(441)을 형성할 때에는, 단차 피복성이 우수한 도포 성막법을 사용하기 때문에, 표면에 단차가 없는 평탄한 화소 전극(441)을 형성할 수 있다. 따라서, 러빙을 안정하게 행할 수 있는 동시에, 리버스틸트도메인의 발생 등을 방지할 수 있다. 또한, 중계 전극이 개재함으로써, 도포 성막법에 의해 형성한 ITO막으로 이루어지는 화소 전극(441)과 드레인 영역(416)과의 콘택트 저항이 높아지는 문제를 해소할 수 있다.
또한, 본 발명은 상기 실시예에 한정되는 것이 아니고, 본 발명의 요지의 범위내에서 각종의 변형 실시가 가능하다. 예를 들어, 제6 및 제7 실시형태에서는 공정수를 최소한으로 하는 관점에서 중계 전극(466, 480)을 소스 전극(431) 및 데이터선과 동시 형성하고 그들과 동일 재질로 이루어지는 금속막(알루미늄막)으로 구성했다. 이것 대신에, 도 32의 (A)에 나타내는 바와 같이, 층간 절연막(420)을 하층측 층간 절연막(421) 및 상층측 층간 절연막(422)으로 구성한 경우에, 도포 성막에 의해 형성한 ITO막으로 이루어지는 화소 전극(441) 및 도전성 스퍼터막으로 형성한 중계 전극(486)의 쌍방을, 상층측 층간 절연막(422)의 표면상에 형성하여도 좋다.
이와 같이 구성한 경우에는, 제6 실시형태와 달리, 화소 전극(441)의 형성 영역을 확장할 수 있으므로, 데이터선 및 주사선을 블랙 매트릭스로서 이용할 수 있다. 또한, 중계 전극(486)(도전성 스퍼터막)을 소스 전극(431)과 다른 공정으로 형성하는 것으로 되므로, 그 재질에 대해서는 소스 전극(431)과 동일한 금속 재료, 혹은 다른 재료의 어느 것이라도 좋다.
또한, 제6 및 제7 실시형태에서는 모두, 층간 절연막의 컨택트홀의 존재가 화소 전극의 표면 형상에 영향을 끼치기 쉬운 플래너형의 TFT를 예로 설명했지만, 역스태거형 등의 TFT에 본 발명을 적용할 수도 있다. 특히, 요철이 있는 영역 위에 화소 전극을 형성하지 않을 수 없는 경우에, 본 발명과 같이 도포 성막에 의해 형성한 도전성 투명 도포막을 사용한 화소 전극을 형성하면, 이러한 요철이 화소 전극의 표면 형상에 끼치는 영향을 제거할 수 있다.
예를 들어, 도 32의 (B)에 나타내는 역스태거형의 TFT에서, 화소 전극(441)으로 도포 ITO막을 사용하면, 화소 전극(441) 표면의 평탄화를 도모할 수 있다. 도 32의 (B)에 나타내는 TFT에서는 절연 기판(410)의 표면측에 하지 보호막(411), 게이트 전극(415), 게이트 절연막(413), 채널 영역(417)을 구성하는 진성의 아모퍼스 실리콘막, 및 채널 보호용의 절연막(490)이 이 순서로 적층되어 있다. 채넬 보호용의 절연막(490)의 양측에는 고농도 N형의 아모퍼스 실리콘막이 소스·드레인 영역(414, 416)이 구성되고, 이들의 소스·드레인 영역(414, 416)의 표면에는 크롬, 알루미늄, 티탄 등의 스퍼터막으로 이루어지는 소스 전극(431) 및 중계 전극(492)이 구성되어 있다.
또한, 그들의 표면측에는 층간 절연막(494) 및 화소 전극(441)이 구성되어 있다. 여기서, 화소 전극(441)은 도포 ITO막으로 구성되어 있으므로, 표면이 평탄하다. 또한, 화소 전극(441)은 층간 절연막(441)의 컨택트홀을 통하여 중계 전극(496)에 전기적으로 접속되어 있다. 즉, 화소 전극(441)은 스퍼터막으로 이루어지는 중계 전극(496)을 통하여 드레인 영역(416)에 전기적으로 접속되어 있기 때문에, 도포 ITO막으로 이루어지는 화소 전극(441)은 드레인 영역(416)(실리콘막)과의 콘택트 저항이 높다는 문제를 해소할 수 있다. 또한 화소 전극(441)은 소스 전극(431)과 다른 층간에 구성되어 있기 때문에, 이들 전극이 단락하는 일이 없다. 그러므로, 화소 전극(441)이 데이터선이나 주사선(도시하지 않음)으로 덮히는 위치까지 화소 전극(441)을 넓은 영역으로 형성할 수 있으므로, 데이터선이나 주사선 자신을 블랙 매트릭스로서 이용할 수 있는 동시에, 화소 영역의 개구율을 높일 수 있다.
또한 화소 전극을 형성할 때, 액상의 도포재로부터 도포 ITO막을 형성하기 위해 재료 토출 방식법을 사용했지만, 페이스트상의 도포재를 사용하면 인쇄법을 사용하여 도포 ITO막을 형성할 수 있다. 또한 페이스트상의 도포재를 사용하면 스크린 인쇄를 이용할 수 있으므로, 화소 전극을 형성할 영역만에 페이스트상의 도포재를 인쇄하고, 그것에 건조, 열처리를 행한 것을 그대로 화소 전극으로서 사용하여도 좋다. 이 경우에는 에칭에 의한 ITO막에 대한 패터닝이 불필요하기 때문에, 제조 비용을 대폭으로 저감할 수 있는 이점이 있다.
또한, 제2 실시형태~제7 실시형태는 화소 전극만을 도포막으로 형성하는 예를 설명했지만, 제1 실시예에서 설명한 바와 같이, 화소 전극 이외의 절연층, 도전층, 반도체층의 어느 하나 혹은 모두를 도포막으로 형성할 수 있음은 말할 필요도 없다.
[제8 실시형태]
(전자 기기)
상술의 실시형태의 액정 표시 장치를 사용하여 구성되는 전자 기기는 도 34에 나타내는 표시정보 출력원(1000), 표시정보 처리회로(1002), 표시 구동 회로(1004), 액정 패널 등의 표시 패널(1006), 클록 발생 회로(1008) 및 전원 회로(1010)을 포함하여 구성된다.
표시정보 출력원(1000)은 ROM, RAM 등의 메모리, 텔레비젼 신호를 동조하여 출력하는 동조 회로 등을 포함하여 구성되며, 클록 발생 회로(1008)로부터의 클록 에 의거하여, 비디오 신호 등의 표시 정보를 출력한다. 표시 정보 처리 회로(1002)는 클록 발생 회로(1008)로부터의 클록에 의거하여 표시 정보를 처리하여 출력한다. 이 표시 정보 처리 회로(1002)는 예를 들어 증폭·극성 반전 회로, 상전개 회로, 로테이션 회로, 감마 보정 회로 혹은 클램프 회로 등을 포함할 수 있다. 표시 구동 회로(1004)는 주사측 구동 회로 및 데이터측 구동 회로를 포함하여 구성되며, 액정 패널(1006)을 표시 구동한다. 전원 회로(1010)은 상술의 각 회로에 전력을 공급한다.
이러한 구성의 전자 기기로서, 도 35에 나타내는 액정 프로젝터, 도 36에 나타내는 멀티미디어 대응의 퍼스널 컴퓨터(PC) 및 엔지니어링·워크스테이션(EWS), 도 37에 나타내는 페이저, 혹은 휴대 전화, 워드 프로세서, 텔레비젼, 뷰파인더형 또는 모니터 직시형의 비디오테이프 레코더, 전자 수첩, 전자 탁상 계산기, 카 내비게이션 장치, POS 단말, 터치 패널을 구비한 장치 등을 들 수 있다.
도 35에 나타내는 액정 프로젝터는 투과형 액정 패널을 라이트 밸브로서 사용한 투사형 프로젝터이고, 예를 들어 3판 프리즘 방식의 광학계를 사용하고 있다.
도 35에서, 프로젝터(1100)에서는, 백색광원의 램프 유닛(1102)으로부터 사출된 투사광이 라이트 가이드(1104)의 내부에서, 복수의 미러(1106) 및 2매의 다이클로익 미러(1108)에 의해서 R, G, B의 3원색으로 나누어져서, 각각의 색의 화상을 표시하는 3매의 액정 패널(1110R, 1110G 및 1110B)에 인도된다. 또한, 각각의 액정 패널(1110R, 1110G 및 1110B)에 의해서 변조된 광은 다이클로익 프리즘(1112)에 3방향으로부터 입사된다. 다이클로익 프리즘(1112)에서는 레드(R) 및 블루(B)의 광이 90°구부러지고, 그린(G)의 광이 직진하므로 각색의 화상이 합성되어, 투사 렌즈(1114)를 통하여 스크린 등에 컬러 화상이 투사된다.
도 36에 나타내는 퍼스널 컴퓨터(1200)는 키보드(1202)를 구비한 본체부(1204)와, 액정 표시 화면(1206)을 갖는다.
도 37에 나타내는 페이저(1300)은 금속제 프레임(1302)내에, 액정 표시 기판(1304), 백 라이트(1306a)를 구비한 라이트 가이드(1306), 회로 기판(1308), 제1 및 제2 실드판(1310, 1312), 2개의 탄성 도전체(1314, 1316), 및 필름 캐리어 테이프(1318)를 갖는다. 2개의 탄성 도전체(1314, 1316) 및 필름 캐리어 테이프(1318)는 액정 표시 기판(1304)과 회로 기판(1308)을 접속하는 것이다.
여기서, 액정 표시 기판(1304)은 2매의 투명 기판(1304a, 1304b)의 사이에 액정을 봉입한 것으로, 이것에 의해 적어도 도트 매트릭스형의 액정 표시 패널이 구성된다. 한쪽의 투명 기판에, 도 34에 나타내는 구동 회로(1004), 혹은 이것에 더하여 표시 정보 처리 회로(1002)를 형성할 수 있다. 액정 표시 기판(1304)에 탑재되지 않은 회로는 액정 표시 기판의 외부부착 회로로 되고, 도 37의 경우에는 회로 기판(1308)에 탑재할 수 있다.
도 37은 페이저의 구성을 나타내는 것으로, 액정 표시 기판(1304) 이외에 회로 기판(1308)이 필요하게 되지만, 전자 기기용의 일부품으로서 액정 표시 장치가 사용되는 경우로서, 투명 기판에 표시 구동 회로 등이 탑재되는 경우에는 그 액정 표시 장치의 최소 단위는 액정 표시 기판(1304)이다. 혹은 액정 표시 기판(1304)을 케이스로서의 금속 프레임(1302)에 고정한 것을, 전자 기기용의 일부품인 액정 표시 장치로서 사용할 수도 있다. 또한 백 라이트식의 경우에는 금속제 프레임(1302)내에, 액정 표시 기판(1304)와, 백 라이트(1306a)를 구비한 라이트 가이드(1306)을 조립하여, 액정 표시 장치를 구성할 수 있다.
이들 대신에, 도 38에 나타내는 바와 같이, 액정 표시 기판(1304)을 구성하는 2매의 투명 기판(1304a, 1304b)의 한쪽에, 금속의 도전막이 형성된 폴리이미드 테이프(1322)에 IC칩(1324)을 실장한 TCP(Tape Carrier Package)(1320)을 접속하여, 전자 기기용의 일부품인 액정 표시 장치로서 사용할 수도 있다.
본 발명에 의하면, 재료 토출 방식으로 액상 재료를 기재에 도포하여 도포막을 형성하므로, 액상 재료를 성막하려는 영역만에 도포할 수 있어, 액상 재료를 절약할 수 있는 효과를 갖는다. 또한, 진공 처리 장치에 의하지 않기 때문에, 소형이고 염가의 장치에 의해, 생산성이 높고, 결함이 적고, 수율이 높고, 단차부에서 단선 등이 없고, 저비용으로 박막의 형성을 행하는 효과를 갖는다.

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  31. 기재(基材) 위에 제1층을 형성하는 공정과,
    상기 제1층에 둘러싸인 오목부에만 액체 재료를 배치하여 기능층을 형성하는 공정과,
    상기 제1층의 적어도 일부를 제거하는 공정을 갖는 것을 특징으로 하는 디바이스 제조 방법
  32. 제 31항에 있어서,
    상기 액체 재료의 배치는 상기 액체 재료를 토출하는 노즐과 상기 기재와의 상대 위치를 이동시키는 공정과, 상기 노즐로부터 상기 기재를 향해 상기 액체 재료를 토출하는 공정을 갖는 것을 특징으로 하는 디바이스 제조 방법.
  33. 제 31 항에 있어서,
    상기 액체 재료는 Si-N 결합을 갖는 폴리머(폴리실라잔), 또는 실록산 결합을 기본 구조로 하는 SOG(Spin On Glass)를 포함하는 것을 특징으로 하는 디바이스 제조 방법.
  34. 제 31 항에 있어서,
    상기 액체 재료는 일반식 SinXm(여기서, n은 5이상의 정수를 나타내고, m은 n 또는 2n-2 또는 2n의 정수를 나타내며, X는 수소 원자 및/또는 할로겐 원자를 나타냄)로 나타나는 환계(環系)를 갖는 규소 화합물을 포함하는 것을 특징으로 하는 디바이스 제조 방법.
  35. 제 31 항에 있어서,
    상기 액체 재료는 도전성 입자를 함유하는 것을 특징으로 하는 디바이스 제조 방법.
  36. 제 31 항에 있어서,
    상기 기능층을 형성하는 공정은 상기 제1층의 상기 오목부에 패턴이 형성되도록, 상기 제1층에 둘러싸인 상기 오목부에 상기 액체 재료를 배치하는 공정을 갖는 것을 특징으로 하는 디바이스 제조 방법.
  37. 제 31 항에 있어서,
    상기 기능층을 형성하는 공정은 도전성의 기능층을 형성하는 공정을 갖는 것을 특징으로 하는 디바이스 제조 방법.
  38. 기재 위에 제1층을 형성하는 공정과,
    상기 제1층을 발액 처리하는 공정과,
    상기 제1층에 둘러싸인 오목부에 액체 재료를 배치하여 기능층을 형성하는 공정과,
    상기 제1층의 적어도 일부를 제거하는 공정을 갖는 것을 특징으로 하는 디바이스 제조 방법.
  39. 제 38 항에 있어서,
    상기 발액 처리하는 공정에서는 자기 조직화막을 형성하는 것을 특징으로 하는 디바이스 제조 방법.
  40. 기능층을 갖는 트랜지스터의 제조 방법으로서,
    기재 위에 제1층을 형성하는 공정과,
    상기 제1층에 둘러싸인 오목부에만 액체 재료를 배치하여 상기 기능층을 형성하는 공정을 갖는 것을 특징으로 하는 트랜지스터의 제조 방법.
  41. 제 40 항에 있어서,
    상기 기능층은 실리콘막과, 게이트 절연막과, 도전막의 적어도 하나를 갖는 것을 특징으로 하는 트랜지스터의 제조 방법.
  42. 제 40 항에 있어서,
    상기 제1층을 발액 처리하는 공정을 더 갖는 것을 특징으로 하는 트랜지스터의 제조 방법.
  43. 제 40 항에 있어서,
    상기 액상(液狀) 재료는 도전성 입자를 함유하는 것을 특징으로 하는 트랜지스터의 제조 방법.
  44. 기능층을 갖는 트랜지스터의 제조 방법으로서,
    무기재(無機材)로 이루어지는 무기막과 유기재로 이루어지는 유기막을 갖는 제1층을 기재 위에 형성하는 공정과,
    상기 제1층에 액체 재료를 배치하여 상기 기능층을 형성하는 공정을 갖는 것을 특징으로 하는 트랜지스터의 제조 방법.
  45. 제 44 항에 있어서,
    상기 기능층을 형성하는 공정은 상기 제1층에 패턴이 형성되도록, 상기 제1층에 상기 액체 재료를 배치하는 공정을 갖는 것을 특징으로 하는 트랜지스터의 제조 방법.
  46. 제 44 항에 있어서,
    상기 기능층을 형성하는 공정은 도전성의 기능층을 형성하는 공정을 갖는 것을 특징으로 하는 트랜지스터의 제조 방법.
  47. 기능층을 갖는 트랜지스터의 제조 방법으로서,
    기재 위에 제1층을 형성하는 공정과,
    상기 제1층에 둘러싸인 오목부에만 액체 재료를 배치하여 상기 기능층을 형성하는 공정과,
    상기 제1층의 적어도 일부를 제거하는 공정을 갖는 것을 특징으로 하는 트랜지스터의 제조 방법.
  48. 제 47 항에 있어서,
    상기 제1층을 발액 처리하는 공정을 더 갖는 것을 특징으로 하는 트랜지스터의 제조 방법.
  49. 제 47 항에 있어서,
    상기 기능층은 실리콘막과, 게이트 절연막과, 도전막의 적어도 하나를 갖는 것을 특징으로 하는 트랜지스터의 제조 방법.
  50. 제 47 항에 있어서,
    상기 제1층은 무기재로 이루어지는 무기막과 유기재로 이루어지는 유기막을 갖는 것을 특징으로 하는 트랜지스터의 제조 방법.
  51. 제 50 항에 있어서,
    상기 제1층의 적어도 일부를 제거하는 공정은 상기 제1층의 유기막을 제거하는 공정을 갖는 것을 특징으로 하는 트랜지스터의 제조 방법.
  52. 기능층을 갖는 트랜지스터의 제조 방법으로서,
    개재 위에 제1층을 형성하는 공정과,
    상기 제1층에 둘러싸인 오목부에 도전성 입자를 함유하는 액체 재료를 배치하여 상기 기능층을 형성하는 공정과,
    상기 제1층의 적어도 일부를 제거하는 공정을 갖는 것을 특징으로 하는 트랜지스터의 제조 방법.
  53. 제 52 항에 있어서,
    상기 기능층을 형성하는 공정은 상기 제1층의 상기 오목부에 패턴이 형성되도록, 상기 제1층에 둘러싸인 상기 오목부에 상기 액체 재료를 배치하는 공정을 갖는 것을 특징으로 하는 트랜지스터의 제조 방법.
  54. 제 52 항에 있어서,
    상기 기능층을 형성하는 공정은 도전성의 기능층을 형성하는 공정을 갖는 것을 특징으로 하는 트랜지스터의 제조 방법.
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