JP2011159885A - 薄膜の製造方法 - Google Patents

薄膜の製造方法 Download PDF

Info

Publication number
JP2011159885A
JP2011159885A JP2010021673A JP2010021673A JP2011159885A JP 2011159885 A JP2011159885 A JP 2011159885A JP 2010021673 A JP2010021673 A JP 2010021673A JP 2010021673 A JP2010021673 A JP 2010021673A JP 2011159885 A JP2011159885 A JP 2011159885A
Authority
JP
Japan
Prior art keywords
fine particles
thin film
liquid
groove
semiconductor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2010021673A
Other languages
English (en)
Inventor
Kyoichi Suguro
恭一 須黒
Yoshitaka Tsunashima
祥隆 綱島
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP2010021673A priority Critical patent/JP2011159885A/ja
Priority to US12/886,240 priority patent/US7972960B1/en
Publication of JP2011159885A publication Critical patent/JP2011159885A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/288—Deposition of conductive or insulating materials for electrodes conducting electric current from a liquid, e.g. electrolytic deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/02428—Structure
    • H01L21/0243—Surface structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02532—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02587—Structure
    • H01L21/0259—Microstructure
    • H01L21/02601—Nanoparticles
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/02623—Liquid deposition
    • H01L21/02628—Liquid deposition using solutions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/02636—Selective deposition, e.g. simultaneous growth of mono- and non-monocrystalline semiconductor materials
    • H01L21/02639—Preparation of substrate for selective deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H01L21/76879—Filling of holes, grooves or trenches, e.g. vias, with conductive material by selective deposition of conductive material in the vias, e.g. selective C.V.D. on semiconductor material, plating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H01L21/76883—Post-treatment or after-treatment of the conductive material

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Nanotechnology (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Liquid Deposition Of Substances Of Which Semiconductor Devices Are Composed (AREA)
  • Manufacturing Of Electric Cables (AREA)

Abstract

【課題】本発明は、薄膜材料となる微粒子を分散した液体を、被処理部材の表面に塗布して薄膜を製造する方法であって、均一な薄膜を製造する方法の提供を目的とする。
【解決手段】金属または半導体を含む薄膜の製造方法であって、溝（または凹部）４を有する被処理部材１０の表面に、金属の微粒子、半導体の微粒子、金属の酸化物を含む微粒子、および半導体の酸化物を含む微粒子、のうちの少なくともいずれかを溶媒中に分散した液体８を塗布する塗布工程と、被処理部材１０の表面に塗布した液体８の溶媒を揮発させる第１の熱処理工程と、マイクロ波を照射することにより、溶媒を揮発させた液体８に分散された微粒子を加熱し、液体８に含まれる微粒子または液体８に含まれる微粒子の成分で溝（または凹部）４を埋める第２の熱処理工程と、を備えたことを特徴とする薄膜の製造方法が提供される。
【選択図】図１

Description

本発明は、薄膜の製造方法に関し、例えば、金属または半導体を材料とする薄膜の製造方法に関する。
コンピュータや通信機器の進歩ともない、それらの主要部に用いられる大規模集積回路（ＬＳＩ）の高性能化が進められてきた。ＬＳＩの性能向上は、集積度を高めること、すなわち、素子の微細化および多層化により達成されてきた。一方、ＬＳＩの低価格化も恒久的な市場要求であり、高集積化による製造コストの増加が問題となっている。
例えば、ＬＳＩの多層配線は、５−１０層の銅（Ｃｕ）配線を積層するに至っており、製造コストに占める割合も大きくなっている。したがって、Ｃｕ配線などに用いられる薄膜を、低コストで形成する技術が求められている。特許文献１には、成膜材料の超微粒子を分散させた溶液を、基板上に設けられた凹部に充填し、さらに熱処理を施すことによって所定の形状の被膜を設ける方法が記載されている。
この方法によれば、スパッタ法や蒸着法のように真空装置を用いることなく、簡便に薄膜を形成することができる。したがって、製造コストを低減することが可能となる。しかしながら、微粒子を被膜に変化させる際に高い熱処理温度が必要とされる場合には、適用できる工程が制限されることがある。また、凹部に超微粒子が均一に充填されないと、配線抵抗が高くなったり断線が生じたりする場合もある。そこで、凹部に均一に超微粒子を充填することができ、より低温で熱処理を行うことができる成膜方法が望まれている。
特開２００３−２７３１１１号公報
本発明は、薄膜材料となる微粒子を分散した液体を、被処理部材の表面に塗布して薄膜を製造する方法であって、均一な薄膜を製造する方法の提供を目的とする。
本発明の一態様によれば、金属または半導体を含む薄膜の製造方法であって、溝または凹部を有する被処理部材の表面に、前記金属の微粒子、前記半導体の微粒子、前記金属の酸化物を含む微粒子、および前記半導体の酸化物を含む微粒子、のうちの少なくともいずれかを溶媒中に分散した液体を塗布する塗布工程と、前記被処理部材の表面に塗布した前記液体の前記溶媒を揮発させる第１の熱処理工程と、マイクロ波を照射することにより、前記溶媒を揮発させた前記液体に分散された前記微粒子を加熱し、前記液体に含まれる前記微粒子または前記液体に含まれる前記微粒子の成分で前記溝または凹部を埋める第２の熱処理工程と、を備えたことを特徴とする薄膜の製造方法が提供される。
本発明によれば、薄膜材料となる微粒子を分散した液体を、被処理部材の表面に塗布して薄膜を製造する方法であって、均一な薄膜を製造する方法を実現することができる。
第１の実施形態に係る薄膜の製造方法を模式的に示す断面図である。 微粒子の径と溝幅とを変化させて形成した薄膜の状態を示すグラフである。 第１の実施形態に係る薄膜の製造方法の原理を示すグラフである。 第２の実施形態に係る薄膜の製造方法を模式的に示す断面図である。 Ｃｕ薄膜を形成した溝の断面を示す電子顕微鏡写真である。 第３の実施形態に係る薄膜の製造方法を模式的に示す断面図である。
以下、本発明の実施の形態について図面を参照しながら説明する。なお、以下の実施形態では、図面中の同一部分には同一番号を付してその詳しい説明は適宜省略し、異なる部分について適宜説明する。
（第１の実施形態）
図１は、第１の実施形態に係る薄膜の製造方法を模式的に示す断面図である。図１（ａ）は、基板２の上に絶縁膜３が形成された被処理部材１０の表面に、薄膜材料である微粒子が分散された液体８が塗布された状態を模式的に示す断面図である。また、図１（ｂ）は、基板２の上方、絶縁膜３の表面に設けられた溝（または凹部）４に、薄膜材料１４が充填された状態を模式的に示す断面図である。図１（ｃ）は、溝４の内部を埋めて薄膜９が形成された状態を示す断面図である。
本実施形態に係る薄膜の製造方法では、最初に、薄膜９を形成する溝４を設けた被処理部材の表面に、金属の微粒子、または、半導体の微粒子、金属の酸化物を含む微粒子、および半導体の酸化物を含む微粒子、のうちの少なくともいずれかを溶媒中に分散した液体８を塗布する。
基板２には、例えば、シリコンなどの半導体基板を用いることができる。また、表面に集積回路が設けられた半導体基板を用いることもできる。薄膜９を形成する溝４は、図１（ａ）に示すように、基板２の上に形成した絶縁膜３に設けても良いし、基板２の表面に直接設けることもできる。
基板２の表面に設けられる絶縁膜３は、例えば、層間絶縁膜であり、シリコン酸化膜（ＳｉＯ２）を用いることができる。また、Ｃｕ配線に用いられるＣｕ薄膜を形成する場合には、溝４の底面および側面に、例えば、窒化タンタル膜やチタン膜、または窒化チタン膜を用いたバリアメタルを形成することもできる。
さらに、溝４は、絶縁膜３の表面に局在して設けられた凹部であっても良い。また、溝と凹部とが連通したパターンとすることもできる。以下、溝４として説明するが、凹部、および凹部と溝とが連通したパターンである場合も含むものとする。
液体８に分散する微粒子には、例えば、１〜５ｎｍの粒径を有するＣｕの超微粒子を用いることができる。また、Ｃｕの他、Ａｇ、Ａｕ、およびＡｌの少なくともいずれか１つの元素を含む金属微粒子を用いることもできる。さらに、半導体薄膜を形成する場合は、例えば、Ｓｉ、ＳｉＧｅ、およびＧｅの少なくともいずれか１つの元素を含む半導体微粒子を用いることができる。
微粒子の粒径は、溝４の幅との関係で好適に選択することができる。すなわち、粒径の小さな超微粒子は高価であるから、溝４の幅が１００ｎｍの場合に、平均粒径１０ｎｍの超微粒子を分散した液体を用いるのは不経済である。そこで、後述するように、例えば、最小溝幅の３分の１の平均粒径を有する微粒子を分散した液体８を用いる。これにより、液体８に分散された微粒子により、溝４を均一に埋めることができる。
また、液体８は、水または有機溶剤を溶媒として微粒子を分散させたものを用いることができる。さらに、微粒子を分散させた液体８は、例えば、スピンコート法を用いて基板２上の表面に塗布することができる。また、インクジェット方式を用いて、表面の所望の領域に塗布しても良い。
次に、被処理部材１０の表面に塗布された液体の溶媒を揮発（蒸発）させるための第１の熱処理を実施する。例えば、１００℃から２００℃の範囲の温度に保持されたベーク炉内に被処理部材１０を入れて、所定時間の処理を行う。ベーク炉内は、不活性ガスまたは乾燥空気の雰囲気とすることができる。これにより、液体８から、水分、または、有機溶剤が揮発（蒸発）して除去され、図１（ａ）に示すように、液体８は、固化した微粒子の粒塊５として被処理部材１０の表面に残る。
続いて、第２の熱処理として、マイクロ波を照射することにより、溶媒が揮発して粒塊５となった微粒子を加熱する。この際、還元性のガスを含有する雰囲気のチャンバ内に被処理部材１０を入れ、マイクロ波を照射することができる。
マイクロ波の周波数は、粒塊５に含まれる微粒子が効率よく吸収する３ＧＨｚ以上とする。例えば、粒塊５にシリコン（Ｓｉ）の微粒子が含まれる場合は、５．８ＧＨｚ以上の周波帯のマイクロ波を用いることにより、効率良く加熱することができる。本願発明者の知見によれば、最大５ｋＷのマイクロ波を照射することによって、粒塊５に含まれる微粒子を溶解させ、または、流動させることができる。
このように、粒塊５に含まれる微粒子が効率よく吸収するマイクロ波を用いることにより、マイクロ波のエネルギーを吸収して加熱された微粒子は、溶解して流動性を有するようになる。もしくは、微粒子が溶解して一体となった、微粒子成分を含む液状体となる。一方、吸収効率の悪い基板２の温度上昇は抑制され、例えば、３００℃以下に保持することができる場合もある。
後述するように、流動性を帯びた微粒子、または、溶解した微粒子の成分は、溝４に向かって移動し、図１（ｂ）に示すように、溝４は、微粒子または微粒子の成分を含む薄膜材料１４により埋められた状態となる。
さらに、第２の熱処理を施した後、被処理部材１０の表面をＣＭＰ(Chemical Mechanical Polishing)処理する。これにより、絶縁膜３の表面に残留する薄膜材料１４、また、溝４の上部にはみ出た薄膜材料１４を除去することができる。この結果、図１（ｃ）に示すように、被処理部材１０の表面に設けられた溝４に埋め込まれた薄膜９を形成することができる。
上記の第２の熱処理において、例えば、還元性のガスを含む不活性ガス雰囲気で処理を行うと、微粒子に含まれる金属酸化物、または半導体酸化物を還元して、金属薄膜または半導体薄膜を形成することができる。Ｃｕを含む微粒子を用いる場合、５%以下の水素ガスを含む窒素またはＡｒガス雰囲気中でマイクロ波を照射して加熱を行うと、Ｃｕ酸化物が還元され、溝４に埋め込まれたＣｕ薄膜９を形成することができる。
図２は、Ｃｕ微粒子の径と溝４の線幅を変化させた場合のＣｕ薄膜９の埋め込み状態を示している。溝４の深さは溝４の幅と概ね同等の寸法にした。同図中の○は、埋め込み状態が良好であることを示し、×は、空洞（ボイド）など、何らかの欠陥があることを示している。
溝幅７ｎｍ、１０ｎｍ、２０ｎｍ、３０ｎｍ、６０ｎｍ、９０ｎｍに対して、良好な埋め込みが可能な最大の微粒子径は、それぞれ３ｎｍ、８ｎｍ、１０ｎｍ、２０ｎｍ、３０ｎｍである。この結果より、溝幅の約１／３以下の径の微粒子を用いると、空洞などの欠陥がない薄膜を形成できることがわかる。
このように形成された薄膜９は、溝４に沿って均一に埋め込まれる。したがって、例えば、薄膜９がＣｕ配線である場合は、均一な抵抗値を有し、また、断線を生じる恐れもない。また、溝４に埋め込まれたＣｕ薄膜９の結晶粒径は、配線幅３０ｎｍに対して１００ｎｍ以上、配線幅２０ｎｍに対しては５０ｎｍ以上、配線幅１３ｎｍに対しては３０ｎｍ以上となり、配線幅よりも大きい粒径となる。さらに、薄膜表面に表れる結晶粒の配向も、＜１００＞または＜１１１＞、＜１１０＞のいずれかであり、薄膜９の表面は低指数面となる。
図３は、一実施形態に係る薄膜の製造方法の原理を示すグラフ図である。図３（ａ）は、液体８に含まれる微粒子が溶解して液状化した薄膜材料１４の表面エネルギーと、基板２の表面に設けられた絶縁膜３に対する薄膜材料１４の接触角θと、の関係を示すグラフである。図３（ｂ）は、薄膜材料１４が、絶縁膜１２の表面に液滴となった状態を示す模式図である。一方、図３（ｃ）は、絶縁膜３の表面に設けられた溝４に、薄膜材料１４が入り込んでいる状態を示す模式図である。
図３（ｂ）に示す絶縁膜１２の表面に液滴となった状態の薄膜材料１４の表面エネルギーＥ１と、図３（ｃ）に示す絶縁膜３に設けられた溝４に入り込んでいる状態状態の薄膜材料１４の表面エネルギーＥ２と、のエネルギー差ΔＥは、次式で表される。

ΔＥ＝Ｅ１−Ｅ２＝γＬ（ＳＬ１−ＳＬ２＋（ＳＬＳ２−ＳＬＳ１）ｃｏｓθ）・・（１）

ここで、γＬは、薄膜材料１４の表面張力である。また、ＳＬ１は、図３（ｂ）の状態にある薄膜材料１４の表面積である。ＳＬ２は、図３（ｃ）の状態にある薄膜材料１４の表面積である。ＳＬＳ１は、図３（ｂ）の状態にある薄膜材料１４と絶縁膜３との接触面積である。ＳＬＳ２は、図３（ｃ）の状態にある薄膜材料１４と絶縁膜１２との接触面積である。
図３（ａ）は、縦軸にΔＥ／γＬ、横軸に接触角θを採っている。図３（ａ）によれば、接触角θが６７°以下となる場合にΔＥがプラスとなり、図３（ｃ）に示す状態の表面エネルギーＥ２が、図３（ｂ）に示す状態の表面エネルギーＥ１よりも小さくなる。液状になった薄膜材料１４は、表面エネルギーが小さくなる形状に変化する。したがって、薄膜材料１４との間の接触角θが６７°以下となる絶縁膜３を選択すれば、表面の溝４に入り込むことによって薄膜材料１４の形状が安定する。
すなわち、マイクロ波の照射を受けて加熱され、液状となった薄膜材料１４は、流動して溝４へ移動し、図３（ｃ）に示すように、溝４の中に埋め込まれる。その結果、露出する表面積が小さくなり、表面エネルギーが小さくなって安定するためである。
一方、接触角θが６７°以上となる絶縁膜１２を選択すると、図３（ｂ）に示す状態の表面エネルギーＥ１が、図３（ｃ）に示す状態の表面エネルギーＥ２よりも小さくなり、薄膜材料１４は溝１３に収まらず、絶縁膜１２の表面に液滴状になろうとする。
したがって、絶縁膜の表面に形成した溝内に薄膜を形成する場合、薄膜材料１４との間の接触角θが６７°より小さい絶縁膜３を使用することが好ましい。さらに、図３（ａ）によれば、接触角θが４０°近傍となる絶縁膜３と薄膜材料１４との組み合わせを選択すると表面エネルギー差ΔＥが極大となる。これにより、薄膜材料１４が溝４に入り込んだ状態をより安定にすることができる。
（第２の実施形態）
図４は、第２の実施形態に係る薄膜の製造方法を模式的に示す断面図である。本実施形態では、基板１５上に絶縁膜１６が形成された被処理部材２０の表面に、溝２１（または凹部）が設けられている。また、溝２１の底面は、溝２１を除く被処理部材２０の表面１８よりも、液体８に対する親和性が高くなるようにする。
図４（ａ）に示すように、液体８に対する親和性の高い表面を有する基板１５上に絶縁膜１６を形成し、溝２１を設ける。絶縁膜１６は、液体８に対して親和性の低い材料を用いる。また、溝２１は、絶縁膜１６の表面から基板１５の表面に達するように設ける。これにより、溝２１を除く被処理部材２０の表面である絶縁膜１６の表面１８よりも、溝２１の底面２３の液体８に対する親和性を高くすることができる。
例えば、液体８が、水を溶媒として微粒子を分散したものであれば、基板１５として、シリコン基板の表面に、親水性の高いＳｉＯ２膜を形成したものを使用することができる。また、絶縁膜１６として、フッ素Ｆなどを含有する親水性の低いＳｉＯＦ、ＳｉＯＣＦ、ＳｉＯＮＦなどを使用することができる。
さらに、別の態様として、表面に疎水性のシリコン膜を薄く形成したＳｉＯ２膜を絶縁膜１６とすることができる。この場合、シリコン膜が形成された絶縁膜１６の表面１８は疎水性となるが、溝２１の側面２２および底面２３は、ＳｉＯ２面となり親水性を有する。
次に、溝２１が形成された被処理部材２０の表面に液体８を塗布する。塗布方法としては、スクリーン印刷方式、または、インクジェット方式等を用いて、溝２１およびその周辺に局所的に液体を拭きつけても良い。
被処理部材２０の表面の内、溝２１を除く絶縁膜１６の表面１８は、液体８に対する親和性が低いため、塗布された液体８が残り難い表面である。一方、溝２１の底面２３は、液体８に対する親和性の高い面となっているので、塗布された液体８は、溝２１の内部に残る。さらに、溝２１の内部に残った液体８は、表面張力により溝２１の近傍に塗布された液体８を集めて、図４（ｂ）に示すように、溝２１の内部を埋めることができる。一方、絶縁膜１６の表面１８には、前述した第１の実施態様に比べて少量の液体８が残ることがある。
次に、第１の熱処理を実施する。例えば、液体８を塗布した被処理部材２０を、１００℃〜２００℃の温度範囲に保持したベーク炉内に入れ、液体８から溶媒を揮発（蒸発）させて微粒子の粒塊にする。さらに、第２の熱処理として、不活性ガスまたは還元ガスを添加した不活性ガス雰囲気でマイクロ波を照射して加熱を行い、微粒子の粒塊を薄膜材料１４に変化させる。（図１（ｂ）参照）
次に、第２の熱処理を施した被処理部材２０の表面をＣＭＰ法により研磨し、溝２１の上部にはみ出した薄膜材料１４の一部を除去する。これにより、図４（ｃ）に示すように、溝２１の内部に埋め込まれた薄膜９を形成することができる。
本実施形態において、例えば、半導体であるシリコンの微粒子を分散させた液体８を用いる場合には、第１の熱処理を施した後、溝２１の内部にシリコン微粒子の粒塊を形成することができる。
次に、水素ガスを含む窒素ガスの雰囲気中で、例えば、被処理部材２０を４００℃〜７００℃の温度範囲に直接加熱し、同時に５．８ＧＨｚから７ＧＨｚの周波数帯のマイクロ波を照射して第２の熱処理を行う。これにより、図４（ｃ）に示すように、溝２１の内部に、多結晶シリコンの薄膜９を形成することができる。
例えば、Ｃｕ、Ａｇ、Ａｕ、およびＡｌなどの金属微粒子を液体８に分散させると、溝２１の内部に金属薄膜を形成することもできる。図５（ａ）、（ｂ）および（ｃ）は、それぞれ、溝幅１００ｎｍ、２００ｎｍ、および４００ｎｍの溝２１に埋め込まれたＣｕ薄膜の断面を示す電子顕微鏡写真である。図５（ａ）、（ｂ）、（ｃ）に示される各溝は、空洞（ボイド）なく埋め込まれている。
また、溝２１の内部に形成された金属薄膜を溝の幅よりも大きな結晶粒径を有する構造にして、粒界の３重点がないようにするためには、１０ＧＨｚ以上、望ましくは１５ＧＨｚ以上、３０ＧＨｚ以下の周波数帯のマイクロ波照射を用いて、上述の第２の熱処理を行うのが有効である。周波数が高いほど金属膜を誘導加熱しやすくなり、加熱効率が高くなるが、約３０ＧＨｚ以上になると金属薄膜の表面層にだけマイクロ波が浸透できず、表皮効果によって加熱の効率が低下してしまうからである。これは、前述した第１の実施形態に係る薄膜の製造方法においても同様である。
（第３の実施形態）
図６は、第３の実施形態に係る薄膜の製造方法を模式的に示す断面図である。図６（ａ）は、基板２上に絶縁膜３を形成した被処理部材１０の表面に微粒子を分散した液体８を塗布した後、第１の熱処理を施した断面を示す模式図である。また、図６（ｂ）は、絶縁膜３の表面に設けられた溝４に薄膜９が形成された状態を示す断面図である。
本実施形態では、基板２として、例えば、半導体基板を用いる。また、液体８に分散する微粒子には、シリコン（Ｓｉ）またはゲルマニウム（Ｇｅ）の微粒子、もしくはシリコンおよびゲルマニウムの微粒子を混合したもの、さらには、シリコンとゲルマニウムとの化合物（ＳｉＧｅ）の微粒子を使用することができる。
被処理部材１０の表面に液体８を塗布した後、第１の熱処理を施して液体８から溶媒を蒸発させると、絶縁膜３に設けられた溝４の内部および絶縁膜３の表面には、図６（ａ）に示すように、それぞれの微粒子の粒塊５が形成される。
次に、基板２にマイクロ波を照射して加熱する第２の熱処理を施し、溝４の内部を微粒子、または微粒子が溶解した薄膜材料１４で埋め込む。さらに、被処理部材１０の表面をＣＭＰ法を用いて平坦に研磨し、絶縁膜３上に残る薄膜材料１４および溝４の上部にはみ出した薄膜材料１４を除去すると、図６（ｂ）に示すように、溝４に埋め込まれた薄膜９を形成することができる。（図１（ｂ）参照）
例えば、液体８にシリコンまたはゲルマニウムの微粒子を分散させた場合、薄膜９は、それぞれシリコンまたはゲルマニウムの多結晶半導体薄膜となる。また、シリコンおよびゲルマニウムの微粒子を混合して分散させた場合、および、ＳｉＧｅの微粒子を分散させた場合は、ＳｉＧｅの多結晶半導体膜を形成することができる。
次に、図６（ｃ）に示すように、溝４の内部に形成した薄膜９に、例えば、波長１μｍ以下のレーザ光を照射してアニールする。この際、溝４に形成された薄膜９にレーザ光をフォーカスして融点付近の温度まで加熱し、その後、所定のレートで徐冷する。これにより、多結晶半導体膜である薄膜９を単結晶膜に変化させることができる。
この単結晶膜の結晶粒径は、溝幅３０ｎｍに対して２００ｎｍ以上、溝幅２０ｎｍに対して５０ｎｍ以上、溝幅１３ｎｍに対して４０ｎｍ以上と、溝４の幅よりも大きい結晶粒径とすることができる。また、薄膜９の表面の結晶配向は、＜１００＞または＜１１１＞、＜１１０＞方向の低指数面とすることができる。
さらに、溝４の幅および深さを制御することにより、薄膜９の表面を＜１００＞または＜１１０＞に配向した結晶面とすることができる。これにより、例えば、＜１００＞方向に配向した領域にｎ型ＭＯＳトランジスタを形成し、＜１１０＞方向に配向した領域にｐ型ＭＯＳトランジスタを形成してＣＭＯＳトランジスタを設けることも可能となる。
以上、本発明に係る第１の実施形態および第２、第３の実施形態を参照して本発明を説明したが、本発明はこれらの実施形態に限定されるものではない。例えば、出願時の技術水準に基づいて、当業者がなし得る設計変更や、材料の変更等、本発明と技術的思想を同じとする実施態様も本発明の技術的範囲に含有される。
２、１５ 基板
３、１２、１６ 絶縁膜
４、１３、２１ 溝
５、粒塊
８ 液体
９ 薄膜
１０、２０ 被処理部材
１４ 薄膜材料
１８ 表面
２２ 側面
２３ 底面

Claims (5)

  1. 金属または半導体を含む薄膜の製造方法であって、
    溝または凹部を有する被処理部材の表面に、前記金属の微粒子、前記半導体の微粒子、前記金属の酸化物を含む微粒子、および前記半導体の酸化物を含む微粒子、のうちの少なくともいずれかを溶媒中に分散した液体を塗布する塗布工程と、
    前記被処理部材の表面に塗布した前記液体の前記溶媒を揮発させる第１の熱処理工程と、
    マイクロ波を照射することにより、前記溶媒を揮発させた前記液体に分散された前記微粒子を加熱し、前記液体に含まれる前記微粒子または前記液体に含まれる前記微粒子の成分で前記溝または凹部を埋める第２の熱処理工程と、
    を備えたことを特徴とする薄膜の製造方法。
  2. 前記金属の微粒子は、Ｃｕ、Ａｇ、Ａｕ、およびＡｌの少なくともいずれか１つの元素を含むことを特徴とする請求項１記載の薄膜の製造方法。
  3. 前記半導体の微粒子は、Ｓｉ、ＳｉＧｅ、およびＧｅの少なくともいずれか１つの元素を含むことを特徴とする請求項１記載の薄膜の製造方法。
  4. 前記第２の熱処理工程において、還元性のガスを含有する雰囲気中で前記微粒子をマイクロ波加熱することを特徴とする請求項１〜３のいずれか１つに記載の薄膜の製造方法。
  5. 前記被処理部材の表面に設けられた前記溝または凹部の底面が、前記溝または凹部を除く前記被処理部材の表面よりも、前記液体に対する親和性が高いことを特徴とする請求項１〜４のいずれか１つに記載の薄膜の製造方法。
JP2010021673A 2010-02-02 2010-02-02 薄膜の製造方法 Pending JP2011159885A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2010021673A JP2011159885A (ja) 2010-02-02 2010-02-02 薄膜の製造方法
US12/886,240 US7972960B1 (en) 2010-02-02 2010-09-20 Method for manufacturing thin film

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2010021673A JP2011159885A (ja) 2010-02-02 2010-02-02 薄膜の製造方法

Publications (1)

Publication Number Publication Date
JP2011159885A true JP2011159885A (ja) 2011-08-18

Family

ID=44202388

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2010021673A Pending JP2011159885A (ja) 2010-02-02 2010-02-02 薄膜の製造方法

Country Status (2)

Country Link
US (1) US7972960B1 (ja)
JP (1) JP2011159885A (ja)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5569831B1 (ja) * 2013-05-15 2014-08-13 国立大学法人東北大学 マイクロ空室の内壁面処理方法
JP2017034166A (ja) * 2015-08-04 2017-02-09 株式会社東芝 基板処理方法
JP2017526967A (ja) * 2014-09-30 2017-09-14 アマゾン テクノロジーズ インコーポレイテッド ケイ素及びフッ素を含む層を有するエレクトロウェッティング素子
CN109979644A (zh) * 2019-03-26 2019-07-05 武汉华星光电半导体显示技术有限公司 导电膜的制备方法及导电膜

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
NL2010713C2 (en) * 2013-04-26 2014-10-29 Univ Delft Tech Method of forming silicon on a substrate.

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003124213A (ja) * 2001-10-09 2003-04-25 Seiko Epson Corp パターン形成方法、半導体デバイス、電気回路、表示体モジュール、カラーフィルタおよび発光素子
JP2006104576A (ja) * 2004-10-05 2006-04-20 Xerox Corp 安定化された銀のナノ粒子及びそれらの利用法
JP2006186331A (ja) * 2004-11-30 2006-07-13 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法
JP2009510747A (ja) * 2005-09-28 2009-03-12 スティッチング ダッチ ポリマー インスティテュート 金属表面構造物を発生させる方法およびそのための装置
WO2009044800A1 (ja) * 2007-10-03 2009-04-09 Konica Minolta Holdings, Inc. 電極の製造方法、電子回路パターン、薄膜トランジスタ素子及び有機エレクトロルミネッセンス素子

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
BR0016661B1 (pt) * 1999-12-21 2013-11-26 Métodos para formação de um dispositivo eletrônico, dispositivo eletrônico e dispositivo de exibição
JP2003273111A (ja) 2002-03-14 2003-09-26 Seiko Epson Corp 成膜方法及びその方法を用いて製造したデバイス、並びにデバイスの製造方法
US7118943B2 (en) * 2002-04-22 2006-10-10 Seiko Epson Corporation Production method of a thin film device, production method of a transistor, electro-optical apparatus and electronic equipment
JP2004221334A (ja) * 2003-01-15 2004-08-05 Seiko Epson Corp 金属素子形成方法、半導体装置の製造方法及び電子デバイスの製造方法、半導体装置及び電子デバイス、並びに電子機器
US20060234499A1 (en) * 2005-03-29 2006-10-19 Akira Kodera Substrate processing method and substrate processing apparatus
US7485561B2 (en) * 2006-03-29 2009-02-03 Asm Nutool, Inc. Filling deep features with conductors in semiconductor manufacturing
US7622382B2 (en) * 2006-03-29 2009-11-24 Intel Corporation Filling narrow and high aspect ratio openings with electroless deposition
CN101591488B (zh) * 2008-05-26 2011-12-21 富葵精密组件(深圳)有限公司 油墨及利用该油墨制作导电线路的方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003124213A (ja) * 2001-10-09 2003-04-25 Seiko Epson Corp パターン形成方法、半導体デバイス、電気回路、表示体モジュール、カラーフィルタおよび発光素子
JP2006104576A (ja) * 2004-10-05 2006-04-20 Xerox Corp 安定化された銀のナノ粒子及びそれらの利用法
JP2006186331A (ja) * 2004-11-30 2006-07-13 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法
JP2009510747A (ja) * 2005-09-28 2009-03-12 スティッチング ダッチ ポリマー インスティテュート 金属表面構造物を発生させる方法およびそのための装置
WO2009044800A1 (ja) * 2007-10-03 2009-04-09 Konica Minolta Holdings, Inc. 電極の製造方法、電子回路パターン、薄膜トランジスタ素子及び有機エレクトロルミネッセンス素子

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5569831B1 (ja) * 2013-05-15 2014-08-13 国立大学法人東北大学 マイクロ空室の内壁面処理方法
JP2017526967A (ja) * 2014-09-30 2017-09-14 アマゾン テクノロジーズ インコーポレイテッド ケイ素及びフッ素を含む層を有するエレクトロウェッティング素子
JP2017034166A (ja) * 2015-08-04 2017-02-09 株式会社東芝 基板処理方法
US10249545B2 (en) 2015-08-04 2019-04-02 Toshiba Memory Corporation Method for processing substrate including forming a film on a silicon-containing surface of the substrate to prevent resist from extruding from the substrate during an imprinting process
CN109979644A (zh) * 2019-03-26 2019-07-05 武汉华星光电半导体显示技术有限公司 导电膜的制备方法及导电膜
CN109979644B (zh) * 2019-03-26 2020-10-13 武汉华星光电半导体显示技术有限公司 导电膜的制备方法及导电膜

Also Published As

Publication number Publication date
US7972960B1 (en) 2011-07-05

Similar Documents

Publication Publication Date Title
JP2011159885A (ja) 薄膜の製造方法
KR101114256B1 (ko) 패턴 제조 방법
KR101523929B1 (ko) 금속계 잉크
US8018073B2 (en) Electronic packages with fine particle wetting and non-wetting zones
JP5740389B2 (ja) 光焼結及び／またはレーザー焼結を強化するためのバッファ層
US20080026505A1 (en) Electronic packages with roughened wetting and non-wetting zones
JP6132293B2 (ja) 基材上に形成した構造体、構造体の製造方法および線パターン
KR20140120345A (ko) 바람직한 인쇄 특성을 갖는 실리콘/게르마늄 나노입자 잉크 및 잉크의 제조방법
TW201545233A (zh) 製造具有絕緣層之積體電路的方法
JP2011146193A (ja) 電極材料
Can et al. High‐viscosity copper paste patterning and application to thin‐film transistors using electrohydrodynamic jet printing
MX2015004040A (es) Componentes y metodos y sistemas de fabricacion de componentes electricos.
KR101204307B1 (ko) 레이저를 이용한 미세 구리배선 제작방법 및 레이저를 이용한 미세 구리배선 제조장치 및 그 제작방법으로 제조된 미세 구리배선
JP2014175421A (ja) ゲッタリング半導体ウエハおよびその製造方法
CN103579073A (zh) 深沟槽填充方法
JP2006186331A (ja) 半導体装置の作製方法
JP2011243657A (ja) 半導体装置の製造方法
JP2017157632A (ja) 半導体装置の製造方法及びパターン形成方法
JP7245550B2 (ja) 積層体とその製造方法
CN105977153B (zh) 超浅结退火方法
TWI671874B (zh) 塗覆焊料線及其製造方法
WO2012128139A1 (ja) 銅配線の形成方法、配線基板の製造方法及び配線基板
TW201901806A (zh) 半導體裝置的製作方法
WO2012014815A1 (ja) 半導体チップ実装用のガラス基板へのアブレーション加工の方法
JP2022049603A (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20120209

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20131120

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20131122

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20140121

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20140606