JP2010056542A5

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Publication number: JP2010056542A5
Application number: JP2009176611A
Authority: JP
Filing date: 2009-07-29
Publication date: 2012-02-02
Anticipated expiration: 2029-07-29

Claims

ゲート電極層と、
前記ゲート電極層上に設けられたゲート絶縁層と、
前記ゲート絶縁層上に設けられた半導体層と、
前記半導体層上に設けられた第１のバッファ層及び第２のバッファ層と、
前記第１のバッファ層上に設けられたソース電極層と、前記第２のバッファ層上に設けられたドレイン電極層とを含み、
前記半導体層、前記第１のバッファ層及び前記第２のバッファ層はインジウム、ガリウム、及び亜鉛を含む酸化物半導体を有し、
前記第１のバッファ層及び前記第２のバッファ層のキャリア濃度は、前記半導体層のキャリア濃度より高く、
前記半導体層と前記ソース電極層とは、前記第１のバッファ層を介して電気的に接続され、前記半導体層と前記ドレイン電極層とは、前記第２のバッファ層を介して電気的に接続されることを特徴とする半導体装置。
ゲート電極層と、
前記ゲート電極層上に設けられたゲート絶縁層と、
前記ゲート絶縁層上に設けられた半導体層と、
前記半導体層上に設けられた第１のバッファ層及び第２のバッファ層と、
前記第１のバッファ層上に設けられたソース電極層と、前記第２のバッファ層上に設けられたドレイン電極層とを含み、
前記半導体層、前記第１のバッファ層及び前記第２のバッファ層はインジウム、ガリウム、及び亜鉛を含む酸化物半導体を有し、
前記半導体層の膜厚は、前記ソース電極層と前記ドレイン電極層との間に位置する領域が薄く、
前記第１のバッファ層及び前記第２のバッファ層のキャリア濃度は、前記半導体層のキャリア濃度より高く、
前記半導体層と前記ソース電極層とは、前記第１のバッファ層を介して電気的に接続され、前記半導体層と前記ドレイン電極層とは、前記第２のバッファ層を介して電気的に接続されることを特徴とする半導体装置。
請求項１又は２において、
前記ソース電極層と前記ドレイン電極層とは対向しており、
前記対向する側において、前記ソース電極層の端部は、前記第１のバッファ層の端部と一致し、かつ前記ドレイン電極層の端部は、前記第２のバッファ層の端部と一致することを特徴とする半導体装置。
請求項１又は２において、
前記ソース電極層と前記ドレイン電極層とは対向しており、
前記対向する側において、前記ソース電極層の端部は、前記第１のバッファ層の端部より外側に位置し、かつ前記ドレイン電極層の端部は、前記第２のバッファ層の端部より外側に位置することを特徴とする半導体装置。
請求項１乃至４のいずれか一において、
前記ソース電極層と前記ドレイン電極層とは対向しており、
前記対向する側と反対側において、前記ソース電極層の端部は、前記第１のバッファ層の端部より内側に位置し、かつ前記ドレイン電極層の端部は、前記第２のバッファ層の端部より内側に位置することを特徴とする半導体装置。
請求項１乃至４のいずれか一において、
前記ソース電極層と前記ドレイン電極層とは対向しており、
前記対向する側と反対側において、前記ソース電極層の端部は、前記第１のバッファ層の端部より外側に位置し、かつ前記ドレイン電極層の端部は、前記第２のバッファ層の端部より外側に位置することを特徴とする半導体装置。
請求項１乃至４のいずれか一において、
前記ソース電極層と前記ドレイン電極層とは対向しており、
前記対向する側と反対側において、前記半導体層の端部は、前記半導体層の上側の一部が除去されていることを特徴とする半導体装置。
請求項１乃至７のいずれか一において、
前記第１のバッファ層及び前記第２のバッファ層はｎ型を付与する不純物元素を含むことを特徴とする半導体装置。
請求項１乃至８のいずれか一において、
前記第１のバッファ層及び前記第２のバッファ層はマグネシウム、アルミニウム、又はチタンを含むことを特徴とする半導体装置。
請求項１乃至９のいずれか一において、
前記半導体層のキャリア濃度は１×１０^１７ａｔｏｍｓ／ｃｍ^３未満であり、前記第１のバッファ層及び前記第２のバッファ層のキャリア濃度は１×１０^１８ａｔｏｍｓ／ｃｍ^３以上であることを特徴とする半導体装置。
請求項１乃至１０のいずれか一において、
前記半導体層と前記第１のバッファ層との間に第３のバッファ層を有し、前記半導体層と前記第２のバッファ層との間に第４のバッファ層を有し、
前記第３のバッファ層及び前記第４のバッファ層のキャリア濃度は、前記半導体層のキャリア濃度より高く、前記第１のバッファ層及び前記第２のバッファ層のキャリア濃度より低いことを特徴とする半導体装置。
請求項１乃至１１のいずれか一において、
前記ソース電極層及び前記ドレイン電極層はチタンを含むことを特徴とする半導体装置。
基板上にゲート電極層を形成し、
前記ゲート電極層上にゲート絶縁層を形成し、
前記ゲート絶縁層上に半導体層を形成し、
前記半導体層上の第１のバッファ層及び第２のバッファ層をそれぞれ介してソース電極層及びドレイン電極層を形成する半導体装置の作製方法であって、
前記半導体層、前記第１のバッファ層及び前記第２のバッファ層には、インジウム、ガリウム、及び亜鉛を含む酸化物半導体が用いられ、
前記第１のバッファ層及び前記第２のバッファ層のキャリア濃度は、前記半導体層のキャリア濃度より高く、
前記半導体層と前記ソース電極層とは前記第１のバッファ層を介して電気的に接続され、前記半導体層と前記ドレイン電極層とは前記第２のバッファ層を介して電気的に接続されることを特徴とする半導体装置の作製方法。
基板上にゲート電極層を形成し、
前記ゲート電極層上にゲート絶縁層を形成し、
前記ゲート絶縁層上に半導体層を形成し、
前記半導体層上の第１のバッファ層及び第２のバッファ層をそれぞれ介してソース電極層及びドレイン電極層を形成する半導体装置の作製方法であって、
前記半導体層、前記第１のバッファ層及び前記第２のバッファ層には、インジウム、ガリウム、及び亜鉛を含む酸化物半導体が用いられ、
前記第１のバッファ層及び前記第２のバッファ層のキャリア濃度は、前記半導体層のキャリア濃度より高く、
前記半導体層と前記ソース電極層とは前記第１のバッファ層を介して電気的に接続され、前記半導体層と前記ドレイン電極層とは前記第２のバッファ層を介して電気的に接続され、
前記ゲート絶縁層、前記半導体層、前記第１のバッファ層、前記第２のバッファ層、前記ソース電極層、及び前記ドレイン電極層は大気に曝さずに連続的に形成することを特徴とする半導体装置の作製方法。
基板上にゲート電極層を形成し、
前記ゲート電極層上にゲート絶縁層を形成し、
前記ゲート絶縁層上に半導体層を形成し、
前記半導体層上の第１のバッファ層及び第２のバッファ層を介して導電膜を形成し、
前記導電膜をエッチングしてソース電極層及びドレイン電極層を形成し、かつ前記半導体層の膜厚が薄い領域を形成し、
前記半導体層にプラズマ処理を行う半導体装置の作製方法であって、
前記半導体層、前記第１のバッファ層及び前記第２のバッファ層には、インジウム、ガリウム、及び亜鉛を含む酸化物半導体が用いられ、
前記第１のバッファ層及び前記第２のバッファ層のキャリア濃度は、前記半導体層のキャリア濃度より高く、
前記半導体層と前記ソース電極層とは前記第１のバッファ層を介して電気的に接続され、前記半導体層と前記ドレイン電極層とは前記第２のバッファ層を介して電気的に接続されることを特徴とする半導体装置の作製方法。
請求項１５において、
前記プラズマ処理は、Ｏ _２、Ｎ _２Ｏ、又は酸素を含むＮ _２の雰囲気下で行うことを特徴とする半導体装置の作製方法。
請求項１５又は１６において、
前記プラズマ処理は、前記基板にバイアスを印加しないで行うことを特徴とする半導体装置の作製方法。
請求項１３乃至１７のいずれか一において、
前記ゲート絶縁層、前記半導体層、前記第１のバッファ層、前記第２のバッファ層、前記ソース電極層、及び前記ドレイン電極層はスパッタリング法によって形成することを特徴とする半導体装置の作製方法。
請求項１８において、
前記ゲート絶縁層、及び前記半導体層は酸素雰囲気下で形成することを特徴とする半導体装置の作製方法。
請求項１８又は請求項１９において、
前記第１のバッファ層及び前記第２のバッファ層は希ガス雰囲気下で形成することを特徴とする半導体装置の作製方法。
請求項１３乃至２０のいずれか一において、
前記半導体層のキャリア濃度は１×１０^１７ａｔｏｍｓ／ｃｍ^３未満とし、前記第１のバッファ層及び前記第２のバッファ層のキャリア濃度は１×１０^１８ａｔｏｍｓ／ｃｍ^３以上とすることを特徴とする半導体装置の作製方法。