JP2020057806A - 半導体装置 - Google Patents

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山崎　舜平
Shunpei Yamazaki
舜平 山崎
宮入　秀和
Hidekazu Miyairi
秀和 宮入
宮永　昭治
Shoji Miyanaga
昭治 宮永
秋元　健吾
Kengo Akimoto
健吾 秋元
康次郎 白石
Kojiro Shiraishi
康次郎 白石
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Semiconductor Energy Laboratory Co Ltd
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Abstract

【課題】電気特性及び信頼性の高い薄膜トランジスタを有する半導体装置、及び該半導体装置を量産高く作製する方法を提案することを課題とする。【解決手段】半導体層としてＩｎ、Ｇａ、及びＺｎを含む酸化物半導体膜を用い、半導体層とソース電極層及びドレイン電極層との間にバッファ層が設けられた逆スタガ型（ボトムゲート構造）の薄膜トランジスタを含むことを要旨とする。ソース電極層及びドレイン電極層と半導体層との間に、半導体層よりもキャリア濃度の高いバッファ層を意図的に設けることによってオーミック性のコンタクトを形成する。【選択図】図１

Description

チャネル形成領域に酸化物半導体膜を用いた薄膜トランジスタ（以下、ＴＦＴという）で
構成された回路を有する半導体装置およびその作製方法に関する。例えば、液晶表示パネ
ルに代表される電気光学装置や有機発光素子を有する発光表示装置を部品として搭載した
電子機器に関する。
なお、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装置
全般を指し、電気光学装置、半導体回路および電子機器は全て半導体装置である。
近年、マトリクス状に配置された表示画素毎にＴＦＴからなるスイッチング素子を設けた
アクティブマトリクス型の表示装置（液晶表示装置や発光表示装置や電気泳動式表示装置
）が盛んに開発されている。アクティブマトリクス型の表示装置は、画素（又は１ドット
）毎にスイッチング素子が設けられており、単純マトリクス方式に比べて画素密度が増え
た場合に低電圧駆動できるので有利である。
また、チャネル形成領域に酸化物半導体膜を用いて薄膜トランジスタ（ＴＦＴ）などを作
製し、電子デバイスや光デバイスに応用する技術が注目されている。例えば、酸化物半導
体膜として酸化亜鉛（ＺｎＯ）を用いるＴＦＴや、ＩｎＧａＯ３（ＺｎＯ）ｍを用いるＴ
ＦＴが挙げられる。これらの酸化物半導体膜を用いたＴＦＴを、透光性を有する基板上に
形成し、画像表示装置のスイッチング素子などに用いる技術が特許文献１及び特許文献２
で開示されている。
特開２００７−１２３８６１号公報 特開２００７−９６０５５号公報
チャネル形成領域に酸化物半導体膜を用いる薄膜トランジスタには、動作速度が速く、製
造工程が比較的簡単であり、十分な信頼性が求められている。
薄膜トランジスタを形成するにあたり、ソース電極及びドレイン電極は、低抵抗な金属材
料を用いる。特に、大面積の表示を行う表示装置を製造する際、配線の抵抗による信号の
遅延問題が顕著になってくる。従って、配線や電極の材料としては、電気抵抗値の低い金
属材料を用いることが望ましい。電気抵抗値の低い金属材料からなるソース電極及びドレ
イン電極と、酸化物半導体膜とが直接接する薄膜トランジスタ構造とすると、コンタクト
抵抗が高くなる恐れがある。コンタクト抵抗が高くなる原因は、ソース電極及びドレイン
電極と、酸化物半導体膜との接触面でショットキー接合が形成されることが要因の一つと
考えられる。
加えて、ソース電極及びドレイン電極と、酸化物半導体膜とが直接接する部分には容量が
形成され、周波数特性（ｆ特性と呼ばれる）が低くなり、薄膜トランジスタの高速動作を
妨げる恐れがある。
インジウム（Ｉｎ）、ガリウム（Ｇａ）、及び亜鉛（Ｚｎ）を含む酸化物半導体膜を用い
る薄膜トランジスタにおいて、ソース電極またはドレイン電極のコンタクト抵抗を低減し
た薄膜トランジスタ及びその作製方法を提供することを課題の一つとする。
また、Ｉｎ、Ｇａ、及びＺｎを含む酸化物半導体膜を用いる薄膜トランジスタの動作特性
や信頼性を向上させることも課題の一つとする。
また、Ｉｎ、Ｇａ、及びＺｎを含む酸化物半導体膜を用いる薄膜トランジスタの電気特性
のバラツキを低減することも課題の一つとする。特に、液晶表示装置においては、個々の
素子間でのバラツキが大きい場合、そのＴＦＴ特性のバラツキに起因する表示むらが発生
する恐れがある。
また、発光素子を有する表示装置においても、画素電極に一定の電流が流れるように配置
されたＴＦＴ（駆動回路または画素に配置される発光素子に電流を供給するＴＦＴ）のオ
ン電流（Ｉｏｎ）のバラツキが大きい場合、表示画面において輝度のバラツキが生じる恐
れがある。
以上、本発明は、上記課題の少なくとも一つを解決することを目的とする。
本発明の一形態は、半導体層としてＩｎ、Ｇａ、及びＺｎを含む酸化物半導体膜を用い、
半導体層とソース電極層及びドレイン電極層との間にバッファ層が設けられた逆スタガ型
（ボトムゲート構造）の薄膜トランジスタを含むことを要旨とする。
本明細書において、Ｉｎ、Ｇａ、及びＺｎを含む酸化物半導体膜を用いて形成された半導
体層を「ＩＧＺＯ半導体層」とも記す。
ソース電極層とＩＧＺＯ半導体層とはオーミック性のコンタクトが必要であり、さらに、
そのコンタクト抵抗は極力低減することが望まれる。同様に、ドレイン電極層とＩＧＺＯ
半導体層とはオーミック性のコンタクトが必要であり、さらに、そのコンタクト抵抗は極
力低減することが望まれる。
そこで、ソース電極層及びドレイン電極層とＩＧＺＯ半導体層との間に、ＩＧＺＯ半導体
層よりもキャリア濃度の高いバッファ層を意図的に設けることによってオーミック性のコ
ンタクトを形成する。
バッファ層としては、ｎ型の導電型を有するＩｎ、Ｇａ、及びＺｎを含む酸化物半導体膜
を用いる。バッファ層にｎ型を付与する不純物元素を含ませてもよい。不純物元素として
、例えば、マグネシウム、アルミニウム、チタン、鉄、錫、カルシウム、ゲルマニウム、
スカンジウム、イットリウム、ジルコニウム、ハフニウム、ボロン、タリウム、鉛などを
用いることができる。マグネシウム、アルミニウム、チタンなどをバッファ層に含ませる
と、酸素のブロッキング効果などがあり、成膜後の加熱処理などによって半導体層の酸素
濃度を最適な範囲内に保持できる。
バッファ層は、ｎ＋層として機能し、ドレイン領域またはソース領域とも呼ぶことができ
る。
薄膜トランジスタの電気特性のバラツキを低減するためには、ＩＧＺＯ半導体層はアモル
ファス状態であることが好ましい。
本発明の半導体装置の一形態は、ゲート電極層と、ゲート電極層上にゲート絶縁層と、ゲ
ート絶縁層上に半導体層と、半導体層上にｎ型の導電型を有するバッファ層と、バッファ
層上にソース電極層及びドレイン電極層とを含む薄膜トランジスタを有し、半導体層及び
バッファ層はインジウム、ガリウム、及び亜鉛を含む酸化物半導体層であり、バッファ層
のキャリア濃度は、半導体層のキャリア濃度より高く、半導体層とソース電極層及びドレ
イン電極層とはバッファ層を介して電気的に接続する。
本発明の半導体装置の一形態は、ゲート電極層と、ゲート電極層上にゲート絶縁層と、ゲ
ート絶縁層上に半導体層と、半導体層上にｎ型の導電型を有するバッファ層と、バッファ
層上にソース電極層及びドレイン電極層とを含む薄膜トランジスタを有し、半導体層及び
バッファ層はインジウム、ガリウム、及び亜鉛を含む酸化物半導体層であり、半導体層は
ソース電極層とドレイン電極層との間に膜厚の薄い領域を含み、バッファ層のキャリア濃
度は、半導体層のキャリア濃度より高く、半導体層とソース電極層及びドレイン電極層と
はバッファ層を介して電気的に接続する。
上記構成において、半導体層とバッファ層との間にキャリア濃度が半導体層より高く、バ
ッファ層より低い第２のバッファ層を設けてもよい。第２のバッファ層はｎ−層として機
能する。
Ｉｎ、Ｇａ、及びＺｎを含む酸化物半導体膜（ＩＧＺＯ膜）はキャリア濃度が高くなるに
つれ、ホール移動度も高くなる特性を有している。よって、Ｉｎ、Ｇａ、及びＺｎを含む
酸化物半導体膜のキャリア濃度とホール移動度の関係は図２７に示すようになる。半導体
層のチャネルとして適するＩＧＺＯ膜のキャリア濃度範囲（チャネル用濃度範囲１）は１
×１０１７ａｔｏｍｓ／ｃｍ３未満（より好ましくは１×１０１１ａｔｏｍｓ／ｃｍ３以
上）、バッファ層として適するＩＧＺＯ膜のキャリア濃度範囲（バッファ層濃度範囲２）
は、１×１０１８ａｔｏｍｓ／ｃｍ３以上（１×１０２２ａｔｏｍｓ／ｃｍ３以下）が好
ましい。上記ＩＧＺＯ膜のキャリア濃度は、半導体層として用いた場合、室温で、ソース
、ドレイン、及びゲート電圧を印加しない状態での値である。
チャネル用のＩＧＺＯ膜のキャリア濃度範囲が上記範囲を越えると、薄膜トランジスタと
してノーマリーオンになる恐れがある。よって本明細書に開示するキャリア濃度範囲のＩ
ＧＺＯ膜を半導体層のチャネルとして用いることで信頼性の高い薄膜トランジスタとする
ことができる。
また、ソース電極層及びドレイン電極層にチタン膜を用いることが好ましい。例えば、チ
タン膜、アルミニウム膜、チタン膜の積層を用いると低抵抗であり、かつアルミニウム膜
にヒロックが発生しにくい。
本発明の半導体装置の作製方法の一形態は、基板上にゲート電極層を形成し、ゲート電極
層上にゲート絶縁層を形成し、ゲート絶縁層上に半導体層を形成し、半導体層上にｎ型の
導電型を有するバッファ層を形成し、バッファ層上にソース電極層及びドレイン電極層を
形成し、半導体層及びバッファ層はインジウム、ガリウム、及び亜鉛を含む酸化物半導体
層を用いて形成し、バッファ層のキャリア濃度は、半導体層のキャリア濃度より高く、半
導体層とソース電極層及びドレイン電極層とはバッファ層を介して電気的に接続する。
ゲート絶縁層、半導体層、ｎ型の導電型を有するバッファ層、ソース電極層及びドレイン
電極層は大気に曝さずに連続的に形成することができる。連続して成膜すると、ごみとな
る大気中の不純物が界面に混入することによる不良を軽減することができる。
ゲート絶縁層、半導体層、ｎ型の導電型を有するバッファ層、ソース電極層及びドレイン
電極層はスパッタ法（スパッタリング法）で形成すればよい。ゲート絶縁層及び半導体層
は酸素雰囲気下（又は酸素９０％以上、希ガス（アルゴン）１０％以下）で、ｎ型の導電
型を有するバッファ層は希ガス（アルゴン）雰囲気下で成膜することが好ましい。
このようにスパッタ法を用いて連続的に成膜すると、生産性が高く、薄膜界面の信頼性が
安定する。また、ゲート絶縁層と半導体層を酸素雰囲気下で成膜し、酸素を多く含ませる
ようにすると、劣化による信頼性の低下や、薄膜トランジスタ特性のノーマリーオン側へ
のシフトなどを軽減することができる。
本発明の半導体装置の作製方法の一形態は、基板上にゲート電極層を形成し、ゲート電極
層上にゲート絶縁層を形成し、ゲート絶縁層上に半導体層を形成し、半導体層上にｎ型の
導電型を有するバッファ層を形成し、バッファ層上にソース電極層及びドレイン電極層を
形成し、半導体層及びバッファ層はインジウム、ガリウム、及び亜鉛を含む酸化物半導体
層を用いて形成し、バッファ層のキャリア濃度は、半導体層のキャリア濃度より高く、半
導体層とソース電極層及びドレイン電極層とはバッファ層を介して電気的に接続し、ゲー
ト絶縁層、半導体層、バッファ層、ソース電極層、及びドレイン電極層は大気に曝さずに
連続的に形成する。
本発明の一形態によって、光電流が少なく、寄生容量が小さく、オンオフ比の高い薄膜ト
ランジスタを得ることができ、良好な動特性を有する薄膜トランジスタを作製できる。よ
って、電気特性が高く信頼性のよい薄膜トランジスタを有する半導体装置を提供すること
ができる。
半導体装置を説明する図。 半導体装置を説明する図。 半導体装置の作製方法を説明する図。 半導体装置の作製方法を説明する図。 半導体装置を説明する図。 半導体装置を説明する図。 半導体装置を説明する図。 半導体装置を説明する図。 半導体装置を説明する図。 半導体装置の作製方法を説明する図。 半導体装置を説明する図。 半導体装置のブロック図を説明する図。 信号線駆動回路の構成を説明する図。 信号線駆動回路の動作を説明するタイミングチャート。 信号線駆動回路の動作を説明するタイミングチャート。 シフトレジスタの構成を説明する図。 図１６に示すフリップフロップの接続構成を説明する図。 マルチチャンバー型の製造装置の上面模式図。 半導体装置を説明する図。 半導体装置を説明する図。 半導体装置を説明する図。 半導体装置を説明する図。 半導体装置を説明する図。 半導体装置を説明する図。 半導体装置を説明する図。 半導体装置を説明する図。 ホール移動度とキャリア濃度の関係を説明する図。 電子ペーパーの使用形態の例を説明する図。 電子書籍の一例を示す外観図。 テレビジョン装置およびデジタルフォトフレームの例を示す外観図。 遊技機の例を示す外観図。 携帯電話機の一例を示す外観図。
実施の形態について、図面を用いて詳細に説明する。但し、本発明は以下の説明に限定さ
れず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し
得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の
記載内容に限定して解釈されるものではない。なお、以下に説明する本発明の構成におい
て、同一部分又は同様な機能を有する部分には同一の符号を異なる図面間で共通して用い
、その繰り返しの説明は省略する。
（実施の形態１）
本実施の形態では、薄膜トランジスタ及びその作製工程について、図１乃至図４を用いて
説明する。
本実施の形態のボトムゲート構造の薄膜トランジスタ１７０ａ、１７０ｂ、１７０ｃを図
１及び図２に示す。図１（Ａ１）は平面図であり、図１（Ａ２）は図１（Ａ１）における
線Ａ１−Ａ２の断面図である。図１（Ｂ１）は平面図であり、図１（Ｂ２）は図１（Ｂ１
）における線Ｂ１−Ｂ２の断面図である。図２（Ａ１）は平面図であり、図２（Ａ２）は
図２（Ａ１）における線Ｃ１−Ｃ２の断面図である。
図１において、基板１００上に、ゲート電極層１０１、ゲート絶縁層１０２、半導体層１
０３、ｎ型の導電型を有するバッファ層１０４ａ、１０４ｂ、ソース電極層又はドレイン
電極層１０５ａ、１０５ｂを含む薄膜トランジスタ１７０ａが設けられている。
半導体層１０３としてＩｎ、Ｇａ、及びＺｎを含む酸化物半導体膜を用い、ソース電極層
又はドレイン電極層１０５ａ、１０５ｂとＩＧＺＯ半導体層である半導体層１０３との間
に、半導体層１０３よりもキャリア濃度の高いバッファ層１０４ａ、１０４ｂを意図的に
設けることによってオーミック性のコンタクトを形成する。
バッファ層１０４ａ、１０４ｂとしては、ｎ型の導電型を有するＩｎ、Ｇａ、及びＺｎを
含む酸化物半導体膜を用いる。バッファ層１０４ａ、１０４ｂにｎ型を付与する不純物元
素を含ませてもよい。不純物元素として、例えばマグネシウム、アルミニウム、チタン、
鉄、錫、カルシウム、ゲルマニウム、スカンジウム、イットリウム、ジルコニウム、ハフ
ニウム、ボロン、タリウム、鉛などを用いることができる。マグネシウム、アルミニウム
、チタンなどをバッファ層に含ませると、酸素のブロッキング効果などがあり、成膜後の
加熱処理などによって半導体層の酸素濃度を最適な範囲内に保持できる。
本実施の形態において、半導体層のキャリア濃度範囲は１×１０１７ａｔｏｍｓ／ｃｍ３
未満（より好ましくは１×１０１１ａｔｏｍｓ／ｃｍ３以上）、バッファ層のキャリア濃
度範囲は、１×１０１８ａｔｏｍｓ／ｃｍ３以上（１×１０２２ａｔｏｍｓ／ｃｍ３以下
）が好ましい。
チャネル用のＩＧＺＯ膜のキャリア濃度範囲が上記範囲を越えると、薄膜トランジスタと
してノーマリーオンになる恐れがある。よって本実施の形態のキャリア濃度範囲のＩＧＺ
Ｏ膜を半導体層のチャネルとして用いることで信頼性の高い薄膜トランジスタとすること
ができる。
また半導体層とバッファ層との間に、ｎ−層として機能するバッファ層よりキャリア濃度
が低く半導体層よりキャリア濃度が高い第２のバッファ層を設ける場合は、第２のバッフ
ァ層のキャリア濃度を、半導体層とバッファ層のキャリア濃度の間の濃度範囲とすればよ
い。
バッファ層１０４ａ、１０４ｂは、ｎ＋層として機能し、ドレイン領域またはソース領域
とも呼ぶことができる。なお、バッファ層１０４ａ、１０４ｂは端部にテーパーを有して
おり、図１（Ａ１）及び図１（Ｂ１）の平面図では、バッファ層１０４ａ、１０４ｂはテ
ーパーの上端部を示している。よって、図１（Ａ１）及び図１（Ｂ１）の平面図において
は、ゲート電極層１０１の端部とバッファ層１０４ａ、１０４ｂの端部とは一致するよう
に記載されているが、図１（Ａ２）及び図１（Ｂ２）に示すようにゲート電極層１０１と
バッファ層１０４ａ、１０４ｂとは一部重なっている。これは本明細書の他の図面におい
ても同様である。
図１（Ａ１）（Ａ２）の薄膜トランジスタ１７０ａは、バッファ層１０４ａ、１０４ｂと
ソース電極層又はドレイン電極層１０５ａ、１０５ｂとを別のマスクを用いてエッチング
加工した例であり、バッファ層１０４ａ、１０４ｂとソース電極層又はドレイン電極層１
０５ａ、１０５ｂとは形状が異なる。
図１（Ｂ１）（Ｂ２）の薄膜トランジスタ１７０ｂは、バッファ層１０４ａ、１０４ｂと
ソース電極層又はドレイン電極層１０５ａ、１０５ｂとを同じマスクを用いてエッチング
加工した例であり、バッファ層１０４ａ、１０４ｂとソース電極層又はドレイン電極層１
０５ａ、１０５ｂとは同様な形状を反映している。
また、図１（Ａ１）（Ａ２）（Ｂ１）（Ｂ２）の薄膜トランジスタ１７０ａ、１７０ｂは
、半導体層１０３上において、ソース電極層又はドレイン電極層１０５ａ、１０５ｂの端
部とバッファ層１０４ａ、１０４ｂの端部が一致せず、バッファ層１０４ａ、１０４ｂが
一部露出している例である。
一方、図２（Ａ１）（Ａ２）の薄膜トランジスタ１７０ｃは、半導体層１０３とバッファ
層１０４ａ、１０４ｂとを同じマスクを用いてエッチング加工する例であり半導体層１０
３とバッファ層１０４ａ、１０４ｂの端部は一致している。なお、図２（Ａ１）（Ａ２）
の薄膜トランジスタ１７０ｃは、半導体層１０３上において、ソース電極層又はドレイン
電極層１０５ａ、１０５ｂの端部とバッファ層１０４ａ、１０４ｂの端部も一致する例で
ある。
さらに、ソース電極層又はドレイン電極層が積層構造である薄膜トランジスタ１７０ｄを
図１１に示す。薄膜トランジスタ１７０ｄはソース電極層又はドレイン電極層１０５ａ１
、１０５ａ２、１０５ａ３の積層、ソース電極層又はドレイン電極層１０５ｂ１、１０５
ｂ２、１０５ｂ３の積層を有している。例えば、ソース電極層又はドレイン電極層１０５
ａ１、１０５ｂ１としてチタン膜、１０５ａ２、１０５ｂ２としてアルミニウム膜、１０
５ａ３、１０５ｂ３としてチタン膜を用いることができる。
薄膜トランジスタ１７０ｄでは、ソース電極層又はドレイン電極層１０５ａ１、１０５ｂ
１をエッチングストッパーとして用いて、ソース電極層又はドレイン電極層１０５ａ２、
１０５ａ３、１０５ｂ２、１０５ｂ３をウエットエッチングによってエッチングして形成
する。上記ウエットエッチングと同じマスクを用いて、ソース電極層又はドレイン電極層
１０５ａ１、１０５ｂ１、バッファ層１０４ａ、１０４ｂ、半導体層１０３をドライエッ
チングによってエッチングして形成する。
従って、ソース電極層又はドレイン電極層１０５ａ１はバッファ層１０４ａの端部と、ソ
ース電極層又はドレイン電極層１０５ｂ１はバッファ層１０４ｂの端部とそれぞれ一致し
ており、ソース電極層又はドレイン電極層１０５ａ２、１０５ａ３、ソース電極層又はド
レイン電極層１０５ｂ２、１０５ｂ３は、ソース電極層又はドレイン電極層１０５ａ１、
１０５ｂ１より端部が後退している。
このように、ソース電極層及びドレイン電極層に用いる導電膜と、バッファ層及び半導体
層とがエッチング工程において選択比が低い場合は、エッチングストッパーとして機能す
る導電膜を積層して別のエッチング条件で複数回エッチング工程を行えばよい。
図１（Ａ１）（Ａ２）の薄膜トランジスタ１７０ａの作製方法を図３（Ａ）乃至（Ｇ）を
用いて説明する。
基板１００上にゲート電極層１０１、ゲート絶縁層１０２、半導体膜１１１を形成する（
図３（Ａ）参照。）。基板１００は、バリウムホウケイ酸ガラス、アルミノホウケイ酸ガ
ラス、若しくはアルミノシリケートガラスなど、フュージョン法やフロート法で作製され
る無アルカリガラス基板、セラミック基板の他、本作製工程の処理温度に耐えうる耐熱性
を有するプラスチック基板等を用いることができる。また、ステンレス合金などの金属基
板の表面に絶縁膜を設けた基板を適用しても良い。基板１００の大きさは、３２０ｍｍ×
４００ｍｍ、３７０ｍｍ×４７０ｍｍ、５５０ｍｍ×６５０ｍｍ、６００ｍｍ×７２０ｍ
ｍ、６８０ｍｍ×８８０ｍｍ、７３０ｍｍ×９２０ｍｍ、１０００ｍｍ×１２００ｍｍ、
１１００ｍｍ×１２５０ｍｍ、１１５０ｍｍ×１３００ｍｍ、１５００ｍｍ×１８００ｍ
ｍ、１９００ｍｍ×２２００ｍｍ、２１６０ｍｍ×２４６０ｍｍ、２４００ｍｍ×２８０
０ｍｍ、又は２８５０ｍｍ×３０５０ｍｍ等を用いることができる。
また基板１００上に下地膜として絶縁膜を形成してもよい。下地膜としては、ＣＶＤ法や
スパッタ法等を用いて、酸化珪素膜、窒化珪素膜、酸化窒化珪素膜、または窒化酸化珪素
膜の単層、又は積層で形成すればよい。
ゲート電極層１０１は、チタン、モリブデン、クロム、タンタル、タングステン、アルミ
ニウムなどの金属材料またはその合金材料を用いて形成する。ゲート電極層１０１は、ス
パッタ法や真空蒸着法で基板１００上に導電膜を形成し、当該導電膜上にフォトリソグラ
フィ技術またはインクジェット法によりマスクを形成し、当該マスクを用いて導電膜をエ
ッチングすることで、形成することができる。また、銀、金、銅などの導電性ナノペース
トを用いてインクジェット法により吐出し焼成して、ゲート電極層１０１を形成すること
ができる。なお、ゲート電極層１０１の密着性向上と基板や下地膜へのゲート電極層１０
１の形成材料の拡散を防ぐバリアメタルとして、上記金属材料の窒化物膜を、基板１００
及びゲート電極層１０１の間に設けてもよい。また、ゲート電極層１０１は単層構造とし
ても積層構造としてもよく、例えば基板１００側からモリブデン膜とアルミニウム膜との
積層、モリブデン膜とアルミニウムとネオジムとの合金膜との積層、チタン膜とアルミニ
ウム膜との積層、チタン膜、アルミニウム膜及びチタン膜との積層などを用いることがで
きる。
なお、ゲート電極層１０１上には半導体膜や配線を形成するので、段切れ防止のため端部
がテーパー状になるように加工することが望ましい。
ゲート絶縁層１０２、及び半導体膜１１１は大気に曝さずに連続的に形成することができ
る。連続して成膜すると、大気成分や大気中に浮遊する汚染不純物元素に汚染されること
なく各積層界面を形成することができる。
アクティブマトリクス型の表示装置においては、回路を構成する薄膜トランジスタの電気
特性が重要であり、この電気特性が表示装置の性能を左右する。特に、薄膜トランジスタ
の電気特性のうち、しきい値電圧（Ｖｔｈ）が重要である。電界効果移動度が高くともし
きい値電圧値が高い、或いはしきい値電圧値がマイナスであると、回路として制御するこ
とが困難である。しきい値電圧値が高く、しきい値電圧の絶対値が大きい薄膜トランジス
タの場合には、駆動電圧が低い状態では薄膜トランジスタとしてのスイッチング機能を果
たすことができず、負荷となる恐れがある。また、しきい値電圧値がマイナスであると、
ゲート電圧が０Ｖでもソース電極とドレイン電極の間に電流が流れる、所謂ノーマリーオ
ンとなりやすい。
ｎチャネル型の薄膜トランジスタの場合、ゲート電圧として正の電圧を印加してはじめて
チャネルが形成されて、ドレイン電流が流れ出すトランジスタが望ましい。駆動電圧を高
くしないとチャネルが形成されないトランジスタや、負の電圧状態でもチャネルが形成さ
れてドレイン電流が流れるトランジスタは、回路に用いる薄膜トランジスタとしては不向
きである。
よって、Ｉｎ、Ｇａ、及びＺｎを含む酸化物半導体膜を用いる薄膜トランジスタのゲート
電圧が０Ｖにできるだけ近い正のしきい値電圧でチャネルが形成されることが望ましい。
薄膜トランジスタのしきい値電圧は、酸化物半導体層の界面、即ち、酸化物半導体層とゲ
ート絶縁層の界面に大きく影響すると考えられる。
そこで、これらの界面を清浄な状態で形成することによって、薄膜トランジスタの電気特
性を向上させるとともに、製造工程の複雑化を防ぐことができ、量産性と高性能の両方を
備えた薄膜トランジスタを実現する。
特に酸化物半導体層とゲート絶縁層との界面に大気中の水分が存在すると、薄膜トランジ
スタの電気的特性の劣化、しきい値電圧のばらつき、ノーマリーオンになりやすいといっ
た問題を招く。酸化物半導体層とゲート絶縁層とを連続成膜することで、このような水素
化合物を排除することができる。
よって、大気に曝すことなくゲート絶縁層１０２と、半導体膜１１１をスパッタ法により
、減圧下で連続成膜することで良好な界面を有し、リーク電流が低く、且つ、電流駆動能
力の高い薄膜トランジスタを実現することができる。
また、ゲート絶縁層１０２及びＩｎ、Ｇａ、及びＺｎを含む酸化物半導体膜である半導体
膜１１１は酸素雰囲気下（又は酸素９０％以上、希ガス（アルゴン、又はヘリウムなど）
１０％以下）で成膜することが好ましい。
このようにスパッタ法を用いて連続的に成膜すると、生産性が高く、薄膜界面の信頼性が
安定する。また、ゲート絶縁層と半導体層を酸素雰囲気下で成膜し、酸素を多く含ませる
ようにすると、劣化による信頼性の低下や、薄膜トランジスタがノーマリーオンとなるこ
とを軽減することができる。
ゲート絶縁層１０２は、ＣＶＤ法やスパッタ法等を用いて、酸化珪素膜、窒化珪素膜、酸
化窒化珪素膜、または窒化酸化珪素膜で形成することができる。図２（Ａ１）（Ａ２）に
示す薄膜トランジスタ１７０ｃはゲート絶縁層１０２を積層する例である。
ゲート絶縁層１０２として、窒化珪素膜または窒化酸化珪素膜と、酸化珪素膜または酸化
窒化珪素膜との順に積層して形成することができる。なお、ゲート絶縁層１０２を２層と
せず、基板側から窒化珪素膜または窒化酸化珪素膜と、酸化珪素膜または酸化窒化珪素膜
と、窒化珪素膜または窒化酸化珪素膜との順に３層積層して形成することができる。また
、ゲート絶縁層１０２を、酸化珪素膜、窒化珪素膜、酸化窒化珪素膜、または窒化酸化珪
素膜の単層で形成することができる。
また、ゲート絶縁層１０２として、プラズマＣＶＤ法によりゲート電極層１０１上に窒化
珪素膜を形成し、窒化珪素膜上にスパッタ法により酸化珪素膜を積層してもよい。プラズ
マＣＶＤ法によりゲート電極層１０１上に窒化珪素膜と酸化珪素膜を順に積層し、酸化珪
素膜上にさらにスパッタ法により酸化珪素膜を積層してもよい。
ここでは、酸化窒化珪素膜とは、その組成として、窒素よりも酸素の含有量が多いもので
あって、濃度範囲として酸素が５５〜６５原子％、窒素が１〜２０原子％、Ｓｉが２５〜
３５原子％、水素が０．１〜１０原子％の範囲で含まれるものをいう。また、窒化酸化珪
素膜とは、その組成として、酸素よりも窒素の含有量が多いものであって、濃度範囲とし
て酸素が１５〜３０原子％、窒素が２０〜３５原子％、Ｓｉが２５〜３５原子％、水素が
１５〜２５原子％の範囲で含まれるものをいう。
また、ゲート絶縁層１０２として、アルミニウム、イットリウム、又はハフニウムの酸化
物、窒化物、酸化窒化物、又は窒化酸化物の一種又はそれらの化合物を少なくとも２種以
上含む化合物を用いることもできる。
また、ゲート絶縁層１０２に、塩素、フッ素などのハロゲン元素を含ませてもよい。ゲー
ト絶縁層１０２中のハロゲン元素の濃度は、濃度ピークにおいて１×１０１５ａｔｏｍｓ
／ｃｍ３以上１×１０２０ａｔｏｍｓ／ｃｍ３以下とすればよい。
半導体膜１１１としては、Ｉｎ、Ｇａ、及びＺｎを含む酸化物半導体膜を形成する。例え
ば、半導体膜１１１として、スパッタ法を用いて、Ｉｎ、Ｇａ、及びＺｎを含む酸化物半
導体膜を膜厚５０ｎｍで形成すればよい。具体的な条件例としては、直径８インチのＩｎ
、Ｇａ、及びＺｎを含む酸化物半導体ターゲットを用いて、基板とターゲットの間との距
離を１７０ｍｍ、圧力０．４Ｐａ、直流（ＤＣ）電源０．５ｋＷ、アルゴン又は酸素雰囲
気下で成膜することができる。また、パルス直流（ＤＣ）電源を用いると、ごみが軽減で
き、膜厚分布も均一となるために好ましい。
次に半導体膜１１１をマスク１１３を用いてエッチングにより加工し、半導体層１１２を
形成する（図３（Ｂ）参照。）。半導体層１１２は、フォトリソグラフィ技術または液滴
吐出法によりマスク１１３を形成し、当該マスク１１３を用いて半導体膜１１１をエッチ
ングすることで、形成することができる。
半導体層１１２の端部をテーパーを有する形状にエッチングすることで、段差形状による
配線の段切れを防ぐことができる。
次に、ゲート絶縁層１０２、半導体層１１２上にｎ型の導電型を有するＩｎ、Ｇａ、及び
Ｚｎを含む酸化物半導体膜であるｎ型の導電型を有する半導体膜１１４を形成する（図３
（Ｃ）参照。）。ｎ型の導電型を有する半導体膜１１４上にマスク１１６を形成する。マ
スク１１６は、フォトリソグラフィ技術またはインクジェット法により形成する。ｎ型の
導電型を有する半導体膜１１４をマスク１１６を用いてエッチングにより加工し、ｎ型の
導電型を有する半導体膜１１５を形成する（図３（Ｄ）参照。）。ｎ型の導電型を有する
半導体膜１１５は膜厚２〜１００ｎｍ（好ましくは２０〜５０ｎｍ）とすればよい。ｎ型
の導電型を有する半導体膜１１４は希ガス（好ましくはアルゴン）雰囲気下で成膜するこ
とが好ましい。
半導体膜１１１やｎ型の導電型を有する半導体膜１１５などの酸化物半導体膜のスパッタ
法以外の他の成膜方法としては、パルスレーザー蒸着法（ＰＬＤ法）及び電子ビーム蒸着
法などの気相法を用いることができる。気相法の中でも、材料系の組成を制御しやすい点
では、ＰＬＤ法が、量産性の点からは、上述したようにスパッタ法が適している。
また、半導体膜１１１やｎ型の導電型を有する半導体膜１１５などのＩＧＺＯ半導体膜の
エッチングには、クエン酸やシュウ酸などの有機酸をエッチャントに用いることができる
。例えば、５０ｎｍの半導体膜１１１はＩＴＯ０７Ｎ（関東化学社製）を使い１５０秒で
エッチング加工できる。
ｎ型の導電型を有する半導体膜１１５上に導電膜１１７を形成する（図３（Ｅ）参照。）
。
導電膜１１７は、アルミニウム、若しくは銅、シリコン、チタン、ネオジム、スカンジウ
ム、モリブデンなどの耐熱性向上元素若しくはヒロック防止元素が添加されたアルミニウ
ム合金の単層または積層で形成することが好ましい。また、ｎ型の導電型を有する半導体
膜と接する側の膜を、チタン、タンタル、モリブデン、タングステン、またはこれらの元
素の窒化物で形成し、その上にアルミニウムまたはアルミニウム合金を形成した積層構造
としても良い。更には、アルミニウムまたはアルミニウム合金の上面及び下面を、チタン
、タンタル、モリブデン、タングステン、またはこれらの元素の窒化物で挟んだ積層構造
としてもよい。ここでは、導電膜１１７として、チタン膜、アルミニウム膜、及びチタン
膜の積層導電膜を用いる。
チタン膜、アルミニウム膜、チタン膜の積層を用いると低抵抗であり、かつアルミニウム
膜にヒロックが発生しにくい。
導電膜１１７は、スパッタ法や真空蒸着法で形成する。また、導電膜１１７は、銀、金、
銅などの導電性ナノペーストを用いてスクリーン印刷法、インクジェット法等を用いて吐
出し焼成して形成しても良い。
次に、導電膜１１７上にマスク１１８を形成する。マスク１１８を用いて導電膜１１７を
エッチングし分離して、ソース電極層又はドレイン電極層１０５ａ、１０５ｂを形成する
（図３（Ｆ）参照。）。本実施の形態の図３のように導電膜１１７をウエットエッチング
すると、導電膜１１７は等方的にエッチングされるため、マスク１１８の端部と、ソース
電極層又はドレイン電極層１０５ａ、１０５ｂの端部はより一致せずより後退している。
次に、マスク１１８を用いてｎ型の導電型を有する半導体膜１１５をエッチングして、バ
ッファ層１０４ａ、１０４ｂを形成する（図３（Ｇ）参照。）。なお、エッチング条件に
もよるがｎ型の導電型を有する半導体膜１１５のエッチング工程において、半導体層１１
２の露出領域も一部エッチングされ、半導体層１０３となる。よってバッファ層１０４ａ
、１０４ｂの間の半導体層１０３のチャネル領域は図３（Ｇ）に示すように膜厚の薄い領
域となる。ＩＧＺＯ半導体層である半導体層１０３において、薄い膜厚の領域が、２ｎｍ
以上２００ｎｍ以下、好ましくは２０ｎｍ以上１５０ｎｍ以下とする。
さらに、半導体層１０３にプラズマ処理を行ってもよい。プラズマ処理を行うことにより
、半導体層１０３のエッチングによるダメージを回復することができる。プラズマ処理は
Ｏ２、Ｎ２Ｏ、好ましくは酸素を含むＮ２、Ｈｅ、Ａｒ雰囲気下で行うことが好ましい。
また、上記雰囲気にＣｌ２、ＣＦ４を加えた雰囲気下で行ってもよい。なお、プラズマ処
理は、無バイアスで行うことが好ましい。
ソース電極層又はドレイン電極層１０５ａ、１０５ｂの端部と、バッファ層１０４ａ、１
０４ｂの端部は一致せずずれており、ソース電極層又はドレイン電極層１０５ａ、１０５
ｂの端部の外側に、バッファ層１０４ａ、１０４ｂの端部が形成される。
この後、マスク１１８を除去する。以上の工程により、薄膜トランジスタ１７０ａを形成
することができる。
次に図１（Ｂ１）（Ｂ２）に示す薄膜トランジスタ１７０ｂの作製工程を図４に示す。
図４（Ａ）は図３（Ｂ）の工程においてマスク１１３を除去した状態である。半導体層１
１２上にｎ型の導電型を有する半導体膜１１４と導電膜１２１とを順に積層する（図４（
Ｂ）参照。）。この場合導電型を有する半導体膜１１４と導電膜１２１とを大気に曝さな
いでスパッタ法で連続的に成膜することができる。
ｎ型の導電型を有する半導体膜１１４と導電膜１２１上にマスク１２２を形成し、マスク
１２２を用いて導電膜１２１をウエットエッチング加工してソース電極層又はドレイン電
極層１０５ａ、１０５ｂを形成する（図４（Ｃ）参照。）。
次に、ｎ型の導電型を有する半導体膜１１４をドライエッチング加工してバッファ層１０
４ａ、１０４ｂを形成する（図４（Ｄ）参照。）。同工程で半導体層１１２の一部もエッ
チングされ、半導体層１０３となる。図４のように、バッファ層１０４ａ、１０４ｂとソ
ース電極層又はドレイン電極層１０５ａ、１０５ｂとを形成するエッチングに同じマスク
を用いると、マスク数を減らすことができるため、工程簡略化、低コスト化が計れる。
薄膜トランジスタ１７０ａ、１７０ｂ、１７０ｃ上に保護膜として絶縁膜を形成してもよ
い。保護膜としてはゲート絶縁層と同様に形成することができる。なお、保護膜は、大気
中に浮遊する有機物や金属物、水蒸気などの汚染不純物の侵入を防ぐためのものであり、
緻密な膜が好ましい。例えば、薄膜トランジスタ１７０ａ、１７０ｂ、１７０ｃ上に保護
膜として酸化珪素膜と窒化珪素膜との積層を形成すればよい。
また、半導体層１０３、及びバッファ層１０４ａ、１０４ｂなどの酸化物半導体膜は成膜
後に加熱処理を行うことが好ましい。加熱処理は成膜後であればどの工程で行ってもよい
が、成膜直後、導電膜１１７の形成後、保護膜の形成後などで行うことができる。また、
他の加熱処理と兼ねて行ってもよい。また加熱温度は３００℃以上４００℃以下、好まし
くは３５０℃とすればよい。図２のように半導体層１０３及びバッファ層１０４ａ、１０
４ｂを連続成膜する場合、積層した後に加熱処理を行ってもよい。加熱処理は半導体層１
０３とバッファ層１０４ａ、１０４ｂと別工程で複数回行ってもよい。
ソース電極層又はドレイン電極層１０５ａ、１０５ｂの端部と、バッファ層１０４ａ、１
０４ｂの端部は一致せずずれた形状となることで、ソース電極層又はドレイン電極層１０
５ａ、１０５ｂの端部の距離が離れるため、ソース電極層又はドレイン電極層１０５ａ、
１０５ｂ間のリーク電流やショートを防止することができる。このため、信頼性が高く、
且つ耐圧の高い薄膜トランジスタを作製することができる。
また、図２（Ａ１）（Ａ２）の薄膜トランジスタ１７０ｃのようにバッファ層１０４ａ、
１０４ｂの端部とソース電極及びドレイン電極の端部を一致する形状としてもよい。ソー
ス電極層又はドレイン電極層１０５ａ、１０５ｂを形成するためのエッチング及びバッフ
ァ層１０４ａ、１０４ｂを形成するためのエッチングをドライエッチングで行うと図２（
Ａ１）（Ａ２）の薄膜トランジスタ１７０ｃのような形状にすることができる。また、ｎ
型の導電型を有する半導体膜１１５をソース電極及びドレイン電極１０５ａ、１０５ｂを
マスクとしてエッチングし、バッファ層１０４ａ、１０４ｂを形成しても図２（Ａ１）（
Ａ２）の薄膜トランジスタ１７０ｃのような形状にすることができる。
バッファ層（Ｉｎ、Ｇａ、及びＺｎを含みｎ型の導電型を有する酸化物半導体層）を設け
ない、ゲート電極層、ゲート絶縁層、半導体層（Ｉｎ、Ｇａ、及びＺｎを含む酸化物半導
体層）、ソース電極層及びドレイン電極層という積層構造であると、ゲート電極層とソー
ス電極層又はドレイン電極層との距離が近くなり、間に生じる寄生容量が増加してしまう
。さらに、この寄生容量の増加は、半導体層の薄膜化によってより顕著になる。本実施の
形態では、Ｉｎ、Ｇａ、及びＺｎを含むｎ型の導電型を有する酸化物半導体層というよう
なキャリア濃度が高いバッファ層を設ける、ゲート電極層、ゲート絶縁層、半導体層、バ
ッファ層、ソース電極層及びドレイン電極層という積層構造を有する薄膜トランジスタと
しているため、半導体層の膜厚が薄膜であっても寄生容量を抑制することができる。
本実施の形態によって、光電流が少なく、寄生容量が小さく、オンオフ比の高い薄膜トラ
ンジスタを得ることができ、良好な動特性を有する薄膜トランジスタを作製できる。よっ
て、電気特性が高く信頼性のよい薄膜トランジスタを有する半導体装置を提供することが
できる。
（実施の形態２）
本実施の形態は、マルチゲート構造の薄膜トランジスタの例である。従って、他は実施の
形態１と同様に行うことができ、実施の形態１と同一部分又は同様な機能を有する部分、
及び工程の繰り返しの説明は省略する。
本実施の形態では、半導体装置に用いられる薄膜トランジスタについて、図５（Ａ）（Ｂ
）乃至図７（Ａ）（Ｂ）を用いて説明する。
図５（Ａ）は、薄膜トランジスタを示す平面図であり、図５（Ｂ）は、図５（Ａ）におけ
る線Ｅ１−Ｅ２の薄膜トランジスタ１７１ａを示す断面図に相当する。
図５（Ａ）（Ｂ）に示すように、基板１５０上に、ゲート電極層１５１ａ、１５１ｂ、半
導体層１５３ａ、１５３ｂ、バッファ層１５４ａ、１５４ｂ、１５４ｃ、ソース電極層又
はドレイン電極層１５５ａ、１５５ｂを含むマルチゲート構造の薄膜トランジスタ１７１
ａが設けられている。
半導体層１５３ａ、１５３ｂは、Ｉｎ、Ｇａ、及びＺｎを含む酸化物半導体層であり、バ
ッファ層１５４ａ、１５４ｂ、１５４ｃはｎ型の導電型を有するＩｎ、Ｇａ、及びＺｎを
含む酸化物半導体層である。ソース領域又はドレイン領域（ｎ＋層）として機能するバッ
ファ層１５４ａ、１５４ｂ、１５４ｃは、半導体層１５３ａ、１５３ｂよりキャリア濃度
が高い。
半導体層１５３ａと半導体層１５３ｂとは、一方をバッファ層１５４ｃを介して電気的に
接続しており、他方でそれぞれ半導体層１５３ａはバッファ層１５４ａを介してソース電
極層又はドレイン電極層１５５ａと、半導体層１５３ｂはバッファ層１５４ｂを介してソ
ース電極層又はドレイン電極層１５５ｂと電気的に接続している。
図６に他の構成のマルチゲート構造の薄膜トランジスタ１７１ｂを示す。図６（Ａ）は、
薄膜トランジスタ１７１ｂを示す平面図であり、図６（Ｂ）は、図６（Ａ）における線Ｆ
１−Ｆ２の薄膜トランジスタ１７１ｂを示す断面図に相当する。図６の薄膜トランジスタ
１７１ｂにおいてはバッファ層１５４ｃ上にソース電極層又はドレイン電極層１５５ａ、
１５５ｂと同工程で形成される配線層１５６が設けられ、半導体層１５３ａと半導体層１
５３ｂとはバッファ層１５４ｃと配線層１５６によって電気的に接続されている。
図７に他の構成のマルチゲート構造の薄膜トランジスタ１７１ｃを示す。図７（Ａ）は、
薄膜トランジスタ１７１ｃを示す平面図であり、図７（Ｂ）は、図７（Ａ）における線Ｇ
１−Ｇ２の薄膜トランジスタ１７１ｃを示す断面図に相当する。図７の薄膜トランジスタ
１７１ｃにおいては、半導体層１５３ａと半導体層１５３ｂとが連続した一層の半導体層
１５３として形成されている例である。半導体層１５３はゲート絶縁層１５２を介して、
ゲート電極層１５１ａ、１５１ｂを跨るように設けられる。
このように、マルチゲート構造の薄膜トランジスタにおいては、各ゲート電極層上に形成
される半導体層は連続して設けられてもよいし、バッファ層及び配線層などを介して複数
の半導体層が電気的に接続して設けられてもよい。
本実施の形態のマルチゲート構造の薄膜トランジスタは、オフ電流が少なく、そのような
薄膜トランジスタを含む半導体装置は高い電気特性及び高信頼性を付与することができる
。
本実施の形態では、マルチゲート構造としてゲート電極層が２つのダブルゲート構造の例
を示すが、より多くのゲート電極層を有するトリプルゲート構造などにも適用することが
できる。
本実施の形態は他の実施の形態と適宜組み合わせて実施することができる。
（実施の形態３）
本実施の形態は、薄膜トランジスタにおいてバッファ層を積層する例である。従って、他
は実施の形態１又は実施の形態２と同様に行うことができ、実施の形態１又は実施の形態
２と同一部分又は同様な機能を有する部分、及び工程の繰り返しの説明は省略する。
本実施の形態では、半導体装置に用いられる薄膜トランジスタ１７３について、図８を用
いて説明する。
図８に示すように、基板１００上に、ゲート電極層１０１、半導体層１０３、バッファ層
１０６ａ、１０６ｂ、バッファ層１０４ａ、１０４ｂ、ソース電極層又はドレイン電極層
１０５ａ、１０５ｂを含む薄膜トランジスタ１７３が設けられている。
本実施の形態の薄膜トランジスタ１７３は、半導体層１０３とバッファ層１０４ａ、１０
４ｂとの間にそれぞれ第２のバッファ層としてバッファ層１０６ａ、１０６ｂが設けられ
ている。
半導体層１０３は、Ｉｎ、Ｇａ、及びＺｎを含む酸化物半導体層であり、バッファ層１０
４ａ、１０４ｂ、バッファ層１０６ａ、１０６ｂはｎ型の導電型を有するＩｎ、Ｇａ、及
びＺｎを含む酸化物半導体層である。
半導体層１０３とバッファ層１０４ａ、１０４ｂとの間に設けられる第２のバッファ層（
バッファ層１０６ａ、１０６ｂ）は、キャリア濃度が半導体層１０３より高く、バッファ
層１０４ａ、１０４ｂより低い。バッファ層１０４ａ、１０４ｂがｎ＋層として機能する
のに対して、第２のバッファ層（バッファ層１０６ａ、１０６ｂ）はｎ−層として機能す
る。
本実施の形態において、半導体層１０３として適するキャリア濃度範囲は１×１０１７ａ
ｔｏｍｓ／ｃｍ３未満（より好ましくは１×１０１１ａｔｏｍｓ／ｃｍ３以上）、バッフ
ァ層として適するキャリア濃度範囲は、１×１０１８ａｔｏｍｓ／ｃｍ３以上（１×１０
２２ａｔｏｍｓ／ｃｍ３以下）が好ましい。
チャネル用の半導体層１０３キャリア濃度範囲が上記範囲を越えると、薄膜トランジスタ
としてノーマリーオンになる恐れがある。よって本実施の形態のキャリア濃度範囲のＩＧ
ＺＯ膜を半導体層１０３のチャネルとして用いることで信頼性の高い薄膜トランジスタと
することができる。
ｎ−層として機能するバッファ層１０６ａ、１０６ｂとして適する濃度範囲は、ｎ＋層と
して機能するバッファ層１０４ａ、１０４ｂよりキャリア濃度が低く半導体層１０３より
キャリア濃度が高い濃度範囲とすればよい。
このように、半導体層とソース電極層又はドレイン電極層との間に設けられるバッファ層
は積層構造としてもよく、そのキャリア濃度は半導体層からソース電極層又はドレイン電
極層へ向かって高くなるように制御する。
本実施の形態の積層バッファ層を有する薄膜トランジスタは、オフ電流が少なく、そのよ
うな薄膜トランジスタを含む半導体装置は高い電気特性及び高信頼性を付与することがで
きる。
本実施の形態は他の実施の形態と適宜組み合わせて実施することができる。
（実施の形態４）
本実施の形態は、実施の形態１において、薄膜トランジスタの形状及び作製方法が一部異
なる例である。従って、他は実施の形態１と同様に行うことができ、実施の形態１と同一
部分又は同様な機能を有する部分、及び工程の繰り返しの説明は省略する。
本実施の形態では、表示装置に用いられる薄膜トランジスタ１７４及びその作製工程につ
いて、図９及び図１０を用いて説明する。図９（Ａ１）は薄膜トランジスタ１７４の平面
図、図９（Ａ２）及び図１０は図９（Ａ１）における線Ｄ１−Ｄ２の薄膜トランジスタ及
びその作製工程を示す断面図に相当する。
図９（Ａ）（Ｂ）に示すように、基板１００上に、ゲート電極層１０１、半導体層１０３
、バッファ層１０４ａ、１０４ｂ、ソース電極層又はドレイン電極層１０５ａ、１０５ｂ
を含む薄膜トランジスタ１７４が設けられている。
半導体層１０３は、Ｉｎ、Ｇａ、及びＺｎを含む酸化物半導体層であり、バッファ層１０
４ａ、１０４ｂはｎ型の導電型を有するＩｎ、Ｇａ、及びＺｎを含む酸化物半導体層であ
る。ソース領域又はドレイン領域（ｎ＋層）として機能するバッファ層１０４ａ、１０４
ｂは、半導体層１０３よりキャリア濃度が高い。
半導体層１０３はバッファ層１０４ａを介してソース電極層又はドレイン電極層１０５ａ
と、バッファ層１０４ｂを介してソース電極層又はドレイン電極層１０５ｂと電気的に接
続している。
図１０を用いて薄膜トランジスタ１７４の作製工程を説明する。基板１００上にゲート電
極層１０１を形成する。次に、ゲート電極層１０１上に、ゲート絶縁層１０２、Ｉｎ、Ｇ
ａ、及びＺｎを含む酸化物半導体膜である半導体膜である半導体膜１３１、ｎ型の導電型
を有するＩｎ、Ｇａ、及びＺｎを含む酸化物半導体膜であるｎ型の導電型を有する半導体
膜１３２、導電膜１３３を順に形成する（図１０（Ａ）参照。）。
ゲート絶縁層１０２、Ｉｎ、Ｇａ、及びＺｎを含む酸化物半導体膜である半導体膜１３１
、ｎ型の導電型を有するＩｎ、Ｇａ、及びＺｎを含む酸化物半導体膜であるｎ型の導電型
を有する半導体膜１３２、導電膜１３３を大気に触れさせることなく連続的に形成するこ
とができる。大気に触れさせることなく連続成膜することで、大気成分や大気中に浮遊す
る汚染不純物元素に汚染されることなく各積層界面を形成することができるので、薄膜ト
ランジスタ特性のばらつきを低減することができる。
本実施の形態では、マスク１３５を形成するために高階調マスクを用いた露光を行う例を
示す。マスク１３５を形成するためレジストを形成する。レジストは、ポジ型レジストま
たはネガ型レジストを用いることができる。ここでは、ポジ型レジストを用いて示す。
次に、フォトマスクとして多階調マスクを用いて、レジストに光を照射して、レジストを
露光する。
多階調マスクとは、露光部分、中間露光部分、及び未露光部分に３つの露光レベルを行う
ことが可能なマスクであり、一度の露光及び現像工程により、複数（代表的には二種類）
の厚さの領域を有するレジストマスクを形成することが可能である。このため、多階調マ
スクを用いることで、フォトマスクの枚数を削減することが可能である。
多階調マスクの代表例としては、グレートーンマスク、ハーフトーンマスクがある。
グレートーンマスクは、透光性を有する基板及びその上に形成される遮光部並びに回折格
子で構成される。遮光部においては、光の透過量が０％である。一方、回折格子はスリッ
ト、ドット、メッシュ等の光透過部の間隔を、露光に用いる光の解像度限界以下の間隔と
することにより、光の透過量を制御することができる。なお、回折格子は、周期的なスリ
ット、ドット、メッシュ、または非周期的なスリット、ドット、メッシュどちらも用いる
ことができる。
透光性を有する基板は、石英等の透光性を有する基板を用いることができる。遮光部及び
回折格子は、クロムや酸化クロム等の光を吸収する遮光材料を用いて形成することができ
る。
グレートーンマスクに露光光を照射した場合、遮光部においては、光の透過量は０％であ
り、遮光部及び回折格子が設けられていない領域では光の透過量は１００％である。また
、回折格子においては、１０〜７０％の範囲で調整可能である。回折格子における光の透
過量の調整は、回折格子のスリット、ドット、またはメッシュの間隔及びピッチの調整に
より可能である。
ハーフトーンマスクは、透光性を有する基板及びその上に形成される半透過部並びに遮光
部で構成される。半透過部は、ＭｏＳｉＮ、ＭｏＳｉ、ＭｏＳｉＯ、ＭｏＳｉＯＮ、Ｃｒ
Ｓｉなどを用いることができる。遮光部は、クロムや酸化クロム等の光を吸収する遮光材
料を用いて形成することができる。
ハーフトーンマスクに露光光を照射した場合、遮光部においては、光の透過量は０％であ
り、遮光部及び半透過部が設けられていない領域では光の透過量は１００％である。また
、半透過部においては、１０〜７０％の範囲で調整可能である。半透過部に於ける光の透
過量の調整は、半透過部の材料により調整により可能である。
多階調マスクを用いて露光した後、現像することで、図１０（Ｂ）に示すように、膜厚の
異なる領域を有するマスク１３５を形成することができる。
次に、マスク１３５により、半導体膜１３１、ｎ型の導電型を有する半導体膜１３２、導
電膜１３３をエッチングし分離する。この結果、半導体膜１３６、ｎ型の導電型を有する
半導体膜１３７、及び導電膜１３８を形成することができる（図１０（Ｂ）参照。）。
次に、マスク１３５をアッシングする。この結果、マスクの面積が縮小し、厚さが薄くな
る。このとき、膜厚の薄い領域のマスクのレジスト（ゲート電極層１０１の一部と重畳す
る領域）は除去され、分離されたマスク１３９を形成することができる（図１０（Ｃ）参
照。）。
マスク１３９を用いて導電膜１３８をエッチングし、ソース電極層又はドレイン電極層１
０５ａ、１０５ｂを形成する。本実施の形態のように導電膜１３８をウエットエッチング
すると、導電膜１３８は等方的にエッチングされるため、マスク１３９の端部と、ソース
電極層又はドレイン電極層１０５ａ、１０５ｂの端部は一致せずより後退し、ソース電極
層又はドレイン電極層１０５ａ、１０５ｂの外側にｎ型の導電型を有する半導体膜１３７
及び半導体膜１３６が突出した形状となる。次に、マスク１３９を用いてｎ型の導電型を
有する半導体膜１３７及び半導体膜１３６をエッチングして、バッファ層１０４ａ、１０
４ｂ、半導体層１０３を形成する（図１０（Ｄ）参照。）。なお、半導体層１０３は一部
のみがエッチングされ、溝部を有する半導体層となる。
バッファ層１０４ａ、１０４ｂの形成工程と、半導体層１０３の溝部とを同一工程で形成
することができ、同様に、半導体層１０３の端部が、一部エッチングされ露出した形状と
なる。この後、マスク１３９を除去する。
以上の工程で、図９（Ａ）（Ｂ）に示す薄膜トランジスタ１７４を作製することができる
。
本実施の形態のように、多階調マスクにより形成した複数（代表的には二種類）の厚さの
領域を有するレジストマスクを用いると、レジストマスクの数を減らすことができるため
、工程簡略化、低コスト化が計れる。
本実施の形態は他の実施の形態と適宜組み合わせて実施することができる。
（実施の形態５）
本実施の形態では、本明細書で開示する発明の半導体装置の一例である表示装置において
、同一基板上に少なくとも駆動回路の一部と、画素部に配置する薄膜トランジスタを作製
する例について以下に説明する。
画素部に配置する薄膜トランジスタは、実施の形態１乃至実施の形態４のいずれか一に従
って形成する。また、実施の形態１乃至実施の形態４のいずれか一に示す薄膜トランジス
タはｎチャネル型ＴＦＴであるため、駆動回路のうち、ｎチャネル型ＴＦＴで構成するこ
とができる駆動回路の一部を画素部の薄膜トランジスタと同一基板上に形成する。
本明細書で開示する発明の半導体装置の一例であるアクティブマトリクス型液晶表示装置
のブロック図の一例を図１２（Ａ）に示す。図１２（Ａ）に示す表示装置は、基板５３０
０上に表示素子を備えた画素を複数有する画素部５３０１と、各画素を選択する走査線駆
動回路５３０２と、選択された画素へのビデオ信号の入力を制御する信号線駆動回路５３
０３とを有する。
また、実施の形態１乃至実施の形態４のいずれか一に示す薄膜トランジスタは、ｎチャネ
ル型ＴＦＴであり、ｎチャネル型ＴＦＴで構成する信号線駆動回路について図１３を用い
て説明する。
図１３に示す信号線駆動回路は、ドライバＩＣ５６０１、スイッチ群５６０２＿１〜５６
０２＿Ｍ、第１の配線５６１１、第２の配線５６１２、第３の配線５６１３及び配線５６
２１＿１〜５６２１＿Ｍを有する。スイッチ群５６０２＿１〜５６０２＿Ｍそれぞれは、
第１の薄膜トランジスタ５６０３ａ、第２の薄膜トランジスタ５６０３ｂ及び第３の薄膜
トランジスタ５６０３ｃを有する。
画素部５３０１は、信号線駆動回路５３０３から列方向に伸張して配置された複数の信号
線Ｓ１〜Ｓｍ（図示せず。）により信号線駆動回路５３０３と接続され、走査線駆動回路
５３０２から行方向に伸張して配置された複数の走査線Ｇ１〜Ｇｎ（図示せず。）により
走査線駆動回路５３０２と接続され、信号線Ｓ１〜Ｓｍ並びに走査線Ｇ１〜Ｇｎに対応し
てマトリクス状に配置された複数の画素（図示せず。）を有する。そして、各画素は、信
号線Ｓｊ（信号線Ｓ１〜Ｓｍのうちいずれか一）、走査線Ｇｉ（走査線Ｇ１〜Ｇｎのうち
いずれか一）と接続される。
ドライバＩＣ５６０１は第１の配線５６１１、第２の配線５６１２、第３の配線５６１３
及び配線５６２１＿１〜５６２１＿Ｍに接続される。そして、スイッチ群５６０２＿１〜
５６０２＿Ｍにそれぞれは、第１の配線５６１１、第２の配線５６１２、第３の配線５６
１３及びスイッチ群５６０２＿１〜５６０２＿Ｍそれぞれに対応した配線５６２１＿１〜
５６２１＿Ｍに接続される。そして、配線５６２１＿１〜５６２１＿Ｍそれぞれは、第１
の薄膜トランジスタ５６０３ａ、第２の薄膜トランジスタ５６０３ｂ及び第３の薄膜トラ
ンジスタ５６０３ｃを介して、３つの信号線に接続される。例えば、Ｊ列目の配線５６２
１＿Ｊ（配線５６２１＿１〜配線５６２１＿Ｍのうちいずれか一）は、スイッチ群５６０
２＿Ｊが有する第１の薄膜トランジスタ５６０３ａ、第２の薄膜トランジスタ５６０３ｂ
及び第３の薄膜トランジスタ５６０３ｃを介して、信号線Ｓｊ−１、信号線Ｓｊ、信号線
Ｓｊ＋１に接続される。
なお、第１の配線５６１１、第２の配線５６１２、第３の配線５６１３には、それぞれ信
号が入力される。
なお、ドライバＩＣ５６０１は、単結晶基板上に形成されていることが望ましい。さらに
、スイッチ群５６０２＿１〜５６０２＿Ｍは、画素部と同一基板上に形成されていること
が望ましい。したがって、ドライバＩＣ５６０１とスイッチ群５６０２＿１〜５６０２＿
ＭとはＦＰＣなどを介して接続するとよい。
次に、図１３に示した信号線駆動回路の動作について、図１４のタイミングチャートを参
照して説明する。なお、図１４のタイミングチャートは、ｉ行目の走査線Ｇｉが選択され
ている場合のタイミングチャートを示している。さらに、ｉ行目の走査線Ｇｉの選択期間
は、第１のサブ選択期間Ｔ１、第２のサブ選択期間Ｔ２及び第３のサブ選択期間Ｔ３に分
割されている。さらに、図１３の信号線駆動回路は、他の行の走査線が選択されている場
合でも図１４と同様の動作をする。
なお、図１４のタイミングチャートは、Ｊ列目の配線５６２１＿Ｊが第１の薄膜トランジ
スタ５６０３ａ、第２の薄膜トランジスタ５６０３ｂ及び第３の薄膜トランジスタ５６０
３ｃを介して、信号線Ｓｊ−１、信号線Ｓｊ、信号線Ｓｊ＋１に接続される場合について
示している。
なお、図１４のタイミングチャートは、ｉ行目の走査線Ｇｉが選択されるタイミング、第
１の薄膜トランジスタ５６０３ａのオン・オフのタイミング５７０３ａ、第２の薄膜トラ
ンジスタ５６０３ｂのオン・オフのタイミング５７０３ｂ、第３の薄膜トランジスタ５６
０３ｃのオン・オフのタイミング５７０３ｃ及びＪ列目の配線５６２１＿Ｊに入力される
信号５７２１＿Ｊを示している。
なお、配線５６２１＿１〜配線５６２１＿Ｍには第１のサブ選択期間Ｔ１、第２のサブ選
択期間Ｔ２及び第３のサブ選択期間Ｔ３において、それぞれ別のビデオ信号が入力される
。例えば、第１のサブ選択期間Ｔ１において配線５６２１＿Ｊに入力されるビデオ信号は
信号線Ｓｊ−１に入力され、第２のサブ選択期間Ｔ２において配線５６２１＿Ｊに入力さ
れるビデオ信号は信号線Ｓｊに入力され、第３のサブ選択期間Ｔ３において配線５６２１
＿Ｊに入力されるビデオ信号は信号線Ｓｊ＋１に入力される。さらに、第１のサブ選択期
間Ｔ１、第２のサブ選択期間Ｔ２及び第３のサブ選択期間Ｔ３において、配線５６２１＿
Ｊに入力されるビデオ信号をそれぞれＤａｔａ＿ｊ−１、Ｄａｔａ＿ｊ、Ｄａｔａ＿ｊ＋
１とする。
図１４に示すように、第１のサブ選択期間Ｔ１において第１の薄膜トランジスタ５６０３
ａがオンし、第２の薄膜トランジスタ５６０３ｂ及び第３の薄膜トランジスタ５６０３ｃ
がオフする。このとき、配線５６２１＿Ｊに入力されるＤａｔａ＿ｊ−１が、第１の薄膜
トランジスタ５６０３ａを介して信号線Ｓｊ−１に入力される。第２のサブ選択期間Ｔ２
では、第２の薄膜トランジスタ５６０３ｂがオンし、第１の薄膜トランジスタ５６０３ａ
及び第３の薄膜トランジスタ５６０３ｃがオフする。このとき、配線５６２１＿Ｊに入力
されるＤａｔａ＿ｊが、第２の薄膜トランジスタ５６０３ｂを介して信号線Ｓｊに入力さ
れる。第３のサブ選択期間Ｔ３では、第３の薄膜トランジスタ５６０３ｃがオンし、第１
の薄膜トランジスタ５６０３ａ及び第２の薄膜トランジスタ５６０３ｂがオフする。この
とき、配線５６２１＿Ｊに入力されるＤａｔａ＿ｊ＋１が、第３の薄膜トランジスタ５６
０３ｃを介して信号線Ｓｊ＋１に入力される。
以上のことから、図１３の信号線駆動回路は、１ゲート選択期間を３つに分割することで
、１ゲート選択期間中に１つの配線５６２１から３つの信号線にビデオ信号を入力するこ
とができる。したがって、図１３の信号線駆動回路は、ドライバＩＣ５６０１が形成され
る基板と、画素部が形成されている基板との接続数を信号線の数に比べて約１／３にする
ことができる。接続数が約１／３になることによって、図１３の信号線駆動回路は、信頼
性、歩留まりなどを向上できる。
なお、図１３のように、１ゲート選択期間を複数のサブ選択期間に分割し、複数のサブ選
択期間それぞれにおいて、ある１つの配線から複数の信号線それぞれにビデオ信号を入力
することができれば、薄膜トランジスタの配置や数、駆動方法などは限定されない。
例えば、３つ以上のサブ選択期間それぞれにおいて１つの配線から３つ以上の信号線それ
ぞれにビデオ信号を入力する場合は、薄膜トランジスタ及び薄膜トランジスタを制御する
ための配線を追加すればよい。ただし、１ゲート選択期間を４つ以上のサブ選択期間に分
割すると、１つのサブ選択期間が短くなる。したがって、１ゲート選択期間は、２つ又は
３つのサブ選択期間に分割されることが望ましい。
別の例として、図１５のタイミングチャートに示すように、１つの選択期間をプリチャー
ジ期間Ｔｐ、第１のサブ選択期間Ｔ１、第２のサブ選択期間Ｔ２、第３の選択期間Ｔ３に
分割してもよい。さらに、図１５のタイミングチャートは、ｉ行目の走査線Ｇｉが選択さ
れるタイミング、第１の薄膜トランジスタ５６０３ａのオン・オフのタイミング５８０３
ａ、第２の薄膜トランジスタ５６０３ｂのオン・オフのタイミング５８０３ｂ、第３の薄
膜トランジスタ５６０３ｃのオン・オフのタイミング５８０３ｃ及びＪ列目の配線５６２
１＿Ｊに入力される信号５８２１＿Ｊを示している。図１５に示すように、プリチャージ
期間Ｔｐにおいて第１の薄膜トランジスタ５６０３ａ、第２の薄膜トランジスタ５６０３
ｂ及び第３の薄膜トランジスタ５６０３ｃがオンする。このとき、配線５６２１＿Ｊに入
力されるプリチャージ電圧Ｖｐが第１の薄膜トランジスタ５６０３ａ、第２の薄膜トラン
ジスタ５６０３ｂ及び第３の薄膜トランジスタ５６０３ｃを介してそれぞれ信号線Ｓｊ−
１、信号線Ｓｊ、信号線Ｓｊ＋１に入力される。第１のサブ選択期間Ｔ１において第１の
薄膜トランジスタ５６０３ａがオンし、第２の薄膜トランジスタ５６０３ｂ及び第３の薄
膜トランジスタ５６０３ｃがオフする。このとき、配線５６２１＿Ｊに入力されるＤａｔ
ａ＿ｊ−１が、第１の薄膜トランジスタ５６０３ａを介して信号線Ｓｊ−１に入力される
。第２のサブ選択期間Ｔ２では、第２の薄膜トランジスタ５６０３ｂがオンし、第１の薄
膜トランジスタ５６０３ａ及び第３の薄膜トランジスタ５６０３ｃがオフする。このとき
、配線５６２１＿Ｊに入力されるＤａｔａ＿ｊが、第２の薄膜トランジスタ５６０３ｂを
介して信号線Ｓｊに入力される。第３のサブ選択期間Ｔ３では、第３の薄膜トランジスタ
５６０３ｃがオンし、第１の薄膜トランジスタ５６０３ａ及び第２の薄膜トランジスタ５
６０３ｂがオフする。このとき、配線５６２１＿Ｊに入力されるＤａｔａ＿ｊ＋１が、第
３の薄膜トランジスタ５６０３ｃを介して信号線Ｓｊ＋１に入力される。
以上のことから、図１５のタイミングチャートを適用した図１３の信号線駆動回路は、サ
ブ選択期間の前にプリチャージ選択期間を設けることによって、信号線をプリチャージで
きるため、画素へのビデオ信号の書き込みを高速に行うことができる。なお、図１５にお
いて、図１４と同様なものに関しては共通の符号を用いて示し、同一部分又は同様な機能
を有する部分の詳細な説明は省略する。
また、走査線駆動回路の構成について説明する。走査線駆動回路は、シフトレジスタ、バ
ッファを有している。また場合によってはレベルシフタを有していても良い。走査線駆動
回路において、シフトレジスタにクロック信号（ＣＬＫ）及びスタートパルス信号（ＳＰ
）が入力されることによって、選択信号が生成される。生成された選択信号はバッファに
おいて緩衝増幅され、対応する走査線に供給される。走査線には、１ライン分の画素のト
ランジスタのゲート電極が接続されている。そして、１ライン分の画素のトランジスタを
一斉にＯＮにしなくてはならないので、バッファは大きな電流を流すことが可能なものが
用いられる。
走査線駆動回路の一部に用いるシフトレジスタの一形態について図１６及び図１７を用い
て説明する。
図１６にシフトレジスタの回路構成を示す。図１６に示すシフトレジスタは、複数のフリ
ップフロップ５７０１＿ｉ（フリップフロップ５７０１＿１〜５７０１＿ｎ）で構成され
る。また、第１のクロック信号、第２のクロック信号、スタートパルス信号、リセット信
号が入力されて動作する。
図１６のシフトレジスタの接続関係について説明する。図１６のシフトレジスタは、ｉ段
目のフリップフロップ５７０１＿ｉ（フリップフロップ５７０１＿１〜５７０１＿ｎのう
ちいずれか一）は、図１７に示した第１の配線５５０１が第７の配線５７１７＿ｉ−１に
接続され、図１７に示した第２の配線５５０２が第７の配線５７１７＿ｉ＋１に接続され
、図１７に示した第３の配線５５０３が第７の配線５７１７＿ｉに接続され、図１７に示
した第６の配線５５０６が第５の配線５７１５に接続される。
また、図１７に示した第４の配線５５０４が奇数段目のフリップフロップでは第２の配線
５７１２に接続され、偶数段目のフリップフロップでは第３の配線５７１３に接続され、
図１７に示した第５の配線５５０５が第４の配線５７１４に接続される。
ただし、１段目のフリップフロップ５７０１＿１の図１７に示す第１の配線５５０１は第
１の配線５７１１に接続され、ｎ段目のフリップフロップ５７０１＿ｎの図１７に示す第
２の配線５５０２は第６の配線５７１６に接続される。
なお、第１の配線５７１１、第２の配線５７１２、第３の配線５７１３、第６の配線５７
１６を、それぞれ第１の信号線、第２の信号線、第３の信号線、第４の信号線と呼んでも
よい。さらに、第４の配線５７１４、第５の配線５７１５を、それぞれ第１の電源線、第
２の電源線と呼んでもよい。
次に、図１６に示すフリップフロップの詳細について、図１７に示す。図１７に示すフリ
ップフロップは、第１の薄膜トランジスタ５５７１、第２の薄膜トランジスタ５５７２、
第３の薄膜トランジスタ５５７３、第４の薄膜トランジスタ５５７４、第５の薄膜トラン
ジスタ５５７５、第６の薄膜トランジスタ５５７６、第７の薄膜トランジスタ５５７７及
び第８の薄膜トランジスタ５５７８を有する。なお、第１の薄膜トランジスタ５５７１、
第２の薄膜トランジスタ５５７２、第３の薄膜トランジスタ５５７３、第４の薄膜トラン
ジスタ５５７４、第５の薄膜トランジスタ５５７５、第６の薄膜トランジスタ５５７６、
第７の薄膜トランジスタ５５７７及び第８の薄膜トランジスタ５５７８は、ｎチャネル型
トランジスタであり、ゲート・ソース間電圧（Ｖｇｓ）がしきい値電圧（Ｖｔｈ）を上回
ったとき導通状態になるものとする。
次に、図１６に示すフリップフロップの接続構成について、以下に示す。
第１の薄膜トランジスタ５５７１の第１の電極（ソース電極またはドレイン電極の一方）
が第４の配線５５０４に接続され、第１の薄膜トランジスタ５５７１の第２の電極（ソー
ス電極またはドレイン電極の他方）が第３の配線５５０３に接続される。
第２の薄膜トランジスタ５５７２の第１の電極が第６の配線５５０６に接続され、第２の
薄膜トランジスタ５５７２第２の電極が第３の配線５５０３に接続される。
第３の薄膜トランジスタ５５７３の第１の電極が第５の配線５５０５に接続され、第３の
薄膜トランジスタ５５７３の第２の電極が第２の薄膜トランジスタ５５７２のゲート電極
に接続され、第３の薄膜トランジスタ５５７３のゲート電極が第５の配線５５０５に接続
される。
第４の薄膜トランジスタ５５７４の第１の電極が第６の配線５５０６に接続され、第４の
薄膜トランジスタ５５７４の第２の電極が第２の薄膜トランジスタ５５７２のゲート電極
に接続され、第４の薄膜トランジスタ５５７４のゲート電極が第１の薄膜トランジスタ５
５７１のゲート電極に接続される。
第５の薄膜トランジスタ５５７５の第１の電極が第５の配線５５０５に接続され、第５の
薄膜トランジスタ５５７５の第２の電極が第１の薄膜トランジスタ５５７１のゲート電極
に接続され、第５の薄膜トランジスタ５５７５のゲート電極が第１の配線５５０１に接続
される。
第６の薄膜トランジスタ５５７６の第１の電極が第６の配線５５０６に接続され、第６の
薄膜トランジスタ５５７６の第２の電極が第１の薄膜トランジスタ５５７１のゲート電極
に接続され、第６の薄膜トランジスタ５５７６のゲート電極が第２の薄膜トランジスタ５
５７２のゲート電極に接続される。
第７の薄膜トランジスタ５５７７の第１の電極が第６の配線５５０６に接続され、第７の
薄膜トランジスタ５５７７の第２の電極が第１の薄膜トランジスタ５５７１のゲート電極
に接続され、第７の薄膜トランジスタ５５７７のゲート電極が第２の配線５５０２に接続
される。第８の薄膜トランジスタ５５７８の第１の電極が第６の配線５５０６に接続され
、第８の薄膜トランジスタ５５７８の第２の電極が第２の薄膜トランジスタ５５７２のゲ
ート電極に接続され、第８の薄膜トランジスタ５５７８のゲート電極が第１の配線５５０
１に接続される。
なお、第１の薄膜トランジスタ５５７１のゲート電極、第４の薄膜トランジスタ５５７４
のゲート電極、第５の薄膜トランジスタ５５７５の第２の電極、第６の薄膜トランジスタ
５５７６の第２の電極及び第７の薄膜トランジスタ５５７７の第２の電極の接続箇所をノ
ード５５４３とする。さらに、第２の薄膜トランジスタ５５７２のゲート電極、第３の薄
膜トランジスタ５５７３の第２の電極、第４の薄膜トランジスタ５５７４の第２の電極、
第６の薄膜トランジスタ５５７６のゲート電極及び第８の薄膜トランジスタ５５７８の第
２の電極の接続箇所をノード５５４４とする。
なお、第１の配線５５０１、第２の配線５５０２、第３の配線５５０３及び第４の配線５
５０４を、それぞれ第１の信号線、第２の信号線、第３の信号線、第４の信号線と呼んで
もよい。さらに、第５の配線５５０５を第１の電源線、第６の配線５５０６を第２の電源
線と呼んでもよい。
また、信号線駆動回路及び走査線駆動回路を実施の形態１乃至実施の形態４のいずれか一
に示すｎチャネル型ＴＦＴのみで作製することも可能である。実施の形態１乃至実施の形
態４のいずれか一に示すｎチャネル型ＴＦＴはトランジスタの移動度が大きいため、駆動
回路の駆動周波数を高くすることが可能となる。また、実施の形態１乃至実施の形態４の
いずれか一に示すｎチャネル型ＴＦＴはｎ型を有するインジウム、ガリウム、及び亜鉛を
含む酸化物半導体層であるバッファ層により寄生容量が低減されるため、周波数特性（ｆ
特性と呼ばれる）が高い。例えば、実施の形態１乃至実施の形態４のいずれか一に示すｎ
チャネル型ＴＦＴを用いた走査線駆動回路は、高速に動作させることが出来るため、フレ
ーム周波数を高くすること、または、黒画面挿入を実現することなども実現することが出
来る。
さらに、走査線駆動回路のトランジスタのチャネル幅を大きくすることや、複数の走査線
駆動回路を配置することなどによって、さらに高いフレーム周波数を実現することが出来
る。複数の走査線駆動回路を配置する場合は、偶数行の走査線を駆動する為の走査線駆動
回路を片側に配置し、奇数行の走査線を駆動するための走査線駆動回路をその反対側に配
置することにより、フレーム周波数を高くすることを実現することが出来る。
また、本明細書で開示する発明の半導体装置の一例であるアクティブマトリクス型発光表
示装置を作製する場合、少なくとも一つの画素に複数の薄膜トランジスタを配置するため
、走査線駆動回路を複数配置することが好ましい。アクティブマトリクス型発光表示装置
のブロック図の一例を図１２（Ｂ）に示す。
図１２（Ｂ）に示す発光表示装置は、基板５４００上に表示素子を備えた画素を複数有す
る画素部５４０１と、各画素を選択する第１の走査線駆動回路５４０２及び第２の走査線
駆動回路５４０４と、選択された画素へのビデオ信号の入力を制御する信号線駆動回路５
４０３とを有する。
図１２（Ｂ）に示す発光表示装置の画素に入力されるビデオ信号をデジタル形式とする場
合、画素はトランジスタのオンとオフの切り替えによって、発光もしくは非発光の状態と
なる。よって、面積階調法または時間階調法を用いて階調の表示を行うことができる。面
積階調法は、１画素を複数の副画素に分割し、各副画素を独立にビデオ信号に基づいて駆
動させることによって、階調表示を行う駆動法である。また時間階調法は、画素が発光す
る期間を制御することによって、階調表示を行う駆動法である。
発光素子は、液晶素子などに比べて応答速度が高いので、液晶素子よりも時間階調法に適
している。具体的に時間階調法で表示を行なう場合、１フレーム期間を複数のサブフレー
ム期間に分割する。そしてビデオ信号に従い、各サブフレーム期間において画素の発光素
子を発光または非発光の状態にする。複数のサブフレーム期間に分割することによって、
１フレーム期間中に画素が実際に発光する期間のトータルの長さを、ビデオ信号により制
御することができ、階調を表示することができる。
なお、図１２（Ｂ）に示す発光表示装置では、一つの画素にスイッチング用ＴＦＴと、電
流制御用ＴＦＴとの２つを配置する場合、スイッチング用ＴＦＴのゲート配線である第１
の走査線に入力される信号を第１走査線駆動回路５４０２で生成し、電流制御用ＴＦＴの
ゲート配線である第２の走査線に入力される信号を第２の走査線駆動回路５４０４で生成
している例を示しているが、第１の走査線に入力される信号と、第２の走査線に入力され
る信号とを、共に１つの走査線駆動回路で生成するようにしても良い。また、例えば、ス
イッチング素子が有する各トランジスタの数によって、スイッチング素子の動作を制御す
るのに用いられる第１の走査線が、各画素に複数設けられることもあり得る。この場合、
複数の第１の走査線に入力される信号を、全て１つの走査線駆動回路で生成しても良いし
、複数の各走査線駆動回路で生成しても良い。
また、発光表示装置においても、駆動回路のうち、ｎチャネル型ＴＦＴで構成することが
できる駆動回路の一部を画素部の薄膜トランジスタと同一基板上に形成することができる
。また、信号線駆動回路及び走査線駆動回路を実施の形態１乃至実施の形態４のいずれか
一に示すｎチャネル型ＴＦＴのみで作製することも可能である。
また、上述した駆動回路は、液晶表示装置や発光表示装置に限らず、スイッチング素子と
電気的に接続する素子を利用して電子インクを駆動させる電子ペーパーに用いてもよい。
電子ペーパーは、電気泳動表示装置（電気泳動ディスプレイ）も呼ばれており、紙と同じ
読みやすさ、他の表示装置に比べ低消費電力、薄くて軽い形状とすることが可能という利
点を有している。
電気泳動ディスプレイは、様々な形態が考えられ得るが、プラスの電荷を有する第１の粒
子と、マイナスの電荷を有する第２の粒子とを含むマイクロカプセルが溶媒または溶質に
複数分散されたものであり、マイクロカプセルに電界を印加することによって、マイクロ
カプセル中の粒子を互いに反対方向に移動させて一方側に集合した粒子の色のみを表示す
るものである。なお、第１の粒子または第２の粒子は染料を含み、電界がない場合におい
て移動しないものである。また、第１の粒子の色と第２の粒子の色は異なるもの（無色を
含む）とする。
このように、電気泳動ディスプレイは、誘電定数の高い物質が高い電界領域に移動する、
いわゆる誘電泳動的効果を利用したディスプレイである。電気泳動ディスプレイは、液晶
表示装置には必要な偏光板、対向基板も電気泳動表示装置には必要なく、厚さや重さが半
減する。
上記マイクロカプセルを溶媒中に分散させたものが電子インクと呼ばれるものであり、こ
の電子インクはガラス、プラスチック、布、紙などの表面に印刷することができる。また
、カラーフィルタや色素を有する粒子を用いることによってカラー表示も可能である。
また、アクティブマトリクス基板上に適宜、二つの電極の間に挟まれるように上記マイク
ロカプセルを複数配置すればアクティブマトリクス型の表示装置が完成し、マイクロカプ
セルに電界を印加すれば表示を行うことができる。例えば、実施の形態１乃至実施の形態
４のいずれか一の薄膜トランジスタによって得られるアクティブマトリクス基板を用いる
ことができる。
なお、マイクロカプセル中の第１の粒子および第２の粒子は、導電体材料、絶縁体材料、
半導体材料、磁性材料、液晶材料、強誘電性材料、エレクトロルミネセント材料、エレク
トロクロミック材料、磁気泳動材料から選ばれた一種の材料、またはこれらの複合材料を
用いればよい。
以上の工程により、半導体装置として信頼性の高い表示装置を作製することができる。
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能
である。
（実施の形態６）
ここでは、少なくともゲート絶縁層と酸化物半導体層の積層を大気に触れることなく、連
続成膜を行う逆スタガ型の薄膜トランジスタの作製例を以下に示す。ここでは、連続成膜
を行う工程までの工程を示し、その後の工程は、実施の形態１乃至実施の形態４のいずれ
か一に従って薄膜トランジスタを作製すればよい。
本明細書中で連続成膜とは、スパッタ法で行う第１の成膜工程からスパッタ法で行う第２
の成膜工程までの一連のプロセス中、被処理基板の置かれている雰囲気が大気等の汚染雰
囲気に触れることなく、常に真空中または不活性ガス雰囲気（窒素雰囲気または希ガス雰
囲気）で制御されていることを言う。連続成膜を行うことにより、清浄化された被処理基
板の水分等の再付着を回避して成膜を行うことができる。
同一チャンバー内で第１の成膜工程から第２の成膜工程までの一連のプロセスを行うこと
は本明細書における連続成膜の範囲にあるとする。
また、異なるチャンバーで第１の成膜工程から第２の成膜工程までの一連のプロセスを行
う場合、第１の成膜工程を終えた後、大気にふれることなくチャンバー間を基板搬送して
第２の成膜を施すことも本明細書における連続成膜の範囲にあるとする。
なお、第１の成膜工程と第２の成膜工程の間に、基板搬送工程、アライメント工程、徐冷
工程、または第２の工程に必要な温度とするため基板を加熱または冷却する工程等を有し
ても、本明細書における連続成膜の範囲にあるとする。
ただし、洗浄工程、ウエットエッチング、レジスト形成といった液体を用いる工程が第１
の成膜工程と第２の成膜工程の間にある場合、本明細書でいう連続成膜の範囲には当ては
まらないとする。
大気に触れることなく連続成膜を行う場合、図１８に示すようなマルチチャンバー型の製
造装置を用いることが好ましい。
製造装置の中央部には、基板を搬送する搬送機構（代表的には搬送ロボット８１）を備え
た搬送室８０が設けられ、搬送室８０には、搬送室内へ搬入および搬出する基板を複数枚
収納するカセットケースをセットするカセット室８２が連結されている。
また、搬送室８０には、それぞれゲートバルブ８４〜８８を介して複数の処理室が連結さ
れる。ここでは、上面形状が六角形の搬送室８０に５つの処理室を連結する例を示す。な
お、搬送室の上面形状を変更することで、連結できる処理室の数を変えることができ、例
えば、四角形とすれば３つの処理室が連結でき、八角形とすれば７つの処理室が連結でき
る。
５つの処理室のうち、少なくとも１つの処理室はスパッタリングを行うスパッタチャンバ
ーとする。スパッタチャンバーは、少なくともチャンバー内部に、スパッタターゲット、
ターゲットをスパッタするための電力印加機構やガス導入手段、所定位置に基板を保持す
る基板ホルダー等が設けられている。また、スパッタチャンバー内を減圧状態とするため
、チャンバー内の圧力を制御する圧力制御手段がスパッタチャンバーに設けられている。
スパッタ法にはスパッタ用電源に高周波電源を用いるＲＦスパッタ法と、ＤＣスパッタ法
があり、さらにパルス的にバイアスを与えるパルスＤＣスパッタ法もある。ＲＦスパッタ
法は主に絶縁膜を成膜する場合に用いられ、ＤＣスパッタ法は主に金属膜を成膜する場合
に用いられる。
また、材料の異なるターゲットを複数設置できる多元スパッタ装置もある。多元スパッタ
装置は、同一チャンバーで異なる材料膜を積層成膜することも、同一チャンバーで複数種
類の材料を同時に放電させて成膜することもできる。
また、チャンバー内部に磁石機構を備えたマグネトロンスパッタ法を用いるスパッタ装置
や、グロー放電を使わずマイクロ波を用いて発生させたプラズマを用いるＥＣＲスパッタ
法を用いるスパッタ装置がある。
スパッタチャンバーとしては、上述した様々なスパッタ法を適宜用いる。
また、成膜方法として、成膜中にターゲット物質とスパッタガス成分とを化学反応させて
それらの化合物薄膜を形成するリアクティブスパッタ法や、成膜中に基板にも電圧をかけ
るバイアススパッタ法もある。
また、５つの処理室のうち、他の処理室の一つはスパッタリングの前に基板の予備加熱な
どを行う加熱チャンバー、スパッタリング後に基板を冷却する冷却チャンバー、或いはプ
ラズマ処理を行うチャンバーとする。
次に製造装置の動作の一例について説明する。
被成膜面を下向きとした基板９４を収納した基板カセットをカセット室８２にセットして
、カセット室８２に設けられた真空排気手段によりカセット室を減圧状態とする。なお、
予め、各処理室および搬送室８０内部をそれぞれに設けられた真空排気手段により減圧し
ておく。こうしておくことで、各処理室間を基板が搬送されている間、大気に触れること
なく清浄な状態を維持することができる。
なお、被成膜面を下向きとした基板９４は、少なくともゲート電極が予め設けられている
。例えば、基板とゲート電極の間にプラズマＣＶＤ法で得られる窒化シリコン膜、窒化酸
化シリコン膜などの下地絶縁膜を設けてもよい。基板９４としてアルカリ金属を含むガラ
ス基板を用いる場合、下地絶縁膜は、基板からナトリウム等の可動イオンがその上の半導
体領域中に侵入して、ＴＦＴの電気特性が変化することを抑制する作用を有する。
ここでは、ゲート電極を覆う窒化シリコン膜をプラズマＣＶＤ法で形成し、１層目のゲー
ト絶縁膜を形成した基板を用いる。プラズマＣＶＤ法で成膜された窒化シリコン膜は緻密
であり、１層目のゲート絶縁膜とすることでピンホールなどの発生を抑えることができる
。なお、ここではゲート絶縁膜を積層とする例を示すが特に限定されず、単層または３層
以上の積層を用いてもよい。
次いで、ゲートバルブ８３を開いて搬送ロボット８１により１枚目の基板９４をカセット
から抜き取り、ゲートバルブ８４を開いて第１の処理室８９内に搬送し、ゲートバルブ８
４を閉める。第１の処理室８９では、加熱ヒータやランプ加熱で基板を加熱して基板９４
に付着している水分などを除去する。特に、ゲート絶縁膜に水分が含まれるとＴＦＴの電
気特性が変化する恐れがあるため、スパッタ成膜前の加熱は有効である。なお、カセット
室８２に基板をセットした段階で十分に水分が除去されている場合には、この加熱処理は
不要である。
また、第１の処理室８９にプラズマ処理手段を設け、１層目のゲート絶縁膜の表面にプラ
ズマ処理を行ってもよい。また、カセット室８２に加熱手段を設けてカセット室８２で水
分を除去する加熱を行ってもよい。
次いで、ゲートバルブ８４を開いて搬送ロボット８１により基板を搬送室８０に搬送し、
ゲートバルブ８５を開いて第２の処理室９０内に搬送し、ゲートバルブ８５を閉める。
ここでは、第２の処理室９０は、ＲＦマグネトロンスパッタ法を用いたスパッタチャンバ
ーとする。第２の処理室９０では、２層目のゲート絶縁膜として酸化シリコン膜（ＳｉＯ
ｘ膜）の成膜を行う。２層目のゲート絶縁膜として、酸化シリコン膜の他に、酸化アルミ
ニウム膜（Ａｌ２Ｏ３膜）、酸化マグネシウム膜（ＭｇＯｘ膜）、窒化アルミニウム膜（
ＡｌＮｘ膜）、酸化イットリウム膜（ＹＯｘ膜）などを用いることができる。
また、２層目のゲート絶縁膜にハロゲン元素、例えばフッ素、塩素などを膜中に少量添加
し、ナトリウム等の可動イオンの固定化をさせてもよい。その方法としては、チャンバー
内にハロゲン元素を含むガスを導入してスパッタリングを行う。ただし、ハロゲン元素を
含むガスを導入する場合にはチャンバーの排気手段に除害設備を設ける必要がある。ゲー
ト絶縁膜に含ませるハロゲン元素の濃度は、ＳＩＭＳ（二次イオン質量分析計）を用いた
分析により得られる濃度ピークが１×１０１５ｃｍ−３以上１×１０２０ｃｍ−３以下の
範囲内とすることが好ましい。
ＳｉＯｘ膜を得る場合、ターゲットとして人工石英を用い、希ガス、代表的にはアルゴン
を用いるスパッタ方法や、ターゲットとして単結晶シリコンを用い、酸素ガスと化学反応
させてＳｉＯｘ膜を得るリアクティブスパッタ法を用いることができる。ここでは酸素を
限りなく多くＳｉＯｘ膜中に含ませるために、ターゲットとして人工石英を用い、酸素の
みの雰囲気下、または酸素が９０％以上、且つ、Ａｒが１０％以下の雰囲気下でスパッタ
リングを行い、酸素過剰のＳｉＯｘ膜を形成する。
ＳｉＯｘ膜の成膜後、大気に触れることなく、ゲートバルブ８５を開いて搬送ロボット８
１により基板を搬送室８０に搬送し、ゲートバルブ８６を開いて第３の処理室９１内に搬
送し、ゲートバルブ８６を閉める。
ここでは、第３の処理室９１は、ＤＣマグネトロンスパッタ法を用いたスパッタチャンバ
ーとする。第３の処理室９１では、半導体層として酸化金属層（ＩＧＺＯ膜）の成膜を行
う。Ｉｎ、Ｇａ、及びＺｎを含む酸化物半導体ターゲットを用いて、希ガス雰囲気下、ま
たは酸素雰囲気下で成膜することができる。ここでは酸素を限りなく多くＩＧＺＯ膜中に
含ませるために、ターゲットとしてＩｎ、Ｇａ、及びＺｎを含む酸化物半導体を用い、酸
素のみの雰囲気下、または酸素が９０％以上、且つ、Ａｒが１０％以下の雰囲気下でパル
スＤＣスパッタ法のスパッタリングを行い、酸素過剰のＩＧＺＯ膜を形成する。
このように、大気に触れることなく、酸素過剰のＳｉＯｘ膜と酸素過剰のＩＧＺＯ膜とを
連続成膜することにより、酸素過剰の膜同士のため界面状態を安定させ、ＴＦＴの信頼性
を向上させることができる。ＩＧＺＯ膜の成膜前に基板が大気に触れた場合、水分などが
付着し、界面状態に悪影響を与え、しきい値のバラツキや、電気特性の劣化、ノーマリー
オンのＴＦＴになってしまう症状などを引き起こす恐れがある。水分は水素化合物であり
、大気に触れることなく、連続成膜することによって、水素化合物が界面に存在すること
を排除することができる。従って、連続成膜することにより、しきい値のバラツキの低減
や、電気特性の劣化の防止や、ＴＦＴがノーマリーオン側にシフトすることを低減、望ま
しくはシフトをなくすことができる。
また、第２の処理室９０のスパッタチャンバーに人工石英のターゲットと、Ｉｎ、Ｇａ、
及びＺｎを含む酸化物半導体ターゲットとの両方を設置し、シャッターを用いて順次積層
して連続成膜することによって同一チャンバー内で積層を行うこともできる。シャッター
は、ターゲットと基板の間に設け、成膜を行うターゲットはシャッターを開け、成膜を行
わないターゲットはシャッターにより閉じる。同一チャンバー内で積層する利点としては
、使用するチャンバーの数を減らせる点と、異なるチャンバー間を基板搬送する間にパー
ティクル等が基板に付着することを防止できる点である。
次いで、大気に触れることなく、ゲートバルブ８６を開いて搬送ロボット８１により基板
を搬送室８０に搬送する。
グレートーンマスクを用いる工程でなければ、この段階で製造装置からカセット室を介し
て基板を搬出し、フォトリソグラフィ技術を用いて酸素過剰のＩＧＺＯ膜のパターニング
を行うが、グレートーンマスクを用いる工程であれば引き続き、以下に示す連続成膜を行
う。
次いで、大気に触れることなく、ゲートバルブ８７を開いて第４の処理室９２内に搬送し
、ゲートバルブ８７を閉める。
ここでは、第４の処理室９２は、ＤＣマグネトロンスパッタ法を用いたスパッタチャンバ
ーとする。第４の処理室９２では、希ガスのみの雰囲気下でパルスＤＣスパッタ法のスパ
ッタリングを行い、酸素過剰のＩＧＺＯ膜上に接してバッファ層となる第２のＩＧＺＯ膜
を形成する。この第２のＩＧＺＯ膜は酸素過剰のＩＧＺＯ膜よりも膜中の酸素濃度が低い
。また、第２のＩＧＺＯ膜としては、酸素過剰のＩＧＺＯ膜よりも高いキャリア濃度とす
ることが好ましく、ターゲットとしてＩｎ、Ｇａ、及びＺｎを含む酸化物半導体にさらに
ＭｇやＡｌやＴｉを含むターゲットを用いてもよい。ＭｇやＡｌやＴｉは、酸化反応しや
すい材料であり、これらの材料を第２のＩＧＺＯ膜に含ませると酸素のブロッキング効果
などがあり、成膜後の加熱処理などを行ったとしても半導体層の酸素濃度を最適な範囲内
に保持できる。この第２のＩＧＺＯ膜はソース領域またはドレイン領域として機能する。
次いで、大気に触れることなく、ゲートバルブ８７を開いて搬送ロボット８１により基板
を搬送室８０に搬送し、ゲートバルブ８８を開いて第５の処理室９３内に搬送し、ゲート
バルブ８８を閉める。
ここでは、第５の処理室９３は、ＤＣマグネトロンスパッタ法を用いたスパッタチャンバ
ーとする。第５の処理室９３では、ソース電極層またはドレイン電極層となる金属多層膜
（導電膜）の成膜を行う。第５の処理室９３のスパッタチャンバーにチタンのターゲット
と、アルミニウムのターゲットとの両方を設置し、シャッターを用いて順次積層して連続
成膜することによって同一チャンバー内で積層を行う。ここでは、チタン膜上にアルミニ
ウム膜を積層し、さらにアルミニウム膜上にチタン膜を積層する。
このように、グレートーンマスクを用いる場合、大気に触れることなく、酸素過剰のＳｉ
Ｏｘ膜と酸素過剰のＩＧＺＯ膜と第２のＩＧＺＯ膜と金属多層膜とを連続成膜することが
できる。特に、酸素過剰のＩＧＺＯ膜の界面状態がより安定し、ＴＦＴの信頼性を向上さ
せることができる。ＩＧＺＯ膜の成膜前後に基板が大気に触れた場合、水分などが付着し
、界面状態に悪影響を与え、しきい値のバラツキや、電気特性の劣化、ノーマリーオンの
ＴＦＴになってしまう症状などを引き起こす恐れがある。水分は水素化合物であり、大気
に触れることなく、連続成膜することによって、水素化合物がＩＧＺＯ膜の界面に存在す
ることを排除することができる。従って、４層を連続成膜することにより、しきい値のバ
ラツキの低減や、電気特性の劣化の防止や、ＴＦＴがノーマリーオン側にシフトすること
を低減、望ましくはシフトをなくすことができる。
また、大気に触れることなく、バッファ層となる第２のＩＧＺＯ膜とソース電極層及びド
レイン電極層となる金属多層膜の成膜とを連続成膜することにより、第２のＩＧＺＯ膜と
金属多層膜との間で良好な界面状態を実現でき、接触抵抗を低減できる。
また、第２の処理室９０のスパッタチャンバーに人工石英のターゲットと、Ｉｎ、Ｇａ、
及びＺｎを含む酸化物半導体ターゲットとの両方を設置し、シャッターを用いて順次導入
するガスを切り替えて３層を連続成膜することによって同一チャンバー内で積層を行うこ
ともできる。同一チャンバー内で積層する利点としては、使用するチャンバーの数を減ら
せる点と、異なるチャンバー間を基板搬送する間にパーティクル等が基板に付着すること
を防止できる点である。
以上の工程を繰り返してカセットケース内の基板に成膜処理を行って複数の基板の処理を
終えた後、カセット室の真空を大気に開放して、基板およびカセットを取り出す。
また、第１の処理室８９で、酸素過剰のＩＧＺＯ膜の成膜後の加熱処理、具体的には３０
０℃〜４００℃の加熱処理、好ましくは３５０℃以上の加熱処理を行うことができる。こ
の加熱処理を行うことにより逆スタガ型の薄膜トランジスタの電気特性を向上させること
ができる。この加熱処理は、酸素過剰のＩＧＺＯ膜の成膜後であれば特に限定されず、例
えば、酸素過剰のＩＧＺＯ膜の成膜直後や、金属多層膜成膜直後に行うことができる。
次いで、グレートーンマスクを用いて各積層膜をパターニングする。ドライエッチングや
ウェットエッチングを用いて形成してもよいし、複数回のエッチングに分けてそれぞれ選
択的にエッチングしてもよい。
以降の工程は、上述した実施の形態１乃至実施の形態４のいずれか一に従えば、逆スタガ
型の薄膜トランジスタが作製できる。
ここではマルチチャンバー方式の製造装置を例に説明を行ったが、スパッタチャンバーを
直列に連結するインライン方式の製造装置を用いて大気に触れることなく連続成膜を行っ
てもよい。
また、図１８に示す装置は被成膜面を下向きに基板をセットする、所謂フェイスダウン方
式の処理室としたが、基板を垂直に立て、縦置き方式の処理室としてもよい。縦置き方式
の処理室は、フェイスダウン方式の処理室よりもフットプリントが小さいメリットがあり
、さらに基板の自重により撓む恐れのある大面積の基板を用いる場合に有効である。
（実施の形態７）
本明細書で開示する発明の薄膜トランジスタを作製し、該薄膜トランジスタを画素部、さ
らには駆動回路に用いて表示機能を有する半導体装置（表示装置ともいう）を作製するこ
とができる。また、本明細書で開示する発明の薄膜トランジスタを駆動回路の一部または
全体を、画素部と同じ基板上に一体形成し、システムオンパネルを形成することができる
。
表示装置は表示素子を含む。表示素子としては液晶素子（液晶表示素子ともいう）、発光
素子（発光表示素子ともいう）を用いることができる。発光素子は、電流または電圧によ
って輝度が制御される素子をその範疇に含んでおり、具体的には無機ＥＬ（Ｅｌｅｃｔｒ
ｏ Ｌｕｍｉｎｅｓｃｅｎｃｅ）、有機ＥＬ等が含まれる。また、電子インクなど、電気
的作用によりコントラストが変化する表示媒体も適用することができる。
また、表示装置は、表示素子が封止された状態にあるパネルと、該パネルにコントローラ
を含むＩＣ等を実装した状態にあるモジュールとを含む。さらに本発明の一形態は、該表
示装置を作製する過程における、表示素子が完成する前の一形態に相当する素子基板に関
し、該素子基板は、電流を表示素子に供給するための手段を複数の各画素に備える。素子
基板は、具体的には、表示素子の画素電極のみが形成された状態であっても良いし、画素
電極となる導電膜を成膜した後であって、エッチングして画素電極を形成する前の状態で
あっても良いし、あらゆる形態があてはまる。
なお、本明細書中における表示装置とは、画像表示デバイス、表示デバイス、もしくは光
源（照明装置含む）を指す。また、コネクター、例えばＦＰＣ（Ｆｌｅｘｉｂｌｅ ｐｒ
ｉｎｔｅｄ ｃｉｒｃｕｉｔ）もしくはＴＡＢ（Ｔａｐｅ Ａｕｔｏｍａｔｅｄ Ｂｏｎ
ｄｉｎｇ）テープもしくはＴＣＰ（Ｔａｐｅ Ｃａｒｒｉｅｒ Ｐａｃｋａｇｅ）が取り
付けられたモジュール、ＴＡＢテープやＴＣＰの先にプリント配線板が設けられたモジュ
ール、または表示素子にＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）方式によりＩＣ（集積回
路）が直接実装されたモジュールも全て表示装置に含むものとする。
本実施の形態では、本明細書で開示する発明の半導体装置として液晶表示装置の例を示す
。
図１９（Ａ）（Ｂ）に、本明細書で開示する発明を適用したアクティブマトリクス型の液
晶表示装置を示す。図１９（Ａ）は液晶表示装置の平面図であり、図１９（Ｂ）は図１９
（Ａ）における線Ｖ−Ｘの断面図である。半導体装置に用いられる薄膜トランジスタ２０
１としては、実施の形態２で示す薄膜トランジスタと同様に作製でき、ＩＧＺＯ半導体層
及びｎ型の導電型を有するＩＧＺＯ半導体層を含む信頼性の高い薄膜トランジスタである
。また、実施の形態１、実施の形態３、又は実施の形態４で示す薄膜トランジスタも本実
施の薄膜トランジスタ２０１として適用することもできる。
図１９（Ａ）の本実施の形態の液晶表示装置は、ソース配線層２０２、マルチゲート構造
の逆スタガ型の薄膜トランジスタ２０１、ゲート配線層２０３、容量配線層２０４を含む
。
また、図１９（Ｂ）において、本実施の形態の液晶表示装置は、マルチゲート構造の薄膜
トランジスタ２０１、絶縁層２１１、絶縁層２１２、絶縁層２１３、及び表示素子に用い
る電極層２５５、配向膜として機能する絶縁層２６１、偏光板２６８が設けられた基板２
００と、配向膜として機能する絶縁層２６３、表示素子に用いる電極層２６５、カラーフ
ィルタとして機能する着色層２６４、偏光板２６７が設けられた基板２６６とが液晶層２
６２を挟持して対向しており、液晶表示素子２６０を有している。
また、配向膜を用いないブルー相を示す液晶を用いてもよい。ブルー相は液晶相の一つで
あり、コレステリック液晶を昇温していくと、コレステリック相から等方相へ転移する直
前に発現する相である。ブルー相は狭い温度範囲でしか発現しないため、温度範囲を改善
するために５重量％以上のカイラル剤を混合させた液晶組成物を用いて液晶層２６２に用
いる。ブルー相を示す液晶とカイラル剤とを含む液晶組成物は、応答速度が１０μｓ〜１
００μｓと短く、光学的等方性であるため配向処理が不要であり、視野角依存性が小さい
。
なお図１９は透過型液晶表示装置の例であるが、反射型液晶表示装置でも半透過型液晶表
示装置でも適用できる。
また、図１９の液晶表示装置では、基板２６６の外側（視認側）に偏光板２６７を設け、
内側に着色層２６４、表示素子に用いる電極層２６５という順に設ける例を示すが、偏光
板２６７は基板２６６の内側に設けてもよい。また、偏光板と着色層の積層構造も図１９
に限定されず、偏光板及び着色層の材料や作製工程条件によって適宜設定すればよい。ま
た、ブラックマトリクスとして機能する遮光膜を設けてもよい。
また、本実施の形態では、薄膜トランジスタの表面凹凸を低減するため、及び薄膜トラン
ジスタの信頼性を向上させるため、実施の形態１で得られた薄膜トランジスタを保護膜や
平坦化絶縁膜として機能する絶縁層（絶縁層２１１、絶縁層２１２、絶縁層２１３）で覆
う構成となっている。なお、保護膜は、大気中に浮遊する有機物や金属物、水蒸気などの
汚染不純物の侵入を防ぐためのものであり、緻密な膜が好ましい。保護膜は、ＣＶＤ法等
を用いて、酸化珪素膜、窒化珪素膜、酸化窒化珪素膜、または窒化酸化珪素膜の単層、又
は積層で形成すればよい。また、保護膜として、プロセスガスに有機シランガスと酸素を
用いて、プラズマＣＶＤ法で酸化珪素膜を形成してもよい。
有機シランとは、珪酸エチル（ＴＥＯＳ：化学式Ｓｉ（ＯＣ２Ｈ５）４）、テトラメチル
シラン（ＴＭＳ：化学式Ｓｉ（ＣＨ３）４）、テトラメチルシクロテトラシロキサン（Ｔ
ＭＣＴＳ）、オクタメチルシクロテトラシロキサン（ＯＭＣＴＳ）、ヘキサメチルジシラ
ザン（ＨＭＤＳ）、トリエトキシシラン（ＳｉＨ（ＯＣ２Ｈ５）３）、またはトリスジメ
チルアミノシラン（ＳｉＨ（Ｎ（ＣＨ３）２）３）などの化合物である。
保護膜の一層目として絶縁層２１１を形成する。絶縁層２１１は、アルミニウム膜のヒロ
ック防止に効果がある。ここでは、絶縁層２１１として、プラズマＣＶＤ法を用いて酸化
珪素膜を形成する。酸化珪素膜の成膜用プロセスガスには、ＴＥＯＳ、およびＯ２を用い
、その流量比は、ＴＥＯＳ＼Ｏ２＝１５＼７５０（ｓｃｃｍ）である。成膜工程の基板温
度は３００℃である。
また、保護膜の二層目として絶縁層２１２を形成する。ここでは、絶縁層２１２として、
プラズマＣＶＤ法を用いて窒化珪素膜を形成する。窒化珪素膜の成膜用プロセスガスには
、ＳｉＨ４、Ｎ２、ＮＨ３およびＨ２を用いる。保護膜の一層として窒化珪素膜を用いる
と、ナトリウム等の可動イオンが半導体領域中に侵入して、ＴＦＴの電気特性を変化させ
ることを抑制することができる。
また、保護膜を形成した後に、ＩＧＺＯ半導体層のアニール（３００℃〜４００℃）を行
ってもよい。
また、平坦化絶縁膜として絶縁層２１３を形成する。絶縁層２１３としては、ポリイミド
、アクリル、ベンゾシクロブテン、ポリアミド、エポキシ等の、耐熱性を有する有機材料
を用いることができる。また上記有機材料の他に、低誘電率材料（ｌｏｗ−ｋ材料）、シ
ロキサン系樹脂、ＰＳＧ（リンガラス）、ＢＰＳＧ（リンボロンガラス）等を用いること
ができる。シロキサン系樹脂は、置換基に水素の他、フッ素、アルキル基、またはアリー
ル基のうち少なくとも１種を有していてもよい。なお、これらの材料で形成される絶縁膜
を複数積層させることで、絶縁層２１３を形成してもよい。
なおシロキサン系樹脂とは、シロキサン系材料を出発材料として形成されたＳｉ−Ｏ−Ｓ
ｉ結合を含む樹脂に相当する。シロキサン系樹脂は、置換基に水素の他、フッ素、アルキ
ル基、または芳香族炭化水素のうち、少なくとも１種を有していてもよい。
絶縁層２１３の形成には、その材料に応じて、ＣＶＤ法、スパッタ法、ＳＯＧ法、スピン
コート、ディップ、スプレー塗布、液滴吐出法（インクジェット法、スクリーン印刷、オ
フセット印刷等）、ドクターナイフ、ロールコーター、カーテンコーター、ナイフコータ
ー等を用いることができる。絶縁層２１３を材料液を用いて形成する場合、ベークする工
程で同時に、ＩＧＺＯ半導体層のアニール（３００℃〜４００℃）を行ってもよい。絶縁
層２１３の焼成工程とＩＧＺＯ半導体層のアニールを兼ねることで効率よく半導体装置を
作製することが可能となる。
画素電極層として機能する電極層２５５、２６５は、酸化タングステンを含むインジウム
酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸
化物、酸化チタンを含むインジウム錫酸化物、インジウム錫酸化物（以下、ＩＴＯと示す
。）、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの透光性を
有する導電性材料を用いることができる。
また、電極層２５５、２６５として、導電性高分子（導電性ポリマーともいう）を含む導
電性組成物を用いて形成することができる。導電性組成物を用いて形成した画素電極は、
シート抵抗が１００００Ω／□以下、波長５５０ｎｍにおける透光率が７０％以上である
ことが好ましい。また、導電性組成物に含まれる導電性高分子の抵抗率が０．１Ω・ｃｍ
以下であることが好ましい。
導電性高分子としては、いわゆるπ電子共役系導電性高分子が用いることができる。例え
ば、ポリアニリンまたはその誘導体、ポリピロールまたはその誘導体、ポリチオフェンま
たはその誘導体、若しくはこれらの２種以上の共重合体などがあげられる。
以上の工程により、半導体装置として信頼性の高い液晶表示装置を作製することができる
。
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能
である。
（実施の形態８）
本実施の形態では、本明細書で開示する発明の半導体装置として電子ペーパーの例を示す
。
図２６は、本明細書で開示する発明を適用した半導体装置の例としてアクティブマトリク
ス型の電子ペーパーを示す。半導体装置に用いられる薄膜トランジスタ５８１としては、
実施の形態２で示す薄膜トランジスタと同様に作製でき、ＩＧＺＯ半導体層及びｎ型の導
電型を有するＩＧＺＯ半導体層を含む信頼性の高い薄膜トランジスタである。また、実施
の形態１、実施の形態３、又は実施の形態４で示す薄膜トランジスタも本実施の薄膜トラ
ンジスタ５８１として適用することもできる。
図２６の電子ペーパーは、ツイストボール表示方式を用いた表示装置の例である。ツイス
トボール表示方式とは、白と黒に塗り分けられた球形粒子を表示素子に用いる電極層であ
る第１の電極層及び第２の電極層の間に配置し、第１の電極層及び第２の電極層に電位差
を生じさせての球形粒子の向きを制御することにより、表示を行う方法である。
基板５８０上の薄膜トランジスタ５８１はマルチゲート構造の逆スタガ型の薄膜トランジ
スタであり、ソース電極層又はドレイン電極層によって第１の電極層５８７と、絶縁層５
８３、５８４、及び５８５に形成する開口で接しており電気的に接続している。第１の電
極層５８７と、基板５９６に設けられた第２の電極層５８８との間には黒色領域５９０ａ
及び白色領域５９０ｂを有し、周りに液体で満たされているキャビティ５９４を含む球形
粒子５８９が設けられており、球形粒子５８９の周囲は樹脂等の充填材５９５で充填され
ている（図２６参照。）。
また、ツイストボールの代わりに、電気泳動素子を用いることも可能である。透明な液体
と、正に帯電した白い微粒子と負に帯電した黒い微粒子とを封入した直径１０μｍ〜２０
０μｍ程度のマイクロカプセルを用いる。第１の電極層と第２の電極層との間に設けられ
るマイクロカプセルは、第１の電極層と第２の電極層によって、電場が与えられると、白
い微粒子と、黒い微粒子が逆の方向に移動し、白または黒を表示することができる。この
原理を応用した表示素子が電気泳動表示素子であり、一般的に電子ペーパーとよばれてい
る。電気泳動表示素子は、液晶表示素子に比べて反射率が高いため、補助ライトは不要で
あり、また消費電力が小さく、薄暗い場所でも表示部を認識することが可能である。また
、表示部に電源が供給されない場合であっても、一度表示した像を保持することが可能で
あるため、電波発信源から表示機能付き半導体装置（単に表示装置、又は表示装置を具備
する半導体装置ともいう）を遠ざけた場合であっても、表示された像を保存しておくこと
が可能となる。
以上の工程により、半導体装置として信頼性の高い電子ペーパーを作製することができる
。
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能
である。
（実施の形態９）
本実施の形態では、本明細書で開示する発明の半導体装置として発光表示装置の例を示す
。表示装置の有する表示素子としては、ここではエレクトロルミネッセンスを利用する発
光素子を用いて示す。エレクトロルミネッセンスを利用する発光素子は、発光材料が有機
化合物であるか、無機化合物であるかによって区別され、一般的に、前者は有機ＥＬ素子
、後者は無機ＥＬ素子と呼ばれている。
有機ＥＬ素子は、発光素子に電圧を印加することにより、一対の電極から電子および正孔
がそれぞれ発光性の有機化合物を含む層に注入され、電流が流れる。そして、それらキャ
リア（電子および正孔）が再結合することにより、発光性の有機化合物が励起状態を形成
し、その励起状態が基底状態に戻る際に発光する。このようなメカニズムから、このよう
な発光素子は、電流励起型の発光素子と呼ばれる。
無機ＥＬ素子は、その素子構成により、分散型無機ＥＬ素子と薄膜型無機ＥＬ素子とに分
類される。分散型無機ＥＬ素子は、発光材料の粒子をバインダ中に分散させた発光層を有
するものであり、発光メカニズムはドナー準位とアクセプター準位を利用するドナー−ア
クセプター再結合型発光である。薄膜型無機ＥＬ素子は、発光層を誘電体層で挟み込み、
さらにそれを電極で挟んだ構造であり、発光メカニズムは金属イオンの内殻電子遷移を利
用する局在型発光である。なお、ここでは、発光素子として有機ＥＬ素子を用いて説明す
る。
図２２（Ａ）（Ｂ）は、本明細書で開示する発明を適用した半導体装置の例としてアクテ
ィブマトリクス型の発光表示装置を示す。図２２（Ａ）は発光表示装置の平面図であり、
図２２（Ｂ）は図２２（Ａ）における線Ｙ−Ｚの断面図である。なお、図２３に、図２２
に示す発光表示装置の等価回路を示す。
半導体装置に用いられる薄膜トランジスタ３０１、３０２としては、実施の形態１及び実
施の形態２で示す薄膜トランジスタと同様に作製でき、ＩＧＺＯ半導体層及びｎ型の導電
型を有するＩＧＺＯ半導体層を含む信頼性の高い薄膜トランジスタである。また、実施の
形態３、又は実施の形態４で示す薄膜トランジスタも本実施の薄膜トランジスタ３０１、
３０２として適用することもできる。
図２２（Ａ）及び図２３に示す本実施の形態の発光表示装置は、マルチゲート構造の薄膜
トランジスタ３０１、薄膜トランジスタ３０２、発光素子３０３、容量素子３０４、ソー
ス配線層３０５、ゲート配線層３０６、電源線３０７を含む。薄膜トランジスタ３０１、
３０２はｎチャネル型薄膜トランジスタである。
また、図２２（Ｂ）において、本実施の形態の発光表示装置は、基板３００上に、薄膜ト
ランジスタ３０２、絶縁層３１１、絶縁層３１２、絶縁層３１３、隔壁３２１、及び発光
素子３０３に用いる第１の電極層３２０、電界発光層３２２、第２の電極層３２３を有し
ている。
絶縁層３１３は、アクリル、ポリイミド、ポリアミドなどの有機樹脂、またはシロキサン
を用いて形成することが好ましい。
本実施の形態では画素の薄膜トランジスタ３０２がｎ型であるので、画素電極層である第
１の電極層３２０として、陰極を用いるのが望ましい。具体的には、陰極としては、仕事
関数が小さい材料、例えば、Ｃａ、Ａｌ、ＣａＦ、ＭｇＡｇ、ＡｌＬｉ等を用いることが
できる。
隔壁３２１は、有機樹脂膜、無機絶縁膜または有機ポリシロキサンを用いて形成する。特
に感光性の材料を用い、第１の電極層３２０上に開口部を形成し、その開口部の側壁が連
続した曲率を持って形成される傾斜面となるように形成することが好ましい。
電界発光層３２２は、単数の層で構成されていても、複数の層が積層されるように構成さ
れていてもどちらでも良い。
電界発光層３２２を覆うように、陽極を用いた第２の電極層３２３を形成する。第２の電
極層３２３は、実施の形態７に画素電極層として列挙した透光性を有する導電性材料を用
いた透光性導電膜で形成することができる。上記透光性導電膜の他に、窒化チタン膜また
はチタン膜を用いても良い。第１の電極層３２０と電界発光層３２２と第２の電極層３２
３とが重なり合うことで、発光素子３０３が形成されている。この後、発光素子３０３に
酸素、水素、水分、二酸化炭素等が侵入しないように、第２の電極層３２３及び隔壁３２
１上に保護膜を形成してもよい。保護膜としては、窒化珪素膜、窒化酸化珪素膜、ＤＬＣ
膜等を形成することができる。
さらに、実際には、図２２（Ｂ）まで完成したら、さらに外気に曝されないように気密性
が高く、脱ガスの少ない保護フィルム（貼り合わせフィルム、紫外線硬化樹脂フィルム等
）やカバー材でパッケージング（封入）することが好ましい。
次に、発光素子の構成について、図２４を用いて説明する。ここでは、駆動用ＴＦＴがｎ
型の場合を例に挙げて、画素の断面構造について説明する。図２４（Ａ）（Ｂ）（Ｃ）の
半導体装置に用いられる駆動用ＴＦＴであるＴＦＴ７００１、７０１１、７０２１は、実
施の形態１で示す薄膜トランジスタと同様に作製でき、ＩＧＺＯ半導体層及びｎ型の導電
型を有するＩＧＺＯ半導体層を含む信頼性の高い薄膜トランジスタである。また、実施の
形態２、実施の形態３、又は実施の形態４で示す薄膜トランジスタをＴＦＴ７００１、７
０１１、７０２１として適用することもできる。
発光素子は発光を取り出すために少なくとも陽極又は陰極の一方が透明であればよい。そ
して、基板上に薄膜トランジスタ及び発光素子を形成し、基板とは逆側の面から発光を取
り出す上面射出や、基板側の面から発光を取り出す下面射出や、基板側及び基板とは反対
側の面から発光を取り出す両面射出構造の発光素子があり、本実施の形態の画素構成はど
の射出構造の発光素子にも適用することができる。
上面射出構造の発光素子について図２４（Ａ）を用いて説明する。
図２４（Ａ）に、駆動用ＴＦＴであるＴＦＴ７００１がｎ型で、発光素子７００２から発
せられる光が陽極７００５側に抜ける場合の、画素の断面図を示す。図２４（Ａ）では、
発光素子７００２の陰極７００３と駆動用ＴＦＴであるＴＦＴ７００１が電気的に接続さ
れており、陰極７００３上に発光層７００４、陽極７００５が順に積層されている。陰極
７００３は仕事関数が小さく、なおかつ光を反射する導電膜であれば様々の材料を用いる
ことができる。例えば、Ｃａ、Ａｌ、ＣａＦ、ＭｇＡｇ、ＡｌＬｉ等が望ましい。そして
発光層７００４は、単数の層で構成されていても、複数の層が積層されるように構成され
ていてもどちらでも良い。複数の層で構成されている場合、陰極７００３上に電子注入層
、電子輸送層、発光層、ホール輸送層、ホール注入層の順に積層する。なおこれらの層を
全て設ける必要はない。陽極７００５は光を透過する透光性を有する導電性材料を用いて
形成し、例えば酸化タングステンを含むインジウム酸化物、酸化タングステンを含むイン
ジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫
酸化物、インジウム錫酸化物（以下、ＩＴＯと示す。）、インジウム亜鉛酸化物、酸化ケ
イ素を添加したインジウム錫酸化物などの透光性を有する導電性導電膜を用いても良い。
陰極７００３及び陽極７００５で発光層７００４を挟んでいる領域が発光素子７００２に
相当する。図２４（Ａ）に示した画素の場合、発光素子７００２から発せられる光は、矢
印で示すように陽極７００５側に射出する。
次に、下面射出構造の発光素子について図２４（Ｂ）を用いて説明する。駆動用ＴＦＴ７
０１１がｎ型で、発光素子７０１２から発せられる光が陰極７０１３側に射出する場合の
、画素の断面図を示す。図２４（Ｂ）では、駆動用ＴＦＴ７０１１と電気的に接続された
透光性を有する導電膜７０１７上に、発光素子７０１２の陰極７０１３が成膜されており
、陰極７０１３上に発光層７０１４、陽極７０１５が順に積層されている。なお、陽極７
０１５が透光性を有する場合、陽極上を覆うように、光を反射または遮蔽するための遮蔽
膜７０１６が成膜されていてもよい。陰極７０１３は、図２４（Ａ）の場合と同様に、仕
事関数が小さい導電性材料であれば様々な材料を用いることができる。ただしその膜厚は
、光を透過する程度（好ましくは、５ｎｍ〜３０ｎｍ程度）とする。例えば２０ｎｍの膜
厚を有するアルミニウム膜を、陰極７０１３として用いることができる。そして発光層７
０１４は、図２４（Ａ）と同様に、単数の層で構成されていても、複数の層が積層される
ように構成されていてもどちらでも良い。陽極７０１５は光を透過する必要はないが、図
２４（Ａ）と同様に、透光性を有する導電性材料を用いて形成することができる。そして
遮蔽膜７０１６は、例えば光を反射する金属等を用いることができるが、金属膜に限定さ
れない。例えば黒の顔料添加した樹脂等を用いることもできる。
陰極７０１３及び陽極７０１５で、発光層７０１４を挟んでいる領域が発光素子７０１２
に相当する。図２４（Ｂ）に示した画素の場合、発光素子７０１２から発せられる光は、
矢印で示すように陰極７０１３側に射出する。
次に、両面射出構造の発光素子について、図２４（Ｃ）を用いて説明する。図２４（Ｃ）
では、駆動用ＴＦＴ７０２１と電気的に接続された透光性を有する導電膜７０２７上に、
発光素子７０２２の陰極７０２３が成膜されており、陰極７０２３上に発光層７０２４、
陽極７０２５が順に積層されている。陰極７０２３は、図２４（Ａ）の場合と同様に、仕
事関数が小さい導電性材料であれば様々な材料を用いることができる。ただしその膜厚は
、光を透過する程度とする。例えば２０ｎｍの膜厚を有するＡｌを、陰極７０２３として
用いることができる。そして発光層７０２４は、図２４（Ａ）と同様に、単数の層で構成
されていても、複数の層が積層されるように構成されていてもどちらでも良い。陽極７０
２５は、図２４（Ａ）と同様に、光を透過する透光性を有する導電性材料を用いて形成す
ることができる。
陰極７０２３と、発光層７０２４と、陽極７０２５とが重なっている部分が発光素子７０
２２に相当する。図２４（Ｃ）に示した画素の場合、発光素子７０２２から発せられる光
は、矢印で示すように陽極７０２５側と陰極７０２３側の両方に射出する。
なお、ここでは、発光素子として有機ＥＬ素子について述べたが、発光素子として無機Ｅ
Ｌ素子を設けることも可能である。
なお本実施の形態では、発光素子の駆動を制御する薄膜トランジスタ（駆動用ＴＦＴ）と
発光素子が電気的に接続されている例を示したが、駆動用ＴＦＴと発光素子との間に電流
制御用ＴＦＴが接続されている構成であってもよい。
なお本実施の形態で示す半導体装置は、図２４に示した構成に限定されるものではなく、
本明細書で開示する発明の技術的思想に基づく各種の変形が可能である。
以上の工程により、半導体装置として信頼性の高い発光表示装置を作製することができる
。
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能
である。
（実施の形態１０）
次に、半導体装置の一形態である表示パネルの構成について、以下に示す。本実施の形態
では、表示素子として液晶素子を有する液晶表示装置の一形態である液晶表示パネル（液
晶パネルともいう）、表示素子として発光素子を有する半導体装置の一形態である発光表
示パネル（発光パネルともいう）について説明する。
次に、本明細書で開示する発明の半導体装置の一形態に相当する発光表示パネルの外観及
び断面について、図２５を用いて説明する。図２５は、第１の基板上に形成されたＩＧＺ
Ｏ半導体層及びｎ型の導電型を有するＩＧＺＯ半導体層を含む信頼性の高い薄膜トランジ
スタ及び発光素子を、第２の基板との間にシール材によって封止した、パネルの上面図で
あり、図２５（Ｂ）は、図２５（Ａ）のＨ−Ｉにおける断面図に相当する。
第１の基板４５０１上に設けられた画素部４５０２、信号線駆動回路４５０３ａ、４５０
３ｂ、及び走査線駆動回路４５０４ａ、４５０４ｂを囲むようにして、シール材４５０５
が設けられている。また画素部４５０２、信号線駆動回路４５０３ａ、４５０３ｂ、及び
走査線駆動回路４５０４ａ、４５０４ｂの上に第２の基板４５０６が設けられている。よ
って画素部４５０２、信号線駆動回路４５０３ａ、４５０３ｂ、及び走査線駆動回路４５
０４ａ、４５０４ｂは、第１の基板４５０１とシール材４５０５と第２の基板４５０６と
によって、充填材４５０７と共に密封されている。
また第１の基板４５０１上に設けられた画素部４５０２、信号線駆動回路４５０３ａ、４
５０３ｂ、及び走査線駆動回路４５０４ａ、４５０４ｂは、薄膜トランジスタを複数有し
ており、図２５（Ｂ）では、画素部４５０２に含まれる薄膜トランジスタ４５１０と、信
号線駆動回路４５０３ａに含まれる薄膜トランジスタ４５０９とを例示している。
薄膜トランジスタ４５０９、４５１０は、ＩＧＺＯ半導体層及びｎ型の導電型を有するＩ
ＧＺＯ半導体層を含む薄膜トランジスタに相当し、実施の形態１、実施の形態２、実施の
形態３、又は実施の形態４に示す薄膜トランジスタを適用することができる。本実施の形
態において、薄膜トランジスタ４５０９、４５１０はｎチャネル型薄膜トランジスタであ
る。
また４５１１は発光素子に相当し、発光素子４５１１が有する画素電極である第１の電極
層４５１７は、薄膜トランジスタ４５１０のソース電極層またはドレイン電極層と電気的
に接続されている。なお発光素子４５１１の構成は、本実施の形態に示した構成に限定さ
れない。発光素子４５１１から取り出す光の方向などに合わせて、発光素子４５１１の構
成は適宜変えることができる。
また、信号線駆動回路４５０３ａ、４５０３ｂ、走査線駆動回路４５０４ａ、４５０４ｂ
、または画素部４５０２に与えられる各種信号及び電位は、ＦＰＣ４５１８ａ、４５１８
ｂから供給されている。
本実施の形態では、接続端子４５１５が、第２の電極層４５１２と同じ導電膜から形成さ
れ、配線４５１６は、発光素子４５１１が有する第１の電極層４５１７と同じ導電膜から
形成されている。
接続端子４５１５は、ＦＰＣ４５１８ａが有する端子と、異方性導電膜４５１９を介して
電気的に接続されている。
発光素子４５１１からの光の取り出し方向に位置する基板には、透光性でなければならな
い。その場合には、ガラス板、プラスチック板、ポリエステルフィルムまたはアクリルフ
ィルムのような透光性を有する材料を用いる。
また、充填材４５０７としては窒素やアルゴンなどの不活性な気体の他に、紫外線硬化樹
脂または熱硬化樹脂を用いることができ、ＰＶＣ（ポリビニルクロライド）、アクリル、
ポリイミド、エポキシ樹脂、シリコン樹脂、ＰＶＢ（ポリビニルブチラル）またはＥＶＡ
（エチレンビニルアセテート）を用いることができる。本実施の形態は充填材として窒素
を用いた。
また、必要であれば、発光素子の射出面に偏光板、又は円偏光板（楕円偏光板を含む）、
位相差板（λ／４板、λ／２板）、カラーフィルタなどの光学フィルムを適宜設けてもよ
い。また、偏光板又は円偏光板に反射防止膜を設けてもよい。例えば、表面の凹凸により
反射光を拡散し、映り込みを低減できるアンチグレア処理を施すことができる。
信号線駆動回路４５０３ａ、４５０３ｂ、及び走査線駆動回路４５０４ａ、４５０４ｂは
、別途用意された基板上に単結晶半導体膜又は多結晶半導体膜によって形成された駆動回
路で実装されていてもよい。また、信号線駆動回路のみ、或いは一部、又は走査線駆動回
路のみ、或いは一部のみを別途形成して実装しても良く、本実施の形態は図２５の構成に
限定されない。
次に、本明細書で開示する発明の半導体装置の一形態に相当する液晶表示パネルの外観及
び断面について、図２０を用いて説明する。図２０は、第１の基板４００１上に形成され
たＩＧＺＯ半導体層及びｎ型の導電型を有するＩＧＺＯ半導体層を含む信頼性の高い薄膜
トランジスタ４０１０、４０１１、及び液晶素子４０１３を、第２の基板４００６との間
にシール材４００５によって封止した、パネルの上面図であり、図２０（Ｂ）は、図２０
（Ａ１）（Ａ２）のＭ−Ｎにおける断面図に相当する。
第１の基板４００１上に設けられた画素部４００２と、走査線駆動回路４００４とを囲む
ようにして、シール材４００５が設けられている。また画素部４００２と、走査線駆動回
路４００４の上に第２の基板４００６が設けられている。よって画素部４００２と、走査
線駆動回路４００４とは、第１の基板４００１とシール材４００５と第２の基板４００６
とによって、液晶層４００８と共に封止されている。また第１の基板４００１上のシール
材４００５によって囲まれている領域とは異なる領域に、別途用意された基板上に単結晶
半導体膜又は多結晶半導体膜で形成された信号線駆動回路４００３が実装されている。
なお、別途形成した駆動回路の接続方法は、特に限定されるものではなく、ＣＯＧ方法、
ワイヤボンディング方法、或いはＴＡＢ方法などを用いることができる。図２０（Ａ１）
は、ＣＯＧ方法により信号線駆動回路４００３を実装する例であり、図２０（Ａ２）は、
ＴＡＢ方法により信号線駆動回路４００３を実装する例である。
また第１の基板４００１上に設けられた画素部４００２と、走査線駆動回路４００４は、
薄膜トランジスタを複数有しており、図２０（Ｂ）では、画素部４００２に含まれる薄膜
トランジスタ４０１０と、走査線駆動回路４００４に含まれる薄膜トランジスタ４０１１
とを例示している。
薄膜トランジスタ４０１０、４０１１は、ＩＧＺＯ半導体層及びｎ型の導電型を有するＩ
ＧＺＯ半導体層を含む薄膜トランジスタに相当し、実施の形態１、実施の形態２、実施の
形態３、又は実施の形態４に示す薄膜トランジスタを適用することができる。本実施の形
態において、薄膜トランジスタ４０１０、４０１１はｎチャネル型薄膜トランジスタであ
る。
また、液晶素子４０１３が有する画素電極層４０３０は、薄膜トランジスタ４０１０と電
気的に接続されている。そして液晶素子４０１３の対向電極層４０３１は第２の基板４０
０６上に形成されている。画素電極層４０３０と対向電極層４０３１と液晶層４００８と
が重なっている部分が、液晶素子４０１３に相当する。なお、画素電極層４０３０、対向
電極層４０３１はそれぞれ配向膜として機能する絶縁層４０３２、４０３３が設けられ、
絶縁層４０３２、４０３３を介して液晶層４００８を挟持している。
なお、第１の基板４００１、第２の基板４００６としては、ガラス、金属（代表的にはス
テンレス）、セラミックス、プラスチックを用いることができる。プラスチックとしては
、ＦＲＰ（Ｆｉｂｅｒｇｌａｓｓ−Ｒｅｉｎｆｏｒｃｅｄ Ｐｌａｓｔｉｃｓ）板、ＰＶ
Ｆ（ポリビニルフルオライド）フィルム、ポリエステルフィルム、ポリエステルフィルム
またはアクリル樹脂フィルムを用いることができる。また、アルミニウムホイルをＰＶＦ
フィルムやポリエステルフィルムで挟んだ構造のシートを用いることもできる。
また４０３５は絶縁膜を選択的にエッチングすることで得られる柱状のスペーサであり、
画素電極層４０３０と対向電極層４０３１との間の距離（セルギャップ）を制御するため
に設けられている。なお球状のスペーサを用いていても良い。
また別途形成された信号線駆動回路４００３と、走査線駆動回路４００４または画素部４
００２に与えられる各種信号及び電位は、ＦＰＣ４０１８から供給されている。
本実施の形態では、接続端子４０１５が、液晶素子４０１３が有する画素電極層４０３０
と同じ導電膜から形成され、配線４０１６は、薄膜トランジスタ４０１０、４０１１のゲ
ート電極層と同じ導電膜で形成されている。
接続端子４０１５は、ＦＰＣ４０１８が有する端子と、異方性導電膜４０１９を介して電
気的に接続されている。
また図２０においては、信号線駆動回路４００３を別途形成し、第１の基板４００１に実
装している例を示しているが、本実施の形態はこの構成に限定されない。走査線駆動回路
を別途形成して実装しても良いし、信号線駆動回路の一部または走査線駆動回路の一部の
みを別途形成して実装しても良い。
図２１は、本明細書で開示する発明を適用して作製されるＴＦＴ基板２６００を用いて半
導体装置として液晶表示モジュールを構成する一例を示している。
図２１は液晶表示モジュールの一例であり、ＴＦＴ基板２６００と対向基板２６０１がシ
ール材２６０２により固着され、その間にＴＦＴ等を含む画素部２６０３、液晶層を含む
表示素子２６０４、着色層２６０５、偏光板２６０６が設けられ表示領域を形成している
。着色層２６０５はカラー表示を行う場合に必要であり、ＲＧＢ方式の場合は、赤、緑、
青の各色に対応した着色層が各画素に対応して設けられている。ＴＦＴ基板２６００と対
向基板２６０１の外側には偏光板２６０６、偏光板２６０７、拡散板２６１３が配設され
ている。光源は冷陰極管２６１０と反射板２６１１により構成され、回路基板２６１２は
、フレキシブル配線基板２６０９によりＴＦＴ基板２６００の配線回路部２６０８と接続
され、コントロール回路や電源回路などの外部回路が組みこまれている。また偏光板と、
液晶層との間に位相差板を有した状態で積層してもよい。
液晶表示モジュールには、ＴＮ（Ｔｗｉｓｔｅｄ Ｎｅｍａｔｉｃ）モード、ＩＰＳ（Ｉ
ｎ−Ｐｌａｎｅ−Ｓｗｉｔｃｈｉｎｇ）モード、ＦＦＳ（Ｆｒｉｎｇｅ Ｆｉｅｌｄ Ｓ
ｗｉｔｃｈｉｎｇ）モード、ＭＶＡ（Ｍｕｌｔｉ−ｄｏｍａｉｎ Ｖｅｒｔｉｃａｌ Ａ
ｌｉｇｎｍｅｎｔ）モード、ＰＶＡ（Ｐａｔｔｅｒｎｅｄ Ｖｅｒｔｉｃａｌ Ａｌｉｇ
ｎｍｅｎｔ）、ＡＳＭ（Ａｘｉａｌｌｙ Ｓｙｍｍｅｔｒｉｃ ａｌｉｇｎｅｄ Ｍｉｃ
ｒｏ−ｃｅｌｌ）モード、ＯＣＢ（Ｏｐｔｉｃａｌ Ｃｏｍｐｅｎｓａｔｅｄ Ｂｉｒｅ
ｆｒｉｎｇｅｎｃｅ）モード、ＦＬＣ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｌｉｑｕｉｄ Ｃ
ｒｙｓｔａｌ）モード、ＡＦＬＣ（ＡｎｔｉＦｅｒｒｏｅｌｅｃｔｒｉｃ Ｌｉｑｕｉｄ
Ｃｒｙｓｔａｌ）などを用いることができる。
以上の工程により、半導体装置として信頼性の高い表示パネルを作製することができる。
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能
である。
（実施の形態１１）
本明細書で開示する発明の半導体装置は、電子ペーパーとして適用することができる。電
子ペーパーは、情報を表示するものであればあらゆる分野の電子機器に用いることが可能
である。例えば、電子ペーパーを用いて、電子書籍（電子ブック）、ポスター、電車など
の乗り物の車内広告、クレジットカード等の各種カードにおける表示等に適用することが
できる。電子機器の一例を図２８、図２９に示す。
図２８（Ａ）は、電子ペーパーで作られたポスター２６３１を示している。広告媒体が紙
の印刷物である場合には、広告の交換は人手によって行われるが、本明細書で開示する発
明を適用した電子ペーパーを用いれば短時間で広告の表示を変えることができる。また、
表示も崩れることなく安定した画像が得られる。なお、ポスターは無線で情報を送受信で
きる構成としてもよい。
また、図２８（Ｂ）は、電車などの乗り物の車内広告２６３２を示している。広告媒体が
紙の印刷物である場合には、広告の交換は人手によって行われるが、本明細書で開示する
発明を適用した電子ペーパーを用いれば人手を多くかけることなく短時間で広告の表示を
変えることができる。また表示も崩れることなく安定した画像が得られる。なお、広告は
無線で情報を送受信できる構成としてもよい。
また、図２９は、電子書籍２７００の一例を示している。例えば、電子書籍２７００は、
筐体２７０１および筐体２７０３の２つの筐体で構成されている。筐体２７０１および筐
体２７０３は、軸部２７１１により一体とされており、該軸部２７１１を軸として開閉動
作を行うことができる。このような構成により、紙の書籍のような動作を行うことが可能
となる。
筐体２７０１には表示部２７０５が組み込まれ、筐体２７０３には表示部２７０７が組み
込まれている。表示部２７０５および表示部２７０７は、続き画面を表示する構成として
もよいし、異なる画面を表示する構成としてもよい。異なる画面を表示する構成とするこ
とで、例えば右側の表示部（図２９では表示部２７０５）に文章を表示し、左側の表示部
（図２９では表示部２７０７）に画像を表示することができる。
また、図２９では、筐体２７０１に操作部などを備えた例を示している。例えば、筐体２
７０１において、電源２７２１、操作キー２７２３、スピーカ２７２５などを備えている
。操作キー２７２３により、頁を送ることができる。なお、筐体の表示部と同一面にキー
ボードやポインティングディバイスなどを備える構成としてもよい。また、筐体の裏面や
側面に、外部接続用端子（イヤホン端子、ＵＳＢ端子、またはＡＣアダプタおよびＵＳＢ
ケーブルなどの各種ケーブルと接続可能な端子など）、記録媒体挿入部などを備える構成
としてもよい。さらに、電子書籍２７００は、電子辞書としての機能を持たせた構成とし
てもよい。
また、電子書籍２７００は、無線で情報を送受信できる構成としてもよい。無線により、
電子書籍サーバから、所望の書籍データなどを購入し、ダウンロードする構成とすること
も可能である。
（実施の形態１２）
本明細書で開示する発明に係る半導体装置は、さまざまな電子機器（遊技機も含む）に適
用することができる。電子機器としては、例えば、テレビジョン装置（テレビ、またはテ
レビジョン受信機ともいう）、コンピュータ用などのモニタ、デジタルカメラ、デジタル
ビデオカメラ、デジタルフォトフレーム、携帯電話機（携帯電話、携帯電話装置ともいう
）、携帯型ゲーム機、携帯情報端末、音響再生装置、パチンコ機などの大型ゲーム機など
が挙げられる。
図３０（Ａ）は、テレビジョン装置９６００の一例を示している。テレビジョン装置９６
００は、筐体９６０１に表示部９６０３が組み込まれている。表示部９７０３により、映
像を表示することが可能である。また、ここでは、スタンド９６０５により筐体９６０１
を支持した構成を示している。
テレビジョン装置９６００の操作は、筐体９６０１が備える操作スイッチや、別体のリモ
コン操作機９６１０により行うことができる。リモコン操作機９６１０が備える操作キー
９６０９により、チャンネルや音量の操作を行うことができ、表示部９６０３に表示され
る映像を操作することができる。また、リモコン操作機９６１０に、当該リモコン操作機
９６１０から出力する情報を表示する表示部９６０７を設ける構成としてもよい。
なお、テレビジョン装置９６００は、受信機やモデムなどを備えた構成とする。受信機に
より一般のテレビ放送の受信を行うことができ、さらにモデムを介して有線または無線に
よる通信ネットワークに接続することにより、一方向（送信者から受信者）または双方向
（送信者と受信者間、あるいは受信者間同士など）の情報通信を行うことも可能である。
図３０（Ｂ）は、デジタルフォトフレーム９７００の一例を示している。例えば、デジタ
ルフォトフレーム９７００は、筐体９７０１に表示部９７０３が組み込まれている。表示
部９７０３は、各種画像を表示することが可能であり、例えばデジタルカメラなどで撮影
した画像データを表示させることで、通常の写真立てと同様に機能させることができる。
なお、デジタルフォトフレーム９７００は、操作部、外部接続用端子（ＵＳＢ端子、ＵＳ
Ｂケーブルなどの各種ケーブルと接続可能な端子など）、記録媒体挿入部などを備える構
成とする。これらの構成は、表示部と同一面に組み込まれていてもよいが、側面や裏面に
備えるとデザイン性が向上するため好ましい。例えば、デジタルフォトフレームの記録媒
体挿入部に、デジタルカメラで撮影した画像データを記憶したメモリを挿入して画像デー
タを取り込み、取り込んだ画像データを表示部９７０３に表示させることができる。
また、デジタルフォトフレーム９７００は、無線で情報を送受信出来る構成としてもよい
。無線により、所望の画像データを取り込み、表示させる構成とすることもできる。
図３１（Ａ）は携帯型遊技機であり、筐体９８８１と筐体９８９１の２つの筐体で構成さ
れており、連結部９８９３により、開閉可能に連結されている。筐体９８８１には表示部
９８８２が組み込まれ、筐体９８９１には表示部９８８３が組み込まれている。また、図
３１（Ａ）に示す携帯型遊技機は、その他、スピーカ部９８８４、記録媒体挿入部９８８
６、ＬＥＤランプ９８９０、入力手段（操作キー９８８５、接続端子９８８７、センサ９
８８８（力、変位、位置、速度、加速度、角速度、回転数、距離、光、液、磁気、温度、
化学物質、音声、時間、硬度、電場、電流、電圧、電力、放射線、流量、湿度、傾度、振
動、におい又は赤外線を測定する機能を含むもの）、マイクロフォン９８８９）等を備え
ている。もちろん、携帯型遊技機の構成は上述のものに限定されず、少なくとも本発明に
係る半導体装置の一形態を備えた構成であればよく、その他付属設備が適宜設けられた構
成とすることができる。図３１（Ａ）に示す携帯型遊技機は、記録媒体に記録されている
プログラム又はデータを読み出して表示部に表示する機能や、他の携帯型遊技機と無線通
信を行って情報を共有する機能を有する。なお、図３１（Ａ）に示す携帯型遊技機が有す
る機能はこれに限定されず、様々な機能を有することができる。
図３１（Ｂ）は大型遊技機であるスロットマシン９９００の一例を示している。スロット
マシン９９００は、筐体９９０１に表示部９９０３が組み込まれている。また、スロット
マシン９９００は、その他、スタートレバーやストップスイッチなどの操作手段、コイン
投入口、スピーカなどを備えている。もちろん、スロットマシン９９００の構成は上述の
ものに限定されず、少なくとも本発明に係る半導体装置の一形態を備えた構成であればよ
く、その他付属設備が適宜設けられた構成とすることができる。
図３２は、携帯電話機１０００の一例を示している。携帯電話機１０００は、筐体１００
１に組み込まれた表示部１００２の他、操作ボタン１００３、外部接続ポート１００４、
スピーカ１００５、マイク１００６などを備えている。
図３２に示す携帯電話機１０００は、表示部１００２を指などで触れることで、情報を入
力ことができる。また、電話を掛ける、或いはメールを打つなどの操作は、表示部１００
２を指などで触れることにより行うことができる。
表示部１００２の画面は主として３つのモードがある。第１は、画像の表示を主とする表
示モードであり、第２は、文字等の情報の入力を主とする入力モードである。第３は表示
モードと入力モードの２つのモードが混合した表示＋入力モードである。
例えば、電話を掛ける、或いはメールを作成する場合は、表示部１００２を文字の入力を
主とする文字入力モードとし、画面に表示させた文字の入力操作を行えばよい。この場合
、表示部１００２の画面のほとんどにキーボードまたは番号ボタンを表示させることが好
ましい。
また、携帯電話機１０００内部に、ジャイロ、加速度センサ等の傾きを検出するセンサを
有する検出装置を設けることで、携帯電話機１０００の向き（縦か横か）を判断して、表
示部１００２の画面表示を自動的に切り替えるようにすることができる。
また、画面モードの切り替えは、表示部１００２を触れること、又は筐体１００１の操作
ボタン１００３の操作により行われる。また、表示部１００２に表示される画像の種類に
よって切り替えるようにすることもできる。例えば、表示部に表示する画像信号が動画の
データであれば表示モード、テキストデータであれば入力モードに切り替える。
また、入力モードにおいて、表示部１００２の光センサで検出される信号を検知し、表示
部１００２のタッチ操作による入力が一定期間ない場合には、画面のモードを入力モード
から表示モードに切り替えるように制御してもよい。
表示部１００２は、イメージセンサとして機能させることもできる。例えば、表示部１０
０２に掌や指を触れることで、掌紋、指紋等を撮像することで、本人認証を行うことがで
きる。また、表示部に近赤外光を発光するバックライトまたは近赤外光を発光するセンシ
ング用光源を用いれば、指静脈、掌静脈などを撮像することもできる。

Claims (12)

  1. 銅を有するゲート電極層と、
    前記ゲート電極層上の、ゲート絶縁層と、
    前記ゲート絶縁層上の、半導体層と、
    前記半導体層上の、第１の層と、
    前記半導体層上の、第２の層と、
    前記第１の層を介して、前記半導体層と電気的に接続されたソース電極層と、
    前記第２の層を介して、前記半導体層と電気的に接続されたドレイン電極層と、を有し、
    前記ソース電極層及び前記ドレイン電極層はそれぞれ、第１の導電層、第２の導電層乃至第３の導電層の積層構造を有し、
    断面視において、
    前記半導体層の端部は、前記第１の層の端部を越えた第１の領域にあり、
    前記第１の領域側の前記第１の層の端部は、前記ソース電極層の端部を越えた領域にあり、
    前記第１の領域における前記半導体層の膜厚は、前記第１の層と重なる領域における前記半導体層の膜厚より小さい、半導体装置。
  2. 銅を有するゲート電極層と、
    前記ゲート電極層上の、ゲート絶縁層と、
    前記ゲート絶縁層上の、半導体層と、
    前記半導体層上の、第１の層と、
    前記半導体層上の、第２の層と、
    前記第１の層を介して、前記半導体層と電気的に接続されたソース電極層と、
    前記第２の層を介して、前記半導体層と電気的に接続されたドレイン電極層と、を有し、
    前記ソース電極層及び前記ドレイン電極層はそれぞれ、第１の導電層、第２の導電層乃至第３の導電層の積層構造を有し、
    断面視において、
    前記半導体層の一端部は、前記第１の層の端部を越えた第１の領域にあり、
    前記第１の領域側の前記第１の層の端部は、前記ソース電極層の端部を越えた領域にあり、
    前記第１の領域における前記半導体層の膜厚は、前記第１の層と重なる領域における前記半導体層の膜厚より小さく、
    前記半導体層の他端部は、前記第２の層の端部を越えた第２の領域にあり、
    前記第２の領域側の第２の層の端部は、前記ドレイン電極層の端部を越えた領域にあり、
    前記第２の領域における前記半導体層の膜厚は、前記第２の層と重なる領域における前記半導体層の膜厚より小さい、半導体装置。
  3. 銅を有するゲート電極層と、
    前記ゲート電極層上の、ゲート絶縁層と、
    前記ゲート絶縁層上の、半導体層と、
    前記半導体層上の、第１の層と、
    前記半導体層上の、第２の層と、
    前記第１の層を介して、前記半導体層と電気的に接続されたソース電極層と、
    前記第２の層を介して、前記半導体層と電気的に接続されたドレイン電極層と、を有し、
    前記ソース電極層及び前記ドレイン電極層はそれぞれ、第１の導電層、第２の導電層乃至第３の導電層の積層構造を有し、
    平面視において、
    前記半導体層は、前記第１の層と重なる領域と、前記第１の層と重ならない領域とを有し、
    前記第１の層と重ならない領域は前記半導体層の周縁側にあり、
    前記第１の層は、前記ソース電極層と重なる領域と、前記ソース電極層と重ならない領域とを有し、
    前記半導体層は、前記第２の層と重なる領域と、前記第２の層と重ならない領域とを有し、
    前記第２の層と重ならない領域は前記半導体層の周縁側にあり、
    前記第２の層は、前記ドレイン電極層と重なる領域と、前記ドレイン電極層と重ならない領域とを有し、
    断面視において、
    前記第１の層と重ならない領域における前記半導体層の膜厚は、前記第１の層と重なる領域における前記半導体層の膜厚より小さく、
    前記第２の層と重ならない領域における前記半導体層の膜厚は、前記第２の層と重なる領域における前記半導体層の膜厚より小さい、半導体装置。
  4. 銅を有するゲート電極層と、
    前記ゲート電極層上の、ゲート絶縁層と、
    前記ゲート絶縁層上の、半導体層と、
    前記半導体層上の、第１の層と、
    前記半導体層上の、第２の層と、
    前記第１の層を介して、前記半導体層と電気的に接続されたソース電極層と、
    前記第２の層を介して、前記半導体層と電気的に接続されたドレイン電極層と、を有し、
    前記ソース電極層及び前記ドレイン電極層はそれぞれ、第１の導電層、第２の導電層乃至第３の導電層の積層構造を有し、
    前記半導体層は、前記ゲート電極層と重なる領域にチャネル形成領域を有し、
    断面視において、
    前記チャネル形成領域における前記半導体層は、凹部を有し、
    前記凹部側の前記第１の層の端部は、前記ソース電極層の端部を越えた領域にある、半導体装置。
  5. 銅を有するゲート電極層と、
    前記ゲート電極層上の、ゲート絶縁層と、
    前記ゲート絶縁層上の、半導体層と、
    前記半導体層上の、第１の層と、
    前記半導体層上の、第２の層と、
    前記第１の層を介して、前記半導体層と電気的に接続されたソース電極層と、
    前記第２の層を介して、前記半導体層と電気的に接続されたドレイン電極層と、を有し、
    前記ソース電極層及び前記ドレイン電極層はそれぞれ、第１の導電層、第２の導電層乃至第３の導電層の積層構造を有し、
    前記半導体層は、前記ゲート電極層と重なる領域にチャネル形成領域を有し、
    断面視において、
    前記チャネル形成領域における前記半導体層は、凹部を有し、
    前記凹部側の前記第２の層の端部は、前記ドレイン電極層の端部を越えた領域にある、半導体装置。
  6. 銅を有するゲート電極層と、
    前記ゲート電極層上の、ゲート絶縁層と、
    前記ゲート絶縁層上の、半導体層と、
    前記半導体層上の、第１の層と、
    前記半導体層上の、第２の層と、
    前記第１の層を介して、前記半導体層と電気的に接続されたソース電極層と、
    前記第２の層を介して、前記半導体層と電気的に接続されたドレイン電極層と、を有し、
    前記ソース電極層及び前記ドレイン電極層はそれぞれ、第１の導電層、第２の導電層乃至第３の導電層の積層構造を有し、
    前記半導体層は、前記ゲート電極層と重なる領域にチャネル形成領域を有し、
    断面視において、
    前記チャネル形成領域における前記半導体層は、凹部を有し、
    前記凹部側の前記第１の層の端部は、前記ソース電極層の端部を越えた領域にあり、
    前記凹部側の前記第２の層の端部は、前記ドレイン電極層の端部を越えた領域にある、半導体装置。
  7. 銅を有するゲート電極層と、
    前記ゲート電極層上の、ゲート絶縁層と、
    前記ゲート絶縁層上の、半導体層と、
    前記半導体層上の、第１の層と、
    前記半導体層上の、第２の層と、
    前記第１の層を介して、前記半導体層と電気的に接続されたソース電極層と、
    前記第２の層を介して、前記半導体層と電気的に接続されたドレイン電極層と、を有し、
    前記ソース電極層及び前記ドレイン電極層はそれぞれ、第１の導電層乃至第２の導電層の積層構造を有し、
    断面視において、
    前記半導体層の端部は、前記第１の層の端部を越えた第１の領域にあり、
    前記第１の領域側の前記第１の層の端部は、前記ソース電極層の端部を越えた領域にあり、
    前記第１の領域における前記半導体層の膜厚は、前記第１の層と重なる領域における前記半導体層の膜厚より小さい、半導体装置。
  8. 銅を有するゲート電極層と、
    前記ゲート電極層上の、ゲート絶縁層と、
    前記ゲート絶縁層上の、半導体層と、
    前記半導体層上の、第１の層と、
    前記半導体層上の、第２の層と、
    前記第１の層を介して、前記半導体層と電気的に接続されたソース電極層と、
    前記第２の層を介して、前記半導体層と電気的に接続されたドレイン電極層と、を有し、
    前記ソース電極層及び前記ドレイン電極層はそれぞれ、第１の導電層乃至第２の導電層の積層構造を有し、
    断面視において、
    前記半導体層の一端部は、前記第１の層の端部を越えた第１の領域にあり、
    前記第１の領域側の前記第１の層の端部は、前記ソース電極層を越えた領域にあり、
    前記第１の領域における前記半導体層の膜厚は、前記第１の層と重なる領域における前記半導体層の膜厚より小さく、
    前記半導体層の他端部は、前記第２の層の端部を越えた第２の領域にあり、
    前記第２の領域側の第２の層の端部は、前記ドレイン電極層を越えた領域にあり、
    前記第２の領域における前記半導体層の膜厚は、前記第２の層と重なる領域における前記半導体層の膜厚より小さい、半導体装置。
  9. 銅を有するゲート電極層と、
    前記ゲート電極層上の、ゲート絶縁層と、
    前記ゲート絶縁層上の、半導体層と、
    前記半導体層上の、第１の層と、
    前記半導体層上の、第２の層と、
    前記第１の層を介して、前記半導体層と電気的に接続されたソース電極層と、
    前記第２の層を介して、前記半導体層と電気的に接続されたドレイン電極層と、を有し、
    前記ソース電極層及び前記ドレイン電極層はそれぞれ、第１の導電層乃至第２の導電層の積層構造を有し、
    平面視において、
    前記半導体層は、前記第１の層と重なる領域と、前記第１の層と重ならない領域とを有し、
    前記第１の層と重ならない領域は前記半導体層の周縁側にあり、
    前記第１の層は、前記ソース電極層と重なる領域と、前記ソース電極層と重ならない領域とを有し、
    前記半導体層は、前記第２の層と重なる領域と、前記第２の層と重ならない領域とを有し、
    前記第２の層と重ならない領域は前記半導体層の周縁側にあり、
    前記第２の層は、前記ドレイン電極層と重なる領域と、前記ドレイン電極層と重ならない領域とを有し、
    断面視において、
    前記第１の層と重ならない領域における前記半導体層の膜厚は、前記第１の層と重なる領域における前記半導体層の膜厚より小さく、
    前記第２の層と重ならない領域における前記半導体層の膜厚は、前記第２の層と重なる領域における前記半導体層の膜厚より小さい、半導体装置。
  10. 銅を有するゲート電極層と、
    前記ゲート電極層上の、ゲート絶縁層と、
    前記ゲート絶縁層上の、半導体層と、
    前記半導体層上の、第１の層と、
    前記半導体層上の、第２の層と、
    前記第１の層を介して、前記半導体層と電気的に接続されたソース電極層と、
    前記第２の層を介して、前記半導体層と電気的に接続されたドレイン電極層と、を有し、
    前記ソース電極層及び前記ドレイン電極層はそれぞれ、第１の導電層乃至第２の導電層の積層構造を有し、
    前記半導体層は、前記ゲート電極層と重なる領域にチャネル形成領域を有し、
    断面視において、
    前記チャネル形成領域における前記半導体層は、凹部を有し、
    前記凹部側の前記第１の層の端部は、前記ソース電極層の端部を越えた領域にある、半導体装置。
  11. 銅を有するゲート電極層と、
    前記ゲート電極層上の、ゲート絶縁層と、
    前記ゲート絶縁層上の、半導体層と、
    前記半導体層上の、第１の層と、
    前記半導体層上の、第２の層と、
    前記第１の層を介して、前記半導体層と電気的に接続されたソース電極層と、
    前記第２の層を介して、前記半導体層と電気的に接続されたドレイン電極層と、を有し、
    前記ソース電極層及び前記ドレイン電極層はそれぞれ、第１の導電層乃至第２の導電層の積層構造を有し、
    前記半導体層は、前記ゲート電極層と重なる領域にチャネル形成領域を有し、
    断面視において、
    前記チャネル形成領域における前記半導体層は、凹部を有し、
    前記凹部側の前記第２の層の端部は、前記ドレイン電極層の端部を越えた領域にある、半導体装置。
  12. 銅を有するゲート電極層と、
    前記ゲート電極層上の、ゲート絶縁層と、
    前記ゲート絶縁層上の、半導体層と、
    前記半導体層上の、第１の層と、
    前記半導体層上の、第２の層と、
    前記第１の層を介して、前記半導体層と電気的に接続されたソース電極層と、
    前記第２の層を介して、前記半導体層と電気的に接続されたドレイン電極層と、を有し、
    前記ソース電極層及び前記ドレイン電極層はそれぞれ、第１の導電層乃至第２の導電層の積層構造を有し、
    前記半導体層は、前記ゲート電極層と重なる領域にチャネル形成領域を有し、
    断面視において、
    前記チャネル形成領域における前記半導体層は、凹部を有し、
    前記凹部側の前記第１の層の端部は、前記ソース電極層の端部を越えた領域にあり、
    前記凹部側の前記第２の層の端部は、前記ドレイン電極層の端部を越えた領域にある、半導体装置。
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