TW412854B - Method of forming a random access memory, information processing and bonding together multiple substrates, stacked integrated circuit memory, and integrated circuit memory structure - Google Patents

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經濟部中央橾準局負工消費合作社印11 第87105110號專利申請案 中文說明書修正頁(89年3姐2 854 A7 B7 五、發明説明（1 ) 發明背景 發明領域 本發明有關堆疊的積體電路記憶體。 先前技術之狀態 用於增加電子電路的效能和減少成本之製造方法，幾乎 沒有例外的，是增加電路的整體性並且減少相同數目的例 如電晶體或電容的電路裝置的實際大小。這些方法到 1996年已產生了每秒能處理超過100百萬的運算而只花費 少於美金$ 1，〇〇〇的微處理器，以及以少於50奈秒（n s )的 時間存取資料並且成本低於$ 50的64百萬位元動態隨機 存取記憶體電路。此種電路的實際大小小於2cm2。此製 造方法大大地支援了在主要工業化國家内生活的經濟標準， 並且最確定持續會對全世界人類每天的生活有重大的影響 力。 電路製造方法有二種主要形式：處理整體性和組合整體 {生。過去在這兩個製造原則間的界限明確，但最近隨著多 晶片模组（MCMs)和覆晶接合晶粒附著使用的興起，此明確 的分野可能很快會消失。（在此主要使用積體電路（1C)的術 語是參考一單一的晶粒形式的電路基體，與，例如，一封 包形式的積體電路做比較時，該形式像是從例如一半導體 晶圓的積體電路中鋸出的。）大多數的積體電路，當以原 始晶粒形式時，目前是各別地被封包，然而，多晶片模組 (MCMs)的使用已逐漸增加。在一多晶片模組（MCMs)内的晶 粒通常以一平坦方式與以傳統積體電路晶粒輸入/輸出 -4- 本紙張尺度適用中國國家標隼（CNS ) Α4規格（210ΧΜ7公釐） (請先閲讀背面之注意事項再填寫本頁) 訂 經濟部中央標年局負工消贽合作社印製 412854 A7 __ _B7 五、發明説明（2 ) ~~— 相互連接結合方法，例如線圈結合，DCA(直接晶片附著) 或FCA,(覆晶接合附著）來附著在一電路基體上。 積體電路記憶體，例如動態隨機存取記憶體，靜態隨機 存取記憶體，快閃式可消除可程式唯讀記憶體，電子式可 消除可程式唯讀記憶體，鐵電體，GMR(巨大磁阻）等， 共同的構造上的或結構上的特徵爲與該控制電路爲整體 的，該控制電路與該記憶體陣列電路整合在同—晶粒上。 此建立的（標準的或傳統的）構造或電路佈局結構在較大記 憶體電路的控制電路和記憶體-陣列電路間產生一設計上的 取捨限制。記憶體細胞電路-製造幾何學上的縮小已導致愈 來愈密集的―記憶體積體電路，然而，這些較高的記憶體密 度已產生較複雜的控制電路而增加該積體電路增加的面 積。增加的積體電路面積裝置，每個積體電路至少（每個 晶圓有較少的積體電路）較高的製造成本和較低的積體電 路良率（每個晶圓有較少的運作積體電路），並且在最差的 情況下，由於其不具競爭性的成本或不可信賴的運算使該 積體電路設計無法製造。 隨記憶體密度增加和個別記憶體細胞大小減少而需要較 ^私制危路。一 s己憶體積體電路的控制電路與積體電路面 積的百比率’在某些情況下例如動態隨機存取記憶體，爲 接近或超過40%。該控制電路的一部份爲該感應放大 器，在一讀取運算期間内，該放大器感應該記憶體陣列電 路内記憶體細胞的狀態，電位差或電荷。該感應放大器電 路是控制電路一個重要的部份，並且要改良感應放大器敏 -5- 本纸張尺度適用中01¾¾率（CNS ) Λ视格（训幻97公楚Γ : (請先閲讀背面之注意事項再填寫本頁) 丁 -5 ^-- 第871〇5丨1|«含®步嬖案 中文說明f谬正頁$9年3. 月） A7 B7 經濟部中央標準局員工消費合作社印裝 五、發明説明（3 感度以便感應即使是較小的記憶體細胞而避免該感應放大 器所使用的面積過大，這對積體電路記憶體設計者是一經 常的挑戰- 若此設計限制或在控制和記憶體電路間的取捨不存在， 應能製造出能執行各種額外功能，例如感應每個記憶體細 胞的複數個儲存狀態，經由較大較敏感的感應放大器來執 行較快的記憶體存取，快取，更新，位址轉換，等的控制 電路。但此取捨為記憶體積體電路物理上的和經濟上的實 體’就如同目前由所有製造者所生產的積體電路。 動態隨機存取記憶體電路的能力以4為因數從一代增加 到下一代；例如’ 1百萬位元，4百萬位元，16百萬位元 和64百萬位元動態隨機存取記憶體。這種每一代在電路 記憶體能力上四倍的增加已產生愈來愈大的動態隨機存取 記憶體電路面積。當進入一新一代動態隨機存取記憶體 時’由於電路良率太低，因此大量製造並不具成本效益。 在新一代動態隨機存取記憶體的離型樣品出現和此電路量 產日期之間通常還要好幾年。 以堆疊或三維（3D)方式的組合晶粒在本發明之發明人的 美國專利第5,354,695號已揭露，在此併入做為參考。此 外，記憶體已嚐試過3D方式的組合晶粒。德州達拉斯的 德州儀器，加州寇士達美沙（Costa Mesa)的而彎感應器（Irvine Sensors)和加州史高（Scotts)谷的立方（Cubic)記憶體公司，皆 已嚐試生產堆疊的或三維（3D)動態隨機存取記憶體產品。 在所有這三種情況下，傳統晶粒形式的動態隨機存取記憶 -6- 本紙乐尺度適用中國®家標準（CNS ) A4規格（210X297公釐） H I I 11 1 I— 11 n ^ 線 (請先閱讀背面之注意事項再填寫本頁) 412854五、發明説明（4) A7 B7 經濟部中央標準局負工消费合作社印聚 體電路被堆疊並且在該堆疊中每一個動態隨機存取記憶體 之間的相互連接是沿著電路堆疊的外表來形成。這些產品 在過去數年已可買到並且在商業應用中證實爲太過昂貴， 但已有某些由於其較小的實體大小或足跡而使用於太空和 軍事應用中。 該動態隨機存取記憶體電路類型被视爲並且通常用於做 爲在此應用中之一範例，然而，此發明很明顯地未被限於 動態隨機存取記憶體類型的電路。無疑地，記憶體細胞類 型例如EEPROMs、（電子式可消可程式唯讀記憶體），更新 EPROM (可消除可程式唯讀記憶體），鐵電體，GMR (巨大 磁阻）或此彳己憶體細胞的組合（之間或之内）也可使用目前 的三維結構（3DS)方法以形成三維結構(3DS)記憶體裝置。 本發明’在其它目標之中，更包括以下目標： 1 ·每百萬位元記憶體的製造成本較傳統僅以整體的電路 整合方法所製造的電路低好幾倍。 2 ·效能較傳統製造的記憶體電路高好幾倍的。 3 ·每個積體電路的記憶體密度較傳統製造的記憶體電路 面好幾倍。 4 .對電路面積大小’並且因而對成本有較佳的設計者控 制。 5 透過一内部控制器對記憶體細胞的電路動態和狀態自 我測試。 6 .動態錯誤復原和重新建構。 7 ·每個記憶體細胞的多階儲存。 -1 - 本紙ίϋΐΑ中國國家標準（CNS ) A4規格（210χ_297公楚) ' {請先閱讀背面之注意事項界填驾本莨) 訂

Sr 經濟部中央標毕局吳工消費合作社印" __412854 b7 —____ 五、發明説明（5 ) " 8 .虛擬位址轉換，位址視窗，例如間接定址或内容定 址的各‘種位址功能，類比電路功能和各種圖形加速及微處 理器功能。 發明之簡要敘述 本二維結構(3DS)記憶體技術爲—堆疊的或三維（3D)電路 組合技術，特色包括： 1 .將記憶體電路和該控制邏輯電路實體分離到不同的層； 2 .數個記憶體電路使用一個控制邏輯電路； 3.將該記憶體電路變薄至厚-度小於约5〇微米，形成一 個具有經平坦處理的結合表·面的十分有彈性的基體，並且 當仍爲晶圓基體形式時，將該電路結合至該電路堆疊；並 且 4 ,使用細粒度的高密度層内垂直匯流排連接。該三維 結構（3DS) 憶體製造方法致能數個效能和實體大小效 率，並且以既定的半導體處理技巧來實現。以動態隨機存 取記憶體電路爲例’一以0.25微米處理所製造的64百萬 位元動態隨機存取記憶體晶粒大小爲84平方楚米，記憶 體面積對晶粒大小比爲40 °/。並且8百萬位元儲存的存取時 間約馬50奈秒’ 一以相同〇·25微米處理所製造的動培 隨機存取記憶體積體電路其晶粒大小爲18.6平方楚米，使 用1.7個動態隨機存取記憶體陣列電路層，記憶體面積對 晶粒大小比爲94.4 %並且64百萬位元儲存的預計存取時間 小於10奈秒。該二維結構（3DS)動態隨機存取記憶體積體 電路製造方法代表一可衡量的，在每百萬位元成本上比傳 -8- 本纸張尺度適用中國國家標準（CNS ) 規格（2!〇x 297公釐） (請先閲讀背面之注意事項再填寫本頁) -11 第87丨#1¾¾¾¾申請案 中文說明書修正頁(的年3月） Β7 五、發明説明（6 ) 經濟部中央橾準扃貞工消費合作社印裝 統動態隨機存取記憶體積體電路製造方法的成 风不'减少好幾 倍。換句話說，遠二維結構（3DS)記憶體製造方法代表 在基礎結構的水準上’與所使用的處理製造技術無關的一 個基本的成本節省。 附圖之簡要敘述 從以下與附圖有關的敘述中將更易了解本發明。在圖中： 圖la為一以方法A或方法B所製造的三維結構（3DS)動 態隨機存取記憶體積體電路的圖示，並且展示與傳統積體 電路晶粒相同的輸入/輸出結合接腳的實體外觀； 圖lb為一二維結構（3DS) έ己憶體積體電路的橫斷面圖， 顯示在數個變薄的電路層間的該金屬結合相互連接； 圖lc為一三維結構（3DS)動態隨機存取記憶體積體電路堆 疊被結合且被面朝下的相互連接到一較大的傳統積體電路 或另一個三維結構（3DS)積體電路的圖示； 圖2a顯示有一組資料線組的匯流排線，例如，一個皡 的三維結構（3DS)動態隨機存取記憶體陣列電路·區塊的實 體佈局圖； 圖2b顯示一有兩組資料線组的匯流排線，例如，兩個 埠的三維結構（3DS)動態隨機存取記憶體陣列電路區塊的 該實體佈局圖； 圖2c顯示一範例的記憶體控制器電路的一部份的實體 佈局圖； 圖3為顯示一顯示64個三維結構（3DS)動態隨機存取記 -9- 本纸伕尺度通用中國國家榡隼{ CNS ) Α4说格（210Χ297公釐） (請先閱讀背面之注意事項再填寫本頁) 裝· ,ιτ -丨球 A7 B7 憶體 412854 五、發明説明（ 陣列區塊分割的三維結構（3DS)動態隨機存取記憶體 陣列電路實體佈局圖； 圖4爲一在一變薄的基體内的一般的三維結構（3DS)垂直 相互連接或直接連接的橫斷面圖； 圖5爲一顯示用於向下選擇的閘線讀取或窝入選擇的三 維結構（3DS)記憶體多功器的佈局圖。 較佳具體實例之詳細敘述 參考圖la和圖lb，該3DS(三維結構）記憶體裝置1〇0爲 一在所有電路層之間有細粒度垂直相互連接的積體電路層 的堆疊。使用細粒度層内垂-直相互連接的術語以意味著電 子導體帶有^或不帶有一干擾裝置元件而通過一電路層，並 且間距一般小於100微米，並且更特別地小於10微米， 但不僅限於間距小於2微米，如在圖2a和圖2b所能看到 的。該細粒度層内垂直相互連接也運作以將各種電路層結 合在一起。如圖1 b中所示，雖然該結合和相互連接層 l〇5a，l〇5b等，最好是金屬，但也可能如在此後所描述的 使用其它材料。 該樣式107a，107b等，在該結合和相互連接層1〇5&， 105b等定義在積體電路層間的該垂直相互連接接觸，並且 用於電子地將這些接觸與彼此和剩餘的結合材料分離；此 樣式是以空隙或以電介質填充在該結合層内的空間。 該三維結構（3DS)記憶體堆疊一般組成—控制器電路ι〇ι 和某些數目的記憶體陣列電路層，一般在9和32之 間，但對層數無特別限制。該控制器電路有一名目電路^ -10- 木紙張尺度適用中國囤家標隼（CNS ) Λ4规格（2iOX297公釐） (請先閲讀背面之注^項再填寫本页)

、1T 經漭部中央標準局貞工消资合作社印聚 412854 A7 --------B7_ 五、發明説明（8 ) 度（一般是0.5釐来或更大），但每一記憶體陣列電路層是 邊薄的並且十分有彈性的淨低應力小於微米的電 路，並且在厚度上一般小於1〇微米。傳統輸入/輸出結合 接腳形成於一最终記憶體陣列電路層以與傳統封包方法— 起使用。可使用其它金屬樣式例如插入式相互連接（揭露 於本發明人之美國專利第5,323,〇35和5,453,4〇4號）， DCA (直接晶片附著）或FCA (覆晶接合附著）方法。 結漪部中央標準局資工消贽合作社印製 (請先閱讀背面之注意事項再填寫本頁) 此外，可使用該細粒度層内垂直相互連接以在一三維結 構（3DS)記憶體晶粒和一傳統晶-粒之間（其中該傳統晶粒應 爲如圖u中所示的該控制器電路）或—三維結構（3DS)記憶 體晶粒和另一個三維結構（3DS)記憶體晶粒之間直接單一 的晶粒結合；應假設要被結合在一起的該各別晶粒的面積 (大小）是可變動的並且不需一樣。特別參考圖]c ，一三 維結構（3DS)動態隨機存取記憶體積體電路堆疊1〇〇被結合 並且面朝下被相互連接到一較大的傳統積體電路或另一個 二維結構（3DS)積體電路1〇7 。或者該三維結構（3DS)堆疊 100可僅由動態隨機存取記憶體陣列電路所组成，以該動 態隨機存取記憶體控制器電路做爲較大晶粒的部份。若該 動態隨機存取記憶體控制器電路爲該較大晶粒的部份，然 後將需要細粒度垂直匯流排相互連接（在該三維結構動態 隨機.存取記憶體積體電路堆疊100的表面（1〇9)以將該三維 結構（3DS)動態隨機存取1己憶體陣列電路連接到該動態隨 機存取記憶體控制器’不然較大的顆粒傳統相互連接將會 被併入（樣式化）該平坦化的結合層。 11 - 本纸張尺度適用中國囤家標準（CNS ) Λ4規格（2丨0X297公釐） 經濟部屮夾標準局貝工消费合作社印奴 412854 五、發明説明（9 ) 如在圖3中所示，每一記憶體陣列電路層包括—記憶體 陣列電路300 ’是由記憶體陣列區塊3〇1所組成（面積一般 小於5平方釐米），並且每一區塊是由記憶體細胞（與該動 態隨機存取記憶體或電子式可消除可程式唯讀記憶體電路 的細胞陣列十分相似），將匯流排電極，和_ —隨設計者選 擇的--用於選擇該i己憶體陣列特定列或行的致能閘所構 成。該控制電路由感應放大器，位址，控制和驅動邏輯 所組成’一般會在例如在傳統動態隨機存取記憶體的.整體 設計的傳統記憶辞電路的週邊-發現。 細粒度匯流垂直地將該控制器獨立地連接到每一記憶體 陣列層使得.該控制器可提供驅動（動力）或致能信號至任一 層而不影響任何其它層的狀態。這讓該控制器獨立地測 試，讀取或寫入每一個記憶體電路層。 圖2a和圖2b顯示一記憶體陣列，例如圖3的區塊 3〇1 ，可能的區塊佈局的範例。雖然在該圖示的具體實例 中僅顯示該區塊的一部份，該區塊展示左右對稱以致於該 完整區塊的佈局可從圖示的部份確定。在各種參考數字之 後使用縮寫"T”，"L·'，和"TL”以分別表示11上11，''左，，和11左 上"，表示未顯示於圖中的相符的元件。 參考圖2a ，該區塊的核心部份200是由一記憶體細胞_ “海”所構成。邏輯地，該記憶體細胞的集合體可再細分爲 u巨集細胞"201 ，每一個細胞包括某些數目的記憶體細 胞，例如，一 8-X-8陣列的64記憶體細胞。在該核心的外 圍形成包括層内結合和匯流排接觸金屬化物400的細粒度 -12、 本纸依尺度適用中國园家標华（CNS ) Λ4規格（210X297公釐） (锖先閱讀背而之注意事項存填寫本寊) 訂 41885*1 A7 --—-—~~_-- 五、發％説明（1〇) 垂直相互連接，在此後參考圖4詳細敘述。該細粒度垂直 相互連接包括輪入/輸出電源和接地匯流排線203TL ，記 憶體電路層選擇205T，記憶體巨集細胞行選擇207T，資 料線209L ’和閘線多功器（"mux”）選擇209TL。閘線多功器 211T ’在圖示的具體實例中，是用於在一個8條閘線寬的 記憶體巨集細胞行内選擇四行之一的4 : 1多功器。符合 的底侧4 : 1多功器與該頂側多功器2ι1τ結合以形成一相 等的8 : 1多功器’用於從一個8條閘線寬的記憶體巨集細 胞行中選擇一單—閘線。 · 經濟部中史標準局员工消贽合作社印^ (讀先閱讀背面之注意事項再填寫本頁) '^ 一 4 : 1閘線匯流排多功器-5〇〇的實現顯示於圖$ 。閘線 致能209TUJ：例如，形成於金屬_丨層中）分別控制電晶體 501a到501d。各別的閘線503a到503d耦合到該電晶體。 也可看到部份被耦合到—相符的4 :丨多功器（未顯示）的閘 線505a到505d。當該閘線致能之一是啓動的，該相符的 閘線被耦合到該多功器的一輸出線5〇7 (例如，形成於金屬 -2層内）。該輸出線經由一線5〇9被連接到一個或多個垂 直匯流排連接（例如，形成於金屬· 3層内，並且符合垂直 匯流排相互連接的金屬接觸400 )和鎢插座511和513。該 鎢插座513將該線509結合至垂直相互連接（未顯示）。 再次參考圖2a ，在記憶體電路層的情況下，該層也可 能包括來自控制器層致能信號205T的輸出線致能（閘）， 輸入/輸出致能（閘）213可能被提供给該致能。 注意到在該記憶體層位準，每一個記憶體區塊301與每 —個其它的記憶體區塊301是彼此電子獨立的。據此，每 -13- 本紙張尺度適用中國國家標準（CNS ) Λ4規格（21〇X 297公t > ®濟部中央榡準局負工消贽合作社印製 ·，· 412854 A7 ^—-------_ B7 五、發明説明（U) ~ 一個記憶赠區塊的灸率機率是獨立的。 可加入額外的讀取/寫入埠就如同可加入額外的閘線垂 直相互連接一樣；可以重覆的方式使用額外的垂直相互連 接以改良垂直相互連接良率。該三維結構（郷）記憶體 電路可被設計成有一個或多個資料讀取和窝入匯流排蜂相 互連接。參考圖2b，一記憶體區i鬼301'被顯示爲具有-個P0埠’（209L)和另-個p i埠，（2〇9L，）。垂直相互連接數 目的隹-限制疋此垂直相互連接施加在該電路成本上的總 費用J細粒度舞直相互連接方法可讓每個區塊數以百計 的相互連接而在晶粒面積上.僅增加幾個百分比。 如範例，—一個有兩個讀取/寫入埠的4百萬位元的動態 隨機存取名憶體圮憶體區塊並且以〇 35微米或〇15微米設 叶規則來實現的顯示於圖2b中的該垂直相互連接的總費 用疋由約5,000個連接所組成，並且該總費用小於該記憶 體陣列區塊總面積的6 %。因而，在三維結構(3DS)動態隨 機存取記憶體電路中每一個記憶體陣列電路層的垂直相互 連接總費用小於6 %。這明顯地小於目前在整體的動態隨 機存取記憶體電路設計中所所經驗的，其中非記憶體細胞 面積的百分比可超過40%。在一完整的三維結構（3DS)動 態隨機存取記憶體電路中，非記憶體細胞面積的百分比一 般小.於堆疊結構中所有電路總面積的%。 p亥二維結構（3DS) έ己憶體裝置將一般會在臨近整體纪揀體 電路的記憶體細胞中找到的控制功能解耦合，並且將它們 分離到該控制器電路。該控制功能，而非如在傳統記丨声體 -14- 本紙張尺度適用中國固家標準（CNS ) Α4规格（2i〇X297公釐） {諳先閱讀背面之注意事項再填寫本頁} *π

- I I -I 五 '發明説明（12) 積體電路中是發生在每一記憶體陣列層上，在控制器電路 中僅發I生一次。這產生一經濟性，透過此經濟性，數個記 憶體陣列層共用相同的控制器邏輯，並且因而，比傳統的 記憶體設計以至多爲二因數來降低每一個記憶體細胞的該 淨成本。 將該控制功能分離至一單獨的控制器電路讓更多面積用 於此功能（例如，一等於一個或數個記憶體陣列區塊面積 的面積）6以功能的此實體分離也讓用於控制邏輯和記憶 體陣列的兩種非常不同的製造-技術的製造處理分離，與傳 統Ζ隐體使用的该較複雜的组合的邏輯/記憶體製造處理 相較再次貫現額外的製造成本節省。該記憶體陣列也可以 —種不考慮控制邏輯功能的處理必要條件的處理技術而被 製造。迢導致能以低於目前記憶體電路的成本來設計較高 效能技制器功能的能力。此外，該記憶體陣列電路也可以 較少的處理步驟來製造並且名義上降低記憶體電路製造成 本約30 %到40 % (例如，在動態隨機存取記憶體陣列的情 況下’與互補式金氧半導體（CM〇s)相較的話，該處理技術 可被限制於N型金氧半導體_08)或？型金氧半導體(pM〇s) 電晶體）。 因而’雖然較偏好將—記憶體控制器基體的十分平坦的 表面.和一使用熱擴散金屬結合的記憶體陣列基體結合，在 該本發明較廣義的方面中，本發明打算透過任何各種傳統 表面結合方法，例如各向異性地傳導環氧附著，來結合單 獨記憶體控制器和記憶體陣列基體，以形成在該兩者之間 -15- 麟愧 ~" ~— --

I— S I (請先閱讀背面之注意事項再填寫本頁) · •1Τ 峻 經濟部中夾標泽局負工消背合作社印製 __^412854 ^77 五 '發明説明（13) 的相互連接，以提供隨機存取資料儲存。 參考圖2c ，顯示一範例的記憶體控制器電路的—部份 勺佈局。該層内結合和匯流排接觸金屬化物有如前所述關 於圖2a的相同樣式。然而，除了記憶體細胞海，已提供 包括’例如’感應放大器和資料線緩衝器215的記憶體控 制器電路。由於晶粒面積增加的可取得性，也可提供與該 感應放大器和資料線緩衝器215有關的多階邏輯。同樣也 顯示的是位址解碼，閘線和動態隨機存取記憶體層選擇邏 輯217 ’更新和自我測試邏輯'219，錯誤更正碼(ECC)邏輯 221 ，视窗邏輯223 ，等。讀注意除了一般在動態隨機存 取記憶體記憶體控制器電路内通常可找到的功能之外，也 才疋供自我測試邏輯’錯誤更正碼（£CC)邏輯，和視窗邏 輯。视晶粒大小或所使用的控制器電路層數目而定，也提 供包括’例如，虛擬記憶體管理，位址功能例如間接定址 或内谷定址’資料壓縮，資料解壓縮，聲音加碼，聲音解 碼，視訊加碼，視訊解碼，語音辨識，手寫辨識，電源管 理’資料庫處理，圖形加速功能，處理器功能（包括增加 一微處理器基體）’等任何數種其它功能。 經滴部中央標準局吳工消贽合作社印製 〇玄二維結構（3DS)記憶體電路晶粒的大小不是依賴目前對 於在一整體的層上包括該記憶體細胞的必要數目和控制功 能邏輯的限制。這讓電路設計者減少該三維結構（3C)S)電 路晶粒大小或選擇一對該電路良率較適切的晶粒大小^三 維結構（3DS)記憶體電路晶粒大小主要是用於製造該最終 三維結構（3DS)記憶體電路所使用的記憶體陣列區塊的大 -16 - 本纸ί長尺度適用中國囤家標準（CNS ) A4規格（2I0X297公釐） 經濟部中央標準局負工消費合作社印製 412854 at B7 五、發明説明（14) 小和數目以及記憶體陣列層的數目的函數。（一個【9層， 0.25微米處理的二維結構（3DS)動態隨機存取記憶體記憶體 電路的良率可能會如下所述的大於9〇%。）選擇該三維結 構（3DS)電路晶粒大小的優點使致能較早的第—生產使用 較傳統整體的電路設計所可能達到的改良的處理技術。當 然，這意味著額外的成本減少和較該傳統記憶體電路爲大 的效能。 三維結構（3DS)記憶體裝置製造方法 三維結構0DS)記憶體電路肴兩種主要的製造方法。然 而，該兩種三維結構（3DS)記憶體製造方法共同的目標爲 將一些電路基體熱擴散金屬結合（也被視爲熱壓縮結合）到 一硬的支撑或共同基體，此支撑或共同基體本身也可爲一 電路元件層<5 該支撑或共同基體可以是一標準的半導體晶圓，一石英 晶圓或一與該三維結構（3DS)電路處理步驟，該電路運算 和所使用的該處理元件相容的任何材料組合的基體。該支 撑基體的大小和形狀是將可使用的製造設備和方法最佳化 下的選擇。電路基體被結合到該支撑基體，並且然後經由 各種方法變薄。電路基體可形成於一標準單一水晶半導體 基體上或如形成在一適當的基體例如矽或石英上的聚合矽 (polysilicon)積體電路， 水口矽电晶體電路有一重大的成本節省取捨，亦即，併 入個可氓孩基體被釋出並且被重新使用的分離層（薄 膜），該聚合矽積體電晶體被形成於該基體上。聚合矽電 ___ -17- 本紙狀度適則晴:料（CNS )⑽兄格（加心7公楚） (請先閲讀背面之注意事項再填寫本頁) 訂 气 經濟部中央榡準局員工消费合作社印" 412854 A7 '_______B7 五、發明説明（15) 晶體或TFTs (薄膜電晶體）裝置廣泛被使用，並且不需僅從 矽中製造。 該二維結構（3DS)記憶體電路的各種電路層透過使用兩種 金屬表面，一般是鋁’的熱擴散而被結合在一起。該要被 t合的電路表面是平滑並且十分平坦如—未處理過的半導 體晶圓的表面或一已處理過的半導體晶圓已用該CMp (化 予機械處理）方法平坦化過，表面平坦度小於1釐米並且 最好小於1,000埃超過至少要被結合的電路表面的面積（在 基體上所形成的）。在要被結合的電路表面上的金屬結合 材料被樣式化成彼此的倒影並且以定義如在圖2a ，圖 2b ’圖2c—和圖5中所述的該各種垂直相互連接接觸。該 結合兩種電路基體的步驟導致在該兩個各別的電路層或基 體之間同時地形成該垂直相互連接。 電路層的熱擴散結合最好發生在一個經過控制的壓力和 例如有少量水和氧氣容量的氮的大氣元件的設備室内。該 結合設備對準該要被結合的基體樣式，以一組程式壓力將 他們壓在一起，並且在如做爲結合材料所使用的金屬類型 所需的一段時間的一個或多個溫度下。結合材料的厚度通 系在500埃到15,000埃的範圍或者有一個更大的較佳厚度 ^500埃。基體的最初結合最好在低於標準壓力下完成，例 如在負1托利切里（t〇rr)和740托利切里（torr)的壓力之間， 視該結合樣式的設計而定。這可在該結合表面間留下—内 郅的負値，一旦外部大氣氣壓返回，這更協助該結合的形 成並且加強結合的可靠性。 18- 本紙張尺度適用肀囤囤家標辛（CNS ) A4规格（210XW7公k ) ~~~~ ' {請先閱讀背面之注$項再填寫本頁}

經濟部中央標荜局只工消费合作社印¾ 412854 A7 ____________B7_ 五、發明説明（16) 最佳的結合材料是純鋁或一鋁合金，但不僅限於鋁並且 可能包:括，例如，錫，鈦，銦，鈀，鋅，鎳，銅，鉑，金 的金屬或此種在可接受的溫度和形成期間提供可接受的表 面結合擴散能力的金屬合金。該結合材料不僅限於金屬， 並且可能是結合材料的组合，例如高傳導性的聚合矽，其 中某些爲非傳導性的，例如二氧化矽，並五前述範例類型 的結合材料的選擇，不應被認爲是電路層可如何被結合的 限制。 在金屬結合材行形成一自然表面氧化物而抑制一令人滿 意的結合的形成或該氧化物.增加該結合所形成的垂直相互 連接内的電—阻的情況下，該氧化物應被移除。該結合設備 提供一氧化物減少能力，以至於該結合材料的結合表面被 挺出而·/又有自然的表面乳化物。形成減少表面氧化物的瓦 斯氣壓的方法是眾所週知的，並且有其它移除該自然氧化 物的方法，例如濺鍍蝕刻，電漿蝕刻或離子磨蝕刻。在使 用铭做爲結合材料的情況下，最好該在結合表面上的約 40埃的薄的自然氧化铭薄膜在結合之前被移除。 遠二維結構（3DS) f己憶體電路變薄的（十分有彈性的）基體 電路層爲一般的記憶體陣列電路，然而，該變薄的基體電 路層不僅限於记憶體電路。其它電路層類型可以是护制器 電路非揮發性的記憶體例如電子式可消除可程式唯讀記 憶體，額外的邏輯電路包括微處理器邏輯和例如那些支援 圖形或資料庫處理等的特殊應用邏輯功能。此電路層類型 的選擇根據該電路設計功能上的必要條件並且不被該三 -19- 本紙張尺度適用中國囤家標準（CNS ) Α4規格210Χ 297公釐) ' "" -----------------乂—J---:---訂 (請先閲讀背面之注項再填疼本耳j 經濟部中央標準局員工消贽合作社印製 41^85·： ' A7 ________B7 五、發明説明（17) 維結構（3DS)記憶體製造處理所限制。 該變，薄的（十分有彈性的）基體電路層最好以低應力（小 於5xK)8達因/平方公分（dynes/cm2))的電介質製造，例如低應 力二氧化矽和氮化矽電介質，相對於在傳統記憶體電路製 造中較常使用的較高應力電介質的二氧化矽和氮化矽。此 低應力電介質在本發明人之美國專利第5,354,695號中被詳 細討論，在此被併入做爲參考。在三維結構（3DS)動態随 機存取s己憶體電路的組合中可使用有傳統應力位準的電介 兔，然而，但若片多層構成該—被堆叠的组合，在該組合中 的每一層必須是應力平衡的-以便一層的沉積的薄膜的淨應 力小於5xlQ8達因/平方公分（dynes/em2)。與使用個別地沉積 薄膜的應力不相等但被沉積以建立—淨平衡的較低應力的 該方法相較’使用該本質上地低應力沉積薄膜爲較佳的 造方法。 方法A，三維結構（3DS)記憶體裝置製造順序 此製造順序假設數個電路層將被結合到一共同的或支撑 基體並且最後在適當的地方變薄。所產生的三維結構（3Ds) 記憶體電路的範例顯示於圖1 a中。 1 .對準並且將第二電路基體的頂侧結合到該共同基體。 2A.研磨第二電路基體底部或暴露的表面至厚度小於 微米.，並且然後拋光或使該表面平滑。該變薄的基體現在 是一個十分有彈性的基體。 或者在裝置製造之前一触刻停止可被併入第二基體内從 小於—微米到在該半導體表面以下數微米。此蝕刻停止^ -20 - 本紙張尺度適用不家標準（CNS ) Λ4规格（ 210X297公釐） -------- (請先閲讀背面之注意事項再填寫本頁)

*1T 412 8 5 A7 B7 經濟部中央標準局負工消贽合作社印奴 五、發明説明（18) 以是一個取向附生形成的薄膜例如硼化鍺（GeB)(在本發明 人的美國專利第\354,695和5,323,035號中已敘述，在此被 併入做爲參考）或一低密度的氧或氮的被注入層，以形成 一埋入的氧化物或氮化物障礙蝕刻停止層正好在在第二基 體頂側上的裝置層以下。在該基禮底部重要部份預備性的 研磨之後，然後該第二基體底部剩餘的部份在一化學浴中 被選擇性地蝕刻，此化學浴在該取向附生或被注入層表面 上停止。然後可如所需地使用後續的抛光和反應性離子蝕 刻步驟以完成第二基體的變薄、 或者’一例如在裝置製造-之前可使用氫注入第二基體頂 側表面的分^離層可與一熱步驟使用以粉碎該第二基體底部 的大部份，讓它再使用。 2B第二基體可替代地爲一個由聚合梦電晶體或薄膜電 晶體（TFTs)在一個例如鋁，鈥，绅化銘（a〖as)，溴化钾 (KBr) ’等的分離層上所形成的電路，該電路可由一特殊 的化學釋劑啓動。然後第二基體的底部被移除一旦啓動 (落解）該釋放層並且’如果需要的話，接著相互連接半導 體處理步驟。 3處理該變薄的第二基體底邵以形成與例如顯示於圖4 中該第二基體的該被結合的表面side的垂直相互連接。該 底部.處理一般包括電介質和金屬沉積，石版印刷和反應性 離子蚀刻的傳統半導體處理步驟，該處理順序可變動至相 當大的程度。該底邵處理的完成也將導致一類似該頂側結 合材料樣式的樣式化金屬層’以促進一額外電路基體的後 -21 - (請先閲讀背面之注意事項再填寫本頁) •Λ. 本紙乐尺度適用中國囡家標準（CNS ) Λ4现格（210X297公釐） 經濟部中央標準局Μ工消合作社印製 4lS{；5 j a7 I--------B7 五、發明説明（19) 續、.·《 口，終、樣式例如一傳統輸入/輸出積體電路結合 接腳（輝線）樣式，一用於該三維結構（3DS)記憶體電路熱 擴散結合的樣式，至另—個晶粒（另一個三維結構電路或 傳統印粒其中之一），或一用於插入式相互連接，傳統 DCA(直接晶片附著）或FCA(覆晶接合附著）的樣式。 特別參考圖4 ，在主動式電路裝置的製造期間，一氧化 物光罩401是熱生成的或被沉積的。然後垂直匯流排接觸 403桅例如向度摻雜的聚合矽形成，與一聚合矽閘形成步 驟一致。或者’梦觸403可能由金屬所形成。然後使用傳 統處理形成傳統動態隨機存-取記憶體相互連接結構41〇。 該動態隨機存取記憶體相互連接可能包括一内部接腳 4〇5 。該晶圓’’被動態隨機存取記憶體處理的"部份42〇包 括各種電介質和金屬層。一最終鈍化層407被沉積，在沉 積之後形成穿孔409 。然後使用傳統化學機械處理（CMP) 處理以獲得一平坦的表面41丨。然後接觸413和未顯示的 結合表面被樣式化在最上面的金屬層中（例如，金屬_ 3 )。 在將第二基體底部結合且變薄至約1 - 8釐米的矽（或其 它半導體）基體415之後，然後穿過417被形成註册該接觸 4〇3 °然後形成一鈍化層419和接觸421 ^該接觸421可被 形成以形成該接觸413的倒影，以容許該另一個晶圓的結 合。. 4 .若另一個電路層要被結合到該三維結構（3DS)電路堆 疊，重覆步驟1 - 3。 5 A .該被完成的三維結構（3ds)記憶體基體的電路然後被 -22- 本紙張尺度適用中®囤家榡準（CNS ) A4规格（2)0X297公釐） -5 (請先閲讀背面之注意事項再填寫本I)

412854 a? 一 B7 經濟部中央標隼局負工消费合作社印奴 五、發明説明（2〇) 依慣例地鋸成晶粒（單一的），導致一顯示於圖la中的電 路類型，並且如傳統積體電路般被封包。 5B.該被完成的三維結構（3DS)記憶體基體的電路然後被 依慣例地鋸開並且然後個別地對準並且被熱擴散結合的 (金屬樣式）以類似於上述步驟i電路基體結合中所使用的 方式向下至第二（傳統積體電路）晶粒或多晶片模組mcm 基體的表面。（該傳統晶粒或多晶片模組（MCM)基體可能 有較該三維結構（3DS)記憶體基體大的面積並且可能包括 一圖形控制器，視訊控制器或'微處理器，以致於該三維結 構（3DS)變得被埋入如另—個電路的部份。）此最終結合步 驟一般將二細粒度相互連接併入該三維結構（3DS)記憶體 電路和該晶粒或MCM基體之間，但也可使用一傳统相互 連接樣式。此外，一三維結構（3DS)記憶體電路可以晶粒 形式或多晶片模組（MCM)基體被向上結合到一傳統積體電 路並且使用銲線結合以形成傳統輸入/輸出相互連接。 方法B，三維結構（3DS)記憶體裝置製造順序 此製造順序假設一電路基體首先將被結合到一轉換基 體，被變薄並且然後被結合到一共同基體如一層電路堆 疊。然後該轉換基體被釋出。此方法優於方法A的優點 在於可谷*午基體在被結合到該最終電路堆壘之前先被變 薄，.並且容許同時變薄和基體電路層的垂直相互連接處 理。 1.使用一釋放或分離層將第二電路基體結合至一轉換基 體。一轉換基體可以有較大公差的水平表面（TTV或總厚 -23- (請先聞讀背面之注意事項再填寫本頁) 1π 本紙张尺度適用中國囷家標隼（CNS ) Λ4規格（210X 297公釐) ^濟部中央標準局貝工消费合作社印製 412854 A7 B7 五、發明説明（21) 度變異小於1微米）並且最好有一列小洞以協助該分離處 理°該;分離層可以爲一結合金屬的籃狀沉積。不需精確的 對準該表面。 2 .執行方法A的步驟2 A或2 B。 3 .處理該第二基體的底部以形成的與如在圖4中所示的 第一基體被结合的topside表面的相互連接。該底部處理一 般包括電介質和金屬沉積，石版印刷和反應性離子蝕刻的 傳統半導體處理步驟，該處理順序可變動至相當大的程 度。該底部處理的完成也將導'致類似該共同基體結合材料 樣式的樣式化金屬層’以促-進一額外電路層的後續結合。 4 .將第二電路結合至一共同或支撑基體（三維結構（3〇8) 堆疊）並且透過啓動在它和第二電路之間的該分離層而釋 放該移轉基體。 5 .處理現在已暴露的第二基體頂側以形成用於後續基體 結合的相互連接或一個用於傳統輸入/輸出結合（線結合） 接腳樣式的終端樣式’ 一用於將該三維結構（3DS)記憶體 電路熱擴散結合至另一個晶粒（另一個三維結構電路或一 傳統晶粒中之一）的樣式，或一個用於傳統插入式相互連 接，DCA(直接晶片附著）或FCA(覆晶接合附著）的樣式。 若另一個電路層要被結合至該三維結構（3DS)電路堆叠， 重覆步驟1到4。 6.執行方法A的步驟5A或5B。 三維結構（3DS)記憶體裝置良率促進方法 該二維結構（3DS)電路可被視爲一垂直地组合的(多 •24· ^^尺度適用中國囤家標準（。阽1八4^^(2丨〇乂297公楚) ' 一-- (請先閱讀背面之注意事項再填寫本頁)

l1T 412854 A7 B7 五、發明説明（22) 晶片模组）並且如與MCM —樣，該最終良率是在該被完成 的三維結構（3DS)電路中該每一元件電路（層）良率機率的 產物。該二維結構（3DS)電路使用數個良率促進方法在一 單一記憶體積體電路内其组合的使用中是聯合作用的。使 用於該今維結構（3DS)記憶體電路中的該良率促進方法包 括小的記憶體陣列區塊大小’透過實體地獨特或分離垂直 匯流排相互連接的記憶體陣列區塊電絕緣，記憶體間陣列 區塊閘線備用’記憶體陣列層備用（區塊内閘線備用），控 制器備用和ECC (錯誤修正碼）。該術語備用用於表示以— 重覆的元件來替代。 經濟部中央標準局員工消贽合作社印聚 {請先聞讀背面之注意事項再填寫本頁) 該筘憶體陣列區塊所選擇的大小爲在該三維結構(3DS)記 憶體電路良率方程式中的該第一元件。每一記憶體陣列區 塊個別地（獨特地）被存取並被該控制器電路啓動，並且除 了那些在不同的記憶體陣列層上的區塊之外，每一個和每 隔一個記憶體陣列區塊爲實體地獨立，包括那些在相同記 憶體陣列層上的區塊。記憶體陣列區塊的大小一般小於5 平方楚·米並且最好小於3平方楚米，但不僅限於一特定大 小。记憶體陣列區塊的大小，其Ν型金氧半導體（NMOS) 或P型金氧半導體（PMOS)製造過程的簡易性以及與其地記 憶體陣列區塊的每一個的實體獨立性，對幾乎所有的生產 積體電路過程而言，提供一大於99.5 %的保守狀態的名目 良率。此良率假設在該記憶體陣列區塊中大部份的接點的 缺點’例如開路的或短路的相互連接線或失敗的記憶體細 胞’可從重覆的閘線區塊間或區塊内的组來備用（取代）。 25- 本紙張尺度適用中國囷家標準（CNS ) Λ4说格（210父297公痠〉 41285：· a7 _________B7 _ 五、發明説明（23) 在一使該完整的記憶體陣列區塊無法使用的記憶體陣列區 塊中的，主要缺點導致來自一重覆的記憶體陣列層或該三維 結構（3DS)電路拒絕的該區塊的整個備用。 在三維結構（3DS)動態隨機存取記憶體電路的範例中，記 憶體陣列區塊堆疊的良率是從該良率方程式Ys=((l_(l_py)2)n)b 中計算出’其中n是動態隨機存取記憶體陣列層的數目， b是每個動態隨機存取記憶體陣列的區塊數目，並且p y 疋在小於3平方愛米的面積上一動態隨機存取記憶體陣列 區塊的有效良率（機率）。假設-在該動態隨機存取記憶體陣 列區塊線中的閘線有4 %的·動態随機存取記憶體陣列區塊 重覆和重··覆的動態隨機存取記憶體降列層，並且更假設 每層的區塊數目是64 ，在該堆疊中的記憶體陣列層的數 目疋17並且Py的有效値爲0 995 ，然後該整個記憶體陣 列（包括所有記憶體陣列區塊堆疊）的堆疊良率Y s是 97,47%。 然後忒控制器Yc的良率乘以該ys記憶體陣列堆疊良 率。假设一晶粒大小小於50平方釐米，從一 〇·5微米雙金 乳半導體或/昆合彳s说處理所製造出的控制器合理Yc會在 經濟部中央標隼局貝工消f合作社印柴 (請先閲讀背面之注意事項再填寫本頁) 65%和85%之間，淨三維結構（3DS)記憶體電路良率在 63.4 %和82.8 %之間β若—重覆的控制器電路層被加至該 三維結構（3DS)記憶體堆疊，該良率機率應在85 7 %和 95,2 %之間。 記憶體陣列區塊的有效良率可透過任意使用錯誤更正碼 (ECC)邏輯來進一步增加。錯誤更正碼（Ecc)邏輯爲資料位 -26- 本紙ί表尺度適州1丨，國园家標準（CNS ) ;\4规格（2]0X297公楚） 經漭部中央標準局員工消贽合作社印製 412854 at _____B7^_五、發明説明（24) 元某些群體大小修正資料位元錯誤。對錯誤更正碼（ECC) 邏輯運算必要的該併發症狀位元將會被儲存在一垂直地相 關的區塊堆疊内任何該記憶體陣列層重覆的閘線上。此 外，若需要的話，以便容納錯誤更正碼（ECC)併發症狀位 元的儲存，可在電路上加額外的記憶體陣列層。 有用的三維結構(3DS)記憶體裝置控制器能力 當與一傳統記憶體電路做比較時，該三維結構（3DS)記憶 體控制器電路有各種有利的能力由於可供控制器電路使用 的額外面積，以及可取得各種）昆合信號處理製造技術。這 些能力的某一些是記憶體細，胞以動態閘線位址指定，虛擬 位址翻譯？可程式化位址視窗或映成，錯誤更正碼 (ECC)，資料壓縮和多階儲存的自我測試。 動態閘線位址指定是使用可程式化閘以啓動該層和閘線 供一讀取/寫入運算。這容許記憶體儲存的實體順序是要 被分離或與該被儲存記憶體的邏輯順序不同。 測試每一代記憶體裝置已導致測試成本顯著地増加。三 維結構（3DS)記憶體控制器透過將足夠的控制邏輯併入以 執行該各種記憶體陣列區塊的内部測試（自我測試）中來降 低測試成本。僅在辨識控制器電路功能時才需要該傳統自 動測式儀器（ATE)方式的電路測試。該内部測試的範疇更 延伸.至獨特位址的該可程式化（動態）指定，該位址符合在 每一層上的每一個記憶體陣列區塊的各種閘線。該三維結 構（3DS)控制器電路的自我測試能力在該三維結構（3Ds)記 •fe體電路的生命週期中可被使用在任何時間，以做爲—於 -27- 本紙张尺度適用中國國家榡準（CNS > Λ4規格（210X297公Ϊ1—~~ (請先閱讀背面之注意事項再填寫本！) *1Τ 4l2C5i五、發明説明（25) A7 B7 經满部中决摞準/9貝工消赀合作社印^ 斷工具，並且透過將在該三維結構（3DS)記憶體電路使用 於一產品内之後失敗的該閘線位址重新建構（備用）來做爲 —增加電路信賴性的裝置。 錯誤更正碼（ECC)是一種電路能力，若被包括在控制器 電路内’可被一程式化的信號或製成一被指定的功能來開 啓或關閉。 資料壓縮邏輯將容許可被儲存在該三維結構（3DS)記憶體 陣列内的資料總數增加。有各種一般已知的資料壓縮方法 可供此目的使用。 - 較大的感應放大器容許較-大的動態效能並且從該記憶體 細胞啓動較―高速度的讀取運算。較大的感應放大器被期待 提供在每一個記憶體細胞中儲存大於1位元（多階儲存）資 訊的能力：此能力已在非揮發性的記憶體電路例如快閃式 可消除可程式唯讀記憶體（flash EPR0M)中展示。多階儲存 也已被提出於使用在4 G (十億）位元動態隨機存取記憶體 代的電路中。 ^ 對那些熟於先前技術的人會了解到本發明可以其它特殊 形式來具體實現而不偏離該精神或其必要的特色。因而^ 前所揭露的具體實例在各方面被視爲是圖示性的而非限气 性的。由所附之申請專利範圍指出本發明之範嗜而非前： (敘述，並且在此也意圖涵蓋在其相等物的 的所有的變動。 ^犯興円 -28- 表紙张尺度適用中囡因家標準（CNS }八4巩格（2ι〇χ 297公楚） (請先閲请背面之注意事項再填爲本頁) 訂

Claims (1)

1. AS B8 C8 D8

   第S7105110號專利申請案 中文申請本(89年3月） 六、申請專利範圍 1. 一種形成一隨機存取記憶體的方法，包括以下步驟： 在一第一基體上製造一記憶體電路； {請先閲讀背面之注意事項再填寫本頁} 在一第二基體上製造一記憶體控制器電路； 將第一和第二基體結合’以形成在記憶體電路和記 憶體控制器電路之間的相互連接’單僅第一基體或單 僅第二基體不足以提供隨機存取資料儲存，其中該結 合疋將弟一基體熱擴散結合至弟一基體，並且該基體 之一的底部變薄並且接著經處理以形成通過該基體之 —的相互連接且在該基體之一底部形成接觸。 2. 如申請專利範圍第1項之方法，其中該結合是將第— 基體熱擴散結合至第二基體’以形成一堆疊的積體電 路結構。 3‘如申請專利範圍第2項之方法，其中至少某些相互連 接是間距小於100微米的細粒度垂直相互連接。 4.如申請專利範圍第3項之方法’包括該步驟更結合該 堆疊的積體電路結構和另一個基體。 5如申請專利範圍第4項之方法，其中該另一個結合是 將該堆疊的積體電路結構和該另一個基體彼此熱擴散 結合" 經濟部中央標準局只工消费合作社印製 6. 如申請專利範圍第5項之方法’其中該熱擴散結合使 用接觸間距小於100微米的細粒度的接觸樣式。 7. 如申請專利範圍第6項之方法’其中該細粒度的接觸 樣式形成該細粒度的垂直相互連接的延伸。 8. 如申請專利範圍第1項之方法’包括該步騾另一個結 本紙張尺度逋用中S®家標準（CNS ) A4洗格（2l〇x297公釐） 經濟部中央標準局貝工消费合作社印製 412854 μ C8 D8六、申請專利範圍 合該堆疊的積體電路結構和一另一個基體。 9. 如申請專利範圍第8項之方法，其中該另一個結合為 一單一的堆疊的積體電路結構和該另一個基體的銲線 結合。 10. 如申請專利範圍第1項之方法，其中至少某些相互連 接是透過一平坦處理來形成。 11. 如申請專利範圍第8項之方法，其中該另一個結合為 一單一的堆疊的積體電路結構的細粒度垂直相互連接 接觸樣式和該另一個堆疊的積體電路或傳統電路積體 電路的熱擴散金屬結合。 12. 如申請專利範圍第8項之方法，其中該另一個結合為 一單一的堆疊的積體電路結構的相互連接接觸樣式和 該另一個堆疊的積體電路或傳統電路積體電路的熱擴 散金屬結合。 13. 如申請專利範園第11項之方法，其中第一和第二基體 是銲線結合到一第三基體。 14. 如申請專利範圍第1項之方法，其中該結合是將該第 —基體熱擴散結合到第二基體，以形成一堆疊的積體 電路結構，該方法包括以下步騾： 在至少一額外的基體上製造至少一额外的記憶體電 路；以及 將至少一額外的基體結合至該堆疊的積體電路基 體，並且在該至少一額外的記憶體電路和該記憶體控 制器電路之間形成相互連接，其中至少有某些該相互 -2- (請先閲讀背面之注意事項再填寫本頁) 本紙張尺度逍用中围國家搞準（CNS ) A4規格（210X297公釐） 412854 Α8 8$ C8 D8 々、申請專利範圍 連接經過一基體’一記憶體電路形成於此基體上β --- I —I I t— I I - ^ i— I n - - i ^ (請先閲讀背面之注意事項再填寫本頁) 15. 如申請專利範圍第W項之方法，更包括以下步騾： 將基體變薄，在該基體上形成記憶體電路以形成變 薄的基體’而促進該相互連接的形成η 16. 如申請專利範園第μ項之方法，其中至少某些該扁互 連接為間距小於1〇〇微米的細粒度垂直相互連接。 Π·如申請專利範圍第15項之方法，其中該變薄基體變薄 至厚度小於50微米。 1S.如申請專利範圍第15項之方法’其中該變薄基體的半 導體部份變薄至厚度約為卜8微米的範圍内。 19. 如申請專利範圍第15項之方法，其中該變薄步驟包括 研磨該基體》 20. 如申請專利範圍第19項之方法’其中該基體在被結合 之後被研磨過。 21. 如申請專利範圍第丨9項之方法’其中該基體在被結合 之前被研磨過。 經濟部中央橾牟局貝工消费合作社印製 22‘如申請專利範圍第i 4項之方法，其中至少一記憶體電 路在一可重覆使用的基體上被形成，更包括該步驟分 離一層’在此層内該記憶體電路是從該可重覆使用基 體形成》 23. 如申請專利範圍第22項之方法，其中該至少一記憶體 電路由聚合矽電晶體所形成。 24. 如申請專利範圍第14項之方法’其中結合包括熱擴散 結合。 -3 - 本紙法尺度適用中國國家梯準（CNS ) A4洗格（2丨〇Χ25>·7公釐） Α8 Β8 C8 D8 412854 六、申請專利範圍 ·~~— 25. 如申請專利圍第24項之方法，其中成對—方接觸樣 式被形成在要被結合在一起的各別的表面上。 -- I n IK n n-n .1 I n —I 1 It _____ f請先閎讀背面之注意事項再填寫本頁} 26. 如申請專利範圍$ 25 ,員之方法，其巾該一方接觸樣 式主要是以金屬來形成。 ， 27. 如申請專利範„ 26項之方法，其中該金屬包括從— 群包括：鋁，錫，鈦，冑’鈀，鋅，鎳，銅，鉑和 金，及其合金的金屬中被選擇β 28. 如申請專利範圍第1 4項之方法，其中該記憶體電路和 该记憶體控制器電路為半導體電路，並且其中該記憶 體控制器電路被製造使用一第一半導體處理技術，並 且該記憶體電路使用第二個不同的半導體處理技巧而 形成。 29. 如申請專利範圍第28项之方法，其中該第一半導體處 理技巧採用第一類型和第二補充類型兩者的主動半導 體裝置。 30. 如申請專利範圍第28項之方法，其中半導體裝置是根 據包括金氧半導體（MOS)裝置的第二半導體處理技術而 形成’該金氧半導體(MOS)裝置全為單一類型。 經濟部中央標隼局貝工消费合作社印策 31. —種使用包括一記憶體控制器層和複數個記憶體層的 堆4積體電路記憶體的資訊處理方法，該方法包栝以 下步驟： 激發一記憶體存取；及 在該記憶體控制器層和在複數個大小相同的記憶體 區塊的每一個内的被選擇的儲存位置之間獨立地杳直 -4 - 本紙法·尺度逋用中國Η家搞準（CNS } A4^ ( 210X297公釐） 經濟部中央揉準局貝工消費合作社印装 412854 C8 ---__ _ D8______ '申請專利範圍 遞送資料。 32·如申請專利範圍第31項之方法，包括以下步騾： 在單一記憶體存取期間，從複數個記憶體層中存取 資料。 33. 如申請專利範圍第32項之方法，其中使用來自一記憶 體層的資料而非來自另一個有缺陷部份的記憶體層的 資料。 34. 如申請專利範圍第32項之方法，其中從一記憶體層來 的資料被用於執行關於來自另一個記憶體層的資料的 錯誤更正碼（ECC)處理。 35. 如申請專利範圍第3〖項之方法，包括以下步騾： 在忒記憶體控制器層内接收從被選擇的儲存位置來 的資料；及 對每一個被選擇的儲存位置而言，在至少四個電壓^ 位準之間做區分以產生至少二位元的資料。 36. 如申請專利範園第31項之方法，包括以下步驟： 接收在記憶體控制器層内的資料；及 將該資料解壓縮。 37. 如中請專利範圍.第3丨項之方法，包括以下步驟_· 壓縮在記憶體控制器層内的資料；並且 將該資料窝入被選擇的記憶體位置内。 38. —種堆疊的積體電路記憶體，包括： 一第—h分硬的基體，在其上形成記憶體電路之— 和一記憶體控制器電路；及 -5- 本紙張尺度逍用中國國家梂率（CNS ) A4規格（2丨0X297公釐） -«^1 IK am* 1^1 -- I— H 士.^1^ -—^ϋ- In - —i n^— In--SJ {請先閲讀背面之注意事項再填寫本頁) 412854 A8 B8 C8 D8 經濟部中央梯率局員工消費合作社印裂 7T、申請專利祀圍 至少一十分有彈性的基體，在其上形成該記憶體電 路的另一個和該記憶體控制器電路，並且被結合至該 第一基體。 39. 如申請專利範圍第38項之堆疊之積體電路記憶體，其 中該第一基體在其上已形成該記憶體電路並且為記憶 體電路基體的堆疊的一部份，並且第二基體在其上已 形成該記憶體控制器電路。 40. 如申請專利範圍第39項之堆疊之積體電路記憶體，其 中該第一和第二基體為單一的晶粒，第二基體的面積 大於第一基體^ 41. 如申請專利範圍第40項之堆疊之積體電路記憶體，其 中第二基體在其上已形成遠離該記憶體控制器電路的 額外電路。 42. 如申請專利範圍第41項之堆疊之積體電路記憶體，其 中該額外電路為圖形顯示子系統的一部份。 43. 如申請專利範圍第41項之堆疊之積體電路記憶體，其 中該额外電路包括一微處理器。 44. 如f請專利範圍第38項之堆疊之積體電路記憶體，其 中該十分有彈性的基體包括記憶體輸入/輸出接腳。 45. 如申請專利範圍第44項之堆疊之積體電路記憶體，其 中該記憶體電路形成於約在該有彈性的基體的頂端表 面，該頂端表面被結合至該第一基體，並且該記憶體 輸入/輸出接腳形成於約在該有彈性的基體的底部表 面。 -6- (請先閏讀背面之注意事項再填寫本頁) 农 訂 本紙浪尺度適用中國困家揉率（CNS ) A4規格（210Χ297公釐） 經濟部中央揉準局貝工消費合作社印製 A8 B8 C8 _______讲 六、申請專利範圍 46.如申請專利範圍第38項之堆叠之積體電路記憶體，其 中該記㈣電路和該記憶體控制器電路被垂直相互連 接耦合。 47‘如申請專利範圍第46項之堆疊之積體電路記憶體’其 中該垂直相互連接包括間距小於丨⑻釐米的細粒度的 垂直相互連接。 4S.如申請專利範園第47項之堆疊之積體電路記憶體，其 中至少某些該細粒度的垂直相互連接是以二維方式來 排列。 49.如申請專利範圍第47項之堆疊之積體電路記憶體，其 中該記憶體電路包括一記憶體區塊的二維陣列，每一 個s己憶體區塊在其上約已形成一細粒度垂直相互連接 陣列’形成一個將該記憶體區塊耦合至該記憶體控制 器的第一埠。 50_如申請專利範圍第49項之堆疊之積體電路記憶體，其 中至少某些記憶體區塊在其上約已形成一細粒度垂直 相互連接陣列’形成一個將該記憶體搞合到該記憶體 控制器的第二槔。 51. 如申請專利範圍第38項之堆疊之積體電路記憶體，其 中至少該記憶體電路中有一個提供重覆的記憶體位 置。 52. 如申請專利範圍第51項之堆疊之積體電路記憶體，更 包括一類外的十分有彈性的基體，在此基體上有一重 覆的記憶體電路形成。 本紙張尺度逋用中國國家揉率（CNS ) A4規格（210X297公釐） n 11 ---1 - 1- 1 I 1.....1 M衣- i- I I [_I ——---I (請先閲讀背面之注意事項再填寫本頁) 經濟部中央橾率局貝工消費合作社印製 41285d as C8 D8六、申請專利範圍 53. 如申請專利範圍第52項之堆疊之積體電路記憶體，其 中該記憶體控制器電路包括錯誤更正碼（ECC)邏輯並且 被程式化以在該重覆的記憶體電路f儲存錯誤更正碼 (ECC)併發症狀。 54. 如申請專利範圍第51項之堆疊之積體電路記憶體，其 中該記憶體控制器電路包括測試該記憶體電路的邏 輯。 55. 如申請專利範圍第54項之堆疊之積體電路記憶體，其 中該記憶體控制器電路被程式化，以在該記憶體電路 中以重覆的記憶體位置取代有缺陷的記憶體位置。 56. 如申請專利範圍第38項之堆疊之積體電路記憶體，其 中該記憶體控制器電路包括執行至少以下功能之一的 邏輯電路：虚擬記憶體管理，間接定址，内容定址， 資料壓縮，資料解壓縮，圖形加速，聲音編碼，聲音 解碼，視訊編碼，視訊解碼，聲音辨識，手寫辨識， 電源管理，和資料庫處理。 57. 如申請專利範圍第38項之堆疊之積體電路記憶體，更 包括第二基體在其上已形成一重覆的記憶體控制器， 被結合至該十分有彈性的基體。 58. 如申請專利範圍第38項之堆疊之積體電路記憶體，更 包括第二基體在其上已形成一處理器，被結合至該十 分有彈性的基體。 59. 如申請專利範圍第38項之堆疊之積體電路記憶體，其 中該記憶體控制器電路包括耦合到該記憶體電路的資 -8- 本紙张又度適用中國國家揉準（CNS ) A4说格（210X 297公釐) * - 了 ' ^^^1 *m ^^^^1 4 ^^—^1 n^i Jm ^^^^1 1' 、va {請先閱讀背®之注意事項再填寫本育) 41285^ a8 B8 C8 D8 六、申請專利範圍 料線的感應放大器。 60. 如申請專利範圍第59項之堆疊之積體電路記憶體，其 中該等感應放大器於多於兩個信號位準之間辨識，每 一個感應放大器產生一多階輸出信號。 61. 如申請專利範圍第59項之堆疊之積體電路記憶體，其 中該感應放大器的大小可展示一交換速度约1〇奈秒或 更少。 62. —種將複數個基體結合在一起的方法，每一個基體有 積體電路形成於其上，以在該積體電路間形成相互連 接’該方法包括以下步驟： 在每一個第一和第二基體上處理一成對一方的表 面’以達到該成對一方表面十分平坦； 在該成對一方表面上形成細粒度相互連接樣式；及 執行該成對一方表面的細粒度’平坦的熱擴散結 合；並且 將菽基體中至少一個變薄，該積體電路形成於該基 體上以形成一變薄的基體，促進該相互連接的成形， 並且執行該變薄基體的底部處理。 經濟部中央樣準局貝工消费合作社印袈 63. 如申請專利範圍第62項之方法，其中該第一基體至第 一基體的熱擴散結合形成一堆疊的積體電路結構。 64. 如申請專利範圍第63項之方法，其中至少某些該相互 連接為間距小於100微米的細粒度垂直相互連接。 仏如申請專利範圍帛64項之方法，包括該步驟另一個結 合Μ堆疊的積體電路結構和—另一個基體。 -9 - 以張ΒΙΗ家標準(CNS ) Α娜( 412854 A 88 8 BCD 經濟部中央梯率局員工消費合作社印裂 六、申請專利範圍 66.如申請專利範圍第65項之方法，其中該另一個結合是 將該堆叠的積體電路結構和該另一個基體彼此熱擴散 結合。 67如申請專利範園第66項之方法，其中該熱擴散結合使 用接觸間距小於100微米的細粒度接觸樣式。 68. 如申請專利範圍第67項之方法，其中該細粒度接觸樣 式形成遠细粒度垂直相互連接的延伸》 69. 如申請專利範圍第62项之方法，包括另—個結合該堆 疊的積體電路結構和一另一個基體的該步驟^ 70. 如申請專利範圍第69項之方法，其中該另一個結合為 —單一的堆疊的積體電路結構和該另一個基體的銲線 結合。 71. 如申請專利範圍第62項之方法，其中至少某些該相互 連接是由一平坦處理所形成。 72_如申請專利範圍第69項之方法，其中該另一個結合是 一單一的堆疊積體電路結構的細粒度垂直相互連接接 觸樣式和該另一個堆疊積體電路或傳統電路積體電路 的熱擴散金屬結合。 73. 如申請專利範園第69項之方法，其中該另一個結合是 一單一的，堆疊積體電路結構的相互連接接觸樣式= 該另一個堆疊積體電路或傳統電路積體電路的瓿擴 金屬結合。 74. 如申請專利範圍第72项之方法，其中該第一和第二 體被焊線結合至一第三基體。 本纸張尺度適用中®國家棣準（CNS ) A4说格（210X25»7公釐） —^1 - - - I I- n^i 1 I I 1 - - 、一*4 (请先閲讀背面之注意事項再填寫本頁) 412854六、申請專利範圍 A8 B8 C8 D8 經濟部中央橾隼局5工消费合作社印製 75. 如申請專利範圍第62項之方法，更包括以下步驟： 將該基體變薄，該積體電路形成於此基體上以形成 變薄的基體’促進該相互連接的形成。 76. 如申請專利範圍第75項之方法，其中至少某些該相互 連接為間距小於100微米的細粒度垂直相互連接。 77. 如申請專利範圍第75項之方法’其中該變薄的基體被 變薄至厚度小於50微米。 78. 如申請專利範圍第75項之方法，其令該變薄基體的半 導體部份被變薄至厚度約1，8微米的範圍内。 79. 如申請專利範圍第75項之方法，其中該變薄步驟包括 研磨該基體。 80. 如申請專利範圍第7S>項之方法 之後被研磨。 81. 如申請專利範圍第79項之方法 之前被研磨。 82. 如申請專利範圍第74項之方法 基體上形成至少一個積體電路 驟’在此層内該積體電路從該可重覆使用基體中形 成。 83. 如申請專利範圍第82項之方法 電路是以聚合矽電晶體所形成。 84. 如申請專利範圍第74項之方法 結合。 85. 如申請專利範圍第S4項之方法 其中該基體在被結合 其中該基體在被結合 其中在一可重覆使用 更包括分離一層的步 其中該至少 個積體 其中結合包括熱擴散 其中成對—方接觸樣 I— Hr i In 1^1 I I I , 衣-- - I: I I I ---- I n (請先閲讀背面之注意事項再填寫本頁} -11 - A8 B8 C8 D8 412854 π、申請專利範圍 式被形成在要被結合在一起的各自的表面上^ 86. 如申請專利範園第85項之方法，其中該成對一方接觸 樣式主要由金屬所形成。 87. 如申請專利範圍第86項之方法，其中該金屬包括從一 群包括：鋁，錫，鈦，銦，鈀，鋅，鎳’銅’鉑和 金’及其合金的金屬中被選擇。 88. 如申請專利範圍第〗項之方法’包括在該記憶體控制 器感應放大益内定位’並且將該感應放大器辆合到該 記憶體電路的日期線的步騾 89‘如申請專利範圍第88項之方法，包括該另一個步驟使 用遠感應放大器以辨視兩個信號位準以上，並且從每 一個感應放大器中產生一多階輸出信號。 90. 如申請專利範圍第1項之方法，其中使用一半導體處 理技術製造該記憶體控制器電路，並i該記憶體電路 使用不同的處理技術而形成。 91. 如申請專利範圍第90項之方法’其中該不同的處理技 術是從一群包括：動態隨機存取記憶體，靜態隨機存 取記憶體，快閃記憶體，可消除可程式唯讀記憶體， 電子式可消除可程式唯讀記憶體，鐵電體和巨大磁阻 (Giant Magneto Resistance)中選擇的。 92·如申請專利範圍第1項之方法，其中被熱擴散結合所 結合的表面包括相互連接金屬化和非相互連接金屬 化； 而熱擴散結合同時地透過該相互連接金屬化達成電 -12- 本紙張尺度逍用中困國家搮车（CNS ) A4規格（210X297公釐） ----------------衣------1T (請先闖讀背面之注意事項再填寫本頁) 經濟部中央揉準局員工消費合作社印裝 經濟部中央標準局貝工消費合作社印製 412854 b| D8 六、申請專利範圍 子的相互連接，並且透過該非相互連接金屬化達成機 械的結合。 93. 如申請專利範圍第62項之方法，其中被熱擴散結合所 結合的表面包括相互連接金屬化和非相互連接金屬 化； 而熱擴散結合同時地透過該相互連接金屬化達成電 子的相互連接’並且透過該非相互連接金屬化達成機 械的結合。 94. 如申請專利範圍第9 3項之方法’要加以結合之表面兩 者係使用化學/機械磨光而平面化D 95. 如申請專利範園第1項之方法’其中該基體為半導體晶 圓。 96. 如申請專利範圍第9 5項之方法，尚包括將一最後之堆 疊晶圓切成各別堆疊積體電路之步驟n 97. 如申請專利範圍第1項之方法，其中記憶體控制器電路 及該記憶體電路係使用小於5 X 1〇8達因/平方公分 (dynes/cm2 )之低應力介質所形成。 98. 如申請專利範圍第1 4項之方法，尚包括當背侧處理— 最後之基體以形成該隨機存取記憶體之部分時，於此 最後之基體背侧上形成結合墊之步驟。 99. 如申請專利範圍第6 2項之方法，其中由熱擴散結合所 結合之表面包括相互連接金屬化和非相互連接金屬 化； 藉此’熱擴散結合經由該相互連接金屬化而同時獲得 13- 本紙張尺度逋用中國國家標率（CNS ) A4規格（210父297公；^ --- (請先聞讀背面之注意事項再填寫本頁) 訂 經濟部中央標準局貝工消費合作社印装 41285^ as C8 D8 ^、申請專利乾圍 電氣上之相互連接且經由該非相互連接金屬化而同時獲 得機械上之結合。 100. 如申請專利範圍第6 2項之方法，其中，於該熱擴散結 合之前，要加以結合之表面至少一者係使用化學/機 械磨光而平面化。 101. 如申請專利範圍第9 7項之方法，其中要加以結合之表 面兩者係使用化學/機械磨光而平面化。 102. 如申請專利範圍第6 2項之方法，其中該基體為半導體 晶圓。 103. 如申請專利範圍第1 0 2項之方法，尚包括將一最後之 堆疊晶圓切成各別堆疊積體電路之步騾。 im.如申請專利範圍第6 2項之方法，其中該積體電路係使 用小於5 X 108達因/平方公分（dynes/cm2)之低應力介 質所形成。 105. 如申請專利範圍第6 9項之方法，尚包括當背侧處理一 最後之基體以形成該隨機存取記憶體之部分時，於此 . 最後之基體背侧上形成結合墊之步騾。 106. —種積體電路記憶體結構，包括： 一第一基體；及 一第二基體，結合於此第一基體以於此第一基體及 此第二基體之間形成導電路徑，其中第二基體係一具 有主動電路形成其上之薄的單晶半導體基體。 107. —種結合多數基體之方法，每一基體具有形成其上之 積體電路以於積體電路之間形成互相連接，方法包括 -14- _ I II 1^1 In n ^^^1 ( —^n - ---- - ~ 二· :--aJ (請先閲讀背面之注意事項再填寫本頁) 本紙張尺度逍用中國國家揉準（CNS ) A4現格（210X297公釐） 412854 D8 申請專利範圍 有步騾： 於每一第一及第二基體上預製具有配對接觸圖型之 實質上平坦之配對表面； 於配對表面上實行熱擴散結合；及 於形成該積體電路上之該基體至少一者予以薄化以 形成一薄的基體，有利於該互相連接之形成，及實行 該薄的基體之背侧處理。 n n 衣 ,县 (請先閱讀背面之注意事項再填寫本頁) 經濟部中央標率局負工消費合作社印裝 -15 本紙浪尺度適用中國國家揉率（CNS ) A4規格（210X297公釐）