KR20220079806A - 3차원 ic 트랜지스터들의 핀-형상 채널 영역들을 도핑하기 위한 캡핑된 ald 막들 - Google Patents

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레자 아르가바니
사만다 탄
브하드리 엔. 바라다라잔
애드리언 라보이
아난다 바네르지
준 퀴안
샹카르 스와미나탄
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램 리써치 코포레이션
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  • Formation Of Insulating Films (AREA)

Abstract

실리콘 및 산소를 포함하는 막을 기판 상에 증착하는 방법은 (a) 챔버 내에 기판을 제공하는 단계; (b) 아미노 실란을 챔버 내로 도입하는 단계; (c) 퍼지 가스를 사용하여 챔버를 퍼지하는 단계; (d) 산화제를 챔버 내로 도입하는 단계; 및 (e) 퍼지 가스를 사용하여 챔버를 퍼지하는 단계를 포함하고, 단계 (b) 내지 단계 (e) 는 목표된 두께의 막이 증착될 때까지 반복된다.

Description

3차원 IC 트랜지스터들의 핀-형상 채널 영역들을 도핑하기 위한 캡핑된 ALD 막들{capped ALD films for doping fin-shaped channel regions of 3-D IC transistors}
전통적으로, 집적 회로 (IC) 트랜지스터들은 트랜지스터의 컴포넌트들-소스, 드레인 및 채널-이 반도체 기판의 표면에 형성되고 게이트 컴포넌트가 기판의 표면의 채널 영역 상단의 편평한 구조물로서 형성되는, 평면형 설계를 채용하였다. 그러나, 보다 최근에는, 점점 더 작은 디바이스 크기들에 대한 요구로 인해서 이른바 3차원 트랜지스터들의 개발이 촉진되고 있는데, 이 3 차원 트랜지스터들에서는 소스, 드레인 및 채널이 대체적으로 높은 종횡비를 갖는, 기판 표면으로부터 수직으로 연장하는 핀-형상 구조물로 형성된다. 채널이 이러한 수직 핀 구조물 내에 형성되므로, 3 차원 트랜지스터의 게이트 컴포넌트는 채널 영역을 두르도록 형성되며, 이로써 게이트 전압에 직접적으로 노출된 그의 체적에 대한 채널 영역의 표면적을 실질적으로 증가시킨다.
평면형 트랜지스터와 3 차원 트랜지스터 간의 구조적 차이가 도 1a 및 도 1b에서 개략적으로 예시된다. 도 1a는 통상적인 평면형 IC 트랜지스터 (100) 를 개략적으로 예시한다. 이 도면의 좌측에서는 실리콘 기판 (110) 내에 형성된 소스 (120), 채널 (130), 및 드레인 (140) 을 도시하고 게이트 (150) 가 게이트 유전체 (149) 에 의해서 분리된 채널 (130) 상단에 배치된 측면도가 있다. 이 도면의 우측에는 수직 점선 관점으로부터 취해진 (수평 화살표로 표시된 바와 같은) 동일한 트랜지스터 (100) 의 단면도가 있다. 양 도면들로부터, 게이트 (150) 는 오직 (게이트 유전체 (149) 에 의해서 분리된) 채널 (130) 의 일 측에 인접하여서 위치한다. 도 1b는 평면형 트랜지스터 (100) 에 대하여 도 1a에서 도시된 바와 유사한 측면도 (좌측) 및 단면도 (우측) 를 갖는 최신의 3 차원 트랜지스터 설계 (101) 의 간략화된 예시를 제공한다. 측면도로부터, 소스 (121), 채널 (131), 및 드레인 (141) 이 (평면형 트랜지스터 (100) 와는 달리) 실리콘 기판 (110) 의 플레인 (plane) 으로부터 수직으로 연장한다는 것을 볼 수 있다. 그러나, 도 1b의 단면도 (우측) 는 3 차원 트랜지스터 (101) 의 게이트 (151) 가 (평면형 트랜지스터 (100) 내의 게이트 (150) 의 배열과는 대조적으로) 3 개의 측면들로부터 채널 영역 (131) 을 두를 수 있다는 것을 나타낸다. 이렇게 수직 핀 구조물을 게이트가 두르는 것이 도 1c에서 더 예시되며 (도 1c는 소스 (121), 드레인 (141), 및 게이트 (151) 를 갖는 3-D 트랜지스터 (101) 를 도시하되, 채널 (131) 이 게이트에 의해서 가려져 있다); 도 1d는 평행한 수직 핀 구조물들로 형성된 다수의 3-D 트랜지스터들 (101) 이 어떻게 3-D 게이트 컴포넌트 (151) 에 의해서 둘러지는지를 예시한다. 이렇게 평면형 설계에서 3 차원 설계로의 트랜지스터 아키텍처의 근본적인 이동은 IC 제조 시에 과제를 낳으며 이러한 과제를 최적으로 다루기 위해서 새로운 제조 기법들이 개발되어야 한다.
반도체 기판 상의 부분적으로 제조된 3차원 트랜지스터의 핀-형상 (fin-shaped) 채널 영역을 도핑하는 방법들이 본 명세서에서 개시된다. 일부 실시예들에서, 이 방법들은 반도체 기판 상에 도펀트-함유 막을 형성하는 단계, 도펀트-함유 막이 반도체 기판과 캡핑 막 간에 위치하도록 위치하는 캡핑 막을 형성하는 단계; 및 도펀트를 도펀트-함유 막으로부터 핀-형상 채널 영역 내로 이동시키는 단계를 포함한다. 특정한 이러한 실시예들에서, 캡핑 막은 실리콘 카바이드 재료, 실리콘 나이트라이드 재료, 실리콘 카르보나이트라이드 (silicon carbonitride) 재료, 또는 이들의 조합을 포함한다. 특정한 이러한 실시예들에서, 도펀트-함유 막 중의 다수의 도펀트-함유 층들이 원자 층 증착 프로세스에 의해서 형성되며, 원자 층 증착 프로세스는, 도펀트-함유 막 프리커서가 반도체 기판 상에 흡착-제한된 층 (adsorption-limited layer) 을 형성하도록 도펀트-함유 막 프리커서를 반도체 기판 상으로 흡착시키는 단계; 적어도 일부 비흡착된 도펀트-함유 막 프리커서를 흡착된 도펀트-함유 막 프리커서 주변의 볼륨 (volume) 으로부터 제거하는 단계; 반도체 기판 상에 도펀트-함유 층을 형성하도록 흡착된 도펀트-함유 막 프리커서를 반응시키는 단계; 탈착된 도펀트-함유 막 프리커서 및/또는 반응 부산물들이 흡착된 도펀트-함유 막 프리커서를 반응시킨 후에 존재하는 경우에, 탈착된 도펀트-함유 막 프리커서 및/또는 반응 부산물들을 도펀트-함유 층 주변의 볼륨으로부터 제거하는 단계; 및 도펀트-함유 막 중의 다수의 도펀트-함유 층들을 형성하도록 이러한 프로세스 시퀀스를 반복하는 단계를 포함한다.
반도체 기판 상의 부분적으로 제조된 3차원 트랜지스터의 핀-형상 (fin-shaped) 채널 영역을 도핑하기 위한 도펀트-함유 막이 또한 본 명세서에서 개시된다. 일부 실시예들에서, 이 막은 제 1 도펀트-풍부 부분, 제 2 도펀트-풍부 부분, 제 1의 실질적으로 무도펀트인 부분, 제 2의 실질적으로 무도펀트인 부분 및 캡핑 막을 포함하며, 캡핑 막은 실리콘 카바이드 재료, 실리콘 나이트라이드 재료, 실리콘 카르보나이트라이드 (silicon carbonitride) 재료, 또는 이들의 조합을 포함한다. 특정한 이러한 실시예들에서, 도펀트-함유 막 중의 제 1 도펀트-풍부 부분은 실질적으로 무도펀트인 층의 증착을 개입시키지 않고서 다수의 도펀트-함유 층들을 순차적으로 컨포멀하게 (conformally) 증착함으로써 형성되며, 도펀트-함유 막 중의 제 2 도펀트-풍부 부분이 실질적으로 무도펀트인 층의 증착을 개입시키지 않고서 다수의 도펀트-함유 층들을 순차적으로 컨포멀하게 증착함으로써 형성된다. 마찬가지로, 특정한 이러한 실시예들에서, 도펀트-함유 막 중의 제 1의 실질적으로 무도펀트인 부분이 도펀트-함유 층의 증착을 개입시키지 않고서 다수의 실질적으로 무도펀트인 층들을 순차적으로 컨포멀하게 증착함으로써 형성되며, 도펀트-함유 막 중의 제 2의 실질적으로 무도펀트인 부분이, 도펀트-함유 층의 증착을 개입시키지 않고서 다수의 실질적으로 무도펀트인 층들을 순차적으로 컨포멀하게 증착함으로써 형성된다. 특정한 이러한 실시예들에서, 이 막들의 이러한 부분들은, 제 1의 실질적으로 무도펀트인 부분은 제 1 도펀트-풍부 부분과 제 2 도펀트-풍부 부분 간에 위치되며, 제 2 도펀트-풍부 부분은 제 1의 실질적으로 무도펀트인 부분과 제 2의 실질적으로 무도펀트인 부분 간에 위치되게 위치하며, 제 1 도펀트-풍부 부분, 제 2 도펀트-풍부 부분, 제 1의 실질적으로 무도펀트인 부분 및 제 2의 실질적으로 무도펀트인 부분이 반도체 기판과 캡핑 막 간에 있도록 캡핑 막이 위치된다.
다수의 프로세스 스테이션들에서 다수의 반도체 기판들의 표면들 상의 부분적으로 제조된 3차원 트랜지스터들의 핀-형상 (fin-shaped) 채널 영역들을 도핑하기 위한 다중-스테이션 기판 프로세싱 장치가 또한 본 명세서에서 개시된다. 일부 실시예들에서, 이 장치는 하나 이상의 프로세싱 챔버들 내에 수용된 복수의 프로세스 스테이션들로서, 프로세스 스테이션들 각각은 기판 홀더를 갖는, 복수의 프로세스 스테이션들; 도펀트-함유 막 프리커서의 프로세스 스테이션들로의 흐름을 제어하기 위한 하나 이상의 밸브들; 하나 이상의 프로세싱 챔버들 내에 수용된 프로세스 스테이션들 주변의 볼륨들로부터 도펀트-함유 막 프리커서를 제거하기 위한 하나 이상의 밸브-작동된 진공 소스들; 및 반도체 기판들의 표면들 상의 핀-형상 채널 영역들을 도핑하도록 하나 이상의 밸브들 및 하나 이상의 진공 소스들을 동작시키기 위한 머신-판독가능한 인스트럭션들을 갖고/갖거나 이에 액세스할 수 있는 하나 이상의 제어기들을 포함한다. 일부 실시예들에서, 프로세싱 챔버 내에 수용된 프로세스 스테이션에서 반도체 기판 상에 도펀트-함유 막을 형성하기 위한 인스트럭션들, 형성된 도펀트-함유 막이 반도체 기판과 캡핑 막 간에 위치하도록 위치하는 캡핑 막을 형성하기 위한 인스트럭션들; 및 도펀트를 도펀트-함유 막으로부터 핀-형상 채널 영역 내로 이동시키기 위한 인스트럭션들이 포함된다. 특정한 이러한 실시예들에서, 캡핑 막은 실리콘 카바이드 재료, 실리콘 나이트라이드 재료, 실리콘 카르보나이트라이드 (silicon carbonitride) 재료, 또는 이들의 조합을 포함한다. 일부 실시예들에서, 도펀트-함유 막 중의 다수의 도펀트-함유 층들이 인스트럭션들에 따라서 원자 층 증착 프로세스에 의해서 형성되며, 원자 층 증착 프로세스는, 반도체 기판을 홀딩하는 기판 홀더를 갖는 프로세스 스테이션을 수용한 프로세싱 챔버 내로 도펀트-함유 막 프리커서를 도입하고, 도펀트-함유 막 프리커서가 반도체 기판 상에 흡착-제한된 층 (adsorption-limited layer) 을 형성하도록 도펀트-함유 막 프리커서가 반도체 기판 상으로 흡착되게 하는 단계; 비흡착된 도펀트-함유 막 프리커서를 흡착된 도펀트-함유 막 프리커서 주변의 볼륨 (volume) 으로부터 제거하는 단계; 반도체 기판 상에 도펀트-함유 층을 형성하도록 흡착된 도펀트-함유 막 프리커서를 반응시키는 단계; 탈착된 도펀트-함유 막 프리커서 및/또는 반응 부산물들이 흡착된 도펀트-함유 막 프리커서를 반응시킨 후에 존재하는 경우에, 탈착된 도펀트-함유 막 프리커서 및/또는 반응 부산물들을 도펀트-함유 층 주변의 볼륨으로부터 제거하는 단계; 및 도펀트-함유 막 중의 다수의 도펀트-함유 층들을 형성하도록 이러한 프로세스 시퀀스를 반복하는 단계를 포함한다.
도 1a는 통상적인 평면형 IC 트랜지스터의 개략적 측면도를 예시한다.
도 1b는 통상적인 평면형 IC 트랜지스터의 개략적 단면도를 예시한다.
도 1c는 핀-형상 채널 영역을 채용한 최신의 3중-게이트 IC 트랜지스터의 개략적 사시도를 예시한다.
도 1d는 핀-형상 채널 영역을 채용한 최신의 3중-게이트 IC 트랜지스터의 다른 개략적 사시도를 예시한다.
도 2a는 통상적인 이온-주입 기법들을 통해서 고 종횡비 핀 형상 구조물들의 채널 영역을 도핑하려고 할 때에 발생할 수 있는 새도우 효과 (shadowing effect) 를 개략적으로 예시한다. 이 도면은 인접하는 핀 구조물의 새도우 효과가 증착된 게이트 전극 재료의 존재로 인해서 증가되는 상황을 예시한다.
도 2b는 또한 통상적인 이온-주입 기법들을 통해서 고 종횡비 핀 형상 구조물들의 채널 영역을 도핑하려고 할 때에 발생할 수 있는 새도우 효과 (shadowing effect) 를 개략적으로 예시한다. 이 도면은 인접하는 핀 구조물의 새도우 효과가 패턴 마스크 층의 존재로 인해서 증가되는 상황을 예시한다.
도 2c는 통상적인 이온-주입 기법들을 통해서 고 종횡비 핀 형상 구조물들의 채널 영역을 도핑하려고 할 때에 발생할 수 있는 새도우 효과 (shadowing effect) 를 개략적으로 예시한다. 이 도면은 인접하는 핀 구조물의 새도우 효과가 증착된 게이트 전극 재료의 존재로 인해서 그리고 패턴 마스크 층의 존재로 인해서 증가되는 상황을 예시한다.
도 3a는 캡핑 막을 갖는 도펀트-함유 막을 개략적으로 예시한다.
도 3b는 채널 영역을 도핑하기 위해서 핀 형상의 채널 영역 위에 배치된 도 3a의 도펀트 함유 막을 개략적으로 예시한다.
도 4a 및 도 4b는 도 4c에 도시된 SIMS 실험들을 통해서 SiO2 층들을 통한 붕소 도펀트 확산을 시현하는데 사용된 실리콘 이산화물 (SiO2) 층들 간에 샌드위치된 도펀트-함유 BSG (borosilicate glass) 막들의 개략도이다.
도 4c는 도 4a 및 도 4b에서 개략적으로 예시된 SiO2 막들을 통한 붕소 도펀트의 확산을 시현하는 SIMS (secondary ion mass spectroscopy) 실험들의 결과들을 예시한다.
도 5는 도 4c에서 보여진 SiO2 을 통해서 나타난 도펀트 확산에 대하여, BSG 막을 샌드위치하는 실리콘 카바이드 (SiC) 층들을 통한 붕소 도펀트의 감소된 확산을 나타내는 SIMS 실험들의 결과들을 예시한다.
도 6a는 도펀트 함유 막, 및 실리콘 카바이드 재료, 실리콘 나이트라이드 재료, 실리콘 카르보나이트라이드 재료 또는 이들의 조합을 갖는 캡핑 막을 사용하여서 반도체 기판 상에 부분적으로 제조된 3 차원 트랜지스터의 핀 형상 채널 영역을 도핑하는 방법을 개략적으로 예시하는 흐름도를 제공한다.
도 6b는 도펀트 함유 막을 증착하기 위한 원자 층 증착 (ALD) 프로세스 시퀀스의 흐름도를 제공한다.
도 7은 도 3a에서 예시된 것과 유사한 도펀트 함유 막을 개략적으로 예시하지만, 도 7에서는 도펀트가 풍부한 부분들이 실질적으로 도펀트가 없는 부분들 간에 분산되어 있는 막 구조물을 나타낸다.
도 8은 본 명세서에서 개시된 방법들에서 채용된 것들과 같은 막 형성 ALD 동작들을 수행하기에 적합한 기판 프로세싱 스테이션을 개략적으로 예시한다.
도 9는 본 명세서에서 개시된 방법들에서 채용된 것들과 같은 막 형성 ALD 동작들을 수행하기에 적합한 다중-스테이션 기판 프로세싱 툴을 개략적으로 예시한다.
이하의 기술에서, 제시된 실시예들의 전체적인 이해를 제공하기 위해 다수의 구체적인 상세들이 언급된다. 개시된 실시예들은 이들 구체적인 상세들 일부 또는 전부가 없이도 실시될 수도 있다. 다른 예들에서, 공지의 프로세스 동작들은 개시된 실시예들을 불필요하게 모호하게 하지 않도록 상세히 기술되지 않았다. 개시된 실시예들이 구체적인 실시예들과 함께 기술되지만, 이는 개시된 실시예들로 제한하도록 의도되지 않는다는 것이 이해될 것이다.
IC 트랜지스터 내의 소스와 드레인 간의 반도전성 영역은 채널 또는 트랜지스터의 채널 영역으로서 지칭된다. 이 채널 영역으로 게이트에 의해서 인가된 전위는 그의 분극화 및 도전성에 영향을 주며, 이로써 트랜지스터를 온 상태에서 오프 상태로 그리고 오프 상태에서 온 상태로 효과적으로 스위칭할 수 있다. 따라서, 채널 도전성 및 게이트를 통해서 채널을 일관되게 조절할 수 있는 능력은 IC 트랜지스터 설계 및 제조의 핵심 측면들이다. 통상적인 평면형 IC 트랜지스터들의 제조 시에, 이온 주입 기법들이 일반적으로 사용되어서 채널 영역을 도핑하고 채널 영역의 도전성을 목표된 레벨로 조절한다. 그러나, 고 종횡비 핀 형상 구조물 (일부 경우들에서는 약 32 나노미터보다 작은 또는 약 22 나노미터보다 작은 또는 약 12 나노미터보다 작은 폭을 가짐) 에 형성된 채널 영역을 갖는 3-D 트랜지스터들로 이동함에 따라서, 이온 주입 기법들은 균일하고 제어되는 도핑을 제공하기에 효과적이지 않다고 입증되었다.
이러한 이온 주입 기법의 어려움이 도 2a 및 도 2b에서 개략적으로 예시된다. 도 2a는 (도 1d에 도시된 것과 유사한) 평행하게 배열된 4 개의 3-D 트랜지스터들의 4 개의 핀 형상 채널 영역들 (231, 232, 233, 234) 의 단면도 (도 1b에 도시된 것과 유사함) 를 제공한다. 채널들 중 2 개 (233, 234) 는 이들에 도포된 게이트 재료 (251) 를 갖는다. 채널들 (231 및 232) 의 베이스 (base) 에 도달-인접하는 수직 구조물을 제거함-하여서 각 채널의 측면을 균일하게 도핑하는데 사용될 수 있는 이온-플럭스의 가능한 입사 각도들이 이 도면에서 개략적으로 도시된다. 이 도면에서 '각 1'은 입사 각의 오직 작은 범위만이 인접하는 채널 (232) 의 새도우 효과로 인해서 채널 (231) 의 베이스에 도달할 것임을 나타낸다. 채널들의 측면들을 도핑하는 것은 자명하게는 (단지 상단만을 공격하지 않도록) 이온 플럭스가 일부 수평 성분을 갖는 것을 요구하지만, 이 도면은 이 수평 성분이 너무 크면 채널의 측면이 서로 상이하게 이온 공격을 받을 것 (하부 부분들에서보다 많은 이온들이 상부 부분들에 도달함) 을 예시한다. 따라서, 채널 (231) 에 있어서, 균일한 이온 공격은 입사 이온 플럭스 각도들이 제로 내지 각 1 간의 범위로 제한되어야 하는 것을 요구한다. 그러나, 실제로는, 핀 형상 채널들은 고 종횡비를 가지며 근접하게 이격되기 때문에, 각 1은 예를 들어서 이온들을 생성하는 플라즈마 내의 전자계 변동, 콜리메이션된 이온 플럭스 내에서의 이온 간 충돌들 등으로 인해서 일관성을 달성하는데 있어서는 용이하지 않은 상대적으로 좁은 범위의 이온 플럭스들을 나타낸다. 도 2a에 도시된 각 2은 채널 (232) 의 경우에는 인접하는 채널 (233) 위에 있는 게이트 재료 (251) 의 존재로 인해서 심화되는 것을 나타낸다. 도 2b는 이러한 문제가 인접하는 채널 (233) 이 레지스트 재료 층 (255) 으로 마스킹되는 경우에 채널 (232) 에 대해서도 유사하게 심화되는 것을 예시한다. 또한, 도 2c는 이러한 문제가 인접하는 채널 (233) 이 이미 존재하는 게이트 재료 층 (251) 상단에 있는 레지스트 재료 층 (255) 으로 마스킹되는 경우에 크게 악화는 것을 예시한다 (도 2c의 각 3을 도 2a 및 도 2b의 각 2와 비교하면 된다).
따라서, 이온 주입 이외의 기법들이 일정하고 균일하고 비용 측면에서 효과적인 3-D 트랜지스터들의 핀 형상 채널 영역 도핑을 위해서 필요하다. 본 명세서에서 개시된 방식은 도펀트 함유 막을 수직 구조물 상에 컨포멀하게 증착한 후에 도펀트 함유 막을 사용하여서 고 종횡비 수직 핀 형상 채널 구조물들을 도핑하는 것이다. 기본적인 사상이 도 3a 및 도 3b에서 예시된다. 도 3a는 캡핑 막 (320) 과 결합된 도펀트-함유 막 (310) 의 기본 구조를 예시한다. 도 3b는 수직 핀-형상 채널 구조물 (131) 상에 컨포멀하게 증착된 이러한 막을 예시한다. 이 막은 실질적으로 목표 구조물의 형상에 대해서 실질적으로 컨포멀하기 때문에, 예를 들어서 열적 어닐링을 사용하여서 이 막으로부터 목표 구조물로 도펀트를 확산 이동시키는 것은 목표 구조물의 균일한 도핑을 낳을 것이다. 조성, 이러한 컨포멀 막들을 증착하기 위한 기법, 이러한 막으로부터 채널 구조물로의 도펀트의 이동 및 이러한 동작들을 달성하기 위한 관련 장치들을 포함하여 이러한 컨포멀 막들의 세부사항들이 본 명세서에서 자세하게 기술된다. 또한, 보다 일반적으로는, 컨포멀하게 증착된 막들을 통한 도핑이 또한 다른 타입의 고 종횡비 디바이스 구조물들을 도핑하는데도 유용할 수 있으며 통상적인 이온 주입 또는 지향성 도핑 방법들이 부적합한 수많은 상황들에서 적합하게 사용될 수 있다는 것이 또한 주목된다. 예를 들어서, 통상적인 실리콘 기반 미세전자소자들 이외에도, 컨포멀 도핑의 다른 응용들은 GaAs와 같은 III-V 반도체들, 및 HgCdTe와 같은 II-VI 반도체들을 기초로 하는 미세전자소자들 및 광학전자소자들 및 광전소자들, 플랫 패널 디스플레이들 및 일렉트로크로믹 기술을 포함할 수 있다.
그러나, 컨포멀 도핑이 (예를 들어서, 이온 주입 기법에 비해서) 목표 구조물의 균일한 수직 도핑을 위한 잠재력의 측면에서 특유의 이점들을 제공할 수 있지만, 실제로 IC 트랜지스터 제조에 적합한 농도에서의 예를 들어서 붕소 또는 인으로의 균일한 도핑은 달성하기 어렵다고 입증되었다. 이러한 문제의 근원이 조사되었으며, 특정 이론에 매이지 않고 이 문제는 충분한 도펀트가 목표 채널 영역 내로 이동할 수 있기 이전에 이러한 막들로부터의 도펀트의 신속한 역-확산으로부터 기인된다고 사료된다. 달리 말하면, 역 확산으로 인한 증착된 컨포멀 막에서의 도펀트 균일성 및/또는 충분한 농도의 부재로 인해서 채널 영역에서 충분한 도펀트 균일성 및/또는 도펀트 농도의 부재가 발생하는 것으로 보인다.
이러한 문제는 도 4a, 도 4b 및 도 4c에서 예시된 실험들에 의해서 나타난다. 이 실험들은 붕소 함유 막들-특히, BSG 막들-을 실리콘 웨이퍼의 전방 측면 및 후방 측면 상에 컨포멀하게 증착하는 것을 수반한다. 전방 측 붕소 함유 막 및 후방 측 붕소 함유 막이 도 4a 및 도 4b에 각기 예시되며 도면들에서 도시된 바와 같이, 각각은 2 개의 실리콘 이산화물 (SiO2) 층들 간에 샌드위치된 도펀트 함유 BSG 막을 포함한다. 실리콘 웨이퍼 반대편에 있는 BSG 막의 측면 상에 형성된 SiO2 막은 "캡핑 층" 또는 "캡핑 막"으로서 지칭될 수 있지만, 이러한 용어들은 반드시 이렇게 지칭된 막/층이 웨이퍼에 비해서 최상의 막/층이어야 함을 암시하지 않는다는 것이 이해되어야 한다. 그보다는, 본 명세서에서 사용되는 이러한 용어들은 간단히 일부 도펀트-함유 막이 "캡핑" 막/층과 기판 간에 위치함을 말한다. 도 4a 및 도 4b는 도펀트-함유 막들이 ALD (atomic layer deposition) 프로세스를 통해서 증착되었고 BSG 막이 샌드위치하는 SiO2 막들의 두께의 약 2 배의 두께로 (각기 100 대 50 Å) 증착되었음을 나타낸다. 이러한 증착 이후에, BSG 막으로부터 인접하는 막들 및 웨이퍼 기판 내로의 붕소 도펀트의 확산의 레이트를 가속시키도록 막들이 어닐링된다.
이어서, 붕소 도펀트 및 다른 화학적 종들 (실리콘, 산소) 의 농도들이 산소 이온 (O+) 으로 된 500 keV 빔을 사용하는 SIMS에 의해서 측정되었고 그 결과들이 도 4c에 도시된다. 도 4c에 도시된 바와 같이, SIMS 실험들은 BSG 막에 인접하는 상단 SiO2 막의 에지에서의 붕소 농도의 피크를 보이며 BSG 막의 인접하는 에지에서의 붕소 농도의 대응하는 최소점 (dip) 을 보이며, 이러한 양자의 효과들은 BGS 막의 에지로부터 붕소 원자들의 역 확산으로부터 기인된다. 도 4c는 또한 하단 SiO2 층 내에서의 일부 붕소의 존재 및 붕소 및 산소가 그 아래에 있는 실리콘 기판 내로 깊이 들어가 있음을 나타낸다. 그러나, 이러한 영역들에서의 이러한 종들의 존재는, 반드시 500 keV O+ 이온 빔 내의 이온들의 높은 운동 에너지가 이러한 원자들을 막 및 기판 내로 깊게 "노킹 (knock)" 하는, 500 keV O+ 이온 빔의 이른바 "노크-온 효과 (knock-on effect)" 로부터 기인된다고 사료되며, 따라서 이러한 측정치들은 이 실험 이전의 막 및 기판 조성을 나타내지는 않는다. 어느 경우에서도, 상단 SiO2 막에서의 붕소 피크 및 BSG 막 내에서의 대응하는 인접하는 붕소 최소점 (dip)-이들은 "노크-온 효과"의 결과일 수 없음-은 도펀트 역 확산의 발생을 나타내며, SiO2 캡핑 막이 이러한 역 확산을 방지하는데 부족하다는 사실을 나타낸다.
상술한 바와 같이, 증착된 막으로부터의 도펀트의 역 확산은 이 막 내에서의 도펀트 농도 및 따라서 그 아래에 놓인 재료를 균일하게 도핑하기 위한 도구로서 이 막을 사용하는 바에 악영향을 준다. 그러나, SiO2 캡핑 막은 컨포멀 도펀트-함유 막으로부터의 역 확산을 방지하는데 부족하지만, 실리콘 카바이드 재료, 실리콘 나이트라이드 재료, 실리콘 카르보나이트라이드 재료, 또는 이들의 조합으로 형성된 캡핑 막들은 실질적으로 보다 효과적임이 발견되었다. 예를 들어서, 실리콘 카바이드 (SiC) 캡핑 막을 사용하는 효과들이 도 5에 도시된 실험 결과들에 의해서 입증된다. 도 5는 SiO2 캡핑 막에 대해서 도 4에서 나타난 SIMS 결과들과 유사한, SiC 캡핑 막을 갖는 붕소 도펀트-함유 막에 대한 SIMS 결과들을 나타낸다. SiC-캡핑된 막들의 구조는 도 4a 및 도 4b에서 개략적으로 예시된 막들과 동일하지만, SiO2 대신에 SiC가 들어간다. 도 5는 BSG 막에 인접하는 상단 SiC 막에서 나타나는 붕소 피크가 도 4의 SiO2 막 내에서의 동일한 위치에서의 붕소 피크에 비해서 실질적으로 감소되었고, 이로써 SiC 캡핑 막이 SiO2 재료로 형성된 균등한 캡핑 막보다 붕소 역 확산을 실질적으로 양호하게 방지하는 것을 나타내고 있다.
따라서, 도펀트 역 확산을 저감 또는 방지하는 것과 관련된 이점들로 인해서, 반도체 기판들 상의 부분적으로 제조된 3-D 트랜지스터들의 채널 영역들을 도핑하는 방법들이 본 명세서에서 개시되며, 이 방법들은 실리콘 카바이드 (SiC) 재료, 실리콘 나이트라이드 재료 (SiN), 실리콘 카르보나이트라이드 (SiCN) 재료, 또는 이들의 조합으로 캡핑 막을 형성하는 것을 포함한다. 도펀트 확산을 저감 또는 방지하기 위해서, SiC/SiN/SiCN 캡핑 막은 도펀트 함유 막의 적어도 일부가 기판과 이 캡핑 막 간에 위치하도록 위치된다. 이로써, 예를 들어서 도펀트를 기판의 목표 영역으로 이동시키기 위해서 열적 어닐링을 하는 동안에, 이 캡핑 막은 도펀트-함유 막으로부터 그리고 핀-형상 채널 영역으로부터 멀어지게 도펀트가 확산되는 것을, 이러한 캡핑 막의 부재 시의 동일한 열적 어닐링 조건들 동안의 확산 레이트에 비해서, 20% 이상, 또는 30% 이상, 또는 40% 이상, 또는 50% 이상, 또는 60% 이상, 또는 70% 이상, 또는 80% 이상, 또는 90% 이상만큼, 막을 수 있다.
특정한 이러한 방법들이 도 6a의 흐름도에 의해서 개략적으로 예시된다. 이 도면에서 도시된 바와 같이, 이 방법들은 도펀트-함유 막을 ALD 프로세스에 의해서 형성된 다수의 도펀트 함유 층들을 갖는 기판 상에 형성하는 동작 610 에서 시작한다. 이어서, 방법들은 동작 620 으로 진행하며, 이 동작에서 실리콘 카바이드 재료, 실리콘 나이트라이드 재료, 실리콘 카르보나이트라이드 재료, 또는 이들의 조합을 함유하는 캡핑 막을 형성하며, (상술한 바와 같이) 이 캡핑 막은 기판과 캡핑 막 간에 도펀트-함유 막이 위치되게 위치한다. 마지막으로, 3-D 트랜지스터의 핀-형상 채널 영역으로의 도펀트의 이동이 동작 630 에서 발생하며, 이 동작은 도펀트-함유 막으로부터 채널 영역 내로 도펀트를 이동시키는 것을 수반한다. 예를 들어서, 열적 어닐링이 이를 위해서 사용될 수도 있다. 일부 실시예들에서, 레이저 어닐링, 스파이크 어닐링, 레이저 스파이크 어닐링, RTP (급속 열적 프로세싱), RTA (급속 열적 어닐링) 또는 밀리초 어닐링이 사용될 수 있다. 이러한 실례들 중 다수의 것들에서는, 도펀트를 채널 영역 내로 이동시키는 것은 고온을 생성하지만 단지 짧게 함으로써 "낮은 열적 예산" 내에서 달성된다. 일부 실시예들에서, 도펀트는 붕소일 수 있다. 다른 실시예들에서, 도펀트는 인 또는 비소일 수 있다. 또한, 다른 도펀트 종들이 이러한 기법들을 사용하여서 반도체 기판 상의 목표 구조물/영역으로 이동될 수 있다. IC 제조 동작들 중 일부 시퀀스에서, 도펀트 함유 막 및/또는 캡핑 막의 적어도 일부는 도펀트가 목표 구조물/영역 내로 이동된 후에 제거될 수 있다.
상술한 바와 같이, 목표 구조물 내에서 균일한 도펀트 농도를 달성하기 위해서, 증착된 도펀트-함유 막이 목표 구조물의 형상에 실질적으로 컨포멀하게 되는 것이 중요하다. 원칙적으로, 컨포멀 도펀트-함유 막을 증착하는 임의의 구현가능한 방법이 전술한 채널 영역 도핑 방식과 함께 잠재적으로 사용될 수 있지만, 본 기술 분야에서 ALD로 지칭되는 기법이 효과적인 기법이라고 발견되었다.
활성화된 가스상 반응들이 막들을 증착하는데 사용되는 화학 기상 증착 (CVD) 프로세스와는 대조적으로, ALD 프로세스들은 층 단위로 막들을 증착하도록 표면 매개형 증착 반응들을 사용한다. 예를 들어서, 일 부류의 ALD 프로세스에서, 제 1 막 프리커서 (P1) 가 가스상으로 프로세싱 챔버 내로 도입되고, 기판으로 노출되며, 기판의 표면 상으로 (통상적으로 표면 활성 자리들의 분포 지점들로) 흡착되게 된다. P1의 화학흡착된 종들 및 물리흡착된 분자들을 포함하여 P1 중 일부 분자들이 기판 표면 상에서 응결된 상을 형성할 수 있다. 이어서, 기판 표면을 둘러싸는 볼륨이 배기되어서 가스상의 물리흡착된 P1을 제거하고 이로써 오직 화학흡착된 종들만이 남는다. 이어서, 제 2 막 프리커서 (P2) 가 프로세싱 챔버 내로 도입되고 이로써 P2의 일부 분자들이 기판 표면으로 흡착된다. 프로세싱 챔버 내의 기판을 둘러싸는 볼륨이 다시 배기되어서 이번에는 결합되지 않은 P2를 제거한다. 이어서, 기판으로 제공된 에너지 (예를 들어서, 열적 에너지 또는 플라즈마 에너지) 가 P1과 P2의 흡착된 분자들 간의 표면 반응들을 활성화하여서 막 층을 형성한다. 마지막으로, 다시 기판 주변의 볼륨이 배기되어서 반응하지 않은 P1 및/또는 P2 및/또는 존재한다면 반응 부산물을 제거하며 이로써 단일 ALD 사이클이 종료된다.
다양한 화학물들을 갖는 컨포멀 막들을 증착하기 위한 ALD 기법들-기본 ALD 프로세스 시퀀스에 대하여 수많은 변경사항들을 가질 수 있음-이 4/11/2011에 출원된 미국 특허 출원 번호 13/084,399 "PLASMA ACTIVATED CONFORMAL FILM DEPOSITION" (변호사 문서 번호. NOVLP405), 9/23/2011에 출원된 미국 특허 출원 번호 13/242,084 "PLASMA ACTIVATED CONFORMAL DIELECTRIC FILM DEPOSITION" (이는 현재 미국 특허 번호 8,637,411가 됨)　(변호사 문서 번호. NOVLP427), 9/1/2011에 출원된 미국 특허 출원 번호 13/224,240 "PLASMA ACTIVATED CONFORMAL DIELECTRIC FILM DEPOSITION" (변호사 문서 번호. NOVLP428), 및 9/7/2012에 출원된 미국 특허 출원 번호 13/607,386 "CONFORMAL DOPING VIA PLASMA ACTIVATED ATOMIC LAYER DEPOSITION AND CONFORMAL FILM DEPOSITION" (변호사 문서 번호. NOVLP488) 에서 자세하게 기술되며, 각 특허 문헌은 모든 목적들을 위해서 그 전체가 본 명세서에서 참조로서 인용된다. 이러한 선행하는 애플리케이션들에서 기술된 바와 같이, 기판 상이 단일 재료 층을 증착하기 위한 기본 ALD 사이클은, (i) 흡착-제한된 층을 형성하도록 기판 상에 막 프리커서를 흡착시키는 동작, (ii) 흡착된 프리커서 주변의 볼륨으로부터 흡착되지 않은 프리커서를 제거하는 동작, (iii) 흡착된 프리커서를 반응시켜서 기판 상에 막으로 된 층을 형성하는 동작, 및 (iv) 기판 상에 형성된 막으로 된 층 주변의 볼륨으로부터 탈착된 막 프리커서 및/또는 반응 부산물을 제거하는 동작을 수반한다. 동작들 (ii) 및 (iv) 에서의 제거들은 기판 주변의 볼륨을 퍼징하거나, 배기하거나, 기저 압력으로의 펌핑 다운 (pump-to-base) 등을 하여서 수행될 수 있다. 이러한 기본적인 ALD 동작들의 시퀀스 (i) 내지 (iv) 는 상술된 실례에서와 같이 반드시 2 개의 화학흡착된 반응 종들 P1 및 P2 을 수반하는 것도 아니며 제 2 반응 종들을 반드시 수반하는 것도 아니며, 이러한 가능한 사항들/옵션들은 관여된 목표 증착 화학물들에 따라서 채용될 수 있다는 것이 주목된다.
그러나, ALD의 흡착-제한 성질로 인해서, 단지 단일 ALD 사이클로 재료 박막을 증착하며 때로는 단지 단일 재료 모노레이어를 증착한다. 예를 들어서, 막 프리커서 도징 동작들의 노출 시간 및 막 프리커서들의 (기판 표면으로의) 점착 계수에 따라서, 각 ALD 사이클은 단지 약 0.5 내지 3 Å 두께의 막 층을 증착할 수 있다. 이로써, 통상적인 ALD 사이클에서의 동작들의 시퀀스-바로 위에서 언급된 동작들 (i) 내지 (iv)-가 일반적으로 목표된 두께의 컨포멀 막을 형성하기 위해서 다수 회 반복된다. 따라서, 일부 실시예들에서, 동작들 (i) 내지 (iv) 은 적어도 1 회, 또는 적어도 2 회, 또는 적어도 3 회, 또는 적어도 5 회, 또는 적어도 7 회, 또는 적어도 10 회 연이어서 반복될 수 있다. 도펀트 ALD 막은 ALD 사이클당 약 또는 0.1 Å내지 2.5 Å, 또는 ALD 사이클당 약 또는 0.2 Å 내지 2.0 Å, 또는 ALD 사이클당 약 또는 0.3 Å 내지 1.8 Å, 또는 ALD 사이클당 약 또는 0.5 Å 내지 1.5 Å, 또는 ALD 사이클당 약 또는 0.1 Å 내지 1.5 Å, 또는 ALD 사이클당 약 또는 0.2 Å 내지 1.0 Å, 또는 ALD 사이클당 약 또는 0.3 Å 내지 1.0 Å, 또는 ALD 사이클당 약 또는 0.5 Å 내지 1.0 Å의 레이트로 증착될 수 있다.
일부 막 형성 화학물질들에서, 보조 반응물 또는 공반응물-"막 프리커서"로서 지칭되는 것에 추가되어서-이 또한 채용될 수 있다. 특정한 이러한 실시예들에서, 보조 반응물 또는 공-반응물은 단계들 (i) 내지 (iv) 이 반복되는 때에 단계들 (i) 내지 (iv) 의 서브세트 동안에 또는 단계들 (i) 내지 (iv) 각각에 걸쳐서 연속적으로 유동될 수 있다. 일부 실시예들에서, 이러한 다른 반응성 화학 종들 (보조 반응물, 공-반응물, 등) 은 (상술된 프리커서들 P1 및 P2를 수반하는 실례에서와 같이) 막 프리커서와 반응하기 이전에 막 프리커서와 함께 기판 표면으로 흡착될 수 있지만, 다른 실시예들에서, 기판의 표면 상으로의 선행하는 흡착 없이 자체적으로 흡착된 막 프리커서와 접촉하면서 이 흡착된 막 프리커서와 반응할 수 있다. 또한, 일부 실시예들에서, 흡착된 막 프리커서를 반응시키는 동작 (iii) 은 흡착된 막 프리커서를 플라즈마와 접촉시키는 것을 수반할 수 있다. 플라즈마는 기판 표면 상에서의 막-형성 반응이 일어나게 에너지를 제공할 수 있다. 특정한 이러한 실시예들에서, 플라즈마는 적합한 RF 전력의 인가로 반응 챔버 내에서 생성된 산화성 플라즈마일 수 있다 (하지만, 일부 실시예들에서, 플라즈마는 리모트로 (remotely) 생성될 수 있다). 다른 실시예들에서, 산화성 플라즈마 대신에, 불활성 플라즈마가 사용될 수 있다. 산화성 플라즈마는 O2, N2O, 또는 CO2와 같은 하나 이상의 산화제들로 형성될 수 있으며 선택사양적으로 Ar, N2, 또는 He와 같은 하나 이상의 희석제들을 포함할 수 있다. 일 실시예에서, 산화성 플라즈마는 O2 및 Ar로 형성된다. 적합한 불활성 플라즈마는 He 또는 Ar와 같은 하나 이상의 불활성 가스들로부터 형성될 수 있다. ALD 프로세스들에 대한 다른 변경사항들은 바로 인용된 (그리고 참조로서 포함되는) 선행 특허 출원들에서 세부적으로 기술된다.
따라서, ALD 프로세스를 통해서 도펀트-함유 막을 형성하기 위한 동작들의 기본 시퀀스가 도 6b의 흐름도에서 개략적으로 예시된다. 이 도면에서 도시된 바와 같이, 기판 상에 다수의 도펀트-함유 막 층들을 형성하기 위한 ALD 프로세스는 프리커서가 기판 상에서 흡착 정지된 층을 형성하도록 도펀트-함유 막 프리커서를 기판 상으로 흡착시키는 동작 611 및 이후에 적어도 일부 비흡착된 도펀트-함유 막 프리커서를 흡착된 프리커서 주변의 볼륨으로부터 제거하는 동작 612 과 함께 시작될 수 있다. 이어서, 동작 613 에서, 흡착된 도펀트-함유 막 프리커서가 반응하여서 기판 상에 도펀트-함유 층을 형성하고, 그 이후에, 동작 614 에서, 탈착된 도펀트-함유 막 프리커서 및/또는 반응 부산물이, 동작 613 에서 흡착된 프리커서를 반응시킨 후에 존재하는 경우에는, 도펀트-함유 층 주변의 볼륨으로부터 제거된다.
동작들 611 내지 614 의 전술한 시퀀스는 1 회 ALD 사이클을 나타낸다. 그러나, 단일 ALD 사이클은 통상적으로 오직 얇은 층의 막만을 증착하기 때문에, 다수의 ALD 사이클들이 도펀트-함유 막으로 된 다수의 층들 (또는 등가적으로는 목표 두께를 갖는 다중-층 도펀트 함유 막) 을 형성하도록 순서대로 반복될 수 있다. 이로써, 도 6b를 다시 참조하면, ALD 사이클이 동작 614 에서 완료된 후에, 동작 615 에서, 충분한 개수의 도펀트-함유 막으로 된 층들이 형성되었는지의 여부가 결정되고, 그렇다면, 막 형성 동작들은 완료되고, 그렇지 않으면, 프로세스 시퀀스는 동작 611 으로 돌아가서 다른 사이클의 ALD을 시작한다. 도 6a 및 도 6b는 3-D 트랜지스터의 채널 영역을 도핑하는 방법으로서 서로 결합되게 보여질 수 있다는 것이 주목되며, 도펀트-함유 막 형성 동작 610 (도 6a) 은 동작들 611 내지 615 의 ALD 프로세스 시퀀스 (도 6b) 를 포함한다.
일부 실시예들에서, 부분적으로 제조된 3-D 트랜지스터의 핀-형상 채널 영역을 도핑하기 위한 도펀트-함유 막은 도펀트-풍부한 부분들 및 실질적으로 도펀트가 없는 부분들을 (도펀트가 없을 수 있는 캡핑 막에 추가하여서) 포함할 수 있다. 따라서, 예를 들어서, 일부 실시예들에서, 도펀트-함유 막은 실질적으로 도펀트가 없는 층의 증착을 개입시키지 않으면서, 다수의 도펀트 함유 층들을 순차적으로 컨포멀하게 증착함으로써 형성된 제 1 도펀트-풍부 부분 및 도펀트-함유 층 증착을 개입시키지 않으면서 다수의 실질적으로 도펀트가 없는 층들을 순차적으로 컨포멀하게 증착함으로써 형성된 제 1의 실질적으로 도펀트가 없는 부분을 포함할 수 있다.
또한, 특정한 이러한 실시예들에서, 증착된 막 내에서 교번하는 조성의 구조를 형성하는, 다수의 도펀트-풍부 부분들 및 다수의 실질적으로 도펀트가 없는 부분들이 존재할 수 있다. 이러한 바를 행하는 한가지 이유는 일부 경우들에서, 순차적 ALD 사이클들을 사용하여서, 순차적으로 도펀트-함유 막 층들을 증착하는 것은 (일부 실시예들에서는 적어도 특정 정도로) 자기-억제적일 수 있으며 성장 레이트는 점점 보다 많은 도펀트-풍부 층들이 증착된 후에는 계속하여서 떨어질 수 있다는 것이 발견되었다는 사실로 인해서이다. 예를 들어서, 일 실험에서, 순차적 ALD 사이클들을 사용하여서 증착된 B2O3 막의 총 두께는 50 번째 ALD 사이클과 100 번째 ALD 사이클 간에서 크게 변화되지 않았다. 이로써, 일부 실시예들에서, 일부 도펀트들의 경우에, 그리고 일부 도펀트-함유 막 프리커서들의 경우에, ALD 형성된 컨포멀 막 내의 도펀트의 정량은 추가 도펀트-풍부 층들을 순차적으로 증착함으로써 효과적으로 증가될 수 없다. 이러한 측면들은 9/7/2012에 출원된 미국 특허 출원 번호 13/607,386 "CONFORMAL DOPING VIA PLASMA ACTIVATED ATOMIC LAYER DEPOSITION AND CONFORMAL FILM DEPOSITION" (변호사 문서 번호. NOVLP488) 에서 자세하게 기술되며, 이 문헌은 모든 목적들을 위해서 전체가 본 명세서에서 참조로서 인용된다.
이로써, 교번하는 조성을 갖는-도펀트-풍부 부분과 실질적으로 도펀트가 없는 부분 간에서 교번하는-도펀트-함유 막들을 형성하는 것이 바람직할 수 있다. 따라서, 이러한 종류의 실시예들에서, 도펀트-함유 막은 제 2 도펀트-풍부 부분 (또한 실질적으로 도펀트가 없는 층의 증착을 개입시키지 않고서, 다수의 도펀트-함유 층들을 순차적으로 컨포멀하게 증착함으로써 형성됨) 및 또한 제 2 실질적으로 도펀트가 없는 막 부분 (다시 한번 말하자면 도펀트-함유 층의 증착을 개입시키지 않고서, 다수의 실질적으로 도펀트가 없는 층들을 순차적으로 컨포멀하게 증착함으로써 형성됨) 을 더 포함할 수 있으며, 이러한 제 1 및 제 2, 도펀트-풍부 및 실질적으로 도펀트가 없는 부분들은 조성에 있어서 서로 교번하도록 배열될 수 있는데, 예를 들어서, 제 1 실질적으로 도펀트가 없는 부분이 제 1 및 제 2 도펀트-풍부 부분들 간에 위치하며, 제 2 도펀트-풍부 부분이 제 1 및 제 2 실질적으로 도펀트가 없는 부분들 간에 위치할 수 있다. 이러한 구성에서, 제 1 및 제 2 도펀트-풍부 부분들 및 제 1 및 제 2 실질적으로 도펀트가 없는 부분들이 캡핑 막과 기판 간에서 있도록 캡핑 막이 위치할 수 있다. 도 7은 도펀트-풍부 부분들 (710) 이 실질적으로 도펀트가 없는 부분들 (720) 과 교번하며 또한 SiC/SiN/SiCN 캡핑 막 (730) 을 갖는 이러한 하나의 예시적인 막 (700) 의 개략을 제공한다.
이러한 막들의 도펀트-풍부 부분들은 예를 들어서 도 6b와 관련하여서 상술한 바와 같은 다수의 ALD 사이클들에 의해서 다수의 층들로 형성될 수 있다. 그러나, 다수의 ALD 사이클들이 또한 사용되어서, (도펀트-함유 프리커서 대신에) 도펀트가 없는 막 프리커서를 사용하여서 이러한 막들의 실질적으로 도펀트가 없는 부분들로 된 다수의 층들을 형성할 수 있다. 이로써, 예를 들어서, 일부 실시예들에서, 바로 위에서 언급된 (예를 들어서 도 7 참조) 제 1 및 제 2 실질적으로 도펀트가 없는 부분들 각각을 형성하는 것은 (i) 도펀트가 없는 막 프리커서가 흡착 정지된 층을 형성하도록 도펀트가 없는 막 프리커서를 기판 상으로 흡착시키는 것, 이후에 (ii) 비흡착된 도펀트가 없는 막 프리커서를 흡착된 프리커서 주변의 볼륨으로부터 제거하는 것, 그 이후에 (iii) 비흡착된 프리커서를 제거한 후에 흡착된 도펀트가 없는 막 프리커서를 반응시켜서 실질적으로 도펀트가 없는 층을 기판 상에서 형성하는 것, 및 마지막으로 (iv) 탈착된 도펀트가 없는 막 프리커서 및/또는 반응 부산물을, 이들이 흡착된 프리커서를 반응시킨 후에 존재한다면, 실질적으로 도펀트가 없는 층 주변의 볼륨으로부터 제거하는 것을 포함할 수 있다. 전술한 바와 같이, 다수의 ALD 사이클들이 사용되어서 다수의 층들을 형성할 수 있으며, 따라서 동작들 (i) 내지 (iv) 의 전술한 시퀀스가 다수 회 반복되어서 도펀트-함유 막 중 다수의 실질적으로 도펀트가 없는 층들을 형성할 수 있다. 일부 실시예들에서, 이러한 실질적으로 도펀트가 없는 층들은 유전체 재료를 포함할 수 있으며, 특정한 이러한 실시예들에서, 유전체 재료는 SiO2 일 수 있음이 주목된다.
교번하는 조성을 갖는 부분들을 갖는 컨포멀 막들-그 아래에 놓인 목표 IC 구조물 또는 기판 영역을 도핑하기 위해서 사용되는 막들을 포함함-및 이러한 막들을 형성하는 방법들의 다른 실례들이 4/11/2011에 출원된 미국 특허 출원 번호 13/084,399 "PLASMA ACTIVATED CONFORMAL FILM DEPOSITION" (변호사 문서 번호. NOVLP405); 9/23/2011에 출원된 미국 특허 출원 번호 13/242,084 "PLASMA ACTIVATED CONFORMAL DIELECTRIC FILM DEPOSITION" (현재 미국 특허 번호 8,637,411임)　(변호사 문서 번호. NOVLP427); 9/1/2011에 출원된 미국 특허 출원 번호 13/224,240 "PLASMA ACTIVATED CONFORMAL DIELECTRIC FILM DEPOSITION" (변호사 문서 번호. NOVLP428); 및 9/7/2012에 출원된 미국 특허 출원 번호 13/607,386 "CONFORMAL DOPING VIA PLASMA ACTIVATED ATOMIC LAYER DEPOSITION AND CONFORMAL FILM DEPOSITION" (변호사 문서 번호. NOVLP488) 에서 자세하게 기술되어 있으며, 이러한 문헌들 각각은 모든 목적들을 위해서 본 명세서에서 참조로서 인용된다.
캡핑 막에 대한 세부사항들
일부 실시예들에서, 캡핑 막이 또한 ALD 프로세스를 통해서 형성될 수 있다. 예를 들어서, 일부 실시예들에서, 다수의 층들의 캡핑 막이 다수 회 반복되는 동작들 (i) 내지 (iv) 의 시퀀스 (바로 위에서 언급됨) 를 통해서 증착되어서 다수의 층들의 캡핑 막을 형성할 수 있다. 그러나, 도 4 및 도 5를 참조하여서 상술한 이유들로 인해서, SiO2로 된 실질적으로 도펀트가 없는 층들이 막 중의 도펀트-풍부 부분들 간에 분포되어 있을 수도 있지만, 캡핑 막은 통상적으로는 SiC, SiN, SiCN, 또는 이들의 조합과 같은 도펀트 역확산을 차단하기에 적합한 재료로 구성될 수 있다. 다른 실시예들에서, 화학 기상 증착 (CVD) 프로세스가 사용되어서 캡핑 막을 형성할 수 있으며 특정한 이러한 실시예들에서, 플라즈마 강화 CVD (PECVD) 프로세스가 사용될 수 있다. 그러나, CVD/PECVD 프로세스들은 반응물들의 흡착 정지된 층의 형성을 통해서가 아니라 가스상 반응들을 통해서 진행되기 때문에, 이들은 ALD 기법보다 덜 컨포멀한 막들을 생성하며, 따라서, ALD 프로세스들이 대체적으로 본 명세서에서 기술된 캡핑 막들을 형성하기 위해서 바람직하다.
이 캡핑 막은 대체적으로 충분한 농도의 SiC, SiN, SiCN, 또는 이들의 조합을 가질 것이며 관련된 화학물질 및 확산 레이트에 기초하여서 실현가능한 목표된 정도로 도펀트의 역확산을 차단하도록 충분한 두께로 형성될 것이다. 예를 들어서, 일부 실시예들에서, 캡핑 막 내에서의 SiC의 평균 농도는 약 1 내지 4 g/cm3, 또는 약 2 내지 3 g/cm3, 또는 약 2.2 내지 2.8 g/cm3일 수 있다. 마찬가지로, 일부 실시예들에서, 캡핑 막 내에서의 SiCN의 평균 농도는 약 1 내지 4 g/cm3, 또는 약 2 내지 3 g/cm3, 또는 약 2.2 내지 2.8 g/cm3 일 수 있으며, 일부 실시예들에서, 캡핑 막 내에서의 SiN의 평균 농도는 약 1 내지 4 g/cm3, 또는 약 2 내지 3 g/cm3, 또는 약 2.2 내지 2.8 g/cm3일 수 있다. 마지막으로, 일부 실시예들에서, 캡핑 막 내에서의 SiC, SiN, 및 SiCN의 합쳐진 평균 농도는 약 1 내지 4 g/cm3, 또는 약 2 내지 3 g/cm3, 또는 약 2.2 내지 2.8 g/cm3 일 수 있다.
마찬가지로, 실시예에 따라서, 캡핑 막은 약 1, 2, 3, 5, 10, 20, 30, 40, 50, 100, 150, 200, 300, 또는 500 Å의 평균 두께를 갖게 형성될 수 있거나, 소정의 실시예에 대응하는 캡핑 막은 상한과 하한이 전술한 두께들 중의 임의의 쌍에 의해서 규정되는 범위 내에서 평균 두께를 가질 수 있으며, 예를 들어서, 캡핑 막은 약 1 내지 500 Å, 또는 약 5 내지 200 Å, 또는 약 10 내지 100 Å의 평균 두께를 가질 수 있다. 일부 실시예들에서, 캡핑 막은 실질적으로 컨포멀-예를 들어서, 캡핑 막이 ALD 프로세스를 통해서 형성되는 경우임-하며, 이로써 예를 들어서 막 두께의 상대적인 표준 편차에 의해서 정량화가능한 상대적으로 일정한 두께를 가질 수 있다. 따라서, 캡핑 막이 실질적으로 컨포멀한 실시예들에서, 그의 두께의 상대적 표준 편차는 약 20% 미만, 또는 약 15% 미만, 또는 약 10% 미만, 또는 약 5% 미만, 또는 약 4% 미만, 또는 약 3% 미만, 또는 약 2% 미만, 또는 약 1% 미만, 또는 심지어 약 0.1% 미만일 수도 있다.
ALD 프로세스 조건들
도펀트-함유 막들 및/또는 캡핑 막들을 형성하기 위한 ALD 프로세스들은 다양한 온도들에서 수행될 수 있다. 일부 실시예들에서, ALD 반응 챔버 내에서의 적합한 온도는 약 25 ℃ 내지 450 ℃, 또는 약 50 ℃ 내지 300 ℃, 또는 약 20 ℃ 내지 400 ℃, 또는 약 200 ℃ 내지 400 ℃, 또는 약 100 ℃ 내지 350 ℃ 범위에 있을 수 있다.
마찬가지로, 도펀트-함유 막들 및/또는 캡핑 막을 형성하기 위한 ALD 프로세스들은 다양한 ALD 반응 챔버 압력들에서 수행될 수 있다. 일부 실시예들에서, 반응 챔버 내에서의 적합한 압력들은 약 10 mTorr 내지 10 Torr, 또는 약 20 mTorr 내지 8 Torr, 또는 약 50 mTorr 내지 5 Torr, 또는 약 100 mTorr 내지 2 Torr 범위에 있을 수 있다.
플라즈마가 동작 (iii) 에서 사용되는 경우에 다양한 RF 전력 레벨들이 채용되어서 플라즈마를 생성할 수 있다. 일부 실시예들에서, 적합한 RF 전력은 약 100 W 내지 10 kW, 또는 약 200 W 내지 6 kW, 또는 약 500 W 내지 3 kW, 또는 약 1 kW 내지 2 kW 범위에 있을 수 있다.
다양한 도펀트-함유 막 프리커서 플로우 레이트가 동작 (i) 에서 채용될 수 있다. 일부 실시예들에서, 적합한 플로우 레이트들은 약 또는 0.1 mL/min 내지 10 mL/min, 또는 약 또는 0.5 mL/min 내지 5 mL/min, 또는 약 또는 1 mL/min 내지 3 mL/min의 범위에 있을 수 있다.
다양한 가스 플로우 레이트들이 다양한 동작들에서 사용될 수 있다. 일부 실시예들에서, 대체적인 가스 플로우 레이트들는 약 또는 1 L/min 내지 20 L/min, 또는 약 또는 2 L/min 내지 10 L/min 의 범위에 있을 수 있다. 동작들 (ii) 및 (iv) 에서의 선택사양적인 비활성 퍼지 단계들 동안에, 채용된 버스트 (burst) 플로우 레이트는 약 또는 20 L/min 내지 100 L/min, 또는 약 또는 40 L/min 내지 60 L/min일 수 있다.
다시 한번 말하자면, 일부 실시예들에서, 펌프-투-베이스 단계 (pump-to-base step) 는 반응 챔버를 하나 이상의 진공 펌프들에 직접적으로 노출시킴으로써 반응 챔버를 기저 압력까지 펌핑하는 것을 말한다. 일부 실시예들에서, 기저 압력은 통상적으로 단지 수 milliTorr (예를 들어서, 약 1 내지 20 mTorr) 일 수 있다. 또한, 상술한 바와 같이, 펌프-투-베이스 단계는 불활성 퍼지가 따를 수도 있고 그러지 않을 수도 있으며, 따라서 캐리어 가스들은 하나 이상의 밸브들이 진공 펌프로의 컨덕턴스 경로를 개방할 때에 흐르거나 흐르지 않을 수도 있다.
캡핑 막들의 형성을 위한 화학물질들
다양한 막-형성 화학물질들이 캡핑 막을 형성하는데 사용될 수 있다. 캡핑 막들은 바람직하게는 실리콘 카바이드 (SiC) 재료, 실리콘 나이트라이드 (SiN) 재료, 실리콘 카르보나이트라이드 (SiCN) 재료, 또는 이들의 조합을 함유한다. 이러한타입들의 막들을 증착하기 위한 방법들, 기법들 및 동작들은, 2012년 6월 12에 출원된 미국 특허 출원 번호 13/494,836 "REMOTE PLASMA BASED DEPOSITION OF SiOC CLASS OF FILMS" (변호사 문서 번호. NOVLP466/NVLS003722); 2013년 5월 31일에 출원된 미국 특허 출원 번호 13/907,699 "METHOD TO OBTAIN SiC CLASS OF FILMS OF DESIRED COMPOSITION AND FILM PROPERTIES" (변호사 문서 번호. LAMRP046/3149); 및 미국 특허 출원 번호 14/062,648 "GROUND STATE HYDROGEN RADICAL SOURCES FOR CHEMICAL VAPOR DEPOSITION OF SILICON-CARBON-CONTAINING FILMS" 에서 자세하게 기술되어 있으며, 이 문헌들 각각은 모든 목적들을 위해서 그 전체가 본 명세서에서 참조로서 인용된다.
이러한 막들의 증착은 다양한 화합물들로부터 선택될 수 있는 하나 이상의 실리콘-함유 막 프리커서들을 사용할 수 있다. 예를 들어서, 실리콘-카본-함유 막들 (예를 들어서, 실리콘 카바이드들, 실리콘-카본-산화물들, 실리콘 카르보나이트라이드들, 및 실리콘-카본-옥시나이트라이드들) 이 목표된 조성 특성들 및 일부 경우들에서는 물리적 또는 전자적 특성들을 제공하도록 선택 및 공급되는 유기실리콘 반응물들과 같은 실리콘-함유 막 프리커서들을 사용하여서 형성될 수 있다. 적합한 유기-실리콘 반응물들/막-프리커서들의 실례들은 다른 것들 중에서도 실란들, 알킬 실란들, 실록산들, 알콕시 실란들 및 아미노 실란들을 포함할 수 있다.
실란들의 경우에, 비한정적인 실례들은 실란, 디실란, 트리실란 및 보다 높은 차수의 실란들을 포함한다.
알킬 실란들의 경우에, 이러한 화합물들은 중앙 실리콘 원자, 이 실리콘 원자에 결합된 하나 이상의 알킬 그룹들 및 이 실리콘 원자에 결합된 하나 이상의 수소 원자들을 포함한다. 특정 실시예들에서, 알킬 그룹들 중 임의의 하나 이상은 1-5 카본 원자들을 함유한다. 알킬 그룹들은 포화되거나 포화되지 않을 수 있다. 일부 실시예들에서, 이러한 알킬 그룹들은 SiC 막들을 형성하는데 사용될 수 있다. 알킬 실란들의 비한정적 실례들은 2MS (dimethylsilane), 3MS (trimethylsilane), 4MS (tetramethylsilane), TES (triethylsilane), 및 펜타메틸디실라메탄 (pentamethyldisilamethane) 을 포함한다.
다른 타입들의 알킬 실란들은 알킬카보실란들, 알킬아미노실란들 및 알킬디실라잔들을 포함할 수 있다. 알킬카보실란들은 분기된 폴리머성의 구조물을 갖는데 카본이 실리콘 원자에 결합되고 알킬 그룹들이 실리콘 원자에 결합된다. 그 실례들은 DTMSM (dimethyl trimethylsilyl methane) 및 BDMSE (bis-dimethylsilyl ethane) 을 포함한다. 알킬아미노실란들은 알킬 그룹들을 가지며 실리콘 원자에 결합된 아민들을 포함한다. 그 실례들은 DMADMS (dimethylamino dimethylsilane), BDMAMS (bis-dimethylamino methylsilane), 및 TDMAS (tris-dimethylamino silane) 을 포함한다. 일부 실시예들에서, 이러한 알킬 실란들은 SiCN 막들을 형성할 수 있다. 알킬디실라잔들은 2 개의 실리콘 원자들에 결합된 알킬 그룹들 및 실라잔들을 포함한다. 그 실례는 1,1,3,3-TMDSN (tetramethyldisilazane) 를 포함한다. 일부 실시예들에서, TMDSN는 SiCN 막들을 형성할 수 있다.
또한, 보다 높은 차수의 실란들이 모노실란들 대신에 사용될 수 있다. 알킬 실란 부류로부터의 하나의 이러한 디실란의 실례는 HMDS (hexamethyldisilane) 이다. 알킬 실란 부류로부터의 디실란의 다른 실례는 PMDS (pentamethyldisilane) 를 포함할 수 있으며, 이는 SiC 막들을 형성하는데 사용될 수 있다. 일부 실시예들에서, 실리콘 원자들 중 하나는 이 원자에만 유일하게 (exclusively) 부착된 카본-함유 또는 알콕시-함유 그룹을 가질 수 있으며, 실리콘 원자들 중 하나는 이 원자에만 유일하게 (exclusively) 부착된 수소 원자들을 가질 수 있다.
유기-실리콘 막-프리커서들의 가능한 부류인 실록산들의 경우에, 일부 실시예들에서, 실록산은 사이클릭일 수 있다. 사이클릭 실록산들 (cyclic siloxanes) 은 사이클로테트라실록산들, 예를 들어서 2,4,6,8-TMCTS (tetramethylcyclotetrasiloxane), OMCTS (octamethylcyclotetrasiloxane), 및 HMCTS (heptamethylcyclotetrasiloxane) 을 포함할 수 있다. 다른 사이클릭 실록산들은 다음으로 한정되지 않지만 사이클로트리실록산들 및 사이클로펜타실록산들을 포함할 수 있다. 사이클릭 실록산들은 SiC 막 내로 기공성을 도입할 수 있는 링 구조를 가지며 기공의 크기가 링의 반경에 대응한다. 예를 들어서, 사이클로테트라실록산 링은 약 6.7 Å의 반경을 가질 수 있다. 일부 실시예들에서, 실록산은 3차원 또는 캐이징된 (caged) 구조를 가질 수 있다. 캐이징된 실록산들은 폴리헤드론 또는 임의의 3 차원 구조를 형성하도록 산소 원자들을 통해서 서로 연결된 (bridged) 실리콘 원자들을 가질 수 있다. 캐이징된 실록산 프리커서 분자의 실례는 실세스퀴옥산 (silsesquioxane) 이다. 캐이징된 실록산 구조들은 Cleemput 등에 의한 공동으로 소유된 미국 특허 번호 6,576,345에 상세하게 더 기술되며, 이 문헌은 모든 목적들을 위해서 본 명세서에서 참조로서 인용된다. 사이클릭 실록산들과 마찬가지로, 캐이징된 실록산은 기공성을 SiC 막 내로 도입할 수 있다. 일부 실시예들에서, 기공율 크기는 메조포러스하다 (mesoporous). 일부 실시예들에서, 실록산은 선형일 수 있다. 선형 실록산들은 다음으로 한정되지 않지만 디실록산들, 예를 들어서 PMDSO (pentamethyldisiloxane), TMDSO (tetramethyldisiloxane), 및 헥사메틸 트리실록산을 포함한다. PMDSO 및 TMDSO은 SiOC 막들을 형성하는데 사용될 수 있다. 실록산의 구조적 구성 (즉, 선형, 사이클릭 또는 캐이징된 구조) 은 막 기공율 특성에 영향을 줄 수 있다. 예를 들어서, 사이클릭 실록산들은 사이클릭 링 크기에 따라서 크기가 정해지는 기공들을 갖는 미세기공성 막들을 형성할 수 있으며, 캐이징된 실록산들은 메조포러스한 막들을 형성할 수 있다.
실리콘-카본-함유 막들도 또한 산소 원자들을 포함하며 (예를 들어서, 실리콘-카본-산화물들 및 실리콘-카본-옥시나이트라이드들), 이러한 것들은 또한 실록산들 (위에서 열거된 것들) 및 예를 들어서 알콕시 실란들과 같은, 산소를 포함하는 다른 유기실리콘 반응물들을 사용하여서 형성될 수 있다. 알콕시 실란들은 중앙의 실리콘 원자, 이 실리콘 원자에 결합된 하나 이상의 알콕시 그룹들 및 이 실리콘 원자에 결합된 하나 이상의 수소 원자들을 포함한다. 그 실례들은 다음으로 한정되지 않지만 TMOS (trimethoxysilane), DMOS (dimethoxysilane), MOS (methoxysilane), MDMOS (methyldimethoxysilane), DEMS (diethoxymethylsilane), DMES (dimethylethoxysilane), DMAMES (dimethylaminomethoxysilane), 및 DMMOS (dimethylmethoxysilane) 를 포함한다. 이러한 프리커서들 중 수많은 것들이 SiOC 막들을 형성하는데 사용될 수 있다.
실리콘-카본-함유 막들은 또한 질소 원자들을 포함할 수 있으며 (예를 들어서, 실리콘-카본-나이트라이드들 및 실리콘-카본-옥시나이트라이드들), 아미노 실란들 및 실라잔들과 같은, 질소를 포함하는 유기실리콘 반응물을 사용하여서 형성될 수 있다. 아미노 실란들의 비한정적 실례들은 2,2-bis(디메틸아미노(dimethylamino))-4,4-디메틸(dimethyl)-2,4-디실라펜탄(disilapentane), 2,2,4-트리메틸(trimethyl)-4-디메틸아미노(dimethylamino)-3,4-디실라펜탄(disilapentane), 디메틸아미노디메틸실란 (dimethylaminodimethylsilane), bis(디메틸아미노)메틸실란 및 tris(디메틸아미노)실란을 포함한다. 1,1,3,3-테트라메틸디실라잔(tetramethyldisilazane)은 실라잔의 비한정적인 실례이다. 아미노실란들의 다른 실례들은 모노-, 디-, 트리- 및 테트라-아미노실란 (각기 H3Si(NH2)4, H2Si(NH2)2, HSi(NH2)3 및 Si(NH2)4) 및 치환된 모노-, 디-, 트리- 및 테트라-아미노실란들, 예를 들어서, t-부틸아미노실란, 메틸아미노실란, tert-부틸실란아민, bis(tertiarybutylamino)silane (SiH2(NHC(CH3)3)2 (BTBAS), tert-butyl silylcarbamate, SiH(CH3)-(N(CH3)2)2, SiHCl-(N(CH3)2)2, (Si(CH3)2NH)3 등이다. 아미노실란의 다른 실례는 트리실릴아민 (trisilylamine) (N(SiH3)3) 이다.
또한, 일부 실시예들에서, 막-프리커서는 단일 프리커서로 합쳐지는 다수의 화학적 그룹들을 포함한다. 예를 들어서, 단일 프리커서는 알콕시, 아미노 및 알킬 그룹들을 포함하며, 예를 들어서 DMADMS일 수 있다.
SiC-함유 막을 증착할 시에, 다수의 유기-실리콘 막 프리커서들이 프로세스 가스 내에 존재할 수 있다. 예를 들어서, 실록산 및 알킬 실란이 함께 사용될 수 있으며, 또는 실록산 및 알콕시 실란이 함께 사용될 수 있다. 개별 프리커서들의 상대적 비율들은 선택된 프리커서들의 화학적 구조들 및 결과적인 SiC 막의 응용사항에 기초하여서 선택될 수 있다. 예를 들어서, 다공성 막을 생성하기 위해서는 실록산의 양은 실란의 양보다 몰 백분율로 하여서 더 클 수 있다.
실리콘 나이트라이드들 (SiN) 및 실리콘 카르보나이트라이드들 (SiCN) 의 증착을 위해서, 적합한 실리콘-함유 반응물/막-프리커서, 예를 들어서 위에서 기술된 것들이 질소-함유 공-반응물과 함께 사용될 수 있다. 사용될 수 있는 질소-함유 공-반응물의 비한정적 실례들은 암모니아, 히드라진, 아민들, 예를 들어서, 메틸아민, 디메틸아민, 에틸아민, 이소프로필아민, t-부틸아민, di-t-부틸아민, 사이클로프로필아민, sec-부틸아민, 사이클로부틸아민, 이소아밀아민 (isoamylamine), 2-메틸부탄-2-아민, 트리메틸아민, 디이소프로필아민, 디에틸이소프로필아민, di-t-부틸히드라진, 및 방향족 함유 아민들, 예를 들어서 아닐린들, 피리딘들 및 벤질아민들을 포함한다. 아민들은 1차, 2차, 3차 또는 4차 (예를 들어서, 테트라알킬암모늄 화합물들) 일 수 있다. 질소-함유 공-반응물은 적어도 하나의 질소를 포함하지만, 질소가 아닌 이종원자들을 포함할 수도 있다. 따라서, 예를 들어서, 하이드록실아민, t-부틸옥시카보닐 아민, 및 N-t-부틸 하이드록실아민이 질소-함유 반응물들로서 고려된다.
마지막으로, 실리콘 산화물들 (SiOx)-이는 일부 실시예들에서는 캡핑 막을 형성하기 위해서 단독으로는 바람직하지 않음-을 증착하기 위해서, 이들은 도펀트-함유 막의 도펀트-풍부 부분들 간에서 분포되는 것이 바람직하다-상술한 적합한 실리콘-함유 반응물/막-프리커서가 적합한 산화 반응물과 함께 사용될 수 있다. 산화 반응물들의 실례는 산소, 오존, 수소, 니트로우스 옥사이드 (nitrous oxide), 카본 일산화물, 이들의 혼합물 등을 포함한다. 일 특정 실례에서, 산화물 막은 실리콘-함유 막 프리커서로서의 BTBAS (bis(tert-butylamino)silane) 를, 실시예에 따라서 BTBAS 전달 동안에 (ALD 동작 (i) 시에) 연속적으로 유동하거나 유동하지 않을 수도 있는, 예를 들어서 ALD 동작 (iii) 에서, 산화제로서 기능하는 산소 또는 니트로우스 옥사이드 (nitrous oxide) 과 함께 사용하여서 ALD 프로세스에 의해서 증착될 수 있다.
도펀트 함유 막들의 형성을 위한 화학물질들
위에서 참조로서 인용되고 열거된 특허 출원들 (미국 특허 출원 번호들 13/084,399, 13/242,084, 및 13/224,240) 에서 기술된 바와 같이, 다양한 도펀트-함유 막 프리커서들이, 붕소-도핑된 실리케이트 유리 (BSG) 막 (위에서 도 4 및 도 5의 실례들에서 도펀트-함유 막으로서 사용됨), 인-도핑된 실리케이트 유리 (PSG) 막, 붕소 인 도핑된 실리케이트 유리 (BPSG) 막, 비소 (As) 도핑된 실리케이트 유리 (ASG) 막 등과 같은 도펀트-함유 막들을 형성하기 위해서 사용될 수 있다. 도펀트-함유 막들은 B2O3, B2O, P2O5, P2O3, As2O3, As2O5, 등을 포함할 수 있다.
도펀트가 붕소인 일 바람직한 도펀트-함유 막 프리커서는 트리메틸 보레이트 (TMB) 이다. 다른 적합한 붕소-함유 막 프리커서들은 다른 알킬 보레이트들, 예를 들어서 트리에틸 보레이트, 트리이소프로필 보레이트, 및 트리-n-부틸 보레이트 및 트리메틸붕소, 트리에틸붕소, 트리페닐붕소, 트리-i-프로필 보레이트, 트리-n-아밀 보레이트, B-트리브로모보라진 (tribromoborazine), tris(펜타플루오로페닐)보란, 및 다른 유사한 붕소 함유 화합물들을 포함할 수 있다.
상술한 바와 같이, 붕소 이외의 도펀트들을 갖는 도펀트-함유 막들이 또한 가능하다. 그 실례들은 갈륨, 인, 또는 비소 도펀트들 또는 다른 원소가 III 족 원소 및 V 족 원소와 같은 반도체 기판을 도핑하는데 적합한 다른 원소들을 포함한다.
도펀트로서 비소를 갖는 특정 도펀트-함유 막들은 다음으로 제한되지 않지만, 아세노-실리케이트 (arseno-silicate) 또는 ASG (arsenic-doped silicate glass), 비소 산화물 (예를 들어서, As2O3, As2O5), 및 비소 옥시하이드라이들 (arsenic oxyhydrides) 을 포함한다. 도펀트로서 비소를 갖는 도펀트-함유 막 프리커서들은 다음으로 한정되지 않지만 알킬아르신 (alkylarsine), 알콕시아르신 (alkoxyarsine), 및 아미노아르신 화학물질 족들을 포함하며, 다음으로 한정되지 않지만 다음과 같은 특정 화합물들을 포함한다: 아르신 (arsine), 트리에틸아레세네이트 (triethylaresenate), 트리메틸아르신, 트리에틸아르신, 트리페닐아르신, 트리페닐아르신 산화물, 에틸렌bis(디페닐아르신), tris(디메틸아미노)아르신, 및 As(OR)3 (여기서 R 은 -CH3 또는 -C2H5 또는 다른 알킬 그룹들 (포화된 알킬 그룹들 및 포화되지 않은 알킬 그룹들을 포함함) 임), 또한 다른 유사한 비소 함유 화합물들을 포함할 수 있다.
도펀트로서 인을 갖는 특정 도펀트-함유 막들은 다음으로 한정되지 않지만, PSG (phosphorus-doped silicate glass), 및 인 산화물 (phosphorous oxides) (예를 들어서, P2O5, P2O3) 을 포함한다. 도펀트로서 인을 갖는 도펀트-함유 막 프리커서들은 다음으로 한정되지 않지만 트리에톡시포스핀 산화물 (triethoxyphosphine oxide), 알킬 포스페네이트들 (phosphates), 예를 들어서 트리메틸포스페네이트, 트리메틸포스파이트 (trimethylphosphite), 및 다른 유사한 인 함유 화합물들을 포함한다. 도펀트 프리커서 선정은 통상적으로 기존의 전달 시스템 내로 통합되는 것의 용이성, 순도 요건 및 전반적 비용에 의해서 지시된다.
일부 실시예들에서, 도펀트-함유 막 프리커서는 실리콘-함유 막 프리커서 또는 다른 공-반응물과 함께 사용될 수 있다. 이러한 목적을 위해서 사용될 수 있는 실리콘-함유 막 프리커서들은 다음으로 한정되지 않지만 실란 (SiH4), 디실란 (Si2H6), 및 유기 실란들, 예를 들어서 메틸실란, 에틸실란, 이소프로필실란, t-부틸실란, 디메틸실란, 디에틸실란, 디-t-부틸실란, 아릴실란 (allylsilane), sec-부틸실란, 텍실실란 (thexylsilane), 이소아밀실란, t-부틸디실란, 디-t-부틸디실란, 등을 포함한다. 캡핑 층 형성 시에 사용될 수 있다고 위에서 열거된 다른 실리콘-함유 막 프리커서들이 또한 실시예에 따라서 도펀트-함유 막 형성을 위해서 사용될 수 있다.
다시 한번 말하자면, 다수의 ALD 사이클들이 컨포멀 층들의 스택을 구축하기 위해서 반복될 수 있다. 일부 실시예들에서, 각 층은 실질적으로 동일한 조성을 가질 수도 있지만, 다른 실시예들에서, 순차적으로 ALD 증착된 층들은 상이한 조성들을 가질 수 있으며, 또는 특정한 이러한 실시예들에서, 조성은 층들 간에서 교번하거나, 상술한 바와 같은 상이한 조성들을 갖는 층들의 반복하는 시퀀스가 존재할 수 있다. 따라서, 실시예에 따라서, 위에서 참조로서 열거 및 인용된 특허 출원들 (미국 특허 출원 번호 13/084,399, 13/242,084, 및 13/224,240) 에서 개시된 것들과 같은, 특정 스택 엔지니어링 개념들이 사용되어서 이러한 막들 내에서의 붕소, 인 또는 비소 농도를 조절할 수 있다.
장치
본 명세서에서 기술된 방법들은 임의의 적합한 반도체 기판 프로세싱 장치에서 수행될 수 있다. 적합한 장치는 프로세스 동작들을 달성하기 위한 하드웨어 및 본 명세서에서 개시된 다양한 채널 도핑 방법들을 따라서 프로세스 동작들을 제어하기 위한 인스트럭션들을 갖는 시스템 제어기를 포함한다. 일부 실시예들에서, 하드웨어는 다중 스테이션 기판 프로세싱 툴 내에 포함된 하나 이상의 프로세스 스테이션들 및 본원에서 개시된 프로세싱 기법들에 따라서 프로세스 동작들을 제어하기 위한 머신 판독가능한 인스트럭션들을 갖는 (또는 이에 액세스하는) 제어기를 포함할 수 있다.
따라서, 일부 실시예들에서, 반도체 기판들의 표면들 상의 부분적으로 제조된 3차원 트랜지스터들의 핀-형상 (fin-shaped) 채널 영역들을 도핑하기에 적합한 장치는 하나 이상의 프로세싱 챔버들 내에 수용된 복수의 프로세스 스테이션들로서, 프로세스 스테이션들 각각은 기판 홀더를 갖는, 복수의 프로세스 스테이션들; 및 도펀트-함유 막 프리커서의 프로세스 스테이션들로의 흐름을 제어하기 위한 하나 이상의 밸브들; 및 하나 이상의 프로세싱 챔버들 내에 수용된 프로세스 스테이션들 주변의 볼륨들로부터 도펀트-함유 막 프리커서를 제거하기 위한 하나 이상의 밸브-작동된 진공 소스들을 포함할 수 있다. 이러한 장치는 또한 반도체 기판들의 표면들 상의 핀-형상 채널 영역들을 도핑하도록 하나 이상의 밸브들 및 하나 이상의 진공 소스들을 동작시키기 위한 머신-판독가능한 인스트럭션들을 갖는 (또는 이에 액세스할 수 있는) 하나 이상의 제어기들을 포함할 수 있다. 따라서, 일부 실시예들에서, 이 제어기에 의해서 실행되는 상기 인스트럭션들은 프로세싱 챔버 내에 수용된 프로세스 스테이션에서 반도체 기판 상에 도펀트-함유 막을 형성하기 위한 인스트럭션들을 포함하며, 도펀트-함유 막 중의 다수의 도펀트-함유 층들이 인스트럭션들에 따라서 원자 층 증착 프로세스에 의해서 형성된다. 이로써, 특정한 이러한 실시예들에서, 이 제어기에 의해서 실행되는 상기 인스트럭션들은 상술된 ALD 동작들 (i) 내지 (iv) 을 수행하기 위한 인스트럭션들, 및 기판 프로세싱 장치의 다수의 프로세스 스테이션들에서 다수의 기판들 상에 도펀트 함유 막의 다수의 층들을 형성하도록 상술된 ALD 동작들 (i) 내지 (iv) 을 다수 회 반복하기 위한 인스트럭션들을 포함한다. 일부 실시예들에서, 이 제어기에 의해서 실행되는 상기 인스트럭션들은 실리콘 카바이드 재료, 실리콘 나이트라이드 재료, 실리콘 카르보나이트라이드 (silicon carbonitride) 재료, 또는 이들의 조합을 포함하는 캡핑 막을 형성하기 위한 인스트럭션들 및 도펀트를 도펀트-함유 막으로부터 핀-형상 채널 영역 내로 이동시키기 위한 인스트럭션들을 더 포함할 수 있다.
따라서, 도 8은 반응 챔버 프로세스 스테이션 (800) 의 실시예를 개략적으로 도시한다. 간략성을 위해서, 프로세스 스테이션 (800) 은 저압 분위기를 유지하기 위한 프로세스 챔버 바디 (802) 를 갖는 독립형 프로세스 스테이션으로서 도시된다. 그러나, 복수의 프로세스 스테이션들 (800) 이 공통 프로세스 툴 분위기-예를 들어서, 공통 반응 챔버-내에서 포함될 수 있다는 것이 이해될 것이다. 예를 들어서, 도 9는 다중-스테이션 프로세싱 툴의 실시예를 도시한다. 또한, 일부 실시예들에서, 위에서 자세하게 기술된 것들을 포함하는, 프로세스 스테이션 (800) 의 하나 이상의 하드웨어들이 하나 이상의 컴퓨터 제어기들에 의해서 프로그램 방식으로 조절될 수 있다는 것이 이해될 것이다.
프로세스 스테이션 (800) 은 프로세스 가스들을 분배 샤워헤드 (806) 로 전달하기 위한 반응물 전달 시스템 (801) 과 유체적으로 연통한다. 반응물 전달 시스템 (801) 은 샤워헤드 (806) 로 전달할 프로세스 가스들을 혼합 및/또는 처리하기 위한 혼합 용기 (804) 를 포함한다. 하나 이상의 혼합 용기 유입 밸브들 (820) 이 프로세스 가스들의 혼합 용기 (804) 로의 도입을 제어할 수 있다.
일부 반응물들이 기화 이전에 프로세스 챔버로의 후속 전달 시에 액체 형태로 저장될 수 있다. 예를 들어서, 도 8의 실시예는 혼합 용기 (804) 로 제공될 액체 반응물들을 기화시키기 위한 기화 포인트 (803) 를 포함한다. 일부 실시예들에서, 기화 포인트 (803) 는 가열된 액체 주입 모듈일 수 있다. 일부 실시예들에서, 기화 포인트 (803) 는 가열된 기화기일 수 있다. 이러한 모듈들/기화기로부터 생성된 포화된 반응물 기체는, 적합한 제어가 발생하지 않으면 (예를 들어서, 헬륨이 액체 반응물을 기화/원자화할 시에 사용되지 않으면), 다운스트림 전달 파이프에서 응축될 수 있다. 양립되지 않은 가스들을 응축된 반응물에 노출하는 것은 작은 입자를 생성할 수 있다. 이러한 작은 입자들은 파이프를 막히게 하고 밸브 동작을 방해하며 기판들을 오염시킬 수 있다. 이러한 문제를 다루는 일부 방식들은 잔류 반응물을 제거하도록 전달 파이프를 스위핑 및/또는 배기하는 것을 수반할 수 있다. 그러나, 전달 파이프를 스위핑하는 것은 프로세스 스테이션 사이클 시간을 증가시키고 프로세스 스테이션 처리량을 떨어뜨릴 수 있다. 따라서, 일부 실시예들에서, 기화 포인트 (803) 의 다운스트림에 있는 전달 파이프는 열 추적될 수 있다 (heat traced). 일부 실례들에서, 혼합 용기 (804) 도 역시 열 추적될 수 있다. 일 비한정적 실례에서, 기화 포인트 (803) 의 다운스트림에 있는 파이프는 대략 100 ℃로부터 혼합 용기 (804) 에서의 대략 150 ℃까지 연장하는 증가하는 온도 프로파일을 갖는다.
언급한 바와 같이, 일부 실시예들에서, 기화 포인트 (803) 는 가열된 액체 주입 모듈 (간략하게 "액체 주입기") 일 수 있다. 이러한 액체 주입기는 액체 반응물의 펄스들을 혼합 용기의 업스트림에 있는 캐리어 가스 스트림 내로 주입할 수 있다. 일 시나리오에서, 액체 주입기는 액체를 고압에서 저압으로 플래싱 (flashing) 함으로써 반응물을 기화시킬 수 있다. 다른 시나리오에서, 액체 주입기는 액체를 분산된 미세액적들로 원자화하고 (atomize) 이 미세액적은 후속하여서 가열된 전달 파이프에서 기화된다. 보다 작은 액적들은 보다 큰 액적들보다 신속하게 기화되어서 액체 주입과 완료된 기화 간의 지연을 줄일 수 있다는 것이 이해될 것이다. 보다 신속한 기화는 기화 포인트 (803) 로부터 다운스트림에 있는 파이프의 길이를 줄일 수 있다. 일 시나리오에서, 액체 주입기는 혼합 용기 (804) 에 직접적으로 장착될 수 있다. 다른 시나리오에서, 액체 주입기는 샤워헤드 (806) 에 직접적으로 장착될 수 있다.
일부 실시예들에서, 기화 포인트 (803) 의 업스트림에 있는 액체 플로우 제어기 (LFC) 가 제공되어서 기화 및 프로세스 스테이션 (800) 으로의 전달을 위해서 액체의 질량 유량을 제어할 수 있다. 예를 들어서, 액체 플로우 제어기 (LFC) 는 LFC의 다운스트림에 있는 열적 질량 유량 미터 (MFM) 를 포함할 수 있다. 이어서, LFC의 플런저 밸브가 MFM과 전기적으로 통신하는 PID (proportional-integral-derivative) 제어기에 의해서 제공되는 피드백 제어 신호들에 응답하여서, 조절될 수 있다. 그러나, 피드백 제어를 사용하여서 액체 플로우를 안정화시키는 것은 1 초 이상 걸릴 수 있다. 이는 액체 반응물을 도징하기 위한 시간을 연장시킬 수 있다. 일부 실시예들에서, LFC는 피드백 제어 모드와 직접적 제어 모드 간에서 동적으로 전환될 수 있다. 일부 실시예들에서, LFC는 LFC 및 PID 제어기의 감지 튜브가 기능하지 못하게 함으로써 피드백 제어 모드에서 직접적 제어 모드로 동적으로 전환될 수 있다.
샤워헤드 (806) 는 프로세스 가스들 및/또는 반응물들 (예를 들어서, 도펀트-함유 막 프리커서) 을 프로세스 스테이션에 있는 기판 (812) 을 향해서 분배시키는데, 이 프로세스 가스의 플로우는 샤워헤드로부터 업스트림에 있는 하나 이상의 밸브들 (예를 들어서, 밸브들 (820, 820A, 805)) 에 의해서 제어된다. 도 8에 도시된 실시예에서, 기판 (812) 은 샤워헤드 (806) 아래에 위치하고 페데스탈 (808) 상에 안치되게 도시된다. 샤워헤드 (806) 는 임의의 적합한 형상을 가질 수 있으며 프로세스들 가스들을 기판 (812) 으로 분배하기 위한 임의의 적합한 개수 및 구성의 포트들을 가질 수 있다는 것이 이해될 것이다.
일부 실시예들에서, 미세볼륨 (microvolume) (807) 이 샤워헤드 (806) 아래에 위치한다. 프로세스 챔버의 전체 볼륨보다 프로세션 스테이션의 이 미세볼륨 내에서 ALD 프로세스를 수행하는 것은 반응물 노출 및 스위핑 시간을 줄일 수 있으며, 프로세스 조건들 (예를 들어, 압력, 온도, 등) 을 변경하기 위한 시간을 줄일 수 있으며, 프로세스 가스들로의 프로세스 스테이션 로봇들의 노출을 제약할 수 있다. 예시적인 미세볼륨은 다음으로 한정되지 않지만 0.1 리터 내지 2 리터의 볼륨을 포함한다.
일부 실시예들에서, 페데스탈 (808) 은 기판 (812) 을 미세볼륨 (807) 으로 노출시키고 및/또는 미세볼륨 (807) 의 체적을 변화시키도록 상승 또는 하강될 수 있다. 예를 들어서, 기판 전달 페이즈에서, 페데스탈 (808) 은 기판 (812) 이 페데스탈 (808) 상으로 로딩될 수 있도록 하강될 수 있다. 기판 프로세스 페이즈 시의 증착 동안에, 페데스탈 (808) 은 기판 (812) 을 미세볼륨 (807) 내로 위치시키도록 상승될 수 있다. 미세볼륨 (807) 은 기판 (812) 및 페데스탈 (808) 의 일부를 완전히 둘러싸서 증착 프로세스 동안에 고 플로우 임피던스 영역을 생성한다.
선택사양적으로, 페데스탈 (808) 은 증착 프로세스의 부분들 동안에 미세볼륨 (807) 내의 프로세스 압력, 반응물 농도 등을 조절하도록 상승 및/하강될 수 있다. 프로세스 챔버 바디 (802) 가 프로세스 동안에 기저 압력으로 유지되는 일 시나리오에서, 페데스탈 (808) 을 하강시키면 미세볼륨 (807) 이 배기될 수 있다. 미세볼륨의 프로세스 챔버 볼륨에 대한 예시적인 비들은 다음으로 한정되지 않지만 1:500 내지 1:10 볼륨비를 포함한다. 일부 실시예들에서, 페데스탈 높이는 적합한 시스템 제어기에 의해서 프로그램 방식으로 조절될 수 있다는 것이 이해될 것이다.
다른 시나리오에서, 페데스탈 (808) 의 높이를 조절하는 것은 플라즈마 밀도가 예를 들어서 ALD 또는 CVD 프로세스 내에 포함된 플라즈마 활성화 및/또는 처리 사이클들 동안에 조절될 수 있게 한다. 증착 프로세스 페이즈의 완료 시에, 페데스탈 (808) 은 기판 (812) 이 페데스탈 (808) 로부터 제거될 수 있도록 다른 기판 전달 페이즈 동안에 하강될 수 있다.
본 명세서에서 기술된 예시적인 미세볼륨 변화들은 높이-조절가능한 페데스탈을 의존하지만, 일부 실시예들에서, 샤워헤드 (806) 의 위치가 미세볼륨 (807) 의 체적을 조절하도록 페데스탈 (808) 에 대해서 조절될 수 있다는 것이 이해될 것이다. 또한, 페데스탈 (808) 및/또는 샤워헤드 (806) 의 수직 위치는 본 개시의 범위 내에서 임의의 적합한 메카니즘에 의해서 가변될 수 있다는 것이 이해될 것이다. 일부 실시예들에서, 페데스탈 (808) 은 기판 (812) 의 배향을 회전시키기 위한 회전 축을 포함할 수 있다. 일부 실시예들에서, 이러한 예시적인 조절들 중 하나 이상은 하나 이상의 적합한 시스템 제어기들에 의해서 프로그램 방식으로 수행될 수 있다는 것이 이해될 것이다.
도 8에 도시된 실시예로 돌아가면, 샤워헤드 (806) 및 페데스탈 (808) 은 플라즈마에 전력을 공급하기 위해서 RF 전력 공급부 (814) 및 매칭 네트워크 (816) 와 전기적으로 통신할 수 있다. 일부 실시예들에서, 플라즈마 에너지는 (예를 들어서, 적합한 머신 판독가능한 인스트럭션들을 갖는 시스템 제어기를 통해서) 프로세스 스테이션 압력, 가스 농도, RF 소스 전력, RF 소스 주파수, 및 플라즈마 전력 펄싱 타이밍 중 하나 이상을 제어함으로써 제어될 수 있다. 예를 들어서, RF 전력 공급부 (814) 및 매칭 네트워크 (816) 는 라디칼 종들의 목표된 조성을 갖는 플라즈마를 형성하는데 임의의 적합한 전력으로 동작될 수 있다. 적합한 전력들의 실례는 위에서 포함된다. 마찬가지로, RF 전력 공급부 (814) 는 임의의 적합한 주파수의 RF 전력을 제공할 수 있다. 일부 실시예들에서, RF 전력 공급부 (814) 는 서로 독립적으로 고 주파수 RF 전력 소스 및 저 주파수 RF 전력 소스를 제어하도록 구성될 수 있다. 저 주파수 RF 주파수의 실례는 다음으로 한정되지 않지만 50 kHz 내지 500 kHz 주파수를 포함한다. 고 주파수 RF 주파수의 실례는 다음으로 한정되지 않지만 1.8 MHz 내지 2.45 GHz 주파수를 포함한다. 임의의 적합한 파라미터들이 표면 반응들을 위한 플라즈마 에너지를 제공하도록 이산적으로 또는 연속적으로 조절될 수 있다는 것이 이해될 것이다. 일 비한정적 실례에서, 플라즈마 전력은 연속적으로 전력을 공급받는 플라즈마들에 대해서 기판 표면의 이온 공격을 줄이도록 단속적으로 펄싱될 수 있다.
일부 실시예들에서, 플라즈마는 하나 이상의 플라즈마 모니터에 의해서 인-시츄 방식으로 모니터링될 수 있다. 일 시나리오에서, 플라즈마 전력은 하나 이상의 전압, 전류 센서들 (예를 들어, VI 프로브들) 에 의해서 모니터링될 수 있다. 다른 시나리오에서, 플라즈마 밀도 및/또는 프로세스 가스 농도는 하나 이상의 OES (optical emission spectroscopy) 센서들에 의해서 측정될 수 있다. 일부 실시예들에서, 하나 이상의 플라즈마 파라미터들이 이러한 인-시츄 플라즈마 모니터들로부터의 측정치들에 기초하여서 프로그램 방식으로 조절될 수 있다. 예를 들어서, OES 센서가 플라즈마 전력의 프로그램적 제어를 제공하기 위해서 피드백 루프에서 사용될 수 있다. 일부 실시예들에서, 다른 모니터들이 플라즈마 및 다른 프로세스 특성들을 모니터링하는데 사용될 수 있다. 이러한 모니터는 다음으로 한정되지 않지만 적외선 (IR) 모니터, 음향 모니터 및 압력 트랜스듀서를 포함한다.
일부 실시예들에서, 플라즈마는 IOC (input/output control) 시퀀싱 인스트럭션들을 통해서 제어될 수 있다. 일 실례에서, 플라즈마 활성화 페이즈를 위한 플라즈마 조건들을 설정하기 위한 인스트럭션들은 프로세스 레시피의 대응하는 플라즈마 활성화 레시피 페이즈 내에 포함될 수 있다. 일부 경우들에서, 프로세스 레시피 페이즈들은, 프로세스 페이즈에 대한 모든 인스트럭션들이 이 프로세스 페이즈와 동시에 실행되도록, 순차적으로 배열될 수 있다. 일부 실시예들에서, 하나 이상의 플라즈마 파라미터들을 설정하기 위한 인스트럭션들이 플라즈마 프로세스 페이즈를 선행하는 레시피 페이즈 내에 포함될 수 있다. 예를 들어서, 제 1 레시피 페이즈는 비활성 가스 (예를 들어서, 헬륨) 의 플로우 레이트 및/또는 반응물 가스의 플로우 레이트를 설정하기 위한 인스트럭션들, 플라즈마 생성기를 전력 설정점으로 설정하기 위한 인스트럭션들 및 제 1 레시피 페이즈에 대한 시간 지연 인스트럭션들을 포함한다. 제 2 후속하는 레시피 페이즈는 플라즈마 생성기를 동작가능하게 하기 위한 인스트럭션들 및 제 2 레시피 페이즈에 대한 시간 지연 인스트럭션들을 포함한다. 제 3 레시피 페이즈는 플라즈마 생성기를 동작하지 않게 하기 위한 인스트럭션들 및 제 3 레시피 페이즈에 대한 시간 지연 인스트럭션들을 포함한다. 이러한 레시피 페이즈들은 본 개시의 범위 내에서 임의의 적합한 방식으로 더 하위분할 및/또는 반복될 수 있다는 것이 이해될 것이다.
일부 증착 프로세스들에서, 플라즈마 점화는 수 초 이상의 차수 동안 지속된다. 본 명세서에서 기술된 특정 구현예들에서, 보다 단축된 플라즈마 점화들이 프로세싱 사이클 동안에 인가될 수 있다. 이는 50 ms 내지 1 초의 차수에 있으며, 특정 실례에서는 0.25 초이다. 이러한 짧은 RF 플라즈마 점화는 플라즈마의 신속한 안정화를 요구할 수 있다. 이를 달성하기 위해서, 플라즈마 생성기는, 주파수가 플로팅되게 되는 동안에 임피던스 매칭이 특정 전압으로 사전설정되도록 구성될 수 있다. 통상적으로, 고 주파수 플라즈마들은 약 13.56 MHz의 RF 주파수에서 생성된다. 본 명세서에서 개시된 다양한 실시예들에서, 주파수는 이 표준 값과 상이한 값으로 플로팅되게 된다. 임피던스 매칭을 사전 결정된 전압으로 고정시키면서 주파수가 플로팅되게 함으로써, 플라즈마는 매우 보다 신속하게 안정화될 수 있으며, 이 결과는 ALD 사이클들과 연관된 매우 짧은 플라즈마 점화를 사용할 때에 중요할 수 있다.
일부 실시예들에서, 페데스탈 (808) 은 가열기 (810) 를 통해서 온도 제어될 수 있다. 일부 실시예들에서, 프로세스 스테이션 (800) 에 대한 압력 제어는 버터플라이 밸브 (818) 와 같은 하나 이상의 밸브-작용된 진공 소스들을 사용하여서 제공될 수 있다. 도 8의 실시예에서 도시된 바와 같이, 버터플라이 밸브 (818) 는 다운스트림 진공 펌프 (미도시) 에 의해서 제공된 진공을 쓰로틀링한다. 그러나, 일부 실시예들에서, 프로세스 스테이션 (800) 의 압력 제어는 프로세스 스테이션 (800) 내로 도입되는 하나 이상의 가스들의 플로우 레이트를 가변시킴으로써 조절될 수도 있다. 일부 실시예들에서, 하나 이상의 밸브-작용된 진공 소스들-예를 들어서, 버터플라이 밸브 (818)-이 사용되어서 적합한 ALD 동작 페이즈들 동안에 프로세스 스테이션들 주변의 볼륨들로부터 도펀트-함유 막 프리커서를 제거할 수 있다.
상술한 바와 같이, 하나 이상의 프로세스 스테이션들이 다중-스테이션 기판 프로세싱 툴에 포함될 수도 있다. 도 9는 공통 저압 프로세싱 챔버 (914) 내에서 복수의 프로세스 스테이션들 (901, 902, 903 및 904) 을 포함하는 다중-스테이션 프로세싱 툴 (900) 의 실시예의 개략도이다. 각 스테이션을 저압 분위기로 유지함으로써, 막 증착 프로세스들 간의 진공 파괴에 의해서 초래되는 디펙트들이 피해질 수 있다.
도 9에 도시된 바와 같이, 다중-스테이션 프로세싱 툴 (900) 이 하나 또는 양자가 리모트 플라즈마 소스를 포함할 수도 있는, 인바운드 로드록 (922) 및 아웃바운드 로드록 (924) 을 갖는다. 대기압에서, 로봇 (926) 은 포드 (pod) (928) 를 통해 로딩된 카세트로부터 대기 포트 (atmospheric port) (920) 를 통해 인바운드 로드록 (922) 으로 웨이퍼들을 이동시키도록 구성된다. 웨이퍼는 로봇 (926) 에 의해 인바운드 로드록 (922) 내의 페데스탈 (912) 상에 위치되고, 대기 포트 (920) 는 닫히고, 로드록은 펌프다운된다. 인바운드 로드록 (922) 이 리모트 플라즈마 소스를 포함하면, 웨이퍼는 프로세싱 챔버 (914) 내에 도입되기 전에 로드록 내의 리모트 플라즈마 처리에 노출될 수도 있다. 게다가, 웨이퍼는 또한 예를 들어, 수분 및 흡수된 가스들을 제거하기 위해, 인바운드 로드록 (922) 내에서 가열될 수도 있다. 다음에, 프로세싱 챔버 (914) 로의 챔버 이동 포트 (916) 가 개방되고, 다른 로봇 (미도시) 이 프로세싱 스테이션 (901) 의 페데스탈 (908) 상의 프로세싱 챔버 내에 웨이퍼를 위치시킨다. 도 9에서 도시된 실시예는 로드록들을 포함하지만, 일부 실시예들에서, 프로세스 챔버 내로 웨이퍼가 직접적으로 제공될 수도 있다는 것이 이해될 것이다.
도 9에 도시된 프로세싱 챔버 (914) 는 4 개의 프로세스 스테이션들 (901, 902, 903 및 904) 을 포함한다. 스테이션 각각은 가열된 페데스탈 (스테이션 (901) 에 대해 (918) 로 도시됨), 및 가스 라인 유입구들을 갖는다. 일부 실시예들에서, 프로세스 스테이션 각각이 상이한 목적 또는 다수의 목적들을 가질 수도 있다는 것이 이해될 것이다. 예를 들어, 일부 실시예들에서, 프로세스 스테이션은 ALD 모드와 CVD 프로세스 모드 사이에서 전환가능할 수도 있다. 부가적으로 또는 대안적으로, 일부 실시예들에서, 프로세싱 챔버 (914) 는 ALD 프로세스 스테이션과 CVD 프로세스 스테이션 간의 하나 이상의 매칭된 쌍들을 포함할 수도 있다. 도시된 프로세싱 챔버 (914) 는 4 개의 스테이션들을 포함하지만, 본 개시에 따른 프로세싱 챔버는 임의의 적합한 수의 스테이션들을 가질 수도 있다는 것이 이해될 것이다. 예를 들어, 일부 실시예들에서, 프로세싱 챔버는 1, 또는 2, 또는 3, 또는 4, 또는 5, 또는 6, 또는 7, 또는 8, 또는 9, 또는 10, 또는 11, 또는 12, 또는 13, 또는 14, 또는 15, 또는 16, 또는 이보다 많은 개수의 프로세스 스테이션들을 가질 수 있다 (또는 실시예들의 세트는 전술한 값들의 임의의 쌍에 의해서 규정된 범위 내에서 반응 챔버당 프로세스 스테이션들의 개수를 갖는 것으로서 기술될 수 있으며, 예를 들어서 반응 챔버당 2 개 내지 6 개의 프로세스 스테이션들 또는 반응 챔버당 4 개 내지 8 개의 프로세스 스테이션들 또는 반응 챔버당 8 개 내지 16 개의 프로세스 스테이션들 등을 가질 수 있다).
도 9는 또한 프로세싱 챔버 (914) 내에서 웨이퍼들의 이송을 위한 웨이퍼 핸들링 시스템 (990) 의 일 실시예를 도시한다. 일부 실시예들에서, 웨이퍼 핸들링 시스템 (990) 은 다양한 프로세스 스테이션들 사이 및/또는 프로세스 스테이션과 로드록 사이에서 웨이퍼들을 이송할 수도 있다. 임의의 적합한 웨이퍼 핸들링 시스템이 채용될 수도 있다는 것이 이해될 것이다. 비제한적인 예들은 웨이퍼 캐로절들 (wafer carousels) 및 웨이퍼 핸들링 로봇들을 포함한다.
도 9는 또한 프로세스 툴 (900) 및 이의 프로세스 스테이션들의 프로세스 조건들 및 하드웨어 상태들을 제어하도록 채용된 시스템 제어기 (950) 의 일 실시예를 도시한다. 시스템 제어기 (950) 는 하나 이상의 메모리 디바이스들 (956), 하나 이상의 대용량 저장 디바이스들 (954), 및 하나 이상의 프로세서들 (952) 을 포함할 수도 있다. 프로세서 (952) 는 하나 이상의 CPU 또는 ASIC, 범용 컴퓨터 및/또는 특정 목적의 컴퓨터, 하나 이상의 아날로그 입력/출력 접속부 및/또는 디지털 입력/출력 접속부, 하나 이상의 스텝퍼 모터 제어기 보드들, 등을 가질 수도 있다.
일부 실시예들에서, 시스템 제어기 (950) 는 그의 개별 프로세스 스테이션들의 동작을 포함하여 프로세스 툴 (900) 의 일부 또는 모든 동작들을 제어한다. 시스템 제어기 (950) 는 프로세서 (952) 상에서 머신 판독가능한 시스템 제어 인스트럭션들 (958) 을 실행하며, 시스템 제어 인스트럭션들 (958) 은 일부 실시예들에서는 대용량 저장 디바이스 (954) 로부터 메모리 디바이스 (956) 로 로딩된다. 시스템 제어 인스트럭션들 (958) 은 타이밍, 가스상 반응물들 및 액체 반응물들의 혼합, 챔버 및/또는 스테이션 압력, 챔버 및/또는 스테이션 온도, 웨이퍼 온도, 타깃 전력 레벨들, RF 전력 레벨들, RF 노출 시간, 기판 페데스탈, 척 및/또는 서셉터 위치, 및 프로세스 툴 (900) 에서 수행된 특정한 프로세스의 다른 파라미터들을 제어하기 위한 인스트럭션들을 포함할 수도 있다. 이러한 프로세스들은 다음으로 한정되지 않지만 기판들 상에 막을 증착하는 것과 관련된 프로세스들을 포함하는 다양한 타입들의 프로세스들을 포함할 수도 있다. 시스템 제어 인스트럭션들 (958) 은 임의의 적합한 방식으로 구성될 수도 있다. 예를 들어, 다양한 프로세스 툴 컴포넌트 서브루틴들 또는 제어 객체들이 다양한 프로세스 툴 프로세스들을 수행하기 위해 필요한 프로세스 툴 컴포넌트들의 동작을 제어하도록 작성될 수도 있다. 시스템 제어 인스트럭션들 (958) 는 임의의 적합한 컴퓨터 판독가능 프로그래밍 언어로 코딩될 수도 있다. 일부 실시예들에서, 시스템 제어 인스트럭션들 (958) 은 소프트웨어로 구현되며, 다른 실시예들에서 이 인스트럭션들은 하드웨어로 구현될 수 있으며-예를 들어서, ASIC (application specific integrated circuit) 내의 로직으로서 하드-코딩될 수 있으며, 다른 실시예들에서, 하드웨어와 소프트웨어의 조합으로서 구현될 수 있다.
일부 실시예들에서, 시스템 제어 인스트럭션들 (958) 은 상기 기술된 다양한 파라미터들을 제어하기 위한 IOC (input/output control) 시퀀싱 (sequencing) 인스트럭션들을 포함할 수도 있다. 예를 들어, 증착 프로세스 또는 프로세스들의 페이즈 각각은 시스템 제어기 (950) 에 의해 실행할 하나 이상의 인스트럭션들을 포함할 수도 있다. 예를 들어서 도펀트-함유 막 증착 프로세스 페이즈에 대한 프로세스 조건들을 설정하기 위한 인스트럭션들이 대응하는 증착 레시피 페이즈 내에 포함될 수도 있으며, 캡핑 막 증착 페이즈에 대해서 동일하게 적용될 수 있다. 일부 실시예들에서, 프로세스 페이즈를 위한 모든 인스트럭션들이 이 프로세스 페이즈와 동시에 실행되도록 레시피 페이즈들이 연속적으로 배열될 수도 있다.
시스템 제어기 (950) 와 연관된 대용량 저장 디바이스 (954) 및/또는 메모리 디바이스 (956) 에 저장된 다른 컴퓨터-판독가능한 인스트럭션들 및/또는 프로그램들이 일부 실시예들에서 채택될 수도 있다. 이러한 목적을 위한 프로그램들 또는 프로그램들의 섹션들의 예들은 기판 포지셔닝 (positioning) 프로그램, 프로세스 가스 제어 프로그램, 압력 제어 프로그램, 가열기 제어 프로그램, 및 플라즈마 제어 프로그램을 포함한다.
기판 포지셔닝 프로그램은 페데스탈 (918) 상에 기판을 로딩하고 반도체 기판과 프로세스 툴 (900) 의 다른 부분들 사이의 이격거리를 제어하도록 사용된 프로세스 툴 컴포넌트들에 대한 인스트럭션들을 포함할 수도 있다. 포지셔닝 프로그램은 도펀트-함유 막 및 캡핑 막을 기판들 위에 증착하는데 필요한대로 기판들을 반응 챔버 내로 그리고 외부로 적절하게 이동시키기 위한 인스트럭션들을 포함할 수도 있다.
프로세스 가스 제어 프로그램은 가스 조성 및 플로우 레이트들을 제어하고 선택사양적으로 하나 이상의 프로세스 스테이션 주변의 볼륨들 내로, 이러한 볼륨 내의 압력을 안정화시키기 위해, 증착 이전에 가스를 유동시키기 위한 인스트럭션들을 포함할 수도 있다. 일부 실시예들에서, 프로세스 가스 제어 프로그램은 기판들 상에 도펀트-함유 막을 증착하는 동안에 프로세싱 챔버 내의, 하나 이상의 프로세스 스테이션들 주변의 볼륨(들) 내로 특정 가스들을 도입하기 위한 인스트럭션들 및 기판들 상에 캡핑 막을 증착하는 동안에 상이한 가스들을 도입하기 위한 인스트럭션들을 포함한다. 프로세스 가스 제어 프로그램은 증착되는 막의 조성에 따라서 동일한 레이트로, 동일한 기간 동안에 또는 상이한 레이트로 및/또는 상이한 기간 동안에 이러한 가스들을 전달하기 위한 인스트럭션들을 포함할 수 있다. 프로세스 가스 제어 프로그램은 또한 가열된 주입 모듈 내에서 헬륨 또는 일부 다른 캐리어 가스의 존재 시에 액체 반응물을 원자화/기화하기 위한 인스트럭션들을 포함할 수도 있다.
압력 제어 프로그램은 예를 들어, 프로세스 스테이션의 배기 시스템의 쓰로틀 밸브, 프로세스 스테이션으로의 가스 플로우, 등을 조정함으로써 프로세스 스테이션 내의 압력을 제어하기 위한 인스트럭션들을 포함할 수도 있다. 압력 제어 프로그램은 기판들 상에 다양한 막 타입들의 증착 동안에 동일한 또는 상이한 압력들을 유지하기 위한 인스트럭션들을 포함할 수도 있다.
가열기 제어 프로그램은 기판을 가열하기 위해 사용된 가열 유닛으로의 전류를 제어하기 위한 인스트럭션들을 포함할 수도 있다. 대안적으로 또는 부가적으로, 가열기 제어 프로그램은 기판으로의 (헬륨과 같은) 열 전달 가스 (heat transfer gas) 의 전달을 제어할 수도 있다. 가열기 제어 프로그램은 기판들 상에 다양한 막 타입들의 증착 동안에 프로세스 스테이션들 주변의 볼륨들 및/또는 반응 챔버 내에서의 동일하거나 상이한 온도를 유지하기 위한 인스트럭션들을 포함할 수도 있다.
플라즈마 제어 프로그램은 본 명세서의 실시예들에 따라 하나 이상의 프로세스 스테이션들 내에서 RF 전력 레벨들, 주파수들, 및 노출 시간들을 설정하기 위한 인스트럭션들을 포함할 수도 있다. 일부 실시예들에서, 플라즈마 제어 프로그램은 기판들 상에 도펀트-함유 막 및 캡핑 막 타입을 증착하는 동안에 동일하거나 상이한 RF 전력 레벨들, 및/또는 주파수들, 및/또는 노출 시간들을 사용하기 위한 인스트럭션들을 포함할 수도 있다.
일부 실시예들에서, 시스템 제어기 (950) 와 연관된 사용자 인터페이스가 있을 수도 있다. 사용자 인터페이스는 디스플레이 스크린, 장치 및/또는 프로세스 조건들의 그래픽적인 소프트웨어 디스플레이, 및 포인팅 디바이스들, 키보드들, 터치 스크린들, 마이크로폰들 등과 같은 사용자 입력 디바이스들을 포함할 수도 있다.
일부 실시예들에서, 시스템 제어기 (950) 에 의해 조정된 파라미터들은 프로세스 조건들과 관련될 수도 있다. 비제한적인 예들은 프로세스 가스 조성 및 플로우 레이트들, 온도, 압력, (RF 바이어스 전력 레벨들 및 노출 시간들과 같은) 플라즈마 조건들, 등을 포함한다. 이들 파라미터들은 사용자 인터페이스를 활용하여 입력될 수도 있는, 레시피의 형태로 사용자에게 제공될 수도 있다.
프로세스를 모니터링하기 위한 신호들은 다양한 프로세스 툴 센서들로부터 시스템 제어기 (950) 의 아날로그 입력 접속부 및/또는 디지털 입력 접속부에 의해 제공될 수도 있다. 프로세스를 제어하기 위한 신호들은 프로세스 툴 (900) 의 아날로그 출력 접속부 및 디지털 출력 접속부 상에 출력될 수도 있다. 모니터링될 수도 있는 프로세스 툴 센서들의 비제한적인 예들은 질량 유량 제어기들, (압력계들 (manometers) 과 같은) 압력 센서들, 열전대들 (thermocouple), 등을 포함한다. 적절하게 프로그램된 피드백 및 제어 알고리즘들이 프로세스 조건들을 유지하기 위해 이들 센서들로부터의 데이터를 사용할 수도 있다.
시스템 제어기 (950) 는 상기 기술된 증착 프로세스들을 구현하기 위한 머신-판독가능한 인스트럭션들을 제공할 수도 있다. 이 인스트럭션들은 DC 전력 레벨, RF 바이어스 전력 레벨, 압력, 온도, 등과 같은 다양한 프로세스 파라미터들을 제어할 수도 있다. 이 인스트럭션들은 본 명세서에 기술된 다양한 실시예들에 따라 막 스택들의 인-시츄 증착을 동작시키도록 이러한 파라미터들을 제어할 수도 있다.
시스템 제어기는 통상적으로 본 장치가 본 명세서에서 개시된 프로세스에 따라서 동작들을 수행하도록 머신 판독 가능한 인스트럭션들을 실행하도록 구성된 하나 이상의 메모리 디바이스들 및 하나 이상의 프로세서들을 포함할 것이다. 본 명세서에서 개시된 기판 도핑 프로세스들에 따라서 동작들을 제어하기 위한 인스트럭션들을 포함하는 머신-판독가능한, 비일시적인 매체는 시스템 제어기와 커플링될 수도 있다.
상술된 다양한 장치 및 방법들은 예를 들어서 반도체 디바이스들, 디스플레이, LED들, 광전 패널 등의 제조 또는 제작을 위해 리소그래피 패터닝 툴들 또는 프로세스들과 함께 사용될 수도 있다. 통상적으로, 이러한 툴들/프로세스들은 반드시 그러한 것은 아니지만 공통 제조 시설 내에서 함께 및/또는 동시에 수행될 수 있다.
막 리소그래피 패터닝은 통상적으로 각각 복수의 가능한 툴을 사용하여서 실현되는 다음의 동작들 중 몇몇 또는 모두를 포함하며, 이 동작들은 (1) 스핀-온 또는 스프레이-온 툴을 사용하여서, 예를 들어서 그 상에 형성된 실리콘 나이트라이드 막을 갖는 기판과 같은 기판 상에 포토레지스트를 도포하는 동작, (2) 고온 플레이트 또는 퍼니스 또는 다른 적합한 경화 툴을 사용하여서 포토레지스트를 경화하는 동작, (3) 웨이퍼 스텝퍼와 같은 툴을 사용하여서 포토레지스트를 가시광선 또는 자외선 또는 x 선 광에 노출시키는 동작, (4) 습식 벤치 (wet bench) 또는 스프레이 현상기와 같은 툴을 사용하여서 레지스트를 선택적으로 제거하여서 이를 패터닝하도록 상기 포토레지스트를 현상하는 동작, (5) 건식 또는 플라즈마 보조 에칭 툴을 사용하여서 상기 레지스트 패턴을 그 아래의 막 또는 기판에 전사하는 동작 및 (6) RF 또는 마이크로파 플라즈마 레지스트 탈피기 (stripper) 와 같은 툴을 사용하여서 포토레지스트를 제거하는 동작을 포함할 수 있다. 일부 실시예들에서, 애시가능한 하드 마스크 (예를 들어서, 비정질 탄소 층) 및 다른 적합한 하드 마스크 (예를 들어서 반사방지 층) 가 포토레지스트를 도포하기 이전에 증착될 수도 있다.
다른 실시예들
전술한 프로세스, 방법들, 시스템들, 장치들 및 조성들은 명료성 및 이해를 돕기 위해서 특정 실시예들의 맥락에서 세부적으로 기술되었지만, 본 개시의 범위 내에 있는, 이러한 프로세스, 방법들, 시스템들, 장치들 및 조성들을 구현하는 수많은 방식들이 존재함이 본 기술 분야의 당업자에게 이해될 것이다. 따라서, 본 명세서에서 기술된 실시예들은 개시된 창의적인 개념들을 예시적으로 설명한 것이며 한정적으로 이해되어서는 안 되며 종국에는 본 개시의 청구 대상에 관한 것인 임의의 청구항들의 범위를 부당하게 한정하는 허용불가능한 기초로서 사용되어서도 안 된다.

Claims (11)

  1. 실리콘 및 산소를 포함하는 막을 기판 상에 증착하는 방법에 있어서,
    (a) 챔버 내에 기판을 제공하는 단계;
    (b) 아미노 실란을 상기 챔버 내로 도입하는 단계;
    (c) 퍼지 가스를 사용하여 상기 챔버를 퍼지하는 단계;
    (d) 산화제를 상기 챔버 내로 도입하는 단계; 및
    (e) 상기 퍼지 가스를 사용하여 상기 챔버를 퍼지하는 단계를 포함하고,
    상기 단계 (b) 내지 상기 단계 (e) 는 목표된 두께의 상기 막이 증착될 때까지 반복되는, 막 증착 방법.
  2. 제 1 항에 있어서,
    상기 산화제는 산소, 오존, 수소, 니트로우스 옥사이드 (nitrous oxide), 카본 일산화물 및 이들의 혼합물들로 구성된 그룹으로부터 선택되는, 막 증착 방법.
  3. 제 1 항에 있어서,
    상기 산화제는 산화성 플라즈마를 포함하는, 막 증착 방법.
  4. 제 3 항에 있어서,
    상기 산화성 플라즈마는 상기 기판을 하우징하는 상기 챔버 내에서 생성되는, 막 증착 방법.
  5. 제 3 항에 있어서,
    상기 산화성 플라즈마는 리모트로 (remotely) 생성되는, 막 증착 방법.
  6. 제 1 항에 있어서,
    상기 막은 카본을 포함하는, 막 증착 방법.
  7. 제 6 항에 있어서,
    상기 막 내 카본의 농도는 1 내지 4 g/㎤인, 막 증착 방법.
  8. 제 1 항에 있어서,
    상기 막은 25 ℃ 내지 450 ℃의 온도에서 형성되는, 막 증착 방법.
  9. 제 1 항에 있어서,
    상기 아미노 실란은 상기 기판의 표면 상에 화학 흡착된 프리커서를 형성하도록 상기 기판의 상기 표면 상에 화학적으로 흡착되는, 막 증착 방법.
  10. 제 9 항에 있어서,
    상기 산화제를 도입하는 단계는 상기 단계 (c) 에서 상기 챔버를 퍼지한 후 수행되고, 그리고 상기 산화제는 상기 기판의 상기 표면 상의 화학 흡착된 프리커서와 반응하는, 막 증착 방법.
  11. 제 9 항에 있어서,
    상기 기판은 가열되는, 막 증착 방법.
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