KR20230041972A - 주석 옥사이드를 사용한 발전된 자가 정렬 멀티플 패터닝 - Google Patents

주석 옥사이드를 사용한 발전된 자가 정렬 멀티플 패터닝 Download PDF

Info

Publication number
KR20230041972A
KR20230041972A KR1020227045580A KR20227045580A KR20230041972A KR 20230041972 A KR20230041972 A KR 20230041972A KR 1020227045580 A KR1020227045580 A KR 1020227045580A KR 20227045580 A KR20227045580 A KR 20227045580A KR 20230041972 A KR20230041972 A KR 20230041972A
Authority
KR
South Korea
Prior art keywords
spacer
tin
silicon
oxide
substrate
Prior art date
Application number
KR1020227045580A
Other languages
English (en)
Inventor
아킬 싱할
시바난다 크리슈난 카나카사바파티
Original Assignee
램 리써치 코포레이션
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 램 리써치 코포레이션 filed Critical 램 리써치 코포레이션
Publication of KR20230041972A publication Critical patent/KR20230041972A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0337—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02164—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon oxide, e.g. SiO2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/0217—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon nitride not containing oxygen, e.g. SixNy or SixByNz
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02172—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides
    • H01L21/02175—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02172—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides
    • H01L21/02175—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal
    • H01L21/02181—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal the material containing hafnium, e.g. HfO2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02172—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides
    • H01L21/02175—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal
    • H01L21/02186—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal the material containing titanium, e.g. TiO2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H01L21/02274—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition in the presence of a plasma [PECVD]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H01L21/0228—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition deposition by cyclic CVD, e.g. ALD, ALE, pulsed CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0332—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their composition, e.g. multilayer masks, materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H01L21/31116—Etching inorganic layers by chemical means by dry-etching
    • H01L21/31122—Etching inorganic layers by chemical means by dry-etching of layers not containing Si, e.g. PZT, Al2O3
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Inorganic Chemistry (AREA)
  • General Chemical & Material Sciences (AREA)
  • Plasma & Fusion (AREA)
  • Chemical Vapour Deposition (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Formation Of Insulating Films (AREA)
  • Drying Of Semiconductors (AREA)

Abstract

나출 가능 (exhumable) 제 1 스페이서 재료 및 상보적인 제 2 스페이서 재료를 사용하여 스페이서 멀티플 패터닝 스킴들 상에서 스페이서를 수행하기 위한 방법들 및 장치들이 개시된다. 특정한 실시 예들은 스페이서-온-스페이서 (spacer on spacer) 자가 정렬 멀티플 패터닝시 재료들 중 하나에 주석 옥사이드 스페이서 재료를 사용하는 것을 수반한다.

Description

주석 옥사이드를 사용한 발전된 자가 정렬 멀티플 패터닝
발전된 집적 회로들의 제조는 종종 반도체들의 대량 제작시 작은 피처들의 패터닝을 수반한다. 상이한 패터닝 기법들이 더 작은 피치들을 갖는 구조체들을 형성하도록 사용될 수도 있다. 더블 패터닝 (double patterning) 및 쿼드 패터닝 (quad patterning) 과 같은 멀티플 패터닝 프로세스들이 이러한 구조체들을 제조하기 위해 사용될 수 있지만, 증착 동작 및 에칭 동작의 수를 증가시키고, 이러한 구조체들을 생산할 때 증가된 비용을 발생시킨다.
본 명세서에 제공된 배경기술 기술 (description) 은 본 개시의 맥락을 일반적으로 제시할 목적이다. 이 배경기술 섹션에 기술된 정도의 본 명세서에 명명된 발명자들의 업적, 뿐만 아니라 출원 시 종래 기술로서 달리 인증되지 않을 수도 있는 본 기술의 양태들은 본 개시에 대한 종래 기술로서 명시적으로나 암시적으로 인정되지 않는다.
참조로서 인용
PCT 신청 양식이 본 출원의 일부로서 본 명세서와 동시에 제출되었다. 본 출원이 동시에 제출된 PCT 신청 양식에서 식별된 바와 같이 우선권 또는 이익을 주장하는 출원 각각은 전체가 모든 목적들을 위해 본 명세서에 참조로서 인용되었다.
일 양태는 기판을 프로세싱하기 위한 방법을 수반하고, 방법은 주석 옥사이드를 포함하는 적어도 하나의 스페이서를 사용하여 반도체 기판 상에 스페이서-온-스페이서 (spacer on spacer) 패터닝을 수행하는 단계를 포함한다.
다양한 실시 예들에서, 스페이서-온-스페이서 패터닝을 수행하는 단계는 패터닝된 코어 재료 위에 제 1 컨포멀한 스페이서 재료를 증착하는 단계, 제 1 컨포멀한 스페이서 재료를 포함하는 제 1 스페이서를 형성하도록 패터닝된 코어 재료를 선택적으로 에칭하는 단계, 제 1 스페이서 위에 제 2 컨포멀한 스페이서 재료를 증착하는 단계, 제 2 컨포멀한 스페이서 재료를 포함하는 제 2 스페이서를 형성하도록 제 1 스페이서를 선택적으로 에칭하는 단계, 및 제 1 컨포멀한 스페이서 재료가 주석 옥사이드를 포함하고 또는 제 2 컨포멀한 스페이서가 주석 옥사이드를 포함하도록, 마스크로서 제 2 스페이서를 사용하여 타깃 층을 에칭하는 단계를 포함한다.
일부 실시 예들에서, 스페이서-온-스페이서 패터닝은 약 40 ㎚ 미만의 피치를 갖는 피처들을 형성하도록 수행된다.
일부 실시 예들에서, 주석 옥사이드는 주석 할라이드, 유기 금속 주석-함유 화합물, 염소화된 유기 금속 주석-함유 화합물, 및 이들의 조합들을 사용하여 증착된다.
다양한 실시 예들에서, 주석 옥사이드는 테트라키스(디메틸아미노) 주석, 테트라키스(에틸메틸아미노) 주석, N2, N3-디-tert-부틸-부탄-2,3-디아미노-주석(II) 및 (1,3-비스(1,1-디메틸에틸)-4,5-디메틸-(4R, 5R)-1,3,2-디아자스탄놀리딘-2-일리딘) 중 임의의 하나 이상과 같은 주석-함유 전구체를 사용하여 증착된다.
일부 실시 예들에서, 주석-함유 전구체는 테트라키스(디메틸아미노) 주석이고, 주석 옥사이드는 반도체 기판을 주석-함유 전구체 및 산소를 포함하는 산소-함유 전구체에 노출시킴으로써 형성된다.
다양한 실시 예들에서, 주석 옥사이드는 화학적 기상 증착 프로세스, 원자 층 증착, 또는 이들의 임의의 조합 중 적어도 하나를 사용하여 제공된다.
다양한 실시 예들에서, 주석 옥사이드는 PEALD (plasma-enhanced atomic layer deposition) 를 사용하여 제공된다.
다양한 실시 예들에서, 주석 옥사이드는 테트라키스(디메틸아미노) 주석; 테트라키스(에틸메틸아미노) 주석; N2,N3-디-tert-부틸-부탄-2,3-디아미노-주석(II); 1,3-비스 (1,1-디메틸에틸)-4,5-디메틸-(4R, 5R)-1,3,2-디아자스탄놀리딘-2-일리딘; 주석 플루오라이드 (SnF2); 주석 (IV) 클로라이드 (SnCl4); 주석 (IV) 브로마이드 (SnBr4); 주석 하이드라이드 (SnH4); 주석(II) (1,3-비스 (1,1-디메틸에틸)-4,5-디메틸-(4R, 5R)-1,3,2-디아자스탄놀리딘-2-일리덴); 테트라에틸 주석 (SnEt4); 테트라메틸 주석 (SnMe4); 디부틸주석디아세테이트 (Bu2Sn(OAc)2); (디메틸아미노)트리메틸 주석 (IV) (Me3Sn(NMe2)); 테트라키스(디에틸아미도) 주석 (IV) (Sn(NEt2)4), 트리메틸 주석 클로라이드; 디메틸 주석 디클로라이드; 메틸 주석 트리클로라이드; 비스[비스(트리메틸실릴)아미노]주석(II); 헥사페닐디주석 (IV); 주석(II) 아세틸아세토네이트; 트리메틸(페닐에티닐)주석; 디부틸디페닐주석; 테트라알릴주석; 테트라비닐주석; 및 트리사이클로헥실주석 하이드라이드 중 임의의 하나 이상과 같은 주석-함유 전구체를 사용하여 증착된다.
일부 실시 예들에서, 주석 옥사이드는 산소 가스, 산소 플라즈마, 물, 오존, 과산화수소, 및 아산화질소 중 임의의 하나 이상과 같은 산소-함유 반응 물질을 사용하여 증착된다.
다양한 실시 예들에서, 제 1 컨포멀한 스페이서 재료는 주석 옥사이드를 포함하고 제 2 컨포멀한 스페이서 재료는 티타늄 옥사이드, 실리콘 옥사이드, 실리콘 나이트라이드, 하프늄 옥사이드, 및 납 옥사이드 중 임의의 하나 이상이다.
다양한 실시 예들에서, 제 1 컨포멀한 스페이서 재료는 티타늄 옥사이드, 실리콘 옥사이드, 실리콘 나이트라이드, 및 납 옥사이드 중 임의의 하나 이상이고 제 2 컨포멀한 스페이서 재료는 주석을 포함한다.
다양한 실시 예들에서, 제 1 컨포멀한 스페이서 재료는 주석 옥사이드를 포함하고, 제 1 스페이서는 수소 가스를 사용하여 나출함 (exhume) 으로써 선택적으로 에칭된다.
또 다른 양태는 기판들을 프로세싱하기 위한 방법을 수반하고, 방법은 코어 재료 위에 나출 가능 (exhumable) 재료를 컨포멀하게 증착하는 단계; 및 나출 가능 재료를 포함하는 스페이서들을 형성하기 위해 나출 가능 재료의 수평 영역들을 선택적으로 제거하고 코어 재료를 제거하는 단계; 및 나출 가능 재료가 상보적인 재료에 대해 선택적으로 에칭될 수 있도록, 나출 가능 재료를 포함하는 스페이서들 위에 상보적인 재료를 증착하는 단계를 포함한다.
다양한 실시 예들에서, 나출 가능 재료는 주석 옥사이드를 포함하고 상보적인 재료는 티타늄 옥사이드, 실리콘 옥사이드, 실리콘 나이트라이드, 하프늄 옥사이드, 및 납 옥사이드 중 임의의 하나 이상이다.
다양한 실시 예들에서, 나출 가능 재료는 티타늄 옥사이드, 실리콘 옥사이드, 실리콘 나이트라이드, 및 납 옥사이드 중 임의의 하나 이상이고 상보적인 재료는 주석 옥사이드를 포함한다.
일부 실시 예들에서, 방법은 또한 수소 가스를 사용하여 나출 가능 재료를 포함하는 스페이서들을 제거하는 단계를 포함한다.
다양한 실시 예들에서, 나출 가능 재료는 테트라키스(디메틸아미노) 주석; 테트라키스(에틸메틸아미노) 주석; N2,N3-디-tert-부틸-부탄-2,3-디아미노-주석(II); 1,3-비스 (1,1-디메틸에틸)-4,5-디메틸-(4R, 5R)-1,3,2-디아자스탄놀리딘-2-일리딘; 주석 플루오라이드 (SnF2); 주석 (IV) 클로라이드 (SnCl4); 주석 (IV) 브로마이드 (SnBr4); 주석 하이드라이드 (SnH4); 주석(II) (1,3-비스 (1,1-디메틸에틸)-4,5-디메틸-(4R, 5R)-1,3,2-디아자스탄놀리딘-2-일리덴); 테트라에틸 주석 (SnEt4); 테트라메틸 주석 (SnMe4); 디부틸주석디아세테이트 (Bu2Sn(OAc)2); (디메틸아미노)트리메틸 주석 (IV) (Me3Sn(NMe2)); 테트라키스(디에틸아미도) 주석 (IV) (Sn(NEt2)4), 트리메틸 주석 클로라이드; 디메틸 주석 디클로라이드; 메틸 주석 트리클로라이드; 비스[비스(트리메틸실릴)아미노]주석(II); 헥사페닐디주석 (IV); 주석(II) 아세틸아세토네이트; 트리메틸(페닐에티닐)주석; 디부틸디페닐주석; 테트라알릴주석; 테트라비닐주석; 및 트리사이클로헥실주석 하이드라이드 중 임의의 하나 이상과 같은 주석-함유 전구체를 사용하여 증착된 주석 옥사이드를 포함한다.
다양한 실시 예들에서, 주석-함유 전구체는 테트라키스(디메틸아미노) 주석이고, 그리고 산소를 포함하는 산소-함유 전구체 및 주석-함유 전구체를 도입함으로써 나출 가능 재료가 증착된다.
일부 실시 예들에서, 나출 가능 재료 및 상보적인 재료 중 하나는 화학적 기상 증착 프로세스, 원자 층 증착, 또는 이들의 임의의 조합 중 적어도 하나를 사용하여 증착된 주석 옥사이드이다.
다양한 실시 예들에서, 나출 가능 재료 및 상보적인 재료 중 하나는 PEALD (plasma-enhanced atomic layer deposition) 를 사용하여 증착된 주석 옥사이드이다.
다양한 실시 예들에서, 나출 가능 재료는 산소 가스, 산소 플라즈마, 물, 오존, 과산화수소, 및 아산화질소 중 임의의 하나 이상과 같은 산소-함유 반응 물질을 사용하여 증착된 주석 옥사이드를 포함한다.
또 다른 양태는 기판들을 프로세싱하기 위한 방법을 수반하고, 방법은 패터닝된 코어 재료를 갖는 기판을 제공하는 단계; 패터닝된 코어 재료의 측벽들 상의 패터닝된 코어 재료 위에 제 1 재료를 컨포멀하게 증착하는 단계로서, 제 1 재료는 실리콘 옥사이드, 실리콘 나이트라이드, 티타늄 옥사이드, 및 납 옥사이드로 구성된 그룹으로부터 선택되는, 제 1 재료 증착 단계; 제 1 스페이서를 형성하기 위해 패터닝된 코어 재료를 선택적으로 제거하는 단계; 제 1 스페이서의 측벽들 상의 제 1 스페이서 위에 주석 옥사이드 스페이서 재료를 컨포멀하게 증착하는 단계; 및 주석 옥사이드 스페이서 재료를 포함하는 제 2 스페이서들을 형성하기 위해 제 1 스페이서들을 선택적으로 제거하는 단계를 포함한다.
다양한 실시 예들에서, 주석 옥사이드 스페이서 재료는 테트라키스(디메틸아미노) 주석; 테트라키스(에틸메틸아미노) 주석; N2,N3-디-tert-부틸-부탄-2,3-디아미노-주석(II); 1,3-비스 (1,1-디메틸에틸)-4,5-디메틸-(4R, 5R)-1,3,2-디아자스탄놀리딘-2-일리딘; 주석 플루오라이드 (SnF2); 주석 (IV) 클로라이드 (SnCl4); 주석 (IV) 브로마이드 (SnBr4); 주석 하이드라이드 (SnH4); 주석(II) (1,3-비스 (1,1-디메틸에틸)-4,5-디메틸-(4R, 5R)-1,3,2-디아자스탄놀리딘-2-일리덴); 테트라에틸 주석 (SnEt4); 테트라메틸 주석 (SnMe4); 디부틸주석디아세테이트 (Bu2Sn(OAc)2); (디메틸아미노)트리메틸 주석 (IV) (Me3Sn(NMe2)); 테트라키스(디에틸아미도) 주석 (IV) (Sn(NEt2)4), 트리메틸 주석 클로라이드; 디메틸 주석 디클로라이드; 메틸 주석 트리클로라이드; 비스[비스(트리메틸실릴)아미노]주석(II); 헥사페닐디주석 (IV); 주석(II) 아세틸아세토네이트; 트리메틸(페닐에티닐)주석; 디부틸디페닐주석; 테트라알릴주석; 테트라비닐주석; 및 트리사이클로헥실주석 하이드라이드 중 임의의 하나 이상과 같은 주석-함유 전구체를 사용하여 증착된다.
다양한 실시 예들에서, 주석 옥사이드 스페이서 재료는 산소 가스, 산소 플라즈마, 물, 오존, 과산화수소, 및 아산화질소 중 임의의 하나 이상과 같은 산소-함유 반응 물질을 사용하여 증착된다.
일부 실시 예들에서, 패터닝된 코어 재료는 실리콘 또는 탄소를 포함한다.
일부 실시 예들에서, 제 1 재료는 티타늄 옥사이드, 실리콘 옥사이드, 실리콘 나이트라이드, 및 납 옥사이드 중 임의의 하나 이상이다.
다양한 실시 예들에서, 제 1 재료는 습식 에칭 화학 물질을 사용하여 선택적으로 제거된다.
다양한 실시 예들에서, 주석-함유 전구체는 테트라키스(디메틸아미노) 주석이고, 주석 옥사이드 스페이서 재료는 기판을 주석-함유 전구체 및 산소를 포함하는 산소-함유 전구체에 노출시킴으로써 증착된다.
일부 실시 예들에서, 주석 옥사이드 스페이서 재료는 화학적 기상 증착 프로세스, 원자 층 증착, 또는 이들의 임의의 조합 중 적어도 하나를 사용하여 증착된다.
다양한 실시 예들에서, 주석 옥사이드 스페이서 재료는 PEALD (plasma-enhanced atomic layer deposition) 를 사용하여 증착된다.
또 다른 양태는 기판들을 프로세싱하기 위한 방법을 수반하고, 방법은 패터닝된 코어 재료를 갖는 기판을 제공하는 단계; 코어 재료의 측벽들 상의 패터닝된 코어 재료 위에 주석 옥사이드 재료를 컨포멀하게 증착하는 단계; 주석 옥사이드 스페이서들을 형성하기 위해 패터닝된 코어 재료를 선택적으로 제거하는 단계; 주석 옥사이드 스페이서들의 측벽들 상의 주석 옥사이드 스페이서들 위에 제 2 스페이서 재료를 컨포멀하게 증착하는 단계; 및 제 2 스페이서들을 형성하기 위해 주석 옥사이드 스페이서들을 선택적으로 제거하는 단계를 포함한다.
다양한 실시 예들에서, 제 2 스페이서 재료는 티타늄 옥사이드, 실리콘 옥사이드, 실리콘 나이트라이드, 하프늄 옥사이드, 및 납 옥사이드 중 임의의 하나 이상이다.
일부 실시 예들에서, 주석 옥사이드 스페이서들은 수소 가스를 사용하여 나출함으로써 선택적으로 제거된다.
일부 실시 예들에서, 주석 옥사이드 재료는 테트라키스(디메틸아미노) 주석; 테트라키스(에틸메틸아미노) 주석; N2,N3-디-tert-부틸-부탄-2,3-디아미노-주석(II); 1,3-비스 (1,1-디메틸에틸)-4,5-디메틸-(4R, 5R)-1,3,2-디아자스탄놀리딘-2-일리딘; 주석 플루오라이드 (SnF2); 주석 (IV) 클로라이드 (SnCl4); 주석 (IV) 브로마이드 (SnBr4); 주석 하이드라이드 (SnH4); 주석(II) (1,3-비스 (1,1-디메틸에틸)-4,5-디메틸-(4R, 5R)-1,3,2-디아자스탄놀리딘-2-일리덴); 테트라에틸 주석 (SnEt4); 테트라메틸 주석 (SnMe4); 디부틸주석디아세테이트 (Bu2Sn(OAc)2); (디메틸아미노)트리메틸 주석 (IV) (Me3Sn(NMe2)); 테트라키스(디에틸아미도) 주석 (IV) (Sn(NEt2)4), 트리메틸 주석 클로라이드; 디메틸 주석 디클로라이드; 메틸 주석 트리클로라이드; 비스[비스(트리메틸실릴)아미노]주석(II); 헥사페닐디주석 (IV); 주석(II) 아세틸아세토네이트; 트리메틸(페닐에티닐)주석; 디부틸디페닐주석; 테트라알릴주석; 테트라비닐주석; 및 트리사이클로헥실주석 하이드라이드 중 임의의 하나 이상과 같은 주석-함유 전구체를 사용하여 증착된다.
다양한 실시 예들에서, 주석 옥사이드 재료는 산소 가스, 산소 플라즈마, 물, 오존, 과산화수소, 및 아산화질소 중 임의의 하나 이상과 같은 산소-함유 반응 물질을 사용하여 증착된다.
일부 실시 예들에서, 주석-함유 전구체는 테트라키스(디메틸아미노) 주석이고, 주석 옥사이드 재료는 기판을 주석-함유 전구체 및 산소를 포함하는 산소-함유 전구체에 노출시킴으로써 증착된다.
다양한 실시 예들에서, 주석 옥사이드 재료는 화학적 기상 증착 프로세스, 원자 층 증착, 또는 이들의 임의의 조합 중 적어도 하나를 사용하여 제공된다.
일부 실시 예들에서, 주석 옥사이드는 PEALD (plasma-enhanced atomic layer deposition) 를 사용하여 제공된다.
또 다른 양태는 반도체 재료를 포함하는 반도체 기판을 프로세싱하기 위한 장치를 수반하고, 장치는, 적어도 하나의 프로세스 챔버가 샤워헤드, 가열된 페데스탈을 포함하는, 하나 이상의 프로세스 챔버들; 적어도 하나의 프로세스 챔버 내에서 플라즈마를 생성할 수 있는 플라즈마 생성기; 하나 이상의 가스 소스들; 하나 이상의 가스 소스들로부터 샤워헤드를 통해 하나 이상의 프로세스 챔버들로 가스를 전달하기 위한 하나 이상의 가스 유입구들; 적어도 하나의 프로세서 및 메모리를 갖는 제어기를 포함하고, 적어도 하나의 프로세서 및 메모리는 서로 통신 가능하게 연결되고, 적어도 하나의 프로세서는 적어도 플로우 제어 하드웨어와 동작 가능하게 연결되고, 메모리는 주석 옥사이드를 포함하는 적어도 하나의 스페이서를 사용하여 반도체 기판 상에 스페이서-온-스페이서 패터닝을 유발함으로써 적어도 플로우-제어 하드웨어를 제어하도록 적어도 하나의 프로세서를 제어하기 위한 컴퓨터-실행 가능 인스트럭션들을 저장한다. 다양한 실시 예들에서, 스페이서-온-스페이서 패터닝을 유발하기 위한 인스트럭션들은 패터닝된 코어 재료 위에 제 1 컨포멀한 스페이서 재료의 증착을 유발하고, 제 1 컨포멀한 스페이서 재료를 포함하는 제 1 스페이서를 형성하도록 패터닝된 코어 재료의 선택적으로 에칭을 유발하고, 제 1 스페이서 위에 제 2 컨포멀한 스페이서 재료의 증착을 유발하고, 제 2 컨포멀한 스페이서 재료를 포함하는 제 2 스페이서를 형성하도록 제 1 스페이서의 선택적으로 에칭을 유발하고, 그리고 제 1 컨포멀한 스페이서 재료가 주석 옥사이드를 포함하고 또는 제 2 컨포멀한 스페이서가 주석 옥사이드를 포함하도록, 마스크로서 제 2 스페이서를 사용하여 타깃 층의 에칭을 유발하는 인스트럭션들을 포함한다.
또 다른 양태는 반도체 재료를 포함하는 반도체 기판을 프로세싱하기 위한 장치를 수반하고, 장치는, 적어도 하나의 프로세스 챔버가 샤워헤드, 가열된 페데스탈을 포함하는, 하나 이상의 프로세스 챔버들; 적어도 하나의 프로세스 챔버 내에서 플라즈마를 생성할 수 있는 플라즈마 생성기; 하나 이상의 가스 소스들; 하나 이상의 가스 소스들로부터 샤워헤드를 통해 하나 이상의 프로세스 챔버들로 가스를 전달하기 위한 하나 이상의 가스 유입구들; 적어도 하나의 프로세서 및 메모리를 갖는 제어기를 포함하고, 적어도 하나의 프로세서 및 메모리는 서로 통신 가능하게 연결되고, 적어도 하나의 프로세서는 적어도 플로우 제어 하드웨어와 동작 가능하게 연결되고, 메모리는 코어 재료 위에 나출 가능 재료의 컨포멀한 증착을 유발하고; 그리고 나출 가능 재료의 수평 영역들의 선택적인 제거를 유발하고 그리고 나출 가능 재료를 포함하는 스페이서들을 형성하도록 코어 재료의 제거를 유발하고; 그리고 나출 가능 재료가 상보적인 재료에 대해 선택적으로 에칭될 수 있도록 나출 가능 재료를 포함하는 스페이서들 위에 상보적인 재료의 증착을 유발함으로써 적어도 플로우-제어 하드웨어를 제어하도록 적어도 하나의 프로세서를 제어하기 위한 컴퓨터-실행 가능 인스트럭션들을 저장한다.
또 다른 양태는 반도체 재료를 포함하는 반도체 기판을 프로세싱하기 위한 장치를 수반하고, 장치는, 적어도 하나의 프로세스 챔버가 샤워헤드, 가열된 페데스탈을 포함하는, 하나 이상의 프로세스 챔버들; 적어도 하나의 프로세스 챔버 내에서 플라즈마를 생성할 수 있는 플라즈마 생성기; 하나 이상의 가스 소스들; 하나 이상의 가스 소스들로부터 샤워헤드를 통해 하나 이상의 프로세스 챔버들로 가스를 전달하기 위한 하나 이상의 가스 유입구들; 적어도 하나의 프로세서 및 메모리를 갖는 제어기를 포함하고, 적어도 하나의 프로세서 및 메모리는 서로 통신 가능하게 연결되고, 적어도 하나의 프로세서는 적어도 플로우 제어 하드웨어와 동작 가능하게 연결되고, 메모리는 기판으로 하여금 하나 이상의 프로세스 챔버들 중 하나에 제공될 패터닝된 코어 재료를 갖게 하고; 패터닝된 코어 재료의 측벽들 상에 패터닝된 코어 재료 위에 컨포멀하게 제 1 재료의 증착을 유발하고―제 1 재료는 실리콘 옥사이드, 실리콘 나이트라이드, 티타늄 옥사이드, 및 납 옥사이드 중 임의의 하나 이상임―; 제 1 스페이서를 형성하도록 패터닝된 코어 재료의 선택적인 제거를 유발하고; 제 1 스페이서의 측벽들 상에 제 1 스페이서 위에 컨포멀하게 주석 옥사이드 스페이서 재료의 증착을 유발하고; 그리고 주석 옥사이드 스페이서 재료를 포함하는 제 2 스페이서들을 형성하도록 제 1 스페이서들의 선택적인 제거를 유발함으로써 적어도 플로우-제어 하드웨어를 제어하도록 적어도 하나의 프로세서를 제어하기 위한 컴퓨터-실행 가능 인스트럭션들을 저장한다.
또 다른 양태는 반도체 재료를 포함하는 반도체 기판을 프로세싱하기 위한 장치를 수반하고, 장치는, 적어도 하나의 프로세스 챔버가 샤워헤드, 가열된 페데스탈을 포함하는, 하나 이상의 프로세스 챔버들; 적어도 하나의 프로세스 챔버 내에서 플라즈마를 생성할 수 있는 플라즈마 생성기; 하나 이상의 가스 소스들; 하나 이상의 가스 소스들로부터 샤워헤드를 통해 하나 이상의 프로세스 챔버들로 가스를 전달하기 위한 하나 이상의 가스 유입구들; 적어도 하나의 프로세서 및 메모리를 갖는 제어기를 포함하고, 적어도 하나의 프로세서 및 메모리는 서로 통신 가능하게 연결되고, 적어도 하나의 프로세서는 적어도 플로우 제어 하드웨어와 동작 가능하게 연결되고, 메모리는 패터닝된 코어 재료를 갖는 기판의 제공을 유발하고; 코어 재료의 측벽들 상에 패터닝된 코어 재료 위에 컨포멀하게 주석 옥사이드 재료의 증착을 유발하고; 주석 옥사이드 스페이서들을 형성하도록 패터닝된 코어 재료의 선택적인 제거를 유발하고; 주석 옥사이드 스페이서들의 측벽들 상에 주석 옥사이드 스페이서들 위에 컨포멀하게 제 2 스페이서 재료의 증착을 유발하고; 그리고 제 2 스페이서를 형성하도록 주석 옥사이드 스페이서들의 선택적인 제거를 유발함으로써 적어도 플로우-제어 하드웨어를 제어하도록 적어도 하나의 프로세서를 제어하기 위한 컴퓨터-실행 가능 인스트럭션들을 저장한다.
이들 및 다른 양태들은 도면들을 참조하여 이하에 더 기술된다.
도 1a 내지 도 1j는 쿼드 패터닝 스킴의 예에서 기판들의 개략적인 예시들이다.
도 2는 특정한 개시된 실시 예들에 따라 수행된 방법에 대한 동작들을 도시하는 프로세스 흐름도이다.
도 3a 내지 도 3f는 특정한 개시된 실시 예들에 따라 수행된 패터닝 스킴의 예에서 기판들의 개략적인 예시들이다.
도 4는 특정한 개시된 실시 예들을 수행하기 위한 예시적인 프로세스 챔버의 개략도이다.
도 5 및 도 6은 특정한 개시된 실시 예들을 수행하기 위한 예시적인 프로세스 툴들의 개략도들이다.
이하의 기술 (description) 에서, 제시된 실시 예들의 완전한 이해를 제공하기 위해 수많은 구체적 상세들이 제시되었다. 개시된 실시 예들은 이들 구체적인 상세들 중 일부 또는 전부 없이 실시될 수도 있다. 다른 예들에서, 공지된 프로세스 동작들은 개시된 실시 예들을 불필요하게 모호하게 하지 않기 위해 상세히 기술되지 않았다. 개시된 실시 예들이 구체적인 실시 예들과 함께 기술될 것이지만, 이는 개시된 실시 예들을 제한하는 것으로 의도되지 않았다는 것이 이해될 것이다.
반도체 제조 프로세스들은 반도체 디바이스 내에 특정한 구조체들을 형성하도록 재료를 증착하고 에칭하는 것을 포함하는 패터닝 스킴들을 수반한다. 구조체들을 제조하기 위해 사용될 수도 있는 패터닝 프로세스들은 더블 패터닝 및 쿼드 패터닝을 포함한다. 이들은 멀티플 패터닝 스킴들 (multiple patterning schemes) 의 예들이다. 패터닝 프로세스들이 더블 패터닝 (double patterning) 에서 쿼드 패터닝 (quad patterning) 프로세스들로 시프팅함에 따라, 패터닝 비용들은 목표된 구조체들을 달성하기 위해 반도체 기판을 증착하고 에칭하기 위한 동작들의 수의 증가로 인해 증가한다.
쿼드 패터닝 스킴들의 예는 도 1a 내지 도 1j에 도시된다. 도 1a에서, 타깃 층 (105) 을 갖는 기판 (107) 에는 패터닝된 코어 (101) 및 패터닝된 코어 (101) 아래에 놓인 제 2 코어 층 (103) 이 제공된다. 패터닝된 코어 (101) 는 리소그래피 (lithography) 를 사용하여 패터닝될 수 있고 패터닝된 코어 (101) 의 피처들은 "프린팅된" 피처들로서 지칭될 수 있다. 더 작은 피치 (pitch) 를 갖는 패턴으로 타깃 층 (105) 을 패터닝하기 위해, 제 1 패턴은 도 1b에 도시된 바와 같이 패터닝된 코어 (101) 위에 컨포멀하게 (conformally) 제 1 스페이서 재료 (109) 를 형성하고, 패터닝된 코어 (101) 의 상단 표면을 노출하도록 제 1 스페이서 재료 (109) 의 수평 영역들을 제거함으로써 형성되고, 이는 도 1c에 도시된 바와 같이 제 1 스페이서 재료 (109) 로부터 스페이서 재료를 갖는 제 1 스페이서들 (119) 을 발생시킨다. 스페이서들 (119) 은 제 1 스페이서 재료 (109) 의 수평 영역들의 제거가 패터닝된 코어 (101) 의 모든 포지티브 피처에 대해 스페이서들 (119) 의 2 개의 수직 피처들을 남기도록 패터닝된 코어 (101) 의 측벽들을 플랭킹한다 (flank). 패터닝된 코어 (101) 는 도 1d에서 나출되어 (exhume), 제 2 코어 층 (103) 상에 제 1 스페이서들 (119) 을 남긴다. 이는 제 1 스페이서들 (119) 의 피치로 하여금 리소그래피에 의해 코어 재료를 패터닝함으로써 형성된 프린팅된 피치의 절반이 되게 한다.
제 1 스페이서들 (119) 은 후속하여 도 1e에서 제 2 패터닝된 코어 (113) 를 형성하도록 제 2 코어 층 (103) 에 하프 피치 패턴을 전사하기 위한 마스크로서 사용된다. 제 1 스페이서들 (119) 은 후속하여 제거되고, 도 1f에 도시된 바와 같이 타깃 층 (105) 위에 제 2 패터닝된 코어 (113) 를 남긴다. 제 2 스페이서 재료 (120) 는 도 1g에 도시된 구조체를 형성하도록 제 2 패터닝된 코어 (113) 위에 컨포멀하게 증착된다. 제 2 스페이서 재료 (120) 의 수평 영역들은 도 1h에서 제 2 패터닝된 코어 (113) 의 측벽들 상에 제 2 스페이서들 (121) 을 산출하도록 제거된다. 제 2 패터닝된 코어 (113) 의 포지티브 피처 각각에 대해, 2 개의 제 2 스페이서들 (121) 이 있어서, 피치를 더 절반으로 줄인다. 도 1i에서, 제 2 패터닝된 코어 (113) 는 제 2 스페이서들 (121) 을 남기도록 제거되고, 도 1a의 모든 프린팅된 피처에 대해 4 개의 피처들을 발생시킨다. 이어서 제 2 스페이서들 (121) 은 도 1j에 도시된 바와 같이 타깃 층 (105) 을 에칭하도록 사용되어, 기판 (107) 위에 패터닝된 타깃 층 (106) 을 발생시킨다.
도 1a 내지 도 1j에 대해 기술된 제 1 스페이서 및 제 2 스페이서는 자가 정렬 (self-aligne) 패터닝을 위한 실리콘 함유 재료들을 포함한다. 예를 들어, 저 모듈러스 (modulus) 재료인 실리콘 옥사이드 (SiO2) 가 스페이서 재료로 종종 사용된다. 그러나, 저 모듈러스 재료로서, 스페이서들의 임계 치수 (critical dimension) 가 작으면, 예컨대 약 12 ㎚ 또는 약 12 ㎚ 미만이면 자체 중량 (own weight) 하에서 붕괴될 수 있다. 실리콘 옥사이드 스페이서들의 모듈러스는 약 30 GPa (gigapascals) 내지 약 50 GPa이다.
상기 기술된 바와 같이, 도 1a 내지 도 1j의 프로세스 스킴은 도 1e에서 제 1 스페이서 패턴이 제 2 코어로 전사되는 동작을 수반한다. 프로세스는 제 2 코어가 증착되고 전사 에칭 프로세스가 패터닝 스킴에 통합되도록 제 1 코어 재료 및 제 2 코어 재료 모두를 사용하여 발생한다. 생산 비용을 감소시키기 위해 이 동작을 제거하기 위해, 비용을 감소시키기 위해 몇몇 옵션들이 이용 가능하지만, 약간의 절충이 있을 수도 있다.
생산 비용을 감소시키기 위한 일 옵션은 제 1 스페이서 패턴을 제 2 코어로 전사하기 위한 동작을 건너 뛰는 (skip) 것이다. 이는 제 1 스페이서를 형성하도록 사용될 때 제 2 코어 재료가 될 수 있도록 제 1 스페이서를 위한 재료들을 사용함으로써 수행되고; 2 개의 상이한 재료들이 2 개의 스페이서들의 세트들에 대해 사용될 수 있어서, 제 2 스페이서는 나중에 맨드릴들 (mandrels) 로서 작용하는 제 1 스페이서의 피처들의 상단 상에 컨포멀하게 직접 증착된다. 이는 "스페이서-온-스페이서" 접근법 (approach) 으로 지칭된다. 본 명세서에 기술된 바와 같은 "제 1" 스페이서 재료는 더 큰 피치를 갖는 패터닝된 코어 재료 상에 증착된 스페이서 재료를 지칭하고, 본 명세서에 기술된 바와 같이 "제 2" 스페이서 재료는 스페이서-온-스페이서 패터닝에서 제 1 스페이서 재료 상에 증착된 스페이서 재료를 지칭한다. 다양한 실시 예들에서, "제 1" 스페이서 재료는 리소그래피로 규정되거나 리소그래피로 패터닝된 패터닝된 코어 재료 상에 증착된 스페이서 재료이다.
스페이서-온-스페이서 패터닝은 제 1 스페이서 패턴을 제 2 코어로 전사하는 동작 및 패터닝 전에 스택 내에 제 2 코어 층을 증착하는 동작 모두를 제거한다. 이는 비용을 감소시키고 효율 및 웨이퍼 쓰루풋 (throughput) 을 개선한다. 동작들을 제거하는 것은 또한 생산 동안 웨이퍼에 결함들이 도입될 가능성을 감소시킨다.
"스페이서-온-스페이서" 패터닝이 비용을 감소시키고 더 작은 피치를 갖는 구조체들의 제조를 가능하게 하도록 사용될 수 있지만, 일부 재료들은 에칭 선택도, 증착 문제들, 에칭 화학 물질 문제들, 및 다른 문제들로 인해 "스페이서-온-스페이서" 패터닝을 수행하기 위해 양립 가능하지 않을 (incompatible) 수도 있다. 예를 들어, 패터닝된 코어 재료들 상에 특정한 스페이서 재료들의 증착은 증착 동안 패터닝된 코어의 열화를 발생시킬 수 있고, 이는 임계 치수에 영향을 준다.
일부 스페이서-온-스페이서 패터닝 스킴들에서, 제 1 스페이서 재료는 실리콘일 수도 있다. 그러나, 제 2 스페이서들이 실리콘 코어들의 양측 상에 형성된 후 실리콘이 맨드릴 재료로서 제거될 때, 실리콘의 하이드라이드로의 변환은 매우 높은 온도들에서 제거를 수반하기 때문에, 실란이 휘발성이더라도 실리콘을 수소와 함께 나출함으로써 실리콘을 쉽게 제거할 수 없다. 이러한 온도들에서, 실리콘을 포함하는 나머지 기판은 벤딩하거나 (bend), 왜곡되거나 (distort) 심지어 액체로 변할 것이다.
일부 스페이서-온-스페이서 패터닝 스킴들에서, 제 1 스페이서 재료는 티타늄 옥사이드일 수도 있다. 그러나, 건식 염소-기반 화학 물질을 사용하여 선택적인 에칭을 달성하는 것은 어렵고, 습식 에칭 기법들은 작은 피처들이 액체를 사용하여 에칭될 때, 액체가 제거될 때 너무 많은 재료가 제거될 수도 있도록 피처들의 표면 상의 액체가 유한한 표면 장력을 갖고 좁은 구조체 상의 습식 에천트 분자들이 액체의 분자들로 하여금 서로 접착되게 할 수 있기 때문에 피처 붕괴를 유발할 수 있다. 그 결과, 이소프로필 알코올과 같은 비극성 용매들을 사용하는 용매-기반 프로세스들이 사용될 수도 있다. 그러나, 이러한 프로세스들은 환경 친화적이지 않다.
스페이서-온-스페이서 패터닝 스킴에서 제 1 스페이서를 사용하는 것이 바람직할 수도 있고, 이에 따라 제 1 스페이서는 잘-스케일링될 수 있다. 특정한 실리콘-함유 재료들을 사용하여 제 2 스페이서를 형성한 후 기판으로부터 제 1 스페이서를 깨끗하게 제거하는 것은 어려울 수도 있다.
스페이서-온-스페이서 패터닝에서 제 1 스페이서 재료로서 나출 가능 재료 및 제 2 스페이서 재료로서 상보적인 재료를 사용하여 스페이서-온-스페이서 패터닝을 수행하는 방법들이 본 명세서에 제공된다. 본 명세서에 사용된 "나출 가능"은 수소-함유 가스에 의한 것과 같이, 나출되는 능력을 지칭한다. "상보적인" 재료들의 비제한적인 예들은 다음과 같다: 실리콘 옥사이드는 주석 옥사이드에 상보적이다; 실리콘 나이트라이드는 주석 옥사이드에 상보적이다; 티타늄 옥사이드는 주석 옥사이드에 상보적이다.
특정한 개시된 실시 예들은 자가 정렬 멀티플 패터닝 스킴들에서 상당한 임계 치수 변동을 유발하지 않고 스페이서 재료가 유기 맨드릴들 및 무기 맨드릴들 (각각 탄소-함유 코어들 및 실리콘-함유 코어들의 비제한적인 예들) 과 양립 가능하도록 실리콘보다 더 무거운 IV 족 금속들을 함유하는 스페이서 재료를 구현하는 방법들을 수반한다. 임계 치수에 영향을 주지 않고 쿼드 패터닝에 사용된 몇몇 동작들의 제거는 더 적은 결함들을 발생시키고 더 효율적인 프로세스들을 위해 사용될 수 있는 상이한 재료들의 확장을 발생시킨다.
개시된 실시 예들은 스페이서-온-스페이서 패터닝 스킴의 스페이서 재료들 중 하나로서 주석 옥사이드를 구현한다. 본 명세서에 사용된 바와 같이, 주석 옥사이드 (또한 본 명세서에서 SnO로 징칭됨) 는 주석 (Sn) 및 산소 (O) 를 포함하는 재료들을 지칭하고, 선택 가능하게 (optionally) 수소를 포함할 수도 있다. 본 명세서에 사용된 바와 같이, 주석 옥사이드는 탄소 및 질소와 같은 소량의 다른 원소들을 더 포함할 수도 있고, 다른 원소들의 총량은 10 atomic％ 이하이다 (수소는 함량의 계산에 포함되지 않음). 예를 들어, 원자 층 에칭 (atomic layer deposition; ALD) 에 의해 증착된 SnO는 약 0.5 atomic％ 탄소 내지 약 5 atomic％ 탄소를 함유할 수 있다. 본 명세서에 사용된 바와 같이, 용어 "SnO"는 가변할 수도 있는 옥사이드의 화학량론을 나타내지 않는다. 일부 특정한 실시 예들에서, SnO의 화학량론은 2 개의 산소 원자들 당 약 1 개의 주석 원자이다. 일부 실시 예들에서, SnO는 주석 이옥사이드를 지칭한다.
SnO는 실리콘 옥사이드보다 더 큰 모듈러스를 갖고, 따라서 더 견고한 (robust) 스페이서이다. SnO의 모듈러스는 적어도 약 100 GPa일 수 있다. 일 예에서, SnO의 모듈러스는 약 100 GPa 내지 400 GPa일 수도 있다. 또 다른 예에서, SnO의 모듈러스는 약 120 GPa 내지 약 300 GPa일 수도 있다. 그 결과, SnO는 붕괴 가능성을 경험하기 전에 6 ㎚까지의 임계 치수를 갖는 스페이서들에 대해 구현될 수 있다. 특정한 개시된 실시 예들은 SnO의 스페이서들이 더 작은 피치들에서도 견고하기 때문에 약 80 ㎚ 미만 또는 약 40 ㎚ 미만의 피치들을 갖는 타깃 층 내에 피처들을 형성하는데 특히 적합하다.
본 명세서에 기술된 스페이서 재료는 고유한 특성들을 갖는다. 예를 들어, SnO는 SnO만을 선택적으로 에칭하는 휘발성 재료들을 형성하도록 광 엘리먼트 (light element) 를 사용하여 제거될 수 있다. 예를 들어, SnO는 기판 상의 모든 다른 노출된 재료들에 대해 선택적인 수소를 사용하여 나출될 수 있고, 이에 따라 휘발성이고 쉽게 제거될 수 있는 주석 하이드라이드를 형성한다.
부가적으로, 특정한 개시된 재료들은 또한 금속 옥사이드들 또는 나이트라이드들을 증착할 때 사용될 수도 있는 고온 조건들을 견디면서 수소에서 건식 에칭되는 능력을 갖는다. 이는 이러한 증착을 견딜 수 있기 때문에, 에칭된 피처들의 임계 치수의 변화에 민감하지 않다.
이에 따라 이들 특성들은 SnO가 제 1 스페이서 재료로서 사용되게 하고, 유기 또는 무기 재료 상에 이를 증착하게 하고, SnO로 하여금 다른 쿼드 패터닝 프로세스들에서 사용된 몇몇 동작들을 제거함으로써 제 2 스페이서로서 사용되게 한다.
주석 옥사이드는 또한 고 증착 레이트를 갖고 따라서 제 1 스페이서 재료로 구현되는지 또는 제 2 스페이서 재료로서 각각 구현되는지에 따라, 패터닝된 코어 또는 제 1 스페이서 상에 더 신속하게 형성될 수 있다.
특정한 개시된 실시 예들은 다른 재료들이 스페이서-온-스페이서 패터닝 스킴에서 제 1 스페이서 재료를 위해 사용될 수 있도록 제 2 스페이서 재료로서 SnO를 사용하는 것을 수반한다. 예를 들어, 실리콘 나이트라이드 (SiN) 는 유기 코어 또는 무기 코어 상의 제 1 스페이서로서 사용될 수 있고, 실리콘 나이트라이드는 제 2 SnO 스페이서를 위한 코어로서 역할할 (serve) 수 있다. SnO가 고온 인산 (H3PO4) 에서 낮은 습식 에칭 레이트를 갖기 때문에, 실리콘 나이트라이드는 타깃 층을 패터닝하기 위한 마스크로 사용되는 SnO의 제 2 스페이서들을 형성하도록 기판 상에 SnO를 유지하는 동안 고온 인산에서 효과적으로 제거될 수 있다.
스페이서-온-스페이서 재료들의 몇몇 다른 조합들은 SnO의 고유한 특성들을 활용하는 특정한 개시된 실시 예들을 구현함으로써 사용될 수 있다.
특정한 개시된 실시 예들은 제 1 컨포멀한 스페이서 재료를 위한 나출 가능 막 및 제 2 컨포멀한 스페이서 재료를 위한 상보적인 막을 사용하는 것을 수반한다. 예시적인 조합들은 다음을 포함한다: 제 1 컨포멀한 스페이서 재료는 SnO이고 제 2 컨포멀한 스페이서 재료는 실리콘 옥사이드이고; 제 1 컨포멀한 스페이서 재료는 SnO이고 제 2 컨포멀한 스페이서 재료는 실리콘 나이트라이드이고; 제 1 컨포멀한 스페이서 재료는 SnO이고 제 2 컨포멀한 스페이서 재료는 티타늄 다이옥사이드이고; 제 1 컨포멀한 스페이서 재료는 SnO이고 제 2 컨포멀한 스페이서 재료는 하프늄 옥사이드이고; 제 1 컨포멀한 스페이서 재료는 SnO이고, 제 2 컨포멀한 스페이서 재료는 또 다른 옥사이드, 또는 나이트라이드, 또는 카바이드이다.
비제한적인 예들은 이하의 표 1에 제공된다.
제 1 컨포멀한 스페이서 재료 및 제 2 컨포멀한 스페이서 재료의 조합들
제 1 컨포멀한 스페이서 재료 제 2 컨포멀한 스페이서 재료
주석 옥사이드 실리콘 옥사이드, 또는
실리콘 나이트라이드, 또는
티타늄 옥사이드, 또는
하프늄 옥사이드, 또는
지르코늄 옥사이드, 또는
알루미늄 옥사이드, 또는
납 옥사이드, 또는
상기 옥사이드들의 조합
실리콘 옥사이드, 또는
실리콘 나이트라이드, 또는
티타늄 옥사이드, 또는
납 옥사이드		 주석 옥사이드
도 2는 특정한 개시된 실시 예들에 따라 수행될 수도 있는 다양한 동작들을 도시하는 프로세스 흐름도이다.
동작 (201) 에서, 적어도 코어 재료 및 타깃 층을 갖는 기판이 제공된다. 일부 실시 예들에서, 패터닝된 코어 재료는 실리콘을 포함한다. 일부 실시 예들에서, 패터닝된 코어 재료는 탄소를 포함한다. 패터닝된 코어 재료는 포토 레지스트일 수도 있고 또는 비정질 탄소 재료 또는 비정질 실리콘 재료로 이루어질 수도 있다. 일부 실시 예들에서, 코어 재료는 투명할 수도 있다. 코어 재료는 PECVD (plasma enhanced chemical vapor deposition) 와 같은 증착 기법에 의해 증착되고, 증착 기법은 탄화수소 전구체를 포함하는 증착 가스들로부터 기판을 하우징하는 증착 챔버 내에서 플라즈마를 생성하는 것을 수반할 수도 있다. 탄화수소 전구체는 화학식 C a H b 에 의해 규정된 전구체일 수도 있고, 여기서 a는 2 내지 10의 정수이고, b는 2 내지 24의 정수이다. 예들은 메탄 (CH4), 아세틸렌 (C2H2), 에틸렌 (C2H4), 프로필렌 (C3H6), 부탄 (C4H10), 사이클로헥산 (C6H12), 벤젠 (C6H6), 및 톨루엔 (C7H8) 을 포함한다. HF (high frequency) 전력 및 LF (low frequency) 전력을 포함하는 듀얼 RF (dual radio frequency) 플라즈마 소스가 사용될 수도 있다. 코어 재료는 패터닝되기 전에 타깃 층 위에 증착된다. 타깃 층은 궁극적으로 패터닝될 층일 수도 있다. 타깃 층은 반도체, 유전체 또는 다른 층일 수도 있고, 예를 들어 실리콘 (Si), 실리콘 옥사이드 (SiO2), 실리콘 나이트라이드 (SiN), 또는 티타늄 나이트라이드 (TiN) 로 이루어질 수도 있다. 타깃 층은 ALD, PEALD (plasma-enhanced ALD), CVD (chemical vapor deposition), 또는 또 다른 적합한 증착 기법에 의해 증착될 수도 있다.
동작 (201) 에서 제공될 수도 있는 예시적인 기판이 도 3a에 도시된다. 도 3a는 패터닝된 코어 (301) 를 갖는 타깃 층 (305) 을 갖는 기판 (307) 을 도시한다. 도 3a는 3 개의 층들만을 도시하지만, 일부 실시 예들에서, 이로 제한되지 않지만 에칭 정지 층들 (예컨대, 타깃 층 (305) 과 기판 (307) 사이의 에칭 정지 층, 또는 패터닝된 코어 (301) 와 타깃 층 (305) 사이의 에칭 정지 층, 등) 을 포함하는 부가적인 층들이 기판 상에 존재할 수도 있다는 것이 이해될 것이다.
도 2를 다시 참조하면, 동작 (203) 에서, 제 1 컨포멀한 스페이서 재료가 패터닝된 코어 재료 위에 증착되고 제 1 컨포멀한 스페이서 재료를 포함하는 제 1 스페이서들을 형성하도록 제 1 컨포멀한 스페이서 재료의 수평 영역들이 제거된다. 이 동작은 약 50 ℃ 내지 약 200 ℃의 온도에서 수행될 수도 있다. 이 동작은 약 1.0 Torr 내지 약 4.0 Torr의 챔버 압력에서 수행될 수도 있다. 플라즈마가 사용되는 경우, 플라즈마 전력은 챔버 내 4 개의 웨이퍼들에 대해 약 400 W 내지 약 4000 W일 수도 있다. 이들 프로세스 조건들은 이하에 더 기술된 바와 같이 제 1 컨포멀한 스페이서로서 또는 제 2 컨포멀한 스페이서로서 주석 옥사이드를 증착하도록 사용될 수도 있다.
다양한 실시 예들에서, 제 1 컨포멀한 스페이서 재료는 SnO이다. SnO 제 1 컨포멀한 스페이서 재료는 주석-함유 전구체 및 산소-함유 반응 물질을 사용하여 증착될 수도 있고 임의의 적합한 기법을 사용하여 증착될 수도 있다.
주석-함유 전구체는 4 개의 웨이퍼들을 프로세싱하기 위한 4 개의 스테이션들을 갖는 챔버에 대해 약 400 sccm 내지 약 3000 sccm의 플로우 레이트로 흐를 수도 있다. 주석-함유 전구체의 비제한적인 예는 테트라키스(디메틸아미도) 주석 (Sn(NMe2)4) 이다. 산소-함유 반응 물질은 일부 실시 예들에서 산소일 수도 있다. 산소-함유 반응 물질은 4 개의 웨이퍼들을 프로세싱하기 위한 4 개의 스테이션들을 갖는 챔버에 대해 약 400 sccm 내지 약 5000 sccm의 플로우 레이트로 흐를 수도 있다. 일부 실시 예들에서, 불활성 가스가 흐른다. 일부 실시 예들에서, 불활성 가스는 캐리어 가스이다. 불활성 가스들의 비제한적인 예들은 아르곤 및 질소를 포함한다. 아르곤은 4 개의 웨이퍼들을 프로세싱하기 위한 4 개의 스테이션들을 갖는 챔버에 대해 약 20,000 sccm 내지 약 60,000 sccm의 플로우 레이트로 흐를 수도 있다.
SnO 제 1 컨포멀한 스페이서 재료는 비정질일 수도 있다. SnO 제 1 컨포멀한 스페이서 재료는 PEALD 또는 열적 ALD에 의해 증착될 수도 있다. ALD는 순차적인 자기-제한 (self-limiting) 반응들을 사용하여 재료의 박층들을 증착하는 기법이다. ALD 프로세스들은 사이클들에서 층 단위 (layer-by-layer basis) 로 막들을 증착하도록 표면-매개된 (surface-mediated) 증착 반응들을 사용한다. 일 예로서, ALD 사이클은 다음 동작들: (i) 전구체의 전달/흡착, (ii) 챔버로부터 전구체의 퍼지 (purge), (iii) 제 2 반응 물질의 전달 및 선택 가능하게 플라즈마 점화 (ignite), 및 (iv) 챔버로부터 부산물들의 퍼지를 포함할 수도 있다. 기판의 표면 상에 막을 형성하기 위해 흡착된 전구체와 제 2 반응 물질 사이의 반응은 막 조성 및 특성들, 예컨대 불균일도 (nonuniformity), 응력, 습식 (wet) 에칭 레이트, 건식 (dry) 에칭 레이트, 전기적 특성들 (예를 들어, 파괴 전압 (breakdown voltage) 및 누설 전류), 등에 영향을 준다.
ALD 사이클은 표면 증착 반응을 1 회 수행하기 위해 사용된 동작들의 최소 세트이다. 일부 실시 예들에서, 일 사이클의 결과는 기판 표면 상에 적어도 부분적인 SnO 막 층의 생성이다. 사이클은 반응 물질들 또는 부산물들 중 하나를 스윕핑하고 (sweep) 그리고/또는 증착될 때 부분적인 막을 처리하는 것과 같은 특정한 보조 동작들을 포함할 수도 있다. 일반적으로, 사이클은 동작들의 고유한 시퀀스의 일 예를 포함한다.
CVD (chemical vapor deposition) 기법과 달리, ALD 프로세스들은 층 단위로 막들을 증착하도록 표면-매개된 증착 반응들을 사용한다. ALD 프로세스의 일 예에서, 표면 활성 사이트들 (sites) 의 집단 (population) 을 포함하는 기판 표면은 기판을 하우징하는 챔버에 제공된 일 도즈 (dose) 의, 주석-함유 전구체와 같은 제 1 전구체의 가스상 (gas phase) 분포에 노출된다. 제 1 전구체의 물리 흡착된 (physisorbed) 분자들 및/또는 화학 흡착된 (chemisorbed) 종을 포함하는, 이 제 1 전구체의 분자들은 기판 표면 상으로 흡착된다. 본 명세서에 기술된 바와 같이 화합물이 기판 표면 상에 흡착될 때, 흡착된 층은 화합물뿐만 아니라 화합물의 유도체들도 포함할 수도 있다는 것이 이해되어야 한다. 예를 들어, 주석-함유 전구체의 흡착된 층은 주석-함유 전구체뿐만 아니라 주석-함유 전구체의 유도체들도 포함할 수도 있다. 제 1 전구체 도즈 후, 대부분 또는 흡착된 종만이 남도록 가스상으로 남아 있는 제 1 전구체의 대부분 또는 전부를 제거하도록 이어서 챔버가 배기된다 (evacuate). 일부 구현 예들에서, 챔버는 완전히 배기되지 않을 수도 있다. 예를 들어, 가스상의 제 1 전구체의 분압이 반응을 완화시키기에 충분히 낮도록 반응기는 배기될 수도 있다. 제 2 반응 물질, 예컨대 산소-함유 가스는 이들 분자들 중 일부가 표면 상에 흡착된 제 1 전구체와 반응하도록 챔버로 도입된다. 일부 프로세스들에서, 제 2 전구체는 흡착된 제 1 전구체와 즉시 반응한다. 다른 실시 예들에서, 제 2 반응 물질은 활성화 소스가 일시적으로 인가된 후에만 반응한다. 이어서 챔버는 결합되지 않은 (unbound) 제 2 반응 물질 분자들을 제거하기 위해 다시 배기될 수도 있다. 상기 기술된 바와 같이, 일부 실시 예들에서 챔버는 완전히 배기되지 않을 수도 있다. 막 두께를 구축하도록 부가적인 ALD 사이클들이 사용될 수도 있다.
일부 구현 예들에서, ALD 방법들은 플라즈마 활성화를 포함한다. 본 명세서에 기술된 바와 같이, 본 명세서에 기술된 ALD 방법들 및 장치들은 2011년 4월 11일 출원되고, 명칭이 "PLASMA ACTIVATED CONFORMAL FILM DEPOSITION"인 미국 특허 출원 번호 제 13/084,399 호 (현재 미국 특허 번호 제 8,728,956 호) 및 2011년 4월 11일 출원되고, 명칭이 "SILICON NITRIDE FILMS AND METHODS"인 미국 특허 출원 번호 제 13/084,305 호에 포괄적으로 기술된, 컨포멀한 막 증착 (Conformal Film Deposition; CFD) 방법들일 수도 있고, 이들 전체는 참조로서 본 명세서에 인용된다.
일부 실시 예들에서, SnO 제 1 컨포멀한 스페이서 재료들은 약 200 ℃ 미만의 온도들에서 증착된다. 일부 실시 예들에서, SnO 제 1 컨포멀한 스페이서 재료는 코어 재료를 증착하기 위해 사용된 온도보다 더 낮은 온도에서 증착된다. SnO가 높은 증착 레이트를 갖기 때문에, SnO의 처음 몇 개의 층들이 형성되고 배리어로서 작용하여 아래에 놓인 패터닝된 탄소 코어에 대한 손상을 감소시킨다.
다음은 SnO인 제 1 컨포멀한 스페이서 재료를 증착하기 위한 몇몇 기법들이다. 이 예에서 SnO가 기술되었지만, (표 1에 대해 상기 기술된 바와 같이) 제 2 컨포멀한 스페이서 재료는 SnO이지만 제 1 컨포멀한 스페이서 재료는 또 다른 재료인 실시 예들에 대해, 본 명세서에 기술된 임의의 기법들이 SnO 제 2 컨포멀한 스페이서 재료를 증착하기 위해 사용될 수도 있다는 것이 이해될 것이다.
SnO 제 1 컨포멀한 스페이서 재료는 CVD (chemical vapor deposition) (PECVD (plasma-enhanced chemical vapor deposition) 포함), ALD (PEALD 포함), 스퍼터링, 등과 같은 임의의 적합한 방법에 의해 증착될 수도 있다. 일부 실시 예들에서, 도 3b에 도시된 바와 같이, 패터닝된 코어 (301) 의 표면을 따르도록, SnO 제 1 컨포멀한 스페이서 재료를 컨포멀하게 증착하는 것이 바람직하다. 일부 실시 예들에서, SnO 제 1 컨포멀한 스페이서 재료는 약 5 ㎚ 내지 약 30 ㎚, 예컨대 약 10 ㎚ 약 20 ㎚의 두께로 컨포멀하게 증착된다. 컨포멀한 SnO 제 1 컨포멀한 스페이서 재료의 적합한 증착 방법들 중 하나는 ALD이다. 열적 또는 플라즈마 강화된 ALD가 사용될 수 있다. 통상적인 열적 ALD 방법에서, 기판은 ALD 프로세스 챔버에 제공되고 주석-함유 전구체, 및 산소-함유 반응 물질에 순차적으로 노출되고, 여기서 주석-함유 전구체 및 산소 함유 반응 물질은 SnO를 형성하도록 기판의 표면 상에서 반응하게 된다. ALD 프로세스 챔버는 통상적으로 기판이 주석-함유 전구체에 노출된 후, 그리고 산소-함유 반응 물질이 프로세스 챔버의 벌크 반응을 방지하기 위해 프로세스 챔버로 들어가기 전에 불활성 가스로 퍼지된다. 또한, ALD 프로세스 챔버는 통상적으로 기판이 산소-함유 반응 물질로 처리된 후 불활성 가스로 퍼지된다. 순차적인 노출은 여러 사이클들 동안 반복된다. 사이클들의 수의 비제한적인 예들은 적어도 약 1 사이클, 또는 적어도 약 10 사이클들, 또는 적어도 약 100 사이클들, 또는 약 10 사이클들 내지 100 사이클들을 포함한다. 사이클들은 목표된 두께를 갖는 SnO 제 1 컨포멀한 스페이서 재료가 증착될 때까지 수행될 수 있다. 적합한 주석-함유 전구체들의 예들은 할로겐화된 주석-함유 전구체들 (예컨대 주석(IV) 클로라이드 (SnCl4); 주석(IV) 브로마이드 (SnBr4)), 및 알킬 치환된 주석 아미드 등을 갖는 유기 금속 주석-함유 화합물들과 같은 유기 주석 전구체들을 포함하는 비-할로겐화된 주석-함유 전구체들을 포함한다. ALD에 적합한 알킬 치환된 주석 아미드들의 구체적인 예들은 테트라키스(디메틸아미노) 주석 (Sn(NMe2)4; 테트라키스(에틸메틸아미노) 주석; N2,N3-디-tert-부틸-부탄-2,3-디아미노-주석(II) 및 Sn(II)(1,3-비스(1,1-디메틸에틸)-4,5-디메틸-(4R, 5R)-1,3,2-디아자스탄놀리딘-2-일리덴) 이다.
예시적인 SnO 증착 전구체들은 주석 할라이드들, 주석 하이드라이드들, 유기 주석 화합물들, 염소화된 (chlorinate) 유기 주석-함유 화합물들, 및 이들의 조합들을 포함한다. 특정한 전구체들은 이로 제한되는 것은 아니지만 제 1 주석 플루오라이드 (stannous fluoride) (SnF2); SnCl4; SnBr4; 주석 하이드라이드 (SnH4); 테트라키스(에틸메틸아미노) 주석 (Sn(NMeEt)4); 주석(II)(1,3-비스(1,1-디메틸에틸)-4,5-디메틸-(4R, 5R)-1,3,2-디아자스탄놀리딘-2-일리덴); N2,N3-디-tert-부틸-부탄-2,3-디아미노-주석(II); 테트라에틸 주석 (SnEt4); 테트라메틸 주석 (SnMe4); 디부틸주석 디아세테이트 (Bu2Sn(OAc)2); (디메틸아미노) 트리메틸 주석(IV) (Me3Sn(NMe2)); 및 테트라키스(디에틸아미도) 주석(IV) (Sn(NEt2)4) 를 포함한다.
부가적인 예들은 또한 이하 (I) 에 나타낸 트리메틸 주석 클로라이드; 이하 (II) 에 나타낸 디메틸 주석 디클로라이드; 이하 (III) 에 나타낸 메틸 주석 트리클로라이드; 이하의 (IV) 에 나타낸 비스[비스(트리메틸실릴)아미노]주석(II) (여기서, TMS는 트리메틸실릴); (V) 에 나타낸 헥사페닐디주석(IV); (VI) 에 나타낸 주석(II) 아세틸아세토네이트; (VII) 에 나타낸 트리메틸(페닐에티닐)주석; (VIII) 에 나타낸 디부틸디페닐주석; (IX) 에 나타낸 테트라알릴주석; (X) 에 나타낸 테트라비닐주석 (XI) 에 나타낸 트리시클로헥실주석 하이드라이드; 및 (XII) 에 나타낸 트리메틸페닐 주석을 포함한다.
Figure pct00001
산소-함유 반응 물질들은 제한 없이 산소, 오존, 물, 과산화수소, 및 NO를 포함한다. 산소-함유 반응 물질들의 혼합물들이 또한 사용될 수 있다. 증착 조건들은 ALD 반응 물질들의 선택에 따라 가변할 것이고, 보다 많은 반응성 전구체들이 일반적으로 보다 덜 반응성인 전구체들보다 낮은 온도들에서 반응할 것이다. 프로세스들은 통상적으로 약 20 ℃ 내지 500 ℃의 온도에서, 그리고 대기압 이하의 압력에서 수행될 것이다. 온도 및 압력은 반응 물질들이 응결을 방지하기 위해 프로세스 챔버 내에 가스 형태로 남아 있도록 선택된다. 반응 물질 각각은 단독으로 또는 아르곤, 헬륨, 또는 질소와 같은 캐리어 가스와 혼합된 가스 형태로 프로세스 챔버에 제공된다. 이들 혼합물들의 플로우 레이트들은 프로세스 챔버의 크기에 종속될 것이고, 일부 실시 예들에서 약 10 sccm 내지 10,000 sccm이다.
본 명세서에 제공된 SnO 제 1 컨포멀한 스페이서 재료를 증착하는데 적합한 열적 ALD 프로세스 조건들의 구체적인 예는 Li 등의 제목이 "Tin Oxide with Controlled Morphology and Crystallinity by Atomic Layer Deposition onto Graphene Nanosheets for Enhanced Lithium Storage"(Advanced Functional Materials, 2012, 22, 8, 1647-1654) 인 논문에 기술되고, 이는 전체가 참조로서 본 명세서에 인용된다. ALD 프로세스는 ALD 진공 챔버 내의 기판을 200 내지 400 ℃의 온도에서 SnCl4 (주석-함유 전구체) 및 탈 이온수 (산소-함유 반응 물질) 에 순차적으로 그리고 교번적으로 노출하는 것을 포함한다. ALD 사이클의 구체적인 예에서, SnCl4 증기와 N2 캐리어 가스의 혼합물은 0.5 초 동안 ALD 프로세스 챔버 내로 도입되고, 이어서 3 초 동안 기판에 노출된다. 다음에 ALD 프로세스 챔버는 프로세스 챔버의 벌크로부터 SnCl4를 제거하기 위해 10 초 동안 N2를 사용하여 퍼지되고, N2 캐리어 가스와 H2O 증기의 혼합물은 1 초 동안 프로세스 챔버 내로 흐르고 3 초 동안 기판에 노출된다. 다음에, ALD 프로세스 챔버는 N2를 사용하여 퍼지되고 사이클이 반복된다. ALD 프로세스는 대기압 이하의 압력 (예를 들어, 0.4 Torr) 및 200 내지 400 ℃의 온도에서 수행된다.
본 명세서에 제공된 방법들에서 SnO 막들을 증착하는데 적합한 열적 ALD 프로세스 조건들의 또 다른 예는 Du 등의 제목 "In situ Examination of Tin Oxide Atomic Layer Deposition using Quartz Crystal Microbalance and Fourier Transform Infrared Techniques" (J. Vac. Sci. Technol. A 23, 581 (2005)) 인 논문에 제공되고, 이는 전체가 참조로서 본 명세서에 인용된다. 이 프로세스에서 기판은 약 150 내지 430 ℃의 온도에서 ALD 프로세스 챔버 내에서 SnCl4 및 H2O2에 순차적으로 노출된다.
ALD에서 할로겐화된 주석 전구체들의 사용이 많은 실시 예들에서 적합하지만, 일부 실시 예들에서, SnCl4와 같은 할로겐화된 전구체들의 사용으로 발생할 수도 있는 부식 문제들을 방지하기 위해 비-할로겐화된 유기 주석 전구체들을 사용하는 것이 보다 바람직하다. 적합한 비-할로겐화 유기 주석 전구체들의 예들은 테트라키스(디메틸아미노) 주석과 같은 알킬아미노주석 (알킬화된 주석 아미드) 전구체들을 포함한다. 이 전구체를 사용하는 적합한 열적 ALD 증착 방법의 예는 Elam 등의 제목이 "Atomic Layer Deposition of Tin Oxide Films using Tetrakis(dimethylamino) tin" (J. Vac. Sci. Technol. A 26, 244 (2008)) 에 제공되고, 이는 전체가 참조로서 본 명세서에 인용된다. 이 방법에서, 기판은 약 50 내지 300 ℃의 온도에서 ALD 챔버 내에서 테트라키스(디메틸아미노) 주석 및 H2O2에 순차적으로 노출된다. 유리하게, 이 전구체의 사용은 100 ℃ 이하의 저온들에서 SnO 제 1 컨포멀한 스페이서 재료의 증착을 허용한다. 예를 들어, SnO 막들은 반응 레이트를 향상시키기 위해 플라즈마를 사용하지 않고 50 ℃에서 증착될 수 있다. 테트라키스(디메틸아미노) 주석 및 H2O2를 사용한 SnO의 열적 ALD의 또 다른 예는 Elam 등의 제목이 "Atomic Layer Deposition of Indium Tin Oxide Thin Films Using Nonhalogenated Precursors"(J. Phys.Chem. C 2008, 112, 1938-1945) 인 논문에 제공되고, 이는 참조로서 본 명세서에 인용된다.
반응성 유기 주석 전구체를 사용하는 저온 열적 ALD 프로세스의 또 다른 예는 Heo 등의 제목이 "Low temperature Atomic Layer Deposition of Tin Oxide" (Chem. Mater., 2010, 22 (7) 4964-4973) 인 논문에 제공되고, 이는 전체가 참조로서 본 명세서에 인용된다. (본 명세서에 제공된 SnO 막들을 증착하는데 적합한) 이 증착 프로세스에서, 기판은 ALD 진공 프로세스 챔버에서 N2,N3-디-tert-부틸-부탄-2,3-디아미노-주석(II) 및 50％ H2O2에 순차적으로 노출된다. 이들 반응 물질들은 기화되고 각각은 N2 캐리어 가스와 혼합된 프로세스 챔버에 제공된다. 챔버는 반응 물질에 대한 기판의 각각의 노출 후에 N2를 사용하여 퍼지된다. 증착은 약 50 내지 150 ℃의 온도에서 수행될 수 있다.
과산화수소는 일반적으로 ALD 프로세스들에서 SnO 제 1 컨포멀한 스페이서 재료의 형성을 위한 산소-함유 반응 물질로서 잘 작동하지만, 때때로 H2O2 분해로 인해 SnO 막 성장에 대한 불충분한 제어를 제공할 수도 있다. 일부 실시 예들에서, 보다 안정한 산소-함유 전구체, 예컨대 NO가 사용된다. 산소-함유 반응 물질로서 NO를 사용하는 적합한 프로세스 조건들의 예는 Heo 등의 제목이 "Atomic Layer Deposition of Tin Oxide with Nitric Oxide as an Oxidant Gas" (J. Mater. Chem., 2012, 22, 4599) 인 논문에 제공되고, 이는 참조로서 본 명세서에 인용된다. 증착은 기판을 약 130 내지 250 ℃의 온도에서 고리형 주석(II) 아미드 (1,3-비스(1,1-디메틸에틸)-4,5-디메틸-(4R, 5R)-1,3,2-디아자스탄놀리딘-2)-일리딘 및 NO에 순차적으로 노출하는 것을 수반한다.
일부 실시 예들에서, SnO 제 1 컨포멀한 스페이서 재료들은 PEALD에 의해 증착된다. 열적 ALD에 대해 상기 기술된 바와 같은 동일한 타입들의 주석-함유 전구체들 및 산소-함유 반응 물질들이 사용될 수 있다. PEALD에서 ALD 장치는 프로세스 챔버 내에서 플라즈마를 생성하고 기판을 플라즈마로 처리하기 위한 시스템을 구비한다. 통상적인 PEALD 프로세스 시퀀스에서, 기판은 PEALD 프로세스 챔버에 제공되고 기판의 표면 상에 흡착하는 주석-함유 전구체에 노출된다. 프로세스 챔버는 프로세스 챔버로부터 전구체를 제거하도록 불활성 가스 (예를 들어, 아르곤 또는 헬륨) 를 사용하여 퍼지되고, 기판은 프로세스 챔버 내로 도입되는 산소-함유 반응 물질에 노출된다. 산소-함유 반응 물질의 도입과 동시에 또는 지연 후에, 플라즈마가 프로세스 챔버 내에서 형성된다. 기판의 표면 상의 플라즈마는 주석-함유 전구체와 산소-함유 반응 물질 사이의 반응을 용이하게 하여 SnO 제 1 컨포멀한 스페이서 재료의 형성을 발생시킨다. 다음에, 프로세스 챔버는 불활성 가스로 퍼지되고, 주석 전구체 도징, 퍼지, 산소-함유 반응 물질 도징, 플라즈마 처리, 및 제 2 퍼지를 포함하는 사이클은 목표된 두께의 SnO 제 1 컨포멀한 스페이서 재료를 형성하기 위해 필요한 만큼 다수 회 반복된다.
SnO 막의 PEALD 형성에 적합한 프로세스 조건들의 예는 Seop 등의 제목이 "The Fabrication of Tin Oxide Films by Atomic Layer Deposition using Tetrakis (ethylmethylamino) tin Precursor" (Transactions on Electrical and Electronic Materials, 2009, 10, 5, 173-176) 인 논문에 제공되고, 이는 본 명세서에 참조로서 인용된다. 기판은 PEALD 프로세스 챔버 내로 제공되고 플라즈마의 부재시 4 초의 노출로 테트라키스(에틸메틸아미노) 주석에 노출된다. 다음에, 주석-함유 전구체는 20 초 동안 프로세스 챔버를 통해 아르곤을 흘림으로써 프로세스 챔버로부터 퍼지된다. 이어서, O2는 100 W의 무선 주파수 (RF) 전력과 함께 부가적인 2 초와 함께 2 초 동안 주입된다. 이는 아르곤 퍼지가 이어지고, 이는 1 PEALD 사이클을 완료한다. 이 예에서, 프로세스는 50 내지 200 ℃의 온도 범위 및 0.8 Torr의 압력에서 수행된다.
(열적 및 플라즈마 강화된 모두) ALD가 SnO 제 1 컨포멀한 스페이서 재료를 증착하기 위한 방법들이지만, CVD, PECVD, 및 스퍼터링과 같은 다른 SnO 증착 방법들이 또한 사용될 수 있다는 것이 이해된다.
도 3b는 제 1 컨포멀한 스페이서 재료 (309) 가 패터닝된 코어 (301) 위에 컨포멀하게 증착되는 예시적인 개략적인 예시를 도시한다.
제 1 컨포멀한 스페이서 재료의 수평 영역들은 에칭에 의해 제거된다.
SnO 스페이서들의 형성은 도 3b 및 도 3c에 예시된다. 먼저, 제 1 컨포멀한 스페이서 재료 (309) 는 패터닝된 코어 (301) 의 측벽들에 부착되는 포지션들로부터 완전히 에칭되지 않고, 상기 기술된 바와 같이 패터닝된 코어 (301) 위의 수평 표면들로부터 에칭된다. 이 에칭은 패터닝된 코어 (301) 의 측벽들 근방의 위치들을 제외하고 모든 곳에서 타깃 층 (305) 을 노출시킨다. 또한, 이 에칭은 패터닝된 코어 (301) 의 상단 부분들을 노출시킨다. 발생되는 구조체는 도 3c에 도시된다. 이 에칭의 화학 물질은 타깃 층들 (305) 및 패터닝된 코어 (301) 에 사용되는 재료들의 타입에 종속될 것이다.
제 1 컨포멀한 스페이서 재료의 수평 영역들을 에칭하는 예시적인 방법들은 2017년 11월 21일에 허여되고 모든 목적들을 위해 참조로서 인용된 미국 특허 제 9,824,893 호에 기술된다.
SnO는 다수의 습식 에칭 기법 및 건식 에칭 기법을 사용하여 에칭될 수 있다. 습식 에칭에서 기판은 예를 들어, 기판 상에 스프레이될 수 있는 습식 에천트와 콘택트된다. 대안적으로, 기판은 습식 (수성) 에천트에 담길 (dip) 수 있다. 건식 에칭에서 기판은 건식 에칭 챔버 내에 포지셔닝되고, 여기서 기판은 플라즈마를 사용하거나 사용하지 않고 가스 에천트와 콘택트한다. 본 명세서에 사용된 바와 같이 "습식 에칭"은 액체 에천트들을 사용한 에칭을 지칭하는 한편, "건식 에칭"은 물의 사용과 무관하게 가스성 (기화된 에천트를 포함) 에천트들을 사용한 에칭을 지칭한다. SnO를 에칭하기 적합한 습식 에칭의 일 예는 산 에칭이고, 여기서 기판은 HCl과 같은 산의 수용액과 콘택트한다.
HCl 에칭의 일 구현 예에서, 기판은 HCl 및 크롬 금속의 수용액으로부터 준비된 수용액과 콘택트한다.
습식 에칭 프로세스의 또 다른 예에서, SnO 층은 아연 분말의 존재 하에 수성 HX (여기서 X는 Cl, Br, 또는 I) 로 처리된다. 이 방법에서 옥사이드들은 아연과 HX의 반응에서 형성된 수소에 의해 직접적으로 환원된다. 또 다른 습식 에칭 실시 예에서, SnO는 예를 들어 1:3의 H3PO4:H2O 비로 제공된 수성 인산에 의해 에칭된다. 또한, SnO 막들은 수성 HNO3 및 HCl의 혼합물에 의해 또는 약 60 ℃의 온도에서 수성 HI에 의해 에칭될 수 있다.
SnO 제거를 위한 건식 에칭 화학 물질의 일 예는 플라즈마에서 HBr을 사용한 처리를 포함한다. 이 처리는 Kwon 등의 제목이 "Etch Mechanism of In2O3 and SnO2 thin films in HBr-based inductively coupled plasmas" (J. Vac. Sci. Technol. A 28, 226 (2010)) 인 논문에 기술되고, 이는 전체가 참조로서 본 명세서에 인용된다. 기판은 HBr 및 아르곤을 함유하는 프로세스 가스로 형성된 유도 결합 플라즈마로 처리된다.
또 다른 실시 예에서, HBr-함유 프로세스 가스는 O2와 같은 산소-함유 화합물을 더 포함한다. 일부 실시 예들에서, 에칭은 HBr, O2, 및 N2를 포함하는 프로세스 가스로 형성된 플라즈마에 기판을 노출시킴으로써 수행된다. 이러한 타입의 에칭은 실리콘, 및 실리콘 옥사이드와 같은 재료들에 대해 선택적으로 SnO 재료를 제거할 수 있다. 실리콘 맨드릴들의 표면은 통상적으로 이 에칭 화학 물질로 에칭되는 것을 방지하는 실리콘 다이옥사이드 층으로 커버된다는 것을 주의한다. 일부 실시 예들에서, 이 에칭 단계의 프로세스 조건들은 플라즈마 내의 이온들의 에너지를 증가시키고 SnO 재료의 에칭 레이트를 상승시키기 위해, 기판 홀더에 상대적으로 고 RF 바이어스를 인가하는 것을 포함한다. SnO 제거에 적합한 다른 건식 에칭 화학 물질들은 Cl2와 탄화수소의 혼합물에서의 플라즈마 처리, 및 CH2Cl2 또는 CHCl3과 같은 클로로탄화수소 (chlorohydrocarbon) 를 포함하는 프로세스 가스에서의 플라즈마 처리를 포함한다. 일부 실시 예들에서, 노출된 SnO 층을 포함하는 기판은 CH4 및 Cl2를 포함하는 프로세스 가스로 형성된 플라즈마와 콘택트한다.
SnO 막들의 제거를 위한 또 다른 적합한 건식 에칭 화학 물질은 수소-기반 플라즈마이다. 일부 실시 예들에서, SnO는 H2를 포함하는 프로세스 가스로 형성된 플라즈마에 기판을 노출시킴으로써 에칭된다. 일부 실시 예들에서, 플라즈마는 H2와 탄화수소 (예를 들어, CH4) 의 혼합물로 형성된 프로세스 가스로 형성된다.
일부 실시 예들에서, 기판의 수평 부분들로부터 SnO 층의 제거는 2 개의 상이한 화학 물질들과 함께 2 개의 단계들을 사용하는 것을 수반한다. 주 에칭 (main etch)으로 지칭되는, 제 1 단계에서, 맨드릴 재료, 아래에 놓인 타깃 층, 또는 선택 가능한 ESL (etch stop layer) 재료의 아래에 놓인 층들을 완전히 노출하지 않고, SnO 층의 벌크가 수평 표면들로부터 제거된다. 따라서, 주 에칭의 에칭 화학 물질은 선택적일 필요가 없다. 일부 실시 예들에서, 주 에칭은 Cl2 및 탄화수소 (예를 들어, Cl2 및 CH4) 를 포함하는 프로세스 가스로 형성된 플라즈마로 기판을 처리함으로써 수행된다. 주 에칭이 SnO 막을 통해 에칭된 후 또는 직전에, 에칭 화학 물질은 오버 에칭 (over etch) 화학 물질로 전환된다 (switch). 메인 에칭을 위한 엔드 포인트는 맨드릴 재료, 아래에 놓인 타깃 층, 또는 선택 가능한 ESL 재료가 노출될 때를 시그널링할 (signal) 광학 프로브를 사용함으로써 검출될 수 있다. 오버 에칭 화학 물질은 맨드릴 재료, 아래에 놓인 타깃 층, 또는 선택 가능한 ESL 재료의 재료들을 실질적으로 에칭하지 않고 남아 있는 SnO 막을 제거하도록 사용된다. 오버 에칭 화학 물질에 대한 맨드릴 재료의 에칭 레이트에 대한 SnO의 에칭 레이트의 비는 바람직하게 1보다 더 크다. 오버 에칭 화학 물질에 대한 선택 가능한 ESL 재료의 에칭 레이트에 대한 SnO의 에칭 레이트의 비는 또한 바람직하게 1보다 더 크다. 일부 실시 예들에서 (예를 들어, 실리콘 맨드릴 및 실리콘 옥사이드 ESL이 사용될 때) 오버 에칭은 남아 있는 SnO 막, 노출된 맨드릴들 및 노출된 ESL을 갖는 기판을 HBr, N2, 및 O2를 포함하는 프로세스 가스로 형성된 플라즈마에 노출하는 것을 포함한다.
이 단계에서 SnO 에칭은 (도 3c에 도시된 바와 같이) 수평 표면들로부터 SnO를 제거하지만, 맨드릴들의 측벽들에서 SnO 층의 수직 부분들은 기판 상에 남는다. 다음에, 도 3c의 패터닝된 코어 (301)와 같은 맨드릴들은 노출된 제 1 스페이서들 (319) 을 남기면서 기판으로부터 제거된다. 맨드릴들의 제거는 맨드릴 재료를 선택적으로 에칭하는 에칭 화학 물질에 기판을 노출함으로써 수행된다. 따라서, 이 단계에서 SnO의 에칭 레이트에 대한 맨드릴 재료의 에칭 레이트의 비는 1보다 더 크고, 보다 바람직하게 1.5보다 더 크다. 또한, 이 단계에서 사용된 에칭 화학 물질은, ESL 재료에 대해 맨드릴 재료를 선택적으로 에칭해야 한다. 다양한 에칭 방법들이 사용될 수 있고, 화학 물질의 특정한 선택은 맨드릴의 재료 및 ESL 층의 재료에 종속된다. 맨드릴이 비정질 실리콘으로 이루어지고 ESL 재료가 실리콘 옥사이드일 때, 맨드릴들은 산화성 산소-함유 플라즈마를 사용함으로써 제거될 수 있다. 예를 들어, 실리콘 맨드릴들은 HBr 및 O2로 구성된 프로세스 가스로 형성된 플라즈마에 기판을 노출함으로써 선택적으로 에칭될 수 있다. 이 화학 물질은 SnO 및 실리콘 옥사이드의 존재시 실리콘 재료를 선택적으로 에칭할 것이다. 일부 실시 예들에서, 에칭이 시작되기 전에, 실리콘 맨드릴들의 표면으로부터 실리콘 옥사이드의 박형 보호 층이 제거된다. 이는 플루오로카본을 포함하는 프로세스 가스로 형성된 플라즈마에 기판을 간략하게 노출함으로써 이루어질 수 있다. 맨드릴들로부터 보호 실리콘 옥사이드 층의 제거 후, 실리콘이 선택적으로 에칭된다. 일부 실시 예들에서, 이 단계에서 기판에 대해 상대적으로 작은 RF 바이어스를 사용하거나 외부 바이어스를 전혀 사용하지 않는 것이 바람직하다. 외부 바이어스가 사용되지 않는다면, 기판의 셀프 바이어스 (self bias) (10 내지 20 V) 이면 충분하다. 바이어스가 없거나 저 바이어스 조건들 하에서, HBr/O2 플라즈마는 SnO 및 실리콘 옥사이드의 존재시 실리콘을 선택적으로 에칭할 것이다.
도 2를 다시 참조하면, 동작 (205) 에서, 패터닝된 코어 재료는 기판 상에 제 1 스페이서들을 남기도록 선택적으로 제거된다. 패터닝된 코어 재료는 기판으로부터 나출된다. 일부 실시 예들에서, 이 동작 동안 패터닝된 코어 재료의 선택적인 제거는 패터닝된 코어 재료에 사용되는 에칭 재료에 적합한 에칭 가스들을 흘리는 것을 수반한다. 패터닝된 코어 재료가 탄소-함유 재료인 실시 예들에서, 산소-함유 에칭 화학 물질이 사용될 수도 있다. 일부 실시 예들에서, 패터닝된 코어 재료는 플라즈마를 사용하지 않고 에칭된다. 일부 실시 예들에서, 패터닝된 코어 재료는 플라즈마를 사용하여 에칭된다. 예를 들어, 패터닝된 코어 재료는 산화성 산소-함유 플라즈마를 사용하여 에칭될 수도 있다.
동작 (207) 에서, 제 2 컨포멀한 스페이서 재료가 제 1 스페이서들 위에 증착된다. 이 동작을 위한 프로세스 조건들은 제 2 컨포멀한 스페이서 재료에 대해 선택된 재료에 종속된다. 제 2 컨포멀한 스페이서 재료는 ALD 또는 PEALD에 의해 증착될 수도 있다. 일부 실시 예들에서, CVD 및 PECVD와 같은 다른 기법들이 사용될 수도 있다.
이에 따라 제 1 스페이서들은 제 2 컨포멀한 스페이서 재료 아래에서 맨드릴로서 작용한다. 제 2 컨포멀한 스페이서 재료는 임의의 옥사이드, 나이트라이드, 또는 카바이드 막일 수도 있다. 제 2 컨포멀한 스페이서 재료에 사용될 수도 있는 옥사이드 재료들의 비제한적인 예들은 티타늄 다이옥사이드 및 하프늄 옥사이드를 포함한다. 제 2 컨포멀한 스페이서 재료에 사용될 수도 있는 나이트라이드 재료의 비제한적인 예는 실리콘 나이트라이드이다. 이러한 실시 예들에 대해, SnO를 갖는 제 1 컨포멀한 스페이서 재료는 제 2 컨포멀한 스페이서 재료에 대한 맨드릴로서 작용한다.
도 3d는 패터닝된 코어 (301) 를 선택적으로 제거하고 제 1 스페이서들 (319) 위에 제 2 컨포멀한 스페이서 재료 (320) 를 증착한 후 기판의 예를 도시하고, 이의 피처들은 이제 제 2 맨드릴들로서 작용한다.
제 1 컨포멀한 스페이서 재료가 SnO인 경우, 제 2 컨포멀한 스페이서 재료는 실리콘 다이옥사이드, 실리콘 나이트라이드, 티타늄 다이옥사이드, 하프늄 옥사이드, 또는 임의의 다른 옥사이드, 나이트라이드, 또는 카바이드 막을 포함할 수도 있다. 특히, 사용된 실리콘 다이옥사이드 재료는 보다 높은 온도 증착 조건들을 견딜 수 있는 SnO 제 1 컨포멀한 스페이서 재료로 인해 고온에서 증착된 실리콘 다이옥사이드 막일 수 있다.
제 2 컨포멀한 스페이서 재료는 ALD 또는 PEALD와 같은 임의의 적합한 기법을 사용하여 증착될 수도 있다.
실리콘-함유 옥사이드들, 나이트라이드들, 또는 카바이드들에 대해, 실리콘-함유 전구체가 제 2 컨포멀한 막을 증착하도록 사용될 수도 있다. 증착 전구체는 큰 갭들에 증착될 재료에 기초하여 선택된다. 예를 들어, 실리콘 옥사이드의 증착을 위해, 실리콘-함유 전구체가 선택될 수도 있다. 예시적인 실리콘-함유 전구체들은 다음의 구조를 갖는 실리콘-함유 전구체들을 포함한다:
Figure pct00002
여기서 R1, R2, 및 R3은 동일하거나 상이한 치환기들일 수도 있고, 실란들, 아민들, 할라이드들, 수소, 또는 유기기들, 예컨대 알킬아민들, 알콕시, 알킬, 알케닐, 알키닐, 및 방향족기들을 포함할 수도 있다.
예시적인 실리콘-함유 전구체들은 폴리실란들 (H3Si-(SiH2)n-SiH3) (n > 1), 예컨대 실란, 디실란, 트리실란, 테트라실란; 및 트리실릴아민을 포함한다:
Figure pct00003
일부 실시 예들에서, 실리콘-함유 전구체는 알콕시실란이다. 사용될 수도 있는 알콕시실란들은 이로 제한되지 않지만, 다음을 포함한다:
Hx-Si-(OR)y, 여기서 x = 1 내지 3, x+y = 4이고, R은 치환되거나 치환되지 않은 알킬기이고; 그리고
Hx(RO)y-Si-Si-(OR)yHx, 여기서 x = 1 내지 2, x+y = 3이고 R은 치환되거나 치환되지 않은 알킬기이다.
실리콘-함유 전구체들의 예들은: 메틸실란; 트리메틸실란 (3MS); 에틸실란; 부타실란들; 펜타실란들; 옥타실란들; 헵타실란들; 헥사실란들; 사이클로부타실란; 사이클로헵타실란; 사이클로헥사실란; 사이클로옥타실란; 사이클로펜타실란; 1,4-디옥사-2,3,5,6-테트라실라사이클로헥산; DEMS (diethoxymethylsilane); DES (diethoxysilane); 디메톡시메틸실란; 디메톡시실란 (DMOS); MDES (methyl-diethoxysilane); MDMS (methyl-dimethoxysilane); 옥타메톡시도데카실록산 (OMODDS); tert-부톡시디실란; TMCTS (tetramethylcyclotetrasiloxane); TOMCTS (tetraoxymethylcyclotetrasiloxane); TES (triethoxysilane); 트리에톡시실록산 (TRIES); 및 트리메톡시실란 (TMS 또는 TriMOS) 을 포함한다.
일부 실시 예들에서, 실리콘-함유 전구체는 수소 원자들을 갖는 아미노실란, 예컨대 비스디에틸아미노실란, 디이소프로필아미노실란, 비스(tert-부틸아미노)실란 (BTBAS), 또는 트리스(디메틸아미노)실란 (3DMAS) 일 수도 있다. 아미노실란 전구체들은 이로 제한되지 않지만, 다음을 포함한다: Hx-Si-(NR)y 여기서 x = 1 내지 3, x + y = 4이고 R은 유기기 또는 하이드라이드기이다.
일부 실시 예들에서, 실란이 적어도 하나의 할로겐 원자를 포함하도록 할로겐-함유 실란이 사용될 수도 있다. 이러한 실란은 y > 1인 SiXaHy의 화학식을 가질 수도 있다. 예를 들어, 디클로로실란 (H2SiCl2) 이 일부 실시 예들에서 사용될 수도 있다.
실리콘 카바이드들을 증착하기 위한 전구체 분자들은 실리콘-수소 (Si-H) 및/또는 실리콘-실리콘 (Si-Si) 결합들, 및 실리콘-탄소 (Si-C) 결합들을 갖는 실리콘-함유 분자들을 포함할 수 있다. 일부 실시 예들에서, 실리콘 카바이드 탄소-함유 캡슐화 층을 증착하기 위한 전구체 분자들은 실리콘-함유 전구체 및 탄소-함유 전구체일 수도 있다. 실리콘 옥시카바이드들을 증착하기 위한 전구체 분자들은 실리콘-수소 (Si-H) 결합들 및/또는 실리콘-실리콘 (Si-Si) 결합들, 및 실리콘-산소 (Si-O) 결합들 및/또는 실리콘-탄소 (Si-C) 결합들을 갖는 실리콘-함유 분자들을 포함한다. 실리콘 나이트라이드들을 증착하기 위한 전구체 분자들은 실리콘-수소 (Si-H) 결합들 및/또는 실리콘-실리콘 (Si-Si) 결합들, 및 실리콘-질소 (Si-N) 결합들 및/또는 실리콘-탄소 (Si-C) 결합들을 포함하는 실리콘-함유 분자들을 포함한다. 실리콘 옥시나이트리카바이드들 (silicon oxynitricarbides) 을 증착하기 위한 전구체 분자들은 실리콘-수소 (Si-H) 결합들 및/또는 실리콘-실리콘 (Si-Si) 결합들, 및 실리콘-질소 (Si-N) 결합들, 실리콘-산소 (Si-O) 결합들, 및/또는 실리콘-탄소 (Si-C) 결합들을 갖는 실리콘-함유 분자들을 포함한다. 일부 실시 예들에서, 실리콘-함유 전구체들은 Si-O 결합들을 갖는 반응 물질 및 Si-C 결합들을 갖는 반응 물질을 포함할 수 있다. 임의의 수의 적합한 반응 물질들이 본 개시의 범위 내에서 채용될 수도 있다는 것이 이해될 것이다. 실리콘-함유 전구체들은 하나 이상의 Si-H 결합들 및/또는 하나 이상의 Si-Si 결합들을 포함한다. 증착 프로세스 동안, 탄소-함유 캡슐화 층으로서 Si-H 결합들 및/또는 Si-Si 결합들은 파괴되고 증착된 실리콘 카바이드 막 내 실리콘-함유 전구체들 사이에 결합들을 형성하기 위한 반응성 사이트들로서 기능한다. 파괴된 결합들은 또한 증착 동안 또는 증착 후에 수행된 열적 프로세싱 동안 교차-결합을 위한 사이트들로 기능할 수 있다. 반응성 사이트들에서의 결합 및 교차-결합은 탄소-함유 캡슐화 층으로서 발생되는 실리콘 카바이드 막 내에 집합적으로 1 차 백본 또는 매트릭스를 형성할 수 있다. 실리콘 카바이드 막들이 예시적인 탄소-함유 캡슐화 층들로서 본 명세서에 기술되지만, 다른 탄소-함유 캡슐화 층들이 증착될 수도 있다는 것이 이해될 것이다. 예를 들어, 탄소-함유 캡슐화 층은 실리콘 카바이드, 산소-도핑된 실리콘 카바이드, 질소-도핑된 실리콘 카바이드, 붕소-및-질소-도핑된 실리콘 카바이드, 및 이들의 조합들 중 임의의 것을 포함할 수도 있다. 또한, 일부 실시 예들에서, 탄소-함유 캡슐화 층은 상기 식별된 재료들 중 임의의 하나 이상을 갖는 탄소-함유 재료의 하나 이상의 층들을 포함할 수도 있고, 일부 경우들에서 탄소-함유 캡슐화 막으로서 지칭될 수도 있다는 것이 이해될 것이다.
논의된 바와 같이, 실리콘 카바이드 막들을 형성하는데 채용된 전구체들은 실리콘-함유 전구체들을 포함할 수 있고, 실리콘-함유 전구체들 중 적어도 일부는 적어도 하나의 Si-H 및/또는 적어도 하나의 Si-Si 결합을 갖는다. 특정한 실시 예들에서, 실리콘-함유 전구체는 모든 실리콘 원자 상에 최대 하나의 수소 원자를 갖는다. 따라서, 예를 들어, 하나의 실리콘 원자를 갖는 전구체는 실리콘 원자에 결합된 최대 1 개의 수소 원자를 갖고; 2 개의 실리콘 원자를 갖는 전구체는 일 실리콘 원자에 결합된 일 수소 원자 및 선택가능하게 두번째 실리콘 원자에 결합된 또 다른 수소 원자를 갖고; 3 개의 실리콘 원자들을 갖는 전구체는 일 실리콘 원자에 결합된 적어도 하나의 수소 원자 및 선택 가능하게 1 또는 2 개의 남아 있는 실리콘 원자들에 결합된 1 또는 2 개 이상의 수소 원자들을 갖는, 등을 한다. 이에 더하여, 실리콘-함유 전구체들은 적어도 하나의 Si-O 결합, 적어도 하나의 Si-N 결합, 및/또는 적어도 하나의 Si-C 결합을 포함할 수도 있다. 임의의 수의 적절한 전구체들이 실리콘 카바이드 막들을 형성하는데 사용될 수 있지만, 전구체들 중 적어도 일부는 적어도 하나의 Si-H 결합 또는 Si-Si 결합, 및 선택가능하게 적어도 하나의 Si-O 결합, Si-N 결합, 및/또는 Si-C 결합을 갖는 실리콘-함유 전구체들을 포함할 것이다. 다양한 구현 예들에서, 실리콘-함유 전구체(들)는 O-C 또는 N-C 결합들을 포함하지 않는다; 예를 들어, 전구체(들)는 알콕시 (-O-R) 를 함유하지 않고, 여기서 R은 탄화수소기와 같은 유기기, 또는 아민 (-NR1R2) 기이고, 여기서 R1 및 R2는 독립적으로 수소기 또는 유기기이다.
특정한 실시 예들에서, 실리콘 카바이드 막에 제공된 적어도 일부 탄소는 실리콘-함유 전구체 상의 하나 이상의 탄화수소 모이어티들 (moieties) 에 의해 제공된다. 이러한 모이어티들은 알킬기들, 알켄기들, 알킨기들, 아릴기들, 등으로부터일 수도 있다. 특정한 실시 예들에서, 탄화수소기는 증착 동안 Si-H 및/또는 Si-Si 결합 파괴 반응의 입체 장애 (steric hindrance) 를 최소화하도록 단일 탄소 원자를 갖는다. 그러나, 전구체들은 단일-탄소기들로 제한되지 않는다; 2, 3, 4, 5, 또는 6 개의 탄소 원자들과 같은 더 많은 수의 탄소 원자들이 사용될 수도 있다. 특정한 실시 예들에서, 탄화수소기는 선형이다. 특정한 실시 예들에서, 탄화수소기는 고리형이다.
일부 실시 예들에서, 실리콘-함유 전구체는 화학적 분류로 나뉜다. 다른 화학적 분류들의 실리콘-함유 전구체들이 채용될 수도 있고 실리콘-함유 전구체들은 이하에 논의된 화학적 분류들로 제한되지 않는다는 것이 이해될 것이다.
일부 실시 예들에서, 실리콘-함유 전구체는 실록산일 수 있다. 일부 실시 예들에서, 실록산은 고리형일 수도 있다. 고리형 실록산들은 2,4,6,8-테트라메틸사이클로테트라실록산 (TMCTS), 옥타메틸사이클로테트라실록산 (OMCTS), 및 헵타메틸사이클로테트라실록산 (HMCTS) 과 같은 사이클로테트라실록산들을 포함할 수도 있다. 다른 고리형 실록산들은 또한 이로 제한되는 것은 아니지만 사이클로트리실록산들 및 사이클로펜타실록산들을 포함할 수 있다. 고리형 실록산들을 사용하는 실시 예들은 고리의 반경에 대응하는 기공들의 사이즈를 가진 산소 도핑된 실리콘 카바이드 막 내로 다공성을 도입할 수 있는 고리 구조들이다. 예를 들어, 사이클로테트라실록산 고리는 약 6.7 Å의 반경을 가질 수 있다.
일부 실시 예들에서, 실록산은 3D 구조 또는 케이지된 구조를 가질 수도 있다. 케이지된 실록산들은 다면체 또는 임의의 3-D 구조를 형성하도록 산소 원자들을 통해 서로 브리지된 실리콘 원자들을 갖는다. 케이지된 실록산 전구체 분자의 예는 실세스퀴옥산이다. 케이지된 실록산 구조체들은 전체가 모든 목적들을 위해 참조로서 본 명세서에 인용된, Cleemput 등에 의해 공동으로 소유된 미국 특허 번호 제 6,576,345 호에 더 상세히 기술된다. 고리형 실록산들과 같이, 케이지된 실록산은 산소 도핑된 실리콘 카바이드 막 내로 다공성을 도입할 수 있다. 일부 실시 예들에서, 다공성 스케일은 메조포러스 (mesoporous) 이다.
일부 실시 예들에서, 실록산은 선형일 수도 있다. 적합한 선형 실록산들의 예들은 이로 제한되는 것은 아니지만 펜타메틸디실록산 (PMDSO) 및 테트라메틸디실록산 (TMDSO) 과 같은 디실록산들, 및 헥사메틸트리실록산, 헵타메틸트리실록산과 같은 트리실록산들을 포함한다.
일부 실시 예들에서, 실리콘-함유 전구체는 알킬 실란 또는 다른 탄화수소-치환된 실란일 수 있다. 알킬 실란들은 하나 이상의 알킬기들이 결합될 뿐만 아니라 하나 이상의 수소 원자들이 결합된 중심 실리콘 원자를 포함한다. 특정한 실시 예들에서, 임의의 하나 이상의 알킬기들은 1 내지 5 개의 탄소 원자들을 함유한다. 탄화수소기들은 포화되거나 불포화될 수도 있다 (예를 들어, 알켄 (예를 들어, 비닐), 알킨, 및 방향족기들). 예들은 트리메틸실란 (3MS), 트리에틸실란, 펜타메틸 디실라메탄 ((CH3)2Si-CH2-Si(CH3)3), 및 디메틸실란 (2MS) 을 포함하지만 이로 제한되지 않는다.
일부 실시 예들에서, 실리콘-함유 전구체는 알콕시 실란일 수 있다. 알콕시 실란들은 하나 이상의 알콕시기가 결합되고 하나 이상의 수소 원자들이 결합된 중심 실리콘 원자를 포함한다. 예들은 트리메톡시실란 (TMOS), 디메톡시실란 (DMOS), 메톡시실란 (MOS), 메틸디메톡시실란 (MDMOS), 디에톡시메틸실란 (DEMS), 디메틸에톡시실란 (DMES), 및 디메틸메톡시실란 (DMMOS) 을 포함하지만, 이로 제한되지 않는다.
부가적으로, 디실란들, 트리실란들, 또는 다른 고차 실란들이 모노실란들 대신 사용될 수도 있다. 알킬 실란 분류로부터 이러한 디실란의 일 예는 헥사메틸디실란 (HMDS) 이다. 알킬 실란 분류로부터 디실란의 또 다른 예는 펜타메틸디실란 (PMDS) 을 포함할 수 있다. 다른 타입들의 알킬 실란들은 실리콘 원자에 결합된 탄소뿐만 아니라 실리콘 원자에 결합된 알킬기를 갖는 분기된 폴리머 구조를 가질 수 있는 알킬카보실란들을 포함할 수 있다. 예들은 디메틸 트리메틸실릴 메탄 (DTMSM) 및 비스-디메틸실릴 에탄 (BDMSE) 을 포함한다. 일부 실시 예들에서, 실리콘 원자들 중 하나는 부착된 탄소-함유기 또는 탄화수소-함유기를 가질 수 있고, 실리콘 원자들 중 하나는 부착된 수소 원자를 가질 수 있다.
제 2 컨포멀한 스페이서 재료로서 실리콘 옥사이드의 증착을 수반하는 실시 예들에 대해, 실리콘 옥사이드는 실리콘-함유 전구체 및 산소-함유 반응 물질을 사용함으로써 증착될 수도 있다. 산소-함유 반응 물질은 적어도 하나의 산소, 예를 들어, 산소, 오존, 등을 포함하는 반응 물질 또는 반응 물질들의 혼합물이다.
제 2 컨포멀한 스페이서 재료로서 실리콘 나이트라이드의 증착을 수반하는 실시 예들에 대해, 실리콘 나이트라이드 재료들은 실리콘-함유 전구체 및 질소-함유 반응 물질을 사용하여 증착될 수도 있다. 질소-함유 반응 물질은 적어도 하나의 질소, 예를 들어, 암모니아, 하이드라진, 아민들 (탄소 베어링 (bearing) 아민들), 예컨대 메틸아민, 디메틸아민, 에틸아민, 이소프로필아민, t-부틸아민, 디-t-부틸아민, 사이클로프로필아민, sec-부틸아민, 사이클로부틸아민, 이소아밀아민, 2-메틸부탄-2-아민, 트리메틸아민, 디이소프로필아민, 디에틸이소프로필아민, 디-t-부틸하이드라진, 뿐만 아니라 아닐린들, 피리딘들, 및 벤질아민들과 같은 방향족 함유 아민들을 포함하는 반응 물질 또는 반응 물질들의 혼합물이다. 아민들은 1 차, 2 차, 3 차 또는 4 차 (예를 들어, 테트라알킬암모늄 화합물들) 일 수도 있다. 질소-함유 반응 물질은 질소 이외의 헤테로 원자들을 포함할 수 있고, 예를 들어, 하이드록실아민 (hydroxylamine), t-부틸옥시카르보닐 아민 (t-butyloxycarbonyl amine) 및 N-t-부틸 하이드록실아민 (N-t-butyl hydroxylamine) 은 질소-함유 반응 물질들이다. 예시적인 질소-함유 반응 물질들은 질소 가스 및 암모니아, 및 아민들을 포함한다.
제 2 컨포멀한 스페이서 재료로서 티타늄 옥사이드의 증착을 수반하는 실시 예들에 대해, 티타늄-함유 반응 물질들이 사용될 수도 있다. 티타늄 옥사이드는 기판 상에 티타늄 옥사이드를 형성하도록 반응하는 티타늄-함유 전구체 및 산화제에 기판을 노출시킴으로써 기판 상에 증착될 수도 있다. 다양한 실시 예들에서, 티타늄-함유 전구체는 티타늄 테트라아이오다이드이다. 일부 실시 예들에서, 티타늄-함유 전구체는 TDMAT, TEMAT, 또는 TDEAT와 같은 금속-유기 티타늄 전구체이다. 일부 실시 예들에서, 티타늄 클로라이드가 전구체로서 사용된다. 산화제는 산소 (O2), 수증기와 같은 물 (H2O), 오존 (O3), 아산화질소 (N2O), 과산화수소 (H2O2), 및 다른 적합한 산화제들을 포함한다. 전구체 및 산화제는 아르곤 또는 질소와 같은 불활성 캐리어 가스로 희석되어 개별적으로 또는 함께 도입될 수도 있다. 티타늄 옥사이드 층은 ALD, PEALD (plasma enhanced ALD), 또는 CFD (conformal film deposition) 방법들에 의해 증착될 수도 있다. ALD 프로세스들은 층 단위 (layer-by-layer basis) 로 막들을 증착하도록 표면-매개된 (surface-mediated) 증착 반응들을 사용한다. 일 예시적인 ALD 프로세스에서, 표면 활성 사이트들의 집단을 포함하는 기판 표면은 티타늄-함유 전구체와 같은 제 1 막 전구체 (P1) 의 가스상 분포에 노출된다. P1의 일부 분자들은 기판 표면 상단에 응결된 상 (phase) 을 형성할 수도 있다. 이어서 반응기는 흡착된 종만이 남도록 가스상 P1을 제거하도록 배기된다. 이어서 산화제와 같은 제 2 막 전구체 (P2) 가 반응기에 도입되어 P2의 일부 분자들이 기판 표면에 흡착한다. 반응기는 다시 배기될 수도 있고, 이번에는 결합되지 않은 P2를 제거한다. 후속하여, 기판에 제공된 열 에너지는 P1과 P2의 흡착된 분자들 사이의 표면 반응들을 활성화하여 막 층을 형성한다. 마지막으로, 반응기는 반응 부산물들 및 가능하게 반응하지 않은 P1 및 P2를 제거하도록 배기되고, ALD 사이클을 종료한다. 막 두께를 구축하도록 부가적인 ALD 사이클들이 포함될 수도 있다. PEALD 프로세스의 예에서, P1과 P2 사이의 반응을 활성화하기 위해 제 2 막 전구체 P2가 반응기에 도입되는 동안 플라즈마가 개시된다.
이하의 조건들은 ALD 프로세스에 의해 티타늄 옥사이드를 증착하기에 적합한 조건들의 예들이다. 증착은 약 50 ℃ 내지 약 400 ℃, 약 0.5 Torr 내지 약 10 Torr의 압력, 및 약 100 W 내지 약 2500 W의 4 개의 300 ㎜ 스테이션들에 대한 RF 전력에서 발생할 수도 있다. 프로세스 가스 플로우 레이트들은 다음과 같을 수도 있다: 티타늄-함유 전구체 (TDMAT) 의 경우, 약 0.2 sccm 내지 약 2.0 sccm; 산소 전구체 또는 산화제 (O2, N2O) 의 경우, 약 5000 sccm 내지 10,000 sccm, 예를 들어 5000 sccm의 N2O; 캐리어 가스 (Ar 또는 N2) 에 대해, 약 0 내지 10,000 sccm, 예를 들어 약 5000 sccm의 Ar.
하프늄 옥사이드의 증착을 수반하는 실시 예들에 대해, 하프늄-함유 전구체를 사용하여 하프늄 옥사이드가 증착될 수도 있다. 비제한적인 예들은 테트라키스(에틸메틸아미노)하프늄, 테트라키스(에틸메틸아미도)하프늄, 및 하프늄 테트라클로라이드를 포함한다. 테트라키스(에틸메틸아미노)하프늄, 테트라키스(에틸메틸아미도)하프늄, 및 하프늄 테트라클로라이드 각각은 하프늄 옥사이드를 증착하기 위해 물, 산소, 또는 오존과 반응할 수 있다.
납 옥사이드의 증착을 수반하는 실시 예들에 대해, 하프늄 옥사이드는 납-함유 전구체를 사용하여 증착될 수도 있다. 비제한적인 예들은 납 디에틸-디티오카바메이트, 테트라페닐-납, 및 납 2,2,6,6-테트라메틸-3,5-헵타디온을 포함한다. 납 디에틸-디티오카바메이트, 테트라페닐-납 및 납 2,2,6,6-테트라메틸-3,5-헵타디온은 각각 오존, 산소 플라즈마, 또는 수증기와 반응하여 납 옥사이드를 형성할 수 있다.
도 2를 다시 참조하면, 동작 (209) 에서, 제 2 컨포멀한 스페이서 재료가 수평 부분들을 제거하도록 에칭된다. 이러한 에칭은 제 2 컨포멀한 스페이서 재료에 사용된 재료들에 기초하여 가스 및/또는 플라즈마 화학 물질들을 사용하여 수행된다. 에칭은 SnO 제 1 스페이서들에 대해 선택적으로 수행된다. SnO 제 1 스페이서들의 견고성은 다양한 에칭 화학 물질들이 제 2 컨포멀한 스페이서 재료의 수평 부분들을 제거하도록 사용되게 한다. 예를 들어, 제 2 컨포멀한 스페이서 재료가 실리콘 옥사이드 재료인 경우, 플루오로카본-함유 가스들 및/또는 플라즈마 화학 물질은 제 2 컨포멀한 스페이서 재료의 수평 부분들을 선택적으로 제거하도록 사용될 수도 있다. 일부 실시 예들에서, 바이어스는 제 2 컨포멀한 스페이서 재료의 수평 영역들을 방향성으로 에칭하도록 사용된다. 수평 영역들을 제거하는 것은 제 2 컨포멀한 스페이서 재료를 갖는 제 2 스페이서들의 형성을 발생시킨다.
동작 (211) 에서, 제 1 스페이서들은 제 2 컨포멀한 스페이서 재료로 이루어진 마스크를 형성하도록 제 2 스페이서들에 대해 선택적으로 제거된다. 선택적인 제거는 나출에 의해 수행된다. 이 동작 동안, SnO는 기판의 표면으로부터 SnO를 나출함으로써 선택적으로 제거된다. SnO는 제 2 스페이서들의 어떠한 에칭도 유발하지 않고 수소 화학 물질을 사용하여 선택적으로 건식 에칭되거나 나출될 수 있고, 이는 수소에 노출될 때 에칭에 민감하지 않다. 이러한 에칭 프로세스는 제 2 스페이서들에 대한 SnO의 높은 에칭 선택도를 갖는다.
SnO가 제 1 스페이서가 아니라 제 2 스페이서로서 사용되는 경우, 제 1 스페이서 제거는 실리콘 옥사이드, 실리콘 나이트라이드, 티타늄 옥사이드, 및 납 옥사이드를 에칭하기 위한 임의의 적합한 에칭 기법을 사용하여 수행될 수도 있다.
도 3e는 제 2 컨포멀한 스페이서 재료 (320) 의 수평 영역들이 제거된 후, 제 1 스페이서들 (319) 이 기판으로부터 선택적으로 나출되어 제 2 스페이서들 (321) 을 남기는 예를 도시한다.
도 2를 다시 참조하면, 동작 (213) 에서, 타깃 층은 마스크를 사용하여 에칭된다. 에칭 화학 물질 및 프로세스 조건들은 타깃 층의 화학 물질에 종속된다.
도 3f는 마스크로서 제 2 스페이서 (321) 를 사용하여 타깃 층 (305) 을 에칭한 후 패터닝된 타깃 층 (306) 을 도시한다. 이러한 동작 동안, 마스크는 에칭 동안 타 버릴 수도 있다. 제 2 스페이서 재료가 타깃 층이 패터닝될 때까지 타깃 층의 패터닝 동안 에칭되거나 제거될 수 있기 때문에, 제 2 스페이서 재료가 나출 가능할 필요는 없다. 패터닝된 타깃 층 (306) 은 약 40 ㎚ 이하의 피치를 가질 수 있다.
일부 실시 예들에서, SnO는 자가 정렬 쿼드 패터닝 스킴에서 스페이서들을 생성하도록 사용될 수 있다. SnO는 훨씬 더 얇은 스페이서들을 필요로 하는 더 작은 노드들에 대해 스페이서 두께의 스케일링을 허용하는 고 모듈러스 스페이서들을 형성할 수 있다. 이에 따라, 주석 옥사이드 스페이서들은 희석된 플루오르화 수소산, 인산, 테트라메틸 암모늄 하이드록사이드 (TMAH), 및 5 부분의 탈 이온수를 포함하는 표준 세정 #1 (SC1), 1 부분의 암모니아수 (29 중량％의 NH3), 및 1 부분의 수성 30 ％ 과산화수소 (H2O2) 를 포함하지만 이로 제한되지 않는 대부분의 습식 에칭 화학 물질들에서 더 낮은 습식 에칭 레이트를 가지면서 수소를 사용하여 건식 에칭될 수 있다.
상기 예는 제 1 컨포멀한 스페이서 재료로 사용된 재료로서 SnO를 기술하고, 제 2 컨포멀한 스페이서 재료로서 다른 옥사이드들, 나이트라이드들 및 카바이드들을 기술하지만, 대안적인 실시 예들이 사용될 수도 있다.
일부 실시 예들에서, 제 1 컨포멀한 스페이서 재료는 SnO이고 제 2 컨포멀한 스페이서 재료는 실리콘 다이옥사이드이다. 일부 실시 예들에서, 제 1 컨포멀한 스페이서 재료는 SnO이고 제 2 컨포멀한 스페이서 재료는 실리콘 나이트라이드이다. 일부 실시 예들에서, 제 1 컨포멀한 스페이서 재료는 SnO이고 제 2 컨포멀한 스페이서 재료는 티타늄 다이옥사이드이다. 일부 실시 예들에서, 제 1 컨포멀한 스페이서 재료는 SnO이고 제 2 컨포멀한 스페이서 재료는 하프늄 옥사이드이다. 일부 실시 예들에서, 제 1 컨포멀한 스페이서 재료는 SnO이고 제 2 컨포멀한 스페이서 재료는 또 다른 옥사이드, 또는 나이트라이드, 또는 카바이드이다. 이들 예들에 대해, SnO의 제 1 스페이서는 실리콘 다이옥사이드, 실리콘 나이트라이드, 티타늄 다이옥사이드, 또는 하프늄 옥사이드를 에칭하지 않고 수소 에칭 화학 물질을 사용하여 나출될 수 있다.
제 1 컨포멀한 스페이서 재료로서 주석 옥사이드 및 제 2 컨포멀한 스페이서 재료로서 실리콘 나이트라이드가 사용될 수 있는데, 이는 실리콘 나이트라이드가 고온들에서 증착되지만, SnO가 이러한 프로세스 조건들을 견딜 수 있기 때문이다.
예를 들어, 일 예시적인 대안적인 실시 예에서, SnO는 제 2 컨포멀한 스페이서 재료로서 증착되는 한편, 제 1 컨포멀한 스페이서 재료는 실리콘 나이트라이드, 티타늄 다이옥사이드, 하프늄 옥사이드, 비정질 실리콘, 또는 고온 옥사이드이다. 2 개의 스페이서 재료들의 선택은 컨포멀한 스페이서 재료들 중 적어도 하나가 SnO를 포함하고 컨포멀한 스페이서 재료들 중 다른 하나는 납 옥사이드, 실리콘 나이트라이드, 티타늄 다이옥사이드, 하프늄 옥사이드, 비정질 실리콘, 또는 고온 옥사이드와 같은, SnO에 대한 에칭 콘트라스트를 갖는 재료를 포함하도록 한다. 일부 실시 예들에서, 하프늄 옥사이드가 나출될 수 없기 때문에 하프늄 옥사이드가 제 1 컨포멀한 스페이서 재료로서 사용되지 않을 수도 있다.
SnO가 제 2 스페이서로서 사용되는 경우, 도 2의 동작 (203) 에 대해 상기 기술된 증착 기법들이 사용될 수도 있다.
제 2 컨포멀한 스페이서 재료로서 주석 옥사이드는 실리콘-함유 재료들과 같은 다른 재료들이 제 2 컨포멀한 스페이서 재료에 대해 사용된다면, 액체를 사용하여 표면 장력 문제들이 있을지라도, 제 1 컨포멀한 스페이서 재료가 습식 화학 물질을 사용하여 나출되는 실시 예들에 특히 유용하다. 예를 들어, 희석된 플루오르화 수소산이 실리콘 옥사이드를 나출하는데 사용될 수 있다. SnO가 견고한 재료이기 때문에, 실리콘 옥사이드가 제 1 컨포멀한 스페이서 재료로서 사용되고 희석된 플루오르화 수소산이 SnO 제 2 컨포멀한 스페이서 재료에 대해 선택적인 실리콘 옥사이드를 나출하도록 사용된다면, SnO는 벤딩 또는 좌굴 또는 다른 왜곡 문제들을 가질 위험이 더 적을 것이다.
특정한 개시된 실시 예들은 또한 피처들의 표면들 상에 매우 낮은 라인 폭 거칠기를 갖는 피처들을 형성하는데 특히 적합하다. 예를 들어, 피처들은 약 1.2 ㎚ 미만의 라인 폭 거칠기를 가질 수도 있다.
일부 실시 예들에서, 제 1 컨포멀한 스페이서 재료 또는 제 2 컨포멀한 스페이서 재료 중 다른 하나가 또한 IV 족 원소를 포함할 때 날카로운 에칭을 달성하기 위해 제 1 컨포멀한 스페이서 재료 또는 제 2 컨포멀한 스페이서 재료로서 SnO의 에칭은 산소 플라즈마 플래시 동작을 사용하여 기판을 패시베이팅하는 것을 포함할 수도 있다. 산소 플라즈마 플래시 동작은 염소와 비교하여 견고한 재료인 실리콘 옥사이드를 형성하고 이어서 염소 오버 에칭을 계속한다. 제 2 컨포멀한 스페이서 재료 (예컨대 폴리 실리콘) 의 특정한 실리콘-함유 타입들에 대해 제 1 컨포멀한 스페이서 재료를 제거할 때 플라즈마 플래시 동작 없이 제 1 컨포멀한 스페이서 재료를 나출하도록 수소 화학 물질이 직접 사용된다면, 제 2 컨포멀한 스페이서 재료 상에 열화의 위험이 있다. 견고한 실리콘 옥사이드 재료, 실리콘 나이트라이드 재료, 또는 실리콘 카바이드 재료에 대해, 제 1 컨포멀한 스페이서 재료를 나출할 때 제 2 컨포멀한 스페이서 재료의 에칭을 방지하기 위해 플래시 동작이 필요하지 않다.
스페이서-온-스페이서 패터닝이 본 명세서에 기술되지만, 특정한 개시된 실시 예들은 증착 및 에칭을 수반하는 다른 패터닝 또는 프로세싱 스킴들을 수행하기 위해 나출 가능 재료 및 나출 가능 재료들에 상보적인 재료들을 사용하는 것이 바람직한 다른 적용 예들에 적합할 수도 있다는 것이 이해될 것이다.
장치
본 명세서에 개시된 구현 예들의 또 다른 양태는 본 명세서에 기술된 방법들을 달성하도록 구성된 장치 및 시스템이다. 적합한 장치는 프로세스 동작들을 달성하기 위한 하드웨어 및 개시된 구현 예들에 따른 프로세스 동작들을 제어하기 위한 인스트럭션들을 갖는 시스템 제어기를 포함한다. 일부 실시 예들에서, SnO 층을 증착하기 위한 증착 장치가 제공된다. 일부 실시 예들에서 이는 ALD 장치 (예를 들어, PEALD 장치) 이다. 다른 실시 예들에서, CVD 장치, 또는 SnO 타깃을 포함하는 스퍼터링 장치일 수도 있다. 장치는 프로세스 챔버, 증착 동안 제자리에 기판을 홀딩하기 위한 지지부, 프로세스 챔버 내로 프로세스 가스들을 흘리기 위한 유입구를 포함하고, 또한 프로세스 챔버 내에 플라즈마를 형성하기 위한 시스템을 포함할 수도 있다. 또한, 장치는 본 명세서에 제공된 방법들에 따른, SnO 층을 증착하기 위한 프로그램 인스트럭션들을 갖는 제어기를 포함한다.
본 명세서에 제공된 건식 에칭 동작들은 가스 시약들의 전달을 위해 구성된 전달 라인들 및 제어 메커니즘들을 구비한 다양한 장치들에서 수행될 수 있다. 적합한 프로세스 챔버들의 예들은 플라즈마 에칭 챔버들, RIE 챔버들, 등방성 에칭 챔버들, 뿐만 아니라 레지스트 스트립 챔버들을 포함한다. 일부 실시 예들에서, 건식 에칭 장치는 기판을 홀딩하기 위한 지지부를 하우징하는 프로세스 챔버, 및 하나 이상의 프로세스 가스들을 프로세스 챔버로 전달하기 위한 전달 라인들을 포함한다. 일부 실시 예들에서, 장치는 프로세스 가스에서 플라즈마를 생성하기 위한 시스템을 더 포함한다. 프로세스 챔버는 에칭을 수행하기 위한 프로그램 인스트럭션들을 포함하는 제어기를 더 포함할 수도 있다. 인스트럭션들은 프로세스 가스의 전달, 프로세스 챔버 내 온도 및 압력 설정, 및 플라즈마 파라미터들에 대한 인스트럭션들을 포함할 수도 있다.
본 명세서에 제공된 습식 에칭 동작들은 습식 에천트를 기판 상으로 전달하도록 구성된 다양한 장치들에서 수행될 수 있다. 이들은 액체 에천트에 기판을 담그고, 기판 상으로 에천트를 스프레이하거나 스트리밍하기 위해 또는 다른 콘택트 방법들을 위해 구성될 수도 있다. 일부 실시 예들에서, 장치는 에천트 전달 동안 제자리에 기판을 홀딩하기 위한 지지부로서, 기판을 회전시키도록 구성될 수도 있는, 지지부, 및 기판 상에 액체 에천트를 스프레이하거나 스트리밍하도록 구성된 하나 이상의 전달 포트들 (예를 들어, 노즐들) 을 포함한다. 장치는 습식 에칭 프로세스를 위한 프로그램 인스트럭션들을 갖는 제어기를 더 포함할 수도 있다.
또 다른 양태에서, 시스템이 제공되고, 시스템은 SnO 층을 증착하도록 구성된 증착 챔버, 및 기판 상의 하나 이상의 재료들을 에칭하도록 구성된 하나 이상의 에칭 챔버들 (RIE 챔버들, 습식 에칭 챔버들) 을 포함한다. 시스템은 본 명세서에 개시된 방법들에 따라 SnO 층을 증착하고 SnO 스페이서들을 형성하기 위한 프로그램 인스트럭션들을 갖는 제어기를 더 포함한다.
PEALD 장치는 이제 본 명세서에 제공된 방법들에 따라, SnO 층들의 증착에 적합한 장치의 예로서 기술될 것이다.
일부 실시 예들에서, SnO 층의 컨포멀한 증착은 CA, Fremont 소재의 Lam Research Corp.로부터 입수 가능한 Vector Excel 증착 모듈의 일부인 PEALD 반응기에서 수행된다. 적합한 프로세스 챔버는 증착 동안 웨이퍼 기판을 홀딩하기 위한 지지부 (웨이퍼 페데스탈), 프로세스 챔버 내에 플라즈마를 형성하기 위한 생성기, 및 프로세스 가스의 컴포넌트들 (주석-함유 전구체, 산소-함유 반응 물질, 캐리어 가스, 등) 을 프로세스 챔버로 전달하기 위한 회로들을 포함한다. 장치는 프로세스 챔버를 퍼지하고 그리고/또는 배기하고, 증착 동안 프로세스 챔버 내에서 목표된 압력 및 온도를 유지하도록 더 구성된다.
PEALD 프로세스 챔버들의 예들은 전체가 참조로서 본 명세서에 인용된 미국 특허 제 6,416,822 호, 미국 특허 제 6,428,859 호, 및 미국 특허 제 8,747,964 호에 기술된다.
도 4는 제공된 SnO 막들을 증착하도록 사용될 수도 있는 프로세스 스테이션 (400) 의 실시 예를 개략적으로 도시한다. 간략함을 위해, 프로세싱 스테이션 (400) 은 저압 분위기를 유지하기 위한 프로세스 챔버 바디 (402) 를 갖는 독립형 프로세스 스테이션으로서 도시된다. 그러나, 복수의 프로세스 스테이션들 (400) 이 공통 프로세스 툴 환경에 포함될 수도 있다는 것이 이해될 것이다. 또한, 일부 실시 예들에서, 이하에 상세히 논의된 하드웨어 파라미터들을 포함하는, 프로세스 스테이션 (400) 의 하나 이상의 하드웨어 파라미터들이 하나 이상의 컴퓨터 제어기들에 의해 프로그램적으로 조정될 수도 있다는 것이 인식될 것이다.
프로세스 스테이션 (400) 은 샤워헤드 (406) 로 프로세스 가스들을 전달하기 위해 반응 물질 전달 시스템 (401) 과 유체로 연통한다. 반응 물질 전달 시스템 (401) 은 샤워헤드 (406) 로 전달을 위해, 프로세스 가스들을 블렌딩 (blending) 및/또는 컨디셔닝하기 (conditioning) 위한 혼합 용기 (mixing vessel) (404) 를 포함한다. 하나 이상의 혼합 용기 유입구 밸브들 (420) 은 프로세스 가스들의 혼합 용기 (404) 로의 도입을 제어할 수도 있다. 유사하게, 샤워헤드 유입구 밸브 (405) 는 샤워헤드 (406) 로의 프로세스 가스들의 도입을 제어할 수도 있다.
일부 반응 물질들은 프로세스 스테이션에서 기화되고 후속하는 프로세스 스테이션으로 전달되기 전에 액체 형태로 저장될 수도 있다. 예를 들어, 도 4의 실시 예는 혼합 용기 (404) 로 공급될 액체 반응 물질을 기화시키기 위한 기화 지점 (403) 을 포함한다. 일부 실시 예들에서, 기화 지점 (403) 은 가열된 기화기일 수도 있다. 이러한 기화기들로부터 생성된 반응 물질 증기가 다운스트림 (downstream) 전달 파이핑 (piping) 에서 응결될 수도 있다. 응결된 반응 물질로의 양립할 수 없는 가스들의 노출은 작은 입자들을 생성할 수도 있다. 이들 작은 입자들은 파이핑을 막고 (clog), 밸브 동작을 방해하고 (impede), 기판들을 오염시키는, 등을할 수도 있다. 이들 문제들을 해결하기 위한 일부 접근법들은 잔류 반응 물질을 제거하기 위해 전달 파이핑을 스윕핑 (sweep) 및/또는 배기하는 것을 수반한다. 그러나, 전달 파이핑을 스윕핑하는 것은 프로세스 스테이션 사이클 시간을 증가시킬 수도 있어, 프로세스 스테이션 쓰루풋 (throughput) 을 저하시킨다. 따라서, 일부 실시 예들에서, 기화 지점 (403) 의 다운스트림 전달 파이프는 열 추적될 수도 있다. 일부 예들에서, 혼합 용기 (404) 는 또한 열 추적될 수도 있다. 일 비제한적인 예에서, 기화 지점 (403) 의 다운스트림 파이프는 혼합 용기 (404) 에서 대략 100 ℃로부터 대략 150 ℃로 연장하는 상승하는 온도 프로파일을 갖는다.
일부 실시 예들에서, 반응 물질 액체는 액체 주입기에서 기화될 수도 있다. 예를 들어, 액체 주입기는 액체 반응 물질의 펄스들을 혼합 용기의 업스트림 (upstream) 의 캐리어 가스 스트림 내로 주입할 수도 있다. 일 시나리오에서, 액체 주입기는 더 높은 압력으로부터 더 낮은 압력으로 액체를 플래싱함으로써 (flash) 반응 물질을 기화시킬 수도 있다. 또 다른 시나리오에서, 액체 주입기는 가열된 전달 파이프 내에서 후속하여 기화되는 분산된 (disperse) 마이크로 액적들 (microdroplets) 로 액체를 원자화할 수도 있다. 더 작은 액적들은 더 큰 액적들보다 보다 빠르게 기화될 수도 있고, 액체 주입과 완전한 기화 사이의 지연을 감소시킨다는 것이 인식될 것이다. 보다 빠른 기화는 기화 지점 (403) 으로부터 다운스트림의 파이프 길이를 감소시킬 수도 있다. 일 시나리오에서, 액체 주입기는 혼합 용기 (404) 에 바로 장착될 수도 있다. 또 다른 시나리오에서, 액체 주입기는 샤워헤드 (406) 에 바로 장착될 수도 있다.
일부 실시 예들에서, 기화 지점 (403) 의 업스트림의 액체 유량 제어기 (liquid flow controller; LFC) 가 기화 및 프로세스 스테이션 (400) 으로의 전달을 위해 액체의 질량 유량 (mass flow) 를 제어하기 위해 제공될 수도 있다. 예를 들어, LFC는 LFC의 다운스트림에 위치된 열적 질량 유량 미터 (mass flow meter; MFM) 를 포함할 수도 있다. 이어서 LFC의 플런저 (plunger) 밸브가 MFM과 전기적으로 통신하는 PID (proportional-integral-derivative) 제어기에 의해 제공된 피드백 제어 신호들에 응답하여 조정될 수도 있다. 그러나, 이는 피드백 제어를 사용하여 액체 플로우를 안정화시키기 위해 1 초 이상 소요될 수도 있다. 이는 액체 반응 물질을 도즈하기 (dose) 위한 시간을 연장할 수도 있다. 따라서, 일부 실시 예들에서, LFC는 피드백 제어 모드와 직접 제어 모드 사이에서 동적으로 스위칭될 수도 있다. 일부 실시 예들에서, LFC는 LFC 및 PID 제어기의 센싱 튜브를 디스에이블함으로써 (disable) 피드백 제어 모드로부터 직접 제어 모드로 동적으로 스위칭될 수도 있다.
샤워헤드 (406) 는 기판 (412) 을 향해 프로세스 가스들을 분배한다. 도 4에 도시된 실시 예에서, 기판 (412) 은 샤워헤드 (406) 밑에 위치되고 페데스탈 (408) 상에 놓인 것으로 도시된다. 샤워헤드 (406) 는 임의의 적합한 형상을 가질 수도 있고, 기판 (412) 으로 프로세스 가스들을 분배하기 위해 임의의 적합한 수 및 배열의 포트들을 가질 수도 있다는 것이 인식될 것이다.
일부 실시 예들에서, 마이크로볼륨 (407) 이 샤워헤드 (406) 밑에 위치된다. 프로세스 스테이션의 전체 볼륨이 아니라 마이크로볼륨에서 ALD 프로세스를 수행하는 것은 반응 물질 노출 및 스윕핑 시간들을 감소시킬 수도 있고, 프로세스 조건들 (예를 들어, 압력, 온도, 등) 을 변경하기 위한 시간들을 감소시킬 수도 있고, 프로세스 스테이션 로봇들의 프로세스 가스들로의 노출을 제한할 수도 있는, 등을 할 수도 있다. 예시적인 마이크로볼륨 사이즈들은 이로 제한되는 것은 아니지만, 0.1 리터 내지 2 리터의 체적들을 포함한다. 이 마이크로볼륨은 또한 생산성 쓰루풋에 영향을 준다. 사이클 당 증착 레이트가 떨어지지만, 사이클 시간 또한 동시에 감소한다. 특정한 경우들에서, 후자의 효과는 미리 결정된 (given) 타깃 두께의 막에 대한 모듈의 전체 쓰루풋을 개선하기에 충분히 극적이다.
일부 실시 예들에서, 페데스탈 (408) 은 기판 (412) 을 마이크로볼륨 (407) 에 노출하고 그리고/또는 마이크로볼륨 (407) 의 체적을 가변시키도록 상승되거나 하강될 수도 있다. 예를 들어, 기판 이송 페이즈에서, 페데스탈 (408) 은 기판 (412) 으로 하여금 페데스탈 (408) 상으로 로딩되게 하도록 하강될 수도 있다. 증착 프로세스 페이즈 동안, 페데스탈 (408) 은 마이크로볼륨 (407) 내에 기판 (412) 을 포지셔닝시키도록 상승될 수도 있다. 일부 실시 예들에서, 마이크로볼륨 (407) 은 증착 프로세스 동안 고 플로우 (high flow) 임피던스 (impedance) 의 영역을 생성하도록 페데스탈 (408) 의 일부뿐만 아니라 기판 (412) 을 완전히 인클로징할 (enclose) 수도 있다.
선택 가능하게, 페데스탈 (408) 은 마이크로볼륨 (407) 내에서 프로세스 압력, 반응 물질 농도, 등을 조절하기 (modulate) 위해 증착 프로세스의 부분들 동안 하강 및/또는 상승될 수도 있다. 프로세스 챔버 바디 (402) 가 증착 프로세스 동안 기준 압력으로 유지되는 일 시나리오에서, 페데스탈 (408) 을 하강시키는 것은 마이크로볼륨 (407) 으로 하여금 배기되게 할 수도 있다. 마이크로볼륨 대 프로세스 챔버 체적의 예시적인 비들은 이로 제한되는 것은 아니지만, 1:900 내지 1:10의 체적 비들을 포함한다. 일부 실시 예들에서, 페데스탈 높이는 적합한 컴퓨터 제어기에 의해 프로그램적으로 조정될 수도 있다는 것이 인식될 것이다.
또 다른 시나리오에서, 페데스탈 (408) 의 높이를 조정하는 것은 플라즈마 밀도로 하여금 증착 프로세스에 포함된 플라즈마 활성화 및/또는 처리 사이클들 동안 가변되게 할 수도 있다. 증착 프로세스 페이즈의 종료 시, 페데스탈 (408) 은 페데스탈 (408) 로부터 기판 (412) 의 제거를 허용하도록 또 다른 기판 이송 페이즈 동안 하강될 수도 있다.
본 명세서에 기술된 예시적인 마이크로볼륨 변동들이 높이 조정 가능한 페데스탈을 참조하지만, 일부 실시 예들에서, 샤워헤드 (406) 의 포지션은 마이크로볼륨 (407) 의 체적을 가변시키도록 페데스탈 (408) 에 대해 조정될 수도 있다는 것이 인식될 것이다. 또한, 페데스탈 (408) 및/또는 샤워헤드 (406) 의 수직 포지션은 본 개시의 범위 내의 임의의 적합한 메커니즘에 의해 가변될 수도 있다는 것이 인식될 것이다. 일부 실시 예들에서, 페데스탈 (408) 은 기판 (412) 의 배향을 회전시키기 위한 회전 축을 포함할 수도 있다. 일부 실시 예들에서, 이들 예시적인 조정들 중 하나 이상이 하나 이상의 적합한 컴퓨터 제어기들에 의해 프로그램적으로 수행될 수도 있다는 것이 인식될 것이다.
도 4에 도시된 실시 예를 다시 참조하면, 샤워헤드 (406) 및 페데스탈 (408) 은 플라즈마에 전력을 공급하기 위해 RF 전력 공급부 (414) 및 매칭 네트워크 (416) 와 전기적으로 통신한다. 일부 실시 예들에서, 플라즈마 에너지는 프로세스 스테이션 압력, 가스 농도, RF 소스 전력, RF 소스 주파수 및 플라즈마 전력 펄스 타이밍 중 하나 이상을 제어함으로써 제어될 수도 있다. 예를 들어, RF 전력 공급부 (414) 및 매칭 네트워크 (416) 는 목표된 조성의 라디칼 종을 갖는 플라즈마를 형성하도록 임의의 적합한 전력에서 동작될 수도 있다. 적합한 전력들의 예들이 상기에 포함되었다. 유사하게, RF 전력 공급부 (414) 는 임의의 적합한 주파수의 RF 전력을 제공할 수도 있다. 일부 실시 예들에서, RF 전력 공급부 (414) 는 고주파수 RF 전력 소스 및 저주파수 RF 전력 소스를 서로 독립적으로 제어하도록 구성될 수도 있다. 예시적인 저주파수 RF 주파수들은, 이로 제한되는 것은 아니지만, 50 ㎑ 내지 900 ㎑의 주파수들을 포함할 수도 있다. 예시적인 고주파수 RF 주파수들은, 이로 제한되는 것은 아니지만, 1.8 ㎒ 내지 2.45 ㎓의 주파수들을 포함할 수도 있다. 임의의 적합한 파라미터들은 표면 반응들을 위한 플라즈마 에너지를 제공하도록 이산적으로 (discretely) 또는 연속적으로 (continuously) 조절될 수도 있다는 것이 인식될 것이다. 일 비-제한적인 예에서, 플라즈마 전력은 연속적으로 전력 공급된 플라즈마들에 대해 기판 표면과의 이온 충돌 (ion bombardment) 을 감소시키도록 간헐적으로 펄싱될 수도 있다.
일부 실시 예들에서, 플라즈마는 하나 이상의 플라즈마 모니터들에 의해 인 시츄 모니터링될 수도 있다. 일 시나리오에서, 플라즈마 전력은 하나 이상의 전압 센서들, 전류 센서들 (예를 들어, VI 프로브들) 에 의해 모니터링될 수도 있다. 또 다른 시나리오에서, 플라즈마 밀도 및/또는 프로세스 가스 농도는 하나 이상의 광 방출 분광법 (optical emission spectroscopy; OES) 센서들에 의해 측정될 수도 있다. 일부 실시 예들에서, 하나 이상의 플라즈마 파라미터들은 이러한 인 시츄 플라즈마 모니터들로부터의 측정 값들에 기초하여 프로그램적으로 조정될 수도 있다. 예를 들어, OES 센서는 플라즈마 전력의 프로그램적 제어를 제공하기 위해 피드백 루프 (feedback loop) 내에서 사용될 수도 있다. 일부 실시 예들에서, 다른 모니터들이 플라즈마 및 다른 프로세스 특성들을 모니터링하도록 사용될 수도 있다는 것이 인식될 것이다. 이러한 모니터들은 이로 제한되는 것은 아니지만, 적외선 (IR) 모니터들, 음향 모니터들 및 압력 트랜스듀서들 (transducers) 을 포함할 수도 있다.
일부 실시 예들에서, 플라즈마는 입력/출력 제어 (input/output control; IOC) 시퀀싱 인스트럭션들을 통해 제어될 수도 있다. 일 예에서, 플라즈마 프로세스 페이즈에 대한 플라즈마 조건들을 설정하기 위한 인스트럭션들은 증착 프로세스 레시피의 대응하는 플라즈마 활성화 레시피 페이즈에 포함될 수도 있다. 일부 경우들에서, 프로세스 레시피 페이즈들은 증착 프로세스 페이즈에 대한 모든 인스트럭션들이 해당 프로세스 페이즈와 동시에 실행되도록 순차적으로 배열될 수도 있다. 일부 실시 예들에서, 하나 이상의 플라즈마 파라미터들을 설정하기 위한 인스트럭션들은 플라즈마 프로세스 페이즈에 선행하는 레시피 페이즈에 포함될 수도 있다. 예를 들어, 제 1 레시피 페이즈는 프로세스 가스 및/또는 이의 개별 컴포넌트들의 플로우 레이트를 설정하기 위한 인스트럭션들, 플라즈마 생성기를 전력 설정점으로 설정하기 위한 인스트럭션들 및 제 1 레시피 페이즈에 대한 시간 지연 인스트럭션들을 포함할 수도 있다. 제 2, 후속 레시피 페이즈는 플라즈마 생성기를 인에이블 하기 (enable) 위한 인스트럭션들 및 제 2 레시피 페이즈에 대한 시간 지연 인스트럭션들을 포함할 수도 있다. 제 3 레시피 페이즈는 플라즈마 생성기를 디스에이블하기 (disable) 위한 인스트럭션들 및 제 3 레시피 페이즈에 대한 시간 지연 인스트럭션들을 포함할 수도 있다. 이들 레시피 페이즈들은 본 개시의 범위 내에서 임의의 적합한 방식으로 더 세분되고 그리고/또는 반복될 수도 있다는 것이 인식될 것이다.
일부 실시 예들에서, 페데스탈 (408) 은 히터 (410) 를 통해 온도 제어될 수도 있다. 또한, 일부 실시 예들에서, 프로세스 스테이션 (400) 에 대한 압력 제어가 버터플라이 밸브 (418) 에 의해 제공될 수도 있다. 도 4의 실시 예에 도시된 바와 같이, 버터플라이 밸브 (418) 는 다운스트림 진공 펌프 (미도시) 에 의해 제공된 진공을 스로틀한다 (throttle). 그러나, 일부 실시 예들에서, 프로세스 스테이션 (400) 의 압력 제어는 또한 프로세스 스테이션 (400) 으로 도입된 하나 이상의 가스들의 플로우 레이트를 가변시킴으로써 조정될 수도 있다.
프로세스 스테이션 (400) 은 또한 특정한 개시된 실시 예들을 동작시키기 위한 기능들을 수행하도록 프로그래밍될 수도 있는 제어기 (450) 를 포함한다. 제어기 (450) 는 도 5의 시스템 제어기 (550) 또는 도 6의 제어기 (629) 에 대해 이하에 더 기술되는 하나 이상의 피처들을 가질 수도 있다. 일부 실시 예들에서, 제어기 (629) 또는 시스템 제어기 (550) 는 제어기 (450) 를 포함한다.
일부 실시 예들에서, 본 명세서에 제공된 기판들은 멀티-스테이션 툴에서 프로세싱된다. 도 5는 인바운드 로드록 (502) 및 아웃바운드 로드록 (504) 을 갖는 멀티-스테이션 프로세싱 툴 (500) 의 실시 예의 개략도를 도시하고, 인바운드 로드록 (502) 및 아웃바운드 로드록 (504) 중 하나 또는 모두는 리모트 플라즈마 소스를 포함할 수도 있다. 대기압에서 로봇 (506) 은, 카세트로부터 포드 (pod) (508) 를 통해 인바운드 로드록 (502) 으로 로딩된 웨이퍼들을 대기 포트 (510) 를 통해 이동시키도록 구성된다. 웨이퍼는 인바운드 로드록 (502) 내의 페데스탈 (512) 상에 로봇 (506) 에 의해 배치되고, 대기 포트 (510) 는 폐쇄되고, 로드록은 펌핑 다운된다 (pump down). 인바운드 로드록 (502) 이 리모트 플라즈마 소스를 포함하면, 웨이퍼는 프로세싱 챔버 (514) 내로 도입되기 전에 로드록 내에서 리모트 플라즈마 처리에 노출될 수도 있다. 또한, 웨이퍼는 또한 예를 들어, 수분 및 흡착된 가스들을 제거하기 위해 인바운드 로드록 (502) 내에서 또한 가열될 수도 있다. 다음에, 프로세싱 챔버 (514) 로의 챔버 이송 포트 (516) 가 개방되고, 또 다른 로봇 (미도시) 이 프로세싱을 위한 반응기 내에 도시된 제 1 스테이션의 페데스탈 상의 반응기 내로 웨이퍼를 배치한다.
도시된 프로세싱 챔버 (514) 는 도 5에 도시된 실시 예에서 1 내지 4로 번호가 붙여진, 4 개의 프로세스 스테이션들을 포함한다. 스테이션 각각은 가열된 페데스탈 (스테이션 1에 대해 518로 도시됨), 및 가스 라인 유입구들을 갖는다. 일부 실시 예들에서, 프로세스 스테이션 각각이 상이한 목적들 또는 복수의 목적들을 가질 수도 있다는 것이 인식될 것이다. 도시된 프로세싱 챔버 (514) 는 4 개의 스테이션들을 포함하지만, 본 개시에 따른 프로세싱 챔버는 임의의 적합한 수의 스테이션들을 가질 수도 있다는 것이 이해될 것이다. 예를 들어, 일부 실시 예들에서, 프로세싱 챔버는 5 개 이상의 스테이션들을 가질 수도 있는 반면, 다른 실시 예들에서 프로세싱 챔버는 3 개 이하의 스테이션들을 가질 수도 있다.
도 5는 또한 프로세싱 챔버 (514) 내에서 웨이퍼들을 이송하기 위한 웨이퍼 핸들링 시스템 (590) 의 실시 예를 도시한다. 일부 실시 예들에서, 웨이퍼 핸들링 시스템 (590) 은 다양한 프로세스 스테이션들 사이 그리고/또는 프로세스 스테이션과 로드 록 사이에서 웨이퍼들을 이송할 수도 있다. 임의의 적합한 웨이퍼 핸들링 시스템이 채용될 수도 있다는 것이 인식될 것이다. 비-제한적인 예들은 웨이퍼 캐로절들 (carousels) 및 웨이퍼 핸들링 로봇들을 포함한다. 도 5는 또한 멀티-스테이션 프로세싱 툴 (500) 의 프로세스 조건들 및 하드웨어 상태들을 제어하도록 채용된 시스템 제어기 (550) 의 실시 예를 도시한다. 시스템 제어기 (550) 는 하나 이상의 메모리 디바이스들 (556), 하나 이상의 대용량 저장 디바이스들 (554), 및 하나 이상의 프로세서들 (552) 을 포함할 수도 있다. 프로세서 (552) 는 CPU 또는 컴퓨터, 아날로그 입력/출력 연결부 및/또는 디지털 입력/출력 연결부, 스텝퍼 모터 제어 보드들, 등을 포함할 수도 있다.
일부 실시 예들에서, 시스템 제어기 (550) 는 멀티-스테이션 프로세싱 툴 (500) 의 모든 액티비티들을 제어한다. 시스템 제어기 (550) 는 대용량 저장 디바이스 (554) 에 저장되고 메모리 디바이스 (556) 내로 로딩되어 프로세서 (552) 상에서 실행되는 시스템 제어 소프트웨어 (558) 를 실행한다. 시스템 제어 소프트웨어 (558) 는 타이밍, 가스의 혼합물, 챔버 및/또는 스테이션 압력, 챔버 및/또는 스테이션 온도, 퍼지 조건들 및 타이밍, 웨이퍼 온도, RF 전력 레벨들, RF 주파수들, 기판 페데스탈, 척 및/또는 서셉터 (susceptor) 포지션, 및 멀티-스테이션 프로세싱 툴 (500) 에 의해서 수행된 특정한 프로세스의 다른 파라미터들을 포함할 수도 있다. 시스템 제어 소프트웨어 (558) 는 임의의 적합한 방식으로 구성될 수도 있다. 예를 들어, 다양한 프로세스 툴 컴포넌트 서브루틴들 (subroutines) 또는 제어 객체들은 개시된 방법들에 따른 다양한 프로세스 툴 프로세스들을 수행하기 위해 필요한 프로세스 툴 컴포넌트들의 동작을 제어하도록 작성될 수도 있다. 시스템 제어 소프트웨어 (558) 는 임의의 적합한 컴퓨터 판독 가능 프로그래밍 언어로 코딩될 수도 있다.
일부 실시 예들에서, 시스템 제어 소프트웨어 (558) 는 상기 기술된 다양한 파라미터들을 제어하기 위한 IOC (Input/Output Control) 시퀀싱 인스트럭션들을 포함할 수도 있다. 예를 들어, PEALD 프로세스의 페이즈 각각은 시스템 제어기 (550) 에 의한 실행을 위한 하나 이상의 인스트럭션들을 포함할 수도 있다.
시스템 제어기 (550) 와 연관된 대용량 저장 디바이스 (554) 및/또는 메모리 디바이스 (556) 에 저장된 다른 컴퓨터 소프트웨어 및/또는 프로그램들이 일부 실시 예들에서 채용될 수도 있다. 이 목적을 위한 프로그램들 또는 프로그램들의 섹션들의 예들은 기판 포지셔닝 프로그램, 프로세스 가스 제어 프로그램, 압력 제어 프로그램, 히터 제어 프로그램 및 플라즈마 제어 프로그램을 포함한다.
기판 포지셔닝 프로그램은 페데스탈 (518) 상에 기판을 로딩하고 기판과 멀티-스테이션 프로세싱 툴 (500) 의 다른 부분들 사이의 간격을 제어하도록 사용되는 프로세스 툴 컴포넌트들에 대한 프로그램 코드를 포함할 수도 있다.
프로세스 가스 제어 프로그램은 가스 조성 및 플로우 레이트들을 제어하기 위한 코드 및 선택 가능하게 프로세스 스테이션 내 압력을 안정화시키기 위해 증착 전에 하나 이상의 프로세스 스테이션들 내로 가스를 흘리기 위한 코드를 포함할 수도 있다. 프로세스 가스 제어 프로그램은 임의의 개시된 범위들 내에서 가스 조성 및 플로우 레이트들을 제어하기 위한 코드를 포함할 수도 있다. 압력 제어 프로그램이 예를 들어, 프로세스 스테이션의 배기 시스템의 쓰로틀 밸브를 조절함으로써, 프로세스 스테이션 내 압력, 프로세스 스테이션 내로 가스 플로우, 등을 제어하기 위한 코드를 포함할 수도 있다. 압력 제어 프로그램은 임의의 개시된 압력 범위들 내에서 프로세스 스테이션의 압력을 유지하기 위한 코드를 포함할 수도 있다.
히터 제어 프로그램은 기판을 가열하는 데 사용되는 가열 유닛으로의 전류를 제어하기 위한 코드를 포함할 수도 있다. 대안적으로, 히터 제어 프로그램은 기판으로 (헬륨과 같은) 열 전달 가스의 전달을 제어할 수도 있다. 히터 제어 프로그램은 임의의 개시된 범위들 내에서 기판의 온도를 유지하기 위한 인스트럭션들을 포함할 수도 있다.
플라즈마 제어 프로그램은 예를 들어 본 명세서에 개시된 임의의 RF 전력 레벨들을 사용하여, 하나 이상의 프로세스 스테이션들에서 프로세스 전극들에 인가된 RF 전력 레벨들 및 주파수들을 설정하기 위한 코드를 포함할 수도 있다. 플라즈마 제어 프로그램은 또한 플라즈마 노출 각각의 지속 기간을 제어하기 위한 코드를 포함할 수도 있다.
일부 실시 예들에서, 시스템 제어기 (550) 와 연관된 사용자 인터페이스가 있을 수도 있다. 사용자 인터페이스는 디스플레이 스크린, 장치 및/또는 프로세스 조건들의 그래픽 소프트웨어 디스플레이들, 포인팅 디바이스들, 키보드들, 터치 스크린들, 마이크로폰들, 등과 같은 사용자 입력 디바이스들을 포함할 수도 있다.
일부 실시 예들에서, 시스템 제어기 (550) 에 의해 조정된 파라미터들은 프로세스 조건들에 관련될 수도 있다. 비-제한적인 예들은 프로세스 가스 조성 및 플로우 레이트들, 온도, 압력, (RF 전력 레벨들, 주파수, 및 노출 시간과 같은) 플라즈마 조건들, 등을 포함한다. 이들 파라미터들은 사용자 인터페이스를 활용하여 입력될 수도 있는 레시피의 형태로 사용자에게 제공될 수도 있다.
프로세스를 모니터링하기 위한 신호들은 다양한 프로세스 툴 센서들로부터 시스템 제어기 (550) 의 아날로그 입력 연결부 및/또는 디지털 입력 연결부에 의해 제공될 수도 있다. 프로세스를 제어하기 위한 신호들은 멀티-스테이션 프로세싱 툴 (500) 의 아날로그 출력 연결부 및 디지털 출력 연결부 상에 출력될 수도 있다. 모니터링될 수도 있는 프로세스 툴 센서들의 비한정적인 예들은 질량 플로우 레이트 제어기들, (마노미터들 (manometers) 과 같은) 압력 센서들, 열전대들 (thermocouples), 등을 포함한다. 적절하게 프로그래밍된 피드백 및 제어 알고리즘들이 프로세스 조건들을 유지하기 위해 이들 센서들로부터 데이터와 함께 사용될 수도 있다.
임의의 적합한 챔버가 개시된 실시 예들을 구현하는 데 사용될 수도 있다. 예시적인 증착 장치들은 이로 제한되는 것은 아니지만, California, Fremont 소재의 Lam Research Corp.로부터 각각 입수 가능한 ALTUS® 제품군, VECTOR® 제품군, 및/또는 SPEED® 제품군으로부터의 장치, 또는 임의의 다양한 다른 상업적으로 입수 가능한 프로세싱 시스템들을 포함한다. 스테이션들 중 2개 이상이 동일한 기능들을 수행할 수도 있다. 유사하게, 2 개 이상의 스테이션들은 상이한 기능들을 수행할 수도 있다. 스테이션 각각은 목표된 바와 같이 특정한 기능/방법을 수행하도록 설계/구성될 수 있다.
도 6은 특정한 실시 예들에 따른 박막 증착 프로세스를 수행하기에 적합한 프로세싱 시스템의 블록도이다. 시스템 (600) 은 이송 모듈 (603) 을 포함한다. 이송 모듈 (603) 은 다양한 반응기 모듈들 사이에서 이동될 때 프로세싱될 기판들의 오염 위험을 최소화하도록 클린 (clean), 가압된 분위기를 제공한다. 이송 모듈 (603) 상에 특정한 실시 예들에 따라 ALD 및/또는 CVD를 각각 수행할 수 있는, 2 개의 멀티-스테이션 반응기들 (609 및 610) 이 장착된다. 다른 실시 예들에서, 일 반응기는 ALD를 수행하도록 구성된 스테이션들을 포함할 수도 있고 또 다른 반응기는 에칭을 수행하도록 구성된 스테이션들을 포함할 수도 있다. 멀티-스테이션 반응기들 (609 및 610) 은 개시된 실시 예들에 따라 순차적으로 또는 비-순차적으로 동작들을 수행할 수도 있는 복수의 스테이션들 (611, 613, 615, 및 617) 을 포함할 수도 있다. 스테이션들은 가열된 페데스탈 또는 기판 지지부, 하나 이상의 가스 유입구들 또는 샤워헤드 또는 확산 플레이트 (dispersion plate) 를 포함할 수도 있다.
또한, 플라즈마 또는 화학적 (비-플라즈마) 사전-세정들, 또는 개시된 방법들과 관련하여 기술된 임의의 다른 프로세스들을 수행할 수 있는 하나 이상의 단일 스테이션 모듈들 또는 멀티-스테이션 모듈들 (607) 이 이송 모듈 (603) 상에 장착될 수도 있다. 멀티-스테이션 모듈 (607) 은 일부 경우들에서, 예를 들어, 증착 프로세스를 위해 기판을 준비하도록 다양한 처리들에 사용될 수도 있다. 멀티-스테이션 모듈 (607) 은 또한 에칭 또는 폴리싱과 같은 다양한 다른 프로세스들을 수행하도록 설계/구성될 수도 있다. 시스템 (600) 은 또한 웨이퍼들이 프로세싱 전 후에 저장되는, 하나 이상의 웨이퍼 소스 모듈들 (601) 을 포함한다. 대기 이송 챔버 (619) 의 대기 로봇 (미도시) 가 웨이퍼 소스 모듈들 (601) 로부터 로드 록들 (loadlocks) (621) 로 웨이퍼들을 먼저 제거할 수도 있다. 이송 모듈 (603) 의 웨이퍼 이송 디바이스 (일반적으로 로봇 암 유닛) 는 로드록 (621) 으로부터 이송 모듈 (603) 상에 장착된 모듈들 사이에 웨이퍼들을 이동시킨다.
다양한 실시 예들에서, 제어기 (629) 가 증착 동안 프로세스 조건들을 제어하기 위해 채용된다. 제어기 (629) 는 통상적으로 하나 이상의 메모리 디바이스들 및 하나 이상의 프로세서들을 포함할 것이다. 프로세서는 CPU 또는 컴퓨터, 아날로그 입력/출력 연결부 및/또는 디지털 입력/출력 연결부, 스텝퍼 모터 제어 보드들, 등을 포함할 수도 있다.
제어기 (629) 는 증착 장치의 모든 액티비티들을 제어할 수도 있다. 제어기 (629) 는 타이밍, 가스들의 혼합물, 챔버 압력, 챔버 온도, 웨이퍼 온도, 무선 주파수 (radio frequency; RF) 전력 레벨들, 웨이퍼 척 또는 페데스탈 포지션, 및 특정한 프로세스의 다른 파라미터들을 제어하기 위한 인스트럭션들의 세트들을 포함하는, 시스템 제어 소프트웨어를 실행한다. 일부 실시 예들에서 제어기 (629) 와 연관된 메모리 디바이스들 상에 저장된 다른 컴퓨터 프로그램들이 채용될 수도 있다.
통상적으로, 제어기 (629) 와 연관된 사용자 인터페이스가 있을 것이다. 사용자 인터페이스는 디스플레이 스크린, 장치 및/또는 프로세스 조건들의 그래픽 소프트웨어 디스플레이들, 포인팅 디바이스들, 키보드들, 터치 스크린들, 마이크로폰들, 등과 같은 사용자 입력 디바이스들을 포함할 수도 있다.
시스템 제어 로직은 임의의 적합한 방식으로 구성될 수도 있다. 일반적으로, 로직은 하드웨어 및/또는 소프트웨어로 구성되거나 설계될 수 있다. 구동 회로를 제어하기 위한 인스트럭션들은 하드 코딩될 (hard code) 수도 있고 또는 소프트웨어로서 제공될 수도 있다. 인스트럭션들은 "프로그래밍"에 의해 제공될 수도 있다. 이러한 프로그래밍은 디지털 신호 프로세서들, 주문형 집적 회로들 (application-specific integrated circuits) 및 하드웨어로서 구현된 특정한 알고리즘들을 갖는 다른 디바이스들에 하드 코딩된 로직을 포함하는, 임의의 형태의 로직을 포함하는 것으로 이해된다. 프로그래밍은 또한 범용 프로세서 상에서 실행될 수도 있는 소프트웨어 또는 펌웨어 인스트럭션들을 포함하는 것으로 이해된다. 시스템 제어 소프트웨어는 임의의 적합한 컴퓨터 판독 가능 프로그래밍 언어로 코딩될 수도 있다.
프로세스 시퀀스의 게르마늄-함유 환원제 펄스들, 수소 플로우 및 텅스텐-함유 전구체 펄스들, 그리고 다른 프로세스들을 제어하기 위한 컴퓨터 프로그램 코드는 임의의 종래의 컴퓨터 판독 가능 프로그래밍 언어: 예를 들어, 어셈블리어 (assembly language), C, C++, Pascal, Fortran, 또는 다른 언어들로 작성될 수 있다. 컴파일링된 객체 코드 또는 스크립트가 프로그램에서 식별된 태스크들을 수행하도록 프로세서에 의해 실행된다. 또한 나타낸 바와 같이, 프로그램 코드는 하드 코딩될 수도 있다.
제어기 파라미터들은 예컨대, 예를 들어, 프로세스 가스 조성 및 플로우 레이트들, 온도, 압력, 냉각 가스 압력, 기판 온도 및 챔버 벽 온도와 같은, 프로세스 조건들에 관련된다. 이들 파라미터들은 레시피의 형태로 사용자들에게 제공되고, 사용자 인터페이스를 활용하여 입력될 수도 있다. 프로세스를 모니터링하기 위한 신호들은 제어기 (629) 의 아날로그 입력 연결부 및/또는 디지털 입력 연결부에 의해 제공될 수도 있다. 프로세스를 제어하기 위한 신호들은 시스템 (600) 의 아날로그 출력 연결부 및 디지털 출력 연결부 상에 출력된다.
시스템 소프트웨어는 많은 상이한 방식들로 설계될 수도 있거나 구성될 수도 있다. 예를 들어, 다양한 챔버 컴포넌트 서브루틴들 또는 제어 객체들은 개시된 실시 예들에 따른 증착 프로세스들 (및 일부 경우들에서, 다른 프로세스들) 을 수행하기 위해 필요한 챔버 컴포넌트들의 동작을 제어하도록 작성될 수도 있다. 이 목적을 위한 프로그램들 또는 프로그램들의 섹션들의 예들은 기판 포지셔닝 코드, 프로세스 가스 제어 코드, 압력 제어 코드 및 히터 제어 코드를 포함한다.
일부 구현예들에서, 제어기 (629) 는 상기 기술된 예들의 일부일 수도 있는 시스템의 일부이다. 이러한 시스템들은, 프로세싱 툴 또는 툴들, 챔버 또는 챔버들, 프로세싱용 플랫폼 또는 플랫폼들, 및/또는 특정 프로세싱 컴포넌트들 (웨이퍼 페데스탈, 가스 플로우 시스템, 등) 을 포함하는, 반도체 프로세싱 장비를 포함할 수 있다. 이들 시스템들은 반도체 웨이퍼 또는 기판의 프로세싱 이전에, 프로세싱 동안에, 그리고 프로세싱 이후에 그들의 동작을 제어하기 위한 전자 장치들과 통합될 수도 있다. 전자장치는 시스템 또는 시스템들의 다양한 컴포넌트들 또는 하위부분들을 제어할 수도 있는 "제어기"로서 지칭될 수도 있다. 제어기 (629) 는, 시스템의 프로세싱 요건들 및/또는 타입에 따라서, 프로세싱 가스들의 전달, 온도 설정사항들 (예를 들어, 가열 및/또는 냉각), 압력 설정사항들, 진공 설정사항들, 전력 설정사항들, 일부 시스템들에서 무선 주파수 (RF) 생성기 설정사항들, RF 매칭 회로 설정사항들, 주파수 설정사항들, 플로우 레이트 설정사항들, 유체 전달 설정사항들, 포지션 및 동작 설정사항들, 툴 및 다른 이송 툴들 및/또는 특정 시스템과 연결되거나 인터페이싱된 로드록들 내외로의 웨이퍼 이송들을 포함하는, 본 명세서에 개시된 프로세스들 중 임의의 프로세스들을 제어하도록 프로그래밍될 수도 있다.
일반적으로 말하면, 제어기는 인스트럭션들을 수신하고, 인스트럭션들을 발행하고, 동작을 제어하고, 세정 동작들을 인에이블하고, 엔드 포인트 측정들을 인에이블하는, 등을 하는 다양한 집적 회로들, 로직, 메모리, 및/또는 소프트웨어를 갖는 전자장치로서 규정될 수도 있다. 집적 회로들은 프로그램 인스트럭션들을 저장하는 펌웨어의 형태의 칩들, 디지털 신호 프로세서들 (DSPs), ASICs (Application Specific Integrated Circuits) 로서 규정되는 칩들 및/또는 프로그램 인스트럭션들 (예를 들어, 소프트웨어) 을 실행하는 하나 이상의 마이크로프로세서들, 또는 마이크로제어기들을 포함할 수도 있다. 프로그램 인스트럭션들은 반도체 웨이퍼 상에서 또는 반도체 웨이퍼에 대한 특정 프로세스를 수행하기 위한 동작 파라미터들을 규정하는, 다양한 개별 설정들 (또는 프로그램 파일들) 의 형태로 제어기와 통신하는 또는 시스템과 통신하는 인스트럭션들일 수도 있다. 일부 실시 예들에서, 동작 파라미터들은 하나 이상의 층들, 재료들, 금속들, 옥사이드들, 실리콘, 실리콘 다이옥사이드, 표면들, 회로들 및/또는 웨이퍼의 다이들 (dies) 의 제조 동안에 하나 이상의 프로세싱 단계들을 달성하도록 프로세스 엔지니어들에 의해서 규정된 레시피의 일부일 수도 있다.
제어기는, 일부 구현 예들에서, 시스템과 통합되거나, 시스템에 커플링되거나, 그렇지 않으면 시스템에 네트워킹되거나, 또는 이들의 조합인 컴퓨터에 커플링되거나 이의 일부일 수도 있다. 예를 들어, 제어기는 웨이퍼 프로세싱의 원격 액세스를 가능하게 할 수 있는 팹 (fab) 호스트 컴퓨터 시스템의 전부 또는 일부이거나 "클라우드" 내에 있을 수도 있다. 컴퓨터는 제조 동작들의 현 진행을 모니터링하거나, 과거 제조 동작들의 이력을 조사하거나, 복수의 제조 동작들로부터 경향들 또는 성능 계측치들을 조사하거나, 현 프로세싱의 파라미터들을 변경하거나, 현 프로세싱을 따르는 프로세싱 단계들을 설정하거나, 새로운 프로세스를 시작하기 위해서, 시스템으로의 원격 액세스를 인에이블할 수도 있다. 일부 예들에서, 원격 컴퓨터 (예를 들어, 서버) 가 로컬 네트워크 또는 인터넷을 포함할 수도 있는, 네트워크를 통해 프로세스 레시피들을 시스템에 제공할 수 있다. 원격 컴퓨터는 차후에 원격 컴퓨터로부터 시스템으로 전달될 파라미터들 및/또는 설정들의 입력 또는 프로그래밍을 인에이블하는 사용자 인터페이스를 포함할 수도 있다. 일부 예들에서, 제어기는 하나 이상의 동작들 동안 수행될 프로세싱 단계들 각각에 대한 파라미터들을 특정하는, 데이터의 형태의 인스트럭션들을 수신한다. 파라미터들은 제어기가 제어하거나 인터페이싱하도록 구성되는 툴의 타입 및 수행될 프로세스의 타입에 특정적일 수도 있다는 것이 이해되어야 한다. 따라서 상기 기술된 바와 같이, 제어기는 예컨대 본 명세서에 기술된 프로세스들 및 제어들과 같은, 공통 목적을 향해 함께 네트워킹되고 작동하는 하나 이상의 이산 제어기들을 포함함으로써 분산될 수도 있다. 이러한 목적들을 위한 분산형 제어기의 일 예는 챔버 상의 프로세스를 제어하도록 조합되는 원격으로 (예컨대 플랫폼 레벨에서 또는 원격 컴퓨터의 일부로서) 위치한 하나 이상의 집적 회로들과 통신하는 챔버 상의 하나 이상의 집적 회로들일 것이다.
비한정적으로, 예시적인 시스템들은 플라즈마 에칭 챔버 또는 모듈, 증착 챔버 또는 모듈, 스핀-린스 (spin-rinse) 챔버 또는 모듈, 금속 도금 챔버 또는 모듈, 세정 챔버 또는 모듈, 베벨 에지 에칭 챔버 또는 모듈, 물리적 기상 증착 (physical vapor deposition; PVD) 챔버 또는 모듈, 화학적 기상 증착 (chemical vapor deposition; CVD) 챔버 또는 모듈, 원자 층 증착 (atomic layer deposition; ALD) 챔버 또는 모듈, 원자 층 에칭 (atomic layer etch; ALE) 챔버 또는 모듈, 이온 주입 챔버 또는 모듈, 트랙 (track) 챔버 또는 모듈 및 반도체 웨이퍼들의 제작 및/또는 제작 시에 사용되거나 연관될 수도 있는 임의의 다른 반도체 프로세싱 시스템들을 포함할 수도 있다.
상술한 바와 같이, 툴에 의해서 수행될 프로세스 단계 또는 단계들에 따라서, 제어기는, 반도체 제작 공장 내의 툴 위치들 및/또는 로드 포트들로부터/로드 포트들로 웨이퍼들의 컨테이너들을 이동시키는 재료 이송 시에 사용되는, 다른 툴 회로들 또는 모듈들, 다른 툴 컴포넌트들, 클러스터 툴들, 다른 툴 인터페이스들, 인접 툴들, 이웃하는 툴들, 공장 도처에 위치한 툴들, 메인 컴퓨터, 또 다른 제어기, 또는 툴들 중 하나 이상과 통신할 수도 있다.
본 명세서에 기술된 장치 및 프로세스들은 예를 들어, 반도체 디바이스들, 디스플레이들, LED들, 광전 패널들, 등의 제작 또는 제작을 위해 리소그래픽 패터닝 툴들 또는 프로세스들과 함께 사용될 수도 있다. 통상적으로, 반드시 그러한 것은 아니지만, 이러한 장치 및 프로세스들은 공통 제조 설비에서 함께 사용되거나 수행될 것이다. 막의 리소그래픽 패터닝은 통상적으로 단계 각각이 다수의 가능한 툴들을 사용하여 인에이블되는 이하의 단계들: (1) 스핀온 (spin-on) 툴 또는 스프레이온 (spray-on) 툴을 사용하여 워크피스, 즉, 기판 상에 포토레지스트를 도포하는 단계; (2) 핫 플레이트 또는 퍼니스 또는 UV 경화 툴을 사용하여 포토레지스트를 경화하는 단계; (3) 웨이퍼 스텝퍼와 같은 툴을 사용하여 가시광선 또는 UV 또는 x-선 광에 포토레지스트를 노출시키는 단계; (4) 습식 벤치와 같은 툴을 사용하여 레지스트를 선택적으로 제거하여 레지스트를 패터닝하도록 레지스트를 현상하는 단계; (5) 건식 또는 플라즈마 보조 에칭 툴을 사용함으로써 아래에 놓인 막 또는 워크피스 내로 레지스트 패턴을 전사하는 단계; 및 (6) RF 또는 마이크로파 플라즈마 레지스트 스트립퍼와 같은 툴을 사용하여 레지스트를 제거하는 단계 중 일부 또는 전부를 포함한다.
결론
전술한 실시 예들이 이해의 명확성의 목적들을 위해 다소 상세히 기술되었지만, 특정한 변화들 및 수정들이 첨부된 청구항들의 범위 내에서 실시될 수도 있다는 것이 자명할 것이다. 본 실시 예들의 프로세스들, 시스템들 및 장치를 구현하는 많은 대안적인 방식들이 있다는 것을 주의해야 한다. 이에 따라, 본 실시 예들은 예시적이고, 제한적이지 않은 것으로 간주될 것이며, 실시 예들은 본 명세서에 주어진 상세들로 제한되지 않을 것이다.

Claims (10)

  1. 기판을 프로세싱하기 위한 방법에 있어서,
    주석 옥사이드를 포함하는 적어도 하나의 스페이서를 사용하여 반도체 기판 상에 스페이서-온-스페이서 (spacer-on-spacer) 패터닝을 수행하는 단계를 포함하는, 기판 프로세싱 방법.
  2. 제 1 항에 있어서,
    스페이서-온-스페이서 패터닝을 수행하는 단계는,
    패터닝된 코어 재료 위에 제 1 컨포멀한 (conformal) 스페이서 재료를 증착하는 단계,
    상기 제 1 컨포멀한 스페이서 재료를 포함하는 제 1 스페이서를 형성하도록 상기 패터닝된 코어 재료를 선택적으로 에칭하는 단계,
    상기 제 1 스페이서 위에 제 2 컨포멀한 스페이서 재료를 증착하는 단계,
    상기 제 2 컨포멀한 스페이서 재료를 포함하는 제 2 스페이서를 형성하도록 상기 제 1 스페이서를 선택적으로 에칭하는 단계, 및
    마스크로서 상기 제 2 스페이서를 사용하여 타깃 층을 에칭하는 단계를 포함하고,
    상기 제 1 컨포멀한 스페이서 재료가 주석 옥사이드를 포함하거나 상기 제 2 컨포멀한 스페이서 재료가 주석 옥사이드를 포함하는, 기판 프로세싱 방법.
  3. 제 2 항에 있어서,
    상기 제 1 컨포멀한 스페이서 재료는 주석 옥사이드를 포함하고 그리고 상기 제 1 스페이서는 수소 가스를 사용하여 나출함 (exhume) 으로써 선택적으로 에칭되는, 기판 프로세싱 방법.
  4. 제 2 항에 있어서,
    상기 제 1 컨포멀한 스페이서 재료 및 상기 제 2 컨포멀한 스페이서 재료 중 적어도 하나는 주석 옥사이드를 포함하고, 그리고 상기 제 1 컨포멀한 스페이서 재료 및 상기 제 2 컨포멀한 스페이서 재료 중 다른 하나는 티타늄 옥사이드, 실리콘 옥사이드, 실리콘 나이트라이드, 하프늄 옥사이드, 및 납 옥사이드로 구성된 그룹으로부터 선택되는, 기판 프로세싱 방법.
  5. 기판들을 프로세싱하기 위한 방법에 있어서,
    패터닝된 코어 재료를 갖는 기판을 제공하는 단계; 및
    상기 패터닝된 코어 재료의 측벽들 상의 상기 패터닝된 코어 재료 위에 제 1 재료를 컨포멀하게 증착하는 단계로서, 상기 제 1 재료는 실리콘 옥사이드, 실리콘 나이트라이드, 티타늄 옥사이드, 및 납 옥사이드로 구성된 그룹으로부터 선택되는, 상기 제 1 재료 증착 단계;
    제 1 스페이서를 형성하기 위해 상기 패터닝된 코어 재료를 선택적으로 제거하는 단계;
    상기 제 1 스페이서의 측벽들 상의 상기 제 1 스페이서 위에 주석 옥사이드를 포함하는 스페이서 재료를 컨포멀하게 증착하는 단계; 및
    상기 주석 옥사이드를 포함하는 제 2 스페이서들을 형성하도록 제 1 스페이서들을 선택적으로 제거하는 단계를 포함하는, 기판 프로세싱 방법.
  6. 기판들을 프로세싱하기 위한 방법에 있어서,
    패터닝된 코어 재료를 갖는 기판을 제공하는 단계;
    코어 재료의 측벽들 상의 상기 패터닝된 코어 재료 위에 주석 옥사이드 재료를 컨포멀하게 증착하는 단계;
    주석 옥사이드 스페이서들을 형성하기 위해 상기 패터닝된 코어 재료를 선택적으로 제거하는 단계;
    상기 주석 옥사이드 스페이서들의 측벽들 상의 상기 주석 옥사이드 스페이서들 위에 제 2 스페이서 재료를 컨포멀하게 증착하는 단계; 및
    제 2 스페이서들을 형성하기 위해 상기 주석 옥사이드 스페이서들을 선택적으로 제거하는 단계를 포함하는, 기판 프로세싱 방법.
  7. 기판들을 프로세싱하기 위한 방법에 있어서,
    코어 재료 위에 나출 가능 재료를 컨포멀하게 증착하는 단계;
    상기 나출 가능 재료를 포함하는 스페이서들을 형성하기 위해 상기 나출 가능 재료의 수평 영역들을 선택적으로 제거하고 그리고 상기 코어 재료를 제거하는 단계; 및
    상기 나출 가능 재료를 포함하는 상기 스페이서들 위에 상보적인 재료를 증착하는 단계를 포함하고, 상기 나출 가능 재료는 상기 상보적인 재료에 대해 선택적으로 에칭될 수 있는, 기판 프로세싱 방법.
  8. 제 7 항에 있어서,
    상기 나출 가능 재료 및 상기 상보적인 재료 중 적어도 하나는 주석 옥사이드를 포함하고 그리고 상기 나출 가능 재료 및 상기 상보적인 재료 중 다른 하나는 티타늄 옥사이드, 실리콘 옥사이드, 실리콘 나이트라이드, 하프늄 옥사이드, 및 납 옥사이드로 구성된 그룹으로부터 선택되는, 기판 프로세싱 방법.
  9. 제 7 항에 있어서,
    수소 가스를 사용하여 상기 나출 가능 재료를 포함하는 상기 스페이서들을 제거하는 단계를 더 포함하는, 기판 프로세싱 방법.
  10. 제 1 항 내지 제 9 항 중 어느 한 항에 있어서,
    상기 주석 옥사이드는 주석 할라이드, 유기 금속 주석-함유 화합물, 염소화된 (chlorinate) 유기 금속 주석-함유 화합물, 및 이들의 조합들을 사용하여 증착되는, 기판 프로세싱 방법.
KR1020227045580A 2020-07-23 2021-07-21 주석 옥사이드를 사용한 발전된 자가 정렬 멀티플 패터닝 KR20230041972A (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US202062705952P 2020-07-23 2020-07-23
US62/705,952 2020-07-23
PCT/US2021/042626 WO2022020507A1 (en) 2020-07-23 2021-07-21 Advanced self aligned multiple patterning using tin oxide

Publications (1)

Publication Number Publication Date
KR20230041972A true KR20230041972A (ko) 2023-03-27

Family

ID=79729840

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020227045580A KR20230041972A (ko) 2020-07-23 2021-07-21 주석 옥사이드를 사용한 발전된 자가 정렬 멀티플 패터닝

Country Status (6)

Country Link
US (1) US20230238238A1 (ko)
JP (1) JP2023535292A (ko)
KR (1) KR20230041972A (ko)
CN (1) CN115735263A (ko)
TW (1) TW202221768A (ko)
WO (1) WO2022020507A1 (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111886689A (zh) 2018-03-19 2020-11-03 朗姆研究公司 无倒角通孔集成方案

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9640396B2 (en) * 2009-01-07 2017-05-02 Brewer Science Inc. Spin-on spacer materials for double- and triple-patterning lithography
US9390909B2 (en) * 2013-11-07 2016-07-12 Novellus Systems, Inc. Soft landing nanolaminates for advanced patterning
US8901016B2 (en) * 2010-12-28 2014-12-02 Asm Japan K.K. Method of forming metal oxide hardmask
US9824893B1 (en) * 2016-06-28 2017-11-21 Lam Research Corporation Tin oxide thin film spacers in semiconductor device manufacturing
US20190390341A1 (en) * 2018-06-26 2019-12-26 Lam Research Corporation Deposition tool and method for depositing metal oxide films on organic materials

Also Published As

Publication number Publication date
US20230238238A1 (en) 2023-07-27
WO2022020507A1 (en) 2022-01-27
JP2023535292A (ja) 2023-08-17
CN115735263A (zh) 2023-03-03
TW202221768A (zh) 2022-06-01

Similar Documents

Publication Publication Date Title
US11646198B2 (en) Ultrathin atomic layer deposition film accuracy thickness control
KR102407031B1 (ko) 고 계수 ald sio2 스페이서를 위한 방법
KR102542125B1 (ko) 촉매 제어를 사용한 실리콘 옥사이드 상의 실리콘 나이트라이드의 선택적 증착
US9502238B2 (en) Deposition of conformal films by atomic layer deposition and atomic layer etch
KR20230039625A (ko) 저온 ald 막들을 위한 챔버 언더코팅 준비 방법
US11107683B2 (en) Selective growth of metal-containing hardmask thin films
JP2016066794A (ja) Ａｌｄにより形成される窒化シリコン膜の表面形状内ウェットエッチング速度を均一に低下させるための方法及び装置
US20230175117A1 (en) Seam mitigation and integrated liner for gap fill
US20230154754A1 (en) Loss prevention during atomic layer deposition
US20230238238A1 (en) Advanced self aligned multiple patterning using tin oxide
US20230307290A1 (en) Reducing intralevel capacitance in semiconductor devices
US20230002887A1 (en) In-situ pecvd cap layer
WO2023230296A1 (en) Single wafer reactor, low temperature, thermal silicon nitride deposition
WO2023205284A1 (en) Lateral gap fill
TW202340510A (zh) 用於針對低溫前驅物改進保形性的原子層沉積脈衝序列工程
KR20230043795A (ko) 실리콘-함유 막들의 불순물 감소
TW202418351A (zh) 表面抑制原子層沉積
WO2023114898A1 (en) Method to smooth sidewall roughness and maintain reentrant structures during dielectric gap fill
WO2023178273A1 (en) Reducing capacitance in semiconductor devices