KR20110081742A - 병합된 필름을 갖는 애스팩트 레이시오 트랩핑에 의해 제조된 반도체 다이오드 - Google Patents

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KR20110081742A
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앤소니 제이. 로체펠트
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타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
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Abstract

광소자는 기판 및 상기 기판의 일부를 노출시키는 2 이상의 개구를 포함한다. 상기 2 이상의 개구는 각각은 1 이상의 종횡비를 갖는다. 하부 다이오드 물질은, 상기 기판과는 격자 부정합되며 상기 2 이상의 개구의 공간을 차지하며 상기 2 이상의 개구 위에서 병합되어 하부 다이오드 영역을 형성하는 화합물 반도체 물질을 포함한다. 상기 광소자는 상부 다이오드 물질 및 상기 상부 다이오드 물질 및 상기 하부 다이오드 물질 사이에 있는 활성 다이오드 영역을 더 포함한다.

Description

병합된 필름을 갖는 애스팩트 레이시오 트랩핑에 의해 제조된 반도체 다이오드 {SEMICONDUCTOR DIODES FABRICATED BY ASPECT RATIO TRAPPING WITH COALESCED FILMS}
본 발명은 실리콘 웨이퍼들 상의 화합물 반도체(compound semiconductor) 또는 격자 부정합 반도체(lattice-mismatched semiconductor)로부터 만들어지는 반도체 다이오드(semiconductor diode) 및 그러한 반도체 다이오드의 제조 방법에 관한 것으로서, 더욱 상세하게는 발광 다이오드(LEDs), 레이저 장치, 광기전(photovoltaic) 장치, 및 다른 광전자(optoelectronic) 공학 응용물과 같은 광소자 제품(photonic application)에 관한 것이다.
2007년 04월 09일자로 출원된 미국 가출원 번호 60/922,533을 우선권 주장하여 2008년 04월 09일자로 출원된 미국 특허 출원 번호 12/100,131를 참조함으로써 그 내용은 본 명세서에 포함된다.
본 항목은 배경 정보를 제공하고, 아래에서 설명 및/또는 청구되는 내용의 다양한 관점과 관련된 정보를 소개한다. 이러한 배경 설명들을 종래 기술로 인정하는 것으로 해석되어서는 아니 될 것이다.
칩 제조의 대부분은 고품질, 대면적(large-area), 저비용인 실리콘 웨이퍼들 상에서 실리콘 공정을 이용한다. 갈륨 비소(gallium arsenide) 및 인듐 인화물(indium phosphide)과 같은 화합물 반도체로 제조되는 장치들의 상업적 제조자들은 일반적으로 실리콘 웨이퍼들을 이용할 수 없어 왔다. 일반적으로 그들은 사파이어, 게르마늄, 갈륨 비소, 또는 실리콘 카바이드(silicon carbide)와 같은 물질로 제조되는 소형이며 고가인 웨이퍼 상에 발광 다이오드, 다중 접합 태양광 전지(multi-junction solar cell), 및 다른 화합물 반도체 장치들을 만든다.
저렴한 기판 상에서 화합물 반도체 장치를 제조하는 것에 대한 도전은 광범위한 경제적 의미를 지닌다. 화합물 반도체는 광(light)을 발산하고 감지할 수 있기 때문에 우리의 통신 기반 시설의 중요한 요소이다. 그것들은 레이저 장치에서 광섬유를 통해 신호를 전송하는 물질이고, 그러한 신호들을 수신하는 센서이며, 휴대폰에서의 증폭기이며, 휴대폰 기지국에서의 증폭기이며, 그리고 마이크로웨이브 신호를 전송하고 수신하는 회로이다.
발광 다이오드는 전형적으로 사파이어 또는 실리콘 카바이드 웨이퍼 상에 증착된 갈륨 나이트라이드(gallium nitride) 필름으로 구성된다. 이러한 이례적인 기판은 LED의 높은 비용에 기여한다. 4인치 직경의 사파이어 웨이퍼는 전형적으로 130달러 정도이며, 2인치 실리콘 카바이드 웨이퍼는 대략 2000달러의 비용이 든다. 대조적으로, 4인치 웨이퍼보다 4배의 표면적을 제공하며 2인치 웨이퍼보다 16배의 표면적을 제공하는 8인치의 실리콘 웨이퍼는 전형적으로 100달러 이하의 비용이 든다.
고효율의 다중 접합 태양광 전지들은 전형적으로 게르마늄 웨이퍼 상에 증착된 게르마늄, 갈륨 비소, 및 인듐 갈륨 인화물(indium gallium phosphide)의 층들을 포함한다. LED를 위한 웨이퍼의 경우에서와 같이, 게르마늄 웨이퍼들은 실리콘 웨이퍼들에 비해 더 작으며 상당히 더 비싸다.
실리콘 웨이퍼 상에 화합물 반도체 장치를 생성하는 능력은 여러 핵심 산업들의 시장 성장을 가능케 할 것이다.
두 가지 핵심적인 기술적 장벽들이 실리콘 웨이퍼 상에서의 화합물 반도체 장치들의 실용적인 제조를 방해해 왔다. 이는 격자 상수(lattice constant)의 부정합 및 열팽창 계수의 부정합이다..
격자 부정합(Lattice Mismatch): 결정(crystal)에서, 원자들은 격자로서 알려진 규칙적이며 주기적인 배열로 배치한다. "격자 상수"로 알려진 원자들 간 거리는 전형적으로 몇 옴스트롱(1 Å = 10-10 m)이다. 실리콘은 화합물 반도체보다 작은 격자 상수를 갖는다. 화합물 반도체가 실리콘 상에서 성장할 때, 계면(interface)에서 부정합 전위(misfit dislocation)로 알려진 결정의 결함(crystalline imperfection)이 나타난다. 부정합 전위는 관통 전위(theading dislocation)로 알려진 다른 결정 결함을 생성하는데, 관통 전위는 계면으로부터 위로 전파된다. 관통 전위는 레이저 장치, 태양광 전지, 발광 다이오드 등과 같은 화합물 반도체 장치들의 성능 및 신뢰성을 저해한다.
열 수축 부정합(Thermal Contraction Mismatch): 화합물 반도체들은 전형적으로 고온에서 성장하며, 이는 1000℃를 초과할 수 있다. 웨이퍼가 냉각할 때, 화합물 반도체 필름은 실리콘 웨이퍼보다 더 수축할 수 있다. 결과적으로, 실리콘 웨이퍼는 오목한 형태로 굽혀져, 화합물 반도체 필름에 응력을 발생시키고 궁극적으로 그 필름을 균열시킬 수 있다.
최근까지, 실리콘 기판 상에 고품질의 화합물 반도체를 성장시키는 가장 유망한 종전의 노력들은 세 가지 접근 방식을 따른다. 이는 그레이드 버퍼층(graded buffer layer), 웨이퍼 본딩(wafer bonding), 또는 메사(mesa) 상에서의 선택적 성장이다. 이들 접근 방식들 중 어느 것도 상업적인 성공을 달성하지 못하였다.
그레이드 버퍼층들에서, 물질 조성은 실질적으로 순수한 실리콘으로부터 순수한 화합물 반도체를 향하면서 점차로 변화한다. 격자 상수도 또한 점차로 변화하기 때문에, 결정 결함들은 계면에서 덜 형성될 수 있다. 그러나 불행하게도, 그레이드 버퍼층은 상대적으로 두꺼워질 수밖에 없다(4% 격자 부정합에 대해 대략 10 마이크론). 두꺼운 버퍼층은 비용과 함께 균열의 발생 가능성을 증가시킨다.
웨이퍼 본딩은 고가의 기판 상에 소자들을 성장시키는 것, 이후 그 소자들을 들어올리는 것 그리고 그것들을 실리콘 웨이퍼에 본딩하는 것을 포함한다. 이러한 접근 방법은 비용 절감에 이르는 방법으로서의 최근 실리콘 공정을 배제한다. 더욱이, 본딩은 전형적으로 300℃ 이상의 온도를 요구한다. 물질들이 냉각할 때, 화합물 반도체들은 실리콘 웨이퍼보다 더 수축하기 때문에 균열을 일으킬 수 있다.
메사(measa) 상에서의 선택적 성장(selective growth)은 몇몇 전위들의 이동성을 이용한다. 작은 영역들(10 내지 100 마이크론의 길이) 내에 화합물 반도체를 증착함으로써, 가동 전위(mobile dislocation)들이 그 영역의 가장자리로 미끄러지는 짧은 경로를 제공하여 가동 전위들을 장치로부터 제거하는 것이 그 전략이다. 하지만, 이러한 기술에 의해 생성되는 구조들은 전형적으로 관통 전위들의 높은 밀도를 갖는다(입방 센티미터 당 1억 이상). 이러한 기술은 비가동 전위(immobile dislocation)들을 제거할 수 없으며, 이들 비가동 전위들은 격자 부정합이 2%를 초과할 때 두드러진다.
애스팩트 레이시오 트랩핑(Aspect Ratio Trapping)(J.S.Park et al., APL 90,052113 (2007), 이를 참조함으로써 그 내용이 본 명세서에 포함됨)은 최근 개발된 기술로서 실리콘 웨이퍼 상에 고품질의 화합물 반도체, 게르마늄 또는 다른 격자 부정합 물질들을 증착시키는 것을 가능하게 한다. 도 1은 애스팩트 레이시오 트랩핑의 원리를 나타낸다. 실리콘 웨이퍼(10) 상에 실리콘 디옥사이드(SiO2: silicon dioxide) 또는 실리콘 나이트라이드(SiNx)와 같은 유전체 물질(20)의 얇은 필름이 증착된다. 당업자들은 다양한 유전체 물질들, 이를테면, SiOxNy와 같은 유전체 물질, 또는, Hf 또는 Zr와 같은 물질의 규산염(silicate)들 또는 산화물들과 같은 유전체 물질을 선택할 수 있다.
유전체 물질 내에 트렌치(trench)가 에칭되며, 이후 그 트렌치 내에 게르마늄 또는 화합물 반도체와 같은 격자 부정합(non-lattice-matched) 반도체(30)를 증착한다. 점선들로 보여지는 관통 전위(40)가 상방으로, 전형적으로는 계면으로부터 대략 45°각도로 전파되어, 이후 상기 트렌치의 측벽과 교차하면서 그 측벽에서 종결된다. 관통 전위(40)는 트렌치의 길이 아래로 전파될 수 없는데, 이는 관통 전위(40)가 패싯을 갖는(faceted) 결정의 성장면에 수직한 방향으로 전파되기 때문이다. 즉, 패싯(facet)이 이들 전위를 측벽 쪽으로 가이드하고, 이들 전위는 측벽에서 종결된다. 측벽이 관통 전위를 가두는(trap) 트렌치 내 영역은 "트랩핑 영역(trapping region)"(50)으로 칭하기로 한다. 트랩핑 영역(50) 위에 있는 격자 부정합 반도체(30)의 상부 영역은 상대적으로 결함 없는 영역(60)이다.
ART(Aspect Ratio Trapping)가 열팽창 계수의 부정합으로부터 발생되는 균열 문제를 해결하는 것은 다음과 같은 이유들 때문이다. 즉, (1) 에피택셜(epitaxial) 층들이 얇기 때문에 응력이 작고, (2) ART 개구들의 치수가 작기 때문에 상기 물질은 열 팽창 부정합으로부터 발생하는 응력들을 탄성적으로 수용할 수 있고, (3) 반도체 물질보다 더 유연한 SiO2 페디스탈(pedestal)이 응력을 수용하도록 변형될 수 있기 때문이다.
도 2에 도시된 바와 같이, 애스팩트 레이시오 트랩핑을 이용함으로써 고품질의 III-V 반도체 또는 다른 격자 부정합형 물질의 연속적이고 고품질인 필름이 반도체 기판 위에 제공될 수 있다. 이런 기술은 도 1에 도시된 기술과 유사하며, 다만 격자 부정합 반도체가 계속 성장하고 인접한 트렌치로부터 나오는 성장 전면(growth front)이 병합되어 하나의 연속적인 필름(70)을 형성할 때까지 성장한다는 점만이 다르다. "병합 결함(coalescence defect)"(80)로 칭하게 될 추가적인 결함이 성장 전면이 만나는 "병합 영역(coalescence region)"의 일부에 형성된다. 그러나, 그 결함 밀도는 실리콘 웨이퍼 위에 직접 성장되는 격자 부정합 반도체의 결합 밀도보다 상당히 낮다.
일 측면에 있어서, 여기서 개시되는 내용은, 기판; 상기 기판의 일부를 노출시키며 1 이상의 종횡비를 갖는 2 이상의 개구를 포함하는 유전체 물질; 상기 기판과는 격자 부정합되며 상기 2 이상의 개구의 공간을 차지하며 상기 2 이상의 개구 위에서 병합되어 하부 다이오드 영역을 형성하는 화합물 반도체 물질을 포함하는 하부 다이오드 물질; 상부 다이오드 물질; 및 상기 상부 다이오드 물질 및 상기 하부 다이오드 물질 사이에 있는 활성 다이오드 영역을 포함하는 광소자에 관한 것이다.
또 다른 실시 예에 있어서, 여기서 개시되는 내용은, 기판; 및 상기 기판의 상부 표면에 근접한 제1영역, 상기 제1영역에 근접한 제2영역, 및 상기 제1, 2영역 사이에 있는 활성 영역을 포함하는 광다이오드를 포함하고, 상기 제2영역은, 상기 활성 영역에 인접하며 상기 기판의 상기 상부 표면에 평행한 표면을 포함하고, 상기 제2영역은 상기 활성 영역에서 떨어져 있는 적어도 하나의 결함 트랩핑 영역을 포함하고, 상기 결함 트랩핑 영역은 상기 기판의 상기 상부 표면에서 떨어져서 연장하는 표면을 포함하는 광소자에 관한 것이다.
또 다른 실시 예에 있어서, 여기서 개시되는 내용은, 기판 위로 유전체 물질의 레이어를 증착시키는 단계; 상기 기판의 표면의 일부를 노출시키도록 1 이상의 종횡비를 갖는 2 이상의 개구를 상기 유전체 물질 안에 패터닝하는 단계; 상기 2 이상의 개구에서 상기 기판과 격자 부정합되는 화합물 반도체 물질을 성장시키며, 상기 화합물 반도체 물질이 상기 2 이상의 개구를 채우고 상기 2 이상의 개구 위에서 병합되게 하여 연속적인 레이어를 형성함으로써, 하부 다이오드 영역을 형성하는 단계; 상기 하부 다이오드 영역 위에 활성 다이오드 영역을 형성하는 단계; 및 상기 활성 다이오드 영역 위에 상부 다이오드 영역을 형성하는 단계를 포함하는 광소자의 제조 방법에 관한 것이다.
본 발명 및 본 발명의 장점에 대한 더욱 완벽한 이해를 위하여, 첨부된 도면과 함께 아래의 설명을 참조하기 바란다. 여기서,
도 1은 실리콘 웨이퍼 위에 고품질의 화합물 반도체나 다른 격자 부정합형 반도체를 증착시키는 방법인 애스팩트 레이시오 트랩핑의 원리를 나타낸 것이다.
도 2는 애스팩트 레이시오 트랩핑에 의해 실리콘 웨이퍼 위에서 고품질의 화합물 반도체나 다른 격자 부정합형 반도체의 연속적인 필름을 성장시키기 위한 기술을 나타낸 것이다.
도 3은 반도체 다이오드의 일반적인 구조를 나타낸 것이다.
도 4는 제1실시 예에 따르는 반도체 다이오드를 나타낸 것이다.
도 5 및 6은 제1실시 예의 반도체 다이오드에 대한 연속적인 제조 단계를 예시적으로 나타낸 것이다.
도 7은 제1실시 예에 따르는 제조 방법을 나타내는 흐름도이다.
도 8, 9, 및 10은 도 7에 도시된 제조 방법에 대한 변형 실시 예를 나타낸 것이다.
도 11은 제2실시 예에 따르는 도너 웨이퍼를 나타낸 것이다.
도 12는 제2실시 예의 도너 웨이퍼를 생성하는 방법을 나타내는 흐름도이다.
도 13 및 14는 도 12에 도시된 방법의 변형 실시 예를 나타낸 것이다.
도 15 내지 17은 도너 웨이퍼를 이용하여 갈륨 질화물 기판을 생성하는 방법에서의 다양한 단계를 나타낸 것이다.
도 18은 도 15 내지 17에 도시된 방법을 나타내는 흐름도이다.
도 19 및 20은 도 18에 도시된 방법에 대한 변형 실시 예를 나타낸 것이다.
도 21은 에피택셜 성장된 필름에서 발생할 수 있는 균열을 나타낸 것이다.
도 22는 애스팩트 레이시오 트랩핑에 의해 실리콘 기판 위에서 성장되는 반도체 물질의 병합된 필름에서 열적으로 야기되는 응력을 감소시키는 방법을 나타낸 것이다.
도 23은 도 22에 도시된 방법을 나타내는 흐름도이다.
도 23a는 LED 제조 공정에 있어서의 예시적인 중간 결과물을 나타낸 것이다.
도 23b는 LED의 또 다른 실시 예에 대한 예시적인 다이오드 구조를 나타낸 것이다.
도 24 내지 28은 제3실시 예에 따라 복수의 다이오드 소자를 포함하는 단일 칩을 만드는 단계를 나타낸 것이다.
도 29는 제3실시 예에 따라 제조된 구조를 나타낸 것이다. 그리고,
도 30은 제3실시 예에 따르는 구조를 생성하는 방법을 나타내는 흐름도이다.
여기서 개시되는 내용의 실시 예들은, 애스팩트 레이시오 트랩핑에 의해 실리콘 웨이퍼 위에 증착되는 화합물 반도체 또는 격자 부정합 반도체의 병합된 필름을 이용하여 만들어지는 반도체 다이오드를 위한 새롭고 유용한 구조를 제공한다. 이런 반도체 다이오드는 태양광 전지, 발광 다이오드, 공명 터널링 다이오드(resonant tunneling diode), 반도체 레이저, 및 다른 장치의 기본적인 구성요소가 된다.
여기서 개시되는 내용의 양상은 태양광 전지, 발광 다이오드, 및 다른 화합물 반도체 장치의 비용 감소를 포함하는데, 이는 작고 더욱 비싼 기판을 이용하는 대신에 고품질, 대면적, 저비용의 실리콘 웨이퍼 위에 이들 장치를 생성함으로써 달성된다.
여기서 개시되는 실시 예들의 다른 양상은, 발광 다이오드와 같이 기판이 성능을 저해할 수 있는 장치에 대하여 반도체 다이오드로부터 실리콘 웨이퍼 기판을 제거하는 것을 제공한다.
여기서 개시된 실시 예들의 또 다른 양상은 갈륨 질화물 기판(gallium nitride substrate) ― 예컨대, 다결정질 알루미늄 질화물(polycrystalline aluminum nitride)처럼 열적으로 정합된 기판 위에 있는 갈륨 질화물의 고품질 필름 ― 을 만드는 경제적인 방법을 제공한다.
여기서 개시된 실시 예들의 또 다른 양상은 갈륨 질화물 필름을 생성하기 위한 도너 웨이퍼(donor wafer)를 적은 비용으로 제공하는데, 이런 갈륨 질화물 필름은 이후에 알루미늄 질화물 기판과 같은 다른 기판으로 이송될 수 있다.
여기서 개시된 내용의 또 다른 양상은, 애스팩트 레이시오 트랩핑에 의해 성장되어 병합된 필름에서 열적으로 야기되는 균열을 경감시키는 것이다.
여기서 개시된 실시 예의 또 다른 양상은, 상이한 반도체 물질로 만들어지는 복수의 다이오드 소자를 포함하는 단일 칩(single chip)을 생성하는 더욱 경제적인 방법을 제공하는 것이다.
아래의 설명에서, 예시적인 다이오드 구조가 하나의 다이오드와 관련하여 일반적으로 설명된다. 하지만, 반도체 엔지니어나 해당 분야에 통상적인 지식을 가진 자는 대부분의 장치가 다수의 다이오드를 요구하며 이들은 전형적으로 단일 칩에 집적된다는 것을 이해할 수 있을 것이다.
전반적으로, 본 명세서에서 개시되는 반도체 다이오드는 도 3에 도시되어 있는 일반적인 구조를 갖는다. 즉, 여기에는 기판(101), 하부 다이오드 영역(102), 활성(active) 다이오드 영역(103), 상부 다이오드 영역(104), 소자의 상부에 있는 전기적 콘택트(electrical contact)(105), 및 소자의 하부에 있는 전기적 콘택트(106)가 있다. 다이오드 영역(102, 103, 104) 각각은 다중 레이어(multiple layer)로 구성될 수 있다.
하부 다이오드 영역(102)과 상부 다이오드 영역(104)은 반대되는 도핑(doping) 타입을 갖는다. 예를 들어, 하부 다이오드 영역(102)이 지배적으로 n-타입으로 도핑 ― 인, 비소, 또는 안티몬과 같은 전자 공여체(electron donor)로 ― 된다면, 상부 다이오드 영역(104)은 지배적으로 p-타입으로 도핑 ― 붕소 또는 알루미늄과 같은 전자 수용체(electron acceptor)로 ― 된다. 그리고 이와 반대의 경우도 가능하다. 하부 다이오드 영역(102)과 상부 다이오드 영역(104)의 두 영역이 강하게 도핑되면 소자로 들어오고 나가는 전류에 대해 낮은 저항의 경로를 제공한다. 상부 및 하부 다이오드 영역의 전형적인 도핑 레벨(doping level)은 1017 - 1020 cm-3 범위가 될 수 있다. 활성 다이오드 영역의 전형적인 도핑 레벨은 1017 cm-3 이하가 될 수 있다. 영역을 지칭하기 위하여 "상부" 및 "하부"란 용어를 사용한 것은 단지 편의를 위한 것이며, 어떤 좌표계에 있어서는 상부 영역이 하부 영역 위로 위치할 수 있다는 점을 주의해야 할 것이다. 예를 들면, 상부 영역이 하부 영역 위에 형성된 채로 다이오드가 기판 위에 형성된 경우를 고려하여보자. 이런 다이오드가 핸들 웨이퍼(handle wafer)에 플립-칩 접합(flip-chip bonded)되고 나서 기판이 제거된다면, 이런 다이오드를 바라보는 좌표계가 뒤집히게 된다. 이 경우 상부 영역이 하부 영역 아래에 있는 것으로 간주될 수 있다.
기판(101)은 전형적으로 실리콘 웨이퍼가 된다. 하지만 다른 실시 예에서는 사파이어 및 실리콘 카바이드(silicon carbide)를 포함하는 다양한 다른 기판이 적합한 경우도 있을 수 있다. 하부 다이오드 영역(102)과 기판(101) 사이의 양호한 전기적 접촉을 가능하게 하기 위하여 기판(101)의 적어도 일부분은 대개 하부 다이오드 영역(102)과 동일한 지배적인 도핑 타입(n 또는 p)을 가질 수 있다.
활성 다이오드 영역(103)의 자세한 구조는 목적된 용도를 포함한 다양한 인자에 의존할 수 있다. 어떤 경우에 있어서, 활성 다이오드 영역(103)은 상부 다이오드 영역(102)과 하부 다이오드 영역(104)의 접합에 의해 형성된다. 이 경우, 접합부 근처에서 상부 및 하부 영역의 도핑을 변화시키는 것이 바람직할 수 있다. LED에 있어서, 활성 다이오드 영역(103)은 다수의 레이어를 포함할 수 있는데, 이런 다수의 레이어는 도핑된 레이어 및 도핑되지 않은 얇은 양자 우물(quantum well)을 모두 포함한다. 양자 우물에서는 전자와 정공이 재조합될 수 있고 광자를 생성할 수 있다. 태양광 전지와 같은 또 다른 경우에서는, 입사된 광자를 흡수하여 전자-정공 쌍(electron-hole pair)를 생성하기 위하여 활성 다이오드 영역(103)은 n-타입 또는 p-타입으로 적당히 도핑된 반도체 물질의 단일 레이어로 구성될 수 있다.
다이오드 영역을 형성하는데 이용되는 물질은 해당 분야에 통상적인 지식을 가진 자에게 잘 알려져 있다. 유용한 반도체 물질의 전형적인 예는 다음과 같다. Si, C, 또는 Ge와 같은 IV족 물질이나 SiC 또는 SiGe와 같은 이런 물질의 합금. II-VI족 화합물 ― 2원(binary), 3원(ternary), 및 4원(quaternary) 화합물 형태를 포함함 ― 로, 예컨대 ZnSe, ZnSTe, 또는 ZnMgSTe처럼 Zn, Mg, Be, 또는 Cd와 같은 II족 물질과 Te, Se, 또는 S와 같은 VI족 물질로부터 형성되는 화합물. 그리고, III-V족 화합물 ― 2원, 3원, 및 4원 화합물 형태를 포함함 ― 로, 예컨대 InP, GaAs, GaN, InAlAs, AlGaN, InAlGaAs 등처럼 In, Al, 또는 Ga과 같은 III족 물질과 As, P, Sb, 또는 N과 같은 V족 물질로부터 형성되는 화합물. 해당 분야에 통상적인 지식을 가진 자는 밴드갭(bandgap), 격자 상수, 도핑 레벨 등과 같이 요구되는 특성에 기초하여 이러한 물질을 어떻게 선택하고 처리할 것인지 이해할 것이다.
도 4는 예시적인 반도체 다이오드의 일 실시 예를 나타낸다. 이런 다이오드 구조는 기판이 성능을 떨어뜨릴 수 있는 장치에 적합하다. 예컨대, 발광 다이오드에 있어서 실리콘 기판은 소자 내에서 발생하는 광을 흡수할 수 있다. 도 4에 도시된 실시 예에서는 실리콘 기판이 제거되었다.
도 5는 예비적인 제조 단계의 결과를 나타낸다. 기초가 되는 것은 실리콘 웨이퍼와 같은 기판(1000)으로서, 그 표면은 바람직하게 (111)의 결정 방향(crystal orientation)을 갖는다. 하지만 다른 결정 방향도 가능하며 몇몇 실시 예에서는 (100)과 같은 다른 결정 방향이 선택될 수 있다. 기판(1000)은 다이오드에 기초한 소자의 구조에 따라 n-타입 또는 p-타입으로 도핑될 수 있다. 첫 번째 단계는, 화학적 기상 증착(CVD; chemical vapour deposition) 또는 다른 증착 기술에 의해 실리콘 웨이퍼(1000) 위로 SiO2 또는 SiNx와 같은 유전체 물질(1010)의 레이어를 증착시키는 것이다. 유전체 레이어로부터의 빛의 반사가 문제를 만드는 장치에 있어서는, 실리콘 질화물이 바람직할 수 있는데 이는 실리콘 질화물의 굴절율이 일반적인 반도체 물질의 굴절율에 가깝기 때문이다. 이런 유전체 필름의 두께는 전형적으로 200 내지 400 nm이나, 이보다 더 두껍거나 얇을 수도 있다.
그리고 나서 유전체 물질(1010)의 레이어 안에서 실질적으로 수직한 측벽을 갖는 트렌치(1020; trench)와 같이 애스팩트 레이시오 트랩핑을 위한 개구를 패터닝한다. 그에 의해, 트렌치 내에서 실리콘 웨이퍼(1000)의 표면을 노출시킨다. 트렌치(1020)를 패터닝하는 두 가지 예시적인 방법은 통상적인 포토리소그래피(photoplithography)를 사용하거나 반응성 이온 에칭(reactive ion etch) 기술을 사용하는 것이다. 여기서 개시되는 내용에 기초하여 해당 분야에 통상적인 기술을 가진 자가 인식할 수 있듯이, 트렌치는 예컨대 홀(hole), 리세스(recess), 또는 링(ring)과 같이 다른 형상의 개구가 될 수도 있다. 트렌치(1020)의 폭은 유전체 물질의 두께와 동일하거나 작아야만 한다. 이런 조건은 애스팩트 레이시오 트랩핑의 원리로부터 나온 것이다. 즉, 관통 전위를 가두기(trap) 위해서는 트렌치(1020) 폭에 대한 트렌치(1020) 높이의 비율이 1 보다 크거나 동일해야만 하기 때문이다. 이런 기술에 관한 상세한 내용은 동일한 출원인에 의해 같이 진행되고 있는 미국 특허 출원번호 11/436,198 및 미국 특허 출원번호 11/852,078에 개시되어 있으며, 이를 참조함으로써 그 전체 내용은 본 명세서에 포함될 것이다. 그리고 (Park et al., Appl. Phys. Lett. 90, 052113 [2007])에도 관련 내용이 있으며, 이를 참조함으로써 그 내용이 본 명세서에 포함될 것이다.
어떤 경우에 있어서는, 트렌치(1020)의 바닥에서 실리콘 기판(1000)의 표면을 세정하여 하부 다이오드 영역의 에피택셜 성장(epitaxial growth)을 준비하는 것이 바람직할 수 있다. 적절한 세정 공정의 한 가지 예는 산소 플라즈마 에칭(oxygen plasma etch)를 포함하는데, 이는 Part et al., Appl. Phys. Lett. 90, 052113 [2007]를 참조하기 바란다.
도 6은 후속되는 몇 가지 단계의 결과를 나타낸다. 우선 하부 다이오드 영역(1030)을 성장시킨다. 하부 다이오드 영역(1030)을 위한 반도체 물질은 특정 장치에 따라 결정된다. 태양광 전지의 경우, 하부 다이오드 영역(1030)은 예컨대 인듈 갈륨 인화물(indium gallium phosphide; InGaP)이 될 수 있다. 발광 다이오드의 경우, 하부 다이오드 영역(1030)은 예컨대 갈륨 질화물(gallium nitride; GaN)이 될 수 있다. 또한 레이저 장치 및 공명 터널링 다이오드와 같은 장치에 유용한 특성을 갖는 다른 많은 반도체 물질(화합물 반도체 물질을 포함)로부터 하부 다이오드 영역을 만들 수 있다. 예시적인 반도체 물질은 위에서 설명되었다.
에피택셜 성장 동안에 인 사이튜(in situ) 방식으로 하부 다이오드 영역(1030)을 도핑하거나 또는 이온 주입(ion implantation)에 의해 엑스 사이튜(ex situ) 방식으로 하부 다이오드 영역(1030)을 도핑하는 것이 가능하다 (일반적으로, 여기서 언급된 하부 다이오드 영역, 활성 다이오드 영역, 및 상부 다이오드 영역 모두를 도핑하는 것이 대체로 바람직하고, 이들 영역을 에피택셜 성장 동안에 인 사이튜 방식으로 도핑하거나 이온 주입에 의해 엑스 사이튜 방식으로 도핑하는 것이 가능하다).
트렌치(1020) 안에 있는 하부 다이오드 영역(1030)의 일부를 "트랩핑 영역(trapping region)"(1050)으로 칭하기로 하는데, 왜냐하면 이 영역이 관통 전위(1040)와 같은 전위를 가두기(trap) 때문이다. 여기서 관통 전위(1040)는 하부 다이오드 영역(1030)과 기판(1000) 사이의 계면에서 시작되어 측벽을 향하여 위쪽으로 진행된다. 도 6은 이런 관통 전위(1040)를 점선으로 나타내었다. 트랩핑 영역(1050) 위에 있는 하부 다이오드 영역(1030)의 일부는 상대적으로 결함이 없는 채로 유지된다. 이렇게 결함이 적은 영역 때문에 고품질, 대면적, 저비용인 실리콘 웨이퍼 위에 고품질의 화합물 반도체 소자를 만드는 것을 가능하게 한다. GaN, InN, AlN과 같은 몇몇 물질이나 이들의 3원 또는 4원 결합물에 대해서는, 예컨대 108 / cm2 이하의 전위 밀도(dislocation density)는 장치 용도에 이용될 수 있을 정도로 충분히 낮다. GaAs 및 InP와 같이 다른 몇몇 물질에 대해서는, 다소 낮은 전위 밀도가 장치에 이용되는데 일반적으로 요구되며, 이는 예컨대 106 / cm2 이하가 된다.
a) 이런 물질이 트렌치를 넘치고, b) 인접한 트렌치에서 나오는 이런 물질 병합되어 하나의 연속적인 필름을 형성할 때까지, 하부 다이오드 영역(1030)을 계속 성장시킨다. 추가적인 조작을 하기 전에 화학적 기계적 공정이나 다른 적절한 기술에 의해 하부 다이오드 영역(1030)을 평탄화(planarize)시키는 것이 일반적으로 바람직하다. 다음 단계는 활성 다이오드 영역(1060)과 상부 다이오드 영역(1070)을 증착시키는 것이다. 대부분의 실시 예에서, 활성 다이오드 영역(1060) 및 상부 다이오드 영역(1070)은 하부 다이오드 영역(1030)과 동일하거나 거의 동일한 격자 상수를 갖는다.
도 4는 최종 단계의 결과를 나타낸다. 핸들 기판(1080; handle substrate)이 상부 다이오드 영역(1070)에 접합 되었다. 몇몇 실시 예에서는, 핸들 기판(1080)으로의 고품질의 접합을 달성하기 위하여 상부 다이오드 영역(1070)을 평탄화하는 것이 바람직할 수 있다. 그리도 다른 실시 예에서는, 접착성을 향상시키고 열적인 부정합 또는 이와 유사한 것을 최소화시키기 위하여 상부 다이오드 영역(1070)과 핸들 기판(1080) 사이에 중간 레이어를 끼워 넣는 것이 바람직할 수 있다. 핸들 기판(1080)은 LED 패키징 고정체(packaging fixture)의 일부가 될 수 있다. LED의 상부가 LED 패키지의 일부인 표면에 접합되는 플립-칩 접합에 사용되는 방법들을 포함하여 많은 접합 방법들이 잘 알려져 있다. 핸들 기판(1080)은 도전성을 가질 수 있으며, 또는 상부 다이오드 영역(1070)에 대한 콘택트 역할을 하는 도전성 요소를 포함할 수 있다. 이후에 연마, 화학적 에치백(etch-back), 레이저 삭마(laser ablation), 또는 이런 방법들의 조합에 의해 실리콘 기판(1000)이 제거된다.
마지막으로, 제1전기적 콘택트(1090)를 하부 다이오드 영역(1030)에 부가하고 제2전기적 콘택트(1100)를 핸들 기판(1080)에 부가한다. 다양한 실시 예에서 이런 전기적 콘택트를 위한 물질은, 예컨대 구리, 은, 또는 알루미늄과 같이 도전성 금속의 스트립(strip)이거나 또는 인듐 주석 산화물(indium tin oxide)과 같이 상대적으로 투명한 도전성 산화물의 레이어가 될 수 있다. 발광 다이오드에 대해서는, 아래쪽의 전기적 콘택트(1100)가 은과 같이 높은 반사성을 갖는 도전성 금속인 것이 바람직한데, 이는 내부적으로 생성된 광을 반사함으로써 다른 표면에서 광이 LED로부터 방출된다.
반도체 다이오드 제조 분야에서 통상적인 지식을 가진 자는 전기적 콘택트를 부가하기 위한 다양한 물질이나 방법을 알고 있다. 도 4는 제1전기적 콘택트(1090)를 생성하기 위한 한 가지 방안을 보여준다. 즉, 유전체 레이어(1010)를 제거하여 하부 다이오드 영역(1030)의 표면을 노출시킨다. 여기서, 유전체 물질(1010)은 에칭과 같은 표준적인 기술에 의해 제거된다. LED에 있어서, 트랩핑 영역(1050)의 크기 및 간격이 올바르다면 도 4에 도시된 트랩핑 영역(1050)은 그 표면을 효과적으로 거칠게 만들어서 광의 내부 반사를 감소시킬 수 있다.
아래에는 여기서 개시된 실시 예에 따라 하부 다이오드 영역, 활성 다이오드 영역, 및 상부 다이오드 영역을 형성하는데 충분한 공정 파라미터가 예시되어 있다. 우선, 해당 분야에서 알려진 바와 같이 기판과 패터닝된 유전체 레이어가 제공된다. 일 실시 예에 따라 GaAs 및 AlGaAs에 기초한 LED를 위한 하부 다이오드 영역, 활성 다이오드 영역, 및 상부 다이오드 영역의 예시적인 공정 파라미터는 다음과 같다.
A) 하부 다이오드 영역(예컨대, 참조부호 1030): (예컨대, 100 nm - 500 nm 두께의 GaAs 레이어)
압력: 0.1 atm
전구체(precursor): TMG(Trimethylgallium) 및 20% AsH3(Arsine; 아르신)으로, H2에서 희석됨
온도: 720C
N-타입: 실리콘으로 도핑
B) 활성 다이오드 영역(예컨대, 참조부호 1060): 캐리어 구속(carrier confinement)을 위한 AlGaAs 레이어(15 nm의 두께)
압력: 0.1 atm
전구체: TMG, TMA(Trimethylaluminium), 및 20%의 아르신으로, H2에서 희석됨
온도: 850C
N-타입: 실리콘으로 도핑
방출(emission)을 위한 GaAs 양자 우물 (10 nm의 두께)
압력: 0.1 atm
전구체: TMG 및 20%의 아르신으로, H2에서 희석됨
온도: 720C
도핑 없음
캐리어 구속을 위한 AlGaAs 레이어 (15 nm의 두께)
압력: 0.1 atm
전구체: TMG, TMA(Trimethylaluminium), 및 20%의 아르신으로, H2에서 희석됨
온도: 850C
P-타입: 아연으로 도핑
C) 상부 다이오드 영역(예컨대, 참조부호 1070): (예컨대, 100 nm - 500 nm 두께의 GaAs 레이어)
압력: 0.1 atm
전구체: TMG 및 20%의 아르신으로, H2에서 희석됨
온도: 720C
P-타입: 아연으로 도핑
일 실시 예에 따라 GaAs 및 InGaN에 기초한 LED을 위한 하부 다이오드 영역, 활성 다이오드 영역, 및 상부 다이오드 영역의 예상되는 예시적인 성장 조건의 공정 파라미터(예컨대, CVD)는 다음과 같다.
A) 하부 다이오드 영역(예컨대, 참조부호 1030):
GaN 저온 버퍼 (예컨대, 30 nm의 두께)
압력: 100 Torr
전구체: TMG 및 NH3로, H2에서 희석됨
온도: 530C
N-타입: 실리콘으로 도핑
GaN 고온 버퍼 (예컨대, 500 nm의 두께)
압력: 100 Torr
전구체: TMG 및 NH3로, H2에서 희석됨
온도: 1030C
N-타입: 실리콘으로 도핑
B) 활성 다이오드 영역(예컨대, 참조부호 1060):
방출을 위한 InGaN 양자 우물 레이어 (예컨대, 2nm의 두께)
압력: 100 Torr
전구체: TMG+TMI+NH3로, N2에서 희석됨
온도: 740C
도핑 없음
캐리어 구속을 위한 GaN 배리어(barrier) 레이어 (예컨대, 15 nm의 두께)
압력: 100 Torr
전구체: TMG 및 NH3로, H2에서 희석됨
온도: 860C
N-타입: 실리콘으로 도핑
C) 상부 다이오드 영역(예컨대, 참조부호 1070): GaN p-콘택트 레이어 (예컨대, 100 nm의 두께)
압력: 0.1 Torr
전구체: TMG 및 NH3로, H2에서 희석됨
온도: 950C
P-타입: 마그네슘으로 도핑
도 4에 도시된 제1실시 예는, 실리콘 웨이퍼 상에 화합물 반도체 또는 다른 격자 부정합 물질로 만들어지는 반도체 다이오드를 포함하며, 다음과 같은 요소를 포함한다. 즉, 하부 다이오드 영역(1030), 활성 다이오드 영역(1060), 상부 다이오드 영역(1070), 핸들 기판(1080), 제1전기적 콘택트(1090), 제2전기적 콘택트(1100), 및 관통 전위가 종결되는 트랩핑 영역(1050)이 이에 해당한다.
하부 다이오드 영역(1030), 활성 다이오드 영역(1060), 및 상부 다이오드 영역(1070)은 낮은 결함 밀도(전형적으로 입방 센티미터 당 5 × 107 이하)를 갖게 되는데, 이는 애스팩트 레이시오 트랩핑에의해 병합된 필름으로서 하부 다이오드 영역(1030)을 성장시킨 결과에 따른 것이다.
이제 도 7을 참조하면, 제1실시 예에 따라 소자를 제조하는 방법이 나타나 있다. 이런 제조 방법은, 실리콘 웨이퍼(1000)의 표면 위로 유전체 물질(1010)의 레이어를 증착시키는 단계, 각 트렌치(1020)가 실질적으로 수직한 측벽을 갖고 각 트렌치(1020)의 폭에 대한 높이의 비율이 1 이상이 되도록, 유전체 물질(1010)의 레이어 안에 트렌치(1020)를 패터닝하여 실리콘 웨이퍼(1000)의 표면을 노출시키는 단계, 반도체 물질을 성장시켜, 트렌치(1020)를 채우며 하나의 연속적인 필름을 형성하도록 병합되는 하부 다이오드 영역(1030)을 형성하는 단계, 하부 다이오드 영역(1030) 위로 반도체 물질을 성장시켜 활성 다이오드 영역(1060)을 형성하는 단계, 활성 다이오드 영역(1060) 위로 반도체 물질을 성장시켜 상부 다이오드 영역(1070)을 형성하는 단계, 핸들 기판(1080)을 상부 다이오드 영역(1070)에 접합시키는 단계, 실리콘 기판(1000)을 제거하는 단계, 유전체 물질(1010)을 제거하는 단계, 하부 다이오드 영역(1030)의 표면 위에 제1전기적 콘택트(1090)를 만드는 단계, 및 핸들 기판(1080)의 표면 위에 제2전기적 콘택트(1100)를 만드는 단계를 포함한다.
도 8은 도 7에 도시된 제조 방법의 변형 실시 예를 요약한 것으로, 하부 다이오드 영역을 증착하기에 앞서서 트렌치의 바닥에서 실리콘 웨이퍼의 표면을 세정하는 것이 추가된다. 도 9는 또 다른 변형 실시 예를 요약한 것으로, 활성 다이오드 영역을 성장시키기에 앞서서 하부 다이오드 영역의 표면을 평탄화시키는 것이 추가된다. 도 10은 또 다른 변형 실시 예를 요약한 것으로, 상부 다이오드 영역이 핸들 기판에 접합되기에 앞서서 상부 다이오드 영역의 표면을 평탄화시키는 것이 추가된다.
또 다른 예시적인 실시 예는, 애스팩트 레이시오 트랩핑에 의해 증착되어 병합되는 필름이 갈륨 질화물 기판을 생성하는 것을 가능하게 한다. LED 업계에서 통용되는 바와 같이, 본 명세서에서 "갈륨 질화물 기판"이란 용어는 GaN 이외의 물질로 만들어진 기판 위에 성장되거나 또는 접합되는 갈륨 질화물(GaN)의 얇은 필름을 의미하는 것이 해당 분야에 잘 알려져 있다. LED 제조자는 일반적으로 재료 공급자로부터 GaN 기판을 구매하고, 이후에 GaN 및 다른 물질의 추가적인 레이어를 증착시켜 LED를 만든다. 전형적인 GaN 기판은, 사파이어(Al2O3) 실리콘 카바이드의 웨이퍼 위에 증착되는 GaN의 레이어로 구성된다. 갈륨 질화물 기판에 대한 전 세계적인 시장 규모는 현재 년당 약 3억 달러 정도다.
재료 공급자는 전형적으로 Al2O3 위로 GaN을 증착시키는데, 이는 이들 두 물질이 꽤 양호한 격자 접합성을 가지지 때문이다. 그러나, GaN 및 Al2O3는 매우 다른 열팽창 계수를 가진다. LED 제조자가 추가적인 레이어를 증착시키기 위하여 GaN/Al2O3 구조를 가열할 경우, 열팽창 계수의 차이는 이런 구조를 휘도록 만든다. 이런 휨 현상은 Al2O3 웨이퍼의 일부분이 서셉터(susceptor) ― 즉, 증착 챔버 안의 기판 가열기 ― 와 접촉되지 않게 한다. 그 결과, Al2O3 웨이퍼의 온도는 위치에 따라 변하게 된다. 이렇게 일정치 않은 Al2O3 웨이퍼의 온도는 레이어의 조성 및 레이어의 두께를 변화시키게 한다. 실질적인 결과로서, 제조자는 최종적으로 만들어진 LED의 방출 파장을 제어하는데 어려움을 겪고 있다.
GaN 기판을 만들기 위한 최근 기술은 이런 문제를 해소 내지 적어도 개선할 수 있다. 이런 최근 기술의 핵심은 도너 웨이퍼(donor wafer)에서 GaN의 얇은 필름을 추출하여 이 필름을 알루미늄 질화물으로 이루어진 기판에 접합시키는 것이다. 여기서 알루미늄 질화물은 GaN과 유사한 열팽창 계수를 갖는다. 이런 도너 웨이퍼는 전형적으로 단결정 GaN으로 이루어진 웨이퍼이다. 도너 웨이퍼에서 GaN의 얇은 필름을 추출하는 통상적인 방법은 이온 주입 및 박리 공정을 포함한다. 제조자는 수소 이온을 도너 웨이퍼로 주입하여 벽개면(cleave plane)을 만들고, 이후에 어닐링(annealing) 또는 기계적 압력을 가함으로써 도너 웨이퍼를 분리한다. 이런 기술은 하나의 도너 웨이퍼에서 다수의 얇은 필름을 추출하는 것을 가능하게 한다.
도 11은 제2실시 예를 나타내는데, 이는 단결정 GaN으로 이루어진 도너 웨이퍼보다 더 적은 비용으로 생산될 수 있는 새로운 도너 웨이퍼를 제공한다. 우선, 실리콘 웨이퍼와 같은 기판(1000)에서 그 표면은 (111)의 결정 방향을 갖는다. 그러나, 다른 결정 방향도 가능하며 몇몇 실시 예에서는 (100)과 같은 다른 격자 방향이 선택될 수 있다. 기판(1000)은 n-타입 또는 p-타입으로 도핑될 수 있다. 이런 기판(1000) 위로 유전체 물질(1010)의 레이어가 증착된다. 다음으로, 유전체 물질(1010)의 레이어 내에서 실질적으로 수직한 측벽을 갖는 트렌치를 패터닝하며, 그에 의해 실리콘 웨이퍼(1000)의 표면을 노출시킨다. 도 11에 도시된 제조 단계에 있어서, 트렌치는 아래에 설명되는 반도체 물질(1100)로 채워진다. 앞서 설명한 바와 동일하게, 관통 전위의 트랩핑을 향상시키기 위하여 각 트렌치의 폭은 유전체 물질의 두께 이하가 되어야만 한다. 선택적으로, 그 이후에는 트렌치의 바닥에서 실리콘 기판(1000)의 표면을 앞서 설명한 기술을 사용하여 세정할 수도 있다.
다음 단계는 GaN과 같은 반도체 물질(1110)의 레이어를 성장시키는 것으로, 이런 성장은 반도체 물질이 트렌치를 넘쳐서 인접한 트렌치에서 나오는 반도체 물질이 병합되어 하나의 연속적인 필름을 형성할 때까지 진행된다. 이때 이용되는 예시적인 반도체 물질은 앞에서 설명되었다. 트렌치를 채우는 반도체 물질(1110)의 일부는 트랩핑 영역(1050)의 역할을 하는데, 즉 이는 관통 전위(1040)를 가두는 것이다. 트랩핑 영역(1050) 위에 있는 반도체 물질(1110)의 일부는 실질적으로 관통 전위 없이 성장한다. 인접한 트렌치로부터의 성장 전면이 서로 합쳐지는 위치의 일부분에서 병합 결함(coalescence defect)이 나타날 수도 있으나, 이런 병합 결함의 밀도는 본 구조가 기술적으로 유용하게 이용되는 것이 가능할 정도로 충분히 낮다 (일반적으로 5 × 107/cm2 이하).
도 11은 반도체 물질(1110)의 레이어에서 다수의 얇은 필름을 산출할 수 있는 새로운 도너 웨이퍼를 나타낸다. 예를 들면, 도시된 실시 예는 다수의 GaN 필름의 소스를 제공할 수 있다. GaN 필름은 이온 주입 및 박리 공정에 의해 분리될 수 있으며 이후에 알루미늄 질화물 웨이퍼에 접합될 수 있다. 애스팩트 레이시오 트랩핑은 저렴한 실리콘 기판 위에 있는 이 도너 웨이퍼에 대해 고품질의 GaN 필름을 생성하는 것을 가능하게 한다.
도 11에 도시된 실시 예는 다음과 같은 요소로 구성되는 도너 웨이퍼이다. 즉, 그 요소는 실리콘 웨이퍼 기판(1000), 실리콘 웨이퍼 기판(1000)의 표면을 노출시키는 트렌치를 포함하면서 실리콘 웨이퍼 기판(1000)을 덮고 있는 유전체 물질(1010)의 레이어, 트렌치를 채우며 트렌치를 넘쳐서 하나의 연속적인 필름을 생성하는 반도체 물질(1110)의 레이어, 및 관통 전위(1040)가 유전체 물질의 측벽과 교차하여 종결되는 트렌치 안에 있는 트랩핑 영역(1050)이다. 여기서, 트렌치는 실질적으로 수직한 측벽을 가지면, 트렌치의 폭에 대한 높이의 비율은 1 이상이다.
도 12는 도 11에 도시된 도너 웨이퍼을 제조하는 방법을 요약한 것이다. 이런 제조 방법은 다음과 같은 단계를 포함한다. 즉, 이는 실리콘 웨이퍼(1000)의 표면 위로 유전체 물질(1010)의 레이어를 증착시키는 단계, 각 트렌치가 실질적으로 수직한 측벽을 갖고 각 트렌치의 폭에 대한 높이의 비율이 1 이상이 되도록, 유전체 물질(1010)의 레이어 안에 트렌치를 패터닝하여 실리콘 웨이퍼(1000)의 표면을 노출시키는 단계, 및 트렌치를 채우며 하나의 연속적인 필름을 형성하도록 병합되는 반도체 물질(1110)의 레이어를 성장시키는 단계이다. 여기서 반도체 물질(1110)은 예컨대 GaN과 같은 것이다.
도 13은 도 12에 도시된 제조 방법의 변형 실시 예를 요약한 것이다. 여기서는 반도체 물질(1110)을 성장시키기에 앞서서, 트렌치의 바닥에서 실리콘 웨이퍼 기판(1000)의 표면을 세정하는 것이 추가된다. 도 14는 또 다른 변형 실시 예를 요약한 것으로, 반도체 물질(1110)의 표면을 평탄화시키는 것이 추가된다.
다음으로 설명될 내용은 GaN 기판을 생성하는 앞서 언급한 도너 웨이퍼 방식의 활용 방법에 관한 것이다. 여기서 GaN 기판은 AlN 웨이퍼에 접합되는 고품질의 GaN 필름과 같은 것이다. 더욱 일반적으로는, 임의의 기판 물질에 접합되는 반도체 물질의 레이어를 생성하는 방법이다.
도너 웨이퍼를 생성한 후에(도 11에 도시된 바와 같이), 도 15는 이후의 단계를 나타낸다. 즉, 반도체 물질(1110)의 레이어로 이온을 주입하여 벽개면(1120)을 생성한다. 여기서 이온은 예컨대 수소 이온 또는 수소 및 헬륨 이온을 조합한 것과 같은 것일 수 있다. 다음으로, 도 16에 도시된 바와 같이 통상적인 기술을 이용하여 반도체 물질(1110)의 레이어를 핸들 기판(1130)에 접합시킨다. 만약에 반도체 물질(1110)이 GaN이라면, 핸들 기판(1130)에 대해 일반적으로 선호되는 물질은 AlN과 같이 유사한 열팽창 계수를 갖는 물질이다.
최종 단계는 어닐링 또는 기계적 압력을 가함으로써 벽개면(1120)에서 반도체 물질(1110)의 레이어를 분리시키는 것이다. 그 결과는 도 17에 나타나 있다. 즉, 핸들 기판(1130)에 접합된 반도체 물질(1110)의 레이어가 나타나 있다. 반도체 물질(1110)의 결함 밀도가 낮은 경우(예컨대, 5 × 107/cm2 이하), 반도체 물질(1110)과 핸들 기판(1130) 사이에 격자 상수의 부정합이 있는 경우, 및/또는 반도체 물질(1110)과 핸들 기판(1130) 사이에 열팽창 계수의 가까운 정합이 있는 경우에, 이런 구조가 특히 유용하다. 다시 말하자면, GaN, InN, AlN, 또는 이들의 3원 또는 4원 결합물과 같은 몇몇 물질에 대해서는, 108/cm2 이하의 전위 밀도는 장치 용도에 이용될 수 있을 정도로 충분히 낮다. GaAs 및 InP와 같은 몇몇 다른 물질에 대해서는, 장치의 이용에 요구되는 전위 밀도는 일반적으로 다소 낮으며 예컨대 106/cm2 이하가 될 수 있다.
도 18은 기판에 접합되는 반도체 물질의 레이어로 구성되는 구조를 생성하는 앞서 설명한 방법을 요약한 것으로 다음과 같은 단계를 포함한다. 즉, 이는 실리콘 웨이퍼(1000)의 표면 위로 유전체 물질(1010)의 레이어를 증착시키는 단계, 각 트렌치가 실질적으로 수직한 측벽을 갖고 각 트렌치의 폭에 대한 높이의 비율이 1 이상이 되도록, 유전체 물질(1010)의 레이어 안에 트렌치를 패터닝하여 실리콘 웨이퍼(1000)의 표면을 노출시키는 단계, 트렌치를 채우며 하나의 연속적인 필름을 형성하도록 병합되는 반도체 물질(1110)의 레이어를 성장시키는 단계, 벽개면(1020)을 생성하도록 반도체 물질(1110)의 레이어에 이온을 주입하는 단계, 핸들 기판(1130)을 반도체 물질(1110)의 레이어에 접합시키는 단계, 및 벽개면(1120)에서 반도체 물질(1110)의 레이어를 분리시키는 단계이다.
도 19는 도 18에 도시된 방법의 변형 실시 예를 요약한 것이다. 여기서는 반도체 물질(1110)을 증착시키기에 앞서서, 트렌치의 바닥에서 실리콘 웨이퍼(1000)의 표면을 세정하는 것이 추가된다. 도 20은 또 다른 변형 실시 예를 요약한 것으로, 이온 주입에 앞서서, 반도체 물질(1110)의 레이어의 표면을 평탄화시키는 것이 추가된다.
몇몇 실시 예에 있어서, 애스팩트 레이시오 트랩핑에 의해 성장되는 병합된 필름은 균열에 취약할 수 있는데 이는 에피택셜 물질은 전형적으로 실리콘 웨이퍼 기판보다 더 큰 열팽창 계수를 갖기 때문이다. 이런 구조가 성장 온도에서 냉각될 때, 필름은 기판보다 더 많이 수축한다. 도 21에 도시된 바와 같이, 필름 내의 인장 변형으로 인해 균열(1140)을 야기할 수 있다. 이런 균열(1140)은 LED 또는 태양광 전지와 같은 장치의 성능 및 신뢰성을 떨어뜨릴 수 있다.
도 22는 새로운 해결책을 나타낸다. 즉, 반도체 물질의 레이어 안에 디보트(1150; divot)를 만드는 것이다. 이런 디보트는 리소그래피, 에칭, 또는 레이저 삭마와 같은 표준적인 기술에 의해 만드는 것이 가능하다. 디보트(1150)는 병합된 필름의 면적을 효과적으로 제한한다. 결과적으로, 이런 디보트는 반도체 물질 안에서 열적으로 야기되는 응력을 감소시킨다. 디보트가 적절한 크기 및 간격을 갖는다면, 디보트는 반도체 물질이 균열 없이 열적 응력을 탄성적으로 수용하는 것을 가능하게 한다. 디보트가 적절한 크기 및 간격을 갖는다면, 디보트는 반도체 물질이 웨이퍼의 휨 현상을 수용하고 이를 많이 감소시키거나 제거하는 것을 가능하게 한다. 도 23은 애스팩트 레이시오 트랩핑에 의해 실리콘 기판 위에 성장되는 반도체 물질의 병합된 필름 안에서 열적으로 야기되는 응력을 감소시키는 방법을 요약한 것이다. 즉, 이는 실리콘 웨이퍼(1000)의 표면 위로 유전체 물질(1010)의 레이어를 증착시키는 단계, 각 트렌치가 실질적으로 수직한 측벽을 갖고 각 트렌치의 폭에 대한 높이의 비율이 1 이상이 되도록, 유전체 물질(1010)의 레이어 안에 트렌치를 패터닝하여 실리콘 웨이퍼(1000)의 표면을 노출시키는 단계, 트렌치를 채우며 하나의 연속적인 필름을 형성하도록 병합되는 반도체 물질(1030)의 레이어를 성장시키는 단계, 및 반도체 물질 안에 디보트(1150)를 생성하는 단계이다.
어떤 실시 예에 있어서, 예시적인 제1디보트는 제1방향을 따라 평행하게 연장하며, 규칙적인, 불규칙적인, 미리 정해진, 주기적인 또는 간헐적인 간격을 가질 수 있다. 이런 간격은 예컨대 0.1 um와 1.0 um 사이가 될 수 있다. 이런 방식으로 인해, 반도체 물질은 복수의 스트립(strip) 또는 세그먼트(segment)로 만들어질 수 있다. 제1디보트와 유사하게 예시적인 제2디보트는 제1방향에 대한 제2방향(예컨대, 제1방향에 수직한 방향)으로 연장할 수 있다. 이런 방식으로 인해, 반도체 물질은 복수의 섬(island)으로 만들어질 수 있다. 제1, 2디포트의 패터닝이 규칙이고 동일하다면, 결과적으로 만들어지는 섬은 정사각형일 수 있다. 그러나, 이런 섬에 대해서는 다른 알려진 형상이 이용될 수도 있다. 어떤 실시 예에서, 이런 반도체 물질은 하부 다이오드 영역, 활성 다이오드 영역, 및 상부 다이오드 영역을 포함할 수 있다.
애스팩트 레이시오 트랩핑(ART)에 의해 실리콘 기판 위에 성장되는 LED를 형성하는 병합된 필름 안에서 열적으로 야기되는 응력을 감소시키는 예시적인 방법은 다음과 같은 단계를 포함할 수 있다. 즉, 이는 실리콘 웨이퍼(1000)의 표면 위로 유전체 물질(1010)의 레이어를 증착시키는 단계, 패터닝되는 트렌치 또는 홀(hole)로 채워지는 영역 사이에 패터닝되지 않는 레인(lane)들 또는 섹션(section)들이 있도록, 유전체 물질(1010)의 레이어 안에 트렌치 또는 홀을 패터닝하여 실리콘 웨이퍼(1000)의 표면을 노출시키는 단계, 패터닝되지 않는 유전체 물질(1010)의 레인들 안의 패터닝된 영역에 대응하는 병합된 하부 다이오드 영역, 활성 다이오드 영역, 및 상부 다이오드 영역을 표준적인 방식(예컨대, MOCVD)에 의해 연속적으로 성장시켜서 패터닝되지 않는 유전체 물질(1010)의 레인들 위로 디보트를 만드는 단계이다. 여기서, 각 트렌치는 실질적으로 수직한 격벽을 갖고 각 트렌치 또는 홀의 폭에 대한 높이의 비율은 트랩핑 영역을 만들 수 있을 정도로 충분히 크다.
도 23a는 이런 몇 가지 단계로부터 얻어지는 예시적인 결과물을 나타낸다. 반도체 물질 안의 디보트에 대응하여 개별적인 LED를 분리(예컨대, 절단(saw) 또는 클리브(cleave))하는 것 및/또는 앞에서 설명한 제1실시 예와 관련하여 앞서 설명된 추가적인 단계는 LED의 다른 실시 예를 만들 수 있다.
어떤 실시 예에서, 각 레인에 있는 디보트는 대응되는 LED의 길이 또는 폭 치수의 10-30%를 차지할 수 있다. 예시적인 디보트는 인접한 LED의 상부 표면에 대하여 45도 각도로 경사진 측벽을 포함할 수 있다. 이와는 다르게, 디보트의 측벽은 30도, 60도 등과 같이 이보다 더 크거나 작은 각도를 이용할 수 있다.
III-N 시스템에서 LED를 위한 활성 영역은 이완된(relaxed) GaN 위에서 성장될 수 있다. 예를 들면, 이런 이완된 GaN은 c-플레인(c-plane) 벌크 GaN 웨이퍼 또는 사파이어 또는 실리콘 카바이드로 이루어진 기판 위에서 성장되며 실질적으로 이완된 c-플레인 GaN 에피층(epilayer)가 될 수 있다. 그러나, 가시광선의 방출을 위해서 방출 영역은 반드시 상당한 양의 인듐을 포함해야 한다. 따라서, III-N 시스템에서 가시광선 LED를 위한 방출 영역은 일 이상의 InGaN 합금 레이어를 갖는다. InGaN은 GaN보다 더 큰 격자 상수를 갖는다. 변형된 에피층의 이완을 수반하는 전위를 피하거나 감소시키기 위해서, 이런 InGaN 필름은 밑에 있는 GaN 레이어 위에서 변형된 채로 유지된다 (예컨대, 이들은 밑에 있는 GaN 레이어와 실질적으로 동일한 격자 상수를 갖도록 성장되기 때문에). 또한, c-플레인 III-N 반도체 물질은 분극 물질(polar material)이며 방출 영역 안의 변형은 상당한 분극 전계(polarization field) ― 예컨대, 압전 분극(piezoelectric polarization) ― 에 이르게 하는데, 이는 장치 성능에 해로울 수 있다. 예를 들면, 소자/방출 효율이 떨어지거나 방출 파장이 이동될 수 있다.
도 23b는 LED의 또 다른 실시 예에 대한 예시적인 다이오드 구조를 나타낸다. 도 23b에서, 기판에 가까운 하부 다이오드 영역의 적어도 일부는 InGaN(GaN 대신에)을 포함한다. InGaN 하부 다이오드 영역은 ART 기술을 이용하여 결함 밀도가 감소되거나 제어되도록 형성되는 이완된(relaxed) 레이어가 될 수 있다. 이런 InGaN 하부 다이오드 영역은 상당히 감소된 변형을 가진 채로 방출 영역(예컨대, LED 방출 영역)을 위한 플랫폼(platform)이 될 수 있다. 예를 들면, 활성 다이오드 영역(예컨대, 변형이 작거나 변형이 없는 InGaN) 및 상부 다이오드 영역을 위한 후속되는 레이어의 추가적인 성장은, 상당히 감소된 변형을 갖는 방출 영역을 만들게 한다. 도 23b에 도시된 바와 같이, 하부 다이오드 영역은 결함 트랩핑 영역 위와 부분적으로는 결함 트랩핑 영역 안에 있는 이완된 N-타입 InGaN이 된다. 활성 다이오드 영역은 이후에 있는 AlGaN 배리어 영역(예컨대, 격자 간격이 하부 다이오드 영역과 동일한), 변형이 감소된 InGaN 방출 영역, 및 AlGaN 배리어 영역(예컨대, 격자 간격이 방출 영역과 동일한)의 레이어가 된다. 도 23b에서, 기판은 실리콘 기판이고, 상부 및 하부 다이오드 영역에 대한 콘택트가 이후에 추가될 수 있다 (예컨대, 앞서서 설명된 것처럼).
LED 제조자는 서로 다른 물질로 만들어지는 반도체 칩이 단일 패키지 또는 단일 모듈로 장착되는 멀티-칩(multi-chip) 방식을 창작하였다. 이런 기술은 서로 다른 색을 결합하여 백색광을 만드는 것을 가능하게 한다.
고효율의 태양광 전지를 개발하는 연구자들은 서로 다른 물질로 만들어지는 반도체 칩이 단일 패키지 또는 단일 모듈로 장착되는 멀티-칩 방식을 창작하였다. 이들은 태양광 스펙트럼(solar spectrum)의 일부를 그에 최적화된 칩으로 향하게 하는 "스플릿 스펙트럼(split spectrum)" 방식을 적용하고 있다.
이 두 경우에 있어서, 다수의 칩을 장착하고 패키징하는 비용은 엄두를 못 낼 정도로 매우 비싸다. 본 출원인은 단일 칩 방식을 제시하며, 이는 비용이 상당히 줄어드는 가능성을 가진다. 설명을 위한 목적으로, 3개의 분리된 다이오드를 갖는 단일 칩을 설명하기로 한다.
도 24는 초기의 일부 단계를 나타낸다. 실리콘 기판(1000) 위로 제1유전체 물질(1010)의 레이어를 증착한다. 그리고 나서 유전체 물질(1010)의 레이어의 제1영역 안에 실질적으로 수직한 측벽을 갖는 트렌치(1160)를 패터닝한다. 각 트렌치는 실리콘 웨이퍼(1000)의 표면을 노출시킨다. 트렌치가 관통 전위를 가둘 수 있도록, 각 트렌치의 폭은 유전체 물질의 두께 이하가 되어야만 한다.
이후에는 선택적으로, 앞서 설명한 기술을 이용하여 트렌치(1160)의 바닥에서 실리콘 기판(1000)의 표면을 세정할 수 있다.
다음 단계는 제1다이오드 소자(1195)의 위치를 제외한 모든 위치에서 본 구조의 상부 표면을 마스킹하는 것이다. 그리고 나서 도 25에 도시된 바와 같이 하부 다이오드 영역(1170)을 성장시키는데, 이런 하부 다이오드 영역(1170)은 트렌치를 채우며 하나의 연속적인 필름을 형성하도록 병합되는 반도체 물질의 레이어를 의미한다. 여기서 사용되는 예시적인 반도체 물질은 이미 앞에서 설명한바 있다. 부정합 전위가 하부 다이오드 영역(1170)과 실리콘 기판(1000) 사이의 계면에 형성된다. 관통 전위는 45도 각도로 위쪽으로 전파되며, 트렌치의 측벽과 교차하고, 트랩핑 영역 내에서 종결된다.
이때, 하부 다이오드 영역(1170)을 평탄화시키는 것이 바람직할 수 있다.
그리고 나서, 활성 다이오드 영역(1180)을 형성하는 반도체 물질의 레이어 및 상부 다이오드 영역(1190)을 형성하는 또 다른 반도체 물질의 레이어를 성장시킨다. 하부 다이오드 영역(1170), 활성 다이오드 영역(1180), 및 상부 다이오드 영역(1190)은 모두 함께 제1다이오드 소자(1195)를 형성한다.
다음으로, 제2유전체 물질(1200)의 레이어를 증착시킨다. 예를 들어 제1유전체 물질이 SiO2라면, 제2유전체 물질은 SiNx가 될 수 있다. 제1다이오드 소자를 포함하는 영역을 제외한 모든 영역에서 습식 또는 건식 에칭에 의해 제2유전체 물질(1200)을 선택적으로 제거하여, 도 26에 도시된 바와 같은 구조를 만들게 된다.
그리고 나서, 제2다이오드 소자(1240)의 위치를 제외한 모든 위치에서 본 구조를 마스킹한다. 다음 단계에서, 제1다이오드 소자를 만든 것과 동일한 단계를 진행하여 제2다이오드 소자를 만들며 그에 의해 도 27에 도시된 바와 같은 구조를 산출하게 된다. 도 27에 도시된 바와 같이, 하부 다이오드 영역(1210), 활성 다이오드 영역(1220), 및 상부 다이오드 영역(1230)이 제2다이오드 소자(1240)를 형성한다.
제2다이오드 소자(1240)를 덮는 또 다른 제2유전체 물질(1200)의 레이어를 증착시킨다. 그리고 나서, 제3다이오드 소자(1280)를 포함하게 될 영역에서 습식 또는 건식 에칭에 의해 이런 제2유전체 물질(1200)의 레이어를 선택적으로 제거한다.
다음으로, 제1다이오드 소자(1195) 및 제2다이오드 소자(1240)을 만든 것과 동일한 단계를 진행하여, 제3다이오드 소자(1280)의 위치를 제외한 모든 위치에서 본 구조를 마스킹하고 제3다이오드 소자(1280)를 만든다. 이렇게 진행된 결과는 도 28에 도시된 구조가 된다. 도 28에 도시된 바와 같이, 하부 다이오드 영역(1250), 활성 다이오드 영역(1260), 및 상부 다이오드 영역(1270)은 제3다이오드 소자(1280)를 형성한다.
마지막으로, 제2유전체 물질(1200)로 제3다이오드 소자(1280)를 덮고, 제2유전체 물질(1200)을 관통하여 콘택트 비아(contact via)를 패터닝하고, 각각의 다이오드 소자의 상부에 개별적인 콘택트(1290)를 증착시킨다. 또한, 하부의 전기적 콘택트(1300)를 지지 기판(1000)에 생성할 수 있다. 이런 하부의 전기적 콘택트(1300)는 모두 다이오드 소자에 공통적인 것이 바람직하나 반드시 공통적일 필요는 없다.
최종 결과는 도 29에 도시되었다. 다양한 다이오드 소자는 상부 다이오드 영역, 활성 다이오드 영역, 및 하부 다이오드 영역에 대하여 서로 다른 세트의 반도체 물질을 포함할 수 있다. 각각의 다이오드 소자에 있어서, 원하는 색의 광을 방출하거나(LED에 있어서) 또는 원하는 주파수의 광을 흡수하도록(태양광 전지에 있어서), 반도체 물질의 밴드갭이 조정된다. 이런 실시 예는 단일 칩에 다수의 다이오드 소자를 생성하는데 있어서 상대적으로 비용이 적게 드는 방법을 제시한다.
요약하자면, 복수의 다이오드 소자를 포함하는 단일 칩은 다음과 같은 요소를 포함한다. 즉, 이는 실리콘 웨이퍼 기판(1000), 실리콘 웨이퍼 기판(1000)을 덮는 제1유전체 물질(1010)의 레이어, 복수의 다이오드 소자(적어도 3개의 다이오드 소자인 1195, 1240, 1280), 이런 다이오드 소자를 덮는 제2유전체 물질(1200)의 레이어, 상부의 전기적 콘택트(1290), 및 하부의 전기적 콘택트(1300)이다. 여기서, 제1유전체 물질(1010)의 레이어는 실리콘 웨이퍼 기판(1000)의 표면을 노출시키는 트렌치(1160)를 포함하고, 이런 트렌치(1160)는 실질적으로 수직한 측벽을 가지며 이런 트렌치(1160)의 폭에 대한 높이의 비율은 1 이상이다. 또한, 복수의 다이오드 소자(1195, 1240, 1280) 각각은, 제1유전체 물질(1010)의 레이어의 일 부분에 있는 트렌치(1160)를 채우며 이런 트렌치(1160)를 넘쳐서 하부 다이오드 영역(1170, 1210, 1250)를 생성하는 유전체 물질의 레이어, 트렌치(1160) 내에서 관통 전위를 가두기 위한 트랩핑 영역, 활성 다이오드 영역(1180, 1220, 1260), 및 상부 다이오드 영역(1190, 1230, 1270)을 포함한다.
도 30은 도 29에 도시된 구조를 제조하는 방법을 요약한 것이다. 단일 칩에 복수의 다이오드 소자를 만드는 이런 방법은 다음과 같은 단계를 포함한다.
- 실리콘 웨이퍼(1000)의 표면 위로 제1유전체 물질(1010)의 레이어를 증착시키는 단계
- 각 트렌치(1160)가 실질적으로 수직한 측벽을 갖고 각 트렌치(1160)의 폭에 대한 높이의 비율이 1 이상이 되도록, 제1유전체 물질(1010)의 레이어 안에 트렌치(1160)를 패터닝하여 실리콘 웨이퍼(1000)의 표면을 노출시키는 단계
- 제1다이오드 소자(1195)의 위치를 제외한 모든 위치에서 본 구조를 마스킹하는 단계
- 제1다이오드 소자(1195)를 생성하는 다음과 같은 단계를 수행하는 단계: 즉, 트렌치를 채우며 트렌치를 넘쳐서 하나의 연속적인 필름 형태로 하부 다이오드 영역(1170)을 생성하도록 병합되는 반도체 물질의 레이어를 성장시키는 단계, 활성 다이오드 영역(1180)을 생성하는 반도체 물질의 레이어를 성장시키는 단계, 및 상부 다이오드 영역(1190)을 생성하는 반도체 물질의 레이어를 성장시키는 단계
- 제2유전체 물질(1200)의 레이어를 증착시키는 단계
- 제1다이오드 소자(1195)를 포함하는 영역을 제외한 모든 영역에서 제2유전체 물질(1200)을 선택적으로 제거하는 단계
- 제2다이오드 소자(1240)의 위치를 제외한 모든 위치에서 본 구조를 마스킹하는 단계
- 제1다이오드 소자(1195)와 동일한 단계에 의해 제2다이오드 소자(1240)를 생성하는 단계
- 제2다이오드 소자(1240)를 덮는 제2유전체 물질(1200)을 증착시키는 단계
- 제3다이오드 소자(1280)를 포함하게 될 영역에서 제2유전체 물질(1200)을 선택적으로 제거하는 단계
- 제3다이오드 소자(1280)의 위치를 제외한 모든 위치에서 본 구조를 마스킹하는 단계
- 제1다이오드 소자(1195) 및 제2다이오드 소자(1240)와 동일한 단계에 의해 제3다이오드 소자(1280)를 생성하는 단계
- 제3다이오드 소자(1280)를 덮는 제2유전체 물질(1200)을 증착시키는 단계
- 제2유전체 물질(1200)을 관통하여 콘택트 비아를 패터닝하는 단계
- 제1다이오드 소자, 제2다이오드 소자, 및 제3다이오드 소자에 대한 상부의 전기적 콘택트(1290)를 생성하는 단계
- 3개의 모든 다이오드 소자에 공통된 하부의 전기적 콘택트(1300)를 생성하는 단계
어떠한 수의 다이오드 소자를 단일 칩에 생성하는 것도 물론 가능할 수 있으며, 이용 가능한 공간의 크기만이 이를 제약하게 된다.
본 장치의 실시 예들은 트랩핑 영역의 제공을 위하여 트렌치를 이용하는 것으로 설명되었으나, 결함을 가두도록 의도되며 결함을 가두기에 기능적으로 충분한 단면을 갖는 다른 구조적 형상의 리세스도 여기서는 "트렌치"로서 이용될 수 있을 것이다.
본 장치의 실시 예들은 에피택셜 성장이나 이와 유사한 것에 의해 이용 및/또는 형성되는 방법, 구조, 또는 장치를 제공한다. 예를 들면, 단일 웨이퍼 또는 다중 웨이퍼 회분식 반응기(batch reactor)가 예시적으로 적절한 에피택셜 성장 시스템이 될 수 있다. 다양한 CVD 기술이 이용될 수 있다. 장치 제조에 있어서 대량의 에피택시를 위해 일반적으로 이용되는데 적합한 CVD 시스템은, 예컨대 독일 아헨의 Aixtron에서 입수할 수 있는 Aixtron 2600 다중 웨이퍼 시스템, 캘리포니아 산타클라라의 Applied Materials에서 입수할 수 있는 EPI CENTURA 단일 웨이퍼 다중 챔버 시스템, 또는 네덜란드 빌토벤(Bilthoven)의 ASM International에서 입수할 수 있는 EPSILON 단일 웨피어 에피택셜 반응기를 포함할 수 있다.
본 설명에 있어서 "일 실시 예", "어느 실시 예", "예시적인 실시 예", "또 다른 실시 예", "다른 실시 예들", 등과 같이 언급한 것은, 이런 실시 예와 관련하여 설명된 특정한 특징, 구조, 또는 특성이 본 발명의 적어도 일 실시 예에 포함된다는 것을 의미한다. 본 설명의 다양한 부분에서 이런 문구가 나타나는 것은 반드시 이들 모두가 동일한 실시 예를 지칭하는 것은 아니다. 또한, 어느 실시 예와 관련하여 특정한 특징, 구조, 또는 특성이 설명될 경우, 다른 실시 예와 관련하여 이러한 특징, 구조, 또는 특성을 적용하는 것은 해당 분야에 통상적인 기술을 가진 자의 범위 내에 있음이 제시될 수 있다. 또한, 이해의 편의를 위하여 어떤 방법의 절차들은 분리된 절차로서 설명되기도 하였다. 그러나, 이렇게 분리된 것으로 설명된 절차들은 그 실시에 있어서 반드시 순서에 의존하는 것으로 해석되어서는 아니 될 것이다. 즉, 몇몇 절차들은 다른 순서로 실시될 수 있으며 동시에 실시되는 등과 같이 실시될 수 있다. 또한, 예시적인 도표들은 여기서 개시되는 실시 예에 따르는 다양한 방법을 나타낸다. 이렇게 예시적인 방법의 실시 예는 여기서 대응되는 장치의 실시 예를 이용하여 설명되었고 대응되는 장치의 실시 예에 적용될 수 있다. 그러나 이런 방법의 실시 예는 그에 의해 한정되는 것으로 의도되어서는 아니 될 것이다.
비록 본 발명의 소수의 실시 예만이 도시되고 설명되었으나, 해당 분야에 통상적인 지식을 가진 자는 본 발명의 원리 및 의미를 벗어나지 않은 채로 이런 실시 예에 변경이 가해질 수 있음을 이해할 수 있을 것이다. 따라서 앞선 실시 예들은 모든 면에 있어서 여기서 설명된 발명을 한정하기보다는 설명하기 위한 것으로 간주되어야 할 것이다. 따라서 본 발명의 범위는 앞선 설명이 아니라 첨부된 청구항에 의해 표시되어 지며, 청구항의 균등한 의미 및 균등한 범위 내에 있는 모든 변경은 본 발명에 포함되는 것으로 의도된다. 여기서 개시된 내용에 사용된 바와 같이, "바람직하게"란 용어는 배타적인 의미가 아니며 "바람직하지만 이에 한정되지 않는"이란 의미를 나타낸다. 청구항에 있는 용어는 여기서 설명된 바와 같은 일반적인 발명적 사상에 일치하도록 최광의로 해석되어야만 할 것이다. 예를 들어, "결합" 및 "연결"(그리고 이들의 파생어)이란 용어는 직접적 및 간접적인 결합/연결의 양자를 모두 함축하는 것으로 사용된다. 다른 예로서, "구비하는(having)"과 "포함하는(including)"이란 용어, 이들의 파생어 및 이와 유사한 전이구는 "포함하는(comprising)"과 동일한 의미로 사용된다 (즉, 이들 모두는 "개방형(open ended)" 청구항을 나타내는 용어로 간주된다). 오직 "...로 구성되는" 및 "본질적으로 ...로 구성되는"란 문구만이 폐쇄형(close ended) 청구항으로 간주되어야만 한다. 만약 "...를 위한 수단"이란 용어 및 관련된 기능이 청구항에 나타나고 청구항이 이런 기능을 수행하는데 충분한 구조를 기재하지 못하지 않는다면, 이런 청구항은 기능식 청구항으로 해석되도록 의도된 것은 아니다.
바람직한 실시 예는 광소자(photonic device)를 포함할 수 있는데, 이런 광소자는, 기판, 상기 기판의 일부를 노출시키며 1 이상의 종횡비(aspect ratio)를 갖는 2 이상의 개구를 포함하는 유전체 물질, 상기 기판과는 격자 부정합되며 상기 2 이상의 개구의 공간을 차지하며 상기 2 이상의 개구 위에서 병합되어 하부 다이오드 영역을 형성하는 화합물 반도체 물질을 포함하는 하부 다이오드 물질, 상부 다이오드 물질, 및 상기 상부 다이오드 물질 및 상기 하부 다이오드 물질 사이에 있는 활성 다이오드 영역을 포함한다. 상기 기판은 실리콘, 사파이어, 및 실리콘 카바이드로 구성되는 그룹에서 선택될 수 있다. 상기 기판은 단결정 실리콘 웨이퍼가 될 수 있다. 상기 단결정 실리콘 웨이퍼는 (111)이나 (100)의 격자 방향을 가질 수 있다. 상기 활성 다이오드 영역은 상기 상부 다이오드 물질과 상기 하부 다이오드 물질의 접합에 의해 형성되는 p-n 접합을 포함할 수 있다. 상기 활성 다이오드 영역은 상기 상부 다이오드 물질 및 상기 하부 다이오드 물질과는 다른 물질을 포함할 수 있고, 상기 활성 다이오드 영역은 상기 상부 다이오드 물질과 상기 하부 다이오드 물질 사이에 형성되는 p-i-n 접합의 진성(intrinsic) 영역을 형성할 수 있다. 상기 활성 다이오드 영역은 상기 상부 다이오드 물질과 상기 하부 다이오드 물질 사이에 형성되는 다수의 양자 우물을 포함할 수 있다. 상기 유전체 물질은 본질적으로 실리콘 이산화물, 실리콘 질화물, 실리콘 옥시나이트라이드(silicon oxynitride), 하프늄(hafnium)의 산화물, 하프늄의 실리케이트(silicate), 지르코늄의 산화물, 지르코늄의 실리케이트, 및 이들의 조합으로 구성되는 그룹에서 선택되는 물질을 포함할 수 있다. 상기 개구는 트렌치 또는 두 수직한 축에서 1 이상의 종횡비를 갖는 홀(hole)이 될 수 있다. 상기 화합물 반도체 물질은 III-V족 화합물, II-VI족 화합물, 또는 IV족 합금을 포함할 수 있다. 상기 하부 다이오드 물질은 n-타입 도펀트(dopant)를 포함할 수 있고, 상기 상부 다이오드 물질은 p-타입 도펀트를 포함할 수 있다. 상기 광소자는 상기 상부 다이오드 물질 위로 형성되는 콘택트를 더 포함할 수 있다. 상기 콘택트는 투명한 도전체가 될 수 있다. 또한 상기 광소자는 상기 기판에 인접하게 형성되는 제2콘택트를 더 포함할 수 있다.
또 다른 바람직한 실시 예는 기판 및 상기 기판의 상부 표면에 근접한 제1영역, 상기 제1영역에 근접한 제2영역, 및 상기 제1, 2영역 사이에 있는 활성 영역을 포함하는 광다이오드(photonic diode)를 구비하는 광소자를 포함할 수 있다. 여기서, 상기 제2영역은 상기 활성 영역에 인접한 표면을 포함하는데, 이런 표면은 일반적으로 상기 기판의 상기 상부 표면에 평행하다. 그리고, 상기 제2영역은 상기 활성 영역에서 떨어져 있는 적어도 하나의 결함 트랩핑 영역을 포함하고, 상기 결함 트랩핑 영역은 상기 기판의 상기 상부 표면에서 떨어져서 연장하는 표면을 포함한다. 상기 제1다이오드 영역의 표면은 핸들 기판에 접합될 수 있다. 상기 제1영역과 핸들 기판 사이에서 중간(intermediate) 레이어가 상기 핸들 기판에 접합될 수 있다. 상기 핸들 기판은 상기 제1다이오드 영역에 전기적으로 연결되는 도전체를 포함할 수 있다. 상기 광소자는 상기 핸들 기판에 연결되며 상기 제1다이오드 영역과 전기적으로 연통되는(in electrical communication with) 콘택트를 더 포함할 수 있다.
또 다른 바람직한 실시 예는 광소자를 제조하는 방법을 포함한다. 이런 제조 방법은, 기판 위로 유전체 물질의 레이어를 증착시키는 단계, 상기 기판의 표면의 일부를 노출시키도록 1 이상의 종횡비를 갖는 2 이상의 개구를 상기 유전체 물질 안에 패터닝하는 단계, 상기 2 이상의 개구에서 상기 기판과 격자 부정합되는 화합물 반도체 물질을 성장시키며, 상기 화합물 반도체 물질이 상기 2 이상의 개구를 채우고 상기 2 이상의 개구 위에서 병합되게 하여 연속적인 레이어를 형성함으로써, 하부 다이오드 영역을 형성하는 단계, 상기 하부 다이오드 영역 위에 활성 다이오드 영역을 형성하는 단계, 및 상기 활성 다이오드 영역 위에 상부 다이오드 영역을 형성하는 단계를 포함할 수 있다. 상기 제조 방법은 핸들 웨이퍼를 상기 상부 다이오드 영역에 접합시키는 단계 및 상기 기판을 제거하는 단계를 더 포함할 수 있다.
또 다른 바람직한 실시 예는, 2 이상의 관통 전위 트랩핑 영역을 포함하며 화합물 반도체 물질로 구성되는 하부 다이오드 영역, 활성 다이오드 영역, 상부 다이오드 영역, 핸들 기판, 상기 핸들 기판과 연통되는(in communication with) 제1전기적 콘택트, 및 상기 하부 다이오드 영역과 연통되는 제2전기적 콘택트를 구비하는 광소자를 제공할 수 있다.
또 다른 바람직한 실시 예는 광소자를 제조하는 방법을 제공할 수 있는데, 이런 제조 방법은 기판 위로 유전체 물질의 레이어를 증착시키는 단계, 상기 기판의 표면의 일부를 노출시키도록 1 이상의 종횡비를 갖는 2 이상의 개구를 상기 유전체 물질 안에 패터닝하는 단계, 상기 2 이상의 개구에서 상기 기판과 격자 부정합되는 화합물 반도체 물질을 성장시키며, 상기 화합물 반도체 물질이 상기 2 이상의 개구를 채우고 상기 2 이상의 개구 위에서 병합되게 하여 연속적인 레이어를 형성함으로써, 하부 다이오드 영역을 형성하는 단계, 상기 하부 다이오드 영역 위에 활성 다이오드 영역을 형성하는 단계, 상기 활성 다이오드 영역 위에 상부 다이오드 영역을 형성하는 단계, 핸들 웨이퍼를 상기 상부 다이오드 영역에 접합시키는 단계, 상기 기판을 제거하는 단계, 상기 유전체 물질을 제거하는 단계, 제1전기적 콘택트를 상기 핸들 기판에 접촉시키는 단계, 및 제2전기적 콘택트를 상기 하부 다이오드 영역에 접촉시키는 단계를 포함한다.
또 다른 바람직한 실시 예는 기판에 접합되는 반도체 물질을 포함하는 구조의 제조 방법을 포함한다. 이런 제조 방법은, 기판 위로 유전체 물질의 레이어를 증착시키는 단계, 상기 기판의 표면의 일부를 노출시키도록 1 이상의 종횡비를 갖는 2 이상의 개구를 상기 유전체 물질 안에 패터닝하는 단계, 상기 2 이상의 개구에서 상기 기판과 격자 부정합되는 화합물 반도체 물질의 레이어를 성장시키며 상기 화합물 반도체 물질이 상기 2 이상의 개구를 채우고 상기 2 이상의 개구 위에서 병합되게 하여 연속적인 레이어를 형성하는 단계, 벽개면을 생성하도록 상기 화합물 반도체 물질로 이온을 주입하는 단계, 핸들 기판을 상기 화합물 반도체 물질로 접합시키는 단계, 및 상기 벽개면에서 상기 화합물 반도체 물질의 레이어를 분리하는 단계를 포함할 수 있다.
어떤 양상에 있어서, 바람직한 실시 예는 복수의 개별적인 광소자들을 포함하는 칩을 제공할 수 있다. 이런 칩은 기판, 상기 기판을 덮으며 1 이상의 종횡비를 갖는 복수의 개구를 구비하는 제1유전체 물질의 레이어, 복수의 개별적인 광소자들, 상기 복수의 개별적인 광소자들을 덮는 제2유전체 물질의 레이어, 일 이상이 있는 상부의 전기적 콘택트, 및 일 이상이 있는 하부의 전기적 콘택트를 포함할 수 있다. 여기서, 상기 복수의 개별적인 광소자들 각각은 (i) 상기 기판에 부정합되며 2 이상의 개구의 공간을 차지하며 이렇게 차지한 개구 위에서 병합되어 하나의 하부 다이오드 영역을 포함하는 반도체 물질의 레이어, (ii) 활성 다이오드 영역, 및 (iii) 상부 다이오드 영역을 포함한다.
또 다른 바람직한 방법은 복수의 개별적인 광소자들을 포함하는 칩을 제조하는 방법을 제공할 수 있다. 이런 제조 방법은, 기판 위로 유전체 물질의 레이어를 증착시키는 단계, 상기 기판의 표면의 일부를 노출시키도록 1 이상의 종횡비를 갖는 제1세트의 개구를 상기 유전체 물질 안에 패터닝하는 단계, 상기 제1세트의 개구에서 상기 기판과 격자 부정합되는 반도체 물질의 레이어를 성장시키며 상기 반도체 물질이 상기 제1세트의 개구를 채우고 상기 제1세트의 개구 위에서 병합되게 하여 연속적인 레이어를 형성함으로써 제1하부 다이오드 영역을 형성하는 단계, 상기 제1하부 다이오드 영역 위에 제1활성 다이오드 영역을 형성하는 단계, 상기 제1활성 다이오드 영역 위에 제1상부 다이오드 영역을 형성하는 단계, 상기 제1하부 다이오드 영역, 상기 제1활성 다이오드 영역, 및 상기 제1상부 다이오드 영역을 덮는 유전체 물질의 레이어를 성장시키는 단계, 상기 기판의 상기 표면의 일부를 노출시키도록 1 이상의 종횡비를 갖는 제2세트의 개구를 상기 유전체 물질 안에 패터닝하는 단계, 상기 제2세트의 개구에서 상기 기판과 격자 부정합되는 반도체 물질의 레이어를 성장시키며 상기 반도체 물질이 상기 제2세트의 개구를 채우고 상기 제2세트의 개구 위에서 병합되게 하여 연속적인 레이어를 형성함으로써 제2하부 다이오드 영역을 형성하는 단계, 상기 제2하부 다이오드 영역 위에 제2활성 다이오드 영역을 형성하는 단계, 상기 제2활성 다이오드 영역 위에 제2상부 다이오드 영역을 형성하는 단계, 및 상기 제2하부 다이오드 영역, 상기 제2활성 다이오드 영역, 및 상기 제2상부 다이오드 영역을 덮는 유전체 물질의 레이어를 성장시키는 단계를 포함한다. 상기 제조 방법은 제1전기적 콘택트를 상기 기판에 접촉시키는 단계, 제2전기적 콘택트를 상기 제1상부 다이오드 영역에 접촉시키는 단계, 및 제3전기적 콘택트를 상기 제2상부 다이오드 영역에 접촉시키는 단계를 더 포함할 수 있다.

Claims (20)

  1. 기판;
    상기 기판의 일부를 노출시키며 1 이상의 종횡비(aspect ratio)를 갖는 2 이상의 개구를 포함하는 유전체 물질;
    상기 기판과는 격자 부정합되며 상기 2 이상의 개구의 공간을 차지하며 상기 2 이상의 개구 위에서 병합되어 하부 다이오드 영역을 형성하는 화합물 반도체 물질을 포함하는 하부 다이오드 물질;
    상부 다이오드 물질; 및
    상기 상부 다이오드 물질 및 상기 하부 다이오드 물질 사이에 있는 활성 다이오드 영역을 포함하는 것을 특징으로 하는 광소자.
  2. 제1항에 있어서,
    상기 기판은 실리콘, 사파이어, 및 실리콘 카바이드로 구성되는 그룹에서 선택되는 것을 특징으로 하는 광소자.
  3. 제1항에 있어서,
    상기 기판은 (111)이나 (100)의 격자 방향을 갖는 단결정 실리콘 웨이퍼인 것을 특징으로 하는 광소자.
  4. 제1항에 있어서,
    상기 활성 다이오드 영역은 상기 상부 다이오드 물질과 상기 하부 다이오드 물질의 접합에 의해 형성되는 p-n 접합을 포함하는 것을 특징으로 하는 광소자.
  5. 제1항에 있어서,
    상기 활성 다이오드 영역은 상기 상부 다이오드 물질 및 상기 하부 다이오드 물질과는 다른 물질을 포함하고,
    상기 활성 다이오드 영역은 상기 상부 다이오드 물질과 상기 하부 다이오드 물질 사이에 형성되는 p-i-n 접합의 진성 영역을 형성하는 것을 특징으로 하는 광소자.
  6. 제1항에 있어서,
    상기 활성 다이오드 영역은 상기 상부 다이오드 물질과 상기 하부 다이오드 물질 사이에 형성되는 다수의 양자 우물을 포함하는 것을 특징으로 하는 광소자.
  7. 제1항에 있어서,
    상기 유전체 물질은 본질적으로 실리콘 이산화물, 실리콘 질화물, 실리콘 옥시나이트라이드(silicon oxynitride), 하프늄(hafnium)의 산화물, 하프늄의 실리케이트(silicate), 지르코늄의 산화물, 지르코늄의 실리케이트, 및 이들의 조합으로 구성되는 그룹에서 선택되는 물질을 포함하는 것을 특징으로 하는 광소자.
  8. 제1항에 있어서,
    상기 개구는 두 수직한 축에서 1 이상의 종횡비를 갖는 홀(hole)인 것을 특징으로 하는 광소자.
  9. 제1항에 있어서,
    상기 화합물 반도체 물질은 본질적으로 III-V족 화합물, II-VI족 화합물, IV족 합금, 및 이들의 조합으로 구성되는 그룹에서 선택되는 물질을 포함하는 것을 특징으로 하는 광소자.
  10. 제1항에 있어서,
    상기 하부 다이오드 물질은 n-타입 도펀트를 포함하고, 상기 상부 다이오드 물질은 p-타입 도펀트를 포함하는 것을 특징으로 하는 광소자.
  11. 제1항에 있어서,
    상기 상부 다이오드 물질 위로 형성되는 콘택트를 더 포함하는 것을 특징으로 하는 광소자.
  12. 제11항에 있어서,
    상기 기판에 인접하게 형성되는 제2콘택트를 더 포함하는 것을 특징으로 하는 광소자.
  13. 기판; 및
    상기 기판의 상부 표면에 근접한 제1영역, 상기 제1영역에 근접한 제2영역, 및 상기 제1, 2영역 사이에 있는 활성 영역을 포함하는 광다이오드를 포함하고,
    상기 제2영역은, 상기 활성 영역에 인접하며 상기 기판의 상기 상부 표면에 평행한 표면을 포함하고,
    상기 제2영역은 상기 활성 영역에서 떨어져 있는 적어도 하나의 결함 트랩핑 영역을 포함하고,
    상기 결함 트랩핑 영역은 상기 기판의 상기 상부 표면에서 떨어져서 연장하는 표면을 포함하는 것을 특징으로 하는 광소자.
  14. 제13항에 있어서,
    상기 제1영역의 표면은 핸들 기판(handle substrate)에 접합되는 것을 특징으로 하는 광소자.
  15. 제13항에 있어서,
    상기 제1영역과 핸들 기판 사이에서 중간 레이어가 상기 핸들 기판에 접합되는 것을 특징으로 하는 광소자.
  16. 제14항에 있어서,
    상기 핸들 기판은 상기 제1영역에 전기적으로 연결되는 도전체를 포함하는 것을 특징으로 하는 광소자.
  17. 제13항에 있어서,
    핸들 기판에 연결되며 상기 제1영역과 전기적으로 연통되는 콘택트를 더 포함하는 것을 특징으로 하는 광소자.
  18. 기판 위로 유전체 물질의 레이어를 증착시키는 단계;
    상기 기판의 표면의 일부를 노출시키도록 1 이상의 종횡비를 갖는 2 이상의 개구를 상기 유전체 물질 안에 패터닝하는 단계;
    상기 2 이상의 개구에서 상기 기판과 격자 부정합되는 화합물 반도체 물질을 성장시키며, 상기 화합물 반도체 물질이 상기 2 이상의 개구를 채우고 상기 2 이상의 개구 위에서 병합되게 하여 연속적인 레이어를 형성함으로써, 하부 다이오드 영역을 형성하는 단계;
    상기 하부 다이오드 영역 위에 활성 다이오드 영역을 형성하는 단계; 및
    상기 활성 다이오드 영역 위에 상부 다이오드 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 광소자의 제조 방법.
  19. 제18항에 있어서,
    핸들 웨이퍼를 상기 상부 다이오드 영역에 접합시키는 단계; 및
    상기 기판을 제거하는 단계를 더 포함하는 것을 특징으로 하는 광소자의 제조 방법.
  20. 제18항에 있어서,
    벽개면(cleavage plane)을 생성하도록 상기 화합물 반도체 물질로 이온을 주입하는 단계;
    핸들 기판을 상기 화합물 반도체 물질로 접합시키는 단계; 및
    상기 벽개면에서 상기 화합물 반도체 물질의 레이어를 분리하는 단계를 더 포함하는 것을 특징으로 하는 광소자의 제조 방법.
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