KR20090010284A

KR20090010284A - 반도체 발광소자 및 그 제조방법

Info

Publication number: KR20090010284A
Application number: KR1020070073252A
Authority: KR
Inventors: 손효근; 정흥섭
Original assignee: 엘지이노텍 주식회사
Priority date: 2007-07-23
Filing date: 2007-07-23
Publication date: 2009-01-30

Abstract

본 발명의 실시 예는 반도체 발광소자 및 그 제조 방법에 관한 것이다.

본 발명의 실시 예에 따른 반도체 발광소자는, 제 1반도체층; 상기 제 1반도체층 위에 형성된 제 2반도체층; 상기 제 2반도체층 위에 형성된 활성층; 상기 활성층 위에 형성된 제 3반도체층; 상기 각 층의 표면에 형성된 오목부를 포함한다.

질화물, 반도체, 발광소자, 오목부

Description

반도체 발광소자 및 그 제조방법{semiconductor light emitting device and fabrication method thereof}

일반적으로 반도체 발광소자는 자외선, 청색 및 녹색 영역을 포괄하는 발광 영역을 가진다. 특히, GaN계 질화물 반도체 발광소자는 그 응용 분야에 있어서 청색/녹색 LED의 광소자 및 MESFET(Metal Semiconductor Field Effect Transistor), HEMT (Hetero junction Field - Effect Transistors) 등의 고속 스위칭 소자, 고출력 소자에 응용되고 있다.

도 1은 종래 반도체 발광소자를 나타낸 도면이다.

도 1을 참조하면, 반도체 발광소자(10)는 사파이어 기판(11) 위에 n형 반도체층(13), 활성층(15) 및 p형 반도체층(17)을 형성하게 된다. 부분 식각 공정을 통해 상기 n형 반도체층(13) 위에 n형 전극(19) 및 p형 반도체층(17) 위에 p형 전극(21)이 형성된다.

이러한 반도체 발광소자(10)는 p형 전극(21) 및 n형 전극(19)에 전압을 인가하면, p형 반도체층(17)과 n형 반도체층(13) 사이에 순방향 바이어스(forward bias)가 걸리게 된다. 이때 상기 활성층(15)에서 전자 및 정공들이 재 결합(recombination)되어 광을 방출하게 된다.

이러한 반도체 발광소자(10)는 내부에 흐르는 전류로부터 많은 양의 빛을 얻기 위해 내부 양자효율(internal quantum efficiency)이 높아야 하고, 발광 빛이 발광 소자의 외부로 빠져나오도록 하는 적출효율(extraction efficiency)이 높아야 한다. 이를 위해 사파이어 기판(11) 및 n형 반도체층(13) 사이에 결정성이 우수한 반도체층을 성장시켜 발광 소자의 내부 양자 효율을 높이고, 반도체층의 기하학적 구조를 변형시킴으로써, 발광 빛의 내부 전반사(total internal reflection) 비율을 줄여 발광 소자의 적출 효율을 높여주어야 한다.

그러나, 이종기판상에 성장되는 종래의 질화물 반도체층은 사파이어와 격자 상수 및 열팽창 계수의 차이로 인해 10⁸ 내지 10⁹/cm² 정도로 높은 밀도의 관통 전위(threading dislocation)를 포함하고 있다.

또한 종래 반도체 발광 소자에서는 활성층에서 발산된 빛의 많은 양이 발광 소자의 외부로 잘 빠져나가지 못하고, 내부에서 전반사를 일으키며 순환하다가 소멸되는 문제가 있다.

본 발명의 실시 예는 반도체층의 표면이나 경계면에 오목부를 갖는 반도체 발광소자 및 그 제조 방법을 제공한다.

본 발명의 실시 예는 저결함 반도체층의 관통 전위를 따라 각 반도체층에 오목부를 각각 형성시켜 줌으로써, 발광 효율을 개선시켜 줄 수 있도록 한 반도체 발광 소자 및 그 제조방법을 제공한다.

본 발명의 실시 예에 따른 반도체 발광소자 제조방법은, 제 1반도체층을 형성하는 단계; 상기 제 1반도체층의 표면에 오목부를 형성하는 단계; 상기 제 1반도체층 위에 제 2반도체층을 형성하는 단계; 상기 제 2반도체층 위에 활성층을 형성하는 단계; 상기 활성층 위에 제 3반도체층을 형성하는 단계를 포함한다.

본 발명에 의한 반도체 발광소자 및 그 제조방법에 의하면, 고휘도 반도체 발광 발광소자를 제공할 수 있다.

또한 결정성이 높은 저결함 반도체층이 성장함으로써, 반도체 발광소자의 내부 양자효율을 증가시켜 줄 수 있으며, 신뢰성을 개선할 수 있다.

또한 오목부를 갖는 양자 우물층에 의해 내부 발광 효율을 향상시켜 줄 수 있다.

또한 발광 다이오드의 적출 효율을 향상시켜 줄 수 있다.

이하 첨부된 도면을 참조하여 본 발명을 설명하면 다음과 같다.

도 2는 본 발명 실시 예에 따른 반도체 발광소자를 나타낸 도면이다.

도 2를 참조하면, 반도체 발광소자(100)는 기판(110), 제 1반도체층(120), 제 2반도체층(130), 활성층(140), 제 3반도체층(150)을 포함한다.

상기 기판(110)은 사파이어 기판(Al₂0₃), GaN, SiC, ZnO, Si, GaP 그리고 GaAs 등으로 이루어진 군에서 선택될 수 있으며, 발광 소자 생성 후 제거될 수도 있다.

상기 기판(110) 위에는 마스크 패턴(112)이 형성된다. 상기 마스크 패턴(112)은 소정 패턴의 성장 마스크가 Si0₂, Si0_x, SiN₂, SiN_x, SiO_xN_y 또는 금속물질로 이루어진 군에서 선택될 수 있다. 여기서, 상기 마스크 패턴의 형상은 다각형 또는/및 원 형태로 형성될 수 있으며, 그물(net) 패턴의 마스크도 가능하다.

상기 마스크 패턴(112)이 형성된 기판(110) 위에 제 1반도체층(120)을 형성하게 된다. 상기 제 1반도체층(120)은 GaN, InN, AlN, InGaN, AlGaN, 또는 InAlGaN으로 이루어진 반도체층의 군에서 선택될 수 있다. 또한 제 1반도체층(120)은 n형 도펀트가 도핑되지 않는 언도프드 반도체층 또는 n형 도펀트가 도핑된 n형 반도체층으로 구현될 수 있다.

이러한 제 1반도체층(120)은 저결함 반도체층으로서, 마스크 패턴(112)이 형성되지 않는 영역부터 제 1하부 반도체층(도 5의 122)이 형성된 후, 상기 제 1하부 반도체층이 일정 높이로 형성되면 제 1상부 반도체층(도 5의 124)이 형성되어, 이웃한 제 1상부 반도체층과 봉합됨으로써, 제 1반도체층의 표면이 평탄하게 형성된다.

이러한 제 1반도체층(120)의 표면에는 오목부(125)가 형성되며, 상기 오목부(125)는 역 뿔 형상(예컨대, V자 형상)으로 형성된다. 이러한 오목부(125)의 위치는 제 1반도체층(120)의 내부를 통해 연결된 관통 전위(127)의 끝 부분에 각각 형성될 수 있다.

상기 기판(110)과 제 1반도체층(120) 사이에는 버퍼층이 형성될 수 있다. 상기 버퍼층은 상기 기판(110)과의 격자 상수 차이를 줄여주기 위한 층으로서, GaN 버퍼층, AlN 버퍼층, AlGaN 버퍼층, InGaN 버퍼층 등이 선택적으로 형성될 수 있다. 이러한 버퍼층은 형성되지 않을 수도 있다.

상기 제 1반도체층(120) 위에는 제 2반도체층(130)이 형성된다. 상기 제 2반도체층(130)은 적어도 한 층 이상의 n형 반도체층으로 구현될 수 있으며, 상기 n형 반도체층은 GaN, InN, AlN, AlGaN, InGaN, InAlGAN 등 중에서 선택될 수 있으며, Si, Ge, Sn, Se, Te 등과 같은 n형 도펀트가 선택적으로 도핑된다.

여기서 상기 제 2반도체층(130)의 표면에는 상기 제 1반도체층(120)의 오목 부(125)에 대응되는 위치에 오목부(135)가 각각 형성된다. 여기서, 오목부(135)는 역 뿔 형상(예컨대 : V자형 형상)으로 형성된다.

상기 제 2반도체층(130) 위에는 활성층(140)이 형성된다. 상기 활성층(140)은 단일 양자 우물 구조 또는 다중 양자 우물 구조로 형성된다. 상기 활성층(140)의 위/아래에는 p형/n형 클래드층이 형성될 수도 있다.

이러한 활성층(140)의 표면에는 오목부(145)가 형성되며, 상기 오목부(145)는 역 뿔형상(예컨대, V자형 형상)으로 형성된다. 이러한 활성층(140)에 형성된 역뿔 형상의 오목부(145)는 기울어진 구조로 인해 성장률이 매우 낮기 때문에 평탄부(144)의 두께보다 현저하게 작게 형성될 수 있어, 오목부(145)의 에너지 밴드는 평탄부(144)의 에너지 밴드보다 높게 나타난다.

상기 활성층(140) 위에는 제 3반도체층(150)이 형성된다. 상기 제 3반도체층(150)은 적어도 한 층 이상의 p형 반도체층으로 구현될 수 있으며, 상기 p형 반도체층은 GaN, AlN, InN, AlGaN, InGaN, InAlGaN 등 중에서 선택될 수 있으며, p형 도펀트(예: Mg, Ze)가 도핑된다.

상기 제 3반도체층(150)의 표면에는 상기 활성층(150)의 오목부(145)에 대응되는 위치에 오목부(155)가 형성된다. 여기서, 오목부(155)는 역 뿔 형상(예컨대, V자형 형상)으로 형성될 수 있다.

여기서, 본 발명의 실시 예에서는 제 1반도체층(120), 제 2반도체층(130), 활성층(140) 및 제 3반도체층(150)의 표면에 형성된 오목부(125,135,145,155)의 크기는 성장 온도 또는/및 습식 식각을 통해 조절할 수도 있다.

이러한 반도체 발광소자(100)는 수평형 반도체 발광소자로 구현될 경우, 상기 제 3반도체층(150)에서 제 2반도체층(130)의 일 부분까지 부분 식각하여 노출시키고, 제 2반도체층(130)에 제 1전극을 형성하며, 제 3반도체층(150)에 제 2전극이 형성될 수 있다.

또한 수직형 반도체 발광소자로 구현될 경우 제 3반도체층(150) 위에 제 2전극과 기판 기능을 수행하는 전도성 지지기판(미도시)을 형성한 후, 상기 기판(110)을 레이저 리프트 오프(LLO) 방법으로 제거한 후, 제 1전극을 형성하게 된다.

또한 반도체 발광소자는 pn 접합 구조 또는 np 접합 구조로 구현할 수 있으며, 제 3반도체층(150) 위에 제 4반도체층을 형성하여, npn 또는 pnp 등의 구조로 형성할 수도 있다.

한편, 반도체 발광소자의 제조 과정에 대하여 도 3 내지 도 13을 참조하여 설명하기로 한다.

도 3은 본 발명 실시 예에 따른 기판 위에 마스크층이 형성된 단면도이고, 도 4a 및 도 4b는 도 3의 마스크층의 식각에 따른 마스크 패턴의 측 단면도 및 평면도를 나타낸 도면이다.

도 3 및 도 4를 참조하면, 기판(110) 위에 성장 마스크 물질을 PECVD 또는 스퍼터링 장비를 이용하여 성장 마스크층(111)으로 증착하게 되며, 상기 증착된 성장 마스크층(111)은 소정의 패턴으로 건식 또는 습식 식각 공정을 수행하여 마스크 패턴(112)이 형성된다. 여기서, 상기 마스크 물질은 Si0₂, Si0_x, SiN₂, SiN_x, SiO_xN_y 또는 금속물질 중에서 선택될 수 있다.

여기서, 도 4a 및 도 4b와 같이, 상기 마스크 패턴(112)은 삼각형, 사각형, 오각형 등 다각형이나 원형 형상을 포함하는 요철 구조이며 서로 소정 간격으로 이격된다. 또한 마스크 패턴(112)의 두께는 수십 nm ~ 수백 nm로 형성될 수 있다. 본 발명의 실시 예에서는 이에 대해 한정하지 않는다.

상기 기판(110) 위에는 제 1반도체층(120)이 형성된다. 상기 제 1반도체층(120)은 저결함 반도체층으로서, 제 1하부 반도체층(122) 및 제 1상부 반도체층(124)을 포함하며, 상기 제 1하부 반도체층(122)은 마스크 패턴(112)이 형성되지 않는 영역부터 특히 수직 방향의 성장이 촉진되는 조건으로 성장하게 되며, 제 1상부 반도체층(124)은 제 1하부 반도체층(122) 사이 및 상기 마스크 패턴(124) 위에 수평 방향의 성장이 촉진되는 조건으로 성장되어, 다른 제 1상부 반도체층과 봉합됨으로써, 제 1반도체층(120)의 표면이 수평하게 된다.

상기 제 1반도체층(120)은 예컨대, MOCVD 장비를 이용하여 소정의 성장 온도(900~1100℃)에서 NH₃(예: 20~50L/min) 및 TMGa(예: 20~100cc/min)를 공급하여 제 1하부 GaN 반도체층(122)을 1um 이상의 두께로 성장시켜 준다. 이때, 수평 성장이 좀더 활발한 조건인 소정의 성장 온도(1050~1200℃)에서 제 1상부 GaN 반도체층(124)이 성장되면서 다른 GaN 반도체층과 봉합되면서 평탄한 표면으로 형성되어 진다.

여기서, 상기 제 1반도체층(120)과 기판(110) 사이에는 GaN 버퍼층이 형성될 수 있다. 이러한 GaN 버퍼층은 500~600℃에서 20~30nm 두께로 성장될 수 있다.

여기서, 도 6의 (a)(b)(c)에 도시된 바와 같이 제 1반도체층(120)의 제 1하 부 반도체층(122)은 단면 형상이 삼각형 뿐만 아니라 사다리꼴(122a), 사각형(122b) 형상으로 형성될 수 있으며, 또는 적어도 한 측면이 수직 또는 경사진 구조를 갖는 다각형 형상을 포함할 수 있다. 이러한 제 1하부 반도체층(122)은 수직 관통 전위(127)가 반도체층 표면부까지 전파되는 밀도를 줄이기 위해 삼각형 단면으로 형성하여, 삼각형 단면의 반도체층이 수평성장되면서 관통전위(127a)가 제 1상부 반도체층(124)의 수평전위(126)로 꺾이게 되어, 결국 반도체층의 표면까지 전파되는 관통전위의 밀도가 감소될 수 있다.

이러한 제 1반도체층(120)은 관통 전위의 밀도가 작고, 결정성이 높은 평탄한 반도체층으로 성장된다. 여기서 제 1반도체층(120)의 관통 전위 밀도는 a ×10⁷/cm²이며, 상기 a는 0<a≤10이 된다. 즉, 관통 전위 밀도는 ~10⁸/cm²이 될 수 있다. 또한 성장 조건, 성장 마스크 패턴 등에 따라 상기 관통 전위 밀도가 더 클수도있고 작을 수도 있다.

도 7은 본 발명의 실시 예에 따른 제 1반도체층의 표면 식각 예를 나타낸 도면이다.

도 5 및 도 7에 도시된 바와 같이, 상기 제 1반도체층(120)의 표면에 대해 식각 공정을 수행하게 된다. 상기 식각 공정은 습식 식각 방식으로서, H₂SO₄, H₃PO₄, KOH 등의 용액이나 이들의 혼합 용액 또는 이들의 희석 용액으로 이루어진 군에서 선택된 용액을 사용할 수 있다.

상기 제 1반도체층(120)의 표면에 대해 습식 식각을 수행함으로써, 제 1반도 체층(120)의 표면에 남아있는 관통 전위(threading dislocation)의 끝 부분에 역 뿔형상의 오목부(125)가 형성된다. 여기서, 상기 오목부(125) 간의 간격은 수십 nm ~ 수 um로 형성될 수 있다. 또한 두 개 이상의 오목부의 일부분이 겹쳐 형성될 수도 있다.

도 8의 (a)(b)(c)는 본 발명의 실시 예에 따른 제 1반도체층(120)에 형성된 오목부(125a,125b,125c)를 식각 시간에 따라 AFM(atomic force microscopy) 이미지로 나타낸 도면이다. 이때에는 200℃ 이상의 온도에서 황산(H₂SO₄)과 인산(H₃PO₄)이 부피비율 3: 1로 혼합된 식각 용액에 서로 다른 시간 동안 담가둔 것으로서, 도 8a는 식각 시간이 5분, 도 8b는 10분, 도 8c는 15분 후의 식각된 표면이다. 그리고 식각 공정 중 식각 속도를 빠르게 하기 위해, 식각 온도를 올려서 예컨대 200~260℃로 올려 식각할 수도 있다. 본 발명의 실시 예는 상기와 같은 식각 온도(200~~260℃), 식각 시간(5~15분) 및 식각 용액에 한정하지 않는다.

도 9(도 9a, 9b)는 본 발명의 실시 예에 따른 습식 식각 후의 제 1반도체층의 표면 및 종래의 언도프드 GaN층 표면을 나타낸 도면이다.

도 9a에 도시된 바와 같이, 종래 언도프드 GaN층(120a)의 표면(예: 5×5um²)은 관통전위의 끝단에 형성된 에치 피트(etch pit)(128a)의 밀도가 매우 높다. 즉, 관통 전위 밀도가 높게 나타난다.

도 9b와 도시된 바와 같이, 본 발명의 실시 예에 따른 제 1반도체층(120)의 표면(예: 10×10um²)은 에치 피트(128)가 상대적으로 적게 나타나며, 관통 전위 밀 도는 ~10⁸/cm²인 결정성이 높은 반도체층을 성장할 수 있어, 발광 다이오드의 내부 양자 효율과 신뢰성을 높일 수 있다. 즉, 본 발명은 제 1반도체층(120)을 수평성장기술을 이용하여 상당 수의 관통전위가 수평 방향으로 꺾이도록 함으로써, 제 1반도체층(120)의 표면까지 전파되는 관통전위의 밀도를 종래보다 훨씬 감소시켜 줄 수 있다.

도 10은 본 발명의 실시 예에 따른 제 1반도체층 위에 발광 구조물을 적층한 예이다.

도 10을 참조하면, 제 1반도체층(120) 위에 제 2반도체층(130)을 형성하게 된다. 상기 제 2반도체층(130)은 n형 반도체층으로서, n형 도펀트가 도핑된 GaN층, AlGaN, InGaN 등에서 선택적으로 형성될 수 있다. 이러한 제 2반도체층(130)의 표면에는 관통 전위에 대응되는 영역에 역 뿔형상의 오목부(135)가 각각 형성된다.

상기 제 2반도체층(130) 위에는 활성층(140)이 형성된다. 도 11은 본 발명의 실시 예에 따른 활성층의 구조와 양자 우물층의 전도대의 에너지 준위(Ec)를 나타낸 도면이다.

도 11a에 도시된 바와 같이, 상기 활성층(140)은 양자 우물층(141) 및 양자 장벽층(142)의 주기를 갖고, 단일 또는 다중 양자 우물 구조로 형성될 수 있다. 상기 제 2반도체층(130) 위에 양자 장벽층(142) 또는 양자 우물층(141)이 형성될 수 있으며, 또한 제 3반도체층(150)의 아래에 양자 장벽층(142)이 형성될 수 있는 것으로, 본 발명의 실시 예는 이에 한정하지는 않는다.

여기서, 활성층(140)의 성장 시, 양자 우물층(141)의 오목부(145)는 경사진 구조 및 경사면의 낮은 성장률로 인해 오목부(145)의 두께(t2)가 평탄부(144)의 두께(t1)보다 얇게 성장되며, 마찬가지로 양자 장벽층(142)도 오목부 두께가 평탄부의 두께 보다 얇게 성장될 수 있다.

상기 활성층(140)의 양자 우물층(141) 및 양자 장벽층(142)에 역 뿔 형상의 오목부(145)가 각각 형성됨으로써, 오목부(145)의 양자 우물층(141)은 도 11b와 같이 전도대 에너지 준위(147)가 평탄부(144)의 전도대 에너지 준위(146) 보다 높게 형성된다. 이러한 에너지 준위(146,147)의 차이(G)로 인해 오목부(145)의 양자 우물층(141)이 평탄부(144)의 양자 우물층(141)에 대해 수평방향 에너지 장벽 역할을 하게 된다.

이러한 양자 우물층(141)의 평탄부(144) 및 오목부(145) 구조(즉, 요철 구조)에 의해 양자 우물층(141)에서 여기된 캐리어들은 대부분 양자 우물층(141)의 평탄부(144)에 구속됨으로써, 오목부에 존재하는 관통 전위(127)에 영향을 받지 않고 대부분의 전자와 정공이 양자 우물층(141)의 평탄부(144)에서 발광성 재결합을 하게 되어, 발광소자의 내부 양자 효율이 향상될 수 있다.

상기 활성층(140) 위에는 제 3반도체층(150)을 형성하게 된다. 상기 제 3반도체층(150)은 p형 반도체층으로 구현될 수 있으며, 상기 p형 반도체층은 p형 도펀트가 도핑된 GaN, AlGaN, InGaN 등에서 선택될 수 있다. 이러한 제 3반도체층(150)의 표면에는 역 뿔형상의 오목부(155)가 형성된다.

여기서, 제 2반도체층(130), 활성층(140) 및 제 3반도체층(150)의 표면에는 역 뿔형상의 오목부(135,145,155)가 형성된다. 또한 제 2 및 제 3반도체 층(130,150)의 오목부(135,155)에 대해 별도의 식각 공정을 진행하여, 오목부(135,155)의 직경이나 깊이를 조절할 수도 있다. 여기서, 각 층의 표면에 형성된 오목부(135,145,155)의 깊이는 0<깊이<10um이며, 상기 오목부의 직경은 0<직경<30um으로 형성될 수 있다.

도 12(도 12a, 12b)는 본 발명의 실시 예에 따른 제 3반도체층의 표면을 나타낸 것으로, 발광소자 표면에서 CL(cathode luminescence) 이미지를 나타낸 것이다.

도 12a는 전자 빔을 조사하였을 때 제 3반도체층(150)의 전 영역에서 광이 방출되는 예를 나타낸 것이며, 이때 역뿔형상의 오목부(155)에서 광 추출이 평탄부 보다 높게 나타난다. 여기서 추출 파장은 GaN bandedge 파장인 365nm를 측정한 것이다.

도 12b는 전자 빔을 조사하였을 때 활성층에서 방출된 일정 파장(예: 435λm)을 추출한 것으로, 양자 우물층의 오목부보다는 양자 우물층의 평탄부(151)에서 광 방출이 많게 나타난다.

도 13은 본 발명의 실시 예에 따른 반도체 발광소자에 있어서, 발광소자의 표면에서의 광 방출 예를 나타낸 도면이다.

도 13에 도시된 바와 같이, 반도체층 구조물(160)의 활성층에서 발생된 광은 반도체 발광소자의 표면에 형성된 역 뿔형상의 오목부(155)에 의해 굴절되어 방출됨으로써, 내부 전반사 비율을 줄일 수 있어, 발광 소자의 적출효율을 향상시킬 수 있다.

이상에서 본 발명에 대하여 실시 예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 발명의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다.

예를 들어, 본 발명의 실시 예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.

도 1은 종래 반도체 발광소자의 측 단면도.

도 2는 본 발명의 실시 예에 따른 반도체 발광소자의 측 단면도.

도 3 및 도 4는 본 발명의 실시 예에 있어서, 기판 위에 마스크 패턴을 형성한 예를 나타낸 도면.

도 5는 본 발명의 실시 예에 있어서, 제 1반도체층의 형성 예를 나타낸 도면.

도 6은 본 발명의 실시 예에 있어서, 제 1반도체층 내부의 제 1상부 반도체층의 형상을 비교한 도면.

도 7은 본 발명의 실시 예에 따른 제 1반도체층의 표면을 식각하는 예를 나타낸 도면.

도 8은 도 7의 식각 공정의 시간에 따른 오목부의 크기를 비교한 도면.

도 9는 본 발명의 실시 예에 따른 제 1반도체층의 표면과 종래의 언도프드 반도체층의 표면에 형성된 에치 피트를 비교한 도면.

도 10은 본 발명의 실시 예에 있어서, 제 1반도체층 위에 발광 구조물을 형성하는 과정을 나타낸 단면도.

도 11은 본 발명의 실시 예에 있어서, 활성층 구조 및 에너지 밴드 갭을 나타낸 도면.

도 12는 본 발명의 실시 예에 따른 제 3반도체층의 표면에서의 EL 이미지를 나타낸 도면.

도 13은 본 발명의 실시 예에 있어서, 발광 적출 효율 예를 나타낸 도면.

〈도면의 주요 부분에 대한 부호의 설명〉

100 : 반도체 발광소자 110 : 기판

112 : 마스크 패턴 120 : 제 1반도체층

125,135,145,155 : 오목부 130 : 제 2반도체층

140 : 활성층 141 : 양자 우물층

142 : 양자 장벽층 150 : 제 3반도체층

Claims

제 1반도체층;

상기 제 1반도체층 위에 형성된 제 2반도체층;

상기 제 2반도체층 위에 형성된 활성층;

상기 활성층 위에 형성된 제 3반도체층;

상기 각 층의 표면에 형성된 오목부를 포함하는 반도체 발광소자.
제 1항에 있어서,

상기 제 1반도체층 아래에는 마스크 패턴이 형성된 기판을 포함하는 반도체 발광소자.
제 2항에 있어서,

상기 마스크 패턴은 SiO₂, SiOx, SiNx, SiOxNy 또는 금속물질 중에서 선택적으로 형성되는 반도체 발광소자.
제 1항에 있어서,

상기 각 층의 오목부는 서로 대응된 위치에 각각 형성되는 반도체 발광소자.
제 2항에 있어서,

상기 제 1반도체층은 기판 위의 마스크 패턴 사이에 성장되는 제 1하부 반도체층 및, 상기 제 1하부 반도체층 및 마스크 패턴 위에 수평 방향으로 봉합되도록 성장되는 제 1상부 반도체층을 포함하는 반도체 발광 소자.
제 2항에 있어서,

상기 제 1하부 반도체층의 단면은 적어도 한 측면이 수직 구조 또는 경사진 구조를 갖는 다각형 형상으로 형성되는 반도체 발광소자.
제 2항에 있어서,

상기 기판과 제 1반도체층 사이에 형성된 버퍼층을 포함하는 반도체 발광소자.
제 1항에 있어서,

상기 오목부는 각 층의 관통 전위의 끝단에 형성되는 반도체 발광소자.
제 1항에 있어서,

상기 오목부의 깊이는 0<깊이<10um이며,

상기 오목부의 직경은 0<직경<30um인 반도체 발광 소자.
제 1항에 있어서,

상기 오목부 중 적어도 하나는 역 뿔형상으로 형성된 반도체 발광 소자.
제 1항에 있어서,

상기 제 1반도체층의 관통 전위 밀도는 a×10⁷/cm²이며, 상기 0< a ≤10인 반도체 발광소자.
제 1항에 있어서,

상기 제 1반도체층은 GaN, InN, AlN, InGaN, AlGaN, 또는 InAlGaN으로 이루어진 군에서 적어도 하나를 포함하는 반도체 발광소자.
제 12항에 있어서,

상기 제 1반도체층은 n형 도펀트가 도핑된 반도체층 또는 언도프드 반도체층을 포함하는 반도체 발광소자.
제 1항에 있어서,

상기 활성층은 적어도 1번 이상으로 적층되는 양자 우물층 및 양자 장벽층을 포함하며,

상기 양자 우물층 및 양자 장벽층에 형성된 오목부는 양자 우물층 및 양자 장벽층의 평탄부의 두께보다 얇게 형성되는 반도체 발광소자.
제 14항에 있어서,

상기 양자 우물층의 오목부는 양자 우물층의 평탄부의 에너지 밴드갭 보다 높은 반도체 발광소자.
제 1항에 있어서,

상기 제 2반도체층은 n형 반도체층이며,

상기 제 3반도체층은 p형 반도체층인 반도체 발광소자.
제 1항에 있어서,

상기 제 3반도체층 위에 전극, n형 제 4반도체층 및 전도성 지지기판 중 적어도 하나가 형성되는 반도체 발광 소자.
제 1반도체층을 형성하는 단계;

상기 제 1반도체층의 표면에 오목부를 형성하는 단계;

상기 제 1반도체층 위에 제 2반도체층을 형성하는 단계;

상기 제 2반도체층 위에 활성층을 형성하는 단계;

상기 활성층 위에 제 3반도체층을 형성하는 단계를 포함하는 반도체 발광소자 제조방법.
제 18항에 있어서,

상기 제 1반도체층은 기판 위에 마스크층을 형성하는 단계; 상기 마스크층을 소정의 패턴으로 식각하여 마스크 패턴을 형성하는 단계; 상기 마스크 패턴 사이부터 제 1하부 반도체층을 성장하는 단계; 상기 제 1하부 반도체층 및 마스크 패턴 위에 제 1상부 반도체층을 성장하여, 제 1반도체층 표면을 평탄하게 형성하는 단계를 포함하는 반도체 발광소자 제조방법.
제 18항에 있어서,

상기 제 1반도체층의 표면에 오목부를 형성하는 단계는 습식 식각 액을 이용한 습식 식각 방법을 이용하는 반도체 발광소자 제조방법.
제 19항에 있어서,

상기 제 1반도체층의 표면에 형성된 오목부는 관통전위의 표면부 끝단에 대응되게 형성되어, 상기 제 2반도체층, 활성층 및 제 3반도체층의 각 층 표면에 오목부를 형성시켜 주는 반도체 발광소자 제조방법.
제 21항에 있어서,

상기 오목부는 관통 전위를 따라 역 뿔형상으로 형성되는 반도체 발광소자 제조방법.
제 21항에 있어서,

상기 활성층은 양자 우물층 및 양자 장벽층이 적어도 1회 이상으로 형성되며,

상기 양자 우물층 및 양자 장벽층의 오목부의 두께가 해당 층의 평탄부의 두께보다 얇게 형성되는 반도체 발광소자 제조방법.
제 22항에 있어서,

상기 양자 우물층의 오목부는 양자 우물층의 평탄부에 대하여 에너지 장벽 역할을 하는 반도체 발광 소자 제조방법
제 18항에 있어서,

상기 제 2반도체층은 n형 반도체층이며,

상기 제 3반도체층은 p형 반도체층인 반도체 발광소자 제조방법.
제 18항 또는 제 21항에 있어서,

상기 오목부의 깊이는 0<깊이<10um이며, 상기 오목부의 직경은 0<직경<30um인 반도체 발광 소자 제조방법.