TWI638453B

TWI638453B - 半導體元件及其製造方法

Info

Publication number: TWI638453B
Application number: TW106136704A
Authority: TW
Inventors: 陳孟揚; 李榮仁; 李世昌
Original assignee: 晶元光電股份有限公司
Priority date: 2016-03-25
Filing date: 2016-03-25
Publication date: 2018-10-11
Also published as: TW201803111A

Abstract

本申請揭示一種半導體元件及其形成方法。其中所述之形成半導體元件的方法包含提供一半導體基板，磊晶成長一反應層於該半導體基板上，以及磊晶成長一緩衝層於該反應層上，其中該緩衝層與該半導體基板的晶格不匹配，且該緩衝層具有一差排密度小於1*10⁹ cm^-2 。

Description

半導體元件及其製造方法

本發明係關於一種半導體元件的結構設計及其製造方法。

III-V族半導體在近代被廣泛地使用於光電元件，如發光二極體及太陽能電池。所述之光電元件可藉由磊晶技術將III-V族化合物磊晶層形成在基板上，並調整IIIA族及VA族元素的組成比例，控制吸收或發出的光線波長範圍以符合不同產品所需。調整IIIA族及VA族元素的組成比例時，常伴隨著磊晶層的晶格常數變化，當基板和所形成之III-V族化合物磊晶層的晶格常數差異過大時，會伴隨著缺陷易形成於基板和磊晶層的介面處，導致光電元件的吸收或發光效率降低，劣化光電特特性。因此，為了得到缺陷較少的磊晶層，通常會採用和磊晶層的晶格常數匹配的基板。

本申請之一方面在提供一形成半導體元件的方法包含提供一半導體基板，磊晶成長一反應層於該半導體基板上，以及磊晶成長一緩衝層於該反應層上，其中該緩衝層與該半導體基板的晶格不匹配，且該緩衝層具有一差排密度小於1*10⁹ cm^-2 。

以下實施例將伴隨著圖式說明本發明之概念，，其中本說明書中二元半導體化合物係指具有兩種元素組成的半導體化合物，例如InP；三元半導體化合物係指具有三種元素組成的半導體化合物，例如In_y Ga_1-y P，其中0＜y＜1；四元半導體化合物係指具有四種元素組成的半導體化合物，例如(Al_y Ga_1-y )_1-x In_x P，其中 0＜x＜1，0＜y＜1。

第一方法實施例

第1A~1D圖係一步驟流程示意圖，顯示本申請第一實施例之半導體發光元件之形成方法。如第1A圖所示，所述之半導體發光元件之形成方法包括提供一成長基板10並磊晶成長一反應層20在成長基板10上，其中磊晶成長的方法包含但不限於有機金屬化學氣相沉積法(Metal-organic chemical vapor deposition, MOCVD)、氫化物氣相磊晶法(Hydride vapor phase epitaxial, HPVE)或液相磊晶法(Liquid-phase epitaxy, LPE)，反應層20與成長基板10的晶格常數匹配(Lattice match)。成長基板10的厚度至少大於100μm以支撐後續形成的結構或疊層。成長基板10的材料可包含摻雜成p型或n型的III-V族半導體化合物材料，且實質上較佳的是單晶結構，其中，III-V族半導體化合物材料包含IIIA族砷化物，例如n型砷化鎵(GaAs)，n型摻雜物包含矽(Si)或碲(Te)。在本實施例中，成長基板10包含IIIA族砷化物，例如砷化鎵，具有一個用於磊晶成長的成長表面101，成長表面101與(100)晶格面夾一角度大於等於0度以及小於等於15度。在本實施例中，反應層20磊晶成長在成長基板10之成長表面101上且完全覆蓋成長表面101，反應層20具有一上表面20a，用以繼續成長其它的磊晶層。反應層20的材料包含摻雜成p型或n型的III-V族半導體材料，且包含不同於成長基板10的III族或Ｖ族元素。本實施例中，反應層20的材料包含四元的III-V族半導體化合物，例如(Al_y Ga_1-y )_1-x In_x P，其中 0＜x＜1，0＜y＜1；在較佳的實施例中，反應層20的材料包含(Al_y Ga_1-y )_1-x In_x P，其中 0.4≦x≦0.6，0＜y≦0.6，其中反應層20為摻雜矽(Si)的n型半導體，矽(Si)的摻雜濃度介於1*10¹⁷ cm^-3 到1*10¹⁹ cm^-3 之間。由於反應層20包含鋁(Al)，本實施例較佳地包含形成一保護層(未顯示)完全覆蓋反應層20的上表面20a，以避免鋁(Al)在後續的製程中暴露於空氣中氧化，其中保護層為不包含鋁之III-V族半導體化合物，例如砷化鎵(GaAs)。在另一實施例中，反應層20的材料包含三元的III-V族半導體化合物，例如In_x Ga_1-x P，其中 0＜x＜1，由於反應層20不含鋁(Al)，因此不需形成一保護層覆蓋反應層20的上表面20a。反應層20的厚度介於0.1μm到～10μm之間。

接續如第1B圖所示，將如第1A圖所形成之結構移出磊晶成長的設備後，圖形化反應層20的上表面20a以形成一不規則的粗糙表面20b，當上表面20a覆蓋保護層時，保護層會在粗化製程中完全地被去除並形成不規則的粗糙表面20b。粗化製程包含濕蝕刻或乾蝕刻，其中濕蝕刻製程中使用的蝕刻液包含磷酸、氨水或其組合，乾蝕刻包含電漿蝕刻(Plasma Etching)，例如反應性離子蝕刻(Reactive Ion Etching, RIE)，其中反應性離子蝕刻(Reactive Ion Etching, RIE)包含感應耦合電漿離子蝕刻(ICP)。

接續如第1C圖所示，將如第1B圖所形成之結構置入磊晶成長的設備，以磊晶成長的方法形成一緩衝層30完全覆蓋粗糙表面20b，其中磊晶成長的方法包含但不限於有機金屬化學氣相沉積法(Metal-organic chemical vapor deposition, MOCVD)、氫化物氣相磊晶法(Hydride vapor phase epitaxial, HPVE)或液相磊晶法(Liquid-phase epitaxy, LPE)。緩衝層30的晶格常數與反應層20的晶格常數不匹配，也與成長基板10的晶格常數不匹配。在本實施例中，緩衝層30的材料包含IIIA族磷化物且能隙小於1.4eV的半導體，例如InP或In_y Ga_1-y P，其中0＜y＜1。本實施例中，緩衝層30摻雜矽(Si)或碲(Te)以形成n型的半導體，矽(Si) 或碲(Te)的摻雜濃度介於1*10¹⁷ cm^-3 到1*10¹⁹ cm^-3 之間。緩衝層30與反應層20的晶格常數差異至少大於0.1Å，以及緩衝層30與成長基板10的晶格常數差異至少大於0.1Å。形成緩衝層30的磊晶成長過程中包含複數次的退火(Annealing)，退火係在磊晶成長設備中升溫到一介於高溫區間之溫度維持數分鐘，之後降低到一介於低溫區間之溫度，接著馬上再升溫到一介於高溫區間之溫度維持數分鐘，如此重複數次用以釋放緩衝層30與反應層20之間因為晶格常數差異所產生的應力並減少緩衝層30中差排(Dislocation)的密度，其中所述之高溫區間介於750°C到900°C之間，低溫區間介於於400°C到550°C之間。

接著以磊晶成長的方法形成一發光疊層40在緩衝層30上。發光疊層40包含一第一半導體層401、一主動層(active layer)403、一第二半導體層402以及一接觸層(contact layer)404依序磊晶成長在緩衝層30的一表面30a上，其中磊晶成長的方法包含但不限於有機金屬化學氣相沉積法(Metal-organic chemical vapor deposition, MOCVD)、氫化物氣相磊晶法(Hydride vapor phase epitaxial, HPVE)或液相磊晶法(Liquid-phase epitaxy, LPE)。本實施例中，主動層403包含多重量子井(Multi-Quantum Wells; MQW)結構並具有複數個井層(well layers)以及複數個阻障層(barrier layers)交疊(未顯示)，第一半導體層401包含一n型包覆層（n-type cladding layer）4011以及一 n型限制層（n-type confining layer）4012，第二半導體層402包含一p型包覆層（p-type cladding layer）4022以及一p型限制層（p-type confining layer）4021。接觸層404包含半導體的材料並與第二半導體層402具有相同導電型式，例如p型。接觸層404之摻雜質濃度高於第二半導體層402之摻雜質濃度用以與後續形成的金屬電極50形成低電阻接觸(小於10^-3 Ω /cm² )或歐姆接觸，其中接觸層404之摻雜質濃度介於於10¹⁹ cm^-3 與10²¹ cm^-3 。

接續如第1D圖所示，在接觸層404的上表面404a上形成一第一電極50，在成長基板10相對於反應層20之另一側上形成一第二電極51以形成本發明第一實施例之半導體發光元件100。在另一實施例中，成長基板10係可透過基板轉移製程置換為一接合基板並具有較原成長基板10更佳之導電率、導熱率或透明度等特性以應用於不用的用途，其中成長基板係於基板轉移製程中移除，且接合基板係透過一黏著結構接合至接觸層404或緩衝層30之一側，以形成一具有黏著結構之半導體發光元件。

第一結構實施例

如第1D圖所示，本實施例揭露之半導體發光元件100包含成長基板10，反應層20位於成長基板10上並具有一粗糙表面20b，其中粗糙表面20b位於反應層20與成長基板10鄰接之一側的之相反側，緩衝層30位於反應層20上並完全覆蓋粗化的粗糙表面20b，發光疊層40在緩衝層30的表面30a上，第一電極50位於發光疊層40的上表面404a上，第二電極51位在成長基板10相對於反應層20之另一側上。

成長基板10的厚度至少大於100μm，成長基板10的材料可包含摻雜成p型或n型的III-V族半導體化合物材料，且實質上較佳的是單晶結構，其中，III-V族半導體化合物材料包含n型砷化鎵(GaAs)， n型摻雜物包含矽(Si)或碲(Te)。

反應層20位於成長基板10上，具有一粗糙表面20b，其中粗糙表面20b位於反應層20與成長基板10鄰接之一側的之相反側，其中粗糙表面20b的平均粗糙度(Ra)介於1nm到100nm之間；反應層20的厚度介於0.1～10μm 之間；反應層20的材料包含摻雜成p型或n型的III-V族半導體材料，且包含不同於成長基板10的III族或Ｖ族元素。本實施例中，反應層20的材料包含四元的III-V族半導體化合物，例如(Al_y Ga_1-y )_1-x In_x P，其中 0＜x＜1，0＜y＜1以及(Al_y Ga_1-y )_1-x In_x P，其中 0.4≦x≦0.6，0＜y≦0.6。在另一實施例中，反應層20包含三元的III-V族半導體化合物，例如In_x Ga_1-x P，其中 0＜x＜1。反應層20為摻雜矽(Si)的n型半導體，矽(Si)的摻雜濃度介於1*10¹⁷ cm^-3 到1*10¹⁹ cm^-3 之間。

緩衝層30完全覆蓋粗化的粗糙表面20b，緩衝層30的材料包含IIIA族磷化物且能隙小於1.4eV的半導體，例如InP，或In_y Ga_1-y P，其中0＜y＜1。本實施例中，緩衝層30摻雜矽(Si)或碲(Te)成n型的半導體，矽(Si) 或碲(Te)的摻雜濃度介於1*10¹⁷ cm^-3 到1*10¹⁹ cm^-3 之間。緩衝層30與反應層20的晶格常數差異至少大於0.1Å，以及緩衝層30與成長基板10的晶格常數差異至少大於0.1Å。如第4圖所示，本實施例中，緩衝層30的差排密度係小於1*10⁹ cm^-2 ，較佳地介於1*10⁷ cm^-2 到1*10⁹ cm^-2 之間，其中差排密度計算方法，係使用穿透式電子顯微鏡(Transmission Electron Microscopy：TEM)計算緩衝層30沿磊晶成長方向G的剖面的差排密度，例如在第4圖的影像中選取一個面積2*2μm² 的正方形區域S，計算此正方形區域S中的差排密度。如第5圖所示，緩衝層30的磊晶品質係使用X光繞射(X-ray diffraction, XRD)檢測，具有一半高寬(FWHM)小於500arcsec的繞射圖譜。

發光疊層40包含一第一半導體層401、一主動層(active layer)403、一第二半導體層402以及一接觸層(contact layer)404依序在緩衝層30的表面30a上，其中主動層403包含複數個井層(well layers)以及複數個阻障層(barrier layers)交疊(未顯示)，第一半導體層401包含一n型包覆層（n-type cladding layer）4011以及一 n型限制層（n-type confining layer）4012，第二半導體層402包含一p型包覆層（p-type cladding layer）4022以及一p型限制層（p-type confining layer）4021，其中n型包覆層4011以及p型包覆層4022分別用以提供電子及電洞，n型限制層4012與p型限制層4021分別用以提升電子、電洞於主動層403中復合的機率並具有比主動層403之阻障層（barrier layers）相等或較大之能隙或較大的厚度；接觸層404在第二半導體層402上，接觸層404的材料包含半導體並與第二半導體層402具有相同導電型式，例如p型。接觸層404之摻雜質濃度高於第二半導體層402之摻雜質濃度用以與金屬電極50形成低電阻接觸(小於10^-3Ω/cm²)或歐姆接觸，其中接觸層404之摻雜質濃度介於於1*10¹⁹cm^-3與1*10²¹cm^-3之間。主動層403位於第一半導體層401與第二半導體層402之間並包含一多重量子井(Multiple Quantum Wells)結構使電子與電洞在主動層403中彼此複合(recombination)以發光，依據主動層403之井層(well layers)材料，可決定發光疊層40所發出光線的峰波長(peak wavelength)。在本實例中，第一半導體層401與緩衝層30的晶格常數差異小於0.1Å，第一半導體層401與反應層20的晶格常數差異至少大於0.1Å，以及第一半導體層401與成長基板10的晶格常數差異至少大於0.1Å。第一半導體層401包含InP或In_bAl_1-bA_S，其中0<b<1，摻雜矽(Si)或碲(Te)，其中矽(Si)或碲(Te)的摻雜濃度介於5*10¹⁶cm^-3到5*10¹⁸cm^-3之間；第一半導體層401的厚度介於0.1μm與10μm之間，較佳的是介於0.1μm與2μm之間。第二半導體層402與緩衝層30的晶格常數差異小於0.1Å，第二半導體層402與反應層20的晶格常數差異至少大於0.1Å，以及第二半導體層402與成長基板10的晶格常數差異至少大於0.1Å；第二半導體層402包含InP或In_bAl_1-bA_S,0<b<1，摻雜鋅(Zn)、碳(C)或鎂(Mg)，其中鋅(Zn)、碳(C)或鎂(Mg)的摻雜濃度介於5*10¹⁶cm^-3到1*10¹⁹cm^-3之間；第二半導體層402的厚度介於0.1μm與10μm之間，較佳的是介於0.1μm與2μm之間。接觸層404包含In_xGa_1-xA_S，其中0<x<1，摻雜鋅(Zn)、碳(C)或鎂(Mg)，其中鋅(Zn)、碳(C)或鎂(Mg)的摻雜濃度介於1*10¹⁹cm^-3到1*10²¹cm^-3之間；接觸層404的厚度介於0.1μm與2μm之間。主動層403中的井層包含(Al_xGa_1-x)_yIn_1-yA_S，其中0.1<x<0.5，0.3<y<0.6；阻障層包含(Al_xGa_1-x)_yIn_1-yA_S，0.4<x<0.8，0.3<y<0.6。每一個井層的厚度介於5nm到100nm之間；每一個阻障層的厚度介於10nm到100nm之間；阻障層之能隙大於井層之能隙。本實施例主動層403發出光波的峰波長介於1000nm與1500nm之間。

第一電極50位於上表面404a上與接觸層404形成一低電阻接觸(小於10^-3 Ω /cm² )或歐姆接觸，其中，第一電極50係金屬材料所構成，包含鍺(Ge)、金(Au)、鎳(Ni) 、鈹(Be)、鈹金合金、鍺金合金、鍺金鎳合金或其組合；第二電極51位在成長基板10相對於反應層20之另一側上，第二電極51包含金(Au)、鈦(Ti)、鉑(Pt)或其組合。第一電極50與第二電極51用以傳導外部電流流經主動層403，使主動層403釋放出一定峰波長的光子而使半導體發光元件100發光。

以下列舉根據本申請之第一方法實施例及第一結構實施例的具體實施範例一到八如下，並構成第一方法實施例及第一結構實施例的一部份：

實施範例一

半導體發光元件100的成長基板10亦為支持基板，具有厚度至少大於100μm用以支撐後續形成的結構或疊層，成長基板10為n型砷化鎵(GaAs)，其中n型摻雜物包含矽(Si)或碲(Te)。

反應層20位於成長基板10上，具有一不規則粗糙表面20b，其中粗糙表面20b位於反應層20與成長基板10鄰接之一側的之相反側，其中粗糙表面20b的平均粗糙度(Ra)介於50nm到100nm之間，反應層20的厚度約0.5μm，反應層20的材料為(Al_y Ga_1-y )_1-x In_x P，其中 0.4≦x≦0.6，0＜y≦0.6，反應層20為摻雜矽(Si)的n型半導體，其中矽(Si)的摻雜濃度介於1*10¹⁷ cm^-3 到1*10¹⁹ cm^-3 之間。

緩衝層30完全覆蓋粗化的粗糙表面20b，緩衝層30的材料為InP，緩衝層30為摻雜矽(Si)或碲(Te)的n型半導體，其中矽(Si)或碲(Te)的摻雜濃度介於1*10¹⁷ cm^-3 到1*10¹⁹ cm^-3 之間，緩衝層30與反應層20的晶格常數差異至少大於0.1Å，以及緩衝層30與成長基板10的晶格常數差異至少大於0.1Å。

第一半導體層401的材料為InP，第一半導體層401為摻雜矽(Si)的n型半導體，其中矽(Si)的摻雜濃度介於5*10¹⁶ cm^-3 到5*10¹⁸ cm^-3 之間，第一半導體層401的厚度約0.5μm。第二半導體層402的材料為InP，第二半導體層402為摻鋅(Zn)的p型半導體，其中鋅(Zn)的摻雜濃度介於5*10¹⁶ cm^-3 到1*10¹⁹ cm^-3 之間，第二半導體層402的厚度約0.5μm。接觸層404包含In_x Ga_1-x As，其中0＜x＜1，接觸層為摻雜鋅(Zn) 的p型半導體，其中鋅(Zn)的摻雜濃度介於1*10¹⁹ cm^-3 到1*10²¹ cm^-3 之間，接觸層404的厚度介於0.1μm與2μm之間。主動層403具有10對井層與阻障層，其中井層的材料為(Al_0.3 Ga_0.7 )_0.47 In_0.53 As，阻障層的材料為(Al_0.58 Ga_0.42 )_0.47 In_0.53 As，每一個井層的厚度介於5nm到100nm之間，每一個阻障層的厚度介於10nm到100nm之間。

第一電極50包含金(Au)、鈹(Be)、鈹金合金或其組合，第二電極51包含金(Au)、鈦(Ti)、鉑(Pt)或其組合。

實施範例二

反應層20位於成長基板10上，具有一不規則粗糙表面20b，其中粗糙表面20b位於反應層20與成長基板10鄰接之一側的之相反側，其中粗糙表面20b的平均粗糙度(Ra)介於50nm到100nm之間，反應層20的厚度約2μm，反應層20的材料為In_x Ga_1-x P，其中 0＜x＜1，反應層20為摻雜矽(Si)的n型半導體，其中矽(Si)的摻雜濃度介於1*10¹⁷ cm^-3 到1*10¹⁹ cm^-3 之間。

實施範例三

緩衝層30完全覆蓋粗化的粗糙表面20b，緩衝層30的材料為In_y Ga_1-y P，其中0＜y＜1，緩衝層30為摻雜矽(Si)或碲(Te)的n型半導體，其中矽(Si)或碲(Te)的摻雜濃度介於1*10¹⁷ cm^-3 到1*10¹⁹ cm^-3 之間，緩衝層30與反應層20的晶格常數差異至少大於0.1Å，以及緩衝層30與成長基板10的晶格常數差異至少大於0.1Å。

實施範例四

實施範例五

第一半導體層401的材料為In_b Al_1-b As，其中0＜b＜1，第一半導體層401為摻雜矽(Si)的n型半導體，其中矽(Si)的摻雜濃度介於5*10¹⁶ cm^-3 到5*10¹⁸ cm^-3 之間，第一半導體層401的厚度約0.5μm。第二半導體層402的材料為In_b Al_1-b As，其中0＜b＜1，第二半導體層402為摻鋅(Zn)的p型半導體，其中鋅(Zn)的摻雜濃度介於5*10¹⁶ cm^-3 到1*10¹⁹ cm^-3 之間，第二半導體層402的厚度約0.5μm。接觸層404包含In_x Ga_1-x As，其中0＜x＜1，接觸層為摻雜鋅(Zn) 的p型半導體，其中鋅(Zn)的摻雜濃度介於1*10¹⁹ cm^-3 到1*10²¹ cm^-3 之間，接觸層404的厚度介於0.1μm與2μm之間。主動層403具有10對井層與阻障層，其中井層的材料為(Al_0.3 Ga_0.7 )_0.47 In_0.53 As，阻障層的材料為(Al_0.58 Ga_0.42 )_0.47 In_0.53 As，每一個井層的厚度介於5nm到100nm之間，每一個阻障層的厚度介於10nm到100nm之間。

實施範例六

實施範例七

實施範例八

第二方法實施例

第2A~2D圖係為依本申請第二實施例之形成半導體發光元件200的步驟流程示意圖。

第2A~2D圖係一步驟流程示意圖，顯示本申請第二實施例之半導體發光元件之形成方法。如第2A圖所示，所述之半導體發光元件之形成方法包括提供一成長基板10並磊晶成長一反應層20在成長基板10上，其中磊晶成長的方法包含但不限於有機金屬化學氣相沉積法(Metal-organic chemical vapor deposition, MOCVD)、氫化物氣相磊晶法(Hydride vapor phase epitaxial, HPVE)或液相磊晶法(Liquid-phase epitaxy, LPE)，反應層20與成長基板10的晶格常數匹配(Lattice match)。成長基板10的厚度至少大於100μm以支撐後續形成的結構或疊層。成長基板10的材料可包含摻雜成p型或n型的III-V族半導體化合物材料，且實質上較佳的是單晶結構，其中，III-V族半導體化合物材料包含n型砷化鎵(GaAs)，n型摻雜物包含矽(Si)或碲(Te)。在本實施例中，成長基板10具有一個用於磊晶成長的成長表面101，成長表面101與(100)晶格面夾一角度大於等於0度以及小於等於15度。在本實施例中，反應層20磊晶成長在成長基板10之成長表面101上且完全覆蓋成長表面101，反應層20具有一上表面20a，用以繼續成長其它的磊晶層。反應層20的材料包含摻雜成p型或n型的III-V族半導體材料，且包含不同於成長基板10的III族或Ｖ族元素。本實施例中，反應層20的材料包含四元的III-V族半導體化合物，例如(Al_y Ga_1-y )_1-x In_x P，其中 0＜x＜1，0＜y＜1；在較佳的實施例中，反應層20的材料包含(Al_y Ga_1-y )_1-x In_x P，其中 0.4≦x≦0.6，0＜y≦0.6，其中反應層20為摻雜矽(Si)的n型半導體，矽(Si)的摻雜濃度介於1*10¹⁷ cm^-3 到1*10¹⁹ cm^-3 之間。由於反應層20包含鋁(Al)，本實施例較佳地包含形成一保護層(未顯示)完全覆蓋反應層20的上表面20a，以避免鋁(Al)在後續的製程中暴露於空氣中氧化，其中保護層為不包含鋁之III-V族半導體化合物，例如砷化鎵(GaAs)。在另一實施例中，反應層20的材料包含三元的III-V族半導體化合物，例如In_x Ga_1-x P，其中 0＜x＜1，由於反應層20不含鋁(Al)，因此不需形成一保護層覆蓋反應層20的上表面20a。反應層20的厚度介於0.1μm到～10μm之間。

接續如第2B圖所示，將如第2A圖所形成之結構移出磊晶成長的設備後，圖形化反應層20的上表面20a以形成一規則圖形表面20c。在本實施例中，如第3圖所示，規則圖形表面20c例如包含複數個圓柱202排列成一2維陣列，鄰近的任兩個圓柱202之間的距離d介於1μm到100μm之間，例如介於5μm到25μm之間，每個圓柱202的具有一直徑D介於1μm到100μm之間，其中如第2B圖所示，每個圓柱202的高度h介於1nm到1000nm之間，例如介於50nm到200nm之間。本實施例中，當上表面20a覆蓋保護層時，保護層會在蝕刻製程中完全地被去除以露出規則圖形表面20c。其中蝕刻製程包含濕蝕刻或乾蝕刻；濕蝕刻製程中使用的蝕刻液包含磷酸、氨水或其組合；乾蝕刻包含電漿蝕刻(Plasma Etching)，例如反應性離子蝕刻(Reactive Ion Etching, RIE)，其中反應性離子蝕刻(Reactive Ion Etching, RIE)包含感應耦合電漿離子蝕刻(ICP)。

如第2C圖所示，將如第2B圖所形成之結構置入磊晶成長的設備，以磊晶成長的方法形成一緩衝層30完全覆蓋規則圖形表面20c，其中磊晶成長的方法包含但不限於有機金屬化學氣相沉積法(Metal-organic chemical vapor deposition, MOCVD)、氫化物氣相磊晶法(Hydride vapor phase epitaxial, HPVE)或液相磊晶法(Liquid-phase epitaxy, LPE)。緩衝層30的晶格常數與反應層20的晶格常數不匹配，也與成長基板10的晶格常數不匹配。在本實施例中，緩衝層30的材料包含IIIA族磷化物且能隙小於1.4eV的半導體，例如InP或In_y Ga_1-y P，其中0＜y＜1。本實施例中，緩衝層30摻雜矽(Si)或碲(Te)以形成n型的半導體，矽(Si)或碲(Te)的摻雜濃度介於1*10¹⁷ cm^-3 到1*10¹⁹ cm^-3 之間。緩衝層30與反應層20的晶格常數差異至少大於0.1Å，以及緩衝層30與成長基板10的晶格常數差異至少大於0.1Å。形成緩衝層30的磊晶成長過程中包含複數次的退火(Annealing)，退火係在磊晶成長設備中升溫到一介於高溫區間之溫度維持數分鐘，之後降低到一介於低溫區間之溫度，接著馬上再升溫到一介於高溫區間之溫度維持數分鐘，如此重複數次用以釋放緩衝層30與反應層20之間因為晶格常數差異所產生的應力並減少緩衝層30中差排(Dislocation)的密度，其中所述之高溫區間的最小值高於所述之低溫區間的最大值，例如所述之高溫區間介於750°C到900°C之間，低溫區間介於於400°C到550°C之間。

接著以磊晶成長的方法形成一發光疊層40在緩衝層30上。發光疊層40包含一第一半導體層401、一主動層(active layer)403、一第二半導體層402以及一接觸層(contact layer)404依序磊晶成長在緩衝層30的一表面30a上，其中磊晶成長的方法包含但不限於有機金屬化學氣相沉積法(Metal-organic chemical vapor deposition, MOCVD)、氫化物氣相磊晶法(Hydride vapor phase epitaxial, HPVE)或液相磊晶法(Liquid-phase epitaxy, LPE)。本實施例中，主動層403包含多重量子井(Multi-Quantum Wells; MQW)結構並具有複數個井層(well layers)以及複數個阻障層(barrier layers)交疊(未顯示)，第一半導體層401包含一n型包覆層（n-type cladding layer）4011以及一 n型限制層（n-type confining layer）4012，第二半導體層402包含一p型包覆層（p-type cladding layer）4022以及一p型限制層（p-type confining layer）4021。接觸層404包含半導體的材料並與第二半導體層402具有相同導電型式，例如p型。接觸層404之摻雜質濃度高於第二半導體層402之摻雜質濃度用以與後續形成的金屬電極50形成低電阻接觸(小於10^-3 Ω /cm² )或歐姆接觸，其中接觸層404之摻雜質濃度介於於10¹⁹ cm^-3 與10²¹ cm^-3 。在另一實施例中，成長基板10係可透過基板轉移製程置換為一接合基板並具有較原成長基板10更佳之導電率、導熱率或透明度等特性以應用於不用的用途，其中成長基板係於基板轉移製程中移除，且接合基板係透過一黏著結構接合至接觸層404或緩衝層30之一側，以形成一具有黏著結構之半導體發光元件。

之後，如第2D圖所示，在接觸層404的上表面404a上形成一第一電極50，在成長基板10相對於反應層20之另一側上形成一第二電極51，形成本發明第二實施例之半導體發光元件200。

第二結構實施例

如第2D圖所示，本實施例揭露之半導體發光元件200包含成長基板10，反應層20位於成長基板10上並具有一規則圖形表面20c，其中規則圖形表面20c位於反應層20與成長基板10鄰接之一側的之相反側，緩衝層30位於反應層20上並完全覆蓋規則圖形表面20c，發光疊層40在緩衝層30的表面30a上，第一電極50位於發光疊層40的上表面404a上，第二電極51位在成長基板10相對於反應層20之另一側上。

成長基板10的厚度至少大於100μm，成長基板10的材料可包含摻雜成p型或n型的III-V族半導體化合物材料，且實質上較佳的是單晶結構，其中，III-V族半導體化合物材料包含n型砷化鎵(GaAs)，n型摻雜物包含矽(Si)或碲(Te)。

反應層20位於成長基板10上，其中規則圖形表面20c位於反應層20與成長基板10鄰接之一側的之相反側，如第3圖所示規則圖形表面20c的上視圖，規則圖形表面20c例如包含複數個圓柱202排列成一2維陣列，鄰近的任兩個圓柱202之間的距離d介於1μm到100μm之間，例如介於5μm到25μm之間，每個圓柱202的具有一直徑D介於1μm到100μm之間，其中如第2D圖所示，每個圓柱202的高度h介於1nm到1000nm之間，例如介於50nm到200nm之間。反應層20的厚度介於0.1～10μm 之間；反應層20的材料包含摻雜成p型或n型的III-V族半導體材料，且包含不同於成長基板10的III族或Ｖ族元素。本實施例中，反應層20的材料包含四元的III-V族半導體化合物，例如(Al_y Ga_1-y )_1-x In_x P，其中 0＜x＜1，0＜y＜1；在較佳的實施例中，反應層20的材料包含(Al_y Ga_1-y )_1-x In_x P，其中 0.4≦x≦0.6，0＜y≦0.6。在另一實施例中，反應層20包含三元的III-V族半導體化合物，例如In_x Ga_1-x P，其中 0＜x＜1。反應層20為摻雜矽(Si)的n型半導體，矽(Si)的摻雜濃度介於1*10¹⁷ cm^-3 到1*10¹⁹ cm^-3 之間。

緩衝層30完全覆蓋規則圖形表面20c，緩衝層30的材料包含IIIA族磷化物且能隙小於1.4eV的半導體，例如InP，或In_y Ga_1-y P，其中0＜y＜1。本實施例中，緩衝層30摻雜矽(Si)或碲(Te) 以形成n型的半導體，矽(Si) 或碲(Te)的摻雜濃度介於1*10¹⁷ cm^-3 到1*10¹⁹ cm^-3 之間。緩衝層30與反應層20的晶格常數差異至少大於0.1Å，以及緩衝層30與成長基板10的晶格常數差異至少大於0.1Å。本實施例中，緩衝層30包含複數個差排，其中差排密度係介於1*10⁷ cm^-2 到1*10⁹ cm^-2 之間，差排密度計算方法如同第一結構實施例中所述。本實施例中，使用X光繞射(X-ray diffraction, XRD)檢測緩衝層30的磊晶品質，可獲得一具有一半高寬(FWHM)小於500arcsec的繞射圖譜。

發光疊層40包含一第一半導體層401、一主動層(active layer)403、一第二半導體層402以及一接觸層(contact layer)404依序在緩衝層30的表面30a上，其中主動層403包含複數個井層(well layers)以及複數個阻障層(barrier layers)交疊(未顯示)，第一半導體層401包含一n型包覆層（n-type cladding layer）4011以及一 n型限制層（n-type confining layer）4012，第二半導體層402包含一p型包覆層（p-type cladding layer）4022以及一p型限制層（p-type confining layer）4021，其中n型包覆層4011以及p型包覆層4022分別用以提供電子及電洞，n型限制層4012與p型限制層4021分別用以提升電子、電洞於主動層403中復合的機率並具有比主動層403之阻障層（barrier layers）相等或較大之能隙或較大的厚度；接觸層404在第二半導體層402上，接觸層404的材料包含半導體並與第二半導體層402具有相同導電型式，例如p型。接觸層404之摻雜質濃度高於第二半導體層402之摻雜質濃度用以與金屬電極50形成低電阻接觸(小於10^-3 Ω /cm² )或歐姆接觸，其中接觸層404之摻雜質濃度介於於1*10¹⁹ cm^-3 與1*10²¹ cm^-3 之間。主動層403位於第一半導體層401與第二半導體層402之間並包含一多重量子井(Multiple Quantum Wells) 結構使電子與電洞在主動層403中彼此複合(recombination)以發光，依據主動層403之井層(well layers)材料，可決定發光疊層40所發出光線的峰波長(peak wavelength)。在本實例中，第一半導體層401的晶格常數與緩衝層30差異小於0.1Å，第一半導體層401與反應層20的晶格常數差異至少大於0.1Å，以及第一半導體層401與成長基板10的晶格常數差異至少大於0.1Å。第一半導體層401包含InP 或In_b Al_1-b As，其中0＜b＜1，摻雜矽(Si)或碲(Te)，其中矽(Si) 或碲(Te)的摻雜濃度介於5*10¹⁶ cm^-3 到5*10¹⁸ cm^-3 之間；第一半導體層401的厚度介於0.1μm與10μm之間，較佳的是介於0.1μm與2μm之間。第二半導體層402的晶格常數與緩衝層30差異小於0.1Å，第二半導體層402與反應層20的晶格常數差異至少大於0.1Å，以及第二半導體層402與成長基板10的晶格常數差異至少大於0.1Å；第二半導體層402包含InP或In_b Al_1-b As, 0＜b＜1，摻雜鋅(Zn)、碳(C)或鎂(Mg)，其中鋅(Zn) 、碳(C)或鎂(Mg)的摻雜濃度介於5*10¹⁶ cm^-3 到1*10¹⁹ cm^-3 之間；第二半導體層402的厚度介於0.1μm與10μm之間，較佳的是介於0.1μm與2μm之間。接觸層404包含In_x Ga_1-x As，其中0＜x＜1，摻雜鋅(Zn)、碳(C)或鎂(Mg)，其中鋅(Zn) 、碳(C)或鎂(Mg)的摻雜濃度介於1*10¹⁹ cm^-3 到1*10²¹ cm^-3 之間；接觸層404的厚度介於0.1μm與2μm之間。主動層403中的井層包含(Al_x Ga_1-x )_y In_1-y As，其中0.1＜x＜0.5，0.3＜y＜0.6；阻障層包含(Al_x Ga_1-x )_y In_1-y As，0.4＜x＜0.8，0.3＜y＜0.6。每一個井層的厚度介於5nm到100nm之間；每一個阻障層的厚度介於10nm到100nm之間；阻障層之能隙大於井層之能隙。本實施例主動層403發出光波的峰波長介於1000nm與1500nm之間。

第一電極50位於上表面404a上與接觸層404形成一低電阻接觸(小於10^-3 Ω /cm² )或歐姆接觸，其中，第一電極50係金屬材料所構成，包含鍺(Ge)、金(Au)、鎳(Ni) 、鍺金合金、鍺金鎳合金或其組合；第二電極51位在成長基板10相對於反應層20之另一側上，第二電極51包含金(Au)、鈦(Ti)、鉑(Pt)或其組合。第一電極50與第二電極51用以傳導外部電流流經主動層403，使主動層403釋放出一定峰波長的光子而使半導體發光元件200發光。

以下列舉根據第二方法實施例及第二結構實施例的具體實際範例九到十六如下，並構成第二方法實施例及第二結構實施例的一部份：

實施範例九

半導體發光元件200的成長基板10亦為支持基板，具有厚度至少大於100μm用以支撐後續形成的結構或疊層，成長基板10為n型砷化鎵(GaAs)，其中n型摻雜物包含矽(Si)或碲(Te)。

反應層20位於成長基板10上，反應層20具有一規則圖形表面20c包含複數個圓柱202排列成一2維陣列，鄰近的任兩個圓柱202之間的距離d為8.36μm，每個圓柱202的具有一直徑D為13.12μm，反應層20的厚度約0.5μm，反應層20的材料為(Al_y Ga_1-y )_1-x In_x P，其中 0.4≦x≦0.6，0＜y≦0.6，反應層20為摻雜矽(Si)的n型半導體，其中矽(Si)的摻雜濃度介於1*10¹⁷ cm^-3 到1*10¹⁹ cm^-3 之間。

緩衝層30完全覆蓋粗化的規則圖形表面20c，緩衝層30的材料為InP，緩衝層30為摻雜矽(Si)或碲(Te)的n型半導體，其中矽(Si)或碲(Te)的摻雜濃度介於1*10¹⁷ cm^-3 到1*10¹⁹ cm^-3 之間，緩衝層30與反應層20的晶格常數差異至少大於0.1Å，以及緩衝層30與成長基板10的晶格常數差異至少大於0.1Å。

實施範例十

反應層20位於成長基板10上，反應層20具有一規則圖形表面20c包含複數個圓柱202排列成一2維陣列，鄰近的任兩個圓柱202之間的距離d為8.36μm，每個圓柱202的具有一直徑D為13.12μm，反應層20的厚度約2μm，反應層20的材料為In_x Ga_1-x P，其中 0＜x＜1，反應層20為摻雜矽(Si)的n型半導體，其中矽(Si)的摻雜濃度介於1*10¹⁷ cm^-3 到1*10¹⁹ cm^-3 之間。

實施範例十一【00100】半導體發光元件200的成長基板10亦為支持基板，具有厚度至少大於100μm用以支撐後續形成的結構或疊層，成長基板10為n型砷化鎵(GaAs)，其中n型摻雜物包含矽(Si)或碲(Te)。【00101】反應層20位於成長基板10上，反應層20具有一規則圖形表面20c包含複數個圓柱202排列成一2維陣列，鄰近的任兩個圓柱202之間的距離d為8.36μm，每個圓柱202的具有一直徑D為13.12μm，反應層20的厚度約0.5μm，反應層20的材料為(Al_y Ga_1-y )_1-x In_x P，其中 0.4≦x≦0.6，0＜y≦0.6，反應層20為摻雜矽(Si)的n型半導體，其中矽(Si)的摻雜濃度介於1*10¹⁷ cm^-3 到1*10¹⁹ cm^-3 之間。【00102】緩衝層30完全覆蓋粗化的規則圖形表面20c，緩衝層30的材料為In_y Ga_1-y P，其中0＜y＜1，緩衝層30為摻雜矽(Si)或碲(Te)的n型半導體，其中矽(Si)或碲(Te)的摻雜濃度介於1*10¹⁷ cm^-3 到1*10¹⁹ cm^-3 之間，緩衝層30與反應層20的晶格常數差異至少大於0.1Å，以及緩衝層30與成長基板10的晶格常數差異至少大於0.1Å。【00103】第一半導體層401的材料為InP，第一半導體層401為摻雜矽(Si)的n型半導體，其中矽(Si)的摻雜濃度介於5*10¹⁶ cm^-3 到5*10¹⁸ cm^-3 之間，第一半導體層401的厚度約0.5μm。第二半導體層402的材料為InP，第二半導體層402為摻鋅(Zn)的p型半導體，其中鋅(Zn)的摻雜濃度介於5*10¹⁶ cm^-3 到1*10¹⁹ cm^-3 之間，第二半導體層402的厚度約0.5μm。接觸層404包含In_x Ga_1-x As，其中0＜x＜1，接觸層為摻雜鋅(Zn) 的p型半導體，其中鋅(Zn)的摻雜濃度介於1*10¹⁹ cm^-3 到1*10²¹ cm^-3 之間，接觸層404的厚度介於0.1μm與2μm之間。主動層403具有10對井層與阻障層，其中井層的材料為(Al_0.3 Ga_0.7 )_0.47 In_0.53 As，阻障層的材料為(Al_0.58 Ga_0.42 )_0.47 In_0.53 As，每一個井層的厚度介於5nm到100nm之間，每一個阻障層的厚度介於10nm到100nm之間。【00104】第一電極50包含金(Au)、鈹(Be)、鈹金合金或其組合，第二電極51包含金(Au)、鈦(Ti)、鉑(Pt)或其組合。【00105】實施範例十二【00106】半導體發光元件200的成長基板10亦為支持基板，具有厚度至少大於100μm用以支撐後續形成的結構或疊層，成長基板10為n型砷化鎵(GaAs)，其中n型摻雜物包含矽(Si)或碲(Te)。【00107】反應層20位於成長基板10上，反應層20具有一規則圖形表面20c包含複數個圓柱202排列成一2維陣列，鄰近的任兩個圓柱202之間的距離d為8.36μm，每個圓柱202的具有一直徑D為13.12μm，反應層20的厚度約2μm，反應層20的材料為In_x Ga_1-x P，其中 0＜x＜1，反應層20為摻雜矽(Si)的n型半導體，其中矽(Si)的摻雜濃度介於1*10¹⁷ cm^-3 到1*10¹⁹ cm^-3 之間。【00108】緩衝層30完全覆蓋粗化的規則圖形表面20c，緩衝層30的材料為In_y Ga_1-y P，其中0＜y＜1，緩衝層30為摻雜矽(Si)或碲(Te)的n型半導體，其中矽(Si)或碲(Te)的摻雜濃度介於1*10¹⁷ cm^-3 到1*10¹⁹ cm^-3 之間，緩衝層30與反應層20的晶格常數差異至少大於0.1Å，以及緩衝層30與成長基板10的晶格常數差異至少大於0.1Å。【00109】第一半導體層401的材料為InP，第一半導體層401為摻雜矽(Si)的n型半導體，其中矽(Si)的摻雜濃度介於5*10¹⁶ cm^-3 到5*10¹⁸ cm^-3 之間，第一半導體層401的厚度約0.5μm。第二半導體層402的材料為InP，第二半導體層402為摻鋅(Zn)的p型半導體，其中鋅(Zn)的摻雜濃度介於5*10¹⁶ cm^-3 到1*10¹⁹ cm^-3 之間，第二半導體層402的厚度約0.5μm。接觸層404包含In_x Ga_1-x As，其中0＜x＜1，接觸層為摻雜鋅(Zn) 的p型半導體，其中鋅(Zn)的摻雜濃度介於1*10¹⁹ cm^-3 到1*10²¹ cm^-3 之間，接觸層404的厚度介於0.1μm與2μm之間。主動層403具有10對井層與阻障層，其中井層的材料為(Al_0.3 Ga_0.7 )_0.47 In_0.53 As，阻障層的材料為(Al_0.58 Ga_0.42 )_0.47 In_0.53 As，每一個井層的厚度介於5nm到100nm之間，每一個阻障層的厚度介於10nm到100nm之間。【00110】第一電極50包含金(Au)、鈹(Be)、鈹金合金或其組合，第二電極51包含金(Au)、鈦(Ti)、鉑(Pt)或其組合。【00111】實施範例十三【00112】半導體發光元件200的成長基板10亦為支持基板，具有厚度至少大於100μm用以支撐後續形成的結構或疊層，成長基板10為n型砷化鎵(GaAs)，其中n型摻雜物包含矽(Si)或碲(Te)。【00113】反應層20位於成長基板10上，反應層20具有一規則圖形表面20c包含複數個圓柱202排列成一2維陣列，鄰近的任兩個圓柱202之間的距離d為8.36μm，每個圓柱202的具有一直徑D為13.12μm，反應層20的厚度約0.5μm，反應層20的材料為(Al_y Ga_1-y )_1-x In_x P，其中 0.4≦x≦0.6，0＜y≦0.6，反應層20為摻雜矽(Si)的n型半導體，其中矽(Si)的摻雜濃度介於1*10¹⁷ cm^-3 到1*10¹⁹ cm^-3 之間。【00114】緩衝層30完全覆蓋粗化的規則圖形表面20c，緩衝層30的材料為InP，緩衝層30為摻雜矽(Si)或碲(Te)的n型半導體，其中矽(Si)或碲(Te)的摻雜濃度介於1*10¹⁷ cm^-3 到1*10¹⁹ cm^-3 之間，緩衝層30與反應層20的晶格常數差異至少大於0.1Å，以及緩衝層30與成長基板10的晶格常數差異至少大於0.1Å。【00115】第一半導體層401的材料為In_b Al_1-b As，其中0＜b＜1，第一半導體層401為摻雜矽(Si)的n型半導體，其中矽(Si)的摻雜濃度介於5*10¹⁶ cm^-3 到5*10¹⁸ cm^-3 之間，第一半導體層401的厚度約0.5μm。第二半導體層402的材料為In_b Al_1-b As，其中0＜b＜1，第二半導體層402為摻鋅(Zn)的p型半導體，其中鋅(Zn)的摻雜濃度介於5*10¹⁶ cm^-3 到1*10¹⁹ cm^-3 之間，第二半導體層402的厚度約0.5μm。接觸層404包含In_x Ga_1-x As，其中0＜x＜1，接觸層為摻雜鋅(Zn) 的p型半導體，其中鋅(Zn)的摻雜濃度介於1*10¹⁹ cm^-3 到1*10²¹ cm^-3 之間，接觸層404的厚度介於0.1μm與2μm之間。主動層403具有10對井層與阻障層，其中井層的材料為(Al_0.3 Ga_0.7 )_0.47 In_0.53 As，阻障層的材料為(Al_0.58 Ga_0.42 )_0.47 In_0.53 As，每一個井層的厚度介於5nm到100nm之間，每一個阻障層的厚度介於10nm到100nm之間。【00116】第一電極50包含金(Au)、鈹(Be)、鈹金合金或其組合，第二電極51包含金(Au)、鈦(Ti)、鉑(Pt)或其組合。【00117】實施範例十四【00118】半導體發光元件200的成長基板10亦為支持基板，具有厚度至少大於100μm用以支撐後續形成的結構或疊層，成長基板10為n型砷化鎵(GaAs)，其中n型摻雜物包含矽(Si)或碲(Te)。【00119】反應層20位於成長基板10上，反應層20具有一規則圖形表面20c包含複數個圓柱202排列成一2維陣列，鄰近的任兩個圓柱202之間的距離d為8.36μm，每個圓柱202的具有一直徑D為13.12μm，反應層20的厚度約2μm，反應層20的材料為In_x Ga_1-x P，其中 0＜x＜1，反應層20為摻雜矽(Si)的n型半導體，其中矽(Si)的摻雜濃度介於1*10¹⁷ cm^-3 到1*10¹⁹ cm^-3 之間。【00120】緩衝層30完全覆蓋粗化的規則圖形表面20c，緩衝層30的材料為InP，緩衝層30為摻雜矽(Si)或碲(Te)的n型半導體，其中矽(Si)或碲(Te)的摻雜濃度介於1*10¹⁷ cm^-3 到1*10¹⁹ cm^-3 之間，緩衝層30與反應層20的晶格常數差異至少大於0.1Å，以及緩衝層30與成長基板10的晶格常數差異至少大於0.1Å。【00121】第一半導體層401的材料為In_b Al_1-b As，其中0＜b＜1，第一半導體層401為摻雜矽(Si)的n型半導體，其中矽(Si)的摻雜濃度介於5*10¹⁶ cm^-3 到5*10¹⁸ cm^-3 之間，第一半導體層401的厚度約0.5μm。第二半導體層402的材料為In_b Al_1-b As，其中0＜b＜1，第二半導體層402為摻鋅(Zn)的p型半導體，其中鋅(Zn)的摻雜濃度介於5*10¹⁶ cm^-3 到1*10¹⁹ cm^-3 之間，第二半導體層402的厚度約0.5μm。接觸層404包含In_x Ga_1-x As，其中0＜x＜1，接觸層為摻雜鋅(Zn) 的p型半導體，其中鋅(Zn)的摻雜濃度介於1*10¹⁹ cm^-3 到1*10²¹ cm^-3 之間，接觸層404的厚度介於0.1μm與2μm之間。主動層403具有10對井層與阻障層，其中井層的材料為(Al_0.3 Ga_0.7 )_0.47 In_0.53 As，阻障層的材料為(Al_0.58 Ga_0.42 )_0.47 In_0.53 As，每一個井層的厚度介於5nm到100nm之間，每一個阻障層的厚度介於10nm到100nm之間。【00122】第一電極50包含金(Au)、鈹(Be)、鈹金合金或其組合，第二電極51包含金(Au)、鈦(Ti)、鉑(Pt)或其組合。【00123】實施範例十五【00124】半導體發光元件200的成長基板10亦為支持基板，具有厚度至少大於100μm用以支撐後續形成的結構或疊層，成長基板10為n型砷化鎵(GaAs)，其中n型摻雜物包含矽(Si)或碲(Te)。【00125】反應層20位於成長基板10上，反應層20具有一規則圖形表面20c包含複數個圓柱202排列成一2維陣列，鄰近的任兩個圓柱202之間的距離d為8.36μm，每個圓柱202的具有一直徑D為13.12μm，反應層20的厚度約0.5μm，反應層20的材料為(Al_y Ga_1-y )_1-x In_x P，其中 0.4≦x≦0.6，0＜y≦0.6，反應層20為摻雜矽(Si)的n型半導體，其中矽(Si)的摻雜濃度介於1*10¹⁷ cm^-3 到1*10¹⁹ cm^-3 之間。【00126】緩衝層30完全覆蓋粗化的規則圖形表面20c，緩衝層30的材料為In_y Ga_1-y P，其中0＜y＜1，緩衝層30為摻雜矽(Si)或碲(Te)的n型半導體，其中矽(Si)或碲(Te)的摻雜濃度介於1*10¹⁷ cm^-3 到1*10¹⁹ cm^-3 之間，緩衝層30與反應層20的晶格常數差異至少大於0.1Å，以及緩衝層30與成長基板10的晶格常數差異至少大於0.1Å。【00127】第一半導體層401的材料為In_b Al_1-b As，其中0＜b＜1，第一半導體層401為摻雜矽(Si)的n型半導體，其中矽(Si)的摻雜濃度介於5*10¹⁶ cm^-3 到5*10¹⁸ cm^-3 之間，第一半導體層401的厚度約0.5μm。第二半導體層402的材料為In_b Al_1-b As，其中0＜b＜1，第二半導體層402為摻鋅(Zn)的p型半導體，其中鋅(Zn)的摻雜濃度介於5*10¹⁶ cm^-3 到1*10¹⁹ cm^-3 之間，第二半導體層402的厚度約0.5μm。接觸層404包含In_x Ga_1-x As，其中0＜x＜1，接觸層為摻雜鋅(Zn) 的p型半導體，其中鋅(Zn)的摻雜濃度介於1*10¹⁹ cm^-3 到1*10²¹ cm^-3 之間，接觸層404的厚度介於0.1μm與2μm之間。主動層403具有10對井層與阻障層，其中井層的材料為(Al_0.3 Ga_0.7 )_0.47 In_0.53 As，阻障層的材料為(Al_0.58 Ga_0.42 )_0.47 In_0.53 As，每一個井層的厚度介於5nm到100nm之間，每一個阻障層的厚度介於10nm到100nm之間。【00128】第一電極50包含金(Au)、鈹(Be)、鈹金合金或其組合，第二電極51包含金(Au)、鈦(Ti)、鉑(Pt)或其組合。【00129】實施範例十六【00130】半導體發光元件200的成長基板10亦為支持基板，具有厚度至少大於100μm用以支撐後續形成的結構或疊層，成長基板10為n型砷化鎵(GaAs)，其中n型摻雜物包含矽(Si)或碲(Te)。【00131】反應層20位於成長基板10上，反應層20具有一規則圖形表面20c包含複數個圓柱202排列成一2維陣列，鄰近的任兩個圓柱202之間的距離d為8.36μm，每個圓柱202的具有一直徑D為13.12μm，反應層20的厚度約2μm，反應層20的材料為In_x Ga_1-x P，其中 0＜x＜1，反應層20為摻雜矽(Si)的n型半導體，其中矽(Si)的摻雜濃度介於1*10¹⁷ cm^-3 到1*10¹⁹ cm^-3 之間。【00132】緩衝層30完全覆蓋粗化的規則圖形表面20c，緩衝層30的材料為In_y Ga_1-y P，其中0＜y＜1，緩衝層30為摻雜矽(Si)或碲(Te)的n型半導體，其中矽(Si)或碲(Te)的摻雜濃度介於1*10¹⁷ cm^-3 到1*10¹⁹ cm^-3 之間，緩衝層30與反應層20的晶格常數差異至少大於0.1Å，以及緩衝層30與成長基板10的晶格常數差異至少大於0.1Å。【00133】第一半導體層401的材料為In_b Al_1-b As，其中0＜b＜1，第一半導體層401為摻雜矽(Si)的n型半導體，其中矽(Si)的摻雜濃度介於5*10¹⁶ cm^-3 到5*10¹⁸ cm^-3 之間，第一半導體層401的厚度約0.5μm。第二半導體層402的材料為In_b Al_1-b As，其中0＜b＜1，第二半導體層402為摻鋅(Zn)的p型半導體，其中鋅(Zn)的摻雜濃度介於5*10¹⁶ cm^-3 到1*10¹⁹ cm^-3 之間，第二半導體層402的厚度約0.5μm。接觸層404包含In_x Ga_1-x As，其中0＜x＜1，接觸層為摻雜鋅(Zn) 的p型半導體，其中鋅(Zn)的摻雜濃度介於1*10¹⁹ cm^-3 到1*10²¹ cm^-3 之間，接觸層404的厚度介於0.1μm與2μm之間。主動層403具有10對井層與阻障層，其中井層的材料為(Al_0.3 Ga_0.7 )_0.47 In_0.53 As，阻障層的材料為(Al_0.58 Ga_0.42 )_0.47 In_0.53 As，每一個井層的厚度介於5nm到100nm之間，每一個阻障層的厚度介於10nm到100nm之間。【00134】第一電極50包含金(Au)、鈹(Be)、鈹金合金或其組合，第二電極51包含金(Au)、鈦(Ti)、鉑(Pt)或其組合。【00135】需注意的是，本發明所列舉之各實施例僅用以說明本發明，並非用以限制本發明之範圍。任何人對本發明所作顯而易見的修飾或變更皆不脫離本發明之精神與範圍。不同實施例中相同或相似的構件、不同實施例中具相同標號的構件或者第一個數字隨著實施例號碼更改的構件皆具有相同的物理或化學特性。此外，本發明中上述之實施例所述的各構件，在適當的情況下是可互相組合或替換，而非僅限於所描述之特定實施例。在一實施例中詳細描述之特定構件與其他構件的連接關係亦可以應用於其他實施例中，且均落於如後所述之本發明之權利保護範圍的範疇中。

10‧‧‧成長基板

4021‧‧‧p型限制層

101‧‧‧成長表面

4022‧‧‧p型包覆層

20‧‧‧反應層

403‧‧‧主動層

20a‧‧‧上表面

404‧‧‧接觸層

20b‧‧‧粗糙表面

404a‧‧‧上表面

20c‧‧‧規則圖形表面

50‧‧‧金屬電極

202‧‧‧圓柱

51‧‧‧第二電極

30‧‧‧緩衝層

d‧‧‧距離

30a‧‧‧表面

D‧‧‧直徑

40‧‧‧發光疊層

h‧‧‧高度

401‧‧‧第一半導體層

G‧‧‧磊晶成長方向

4011‧‧‧n型包覆層

100‧‧‧半導體發光元件

4012‧‧‧n型限制層

200‧‧‧半導體發光元件

402‧‧‧第二半導體層

第1A~1D圖為一步驟流程示意圖，顯示本申請第一實施例之半導體發光元件之形成方法；

第2A~2D圖為一步驟流程示意圖，顯示依本申請第二實施例之半導體發光元件之形成方法；

第3圖顯示依本申請第二實施例之反應層之上視圖；

第4圖為一剖面圖，顯示依本申請第一實施例之緩衝層之穿透式電子顯微鏡(Transmission Electron Microscopy：TEM)之顯示影像；

第5圖顯示依本申請第一實施例之緩衝層之X光繞射(X-ray diffraction, XRD)圖譜。

【00136】無

Claims

一種半導體元件，包含：一半導體基板；一反應層於該半導體基板上；以及一緩衝層於該反應層上；其中該緩衝層與該半導體基板的晶格不匹配，該緩衝層與該反應層的晶格常數差異至少大於0.1Å，且該緩衝層具有一差排密度小於1*10⁹ cm^-2 。
如請求項第1項所述之半導體元件，其中該反應層具有一圖形化表面。
如請求項第1項所述之半導體元件，更包含一發光疊層於該緩衝層上。
如請求項第1項所述之半導體元件，其中該緩衝層與該半導體基板的晶格常數差異大於0.1Å。
如請求項第1項所述之半導體元件，其中該緩衝層使用X光繞射(X-Ray Diffraction)檢測的半高寬(FWHM)小於500 arcsec。
如請求項第1項所述之半導體元件，其中該半導體基板包含IIIA族砷化物，該緩衝層包含IIIA族磷化物且能隙小於1.4eV。
如請求項第2項所述之半導體元件，其中該圖形化表面包含規則圖案，該規則圖案包含複數個圓點。
如請求項第7項所述之半導體元件，其中鄰近的任兩個該複數個圓點之間具有相同的間距。
如請求項第2項所述之半導體元件，其中該圖形化表面包含不規則圖案。
如請求項第3項所述之半導體元件，其中該發光疊層包含一第一半導體層、一主動層位於該第一半導體層之上、以及一第二半導體層位於該主動層之上，該主動層與該半導體基板包含至少一個相同的組成元素，其中該主動層發出的光具有一峰波長(peak wavelength)介於1000nm到1500nm之間。