KR102122361B1 - 플립칩 엘이디 패키지 기판 및 플립칩 엘이디 패키지 구조 - Google Patents

플립칩 엘이디 패키지 기판 및 플립칩 엘이디 패키지 구조 Download PDF

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Abstract

칩 마운트 영역을 포함하는 패키지 기판, 상기 칩 마운트 영역과 일정 영역이 오버랩되며 상기 패키지 기판 상부에 형성된 제 1금속패턴, 상기 오버랩되지 않은 칩 마운트 영역을 포함하며 상기 제 1금속패턴의 외측에 형성된 제 2금속패턴, 상기 제 2금속패턴의 외측에 형성된 제 3금속패턴, 상기 제 1금속패턴과 제 2금속패턴의 경계면에 형성된 제 1분리라인, 상기 제 2금속패턴과 상기 제 3금속패턴의 경계면에 형성된 제 2분리라인, 상기 패키지 기판 하부에 형성된 하부 패드, 및 상기 제 1금속패턴과 상기 제 2금속패턴을 상기 하부 패드와 연결하도록 상기 패키지 기판에 형성된 비아를 포함하는 플립칩 엘이디 패키지 기판이 설명된다.

Description

플립칩 엘이디 패키지 기판 및 플립칩 엘이디 패키지 구조{Flip-chip Light Emitting Device package substrate and Light Emitting Device package structure}
본 발명은 플립칩(flip-chip) 엘이디(LED; Light Emitting Device) 패키지 기판, 플립칩 엘이디 패키지 구조, 및 이를 이용한 디스플레이 장치에 관한 것이다.
엘이디 칩을 패키지하는 방법으로 플립칩을 이용한 패키지 기술이 제안되었다.
본 발명이 해결하고자 하는 과제는, 플립칩 엘이디 패키지를 위한 기판을 제공하는 것이다.
본 발명이 해결하고자 하는 과제는, 플립칩 엘이디 패키지 구조를 제공하는 것이다.
본 발명이 해결하고자 하는 과제는, 플립칩 엘이디 패키지 기판 또는 플립칩 엘이디 패키지 구조를 가지는 엘이디를 적용한 디스플레이 장치를 제공하는 것이다.
본 발명이 해결하고자 하는 다양한 과제들은 이상에서 언급한 과제들에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당 업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 기술적 사상의 일 실시예에 의한 플립칩 엘이디 패키지 기판은 칩 마운트 영역을 포함하는 패키지 기판, 상기 칩 마운트 영역과 일정 영역이 오버랩되며 상기 패키지 기판 상부에 형성된 제 1금속패턴, 상기 오버랩되지 않은 칩 마운트 영역을 포함하며 상기 제 1금속패턴의 외측에 형성된 제 2금속패턴, 상기 제 2금속패턴의 외측에 형성된 제 3금속패턴, 상기 제 1금속패턴과 제 2금속패턴의 경계면에 형성된 제 1분리라인, 상기 제 2금속패턴과 상기 제 3금속패턴의 경계면에 형성된 제 2분리라인, 상기 패키지 기판 하부에 형성된 하부 패드, 및 상기 제 1금속패턴과 상기 제 2금속패턴을 상기 하부 패드와 연결하도록 상기 패키지 기판에 형성된 비아를 포함할 수 있다.
상기 제 1분리라인은 일 방향에서 상기 칩 마운트 영역 외측에서 내측 방향으로 각각 등간격으로 이격된 라인들을 포함할 수 있다.
상기 제 1분리라인은 타방향에서 상기 칩 마운트 영역을 중심으로 서로 대향된 라인들을 포함할 수 있다.
상기 라인들 중 하나는 상기 제 2분리라인과 중첩될 수 있다.
상기 칩 마운트 영역의 외측에서 각각 등간격으로 이격되며 상기 칩 마운트 영역 외측의 제 2금속패턴에 형성된 슬릿을 더 포함할 수 있다.
상기 슬릿은 단일 또는 다수의 라인들로 형성될 수 있다.
상기 라인은 원형, 다각형, 또는 물결무늬형을 포함하는 다수의 격자로 형성될 수 있다.
상기 슬릿은 상기 칩 마운트 영역의 폭과 같거나 큰 길이를 가지도록 형성될 수 있다.
상기 제 2금속패턴은 라운딩된 모서리 영역을 포함할 수 있다.
본 발명의 기술적 사상의 일 실시예에 의한 플립칩 엘이디 패키지 구조는 칩 마운트 영역을 포함하는 패키지 기판, 상기 칩 마운트 영역과 일정 영역이 오버랩되며 상기 패키지 기판 상부에 형성된 제 1금속패턴, 상기 오버랩되지 않은 칩 마운트 영역을 포함하며 상기 제 1금속패턴의 외측에 형성된 제 2금속패턴, 상기 제 2금속패턴의 외측에 형성된 제 3금속패턴, 상기 제 1금속패턴과 제 2금속패턴의 경계면에 형성된 제 1분리라인, 제 2금속패턴과 상기 제 3금속패턴의 경계면에 형성된 제 2분리라인, 상기 패키지 기판 하부에 형성된 하부 패드, 상기 제 1금속패턴과 상기 제 2금속패턴을 상기 하부 패드와 연결하도록 상기 패키지 기판에 형성된 비아, 상기 패키지 기판의 칩 마운트 영역에 형성된 엘이디 플립칩, 및 상기 엘이디 플립칩 외측의 상기 제 1금속패턴과 상기 제 2금속패턴 상부에 형성된 리플렉터를 포함할 수 있다.
상기 엘이디 플립칩 외측에서 각각 등간격으로 이격되어 상기 엘이디 플립칩 외측의 상기 제 2금속패턴에 형성되며 상기 리플렉터로 갭필된 슬릿을 더 포함할 수 있다.
상기 엘이디 플립칩 상부에 형성된 형광막 패드를 더 포함할 수 있다.
상기 형광막 패드는 상기 엘이디 플립칩의 상부면과 동일 면적 또는 상기 엘이디 플립칩의 상부면보다 큰 면적이 되도록 형성될 수 있다.
상기 형광막 패드는 황색 형광물질을 포함하거나 녹색 형광물질과 적색 형광물질을 동시에 포함하는 형광시트로 형성될 수 있다.
상기 엘이디 플립칩의 상부 및 측면에 형성된 형광막 캡을 더 포함할 수 있다.
본 발명의 기술적 사상의 일 실시예에 의한 디스플레이 장치는 상기 플립칩 엘이디 패키지 기판 또는 상기 플립칩 엘이디 패키지 구조를 포함하는 다수개의 엘이디를 어레이 또는 바 형태로 모듈화한 엘이디 패널, 상기 엘이디 패널에서 공급되는 광을 전체 면적에 균일하게 분포시켜 주는 도광판, 상기 도광판 하부에 형성된 반사시트, 상기 도광판 상부에 형성된 확산시트, 상기 확산시트 상부에 형성된 프리즘시트, 및 상기 프리즘 시트 상부에 형성된 보호시트를 포함하는 백라이트 유닛; 및 상기 백라이트 유닛 상부에 형성된 엘시디 패널을 포함할 수 있다.
기타 실시 예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 기술적 사상의 다양한 실시예들에 의한 플립칩 엘이디 패키지 기판은 제 1금속패턴과 제 2금속패턴을 분리하는 제 1분리라인 칩 마운트 영역을 중심으로 서로 대향되도록 형성되며, 일 방향에서 제 1분리라인이 칩 마운트 영역 내에서 서로 대칭되는 한 쌍의 라인들을 포함하도록 형성됨으로써 플립칩 엘이디 칩을 패키징하는 공정 또는 완성된 엘이디 동작중에 엘이디 플립칩과 금속패턴 또는 패키지 기판과 금속패턴 사이에 발생하는 열팽창율 차이에 기인한 스트레스를 최소화되며, 열팽창에 의한 스트레스를 최소화함으로써 칩 크랙 등의 불량이 방지될 수 있다.
본 발명의 기술적 사상의 다양한 실시예들에 의한 플립칩 엘이디 패키지 기판은 슬릿이 칩 마운트 영역 외측에 대칭되며 칩 마운트 영역 내에 형성된 제 1분리라인과 평행이 되도록 형성됨으로써 플립칩 엘이디 칩을 패키징하는 공정 또는 완성된 엘이디 동작중에 엘이디 플립칩과 금속패턴 또는 패키지 기판과 금속패턴 사이에 발생하는 열팽창율 차이에 기인한 스트레스를 최소화되며, 열팽창에 의한 스트레스를 최소화함으로써 칩 크랙 등의 불량이 방지될 수 있다.
본 발명의 기술적 사상의 다양한 실시예들에 의한 플립칩 엘이디 패키지 구조는 제 1분리막에 의해 형성된 제 2금속패턴을 이용하여 리플렉터가 엘이디 플립칩 외측의 패키지 기판 상부에 균일하게 형성될 수 있으므로 엘이디 소자의 광 효율성을 증가시킬 수 있으며, 제조 공정 및 엘이디 소자의 신뢰성을 향상시킬 수 있다.
도 1a는 본 발명의 기술적 사상의 일 실시예에 의한 플립칩 엘이디 패키지 기판을 도시한 상부 투시도이고, 도 1b는 도 1a의 I-I', II-II', III-III', IV-IV', V-V', 및 VI-VI'에 따른 단면도이다.
도 2a는 본 발명의 기술적 사상의 일 실시예에 의한 플립칩 엘이디 패키지 기판을 도시한 상부 투시도이고, 도 2b는 도 2a의 I-I', II-II', III-III', IV-IV', V-V', 및 VI-VI'에 따른 단면도이다.
도 3은 본 발명의 기술적 사상의 일 실시예에 의한 플립칩 엘이디 기판에서 슬릿의 형태를 개략적으로 평면도이다.
도 4a는 본 발명의 기술적 사상의 일 실시예에 의한 플립칩 엘이디 패키지 기판을 도시한 상부 투시도이고, 도 4b는 도 4a의 '''', II-II', III-III', IV-IV', V-V', 및 VI-VI'에 따른 단면도이다.
도 5a는 본 발명의 기술적 사상의 일 실시예에 의한 플립칩 엘이디 패키지 기판을 도시한 상부 투시도이고, 도 5b는 도 5a의 I-I', II-II', III-III', IV-IV', V-V', 및 VI-VI'에 따른 단면도이다.
도 6a는 본 발명의 기술적 사상의 일 실시예에 의한 플립칩 엘이디 패키지 기판을 도시한 상부 투시도이고, 도 6b는 도 6a의 I-I', II-II', III-III', IV-IV', V-V', 및 VI-VI'에 따른 단면도이다.
도 7a는 본 발명의 기술적 사상의 일 실시예에 의한 플립칩 엘이디 패키지 기판을 도시한 상부 투시도이고, 도 7b는 도 7a의 I-I', II-II', III-III', IV-IV', V-V', 및 VI-VI'에 따른 단면도이다.
도 8a은 본 발명의 기술적 사상의 일 실시예에 의한 플립칩 엘이디 패키지 구조를 도시한 상부 투시도이고, 도 8b는 도 8a의 I-I', II-II', III-III', IV-IV', V-V', 및 VI-VI'에 따른 단면도이다.
도 9a는 본 발명의 기술적 사상의 일 실시예에 의한 플립칩 엘이디 패키지 구조를 도시한 상부 투시도이고, 도 9b는 도 9a의 I-I', II-II', III-III', IV-IV', V-V', 및 VI-VI'에 따른 단면도이다.
도 10a는 본 발명의 기술적 사상의 일 실시예에 의한 플립칩 엘이디 패키지 구조를 도시한 상부 투시도이고, 도 10b는 도 10a의 I-I', II-II', III-III', IV-IV', V-V', 및 VI-VI'에 따른 단면도이다.
도 11a는 본 발명의 기술적 사상의 일 실시예에 의한 플립칩 엘이디 패키지 구조를 도시한 상부 투시도이고, 도 11b는 도 11a의 I-I', II-II', III-III', IV-IV', V-V', 및 VI-VI'에 따른 단면도이다.
도 12a는 본 발명의 기술적 사상의 일 실시예에 의한 플립칩 엘이디 패키지 구조를 도시한 상부 투시도이고, 도 12b는 도 12a의 '''', II-II', III-III', IV-IV', V-V', 및 VI-VI'에 따른 단면도이다.
도 13a는 본 발명의 기술적 사상의 일 실시예에 의한 플립칩 엘이디 패키지 구조를 도시한 상부 투시도이고, 도 13b는 도 13a의 I-I', II-II', III-III', IV-IV', V-V', 및 VI-VI'에 따른 단면도이다.
도 14a는 본 발명의 기술적 사상의 일 실시예에 의한 플립칩 엘이디 패키지 구조를 도시한 상부 투시도이고, 도 14b는 도 14a의 I-I', II-II', III-III', IV-IV', V-V', 및 VI-VI'에 따른 단면도이다.
도 15a는 본 발명의 기술적 사상의 일 실시예에 의한 플립칩 엘이디 패키지 구조를 도시한 상부 투시도이고, 도 15b는 도 15a의 I-I', II-II', III-III', IV-IV', V-V', 및 VI-VI'에 따른 단면도이다.
도 16a는 본 발명의 기술적 사상의 일 실시예에 의한 플립칩 엘이디 패키지 구조를 도시한 상부 투시도이고, 도 16b는 도 16a의 I-I', II-II', III-III', IV-IV', V-V', 및 VI-VI'에 따른 단면도이다.
도 17a는 본 발명의 기술적 사상의 일 실시예에 의한 플립칩 엘이디 패키지 구조를 도시한 상부 투시도이고, 도 17b는 도 17a의 I-I', II-II', III-III', IV-IV', V-V', 및 VI-VI'에 따른 단면도이다.
도 18a는 본 발명의 기술적 사상의 일 실시예에 의한 플립칩 엘이디 패키지 구조를 도시한 상부 투시도이고, 도 18b는 도 18a의 I-I', II-II', III-III', IV-IV', V-V', 및 VI-VI'에 따른 단면도이다.
도 19a는 본 발명의 기술적 사상의 일 실시예에 의한 플립칩 엘이디 패키지 구조를 도시한 상부 투시도이고, 도 19b는 도 19a의 I-I', II-II', III-III', IV-IV', V-V', 및 VI-VI'에 따른 단면도이다.
도 20a는 본 발명의 기술적 사상의 일 실시예에 의한 플립칩 엘이디 패키지 구조를 도시한 상부 투시도이고, 도 20b는 도 20a의 I-I', II-II', III-III', IV-IV', V-V', 및 VI-VI'에 따른 단면도이다.
도 21a는 본 발명의 기술적 사상의 일 실시예에 의한 플립칩 엘이디 패키지 구조를 도시한 상부 투시도이고, 도 21b는 도 21a의 I-I', II-II', III-III', IV-IV', V-V', 및 VI-VI'에 따른 단면도이다.
도 22a는 본 발명의 기술적 사상의 일 실시예에 의한 플립칩 엘이디 패키지 구조를 도시한 상부 투시도이고, 도 22b는 도 22a의 I-I', II-II', III-III', IV-IV', V-V', 및 VI-VI'에 따른 단면도이다.
도 23a는 본 발명의 기술적 사상의 일 실시예에 의한 플립칩 엘이디 패키지 구조를 도시한 상부 투시도이고, 도 23b는 도 23a의 I-I', II-II', III-III', IV-IV', V-V', 및 VI-VI'에 따른 단면도이다.
도 24a는 본 발명의 기술적 사상의 일 실시예에 의한 플립칩 엘이디 패키지 구조를 도시한 상부 투시도이고, 도 24b는 도 24a의 I-I', II-II', III-III', IV-IV', V-V', 및 VI-VI'에 따른 단면도이다.
도 25a는 본 발명의 기술적 사상의 일 실시예에 의한 플립칩 엘이디 패키지 구조를 도시한 상부 투시도이고, 도 25b는 도 25a의 I-I', II-II', III-III', IV-IV', V-V', 및 VI-VI'에 따른 단면도이다.
도 26a 내지 26c는 본 발명의 기술적 사상의 일 실시예에 의한 디스플레이 장치를 개략적으로 도시한 분해도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 명세서에서 사용된 용어는 실시 예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
하나의 소자(elements)가 다른 소자와 '접속된(connected to)' 또는 '커플링된(coupled to)' 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 '직접 접속된(directly connected to)' 또는 '직접 커플링된(directly coupled to)'으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. '및/또는'은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
공간적으로 상대적인 용어인 '아래(below)', '아래(beneath)', '하부(lower)', '위(above)', '상부(upper)' 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 '아래(below)' 또는 '아래(beneath)'로 기술된 소자는 다른 소자의 '위(above)'에 놓여질 수 있다. 따라서, 예시적인 용어인 '아래'는 아래와 위의 방향을 모두 포함할 수 있다. 소자는 다른 방향으로도 배향될 수 있고, 이에 따라 공간적으로 상대적인 용어들은 배향에 따라 해석될 수 있다.
또한, 본 명세서에서 기술하는 실시 예들은 본 발명의 이상적인 예시도인 단면도 및/또는 상부 투시도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시 예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
명세서 전문에 걸쳐 동일 참조 부호는 동일하거나 유사한 구성 요소를 지칭할 수 있다. 따라서, 동일한 참조 부호 또는 유사한 참조 부호들은 해당 도면에서 언급 또는 설명되지 않았더라도, 다른 도면을 참조하여 설명될 수 있다. 또한, 참조 부호가 표시되지 않았더라도, 다른 도면들을 참조하여 설명될 수 있다
도 1a는 본 발명의 기술적 사상의 일 실시예에 의한 플립칩 엘이디 패키지 기판을 도시한 상부 투시도이고, 도 1b는 도 1a의 I-I', II-II', III-III', IV-IV', V-V', 및 VI-VI'에 따른 단면도이다.
도 1a와 도 1b를 참조하면 본 발명의 일 실시예에 의한 플립칩 엘이디 패키지 기판은 패키지 기판(10), 제 1금속패턴(21), 제 2금속패턴(23), 제 3금속패턴(25), 제 1분리라인(22), 제 2분리라인(24), 하부 패드(11), 및 비아(12, 13, 14, 15)를 포함할 수 있다.
패키지 기판(10)은 PPA(polyphthalamide) 수지 기판, 알루미나(Al2O3), AlN 등의 소결된 세라믹 기판(sintered ceramic substrate), 또는 소결전의 세라믹 시트(sheet)를 적층한 구조의 기판을 포함할 수 있다. 패키지 기판(10)은 상부면에 플립칩으로 형성된 엘이디 칩이 마운트되는 칩 마운트 영역(20)을 포함할 수 있다.
제 1금속패턴(21)은 W, Mo, Ag, 또는 Cu 등으로 형성될 수 있다. 제 1금속패턴(10)은 금속 플레이팅(plating) 방법으로 형성될 수 있다. 제 1금속패턴(21)은 패키지 기판(10) 상부면의 칩 마운트 영역(20)과 일정 영역이 오버랩(overlab)되도록 형성될 수 있다. 일 예로, 도 1a과 도 1b의 II-II' 단면도에서와 같이 일 방향에서 제 1금속패턴(10)의 폭이 칩 마운트 영역(20)의 폭보다 작게 형성될 수 있으며, 도 1a, 도 1b의 IV-IV' 단면도, 및 도 1b의 V-V' 단면도에서와 같이 다른 방향에서 제 1금속패턴(10)의 폭이 칩 마운트 영역(20)의 폭보다 크게 형성될 수 있다.
제 2금속패턴(23)은 W, Mo, Ag, 또는 Cu 등으로 형성될 수 있다. 제 2금속패턴(10)은 금속 플레이팅 방법으로 형성될 수 있다. 제 2금속패턴(23)은 제 1금속패턴(21) 외측의 패키지 기판(10) 상부에 형성되며, 칩 마운트 영역(20)을 완전히 포함하도록 형성될 수 있다. 제 2금속패턴(23)의 모서리 영역은 라운딩 형태로 형성될 수 있다.
제 3금속패턴(25)은 W, Mo, Ag, 또는 Cu 등으로 형성될 수 있다. 제 3금속패턴(25)은 금속 플레이팅 방법으로 형성될 수 있다. 제 3금속패턴(25)은 제 2금속패턴(23) 외측 또는 제 1금속패턴(21)을 포함하는 제 2금속패턴(23) 외측의 패키지 기판(10) 상부에 형성될 수 있다.
제 1분리라인(22)은 제 1금속패턴(21)과 제 2금속패턴(23)의 경계면의 패키지 기판(10) 상부에 형성될 수 있으며, 제 1금속패턴(21)과 제 2금속패턴(23)을 전기적으로 분리하도록 형성될 수 있다. 제 1분리라인(22)은 제 1금속패턴(21)과 제 2금속패턴(23)의 경계면의 패키지 기판(10) 상부면이 노출되도록 형성될 수 있다. 제 1분리라인(22)은 칩 마운트 영역(20)을 중심으로 서로 대향되는 라인들을 포함할 수 있으며, 대향되는 한쌍의 라인은 패키지 기판(10)의 칩 마운트 영역(20) 내에서 서로 대칭되도록 형성될 수 있다. 일 예로, 도 1a와 도 1b의 II-II' 단면도에서와 같이 제 1분리라인(22)은 일 방향에서 패키지 기판(10)의 칩 마운트 영역(20)을 지나는 대향된 한 쌍의 라인으로 형성할 수 있으며, 각각의 라인은 칩 마운트 영역(20) 외측에서 내측으로 등간격 만큼 이격시킴으로써 서로 대칭이 되도록 형성될 수 있다. 또한, 도 1a, 도 1b의 IV-IV' 단면도, 및 도 1b의 V-V' 단면도에서와 같이 제 1분리라인(22)은 다른 방향에서 패키지 기판(10)의 칩 마운트 영역(20) 외측을 지나는 대향된 한 쌍의 라인으로 형성될 수 있다.
제 2분리라인(24)은 제 2금속패턴(23)과 제 3금속패턴(25)의 경계면의 패키지 기판(10) 상부에 형성될 수 있으며, 제 2금속패턴(23)과 제 3금속패턴(25)을 전기적으로 분리하도록 형성될 수 있다. 제 2분리라인(24)은 제 2금속패턴(23)과 제 3금속패턴(25)의 경계면의 패키지 기판(10) 상부면이 노출되도록 형성될 수 있다. 제 2분리라인(24)은 서로 대향되는 라인들을 포함하며, 대향되는 라인들은 패키지 기판(10)의 칩 마운트 영역(20) 외측에 형성될 수 있다. 일 예로, 도 1a, 도 1b의 II-II' 단면도, 도 1b의 IV-IV' 단면도, 및 도 1b의 V-V' 단면도에서 같이 제 2분리라인(24)은 칩 마운트 영역(20)을 중심으로 그 외측에 각각 서로 대향되는 라인들로 형성될 수 있다. 라인들이 연결되는 제 2분리라인(24)의 모서리 영역은 라운딩 형태로 형성될 수 있다.
제 1분리라인(22)과 제 2분리라인(24)은 일정 영역에서 하나의 라인으로 형성될 수 있다. 일 예로, 도 1a, 도 1b의 IV-IV' 단면도, 및 도 1b의 V-V' 단면도에서와 같이 일정 영역에서 제 1분리라인(22)과 제 2분리라인(24)은 하나의 직선 라인(22/24)으로 형성될 수 있으며, 직선 라인(22/24) 영역에서 제 3금속패턴(25)이 제 1금속패턴(21) 외측에 형성될 수 있다.
하부 패드(11)는 패키지 기판(10)의 하부에 형성될 수 있으며, 열전 패드(thermal pad), 전극 패드 등을 포함할 수 있다.
비아(12, 13, 14, 15)는 패키지 기판(10)에 형성될 수 있으며, 패키지 기판(10) 상부의 제 1금속패턴(21), 제 2금속패턴(23)과 패키지 기판(10) 하부의 하부 패드(11)를 전기적으로 연결하도록 형성될 수 있다. 일 예로, 도 1a, 도 1b의 I-I' 단면도, 및 도 1b의 V-V' 단면도에서 알 수 있는 바와 같이 비아(12, 13)은 패키지 기판(10) 상부의 제 2금속패턴(23)과 패키지 기판(10) 하부의 하부 패드(11)를 전기적으로 연결하도록 형성될 수 있으며, 도 1a, 도 1b의 III-III' 단면도, 및 도 1b의 V-V' 단면도에서와 같이 비아(14, 15)는 패키지 기판(10) 상부의 제 1금속패턴(21)과 패키지 기판(10) 하부의 하부 패드(11)를 전기적으로 연결하도록 형성될 수 있다. 실시예와 도면에서 제 1, 제 2금속패턴(21, 23)에 따른 비아를 비아(12, 13)와 비아(14, 15)로 각각 2개를 형성한 것으로 설명하였지만 본 발명의 기술적 사상에 따라 각 금속패턴에 따른 비아는 단일 또는 다중으로 형성될 수도 있으며 비아의 위치는 각 금속패턴 하부 패키지 기판의 임의의 위치에 형성될 수도 있다.
제 1금속패턴(21), 제 2금속패턴(23), 제 3금속패턴(25), 제 1분리라인(22), 및 제 2분리라인(24)은 단일 공정으로 형성될 수도 있다. 일 예로, 패키지 기판(10) 상부에 제 1분리라인(22) 및 제 2분리라인(24)의 패턴과 동일한 PSR(photo imageable solder resist) 박막이 형성되며, 패키지 기판(10) 상부에 금속 플레이팅 방법에 의해 금속막이 형성된다. 이후, PSR 박막이 제거됨으로써 제 1금속패턴(21), 제 2금속패턴(23), 제 3금속패턴(25), 제 1분리라인(22) 및 제 2분리라인(24)이 패키지 기판(10) 상부에 형성된다.
본 실시예 의한 플립칩 엘이디 패키지 기판은 제 1금속패턴(21)과 제 2금속패턴(23)을 분리하는 제 1분리라인(22)과 제 2금속패턴(23)과 제 3금속패턴(25)을 분리하는 제 2분리라인(24)이 칩 마운트 영역(20)을 중심으로 서로 대향되도록 형성되며, 일 방향에서 제 1분리라인(22)이 칩 마운트 영역(20) 외측에서 등간격으로 이격되게 형성함으로써 플립칩 엘이디 칩을 패키징하는 공정 또는 완성된 엘이디 동작중에 엘이디 플립칩과 금속패턴(21, 23, 25) 또는 패키지 기판(10)과 금속패턴(21, 23, 25) 사이에 발생하는 열팽창율 차이에 기인한 스트레스를 최소화되며, 열팽창에 의한 스트레스를 최소화함으로써 칩 크랙 등의 불량이 방지될 수 있다.
도 2a는 본 발명의 기술적 사상의 일 실시예에 의한 플립칩 엘이디 패키지 기판을 도시한 상부 투시도이고, 도 2b는 도 2a의 I-I', II-II', III-III', IV-IV', V-V', 및 VI-VI'에 따른 단면도이다.
도 2a와 도 2b를 참조하면 본 발명의 일 실시예에 의한 플립칩 엘이디 패키지 기판은 패키지 기판(10), 제 1금속패턴(21), 제 2금속패턴(23), 제 3금속패턴(25), 제 1분리라인(22), 제 2분리라인(24), 슬릿(30), 하부 패드(11), 및 비아(12, 13, 14, 15)를 포함할 수 있다.
패키지 기판(10), 제 1금속패턴(21), 제 2금속패턴(23), 제 3금속패턴(25), 제 1분리라인(22), 제 2분리라인(24), 하부 패드(11), 및 비아(12, 13, 14, 15)는 도 1a와 도 1b를 참조하여 이해될 수 있을 것이다.
슬릿(30)은 칩 마운트 영역(20) 외측의 제 2금속패턴(23)에 각각 형성될 수 있으며, 칩 마운트 영역(20) 내부에 형성된 제 1분리라인(22)과 평행하게 형성될 수 있다. 슬릿(30)은 칩 마운트 영역(20)의 외측에서 각각 등간격으로 이격되며 칩 마운트 영역(20) 외측의 제 2금속패턴(23)에 형성될 수 있다. 슬릿(30)은 형성 영역에서 패키지 기판(10)의 상부면이 노출되도록 형성될 수 있다. 슬릿(30)은 칩 마운트 영역(20)을 중심으로 일 방향으로 서로 대칭되는 단일 또는 다중의 라인들을 포함할 수 있다. 일 예로, 도 2a, 도 2b의 II-II' 단면도, 및 도 2b의 VI-VI' 단면도에서와 같이 슬릿(30)은 칩 마운트 영역(20)을 지나도록 형성된 제 1분리라인(21)의 라인과 평행이 되도록 칩 마운트 영역(20) 외측의 제 2금속패턴(23)에 형성될 수 있으며, 칩 마운트 영역(20)을 중심으로 서로 대칭되도록 형성될 수 있다. 슬릿(30)은 일 예로, 도 3에서 알 수 있는 바와 같이 라인은 원형의 다수의 격자(31) 다각형의 격자(32), 또는 물결무늬형의 격자(33) 등을 다수개 형성하여 하나의 라인으로 형성할 수 있다. 슬릿(30)의 길이는 칩 마운트 영역(20)의 폭과 같거나 크게 형성될 수 있다.
제 1금속패턴(21), 제 2금속패턴(23), 제 3금속패턴(25), 제 1분리라인(22), 제 2분리라인(24), 및 슬릿(30)은 단일 공정으로 형성될 수 있다. 일 예로, 패키지 기판(10) 상부에 제 1분리라인(22), 제 2분리라인(23), 및 슬릿(30) 패턴과 동일한 PSR 박막이 형성되며, 패키지 기판(10) 상부에 금속 플레이팅 방법에 의해 금속막이 형성된다. 이후, PSR 박막이 제거됨으로써 제 1금속패턴(21), 제 2금속패턴(23), 제 3금속패턴(25), 제 1분리라인(22), 제 2분리라인(24), 및 슬릿(30)이 패키지 기판(10) 상부에 형성된다.
본 실시예 의한 플립칩 엘이디 패키지 기판은 제 1금속패턴(21)과 제 2금속패턴(23)을 분리하는 제 1분리라인(22)과 제 2금속패턴(23)과 제 3금속패턴(25)을 분리하는 제 2분리라인(24)이 칩 마운트 영역(20)을 중심으로 서로 대향되도록 형성되며 일 방향에서 제 1분리라인(22)이 칩 마운트 영역(20) 외측에서 등간격으로 이격되게 형성되며, 슬릿(30)이 칩 마운트 영역(20)의 외측에서 각각 등간격으로 이격되어 칩 마운트 영역(20)을 중심으로 일 방향으로 서로 대칭되는 단일 또는 다중의 라인들을 포함하도록 형성됨으로써 플립칩 엘이디 칩을 패키징하는 공정 또는 완성된 엘이디 동작중에 엘이디 플립칩과 금속패턴(21, 23, 25) 또는 패키지 기판(10)과 금속패턴(21, 23, 25) 사이에 발생하는 열팽창율 차이에 기인한 스트레스를 최소화되며, 열팽창에 의한 스트레스를 최소화함으로써 칩 크랙 등의 불량이 방지될 수 있다.
도 4a는 본 발명의 기술적 사상의 일 실시예에 의한 플립칩 엘이디 패키지 기판을 도시한 상부 투시도이고, 도 4b는 도 4a의 I-I', II-II', III-III', IV-IV', V-V', 및 VI-VI'에 따른 단면도이다.
도 4a와 도 4b를 참조하면 본 말명의 일 실시예에 의한 플립칩 엘이디 패키지 기판은 패키지 기판(10), 제 1금속패턴(21), 제 2금속패턴(23), 제 3금속패턴(25), 제 1분리라인(22), 제 2분리라인(24), 하부 패드(11), 및 비아(12, 13, 14, 15)를 포함할 수 있다.
패키지 기판(10)은 상부면에 엘이디 플립칩이 마운트되는 칩 마운트 영역(20)을 포함할 수 있다.
제 1금속패턴(21)은 패키지 기판(10) 상부면의 칩 마운트 영역(20)과 일정 영역이 오버랩되도록 형성될 수 있다.
제 2금속패턴(23)은 제 1금속패턴(21)을 완전히 감싸도록 외측의 패키지 기판(10) 상부에 형성되며, 칩 마운트 영역(20)을 완전히 포함하도록 형성될 수 있다. 제 2금속패턴(23)의 모서리 영역은 라운딩 형태로 형성될 수 있다.
제 3금속패턴(25)은 제 2금속패턴(23) 외측의 패키지 기판(10) 상부에 형성될 수 있다.
제 1분리라인(22)은 제 1금속패턴(21)과 제 2금속패턴(23)의 경계면의 패키지 기판(10) 상부에 형성되며, 제 1금속패턴(21)이 섬(island) 형태가 되도록 한다. 제 1분리라인(22)은 칩 마운트 영역(20)을 중심으로 서로 대칭되는 라인들을 포함할 수 있으며, 일 방향에서 대칭되는 라인은 패키지 기판(10)의 칩 마운트 영역(20) 내에 형성될 수 있다.
제 2분리라인(24)은 제 2금속패턴(23)과 제 3금속패턴(25)의 경계면의 패키지 기판(10) 상부에 형성되며, 제 2금속패턴(23)이 섬 형태가 되도록 한다. 제 2분리라인(24)은 칩 마운트 영역(20)을 중심으로 서로 대향되는 라인들을 포함할 수 있으며, 각 라인이 만나는 제 2금속패턴(23)의 모서리 부분에서 라운드 형태로 형성될 수 있다.
하부 패드(11)와 비아(11, 12, 13, 14)는 도 1a와 도 1b를 참조하여 이해될 수 있을 것이다.
본 실시예 의한 플립칩 엘이디 패키지 기판은 제 1분리라인(22)과 제 2분리라인(24)이 칩 마운트 영역(20)을 중심으로 서로 대칭/대향되는 라인들로 형성되며, 일 방향에서 제 1분리라인(22)이 칩 마운트 영역(20) 내에 형성됨으로써 플립칩 엘이디 칩을 패키징하는 공정 또는 완성된 엘이디 동작중에 엘이디 플립칩과 금속패턴(21, 23, 25) 또는 패키지 기판(10)과 금속패턴(21, 23, 25) 사이에 발생하는 열팽창율 차이에 기인한 스트레스를 최소화되며, 열팽창에 의한 스트레스를 최소화함으로써 칩 크랙 등의 불량이 방지될 수 있다.
도 5a는 본 발명의 기술적 사상의 일 실시예에 의한 플립칩 엘이디 패키지 기판을 도시한 상부 투시도이고, 도 5b는 도 5a의 I-I', II-II', III-III', IV-IV', V-V', 및 VI-VI'에 따른 단면도이다.
도 5a와 도 5b를 참조하면 본 발명의 일 실시예에 의한 플립칩 엘이디 패키지 기판은 패키지 기판(10), 제 1금속패턴(21), 제 2금속패턴(23), 제 3금속패턴(25), 제 1분리라인(22), 제 2분리라인(24), 슬릿(30), 하부 패드(11), 및 비아(12, 13, 14, 15)를 포함할 수 있다.
패키지 기판(10), 제 1금속패턴(21), 제 2금속패턴(23), 제 3금속패턴(25), 제 1분리라인(22), 제 2분리라인(24), 하부 패드(11), 및 비아(12, 13, 14, 15)는 도 4a와 도 4b를 참조하여 이해될 수 있을 것이다
슬릿(30)은 칩 마운트 영역(20) 양측의 제 2금속패턴(23)에 서로 대향/대칭이 되도록 형성될 수 있으며, 칩 마운트 영역(20) 내부에 형성된 제 1분리라인(22)과 평행하게 형성될 수 있다.
도 6a는 본 발명의 기술적 사상의 일 실시예에 의한 플립칩 엘이디 패키지 기판을 도시한 상부 투시도이고, 도 6b는 도 6a의 I-I', II-II', III-III', IV-IV', V-V', 및 VI-VI'에 따른 단면도이다.
도 6a와 도 6b를 참조하면 본 발명의 일 실시예에 의한 플립칩 엘이디 패키지 기판은 패키지 기판(10), 제 1금속패턴(21), 제 2금속패턴(23, 23'), 제 3금속패턴(25), 제 1분리라인(22), 제 2분리라인(24), 하부 패드(11), 및 비아(12, 13, 14, 15)를 포함할 수 있다.
패키지 기판(10)은 엘이디 플립칩이 마운트되는 칩 마운트 영역(20)을 포함할 수 있다.
제 1금속패턴(21)은 패키지 기판(10) 상부면의 칩 마운트 영역(20)과 일정 영역이 오버랩되도록 형성될 수 있다.
제 2금속패턴(23, 23')은 제 1금속패턴(21) 양측의 패키지 기판(10) 상부에 형성되며, 제 1금속패턴(21)과 오버랩되지 않은 칩 마운트 영역(20)을 각각 포함하도록 형성될 수 있다. 제 1금속패턴(21)과 접하지 않는 제 2금속패턴(23, 23')의 모서리 영역은 라운딩 형태로 형성될 수 있다.
제 3금속패턴(25)은 제 1금속패턴(21)을 포함한 제 2금속패턴(23, 23') 외측의 패키지 기판(10) 상부에 형성될 수 있으며 제 1금속패턴(21)을 포함한 제 2금속패턴(23, 23')을 섬 형상으로 형성되게 할 수 있다. 일 예로, 도 5a와 도 5b의 단면도에서와 같이 제 3금속패턴(25)은 제 1금속패턴(21)과 접하지 않은 제 2금속패턴(23, 23') 외측의 패키지 기판(10) 상부 및 제 2금속패턴(23, 23')과 접하지 않은 제 1금속패턴(21) 외측의 패키지 기판(10) 상부에 형성될 수 있으며, 제 1금속패턴(21)과 제 1금속패턴(21) 양측에 형성된 제 2금속패턴(23, 23')의 전체 금속패턴(21, 23, 23')을 섬 형상으로 형성되게 할 수 있다.
제 1분리라인(22)은 제 1금속패턴(21)과 제 2금속패턴(23, 23')의 경계면의 패키지 기판(10) 상부에 형성될 수 있다. 제 1분리라인(22)은 일 방향에서 서로 대향되는 라인을 포함하며, 칩 마운트 영역(20) 내에서 서로 대칭되도록 형성될 수 있다.
제 2분리라인(24)은 제 1금속패턴(21)과 제 3금속패턴(25)의 경계면 및 제 2금속패턴(23, 23')과 제 3금속패턴(25)의 경계면의 패키지 기판(10) 상부에 형성될 수 있다. 제 2분리라인(24)은 칩 마운트 영역(20)을 중심으로 서로 대향/대칭되는 다수의 라인들을 포함할 수 있으며, 각각의 라인이 만나는 제 2분리라인(24)의 모서리 영역은 라운드 형태로 형성될 수 있다.
하부 패드(11)는 열전 패드, 전극 패드 등을 포함하며, 패키지 기판(10) 하부에 형성될 수 있다.
비아(12, 13, 14, 15)는 패키지 기판(10)에 형성될 수 있다. 비아(12)는 제 2금속패턴(23')과 하부 패드(11)를 연결하도록 형성될 수 있으며, 비아(13)은 제 2금속패턴(23)과 하부 패드(11)를 연결하도록 형성될 수 있으며, 비아(14, 15)는 제 1금속패턴(21)과 하부 패드(11)를 연결하도록 형성될 수 있다.
본 실시예 의한 플립칩 엘이디 패키지 기판은 제 1분리라인(22)이 칩 마운트 영역(20) 내에서 서로 대칭되는 라인으로 형성됨으로써 플립칩 엘이디 칩을 패키징하는 공정 또는 완성된 엘이디 동작중에 엘이디 플립칩과 금속패턴(21, 23, 23', 25) 또는 패키지 기판(10)과 금속패턴(21, 23, 23', 25) 사이에 발생하는 열팽창율 차이에 기인한 스트레스를 최소화되며, 열팽창에 의한 스트레스를 최소화함으로써 칩 크랙 등의 불량이 방지될 수 있다.
도 7a는 본 발명의 기술적 사상의 일 실시예에 의한 플립칩 엘이디 패키지 기판을 도시한 상부 투시도이고, 도 7b는 도 7a의 I-I', II-II', III-III', IV-IV', V-V', 및 VI-VI'에 따른 단면도이다.
도 7a와 도 7b를 참조하면 본 발명의 일 실시예에 의한 플립칩 엘이디 패키지 기판은 패키지 기판(10), 제 1금속패턴(21), 제 2금속패턴(23, 23'), 제 3금속패턴(25), 제 1분리라인(22), 제 2분리라인(24), 슬릿(30), 하부 패드(11), 및 비아(12, 13, 14, 15)를 포함할 수 있다.
패키지 기판(10), 제 1금속패턴(21), 제 2금속패턴(23, 23'), 제 3금속패턴(25), 제 1분리라인(22), 제 2분리라인(24), 하부 패드(11), 및 비아(12, 13, 14, 15)는 도 6a와 도 6b를 참조하여 이해될 수 있을 것이다
슬릿(30)은 칩 마운트 영역(20) 양측의 제 2금속패턴(23, 23')에 서로 대향/대칭이 되도록 형성될 수 있으며, 칩 마운트 영역(20) 내부에 형성된 제 1분리라인(22)과 평행하게 형성될 수 있다.
도 8a은 본 발명의 기술적 사상의 일 실시예에 의한 플리립 엘이디 패키지 구조를 도시한 상부 투시도이고, 도 8b는 도 8a의 I-I', II-II', III-III', IV-IV', V-V', 및 VI-VI'에 따른 단면도이다.
도 8a와 도 8b를 참조하면 본 발명의 일 실시예에 의한 플립칩 엘이디 패키지 구조는 패키지 기판(10), 제 1금속패턴(21), 제 2금속패턴(23), 제 3금속패턴(25), 제 1분리라인(22), 제 2분리라인(24), 하부 패드(11), 비아(12, 13, 14, 15), 엘이디 플립칩(20'), 리플렉터(reflector)(40), 및 렌즈(50)를 포함할 수 있다.
패키지 기판(10), 제 1금속패턴(21), 제 2금속패턴(23), 제 3금속패턴(25), 제 1분리라인(22), 제 2분리라인(24), 하부 패드(11), 및 비아(12, 13, 14, 15)는 도 1a와 도 1b를 참조하여 이해될 수 있을 것이다.
엘이디 플립칩(20')은 패키지 기판(10) 상부의 칩 마운트 영역에 마운트되며, 칩 전극은 각각 제 1금속패턴(21)과 제 2금속패턴(23)에 융착되어 진다.
리플렉터(40)는 엘이디 플립칩(20') 외측의 제 1금속패턴(21)을 포함한 제 2금속패턴(23) 상부에 형성될 수 있으며, 엘이디 플립칩(20')의 측면에서 방사되는 광을 차단할 수 있도록 한다. 리플렉터(40)는 패키지 기판(10) 상부에서 균일한 두께를 가지도록 형성될 수 있다. 일 예로, 리플렉터(40) 형성을 위한 TiO2 또는 Al2O3 등의 반사물질을 혼합한 실리콘 수지가 패키지 기판(10) 상부에 디스펜딩(dispending) 되며, 디스펜딩된 실리콘 수지는 제 2금속패턴(23)의 최외측의 표면장력에 의해 외측으로의 확산이 방지됨으로써 균일한 두께를 가지게 된다. 리플렉터(40)는 엘이디 플립칩(20') 하부 및 외측의 제 1분리라인(22)에 갭필(gap-fill)될 수 있다.
렌즈(50)는 엘이디 플립칩(25')을 포함한 패키지 기판(10) 상부에 형성될 수 있으며, 엘이디 플립칩(25')에서 방사되는 광을 외부로 방출하게 된다. 일 예로, 렌즈(50)는 각 중심 라인의 양 측단 영역이 제 3금속패턴(25)과 오버랩되도록 형성될 수 있으며, 렌즈(50)와 오버랩되는 제 2분리라인(24)은 렌즈와 동일 물질로 갭필될 수 있다.
본 실시예 의한 플립칩 엘이디 패키지 구조는 리플렉터(40)가 엘이디 플립칩(20') 외측의 패키지 기판(10) 상부에 균일하게 형성될 수 있으므로 엘이디 소자의 광 효율성을 증가시킬 수 있으며, 제조 공정 및 엘이디 소자의 신뢰성을 향상시킬 수 있다.
도 9a는 본 발명의 기술적 사상의 일 실시예에 의한 플립칩 엘이디 패키지 구조를 도시한 상부 투시도이고, 도 9b는 도 9a의 I-I', II-II', III-III', IV-IV', V-V', 및 VI-VI'에 따른 단면도이다.
도 9a와 도 9b를 참조하면 본 발명의 일 실시예에 의한 플립칩 엘이디 패키지 구조는 패키지 기판(10), 제 1금속패턴(21), 제 2금속패턴(23), 제 3금속패턴(25), 제 1분리라인(22), 제 2분리라인(24), 하부 패드(11), 비아(12, 13, 14, 15), 엘이디 플립칩(20'), 형광막 패드(26), 리플렉터(40), 및 렌즈(50)를 포함할 수 있다.
패키지 기판(10), 제 1금속패턴(21), 제 2금속패턴(23), 제 3금속패턴(25), 제 1분리라인(22), 제 2분리라인(24), 하부 패드(11), 비아(12, 13, 14, 15), 엘이디 플립칩(20'), 리플렉터(40), 및 렌즈(50)는 도 8a와 도 8b를 참조하여 이해될 수 있을 것이다.
형광막 패드(26)는 엘이디 플립칩(20')에서 방사되는 광을 흡수하여 다른 파장의 광으로 바꾸어 방사하는 것으로, 엘이디 플립칩(20') 상부에 형성될 수 있다. 형광막 패드(26)는 엘이디 플립칩(20')의 상부면과 일치하도록 형성되거나 엘이디 플립칩(20')의 상부면보다 크게 되도록 형성될 수 있다. 형광막 패드(26)는 형광물질이 포함된 형광시트(sheet)를 부착하여 형성할 수 있다. 일 예로, 엘이디 플립칩(20')이 청색광을 방사하는 경우 형광막 패드(26)가 황색 형광물질을 포함하도록 하거나 녹색 형광물질과 적색 형광물질을 동시에 포함하도록 함으로써 형광막 패드(26)가 백색광을 방사하는 백색광 엘이디를 형성할 수 있다.
도 10a는 본 발명의 기술적 사상의 일 실시예에 의한 플립립 엘이디 패키지 구조를 도시한 상부 투시도이고, 도 10b는 도 10a의 I-I', II-II', III-III', IV-IV', V-V', 및 VI-VI'에 따른 단면도이다.
도 10a와 도 10b를 참조하면 본 발명의 일 실시예에 의한 플립칩 엘이디 패키지 구조는 패키지 기판(10), 제 1금속패턴(21), 제 2금속패턴(23), 제 3금속패턴(25), 제 1분리라인(22), 제 2분리라인(24), 하부 패드(11), 비아(12, 13, 14, 15), 엘이디 플립칩(20'), 형광막 캡(27), 리플렉터(40), 및 렌즈(50)를 포함할 수 있다.
패키지 기판(10), 제 1금속패턴(21), 제 2금속패턴(23), 제 3금속패턴(25), 제 1분리라인(22), 제 2분리라인(24), 하부 패드(11), 비아(12, 13, 14, 15), 엘이디 플립칩(20'), 리플렉터(40), 및 렌즈(50)는 도 8a와 도 8b를 참조하여 이해될 수 있을 것이다.
형광막 캡(27)은 엘이디 플립칩(20')에서 방사되는 광을 흡수하여 다른 파장의 광으로 바꾸어 방사하는 것으로, 엘이디 플립칩(20')의 상부 및 측면에 형성될 수 있다. 형광막 캡(27)은 컨포멀(conformal) 방식에 의해 엘이디 플립칩(20') 표면 전체에 균일하게 형성될 수 있다.
도 11a는 본 발명의 기술적 사상의 일 실시예에 의한 플립칩 엘이디 패키지 구조를 도시한 상부 투시도이고, 도 11b는 도 11a의 I-I', II-II', III-III', IV-IV', V-V', 및 VI-VI'에 따른 단면도이다.
도 11a와 도 11b를 참조하면 본 발명의 일 실시예에 의한 플립칩 엘이디 패키지 구조는 패키지 기판(10), 제 1금속패턴(21), 제 2금속패턴(23), 제 3금속패턴(25), 제 1분리라인(22), 제 2분리라인(24), 슬릿(30), 하부 패드(11), 비아(12, 13, 14, 15), 엘이디 플립칩(20'), 리플렉터(40), 및 렌즈(50)를 포함할 수 있다.
패키지 기판(10), 제 1금속패턴(21), 제 2금속패턴(23), 제 3금속패턴(25), 제 1분리라인(22), 제 2분리라인(24), 슬릿(30), 하부 패드(11), 및 비아(12, 13, 14, 15)는 도 2a와 도 2b를 참조하여 이해될 수 있을 것이다.
엘이디 플립칩(20'), 리플렉터(40), 및 렌즈(50)는 도 8a와 도 8b를 참조하여 이해될 수 있을 것이다.
슬릿(30)은 리플렉터(40)에 의해 갭필 될 수 있다.
도 12a는 본 발명의 기술적 사상의 일 실시예에 의한 플립칩 엘이디 패키지 구조를 도시한 상부 투시도이고, 도 12b는 도 12a의 I-I', II-II', III-III', IV-IV', V-V', 및 VI-VI'에 따른 단면도이다.
도 12a와 도 12b를 참조하면 본 발명의 일 실시예에 의한 플립칩 엘이디 패키지 구조는 패키지 기판(10), 제 1금속패턴(21), 제 2금속패턴(23), 제 3금속패턴(25), 제 1분리라인(22), 제 2분리라인(24), 슬릿(30), 하부 패드(11), 비아(12, 13, 14, 15), 엘이디 플립칩(20'), 형광막 패드(26), 리플렉터(40), 및 렌즈(50)를 포함할 수 있다.
패키지 기판(10), 제 1금속패턴(21), 제 2금속패턴(23), 제 3금속패턴(25), 제 1분리라인(22), 제 2분리라인(24), 슬릿(30), 하부 패드(11), 비아(12, 13, 14, 15), 엘이디 플립칩(20'), 리플렉터(40), 및 렌즈(50)는 도 11a와 도 11b를 참조하여 이해될 수 있을 것이다.
형광막 패드(26)는 도 9a와 도 9b를 참조하여 이해될 수 있을 것이다.
도 13a는 본 발명의 기술적 사상의 일 실시예에 의한 플립칩 엘이디 패키지 구조를 도시한 상부 투시도이고, 도 13b는 도 13a의 I-I', II-II', III-III', IV-IV', V-V', 및 VI-VI'에 따른 단면도이다.
도 13a와 도 13b를 참조하면 본 발명의 일 실시예에 의한 플립칩 엘이디 패키지 구조는 패키지 기판(10), 제 1금속패턴(21), 제 2금속패턴(23), 제 3금속패턴(25), 제 1분리라인(22), 제 2분리라인(24), 슬릿(30), 하부 패드(11), 비아(12, 13, 14, 15), 엘이디 플립칩(20'), 형광막 캡(27), 리플렉터(40), 및 렌즈(50)를 포함할 수 있다.
패키지 기판(10), 제 1금속패턴(21), 제 2금속패턴(23), 제 3금속패턴(25), 제 1분리라인(22), 제 2분리라인(24), 슬릿(30), 하부 패드(11), 비아(12, 13, 14, 15), 엘이디 플립칩(20'), 리플렉터(40), 및 렌즈(50)는 도 11a와 도 11b를 참조하여 이해될 수 있을 것이다.
형광막 캡(27)은 도 10a와 도 10b를 참조하여 이해될 수 있을 것이다.
도 14a는 본 발명의 기술적 사상의 일 실시예에 의한 플립칩 엘이디 패키지 구조를 도시한 상부 투시도이고, 도 14b는 도 14a의 I-I', II-II', III-III', IV-IV', V-V', 및 VI-VI'에 따른 단면도이다.
도 14a와 도 14b를 참조하면 본 발명의 일 실시예에 의한 플립칩 엘이디 패키지 구조는 패키지 기판(10), 제 1금속패턴(21), 제 2금속패턴(23), 제 3금속패턴(25), 제 1분리라인(22), 제 2분리라인(24), 하부 패드(11), 비아(12, 13, 14, 15), 엘이디 플립칩(20'), 리플렉터(40), 및 렌즈(50)를 포함할 수 있다.
패키지 기판(10), 제 1금속패턴(21), 제 2금속패턴(23), 제 3금속패턴(25), 제 1분리라인(22), 제 2분리라인(24), 하부 패드(11), 및 비아(12, 13, 14, 15)는 도 4a와 도 4b를 참조하여 이해될 수 있을 것이다.
엘이디 플립칩(20'), 리플렉터(40), 및 렌즈(50)는 도 8a와 도 8b를 통해 이해될 수 있을 것이다.
도 15a는 본 발명의 기술적 사상의 일 실시예에 의한 플립칩 엘이디 패키지 구조를 도시한 상부 투시도이고, 도 15b는 도 15a의 I-I', II-II', III-III', IV-IV', V-V', 및 VI'-VI'에 따른 단면도이다.
도 15a와 도 15b를 참조하면 본 발명의 일 실시예에 의한 플립칩 엘이디 패키지 구조는 패키지 기판(10), 제 1금속패턴(21), 제 2금속패턴(23), 제 3금속패턴(25), 제 1분리라인(22), 제 2분리라인(24), 하부 패드(11), 비아(12, 13, 14, 15), 엘이디 플립칩(20'), 형광막 패드(26), 리플렉터(40), 및 렌즈(50)를 포함할 수 있다.
패키지 기판(10), 제 1금속패턴(21), 제 2금속패턴(23), 제 3금속패턴(25), 제 1분리라인(22), 제 2분리라인(24), 하부 패드(11), 비아(12, 13, 14, 15), 엘이디 플립칩(20'), 리플렉터(40), 및 렌즈(50)는 도 14a와 도 14b를 통해 이해될 수 있을 것이다.
형광막 패드(26)는 도 9a와 도 9b를 참조하여 이해될 수 있을 것이다.
도 16a는 본 발명의 기술적 사상의 일 실시예에 의한 플립칩 엘이디 패키지 구조를 도시한 상부 투시도이고, 도 16b는 도 16a의 I-I', II-II', III-III', IV-IV', V-V', 및 VI-VI'에 따른 단면도이다.
도 16a와 도 16b를 참조하면 본 발명의 일 실시예에 의한 플립칩 엘이디 패키지 구조는 패키지 기판(10), 제 1금속패턴(21), 제 2금속패턴(23), 제 3금속패턴(25), 제 1분리라인(22), 제 2분리라인(24), 하부 패드(11), 비아(12, 13, 14, 15), 엘이디 플립칩(20'), 형광막 캡(27), 리플렉터(40), 및 렌즈(50)를 포함할 수 있다.
패키지 기판(10), 제 1금속패턴(21), 제 2금속패턴(23), 제 3금속패턴(25), 제 1분리라인(22), 제 2분리라인(24), 하부 패드(11), 비아(12, 13, 14, 15), 엘이디 플립칩(20'), 리플렉터(40), 및 렌즈(50)는 도 14a와 도 14b를 참조하여 이해될 수 있을 것이다.
형광막 캡(27)은 도 10a와 도 10b를 참조하여 이해될 수 있을 것이다.
도 17a는 본 발명의 기술적 사상의 일 실시예에 의한 플립칩 엘이디 패키지 구조를 도시한 상부 투시도이고, 도 17b는 도 17a의 I-I', II-II', III-III', IV-IV', V-V', 및 VI-VI'에 따른 단면도이다.
도 17a와 도 17b를 참조하면 본 발명의 일 실시예에 의한 플립칩 엘이디 패키지 구조는 패키지 기판(10), 제 1금속패턴(21), 제 2금속패턴(23), 제 3금속패턴(25), 제 1분리라인(22), 제 2분리라인(24), 슬릿(30), 하부 패드(11), 비아(12, 13, 14, 15), 엘이디 플립칩(20'), 리플렉터(40), 및 렌즈(50)를 포함할 수 있다.
패키지 기판(10), 제 1금속패턴(21), 제 2금속패턴(23), 제 3금속패턴(25), 제 1분리라인(22), 제 2분리라인(24), 슬릿(30), 하부 패드(11), 및 비아(12, 13, 14, 15)는 도 5a와 도 5b를 참조하여 이해될 수 있을 것이다.
슬릿(30), 엘이디 플립칩(20'), 리플렉터(40), 및 렌즈(50)는 도 11a와 도 11b를 참조하여 이해될 수 있을 것이다.
도 18a는 본 발명의 기술적 사상의 일 실시예에 의한 플립칩 엘이디 패키지 구조를 도시한 상부 투시도이고, 도 18b는 도 18a의 I-I', II-II', III-III', IV-IV', V-V', 및 VI-VI'에 따른 단면도이다.
도 18a와 도 18b를 참조하면 본 발명의 일 실시예에 의한 플립칩 엘이디 패키지 구조는 패키지 기판(10), 제 1금속패턴(21), 제 2금속패턴(23), 제 3금속패턴(25), 제 1분리라인(22), 제 2분리라인(24), 슬릿(30), 하부 패드(11), 비아(12, 13, 14, 15), 엘이디 플립칩(20'), 형광막 패드(26), 리플렉터(40), 및 렌즈(50)를 포함할 수 있다.
패키지 기판(10), 제 1금속패턴(21), 제 2금속패턴(23), 제 3금속패턴(25), 제 1분리라인(22), 제 2분리라인(24), 슬릿(30), 하부 패드(11), 비아(12, 13, 14, 15), 엘이디 플립칩(20'), 리플렉터(40), 및 렌즈(50)는 도 17a와 도 17b를 참조하여 이해될 수 있을 것이다.
형광막 패드(26)는 도 9a와 도 9b를 참조하여 이해될 수 있을 것이다.
도 19a는 본 발명의 기술적 사상의 일 실시예에 의한 플립칩 엘이디 패키지 구조를 도시한 상부 투시도이고, 도 19b는 도 19a의 I-I', II-II', III-III', IV-IV', V-V', 및 VI-VI'에 따른 단면도이다.
도 19a와 도 19b를 참조하면 본 발명의 일 실시예에 의한 플립칩 엘이디 패키지 구조는 패키지 기판(10), 제 1금속패턴(21), 제 2금속패턴(23), 제 3금속패턴(25), 제 1분리라인(22), 제 2분리라인(24), 슬릿(30), 하부 패드(11), 비아(12, 13, 14, 15), 엘이디 플립칩(20'), 형광막 캡(27), 리플렉터(40), 및 렌즈(50)를 포함할 수 있다.
패키지 기판(10), 제 1금속패턴(21), 제 2금속패턴(23), 제 3금속패턴(25), 제 1분리라인(22), 제 2분리라인(24), 슬릿(30), 하부 패드(11), 비아(12, 13, 14, 15), 엘이디 플립칩(20'), 리플렉터(40), 및 렌즈(50)는 도 19a와 도 19b를 참조하여 이해될 수 있을 것이다.
형광막 캡(27)은 도 10a와 도 11b를 참조하여 이해될 수 있을 것이다.
도 20a는 본 발명의 기술적 사상의 일 실시예에 의한 플립칩 엘이디 패키지 구조를 도시한 상부 투시도이고, 도 20b는 도 20a의 I-I', II-II', III-III', IV-IV', V-V', 및 VI-VI'에 따른 단면도이다.
도 20a와 도 20b를 참조하면 본 발명의 일 실시예에 의한 플립칩 엘이디 패키지 구조는 패키지 기판(10), 제 1금속패턴(21), 제 2금속패턴(23, 23'), 제 3금속패턴(25), 제 1분리라인(22), 제 2분리라인(24), 하부 패드(11), 비아(12, 13, 14, 15), 엘이디 플립칩(20'), 리플렉터(40), 및 렌즈(50)를 포함할 수 있다.
패키지 기판(10), 제 1금속패턴(21), 제 2금속패턴(23, 23'), 제 3금속패턴(25), 제 1분리라인(22), 제 2분리라인(24), 하부 패드(11), 및 비아(12, 13, 14, 15)는 도 6a와 도 6b를 참조하여 이해될 수 있을 것이다.
엘이디 플립칩(20'), 리플렉터(40), 및 렌즈(50)는 도 8a와 도 8b를 참조하여 이해될 수 있을 것이다.
도 21a는 본 발명의 기술적 사상의 일 실시예에 의한 플립칩 엘이디 패키지 구조를 도시한 상부 투시도이고, 도 21b는 도 21a의 I-I', II-II', III-III', IV-IV', V-V', 및 VI-VI'에 따른 단면도이다.
도 21a와 도 21b를 참조하면 본 발명의 일 실시예에 의한 플립칩 엘이디 패키지 구조는 패키지 기판(10), 제 1금속패턴(21), 제 2금속패턴(23, 23'), 제 3금속패턴(25), 제 1분리라인(22), 제 2분리라인(24), 하부 패드(11), 비아(12, 13, 14, 15), 엘이디 플립칩(20'), 형광막 패드(26), 리플렉터(40), 및 렌즈(50)를 포함할 수 있다.
패키지 기판(10), 제 1금속패턴(21), 제 2금속패턴(23, 23'), 제 3금속패턴(25), 제 1분리라인(22), 제 2분리라인(24), 하부 패드(11), 비아(12, 13, 14, 15), 엘이디 플립칩(20'), 리플렉터(40), 및 렌즈(50)는 도 20a와 도 20b를 참조하여 이해될 수 있을 것이다.
형광막 패드(26)는 도 9a와 도 98b를 참조하여 이해될 수 있을 것이다.
도 22a는 본 발명의 기술적 사상의 일 실시예에 의한 플립칩 엘이디 패키지 구조를 도시한 상부 투시도이고, 도 22b는 도 22a의 I-I', II-II', III-III', IV-IV', V-V', 및 VI-VI'에 따른 단면도이다.
도 22a와 도 22b를 참조하면 본 발명의 일 실시예에 의한 플립칩 엘이디 패키지 구조는 패키지 기판(10), 제 1금속패턴(21), 제 2금속패턴(23, 23'), 제 3금속패턴(25), 제 1분리라인(22), 제 2분리라인(24), 하부 패드(11), 비아(12, 13, 14, 15), 엘이디 플립칩(20'), 형광막 캡(26), 리플렉터(40), 및 렌즈(50)를 포함할 수 있다.
패키지 기판(10), 제 1금속패턴(21), 제 2금속패턴(23, 23'), 제 3금속패턴(25), 제 1분리라인(22), 제 2분리라인(24), 하부 패드(11), 비아(12, 13, 14, 15), 엘이디 플립칩(20'), 리플렉터(40), 및 렌즈(50)는 도 20a와 도 20b를 참조하여 이해될 수 있을 것이다.
형광막 캡(26)는 도 10a와 도 10b를 참조하여 이해될 수 있을 것이다.
도 23a는 본 발명의 기술적 사상의 일 실시예에 의한 플립칩 엘이디 패키지 구조를 도시한 상부 투시도이고, 도 23b는 도 23a의 I-I', II-II', III-III', IV-IV', V-V', 및 VI-VI'에 따른 단면도이다.
도 23a와 도 23b를 참조하면 본 발명의 일 실시예에 의한 플립칩 엘이디 패키지 구조는 패키지 기판(10), 제 1금속패턴(21), 제 2금속패턴(23, 23'), 제 3금속패턴(25), 제 1분리라인(22), 제 2분리라인(24), 슬릿(30), 하부 패드(11), 비아(12, 13, 14, 15), 엘이디 플립칩(20'), 리플렉터(40), 및 렌즈(50)를 포함할 수 있다.
패키지 기판(10), 제 1금속패턴(21), 제 2금속패턴(23, 23'), 제 3금속패턴(25), 제 1분리라인(22), 제 2분리라인(24), 슬릿(30), 하부 패드(11), 및 비아(12, 13, 14, 15)는 도 7a와 도 7b를 참조하여 이해될 수 있을 것이다.
슬릿(30), 엘이디 플립칩(20'), 리플렉터(40), 및 렌즈(50)는 도 11a와 도 11b를 참조하여 이해될 수 있을 것이다.
도 24a는 본 발명의 기술적 사상의 일 실시예에 의한 플립칩 엘이디 패키지 구조를 도시한 상부 투시도이고, 도 24b는 도 24a의 I-I', II-II', III-III', IV-IV', V-V', 및 VI-VI'에 따른 단면도이다.
도 24a와 도 24b를 참조하면 본 발명의 일 실시예에 의한 플립칩 엘이디 패키지 구조는 패키지 기판(10), 제 1금속패턴(21), 제 2금속패턴(23, 23'), 제 3금속패턴(25), 제 1분리라인(22), 제 2분리라인(24), 슬릿(30), 하부 패드(11), 비아(12, 13, 14, 15), 엘이디 플립칩(20'), 형광막 패드(26), 리플렉터(40), 및 렌즈(50)를 포함할 수 있다.
패키지 기판(10), 제 1금속패턴(21), 제 2금속패턴(23, 23'), 제 3금속패턴(25), 제 1분리라인(22), 제 2분리라인(24), 슬릿(30), 하부 패드(11), 비아(12, 13, 14, 15), 엘이디 플립칩(20'), 리플렉터(40), 및 렌즈(50)는 도 23a와 도 23b를 참조하여 이해될 수 있을 것이다.
형광막 패드(26)는 도 9a와 도 9b를 참조하여 이해될 수 있을 것이다.
도 25a는 본 발명의 기술적 사상의 일 실시예에 의한 플립칩 엘이디 패키지 구조를 도시한 상부 투시도이고, 도 25b는 도 25a의 I-I', II-II', III-III', IV-IV', V-V', 및 VI-VI'에 따른 단면도이다
도 25a와 도 25b를 참조하면 본 발명의 일 실시예에 의한 플립칩 엘이디 패키지 구조는 패키지 기판(10), 제 1금속패턴(21), 제 2금속패턴(23, 23'), 제 3금속패턴(25), 제 1분리라인(22), 제 2분리라인(24), 슬릿(30), 하부 패드(11), 비아(12, 13, 14, 15), 엘이디 플립칩(20'), 형광막 캡(27), 리플렉터(40), 및 렌즈(50)를 포함할 수 있다.
패키지 기판(10), 제 1금속패턴(21), 제 2금속패턴(23, 23'), 제 3금속패턴(25), 제 1분리라인(22), 제 2분리라인(24), 슬릿(30), 하부 패드(11), 비아(12, 13, 14, 15), 엘이디 플립칩(20'), 리플렉터(40), 및 렌즈(50)는 도 23a와 도 23b를 참조하여 이해될 수 있을 것이다.
형광막 캡(27)은 도 10a와 도 10b를 참조하여 이해될 수 있을 것이다.
도 26a 내지 26c는 본 발명의 기술적 사상의 일 실시예에 의한 디스플레이 장치를 개략적으로 도시한 분해도이다.
도 26a를 참조하면 본 발명의 일 실시예에 의한 디스플레이 장치는 백라이트 유닛(back light unit)(100)과 엘시디(LCD; liquid crystal display) 패널(200)을 포함할 수 있다.
백라이트 유닛(100)은 디스플레이 장치에 필요한 가시광선을 공급하는 것으로, 반사시트(110), 도광판(120), 엘이디 모듈(130), 확산시트(140), 프리즘시트(150), 및 보호시트(160)를 포함할 수 있다.
반사시트(110)는 입사되는 광을 상부로 반사시켜 주는 역할을 할 수 있다.
도광판(120)은 반사시트(110) 상부에 형성될 수 있으며, 입사되는 광을 전체 면적에 걸쳐 균일하게 분포시켜주는 역할을 할 수 있다. 일 예로, 도광판(120)은 투명한 아크릴 패널로 형성될 수 있다. 아크릴 패널은 표면에 형성된 일정 면적과 모양을 가진 패턴을 포함할 수 있으며, 패턴은 전체 면적에 광을 균일하게 분포시켜주는 역할을 할 수 있다. 백라이트 유닛(100)이 직하형(direct type)인 경우에는 도광판(120)은 확산판을 포함할 수 있으며, 에지형(edge type)인 경우에는 광을 균일하게 분포시키는 역할을 할 수 있다.
엘이디 모듈은(130)은 도광판(110) 상부 또는 하부에 형성될 수 있으며, 백라이트 유닛(100)에 광을 공급하는 광원의 역할을 할 수 있다. 백라이트 유닛(100)이 직하형일 경우, 엘이디 모듈(130)은 도 26b에서 알 수 있는 바와 같이 어레이(array) 형태의 모듈로 형성된 다수의 엘이디(L)를 포함할 수 있다. 엘이디 모듈(130)은 도광판(110) 하부에 형성될 수 있다. 백라이트 유닛(100)이 에지형일 경우, 엘이디 모듈(130)은 도 26c에서 알 수 있는 바와 같이 바(bar) 형태의 모듈로 형성된 다수의 엘이디(L)를 포함할 수 있다. 엘이디 모듈(130)은 도광판(110) 상부의 에지 부분에 형성될 수 있다.
엘이디(L)는 도 1a 내지 도 7b에 따른 본 발명의 일 실시예에 의한 플립칩 엘이디 패키지를 포함할 수 있다. 엘이디(L)는 도 8a 내지 도 25b에 따른 본 발명의 일 실시예에 의한 플립칩 엘이디 패키지 구조를 포함할 수 있다.
확산시트(140)는 엘이디 모듈(130)을 포함하는 도광판(120) 상부에 형성될 수 있으며, 도광판(120) 표면으로부터 공급되는 광을 산란시켜 도광판(120) 표면 전체에 광이 균일하게 되도록 할 수 있다.
프리즘시트(150)는 확산시트(140) 상부에 형성될 수 있으며, 확산시트(140)에서 방사되는 광을 집광시켜 휘도를 상승시키는 역할을 할 수 있다. 프리즘시트(150)는 수직 방향 프리즘 시트와 수평 방향 프리즘 시트의 적층 구조로 형성할 수도 있다.
보호시트(160)는 프리즘시트(150) 상부에 형성될 수 있으며, 프리즘시트(150)의 손상을 방지하는 역할을 할 수 있다. 프리즘시트(150)가 수직과 수평 방향의 프리즘시트 적층 구조일 경우에는 보호시트(160)가 프리즘시트(150)에서 발생하는 모아레(moire) 현상을 방지할 수도 있다.
엘시디 패널(200)은 백라이트 유닛(100)으로부터 공급되는 가시광선을 조절해서 영상정보를 구현한다.
이상, 첨부된 도면을 참조하여 본 발명의 실시 예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로, 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
10: 패키지 기판 11: 하부 패드
12, 13, 14, 15: 비아 20: 칩 마운트 영역
20': 엘이디 플립칩 21: 제 1금속패턴
22: 제 1분리라인 23, 23': 제 2금속패턴
24: 제 2분리라인 25: 제 3금속패턴
26: 형광막 패드 27: 형광막 캡
30: 슬릿 31: 원형 격자
32: 다각형 격자 33: 물결무늬형 격자
40: 반사막 50: 렌즈
100: 백라이트 유닛 200: 엘시디 패널
110: 반사시트 120: 도광판
130: 엘시디 패널 140: 확산시트
150: 프리즘시트 160: 보호시트
L: 엘이디

Claims (10)

  1. 칩 마운트 영역을 포함하는 패키지 기판;
    상기 칩 마운트 영역과 일정 영역이 오버랩되며 상기 패키지 기판 상부에 형성된 제 1금속패턴;
    상기 오버랩되지 않은 칩 마운트 영역을 포함하며 상기 제 1금속패턴의 외측에 형성된 제 2금속패턴;
    상기 제 2금속패턴의 외측에 형성된 제 3금속패턴;
    상기 제 1금속패턴과 제 2금속패턴의 경계면에 형성되며 일 방향에서 상기 칩 마운트 영역 외측에서 내측 방향으로 각각 등간격으로 이격된 라인들을 포함하는 제 1분리라인;
    상기 제 2금속패턴과 상기 제 3금속패턴의 경계면에 형성된 제 2분리라인;
    상기 패키지 기판 하부에 형성된 하부 패드; 및
    상기 제 1금속패턴과 상기 제 2금속패턴을 상기 하부 패드와 연결하도록 상기 패키지 기판에 형성된 비아를 포함하는 플립칩 엘이디 패키지 기판.
  2. 삭제
  3. 제1항에 있어서,
    상기 칩 마운트 영역의 외측에서 각각 등간격으로 이격되며 상기 칩 마운트 영역 외측의 상기 제 2금속패턴에 형성된 슬릿을 더 포함하는 플립칩 엘이디 패키지 기판.
  4. 제3항에 있어서,
    상기 슬릿은 단일 또는 다수의 라인들로 형성된 플립칩 엘이디 패키지 기판.
  5. 제 4항에 있어서,
    상기 라인은 원형, 다각형, 또는 물결무늬형을 포함하는 다수의 격자로 형성된 플립칩 엘이디 패키지 기판.
  6. 제1항에 있어서,
    상기 제 2금속패턴은 라운딩된 모서리 영역을 포함하는 플립칩 엘이디 패키지 기판.
  7. 칩 마운트 영역을 포함하는 패키지 기판;
    상기 칩 마운트 영역과 일정 영역이 오버랩되며 상기 패키지 기판 상부에 형성된 제 1금속패턴;
    상기 오버랩되지 않은 칩 마운트 영역을 포함하며 상기 제 1금속패턴의 외측에 형성된 제 2금속패턴;
    상기 제 2금속패턴의 외측에 형성된 제 3금속패턴;
    상기 제 1금속패턴과 제 2금속패턴의 경계면에 형성되며 일 방향에서 상기 칩 마운트 영역 외측에서 내측 방향으로 각각 등간격으로 이격된 라인들을 포함하는 제 1분리라인;
    상기 제 2금속패턴과 상기 제 3금속패턴의 경계면에 형성된 제 2분리라인;
    상기 패키지 기판 하부에 형성된 하부 패드;
    상기 제 1금속패턴과 상기 제 2금속패턴을 상기 하부 패드와 연결하도록 상기 패키지 기판에 형성된 비아;
    상기 패키지 기판의 칩 마운트 영역에 형성된 엘이디 플립칩; 및
    상기 엘이디 플립칩 외측의 상기 제 1금속패턴과 상기 제 2금속패턴 상부에 형성된 리플렉터를 포함하는 플립칩 엘이디 패키지 구조.
  8. 제7항에 있어서,
    상기 엘이디 플립칩 외측에서 각각 등간격으로 이격되어 상기 엘이디 플립칩 외측의 상기 제 2금속패턴에 형성되며 상기 리플렉터로 갭필된 슬릿을 더 포함하는 플립칩 엘이디 패키지 구조.
  9. 제7항에 있어서,
    상기 엘이디 플립칩 상부에 형성된 형광막 패드를 더 포함하는 플립칩 엘이디 패키지 구조.
  10. 제7항에 있어서,
    상기 엘이디 플립칩의 상부 및 측면에 형성된 형광막 캡을 더 포함하는 플립칩 엘이디 패키지 구조.
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