KR101090616B1 - 칩간 콘택 분리 - Google Patents

칩간 콘택 분리 Download PDF

Info

Publication number
KR101090616B1
KR101090616B1 KR1020077029401A KR20077029401A KR101090616B1 KR 101090616 B1 KR101090616 B1 KR 101090616B1 KR 1020077029401 A KR1020077029401 A KR 1020077029401A KR 20077029401 A KR20077029401 A KR 20077029401A KR 101090616 B1 KR101090616 B1 KR 101090616B1
Authority
KR
South Korea
Prior art keywords
wafer
contact
chip
contacts
chips
Prior art date
Application number
KR1020077029401A
Other languages
English (en)
Other versions
KR20080019623A (ko
Inventor
존 트레자
Original Assignee
쿠퍼 에셋 엘티디. 엘.엘.씨.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 쿠퍼 에셋 엘티디. 엘.엘.씨. filed Critical 쿠퍼 에셋 엘티디. 엘.엘.씨.
Publication of KR20080019623A publication Critical patent/KR20080019623A/ko
Application granted granted Critical
Publication of KR101090616B1 publication Critical patent/KR101090616B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L21/6836—Wafer tapes, e.g. grinding or dicing support tapes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76898—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics formed through a semiconductor substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/42—Fillings or auxiliary members in containers or encapsulations selected or arranged to facilitate heating or cooling
    • H01L23/427—Cooling by change of state, e.g. use of heat pipes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/552—Protection against radiation, e.g. light or electromagnetic waves
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/11—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/74—Apparatus for manufacturing arrangements for connecting or disconnecting semiconductor or solid-state bodies
    • H01L24/75—Apparatus for connecting with bump connectors or layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0652—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next and on each other, i.e. mixed assemblies
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68327—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used during dicing or grinding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/6834—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used to protect an active side of a device or wafer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68359—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used as a support during manufacture of interconnect decals or build up layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68363—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used in a transfer process involving transfer directly from an origin substrate to a target substrate without use of an intermediate handle substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/58—Structural electrical arrangements for semiconductor devices not otherwise provided for
    • H01L2223/64—Impedance arrangements
    • H01L2223/66—High-frequency adaptations
    • H01L2223/6605—High-frequency electrical connections
    • H01L2223/6616—Vertical connections, e.g. vias
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/0502—Disposition
    • H01L2224/05022—Disposition the internal layer being at least partially embedded in the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/0502—Disposition
    • H01L2224/05023—Disposition the whole internal layer protruding from the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/0502—Disposition
    • H01L2224/05026—Disposition the internal layer being disposed in a recess of the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/0502—Disposition
    • H01L2224/05026—Disposition the internal layer being disposed in a recess of the surface
    • H01L2224/05027—Disposition the internal layer being disposed in a recess of the surface the internal layer extending out of an opening
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05075—Plural internal layers
    • H01L2224/0508—Plural internal layers being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05147—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05568—Disposition the whole external layer protruding from the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05571—Disposition the external layer being disposed in a recess of the surface
    • H01L2224/05572—Disposition the external layer being disposed in a recess of the surface the external layer extending out of an opening
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05573—Single external layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05644—Gold [Au] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05655—Nickel [Ni] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05663—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05664—Palladium [Pd] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05663—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05666—Titanium [Ti] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061—Disposition
    • H01L2224/0612—Layout
    • H01L2224/0615—Mirror array, i.e. array having only a reflection symmetry, i.e. bilateral symmetry
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/1147—Manufacturing methods using a lift-off mask
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1301—Shape
    • H01L2224/13012—Shape in top view
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13147—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/1354—Coating
    • H01L2224/13599—Material
    • H01L2224/136—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13601—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/13609—Indium [In] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/74—Apparatus for manufacturing arrangements for connecting or disconnecting semiconductor or solid-state bodies and for methods related thereto
    • H01L2224/75—Apparatus for connecting with bump connectors or layer connectors
    • H01L2224/7525—Means for applying energy, e.g. heating means
    • H01L2224/753—Means for applying energy, e.g. heating means by means of pressure
    • H01L2224/75301—Bonding head
    • H01L2224/75302—Shape
    • H01L2224/75303—Shape of the pressing surface
    • H01L2224/75305—Shape of the pressing surface comprising protrusions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8119—Arrangement of the bump connectors prior to mounting
    • H01L2224/81193—Arrangement of the bump connectors prior to mounting wherein the bump connectors are disposed on both the semiconductor or solid-state body and another item or body to be connected to the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/812—Applying energy for connecting
    • H01L2224/8121—Applying energy for connecting using a reflow oven
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/818—Bonding techniques
    • H01L2224/81801—Soldering or alloying
    • H01L2224/81815—Reflow soldering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06513—Bump or bump-like direct electrical connections between devices, e.g. flip-chip connection, solder bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06524—Electrical connections formed on device or on substrate, e.g. a deposited or grown layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06527—Special adaptation of electrical connections, e.g. rewiring, engineering changes, pressure contacts, layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06541—Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06589—Thermal management, e.g. cooling
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06593—Mounting aids permanently on device; arrangements for alignment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06596—Structural arrangements for testing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01004—Beryllium [Be]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01012—Magnesium [Mg]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01015—Phosphorus [P]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01018—Argon [Ar]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01022—Titanium [Ti]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01023—Vanadium [V]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01024—Chromium [Cr]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01025—Manganese [Mn]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01027—Cobalt [Co]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/0103—Zinc [Zn]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01032—Germanium [Ge]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01042—Molybdenum [Mo]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01046—Palladium [Pd]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01047—Silver [Ag]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01049—Indium [In]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/0105—Tin [Sn]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01051—Antimony [Sb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01061—Promethium [Pm]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01073—Tantalum [Ta]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01074—Tungsten [W]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01075—Rhenium [Re]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/049—Nitrides composed of metals from groups of the periodic table
    • H01L2924/0495—5th Group
    • H01L2924/04953—TaN
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/095—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00 with a principal constituent of the material being a combination of two or more materials provided in the groups H01L2924/013 - H01L2924/0715
    • H01L2924/097—Glass-ceramics, e.g. devitrified glass
    • H01L2924/09701—Low temperature co-fired ceramic [LTCC]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/10251—Elemental semiconductors, i.e. Group IV
    • H01L2924/10253—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/1026—Compound semiconductors
    • H01L2924/1032—III-V
    • H01L2924/10329—Gallium arsenide [GaAs]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19041—Component type being a capacitor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19043—Component type being a resistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/30105—Capacitance
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3011—Impedance
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3025—Electromagnetic shielding
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T428/00—Stock material or miscellaneous articles
    • Y10T428/24—Structurally defined web or sheet [e.g., overall dimension, etc.]
    • Y10T428/24174—Structurally defined web or sheet [e.g., overall dimension, etc.] including sheet or component perpendicular to plane of web or sheet

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Health & Medical Sciences (AREA)
  • Electromagnetism (AREA)
  • Toxicology (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Wire Bonding (AREA)

Abstract

장치는 서로 결합된 기판 물질의 2개의 판을 포함하고, 2개의 판은 서로 결합된 한 쌍의 콘택을 포함하고 제2 영역으로부터 제1 영역을 분리하는 형상을 갖는다.
콘택, 전기적 전도성 경로, 강성 물질

Description

칩간 콘택 분리 {ISOLATING CHIP-TO-CHIP CONTACT}
본 출원은 2005년 6월 14일자로 제출된 미국 가출원 번호 60/690,759의 35 USC 119(e)(1) 하의 우선권을 주장하며, 여기에 참고로서 기재된다.
본 발명은 반도체에 관한 것으로, 특히 장치용 전기 접속부에 관한 것이다.
(전기 도체 비어를 형성함으로써) 전자 칩을 통한 모든 진로를 연장하는 전기 콘택을 만드는 것은 어렵다. a) 비어가 매우 얕은 경우, 즉, 100 미크론보다 상당히 작은 깊이인 경우, b) 비어 폭이 큰 경우, c) 비어들이 큰 거리만큼, 즉, 비어 폭의 수배만큼, 떨어져 있는 경우 중의 하나 이상이 아니면, 대량 뿐만 아니라 정밀도 또는 제어된 반복성을 갖도록 하는 것은 거의 불가능하다. 이 어려움은 비어가 신호 크로스토크를 발생시키기에 충분히 가까운 경우 또는 비어를 통과하는 칩이 전하를 갖는 경우에 심화된다. 그 이유는 비어 내의 도체가 단락 회로로서 동작하도록 허용될 수 없거나 칩의 관련 부분의 전하와 다른 전하를 운반할 수 없기 때문이다. 또한, 기존의 종래 프로세스는 집적 회로(IC) 칩(즉, 액티브 반도체 장치를 포함)을 형성하는데 이용되기에 적합하지 않다. 이들 프로세스는 칩에 손상을 줄 수 있기 때문에 비용을 증가시키고, 궁극적인 수율을 감소시킨다. 상술한 문제점에 더하여, 비어를 통과하는 물질이 전하를 갖거나 비어를 통해 전송될 신호 의 주파수가 매우 높을 때, 예를 들어, 0.3 GHz를 초과할 때, 용량 및 저항 문제가 발생한다.
실제로, 넌-스케일러블(non-scaleable) 큰 패키징의 사용, 어셈블리 비용이 유사한 반도체를 스케일링하지 않는다는 것과, 칩 비용이 면적에 비례한다는 것, 및 고성능 프로세스가 매우 비싸다는 것뿐만 아니라 칩 영역의 일부만이 실제로 고성능 프로세스를 요한다는 것, 현재의 프로세스가 전압 및 다른 기술에 있어서 제한된다는 것과, 칩 설계자가 설계를 위한 하나의 프로세스 및 하나의 물질로 제한되는 것, 고전력 패드 드라이버가 (패키지를 통해) 칩간 접속을 위해 필요하다는 것, 작은 변화 또는 사소한 설계 에러조차도 새로운 칩을 위한 하나 이상의 완전한 새로운 마스크의 제조를 필요로 한다는 것, 완전한 새로운 칩을 만든다는 것은 마스크 비용만으로 수백만 달러를 필요로 한다는 것, 개별 칩을 테스트하기 어렵거나 복잡하다는 것, 및 완전한 패키징 전에 칩의 조합을 테스트하기 더 어렵다는 것을 포함하는 수많은 문제가 반도체 기술에 잔존한다.
따라서, 상술한 문제점의 하나 이상을 처리할 수 있는 기술을 필요로 한다.
발명의 개요
칩의 결합을 용이하게 하는 프로세스를 개발하였다.
하나의 형태는 서로 결합된 기판 물질의 2개의 판을 포함하고, 2개의 판은 서로 결합된 한 쌍의 콘택을 포함하고 제2 영역으로부터 제1 영역을 분리하는 형상을 갖는 구현예를 포함한다.
또 다른 구현예는 결합된 컨택을 접지하여 컨택이 실드로서 동작하도록 한 다.
또 다른 구현예는 볼륨 주변에 폐쇄 형상을 형성하여 콘택 내에 볼륨을 밀봉하도록 하는 결합된 콘택을 포함한다.
여기에 기재된 이점 및 특징은 대표적인 실시예로부터 이용가능한 많은 이점 및 특징 중의 일부이며 본 발명의 이해를 돕기 위하여 기재되어 있다. 이들은 청구범위에 의해 기재된 발명에 대한 한정 또는 청구항의 동등물에 대한 한정으로 간주되지 않는다는 것을 이해해야 한다. 예를 들어, 단일 실시예에 동시에 존재할 수 없다는 점에서 이들 이점 중의 일부는 상호 양립하지 않는다. 마찬가지로, 어떤 이점은 본 발명의 일 형태에 적용가능하지만 다른 형태에는 적용가능하지 않다. 따라서, 특징 및 이점의 요약은 동등물을 결정하는 방향으로 간주되어서는 안된다. 본 발명의 또 다른 이점 및 특징은 이하의 상세한 설명, 도면, 청구범위로부터 명백해질 것이다.
도 1은 다수의 액티브 전자 장치를 포함하는 칩의 일부의 간략화된 측면도.
도 2는 도 1의 특정 영역의 상부면의 평면도.
도 3은 도 1의 일부의 간략화된 단면도.
도 4는 도 3에서 측면도에 도시된 트렌치를 형성한 후의 도 1의 특정 영역의 상부면의 평면도.
도 5는 연속되는 프로세싱의 결과로서 도 1의 일부의 간략화된 단면도.
도 6은 도 5에서 측면도에 도시된 전기 절연 물질로 트렌치를 채운 후의 도 1의 특정 영역의 상부면의 평면도.
도 7은 연속된 프로세싱의 결과로서 도 1의 일부의 간략화된 단면도.
도 8은 비어 트렌치를 생성한 후의 도 1의 특정 영역(124)의 상부면의 평면도.
도 9는 연속된 프로세싱의 결과로서 도 1의 일부의 간략화된 단면도.
도 10은 비어 트렌치의 금속화 후의 도 1의 특정 영역의 상부면의 평면도.
도 11은 연속하는 임의의 프로세싱의 결과로서 도 1의 일부의 간략화된 단면도.
도 12는 잔존하는 보이드로 본딩 물질을 임의적으로 도입한 후의 도 1의 특정 영역의 상부의 평면도.
도 13은 다른 임의의 프로세싱의 결과로서 도 1의 일부의 간략화된 단면도.
도 14는 잔존하는 보이드로 마무리 물질을 임의적으로 추가한 후의 도 1의 특정 영역의 상부면의 평면도.
도 15는 연속된 프로세싱의 결과로서 도 1의 일부의 간략화된 단면도.
도 16은 기판을 씨닝(thinning)하여 바닥부 금속을 제거한 후의 도 1의 일부의 간략화된 단면도.
도 17은 다른 변형의 프로세싱의 결과로서 도 5의 일부의 간략화된 단면도.
도 18은 비어 트렌치의 생성 후의 도 1의 특정 영역 하부에서 취해진 단면의 상면도.
도 19는 도 9와 연결하여 기재되는 방식으로 또 다른 프로세싱의 결과로서 도 5의 일부의 간략화된 단면도.
도 20은 도 11과 연결하여 기재되는 방식으로 또 다른 임의의 프로세싱의 결과로서 도 5의 일부의 간략화된 단면도.
도 21은 도 13과 연결하여 기재되는 방식으로 또 다른 임의의 프로세싱의 결과로서 도 5의 일부의 간략화된 단면도.
도 22는 도 17의 다른 변형에서 도 15와 연결하여 기재되는 방식으로 기판을 씨닝하여 바닥부 금속을 노출시킨 결과로서 도 5의 일부의 간략화된 단면도.
도 23은 도 17의 다른 변형을 위하여 도 16과 관련하여 기재되는 방식으로 기판을 씨닝하여 바닥부 금속을 제거한 결과로서 도 5의 일부의 간략화된 단면도.
도 24는 측벽의 금속화 후의 듀얼 도체 변형을 간략화된 형태로 나타내는 도면.
도 25는 트렌치를 전기 절연 물질(500)로 채운 후의 듀얼 도체 변형을 간략화된 형태로 나타내는 도면.
도 26은 반도체 물질의 모든 아일랜드를 제거함으로써 생성된 비어 트렌치를 간략화된 형태로 나타내는 도면.
도 27은 반도체 물질의 내부 아일랜드만은 제거함으로써 생성된 비어 트렌치를 간략화된 형태로 나타내는 도면.
도 28은 듀얼 도체 변형의 일 예를 간략화된 형태로 나타내는 도면.
도 29는 듀얼 도체 변형의 다른 예를 간략화된 형태로 나타내는 도면.
도 30a 및 30b는 도 28 및 29의 어프로치에서 임의의 추가의 열적 생성 유전 체 또는 절연체의 사용을 각각 나타내는 도면.
도 31은 3-도체 변형의 일 예를 간략한 형태로 나타내는 도면.
도 32는 금속화 후에 잔존하는 보이드가 채워지지 않은 것을 제외하고 도 9 내지 16의 구현과 유사한 다른 칩 구현예의 일부의 간략화된 단면도.
도 33은 금속화 후에 잔존하는 보이드가 채워지지 않은 것을 제외하고 도 23과 유사한 다른 칩 구현예의 일부의 간략화된 단면도.
도 34 및 35는 각각 서로 결합(hybridization)한 후의 도 32 및 33의 칩의 각각의 단면도.
도 36은 절연체 또는 등각 코팅재의 선택적인 코팅 후의 도 34의 구현예를 나타내는 도면.
도 37은 환형 트렌치의 단면의 대표적인 예를 나타내는 도면.
도 38은 스택용 웨이퍼를 준비하는 프로세스의 일반적인 개략적 형태를 간략한 형태로 나타낸 도면.
도 39 내지 41은 나중에 함께 스택되어 칩 유닛을 형성하는 여기에 기재된 프로세스들의 다른 변형을 이용하여 스루-칩(through-chip) 접속부를 생성하기 위해 처리되는 예시적인 칩의 일부를 나타내는 도면.
도 42는 후방-전방의 변형을 위한 프로세스를 간략한 형태로 나타내는 도면.
도 43은 용량 결합 변형을 위한 프로세스를 간략한 형태로 나타내는 도면.
도 44는 사전-접속 변형을 위한 프로세스를 간략한 형태로 나타내는 도면.
도 45 및 46은 예시적인 택 및 용해 파라미터를 간략한 형태로 나타내는 도 면.
도 47은 "최소" 콘택을 포함하는 간략화된 예를 나타내는 도면.
도 48은 확장된 콘택을 포함하는 간략화된 예를 나타내는 도면.
도 49는 여기에 기재된 스루-칩 접속부를 갖는 반도체 칩의 스택의 일부를 나타내는 도면.
도 50은 포스트 및 관통 접속 어프로치를 이용하여 스택된 도 49에 도시된 칩의 간략화된 스택의 일부를 나타내는 도면.
도 51는 사전 형성된 포스트에 의해 금속화 막 내의 보이드를 간략한 형태로 나타내는 도면.
도 52는 전자 칩에 결합된 후 도 51의 칩을 간략한 형태로 나타내는 도면.
도 53 내지 71은 기본 콘택 형성 및 결합 어프로치의 간략화된 변형예를 나타내는 도면.
도 72 내지 87은 기본 콘택 형성 및 결합 어프로치의 다른 간략화된 변형예를 나타내는 도면.
도 88 내지 91은 나중에 도터 웨이퍼의 후방측 상에 강성 포스트가 될 것을 형성하는 2개의 또 다른 변형 어프로치의 제1 부분을 간략화된 병렬 형태로 나타내는 도면.
도 92는 예시적인 경사진 비어의 단면 사진.
도 93은 100 미크론의 깊이 및 20 미크론의 직경을 갖는 예시적인 비어의 사진.
도 94는 날카로운 비어가 형성된 칩의 단면 사진.
도 95 내지 102는 도 88 내지 91의 2개의 또 다른 변형예의 제2 부분을 간략화된 병렬 형태로 나타내는 도면.
도 103 내지 125는 다른 요소로의 결합을 위한 웨이퍼를 준비하는 변형된 프로세스를 간략한 병렬 형태로 나타내는 도면.
도 126 내지 도 139는 다른 요소로의 결합을 위한 웨이퍼를 준비하는 또 다른 변형된 프로세스를 간략화된 형태로 나타내는 도면.
도 140은 택 상태 직전에 도터 웨이퍼 콘택 및 마더 웨이퍼 콘택을 간략한 형태로 나타내는 도면.
도 141은 용해 프로세스가 완료된 후 도 140의 콘택을 간략한 형태로 나타내는 도면.
도 142는 연성 콘택의 프로파일을 나타내는 도면.
도 143a 내지 143p는 무수한 가능한 마더 콘택 프로파일 중 일부의 대표적인 예를 나타내는 도면.
도 144는 연성 콘택의 프로파일의 다른 예를 나타내는 사진.
도 145는 도 144의 연성 콘택을 관통하도록 설계된 강성 콘택의 프로파일을 나타내는 사진.
도 146은 또 다른 콘택 예의 프로파일을 간략한 형태로 나타내는 도면.
도 147 내지 152는 웰 부착 개념을 구현하는 변형된 프로세스를 나타내는 도면.
도 153 내지 156은 리버스(reverse) 웰 변형의 종류를 간략한 형태로 나타내는 도면.
도 157a 내지 157b는 각각 155 미크론 깊이로 연장하는 25 미크론 직경의 비어와 135 미크론 깊이로 연장하는 15 미크론 직경의 비어 세트의 종단면 사진.
도 158은 바닥부로의 모든 진로를 채워지지 않는 도 157A 및 157B와 다른 비어의 사진.
도 159 내지 167은 클래스 II-타입 강성 웰 부착 어프로치의 또 다른 변형을 나타내는 도면.
도 168 내지 170은 별개의 원격 콘택들에 의해 칩이 서로 부착된 웰 부착 어프로치의 또 다른 변형을 나타내는 도면.
도 171a 및 171b는 다른 원격 콘택 변형의 평명도.
도 172는 예시적인 동축 콘택의 단면을 나타내는 도면.
도 173 내지 175는 동축 콘택의 사용예를 나타내는 도면.
도 176 내지 179는 여기에 기재된 콘택을 사용한 밀봉의 2가지 예를 나타내는 도면.
도 180은 강성/연성 콘택 패러다임을 사용한 다른 변형을 형성하는 다른 어프로치를 요약한 챠트.
도 181 및 182는 비어 변형을 형성하는 다른 어프로치를 요약한 챠트.
도 183 내지 195는 도터 웨이퍼 상의 금속 증착을 포함하는 특정 예를 위한 프로세스 흐름을 상세히 나타내는 도면.
도 196 내지 205는 도터 웨이퍼 상의 금속 도금을 포함하는 특정 예를 위한 프로세스 흐름을 상세히 나타내는 도면.
도 206은 마더 웨이퍼 무전해 도금 변형을 간략한 형태로 나타내는 도면.
도 207은 마더 웨이퍼의 얇은 유전체 변형을 간략한 형태로 나타내는 도면.
도 208은 마더 웨이퍼의 두꺼운 유전체 변형을 간략한 형태로 나타내는 도면.
도 209는 배리어 증착 전에 50 미크론의 피치로 이격된 14 미크론 폭의 콘택 패드를 갖는 마더 웨이퍼 콘택을 위한 예시적이고 일반적인 치수를 나타내는 도면.
도 210은 배리어 및 캡 증착 후의 도 209의 콘택을 나타내는 도면.
도 211은 25 미크론 피치로 이격된 8 미크로 폭의 콘택 패드를 갖는 마더 웨이퍼 콘택의 일반적인 치수를 나타내는 도면.
도 212는 증착에 의해 생성된, 50 미크론 피치로 이격된 14 미크론 폭의 콘택 패드를 갖는 도터 웨이퍼 콘택의 예시적이고 일반적인 치수를 나타내는 도면.
도 213은 증착에 의해 생성된, 25 미크론 피치로 이격된 8 미크론 폭의 콘택 패드를 갖는 도터 웨이퍼 콘택의 예시적이고 일반적인 치수를 나타내는 도면.
도 214는 자기 정렬된 시드 에칭이 수행되기 전에 50 미크론 피치로 이격된 14 미크론 콘택 패드를 갖는 도금된 변형 마더 웨이퍼 콘택의 예시적이고 일반적인 치수를 나타내는 도면.
도 215는 자기 정렬된 시드 에칭이 수행된 후의 도 214의 콘택을 나타내는 도면.
도 216은 가열 파이프 배열의 일부로서 내부 비어를 사용하는 것을 나타내는 도면.
도 217은 분리 및 연결 변형예를 간략한 병렬 형태로 나타내는 도면.
도 218은 또 다른 분리 및 연결 변형예를 간략한 병렬 형태로 나타내는 도면.
도 219는 종래의 마이크로프로세서 칩의 대표적인 예 및 그 각각의 구성 요소를 간략한 형태로 나타내는 도면.
도 220은 더 작은 공간 및 실질적으로 감소된 요소간의 거리를 제공하기 위하여 다른 마이크로프로세서가 도 219의 마이크로프로세서의 요소로부터 구성될 수 있는 방법을 간략한 형태로 나타내는 도면.
도 221은 도 219의 칩의 공간과 도 220의 칩의 공간 간의 직접 비교를 나타내는 도면.
도 222는 기능적인 패키징 변형을 나타내는 도면.
도 223은 도 222의 패키징의 변형의 구체적 예를 나타내는 도면.
도 224 내지 231은 라우팅리스(routingless) 프로세싱 변형의 간략한 개요를 나타내는 도면.
도 232 내지 235는 다른 라우팅리스 프로세싱 변형을 간략한 형태로 나타내는 도면.
도 236은 2개의 칩 사이에 유선이 아닌 광학 접속부의 사용을 간략한 형태로 나타내는 도면.
도 237은 레이저-베어링 칩과 포토디텍터-베어링 칩 사이에 2개의 다른 칩이 개재된 경우에도 레이저-베어링 칩으로부터 포토디텍터-베어링 칩으로 광을 통과시키는 가열 파이프 구성의 변형의 사용을 간략한 형태로 나타내는 도면.
도 238은 택 및 용해 프로세스 어프로치를 간략한 형태로 나타내는 도면.
도 239는 도터 콘택의 기능층을 간략한 형태로 나타내는 도면.
도 240은 마더 콘택의 기능층을 간략한 형태로 나타내는 도면.
도 241은 도터 콘택의 기능층의 물질 구성예를 간략한 형태로 나타내는 도면.
도 242는 마더 콘택의 기능층의 물질 구성예를 간략한 형태로 나타내는 도면.
도 243a, 243b 및 243c는 결합된 마더 및 도터 콘택의 사진.
도 244 및 245는 칩당 단일핀 세공을 간략한 형태로 나타내는 도면.
도 248 및 249는 다른 세공 어프로치를 간략한 형태로 나타내는 도면.
도 250 내지 254는 또 다른 세공 어프로치를 간략한 형태로 나타내는 도면.
이하,첨부된 도면을 참조하여 본 발명의 상세 동작 및 구조에 대하여 상세히 설명한다. 도면들 중 참조번호들 및 동일한 구성요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 참조번호들 및 부호들로 나타내고 있음에 유의해야 한다.
먼저, 이하 본 발명에서 사용될 용어 "웨이퍼"는, 특정 언급이 명확하게 또 한 배타적으로 오직 전체 웨이퍼(다수의 칩으로 나뉨)만을 언급하지 않는다면, "칩", "다이(die)", 및 "웨이퍼" 등의 모든 용어의 범주를 포함할 수 있음을 유의해야 한다. 예를 들면, 전체 웨이퍼는, 8-인치 혹은 12-인치 웨이퍼, 칩 혹은 다이 "칩과 웨이퍼(chip-to-wafer)", "웨이퍼와 웨이퍼(wafer-to-wafer)", 혹은 "웨이퍼 스케일(wafer scale)" 프로세싱에 의해 다수의 칩으로 분할된다. 상기 용어는 기술적으로는 칩" 혹은 "다이"로도 얼마든지 대체될 수 있다. 게다가, 이하 사용될 "웨이퍼 혹은 칩" 혹은 "웨이퍼 혹은 다이"에 관한 실질적인 언급은, 상기 언급한 내용이 만족되지 않더라도 고의가 아닌 용어 중복으로 간주되어야 할 것이다.
일반적으로, 이하 설명될 특정 구현예는 두 개 이상의 웨이퍼간의 접속부분(connection) 형성을 가능하게 하며, 상기 각 웨이퍼는 간단하게 제어되는 방식(fashion)에 따른 완성된 형태의(fully-formed) 전자(electronic) 장치, 액티브 광학 장치, 전자광학 장치를 포함하며, 이러한 제어 방식에 의해, 비어(via)가 깊어지고, 높은 반복성(repeatability), 제어되는 커패시턴스 및 저항, 및 상기 비어(via)와 웨이퍼 혹은 기판(-비어를 통과시킴-)간의 전기적 절연이 가능해진다.
본 발명의 구현예에 따르면 전기적으로 도전성을 가진 비어(via)를 형성할 수 있다. 비록 칩의 깊이 대비 폭(depth-to-width ratio)이 5:1 내지 10:1의 비율로 일반적으로 사용되지만, 본 발명의 비어는 폭이 약 15 미크론 이하, 깊이는 약 50 미크론 이상이고, 칩의 깊이 대비 폭의 비율이 30:1 및 3:1의 비율로 정해진다. 게다가, 본 발명은 비어가 관통하는 칩 부분이 전기적으로 액티브하게 되게 하는 점에서 그 잇점이 있다.
특히, 본 발명은 통로(passage)를 이용하여 웨이퍼의 도핑된(doped) 반도체 부분을 통한 전기적 접속구조(electrical access)를 제공한다. 상기 통로의 위치에서 측벽들이 전기 도체로부터 도핑된 반도체를 절연하며, 상기 전기도체는 상기 통로를 통하여 전파된다.
게다가, 본 발명은 일정하고 어셉터블한 커패시턴스와 저항을 유지하기 위하여, 절연물질(isolating material) 및 전기도체의 두께의 타이트한 제어를 가능하게 하는 폭이 좁은 통로(즉, 약 15미크론 또는 그 이하)를 제공함에 있다.
또한, 본 발명은 0.1 미크론 내지 15 미크론인 패드의 원형 직경을 가진 콘택(contact) 형성에 적합한 것으로서, 상기 콘택은 상단부와 하단부를 가지는데, 상기 상단부는 리미트(limit)가 없고 크기가 간단하여 본 발명에서는 일반적인 집적도를 더 개선할 수 있고, 상기 하단부는 현재 가능한 사진식각(photolithographic)기술로 구현된다. 즉, 본 발명의 사진식각기술에서의 진보성은, 더욱 작아진 선명도(smaller definition)로서 현재의 리미트를 더욱 줄일 수 있게 한다.
또한, 솔더 콘택(solder contacts)는 길이가 수백 수천 미크론이고, 또는, 와이어본드 콘택(wirebond contacts)는 길이가 수천 미크론이고 칩간의 임피던스 구동을 위해 종종 패드 드라이버(pad driver)를 필요로 한다. 본 발명은 매우 짧은 길이의 콘택(10 미크론 이하)를 이용하며, 이는 칩간의 기생 전기 효과(parasitic electrical effect)를 더욱 낮추는 효과가 있다.
본 연구의 콘택은 콘택들 사이가 콘택 크기의 세배 또는 그 이하만큼 서로 간격이 떨어져 있고, 상보성 콘택 (complementary contact)를 가진 집적도 이전에 적응적 물질(mellalleable material)의 폭을 갖는다. 상기 상보성 콘택은, 예를 들면, 초기 콘택 높이가 8 미크론이면, 콘택간의 간격이 약 25 미크론까지에 이른다.
본 발명은 약 20미크론 이하의 분리 스페이싱(separation spacing)상에 적층(stacking)을 허용함에 있다. 본 발명에서는 약 1미크론 스페이싱이 구현되었지만, 보통은 10미크론 이하의 스페이싱이 일반적이다. 일반적으로, 최소 스페이싱은, 서로 연결되는 두 개의 웨이퍼간 가장 근접한 표면의 토폴로지에 의해 결정되고, 상기 두 웨이퍼는 그들의 최고 높이에서 서로 접촉하며 패드간 거리는 최대 높이 스페이싱을 나타낸다.
본 발명은 50미크론 이하의 피치(pitch)상에 콘택을 형성할 수 있다. 본발명에서는 7미크론 크기의 피치를 구현하였지만, 보통은 25 미크론 이하의 피치가 사용되고 있고. 현재 이용가능한 사진식각 기술의 기능으로 제한된다. 여기서, 피치가 더 작아질 수 있다.
몇 가지 변형예(variants)의 특징은 다음과 같다.
즉, cm2 당 수백만의 콘택를 위한 포텐셜; 동시에 발생되는 전기적, 기계적, 열적 부착물(attachment); 낮은 힘(force)을 가지지만 높은 강도(1000kg/cm2)의 접속부(high strenghth connection)를 가진 부착물; 경제성(economines of scale)을 가진 접속부(connections); 수용가능한(accommodated) 비평면(non-planar) 웨이퍼; 웨이퍼 스케일 (예, 8",10", 12" 웨이퍼상의 10미크론 GaAs)에 행해지는 대부분의 프로세싱; 칩과 칩(chip-to-chip), 칩과 웨이퍼(chip-to-wafer), 웨이퍼와 웨이퍼(wafer-to-wafer)에 기반한 프로세스; 전기적으로 접지되는 프로세스; 선형성된 장치(즉, 디바이스-베어링(device-bearing) 칩)에 만들어져 제3자공급칩(third-party supplied chip)으로 사용되는 접속부; 다수의 칩이 서로 연결되기 전에 비어를 형성하는 것; 영구적으로 연결되기 전에 칩 콤비네이션(chip combination)을 테스트하거나 필요시 재동작하는 캐퍼빌러티(capability); 서로 다른 기술들을 믹싱하고 매칭하는 것 (즉, GaAs-to-InP, InP-to-Si,GaAs-to-Si,SiGe-to-SiGe-to-Si 등, 그리고, 세라믹, LCP 혹은 유리로 만들어진 절연 웨이퍼); 반도체 프로세스 경제성의 잇점을 가진 칩-사이즈의 패키지를 형성하는 어빌리티(ability); 고가의 프로세스를 불필요하게 하는 저속기능(low-speed function)을 가능하게 하나, 하나의 칩처럼 동작하게 하는 전체 회로 세트를 구비하고, 개별 칩이 특정 설계에 가장 적합하게 이용될 수 있도록 다수의 전압, 기술, 및 물질을 갖도록 설계되도록 하는 어빌리티; 설계의 다른 양상에 필요한 테크놀로지를 고려하지 않는 점; 강화된 오프-칩 커뮤니케이션 (enhanced off-chip communication); 칩 레벨에서 설계의 모듈래러티(modularity) 증가를 용이하는 점 - 여기서, 칩레벨은 남은 여분의 비반복 엔지니어링 비용(redundant non-recurring engineering costs)을 소비하지 않고도 핵심 디자인이 다수의 제품으로 생산되도록 함 -; 및 기술타입으로서 속도 매칭을 가능하게 하여 저속 회로가 더 이상 고가로 생산될 필요가 없어지고, 속도면에서 기술을 구현한 점- 을 특징으로 갖고 있다.
전체적으로, 본 발명은 스루-웨이퍼(through-wafer) 전기적 콘택을 사용하여 칩-칩(chip-to-chip) 접속부를 형성하는 능력을 개선함에 목적이 있다. 상기 스루-웨이퍼(through-wafer) 전기적 콘택은 도핑된 기판으로 사용될 수 있으나, 기판을 쇼트아웃 (short out)하지는 않을 것이므로, 기판과 반대되는 전하를 띄게 된다. 게다가, 이러한 "스루-웨이퍼" 연구는 반도체, 세라믹과 같은 절연체, 및 도전 혹은 비도전 물질로 구성된 웨이퍼로 이용가능하다.
게다가, 반도체 물질을 에칭하는 현재의 장치 (30 대 1의 애스팩트 비율을 가짐) 를 이용하면, 좁은 단면(즉, 15미크론의 폭, 몇경우는 그이하)의 비어들들(vias)과 전체적인 깊이가 50 미크론에서 500미크론까지 확장되는 비어들을 위한 프로세스가 행해진다. 게다가, 상기 프로세스는 커패시턴스와 저항의 밀접한 제어를 가능하게 한다. 예를 들면, 상기 프로세스를 통해 형성된 비어들은 몇몇 구현예에서 고속 전기 신호(즉, 0.3GHz 초과의 주파수)들 혹은 광신호들을 전달한다.
또한, 본 발명의 실시예들은 동심의 비어(concentric vias)의 형성이 가능하게 하며, 만약 이들이 도전성을 가진다면, 각각은 서로 다른 신호와 전하들을 운반할 수 있다. 더욱 나아가서, 본 발명의 실시예들은 동심 비어내에 이너비어(inner via)를 포함되게 하며, 상기 동심비어 내에서 상기 이너비어가 열 파이프 설비(heat pipe arrangement)로 사용되는 냉각 시스템(cooling system)의 부분으로 사용될 수 있도록 한다. 또 다른 실시예들은 적층(stacking) 방법의 사용을 가능하게 하며, 상기 적층 방법에 의해, 다수의 칩들이 적층되고 칩과 칩, 칩과 웨이퍼, 혹은 웨이퍼와 웨이퍼에 기초하여 전기적으로 서로 연결된다.
유리하게는, 사실상, 이하 설명될 모든 적층(stacking) 프로세스와 변형예(variants)들이 피스 하단에 정렬될 새로운 적층 부분(new stacked piece)만을 필요로 한다. 이것은 종래의 기술과 확연히 대비되는 점으로서, 적층내 모든 피스들을 함께 정렬(align)해야만 하고, 그 이후에 트랜스-적층 접속부(trans-stack connection)를 형성하도록 도전물질을 적층에 삽입한다.
본 연구는 적층내 모든 피스들이, 일반적으로 배치되는 상기 피스 바로 하단보다는, 매 다른 피스에 맞추어 정확히 정렬되도록 한다. 게다가, 본 연구는 보통의 정렬방법에서 전혀 이루어질 수 없었던, 단축(uniaxial), 동축(coaxial), 및 3축(triaxial) 접속부를 이용하여 균등한 구현을 가능하게 한다.
상기의 다양한 방법들은 반도체물질로 구성된 웨이퍼의 모든 예를 사용하여단지 예시물로써 제시된 것일 뿐이다. 상기 반도체 물질의 예를 들면, 실리콘(Si), 실리콘-게르마늄(SiGe), 갈륨-비소(GaAs), 등으로, 이들은 미리 형성되어 진다 (즉, 집적 회로 혹은 그 구성요소를 기포함하고, 콘택 패드, 변조기, 레이저검출기와 같은 광학 장치를 기포함함).
본 발명의 첫 번째 실시예는 2-에치(two-etch) 프로세스를 포함함에 있다. 여기서, 상기 2-에치 프로세스에서 반도체 물질(즉, 이와 관련된 몇 개의 혹은 전부의 기판이 있거나 없는 도핑된 반도체)의 목적을 위하여 웨이퍼가 식각될 필요성이 있다.
이 실시예 프로세스는 반도체 물질의 디바이스-베어링-웨이퍼(device-bearing-wafer)에서 시작된다. 정확한 폭을 가진 적어도 하나 이상의 트렌치 부분 은 웨이퍼가 원하는 깊이만큼 식각되어, 반도체 웨이퍼의 경우에, 트렌치가 웨이퍼 기판으로 확장되고 반도체 물질 부분에 대하여 돌출부(perimeter)를 형성하도록 한다.
특히, 돌출부 형태가 닫힌 형태(closed shape)를 이루도록 하여, 트렌치의 외벽/내벽이 같은 모양을 가질 필요가 없게 된다. 궁극적인 비어 접속부의 커패시턴스와 저항은 트렌치의 내측/외측 돌출부의 모양 및 이들의 분리 거리(separation distance)의 선택을 통해 제어가능하다. 트렌치의 깊이는 일반적으로 50미크론이상이다(어떤 경우에는 500 미크론 이상이기도 함). 그러나, 트렌치는 웨이퍼의 전체 기판을 통해 전파되지 않기 때문에, 바운드된(bounded) 반도체 피스가 밖으로 떨어지지 않는다. 상기 트렌치는 전기적 절연물질로 가득 채워진다.
적어도 상기 바운드된 반도체 피스 부분은, 외곽의 트렌치 벽에 의해 바운드된 것보다 좁아지는 단면의 홀(hole)을 남기고 식각되어, 상기 반도체 비어를 에칭하여 형성된 비어(via)가 절연물질에 의해 바운드되거나, 깊이의 중심 반도체 피스로부터 돌출된 링 (perimeter ring)에 의해 바운드되며, 나머지는 기판이 된다. 홀은 웨이퍼의 상부와 홀의 하부 간에 전기적 접속이 형성되도록 금속화된다(metalized). 상기 웨이퍼의 뒷부분은 (즉, 기판)은 상기 홀의 하부에서 메탈라이징부분을 노출하도록 두께가 얇아지게 되어, 상기 홀이 기판 측면 콘택 (substrate side contact) 혹은 그 부분(이하, 광의의 용어 "콘택"로 칭함)이 된다.
전형적으로, 비록 몇몇 실시예에서 금속화가 기판이 충분이 박막처리될 때 오직 충분한 깊이까지 노출되도록 확장되기는 하지만, 홀을 정의하는 표면부의 최고 깊이까지는 적어도 금속화될 것이다. 이러한 점에서, 만약 상기 금속화를 수행하기 위한 프로세스가 금속화처리가 박막(thinning)이 멈추는 곳까지 확장되는 최고 깊이(full depth)까지 금속화를 수행하지 못한다면, 상기 콘택은 형성될 수있다. 예를 들면, 본 실시예에서, 만약 비어가 전체 길이가 약 600미크론인 기판으로 확장되면, 금속화는 전체 깊이가 약 300미크론에 이르게 되고 (즉, 비어 그 자체보다 적은 300미크론), 상기 프로세스는 기판이 박막화되는 깊이(웨이퍼나 칩을 용납불가능한 범위로 약하게 하지 않고 금속화를 할 수 있게함)까지는 부정적인 영향을 받지 않는다.
상기에서 설명된 실시예, 변형예(variants), 순열(permutations) 및 조합(combinations)들을 통하여, 접속점들(connection points)이 온-칩 디바이스(on-chip device)로 더욱 근접할 수 있게 되었다. 온-칩 디바이스에 접속점을 더욱 근접하게 있게 됨으로써, 수직방향(즉, 스루-칩 스태킹)으로의 칩-칩(chip-to-chip) 접속부를 더욱 용이하게 하고, 접속점간의 거리를 줄일 수 있고, 칩-칩 접속부(chip-to-chip connections)를 위한 와이어본드의 사용 필요성을 감소시킨다.
게다가, 본 발명은 부-요소 특징적인 설계(sub-component specialty design)의 형성을 용이하게 하여, 제조과정에서 서로 믹스되고 매치될 수 있도록 한다. 즉, 제 3 치수(third dimension)는 칩셋 물질(chipset material), 기하학, 및 제품을 더욱 쉽게 이용할 수 있도록 한다.
또한, 본 발명은 서로 다른 속도 혹은 물질 테크놀로지 타입의 믹싱을 가능 하게 하고, 주구성요소 혹은 부구성요소 설계의 믹스-매칭뿐만 아니라, 제조단가를 절감한다는 점에서 발전이 있다. 칩간칩 접속부(chip-to-chip connection)는 칩간의 전기적 접속보다는 광학적인 부분을 사용하여 형성된다.
상기 본 발명의 내용은 칩-칩 접속부의 광학적인 사용을 통해 더욱 유용해지며, 이로써, 서로 연결되는 칩들의 스트레스(stress)를 줄일 수 있고, 칩 손상 위험성을 줄일 수 있다.
위와 같은 특징들은 특정 도면들을 참고하여 다수의 예들 통해 설명될 것이며, 이는 오직 본 발명의 설명을 위한 것일 뿐 본 발명의 범위가 이에 한정되지는 않고 다른 예에도 적용가능하다. 몇몇 경우에서는, 본 발명의 프리젠테이션과 이해도를 돕기 위하여 의도적인 견지에서 전반적으로 과장되거나 왜곡될 수도 있다.
게다가, 상기의 본 발명에 따르면, 칩 상에서 특정 장치들이 서로 독립하게 배치된다. 따라서, 장치의 특정 유형에 관한 레퍼런스들은 (예를 들면, 제 1 예의 레이저) 임의의 것이며, 전기적 콘택이 만들어질 필요가 있는 장치의 범부가 아니라면, 이하 설명될 양상과 아무 관련이 없다. 즉, 이하 설명될 본 발명은 근본적으로 콘택이 형성되는 모든 장치 및 회로 요소에서 동일하게 적용된다.
도 1은 다수의 고체 전자장치, 예를 들어, 저항, 커패시터, 트랜지스터, 다이오드, 레이저, 포토디텍터, 또는 이것들의 소정 조합을 포함하는 칩(102)의 일부(100)를 나타낸 간략 측면도이다. 도 1에 나타낸 일부(100)는, 예시만을 목적으로 한 것으로서, 상부 미러(106)와, 그 아래의 활성영역(108)와, 기판(112) 상에 배치된 바닥부 미러(110)를 갖는 레이저(104)를 포함하여 이루어지며, 이 장 치(104)는 칩(102)의 장치(104) 근처의 비장치 부의 상부외측면(116)으로부터 수 미크론만큼의 높이(114)를 지니고 있다.
도시된 바와 같이, 레이저(104)는 기존의 VCSEL(vertical cavity surface emitting laser)이다. 설명의 편의상, 상부 미러(106)는 레이저(104)가 제공되는 측부(120) 반대편의 기판의 측부(118) 상의 소정의 소자에 전기적으로 연결되어 특정 영역(124) 내에서 장치(104) 근처의 도핑 반도체재료(122)을 관통해야 할 필요가 있다고 가정해야 한다.
최초에, 레이저 또는 포토디텍터를 상기한 장치로서 언급하고 있다는 점에서, 상기한 “상부(top)”과 “바닥부(bottom)”이란 용어는 관례에 따르는 것이며, 따라서 “바닥부”은 레이저가 기판(112)쪽으로 방출되는지 아니면 기판(112)으로부터 방출되는지 여부와 상관없이(혹은 포토디텍터인 경우에는 광을 수신하는 방향과 상관없이) 기판에 가장 가까운 부분을 말하는 것이다.
도 2는 공정이 시작되기 전에 도 1의 특정 영역(124)의 상면(116)를 나타낸 상면도이다.
이하 도 1 및 도 2에서 소개된 사항들을 참고하여 관통칩 콘택(through-chip contact)를 형성하는 기본 공정을 설명하기로 한다.
도 3은 다음과 같은 처리의 결과로서 도 1의 부분(100)를 나타낸 간략 절단도를 나타낸 것이다.
우선, (상대적으로 일직선인 트렌치 측벽(304)을 형성하기 위해) 바람직하게는 이방성 식각 공정을 이용하여, 트렌치(302)가 부분적으로 기판(112)에 형성되는 깊이로 반도체재료(122)를 식각 및 관통하여 트렌치(302)를 형성한다. 트렌치(302)의 전체 깊이는 100 미크론 이상일 수 있으며 경우에 따라 500에서 600 미크론 이상으로 연장될 수 있다. 하지만 트렌치(320)는 기판(112)이 완전히 관통하도록 연장되기 전에 형성을 멈춰야 하며, 그렇지 않으면 많은 경우에 본 발명의 구현 능력을 상실하게 된다. 트렌치(302)는 기판의 평면에 평행한 평면에 단면을 형성하면서, 닫혀진 형태를 취하는 고리형태이다. 이러한 고리형 트렌치(302)를 사용함으로써, 반도체재료(122)의 아일랜드(306)이 남게 되며 적어도 기판(112)의 무손상부(308)에 의해 제자리에 위치하게 된다. 이때 트렌치(302)를 가리키기 위해 기술한“고리부”를 원 형상으로 나타내었지만, 이는 단지 설명을 단순화하기 위한 것이란 점을 유념해야 한다. 여기에서 쓰인 “고리형” 및 “고리부”라는 용어는 어떠한 특별한 또는 일정한 형태에도 한정되지 않을 뿐만 아니라 외주부가 내주부와 동일한 형태를 취할 필요가 없다는 점을 알아야 한다. 트렌치가 닫혀진 형태를 취하여 그 내부에 “아일랜드”을 형성하는 한, 본 발명에서 사용된 것처럼 용어 트렌치를 고리형 트렌치 또는 고리형태로서 생각해야 할 것이다. 즉, 상기 “고리형”및 “고리부”라는 용어는 닫혀진 (정다각형이거나 그렇지 않은) 다각형을 포함하는 닫혀진 내외주 형상 또는 그 이외의 닫혀진 내외주 형상, 예를 들어 부드러운 형상, 울퉁불퉁한 형상 등의 내외주 형상의 어떠한 조합도 포함하도록 기술된 것이다. 또한 이들 용어는 특정한 경우에 요구에 따라 혹은 필요에 따라 고정된 폭과 변하는 폭을 둘러싸도록 포함하도록 기술된 것이다.
도 4는 도 3의 측면도에 나타낸 트렌치(302)를 형성한 이후에, 도 1의 특정 영역(124)의 상면(116)을 나타낸 평면도이다. 도 4에서, 트렌치(302)의 고리형 특성을 명확히 볼 수 있다. 트렌치(302)는 닫혀진 내주부(312)와 외주부(314)와 폭(310)을 가지고 있고 아일랜드(306)을 둘러싸서 반도체재료(122)로부터 그 안에 아일랜드(306)을 형성하게 된다.
도 5는 다음과 같은 후속 처리의 결과로서 도 1의 일부(100)를 나타낸 간략 절단도이다.
적어도, 트렌치(302)는 유전체 또는 그 이외의 전기 절연 재료(500)로 도포되어 있으며, 선택적으로 이 절연재료(500)은 외측면(116)의 일부를 소정의 두께로 덮도록 도포될 수도 있다. 선택적으로, 열전달이 우려될 경우, 전기적으로 절연성을 지니는 좋은 열전달체를 상기 전기 절연 재료(500)로 이용할 수도 있다.
상기한 방식으로 얻어지는 효과는 종래기술과 관련하여 대조해보면 알 수 있다. 첫째, 일반적인 문제로서, 특히 두께가 균일해야 할 경우, 유전체재료를 균일하게 도포하기는 매우 어렵다. 둘째, 이러한 문제는 유전체를 평탄하지 않은 표면에 도포해야 하는 경우에 심각해지며, 본 발명에서 기술된 비어 등의 수직벽 상에 도포해야 하는 경우에는 더욱 심각해진다. 따라서, 다른 방식들이 홀을 형성하고 형성된 홀의 벽에 정확히 유전체를 도포한 뒤 도전성을 지니도록 하고 있다는 점에서, 이들 방식은 균일성을 제어하는 의미 있는 능력을 전혀 지니고 있지 않다. 이들 방식의 균일성 결여는 특히 관련 신호 주파수가 매우 높은 경우, 예를 들어 0.3GHz를 초과하는 경우 전기용량과 임피던스에 급격히 영향을 주고 따라서 성능에 급격히 영향을 주게 된다. 이와는 대조적으로, 본 발명에서 설명하는 방식들에 의 하면, 트렌치(302)의 크기를 트렌치(302) 자체의 정밀도까지 정밀하게 제어할 수 있으므로 전기용량과 저항을 정밀하게 제어할 수 있다. 트렌치(302)의 내외주벽은 절연재료(500)에 의해 덮인 부분을 그 안에 가두고 있으므로 그 덮인 부분의 두께와 균일성이 트렌치(302)의 내외주벽에 의해 정의되며, 결국 전기용량과 임피던스가 정의된다. 따라서, 트렌치(302)가 채워져 있는지를 확인하기만 하면 되고, 이는 정밀도가 매우 낮은 저비용의 공정이다. 종래 기술과 달리, 유전체의 도포 중에 정밀성을 필요로 하지 않는다.
도 6은 도 5의 측면도에 나타낸 것처럼 트렌치(302)를 전기 절연 재료(500)로 채우고 (선택적으로) 상부 외측면(116)의 일부를 부분적으로 덮은 후의 도 1의 특정영역(124)의 상면(116)을 나타낸 평면도이다.
도 7은 다음과 같은 후속 공정의 결과로서 도 1의 일부(100)를 나타낸 간략 절단도이다.
전기 절연재료(500)가 (경화(curing or hardening) 처리 또는 그 이외의 처리에 의해) 고체화되면, 절연재료(500)의 고리부(704) 내의 반도체재료의 아일랜드(306)을 특별히 소망하는 구현을 달성하기 위해 필요한 만큼 충분한 깊이(502)로 (예를 들어, 트렌치(302)와 비슷한 깊이로)(즉, 트렌치가 기판 안으로 어느 정도 거리까지 추가로 연장되지만, 바람직하게는 기판(112)를 완전히 관통하지는 않도록) 제거하여 비어 트렌치(702)를 형성한다. 실제로, 비어트렌치(702)의 깊이(502)는, 이 예의 경우 필요시 후술하는 바와 같은 처리 도중에, 기판(112) 안으로 트렌치(302)와 실질적으로 동일한 거리로 도달될 수 있도록 충분한 깊이로 추가 연장되기만 하면 트렌치(302)의 깊이보다 길거나 짧을 수 있다. 또한, 아일랜드(306)의 경계를 정의하는 고리부(704)의 최내벽은 이후에 유전체가 될 상기 제거공정에 의해 형성되는 비어트렌치(702)의 형태와 윤곽을 결정한다. 따라서, 이는 식각 공정에 의해 일반적으로 영향을 받지 않으며, 반도체재료의 아일랜드(306) 제거 시 그 폭과 깊이 방향에 있어서 엄격한 제어를 필요로 하지 않기 때문에 저정밀 식각공정을 사용하여 아일랜드(306)을 제거할 수 있다. 물론, 그 이외의 적절한 공정, 예를 들면 레이저 제거, 레이저 드릴링, 또는 이들의 소정 조합을 이용하여 상기 아일랜드(306)의 제거를 보강하거나, 혹은 그렇지 않으면 아일랜드(306)의 제거를 실현할 수 있다.
이 예의 공정에 이어서, 비어트렌치(702)가 형성되면, 측벽(706)은 절연재료(500)이 될 것이고 바닥부(708)는 기판(112)에 의해 정의될 것이므로, 트렌치(702)의 바닥부(708)뿐만 아니라 비어트렌치(702)의 측벽(706)은 모두 전기적으로 비전도성이 될 것이다.
도 8은 도 7의 측면도에 나타낸 전기 절연재료(500)의 고리부(704) 내에 비어트렌치(702)를 형성한 다음에, 도 1의 특정영역(124)의 상면(116)을 나타낸 평면도이다.
도 9는 다음과 같은 후속 공정의 결과로서 도 1의 일부(100)를 나타낸 간략 절단도이다.
비어트렌치(702)는 예를 들어 스퍼터링, 증착, 도금, 또는 그 이외의 금속 도포를 위한 물리적 또는 화학적 증착 기술, 또는 필요시 이들의 소정의 조합을 이 용하여 적어도 비어트렌치 측벽표면(706)의 길이방향부(longitudinal portion)를 (즉, 그 깊이를 따라) 금속화함으로써 전기적으로 전도성을 갖게 된다. 즉, 이러한 금속화 처리에서는 전도성 고체, 전도성 에폭시 또는 재유동성 재료(reflowable material)(예를 들어, 솔더와 같은 적절한 온도 전도성 액상재료)을 이용할 수 있다. 이러한 금속화처리는 적어도 대략 비어바닥부(708)에서부터 상면(116)까지 (많은 경우에는 해당 장치가 비어가 형성되는 칩의 일부일 때 해당 장치까지) 연속적인 전기전도성 연결부를 형성하는데 이용될 수 있고 일반적으로 이용될 것이다. 대표적인 예로서, 도 9는 레이저(104)의 상부미러(106) 상의 콘택(904)에서부터 비어트렌치(702)의 바닥부(708)까지 연장되는, 이 처리에 의해 형성된 전선(electrical trace)(902)을 나타낸 도면이다. 도시된 바와 같이, 비어트렌치(702)의 측벽(706)과 바닥부(708)의 전체 면이 금속으로 완전히 도포되어 있다.
상술한 바와 같이, 절연 고리부의 폭과 길이는 상기 금속처리에 의해 형성된 도전체의 두께처럼, 엄격하게 제어할 수 있으므로 금속화된 표면에 대해서 일정한 전기용량을 달성할 수 있다. 또한, 절연재료(500)은 콘택(904)을 이것이 통과하는 반도체재료(122)로부터 전기적으로 절연시키며, 따라서 절연시키지 못하는 경우 콘택을 다른 장치 또는 전도체에 전기적으로 단락시키게 될 수도 있는 반도체 재료의 결함을 일으킬 수 있다.
도 10은 도 9의 측면도에 나타낸 비어트렌치(702)의 금속화 및 장치 콘택(904)까지의 전선(902)의 형성 이후에, 도 1의 특정영역(124)의 상면(116)을 나타낸 평면도이다.
도 11 내지 도 14는 몇가지 구현을 위해 유용하거나 바람직할 수 있는 추가적이고 선택적인 처리를 나타낸 도면이다. 도 11 또는 도 12에 나타낸 방식은 도 13 또는 도 14에 나타낸 방식과 독립적인 방식이다. 결과적으로, 특정한 구현예에 따라, 도 11과 도 12에 나타낸 방식 또는 도 13과 도 14에 나타낸 방식은 각각 별도로 이용될 수 있고 이 두 방식을 각각의 순서로 함께 이용될 수 있다.
이들 선택적인 방식 중 하나 또는 모두를 통해서 여러 가지 효과를 얻을 수 있다. 첫째로, 그 빈공간에 재료로 채우면 기계적인 강도를 더하게 되고 구조적인 강도를 증가시킴으로써, 잠재적인 응력을 줄이게 된다. 둘째로, 솔더, 에폭시, 또는 그 이외의 접합재료를 사용하면, 칩을 다른 소자에 최종적으로 연결하는데 있어서 도움을 줄 수 있으며, 특히 연결처리에 칩을 다른 칩에 결합하는 과정이 포함되는 경우 도움을 줄 수 있다. 세 번째로, 상기 빈공간에 재료를 주입함으로써 원하지 않은 재료가 그곳에 들어가는 위험을 줄일 수 있다. 마지막으로, 특히 모든 측벽보다 적게 금속화된 경우에 주입재료에 의해 비어트렌치 내의 금속화된 부분이 손상될 가능성이 줄어들거나 없어지게 된다. 또한, 절연부과 금속의 두께를 변경함으로써 웨이퍼의 열팽창계수(CTE)를 웨이퍼의 열팽창계수에 일치되도록 균형을 맞출 수 있다. 예를 들어 (열팽창계수가 2.5ppm인) 실리콘의 열팽창계수를 맞추기 위해 (열팽창계수가 17ppm인) 구리와 함께 (열팽창계수가 1ppm인) 산화물을 이용할 수 있다.
물론, 이 두 가지 사항은 모두 선택적인 것이기 때문에, 본 발명을 이용하면서도 모두 채택하지 않을 수 있다. 하지만 완전히 이해할 수 있도록 도 11 내지 도 14와 함께 이들 2가지 처리를 예시하였다.
도 11은 다음과 같은 선택적 처리의 결과로서 도 1의 일부(100)를 나타낸 간략 절단도이다.
금속화를 완료한 후, 남아있는 빈공간(1100)를 후술하는 것처럼 사용할 목적으로 빈상태로 남겨두지 않는 경우, 남은 빈공간(1100)을 소정의 재료(이 경우 예를 들면 접합재료(1102))로 부분적으로 혹은 전체적으로 채운다. 이러한 변형예를 사용하게 될 특정 구현예에 따라, 접합재료(1102)은 도전성일수도 있고 비도전성일 수도 있다. 즉, 예를 들어 무전해도금 또는 전해도금을 통해 도포될 수 있거나 증발 증착 또는 스퍼터링에 의해 증착되는 솔더, 금속, 또는 합금 등의 전기전도성 재료일 수 있으며, 또는 아교 또는 에폭시 또는 이산화실리콘과 같은 산화물과 같은 비도전성 접합재일 수도 있다.
도 12는 도 11의 측면도에 나타낸 비어트렌치(702)의 남은 빈공간(1100)에 접합재료(1102)을 선택적으로 주입한 이후에, 도 1의 특정영역(124)의 상면(116)을 나타낸 평면도이다.
도 13은 다음과 같은 선택적 처리의 결과로서 도 1의 일부(100)를 나타낸 간략 절단도이다.
상술한 처리 대신에 혹은 추가적으로, 금속화처리에 의해 상기 빈공간이 완전히 채워지지 않은 경우, 금속화처리가 완료된 후 남은 빈공간(1100)이 있으면 예를 들어 단순 마감재(1302)로 부분적으로 혹은 전체적으로 채울 수도 있다. 이러한 변형예를 사용하게 되는 특정 구현예에 따라, 마감재(1302)로는 트렌치(302)를 채우는데 최초에 이용했던 절연재료(500)과 같은 절연체, 전도성 에폭시, 전도성 고체, 또는 재유동성 재료 등의 도전체를 이용할 수 있으며 그렇지 않으면 공형(conformal) 코팅을 이용할 수도 있다. 또한, 마감재(1302)를 사용하는 경우, 마감재를 빈공간(1100)에 단독으로 주입할 필요가 없다. 도 13에 나타낸 바와 같이, 마감재(1302)가 전기절연재료이고 접합재(1102)를 이용된 경우, 마감재(1302)를 그러한 접합재(1102) 형성 후에 그 상부에 주입할 수 있고, 웨이퍼의 외측표면의 일부 및/또는 콘택(904)까지 연장되는 전선(902)의 일부(1304)를 덮어서 보호하도록 빈공간(1100) 밖으로 연장될 수 있으며, 혹은 빈공간이 없는 경우에도 웨이퍼를 평탄화하기 위해 주입될 수 있다. 예를 들어, 마감재(1302)는 평탄화되어, 웨이퍼를 평탄화함으로써 전표면이 웨이퍼 또는 개별 칩과 같은 다른 소자에 접합하는데 이용될 수 있는 산화재료일 수 있다.
도 14는 도 13의 측면도에 나타낸 것처럼 접합재(1102)의 상부에 남은 빈공간(1100) 안으로, 적어도 전선(902)의 일부(1304)를 덮어서 보호하기에 충분한 양의 마감재(1302)를 선택적으로 추가하고 나서, 도 1의 특정영역(124)의 상면(116)을 나타낸 평면도이다.
상기한 기본 공정을 다시 참조하면, 도 15는 다음과 같은 후속 공정의 결과로서 도 1의 일부(100)를 나타낸 간략 절단도이다.
도 9 및 도 10에 나타낸 금속화처리가 완료되면, (도 11 내지 도 14에 나타낸 2가지 선택적 사항 중 하나를 사용하든 모두를 사용하든지 상관없이) 기판(112)의 (비장치(non-device)가 제공되는) 후면부(118)를, 예를 들어 식각과 같은 화학 처리, 연마와 같은 기계적 처리, 화학기계적 처리(CMP), 혹은 이들의 소정의 조합을 이용하여, 적어도 바닥부 금속화부(1502)가 노출될 때까지 박형화(thinning)함으로써, 특수한 후방처리를 수행할 필요 없이 (레이저(104)의 하단미러(110)의 경우에) 도핑된 반도체재료(122)로부터 전기적으로 절연된 장치 콘택(904)에 전기적으로 연결된 기판(112)의 후면부(118)에 전기적 콘택(1504)를 형성하게 된다.
이러한 처리 대신에, 하단 금속화부(1502)가 제거되거나 (채워져 있는지 여부와 상관없이) 빈공간(1100) 자체가 노출될 때까지 박형화를 수행할 수도 있다. 도 16은 기판을 박형화하여 하단금속화부를 제거하는 처리 이후에, 도 15의 일부를 나타낸 간략 절단도이다. 바람직하게도, 적어도 도 11과 도 12의 방식을 사용하였다면, 빈공간(1100)은 접착재(1102)로 채워져 있을 것이다. 따라서, 도 16에 나타낸 바와 같이, 도 15의 하단금속화부(1502)가 제거될 때까지 기판(112)의 후방부(118)를 박형화하면, 여전히 후방측 전기적 콘택의 일부로서 역할을 할 수 있는 금속 콘택(1602)의 “고리부”를 그대로 두면서 접합재(1102)를 노출시킬 수 있다. 따라서, 접합재(1102)가 전기적으로 도전성이 있으면(예를 들어 솔더이면), 고리부(1602)와 접합재(1102)는 모두 콘택으로서 기능을 하게 된다. 반면에 접합재(1102)가 전기적으로 도전성이 없으면, 고리부(1602)가 콘택으로서 기능을 하며 후방부(118)에서 장치 콘택(904)까지 전기적으로 도전성인 경로를 제공하면서도, 접합재(1102)를 이용하여 칩을 다른 소자에 접합할 수 있다.
이러한 방식 대신에, 단독으로 또는 본 발명에서 기술하는 택 및 융해(tack and fuse) 방식과 함께, 포스트 및 관통 방식에서 콘택으로서 사용하기 위해 웨이 퍼의 바닥부 밖으로 돌출되도록 도 15 또는 도 16의 구성을 박형화할 수도 있다.
여기에서, 상술한 기본 공정에 따라 구현되는 더 복잡한 다른 공정들과 함께 상술한 기본 공정은, 웨이퍼 위에 (예를 들어 트랜지스터, 다이오드, 레이저, 포토디텍터 등의) 장치들을 제조하기 전에 비어를 형성할 필요가 없다는 점에서 종래기술에 비해 추가적인 효과가 있다는 점을 알아야 한다. 또한, 이 공정에 따르면, 기존의 배선접합 패드가 발생하게 되는 칩의 주변(periphery) 상에 비어만이 발생해야 할 필요가 없다. 그 대신에, 그러한 순간 공정은 더욱 국소화되어, 회로가 비어 형성 이전에 반도체 상에 형성되거나 내부에 내장될 수 있고 비어가 칩의 주부 이외의 영역에 배치될 수 있도록 충분히 낮은 온도로 수행될 수 있다. 이에 따라, 다른 제조사에 의해 제조되는 칩들의 설계과정에 상기 공정을 포함시킬 필요 없이 상기 공정을 이용할 수 있고, 아래에 더욱 상세히 설명하는 바와 같이 서로 다른 칩들 위의 장치들 사이에 연결경로를 배선접합 패드를 이용할 때 보다 훨씬 짧게 형성할 수 있다. 또한, 아래에 상세히 설명하는 바와 같이, 상기 공정은 웨이퍼를 관통하는 경로를 쉽게 형성할 수 있으므로, 상기 공정은 칩 적층 또는 믹스 앤 매치 칩 유닛들을 형성하는데 매우 유용하다.
전기절연 재료를 트렌치에 채우는 과정과 관련하여, 특히 트렌치가 폭이 좁고 상대적으로 깊은 (예를 들어 깊이가 100미크론 이상인) 경우에, 전기절연재료에 핀홀, 기포, 또는 다른 결함이 발생할 수 있다는 문제가 있다. 이러한 결함이 남게 되면, 트렌치가 장치를 관통하여 그 안에 도전체가 형성되는 장치의 도핑 반도체재료 사이에 원하지 않은 도전성 경로가 생길 수 있다.
다행히도, 이러한 잠재적인 문제 또는 우려가 있는 경우, 도 17 내지 도 23에 나타낸 다른 변형예를 적용하여 그러한 문제 또는 우려를 실제적으로 해소할 수 있다.
도 17은 다음과 같은 다른 변형예에 따른 처리의 결과로서 도 5의 일부(100)를 나타낸 간략 절단도이다.
도 7과 같이 비어 트렌치(1700)가 형성되지만 도 7과 달리 절연재료(500)의 고리부(704) 내의 반도체재료(122)의 전체 아일랜드(306)을 제거하지 않는다. 비어트렌치(1700)은 도 7의 경우보다는 작아서 반도체재료(122)의 주부 고리 볼륨(perimeter annulus volume)(1702)이 남게 된다. 반도체재료(122)의 주부볼륨(1702)은 절연재료(500)과 기판(112)에 의해 경계가 결정되기 때문에, 장치(104)의 반도체재료(122)로부터 전기적으로 절연되게 된다. 또한, 전체적인 반도체 재료(122)이 더욱 완벽하고 균일하게 형성되므로, 트렌치(302) 내의 절연재료(500)의 어떠한 결함도 반도체재료(122)의 주부 볼륨(1702)에 의해 비어(1700) 내의 금속화부로부터 절연되게 될 것이다. 그 이외에는, 상기 방식은 도 7에서 설명한 것과 동일하다. 따라서, 도 7과 유사하게, 비어트렌치(1700)는 예를 들어 추가적인 식각처리 또는 그 이외의 적절한 처리를 통해, 예를 들어 레이저 드릴링을 통해 기판(112) 내에 깊이(1704)까지 (바람직하게는 기판을 완전히 관통하지 않게) 형성될 수 있다. 비어트렌치(1700)가 형성되면, 비어트렌치(1700)의 바닥부(1708) 뿐만 아니라 비어트렌치(1700)의 측벽(1706)이 상술한 것처럼 모두 전기적으로 비도전성이 될 것이지만, 측벽(1706)은 고리 절연재료(704)에 의해 둘러 쌓인 절연된 반도 체 재료(1702)가 될 것이다.
도 18은 도 17의 측면도에 나타낸 바와 같이 전기절연 재료(704)에 의해 경계가 정의되는 반도체재료(1702)의 고리부 내에 비어트렌치(1700)를 형성한 이후에, 도 1의 특정 영역(124) 아래에서 A-A선을 따라 취한 단면부를 나타낸 평면도이다.
도 19는 도 9를 참조하여 설명한 방식으로 도 17의 다른 변형예에 대한 금속화처리를 추가로 수행한 결과로서 도 5의 일부(100)를 나타낸 간략 절단도이다.
도 20은 도 11을 참조하여 설명한 방식으로 도 17의 다른 변형예에 대한 금속화처리를 추가로 수행한 결과로서 도 5의 일부(100)를 나타낸 간략 절단도이다.
도 21은 도 13을 참조하여 설명한 방식으로 도 17의 다른 변형예에 대한 금속화처리를 추가로 수행한 결과로서 도 5의 일부(100)를 나타낸 간략 절단도이다.
도 22는 도 17의 다른 변형예에 대해서 도 15를 참조하여 설명한 방식으로 하단금속화부(1502)가 노출되도록 기판을 박형화한 결과로서 도 5의 일부(100)를 나타낸 간략 절단도이다.
도 23은 도 17의 다른 변형예에 대해서 도 16을 참조하여 설명한 방식으로 하단금속화부(1502)가 제거되고 접합재(1102)가 노출되도록 기판을 박형화한 결과로서 도 5의 일부(100)를 나타낸 간략 절단도이다.
상술한 것에 기초하여, 이중 절연 도전체(즉, 동축 도전체)를 갖는 추가적인 다른 변형예를 형성할 수 있다. 이 변형예에 따르면, 이중 도전체는 더욱 큰 접촉 밀도를 가능하게 하여 크로스토크를 줄일 수 있으므로 유리한 효과가 있다. 또한, 아래에서 알 수 있듯이, 이중 도전체 변형예에 따르면, 외측 도전체는 내측 도전체로부터 전기적으로 분리되어 다른 전압으로 구동될 수 있고, 하나의 도전체는 전자기 간섭(EMI) 차단막으로서 동작하여 신호 노이즈로부터 보호할 수 있거나, 신호들이 그 구조를 통해 서로 다르게 전파되어 저 노이즈 데이터 전송이 일어날 수 있도록 한다. 또한, 단일 도전체 방식과 마찬가지로, 한번의 리쏘그라피방식으로 정의된 정밀 식각 처리가 수행되어 고리형 트렌치가 형성된다. 아래에서 알 수 있듯이, 경계 금속에 의해 중심 재료의 제거를 제어하게 되며, 포토리쏘리라피에서 정의되는 단계들 또는 식각처리에서 원래 일어나는 공정 변화를 겪지 않는다. 따라서, 이 방식도 더욱 재생가능성이 높고 공정 안정성(process robustness)이 높다.
이하 2개의 동축 변형예를 도 24 내지 도 29b를 통해 설명하기로 한다. 이 변형예는 최외측 도전체가 역효과 없이 반도체 재료과 직접 접촉할 수 있는 경우에 적절하다. 그 다음으로 여러 가지 다른 동축 변형예를 도 30a와 도 30b를 참조하여 설명한다. 도 30a 및 도 30b의 다른 이중 도전체 변형예는 도 17 내지 도 23에 나타낸 다른 변형예와 유사하며 개량된 것으로서, 그와 마찬가지로 동일한 문제 또는 우려를 실질적으로 해소하는데 적절하다.
처음으로, 기본 이중 도전체 형성 공정은 도 1 내지 도 3을 참조로 설명하는 방식에 따른다. 이 변형예는 앞서 설명한 것에 기초하여 구현되기 때문에, 설명을 단순화하기 위해 이 변형예와 관련된 추가적이거나 다른 측면들만을 설명하기로 하며, 그 나머지는 이전 설명으로부터 알 수 있을 것이다. 그후, 상기 이중 도전체의 다른 변형예에 따른 처리는 다음과 같다. 우선, 도 24에 나타낸 바와 같이, 상 술한 바와 같이 적어도 도 3의 측벽(304)를 금속화(2402)한다. 트렌치(302)의 최하단면(2400)은 금속화할 수도 있고 금속화하지 않을 수 있지만, 이는 이후 설명에서 명확히 알 수 있듯이 최종 결과에는 영향을 주지 않는다. 도 24는 이러한 변형예에 따른 금속화처리 바로 다음에, 도 3의 일부(100)를 나타낸 간략 절단도이다.
금속화처리 이후에, 적어도 트렌치(302)는 전기 절연 재료(500)으로 채워진다. 이 단계의 결과를 도 25에 나타내었다.
다시 도 26을 참조하면, 비어트렌치(2600)는 금속화부(2402)의 고리부(2602)의 내주부에 의해 경계가 정의되는 반도체재료(122)의 전체 아일랜드(2406)을 제거함으로써 형성된다.
혹은, 도 27에 나타낸 바와 같이, 이 시점에서 도 17의 방식과 유사한 방식을 적용할 수도 있다. 즉, 절연재료(500)의 고리부(704) 내부의 반도체재료(122)의 전체 아일랜드(306)을 제거하는 대신에, 반도체재료(122)의 주부 고리 볼륨(2704)이 남도록 내측부분만을 제거한다(2702).
그렇지 않으면, 그 후 상기 방식은 앞서 설명한 것과 실질적으로 동일할 것이다. 비어트렌치(2600, 2702)는 예를 들어 추가적인 식각처리 또는 그 이외의 적절한 처리를 통해, 예를 들어 레이저 드릴링 또는 제거를 통해 기판(112) 내에 소정의 깊이까지 (바람직하게는 기판을 완전히 관통하지 않게) 형성될 수 있다.
그리고 나서 비어트렌치(2600,2702)에 도전체(2802)를 채우고 기판을 상술한 바와 같이 박형화한다. 제1 이중 도전체 변형예(도 28a)의 경우에, 도 28b에 나타낸 바와 같이 하단 금속화부가 제거되고 내부 도전체(2802)가 기판(112) 상에서 노 출될 때까지 박형화처리를 실시한다. 제2 이중 도전체 변형예(도 29a)의 경우에는, 도 29b에 나타낸 바와 같이 금속화부의 최하부가 내부 도전체를 따라 노출될 때까지 박형화처리를 실시한다. 도 28b의 변형예의 경우, 그 중 하나의 도전체는 금속화부(2804)의 외측 링으로 이루어지며 다른 하나는 금속화부(2804)의 내측 링과 내부 도전체(2802)으로 이루어진다. 그 이유는 그 2개가 서로 접하여 단락되는데 반해, 도 29b의 변형예에서는, 그 중 하나의 도전체가 도전체(2402)로 이루어지고 다른 하나는 내부 도전체(2802)로 이루어지기 때문이다.
따라서, 도 28b에 나타낸 것과 같이 이중 도전체 변형예에서는, 고리부(704)의 깊이와 비어트렌치(2700)의 깊이가 모두 기판이 최종적으로 박형화되는 지점보다 더 깊도록 하는 것이 더욱 바람직하다. 즉, 웨이퍼의 전체 두께는 500미크론이고 웨이퍼기판이 200미크론 만큼 박형화된 경우에, 비어트렌치(2700)의 깊이는 적어도 300미크론과 가능한 금속화부 두께의 합이 될 것이며, 결과적으로 고리부(704)의 원래 깊이는 비어트렌치(2700) 보다 더 깊을 필요가 있었을 것이다. 이러한 필요성의 이유는 2개의 도전체 사이에 전기 절연성이 필요하기 때문이다. 또한 그러한 이유때문에, 일부 구현예에서는, 트렌치(302)의 최하부를 도포하는 것에 실패해도 박형화 공정에서 제거되기 때문에 거의 영향이 없다.
상술한 것에 기초하여, 단순히 금속화 이전에 트렌치의 측벽을 비도전성이 되도록 함으로써 도 28b 또는 29b와 유사한 추가적인 다른 동축 변형예를 형성할 수 있다는 점을 알아야 한다. 이 변형예는 예를 들어 유전체 스퍼터링, 플라즈마 증착을 통해, 또는 초기 고리 트렌치를 미리 (즉 전자 장치 제조 이전에) 형성하고 열 또는 스팀 산화 기술을 이용하여, 측벽에 얇은 유전체 막을 도포함으로써 구현할 수 있다. 이 기술에는 측벽을 반응성 가스에 노출시켜, 실리콘웨이퍼의 경우 측벽이 산화되어(개념적으로는 철을 녹슬게 하는 것과 동일함) 측벽면 상에 얇은 이산화 실리콘 막을 형성하도록 하는 공정이 포함된다. 일반적인 개요를 말하면, 실리콘의 산화를 Deal-Grove 모델에 따라 스팀 환경에서 수행될 수 있다는 것이다. 이 방식에 의해 고도로 제어되고 정확히 재생가능한 방식으로 산화가 일어날 수 있다. 유사한 공정들을 산소질화 실리콘막이나 질화 실리콘막을 형성하는데 이용할 수 있다. 이러한 변형예에 따르면, 그 결과 산화막이 증착되지 않고 열적으로 성장하기 때문에, 균일하게 형성되어 액상의 점성이 있는 페이스트 또는 다른 형태의 유전체를 도포할 때 원래 발생하는 문제들을 일으키지 않는 유리한 점이 있다. 또한, 이에 따라 매우 균일하고 고도로 제어가능한 유전체 막이 밀리미터 이상의 두께로, 아주 정밀한 허용범위(tolerance)까기 12인치 실리콘 웨이퍼에 걸쳐서 형성하게 된다. 또한, 이 공정에 의하면 측벽이 매끄럽게 되는 효과가 얻어지게 되어 균일한 금속화에 더욱 도움이 되게 된다.
물론, 이러한 추가적인 다른 변형예는 몇몇 응용에서는 이산화 실리콘, 산소질화 실리콘, 또는 질화 실리콘의 유전율 때문에 부적절할 수 있으며 본 발명의 요지를 이해하는 것과 관련 없는 다른 요소들로 인해 다른 응용에도 구현되는 것이 불가능할 수 있다. 그 이외에, 상기 방식은 도 24 내지 도 29b를 참조하여 상술한 변형예 모두에서 설명한 것과 동일한 방식이다.
완전한 이해를 위하여, 상기한 선택적인, 추가적으로 열적으로 형성되는 유 전체 또는 절연체(3002)의 특징처리를 도 28과 도 29의 방식에 추가하는 예들을 각각 도 30a과 도 30b를 참조하여 설명하기로 한다. 도 30b의 몇몇 변형예에서는, 즉, 비어트렌치 주위에 반도체 재료의 고리부가 남도록 내부 아일랜드을 일부만 제거하는 변형예에서는, 해당 공정이 칩 내부에 혹은 그 위에 미리 형성된 장치에, 혹은 칩 내부에 혹은 그 위에 있는 장치가 모두 해당 공정에 대해서 손상을 입지 않는 경우에 그 칩 상에 미리 형성된 장치에 해당 공정이 손상을 주지 않도록 하는 적절한 조치를 취한 이후에, 혹은 장치 형성 이전에 상기한 특징 처리를 수행할 수 있다는 가정하에, 남은 고리부 상에 유전체 막을 형성하기 위해 상기한 열적으로 형성되는 유전체 방식을 이용할 수 있다.
혹은, 상기한 부분적인 제거처리는 역 부분 제거(inverse partial removal)일 수 있다. 즉, 비어트렌치로부터 안쪽으로 내부 아일랜드을 제거하여 비어트렌치 내부에 더 작은 아일랜드을 남길 수 있다. 이 변형예에 따르면, 상기 작은 아일랜드은 콘택이 그 위에 구성되고 금속화부 또는 도전체에 접속되는 포스트로서 작용을 할 수 있다. 이와 유사하게, 상기 부분 제거처리는 암수 도전체 중 수 도전체로서 이용될 수 있거나 도전성을 갖게 된 경우에는 전기 콘택으로서 역할을 할 수 있게 되는 웰 또는 함몰부를 남기도록 깊이 측면에서 부분적으로 제거하는 것일 수 있다.
결과적으로 도 28b과 같은 방식을 취하지만 도 28a에 나타낸 정도까지만 (즉, 트렌치의 바닥부에 있는 금속화재료가 완전히 제거될 때까지) 박형화를 수행함으로써 도 31에 나타낸 바와 같이 3개의 도전체 (즉, 3축) 변형예를 구성할 수 있다는 점을 명확히 알 수 있다. 이러한 3개의 도전체 변형예는 외측의 금속화부가 내측의 금속화부 및/또는 도전체와 근처의 장치를 지지하는 반도체재료 사이의 차단막으로서 역할을 할 수 있도록 하고 외측 금속화부와 내측 도전체 사이의 금속화부가 그 2개의 사이의 차단막 또는 세번째 도전체로서 역할을 할 수 있도록 하기 때문에 유리한 효과가 있다. 따라서, 3개-도전체 변형예는 그 자체로 여러 가지 다른 효과를 갖는다. 물론, 단일 도전체와, 2개-도전체와, 3개-도전체 사이의 관계의 관점에서, 그 중 임의의 것과 사용되도록 설명한 모든 선택사항(즉, (열적으로 형성되거나 도포된) 도포막, 빈공간 주입, (후술하는) 포스트 및 관통 콘택 등)을 일반적으로 그 모두에 서로 상호 적용할 수 있다.
위에서 간략히 설명한 것처럼, 중심 아일랜드 재료의 제거 이후에 남은 빈공간을 임의의 것으로 채우는 것은 불필요하다. 또한, 본 발명에서 설명한 몇몇 구현예는 그렇게 하지 않은 것에 대해 특정한 효과를 갖는다.
도 32는 레이저(104)의 상부 콘택(904)에 전기적으로 연결될 전자칩(3200) 상의 콘택패드(3202)가 빈공간(3210) 아래에 있도록 칩(102)을 전자칩(3200)에 결합하는 경우 전자칩(3200) 위에 배치된 칩 구현예의 일부(100)를 나타낸 간략 절단도이다. 도 32의 구현예는 금속화 이후에 남은 빈공간(3210)이 전혀 채워지지 않는다는 점을 제외하면 도 9 내지 도 16의 구현예와 유사하다. 솔더 범프 또는 다른 연화가능하고 변형가능한 전기 전도성 재료(3204)이 콘택 패드(3202) 위에 놓여지고, 압력에 의한 삽입 시의 변형 또는 모세관작용을 통해 2개의 칩(102,3200)의 이 부분을 물리적으로 또한 전기적으로 접합하는데 이용되게 된다.
도 33은 레이저(104)의 상부 콘택(904)에 전기적으로 연결될 전자칩(3300) 상의 콘택패드(3302)가 빈공간(3310) 아래에 있도록 칩(102)을 전자칩(3300)에 결합하는 경우 전자칩(3300) 위에 배치된 다른 칩 구현예의 일부(100)를 나타낸 간략 절단도이다. 도 33의 구현예는 도 32와 같이 금속화 이후에 남은 빈공간(3310)이 전혀 채워지지 않는다는 점을 제외하면 도 23의 경우와 유사하다. 솔더 범프(2404)가 콘택 패드(3302) 위에 놓여지고, 2개의 칩(3302,3300)의 이 부분을 물리적으로 또한 전기적으로 접합하는데 이용되게 된다.
도 32 또는 도 33의 구현예에서 빈공간(3210,3310)을 채우지 않음으로써, 모세관작용을 이용하여 솔더(3204)를 빈공간(3210,3310)으로 끌어들일 수 있으며 압력을 이용하여 변형가능한 재료(3204)이 변형되어 빈공간으로 진입할 수 있도록 할 수 있으며, 이에 따라 a) 우수한 전기적 연결성을 확보할 수 있고, b) 칩들을 정렬하는데 도움을 줄 수 있다.
도 34 및 도 35는 칩들을 서로 결합 한 이후에, 도 32 및 도 33의 단면도를 각각 나타낸 것이다. 도시된 바와 같이, 칩이 결합되는 각각의 전자 칩(3200,3300)의 콘택(3202,3302) 상에 상기 칩의 콘택(3206,3306)이 상대적으로 중심에 있는 상태로 솔더(3202)가 각각의 빈공간(3210,3310) 안쪽으로 끌어올려져 있다.
도 34의 구현예에 대해서 도 36에 나타낸 바와 같이, (도 35의 구현에 대해서 거의 동일하게 적용되지만(도시하지 않음)) 절연체 또는 공형 코팅(2800)을 선택적으로 수행할 수 있다.
위에서 간략히 언급한 바와 같이, 사용된 변형예와 상관없이 상술한 고리형 트렌치는 (해당 변형예가 사용된 경우에는 반도체재료의 주변(perimeter)도 마찬가지로) 임의의 닫혀진 형태를 취할 수 있다. 하지만, 상술한 것의 연장된 개념으로서, 전기용량 또는 저항 또는 양쪽 모두 뿐만 아니라 구현을 쉽게 하기 위해서 대부분의 구현에 있어서는 동일한 형태를 취하지만, 비어트렌치는 고리형 트렌치와 같은 형태를 취할 필요가 없고 고리형 트렌치의 폭도 균일할 필요는 없다는 점을 알아야 한다. 도 37a 내지 도 37f는 이러한 점을 예시하기 위해 고리형 트렌치의 단면의 수개의 대표 예를 나타내고 있다. 도 37a에 있어서, 고리형 트렌치(3702)는 삼각형으로 도시되고 있다. 결과적으로 트렌치(3702)의 폭(3704)은 삼각형의 각 변(3708) 보다 각 점(3706)에서 더 크다. 도 37b에서, 고리형 트렌치(3710)는 직사각형으로 도시되고 있다. 결과적으로 트렌치(3710)의 폭(3704)은 직사각형의 각 변(3714) 보다 각 모서리(3712)에서 더 크고, 긴 변들(3716)이 짧은 변들(3718)보다 더 멀리 떨어져 있다. 도 37c에 있어서, 고리형트렌치(3720)는 2개의 서로 다른 타원에 의해 경계가 정의되도록 도시되어 있다. 결과적으로, 고리형트렌치(3720)의 전체 폭은 위치에 따라 변한다. 도 37d에 있어서, 고리형 트렌치(3722)는 정사각형으로 도시되어 있다. 결과적으로 트렌치(3722)의 폭은 각 변에서보다 각 모서리에서 더 크지만, 각 변은 서로 동일하게 떨어져 있다. 도 37e에서, 고리형트렌치(3724)는 외주(3726)에서 직사각형으로서 도시되어 있지만, 내주(3728)에서는 원형으로 되어 있다. 도 37f에 있어서, 고리형트렌치(3730)는 외주(3732)에서 직사각형으로서 도시되어 있지만, 내주(3734)에서는 정사각형으로 되 어 있다. 도 37g에 있어서, 고리형트렌치(3736)은 요철형태(또는 콩팥모양)로 되어 있고, 이때 외주(3738)와 내주(3740)는 서로에 대해서 일정한 비율로 축소/확대된 것이고 트렌치의 폭은 일정하다. 도 37h에 있어서, 고리형트렌치(3742)는 도 37g와 형태가 유사한 외주(3744)를 가지고 있고 6각형인 내주(3746)를 가지고 있다.
상술한 것에서 연장된 개념을 반도체 재료로 된 고리부를 갖는 변형예에 동일하게 적용할 수 있다. 즉, 각 주면(peripheral surfaces)의 형태를 다른 것들과 동일하게 할 수 있고, 특정한 응용에서 요구에 따라 혹은 필요에 따라 하나 이상의 주면을 그 이외의 하나 이상의 주면과 다르게 할 수 있다.
2개의 칩 사이에 연결부를 최종적으로 형성하기 위해 상술한 방식을 이용하는 것으로부터 원래 얻어지는 효과 이외에도, 상술한 방식은 칩, 다이 또는 웨이퍼 적층(stacking)의 면적 측면에서 큰 효과가 있다. 칩, 다이 또는 웨이퍼가 미리 가공된 경우에, 예를 들어 이것이 포함하게 될 트랜지스터, 전기용량, 다이오드, 스위치, 저항, 커패시터 등의 관점에서 기능을 하는 장치들이 무엇이든 그 위에 형성되어 있다는 기능적 측면에서 완전히 형성된 경우에, 특히 그러한 효과가 있다.
고리형비어 공정을 이용하여 비어를 형성함으로써, 전기전도성을 얻도록 하며 웨이퍼를 융해한 뒤에 그 후처리를 거의 또는 완전히 필요로 하지 않는 방식으로 웨이퍼를 적층할 수 있는 방법을 얻어지게 된다. 이 점은 비용 및 수율 측면에서 매우 효과적인 것으로, 특히 2개의 웨이퍼가 결합되거나 하나의 웨이퍼가 여러 개의 개별 칩과 같이 배치되는 경우 웨이퍼 수준에서 특히 효과적이다. 웨이퍼들 을 결합하는 경우, 주요 실현예들 중 하나는 (2개의 웨이퍼를 결합한 이후에) 결합된 2개-웨이퍼 조각이 (결합 직전의 하나의 웨이퍼인) 단일-웨이퍼 조각보다 훨씬 높은 값을 갖게 된다. 마찬가지로, 3개의 웨이퍼 조각을 적층결합하면, 그 값은 훨씬 높아지게 된다. 적층된 일련의 다이를 일체화한 이후에 행해지는 어떠한 후처리도, 손상에 의해 결과적으로 매우 큰 값이 더해진 조각이 파괴되게 되기 때문에 아주 큰 위험이 추가되는 것이다.
따라서, 상기한 공정들에 의하면, 적층하기 전에 비어 가공 및 박형화가 일어나기 때문에 훨씬 우수한 방식이 얻어지게 된다. 결과적으로, 완전히 적층 준비가 완료된 조각들이 형성되게 되고 하나의 조각이 다른 하나 위에 결합(즉, 결합)하기 위해 놓여질 수 있게 되며, 추가적인 웨이퍼 처리가 없고, 온칩 장치의 형성 이후와 결합 이전에 비어 형성이 완료된 상태가 된다. 칩이 상술한 방식으로 적층됨에 따라, 그 조합의 값이 점점 상승하게 되면서, (즉, 박형화가 필요하지 않고 결합 이전에 박형화가 수행되었다면) 다른 층(즉, 다른 다이)을 부착하는 단계의 개수는 일반적으로 단지 하나가 된다. 이에 따라, 칩들을 적층하고 그 이후에 전기적콘택을 형성하는 종래의 적층 방식에서 원래 발생하는 후 처리로 인한 고가의 부품들에 대한 수율 손실의 위험성이 최소화된다.
따라서, 종래기술에 비해, 적층 이전에 비어를 형성하는 것은 다음과 같은 것을 가능하게 한다.
1) 적층된 조각 상에 후처리가 전혀 없거나 감소하게 되며 (따라서, 노동력이 적게 들고 수율이 증가된다);
2) 정렬 허용범위가 매우 크게 된다(즉, 모든 조각이 바닥의 조각에 대해서 공통으로 정렬되야만 하는 종래의 적층방식과 달리, 각 칩은 바로 아래의 칩에 대해서만 잘 정렬하기만 하면 된다).
도 38은 적층할 웨이퍼를 준비하는 공정의 일반적인 개요를 간단한 형태로 나타낸 도면이다. 도 38a는 초기에 완전히 형성된 웨이퍼의 일부와, 특히 장치(3802)와 그 하부기판(3804)을 간단한 형태로 나타낸 도면이다. 그 일반 공정은 다음과 같다. 우선, 재료(3806)이 웨이퍼의 장치 측에 적층된다(도 38b). 그리고 재료(3806)과 콘택을 위한 그 아래 부분들을 식각하여 트렌치(3830)을 형성한다(도 38c). 트렌치(3808)의 벽(3810)은 절연되어 (3812) 도핑된 반도체재료가 형성될 콘택과 단락될 가능성을 방지하게 된다(도 38d).
이러한 처리 대신에, 재료(3806)을 절연층(3812)의 적층 도중에 자동적으로 형성할 수 있다. 예를 들어, 재료(3806)의 제1적층물을 제거하고, 트렌치(3808)을 식각하고 나서 TEOS(산화재료)을 적층함으로써 TEOS를 웨이퍼들 위에 배치시킨다. 이 재료가 적층되는 방식 때문에, 2.5미크론의 재료가 웨이퍼의 상부에 배치되고 1.25미크론이 트렌치 내의 벽 상에 배치되게 된다. 이에 따라, 트렌치의 벽을 덮는 동시에 두꺼운 상부층을 얻는 또 다른 방식이 얻어지게 된다. 즉, 이러한 방식에서는, 재료(3806)을 별개의 단계로서 배치하는 처리를 생략할 수 있거나 웨이퍼의 토폴로지에 따라 남은 단계들과 함께 사용될 수 있다.
이어서 금속(3814)을 트렌치 내에 주입하여 도전체의 도금을 위한 시드층을 제공한다(도 38e). 그리고 나서, 남은 비어 볼륨을 도전체가 될 금속(3816)으로 채운다(도 38f). 이어서, 여분의 금속(과 선택적으로는 절연층(3812)와 금속(3806)의 일부)를 예를 들어 화학적 또는 기계적 처리 또는 이들의 소정의 조합에 의해 제거한다(도 38g). 그리고 나서, 웨이퍼를 식각하여 개구부(3820,3822)를 형성하여 이를 통해 원래 존재하는 콘택 부분들(3824,3826)에 대해 접근을 가능하게 한다(도 38h). 그리고 나서, 금속(3828,3830)을 도포하여 기존의 콘택 부분들(3824,3826)을 새로운 가공에 의해 형성된 콘택(3832,3834)와 상호 접속한다(도 38i). 이어서, 웨이퍼의 후방부(3826)를 박형화하여 가공 형성된 콘택(3832,3834)의 다른쪽 단부를 노출시키고, 선택적으로는 트렌치(3808)의 바닥에 있는 절연부(3812)를 제거한다(도 38j). 이어서, 웨이퍼의 후방부(3826)를 식각하여 융기된 포스트(3838,3840)를 형성하고, 트렌치(3808) 바닥의 절연부(3812)가 이전 단계에서 제거되지 않았다면, 절연부(3812)를 제거하게 된다(도 38k). 이러한 처리 대신에, 몇몇 구현예에서는, 절연부(3812)를 부분적으로 제거하거나, 전기도전성이 필요치 않으면 (예를 들어, 비전도성 포스트형 연결부를 단순히 정렬하거나 형성하는데 이용될 경우에는) 경우에 따라 완전히 제거되지 않을 수도 있다. 마지막으로, 상기한 포스트가 될 노출된 충전재료가 산화할 수 있거나, 연결부를 나중에 형성하는 것에 대해 역 반응을 일으키는 타입인 경우, 선택적 배리어층(3842)을 융기된 포스트(3838,3840) 상에 도포하여 산화 혹은 그러한 이외의 역반응을 방지하게 된다.
또 다른 변형예에 따르면, 연성 혹은 연성(malleable) 재료를 금속(3828,3830)의 상부에 도포하여 그 금속들을 보호한 후에 도 38j, 도 38k, 및 도 38l의 단계를 (후술하는 것처럼 이용되는) 수행할 수 있다. 이러한 변형예에 의하면 웨이퍼를 박형화한 이후에 수행되어야 하는 단계의 개수를 줄일 수 있다.
이때, 일반적 스루칩 연결부가 형성된 상태가 되고, 칩, 다이 또는 웨이퍼 기판 위에 적층(stacking)을 용이하게 하고 하나 이상의 여러 웨이퍼 단위들을 형성하도록 할 수 있게 된다.
도 39 내지 도 41은 상술한 공정들의 다른 변형예들을 이용하여 스루칩 연결부를 형성하도록 가공된 뒤에 그러한 유닛을 형성하도록 적층결합된 칩들의 소정 부분들을 포괄적으로 나타낸 도면이다. 특히, 도 39는 상기 기본 방식의 변형예를 이용하여 서로 상호 접속된 일련의 적층 칩들의 대응 부분(3900)들을 나타낸 도면이다. 도 40은 적층된 일련의 2중 도전체 변형 칩들의 대응 부분(4000)들을 나타낸 도면이다. 도 41은 적층된 일련의 3중 도전체 변형 칩들의 대응 부분(4100)들을 나타낸 도면이다. 본 발명에서 설명한 공정들 중 하나를 이용함으로써, 동일평면 방식 또는 완전히 중첩되는 방식으로 구성될 필요가 없으나 그래도 수직방향으로는 연장이 가능한 웨이퍼 부품들로부터 적층물(stacks)들과 유닛들을 형성할 수 있다는 점을 상술한 설명으로부터 알 수 있을 것이다.
도 39 내지 도 41의 3개의 적층물 중 각각 내에서, 선택적 콘택 패드(3902,4002,4102,4104)가 절연기(standoff)로서 추가된 상태에 있으며, 따라서 웨이퍼 사이에 적절한 여유와 우수한 전기적 콘택을 확보하게 된다.
상술한 방식이 사용되는 특정한 응용에 따라, 콘택을 여러 가지 방식으로 형성할 수 있다. 예를 들어, 상술한 비어는 종래기술의 C-4 솔더 타입 공정에 의해 그곳에 마이크로범프가 형성되어, 전기적으로 연결될 2 지점이 접촉하게 되고 솔더가 액상으로 변하게 되며, 그후 경화되어 그 2개의 조각이 물리적으로 또한 전기적으로 결합되게 된다. 다른 변형예에 의하면, 한쌍의 콘택 중 하나는 강성이고 다른 하나는 그것에 비해 상대적으로 연성이 있는 한쌍의 콘택을 이용할 수 있으며 본 발명에서 설명하는 공정을 이용하여 그 2개를 결합할 수 있다. 또 다른 변형예에 의하면, 콘택 쌍 중 양쪽 모두가 연성이 있는 재료를 그 위에 형성할 수 있고, 본 발명 혹은 다른 기술에서 설명하는 적절한 공정을 이용하여 그 2개를 결합할 수 있다. 혹은, 종래의 포스트 및 소캣 타입의 방식을 이용할 수도 있다. 이러한 방식에 의하면, 그 2개의 콘택은, 포스트가 소캣에 비해 상대적으로 약간 크거나 소캣이 포캣의 크기보다 상대적으로 약간 작아서 결과적으로 그 2개를 모으면 그 2개 사이에 억지 끼워맞춤(interference fit)이 이루어지는 상보적인 형태를 취하게 된다.
어느 경우에는, 두꺼운 웨이퍼(도 42a)를 사용하여 취급시 강도를 확보하는 것이 바람직한 경우가 있다. 웨이퍼가 특히 두껍고 원하는 비어의 지름이 원하는 웨이퍼의 두께의 대략 1/20에서 1/30보다 작은 경우에, 몇몇 변형예에 상기와 다른 공정을 이용하여 더 두꺼운 웨이퍼에 적합하게 할 수 있다. 그러한 “후방에서 전방으로”의 비어를 형성하는 공정을 도 42b 내지 도 42e에 간단한 형태로 나타내었다. 우선, 장치를 지지하는 웨이퍼의 후방측을 식각하여 비어를 형성한다(도 42b). 그리고 나서, 본 발명에서 설명하는 (단일 도전체, 동축, 3축 등의) 공정들 중 하나를 이용하거나 사전에 형성된 포스트를 삽입하는 등의 다른 소정의 공정을 통해 비어를 도전성을 지니게 한다(도 42c). 이러한 방식에 의하면 결과적으로 후방측이 연성이 있는 재료 혹은 강성인 포스트 재료 중 하나를 갖게 된다. 그리고 나서, 도전체에 걸쳐서 위에서 (정면 또는 장치쪽에서) 아래쪽으로 후방측 도전체의 바닥이 끝나는 지점까지 식각하여 대응하는 비어를 형성한다(도 42d). 이어서, 선택적으로, 전방측 장치들을 보호하게 되며, 요구가 있는 경우, 예를 들어 본 발명에서 설명하는 방식을 이용하여 장치들에 대한 콘택 또는 재경로형성(rerouting)을 수행하며(도시하지 않음), 후방측에 이용되는 방식과 실질적으로 동일하게 비어가 도전성을 갖게 한다(도 42e). 몇몇 변형예에 의하면, 후방측 도전체의 바닥에 있는 재료은 식각 정지막 및/또는 그 도전체를 전방측에서부터 도금하기 위한 시드층으로서 역할을 할 수 있다는 이점이 있다. 이에 따라 도전체를 후방측에 형성하기 위해 이용되는 방식에 비해 처리 단계의 개수를 줄일 수 있다. 또한, 다른 변형예에 따르면, 후방 비어로부터의 도전체와 전방 비어로부터의 도전체 사이에 물리적인 접속이 없는 것이 바람직한 경우에, 전기용량 결합을 통해 연결이 이루어진 상태에서 그 2개의 도전체 사이에 적절한 양의 웨이퍼가 남아 있게 될 수 있다.
이러한 방식은 단일 비어가 형성되고 절연체와 금속들이 하나의 구멍에 적층되는 기존의 2가지 비어 형성공정들과 함께 적용할 수 있거나, 앞서 설명한 본 발명의 공정에서는 고리형 비어 방식과 함께 적용하여 고도로 제어되는 임피던스 비어를 형성할 수 있다.
또한, 일측에는 완전히 채워지지 않은 비어가 있어서 그 비어의 채워지지 않은 부분이 “포스트”(즉, 압력 또는 억지 끼워맞춤 연결부)를 수용하는 “슬롯” 으로서 역할을 하여 정렬 및/또는 전기적 접속성 및 물리적 접속성을 달성할 수 있도록 되는 경우에, 후방에서 전방으로의 방식을 이용할 수 있다. 이러한 타입의 압력 또는 억지 끼워맞춤 방식을 도 42f에 나타내었다.
다른 변형예에 의하면, 전기용량 결합을 칩 사이에서의 데이터 전송을 위해 이용할 수 있는 방식으로 칩을 부분적으로 통과하는 연결부를 형성하는데 상술한 후방에서 전방으로의 비어 형성 방법을 이용할 수 있다. 전기용량 결합은 콘택이 가까울 때 동작하고 연결부들의 밀도가 크로스토크에 의해 제한을 받으므로, 본 발명에서 설명하는 방식들의 변형예는 통신 타입을 이용하여 칩을 형성하는데 이상적이 된다. 이들 방식은 차단수단이 제공되도록 동축 또는 3축 포스트를 이용하여 콘택 사이의 거리를 최소화할 수 있기 때문에 서로 가까운 연결부들에 의한 크로스토크를 쉽게 최소화할 수 있다. 또한, 전기용량적 콘택은 부품 사이에 실질적인 전기적 접촉이 필요 없다는 장점을 지닌다. 이러한 방에 의하면, 도 43a 내지 도 43d에 나타낸 바와 같이, 비어가 콘택으로부터 물리적으로 제거되도록 칩 상부의 콘택에 충분이 가깝도록 하지만, 충전된 경우 충전재료과 콘택 사이에 인가된 신호의 우수한 전기용량 결합이 가능하도록 비어가 충분히 가깝도록 하는 방식으로, 칩의 후방에서부터 식각하여 비어를 형성한다(도 43b). 이어서, 이러한 비어를 금속스터드와, 단일 도전체, 동축 또는 3축 도전체로 채워서 우수한 전기용량 결합을 얻도록 한다(도 43c). 이러한 방식에 의해, 연결부들이 적절한 거리를 갖는 동시에 웨이퍼 취급을 위한 충분한 강도를 얻을 수 있는 전체적인 두께를 웨이퍼가 유지할 수 있게 된다. 이러한 방식은 하나의 웨이퍼의 후방측을 다른 웨이퍼의 전방 측에 적층함으로써 적층물이 생길 수 있다는 추가적인 장점이 있다. 이러한 방식으로, 칩의 다중 적층(즉, 3개 이상의 칩의 적층)이 도 43d와 같이 발생할 수 있다. 칩이 전방과 후방이 마주보는 것이 아니고 전방과 전방이 마주보도록 해야 하는 방식은 세 번째 칩이 다른 2개의 칩중 하나의 후방에 놓여지게 되고 웨이퍼 전체를 통해 통신하게 됨으로써, 크로스토크의 가능성을 피하기 위해 콘택 밀도가 낮아야 할 필요가 있을 것이므로 쉽게 칩의 적층을 일으키기가 쉽지 않는다는 방식이란 점에서 상술한 방식과 상당히 대조된다. 물론, 본 발명에서 설명하는 방식에 따르면, 크로스토크를 방지하기 위해 신호의 차단성을 향상시키도록 동축 또는 3축 비어를 이용할 수 있다.
또한, 예를 들어 2개의 비어가 서로 연결되지 않는다는 점에서 진정한 후방에서 전방쪽으로의 연결이 이루어지지 않은 경우에(즉, 전방측에서부터 형성된 비어와 후방측의 포스트 사이에 재료가 남은 경우), 전기용량적 결합을 압력 맞춤 연결부와 함께 이용할 수 있다. 이러한 경우, 본 발명에서 설명하는 변형예들 중 하나에 따라 전방측 비어가 후방측 비어처럼 독립적으로 형성될 것이다.
또한, (비어 방식 혹은 다른 방식을 통해 형성되던지 여부와 상관 없이) 칩 표면 상에 있는 하나 이상의 콘택 사이에서 전기 용량 결합이 발생할 수 있다. 이러한 방식은, 예를 들어 2개의 상보적인 콘택 사이에 칩 또는 금속화부가 있거나 또는 다른 구조에 의해 격리된 상태를 유지하기 때문에 혹은 2중 하나 혹은 2개 모두가 TEOS와 같은 절연체, 포토레지스트 또는 그 이외의 산화물에 의해 덮여져 있기 때문에, 예를 들어 적층 방식에 의해 칩의 높이가 2개의 상보적인 콘택이 가까 운데도 불구하고 토폴로지에 의해 물리적으로 쉽게 접촉하기가 쉽지 않을 정도의 높이인 경우에, 바람직할 수 있다.
상술한 설명으로부터 본 발명의 방식의 여러 기능들을 더욱 명확히 알 수 있을 것이다. 또한 본 발명의 방식들을 이용하여 얻을 수 있는 광범이하고 다양한 가능성들을 나타내는 또 다른 변형예를 형성할 수 있다. 그러한 변형예들 중 하나를 도 44a 내지 도 44i에 나타내었다. 이 방식은 “사전 연결(pre-connect)” 변형예로서, 본 발명에서 설명하는 임의의 처리가 시작되기 전에 (즉, 고리형 트렌치를 형성하기 전에) 미리 형성된 하부 웨이퍼(4402)(이하 “베이스”웨이퍼라 칭함)에 가공되어야할 웨이퍼를 부착시키기 때문에 상술한 방식 및 그 이외의 방식들과 다른 방식이다. 이러한 변형예에서는, 기본 연결 형성 공정들 중 어떠한 것도 이용할 수 있다. 이 변형 공정은 다음과 같이 행해진다.
우선, 비어가 기판을 완전히 관통할 수 있도록 하는데 필요한 정도까지 최초 웨이퍼를 박형화한다(도 44a). 이 단계는 선택적인 것으로, 이용될 특정 식각 공정이 어려움 없이 칩 전체를 관통할 수 있을 경우에는 수행될 필요가 없다. 그리고 나서, 초기 웨이퍼를 정렬하고(도 44b) 접합재 또는 웨이퍼 융합을 이용하거나, 웨이퍼들이 매우 평탄한 경우에는 공유결합을 이용하여 베이스 웨이퍼에 부착한다(도 44c). 다음으로, 고리형 비어가 베이스 웨이퍼 상의 원하는 패드를 둘러 싸도록 베이스 웨이퍼까지 아래로 연장되도록, 베이스웨이퍼의 패드들을 걸쳐서 초기 웨이퍼 내에 고리형 비어를 형성한다(도 44d). 이어서 이렇게 형성된 고리형 비어에, 이후의 도전체 증착이 절연되도록 절연체로 채운다(도 44e). 이어서, 베이스 웨이퍼의 원하는 패드 위에 빈공간을 형성하기 위해 중심 포스트의 모두 또는 일부를, 베이스 웨이퍼 상의 원하는 패드까지 아래쪽으로 식각해 제거한다(도 44f). 마지막으로, 그 빈공간을 금속화하고(도 44g), 선택적으로, 본 발명에서 설명한 방식들 중 하나를 이용하여 빈공간을 도전체로 완전히 채우거나(도 44h), 아니면 금속화부에 의해 빈공간의 중심이 완전히 채워지지 않는 경우에는 절연체로 채울 수 있다(도 44i). 결과적으로, 금속 주입에 의해 베이스웨이퍼까지 전기적인 연결이 생기게 되어 베이스웨이퍼 패드가 초기 웨이퍼를 통해 효과적으로 위로 연장되게 되어, 이 2개의 칩이 물리적으로 결합되게 된다. 이러한 방식을 이용하면, 절연체가 베이스웨이퍼 패드와 간섭되지 않도록 반도체 재료의 중심 포스트가 베이스 웨이퍼의 패드를 보호할 수 있게 된다는 장점이 얻어진다. 이는, 기존의 방식에 따르면 베이스웨이퍼를 노출된 상태로 남겨놓아서 도포된 절연체에 의해 오염될 수 있기 때문에 기존의 방식을 이용하여 동일한 일을 수행하려고 하는 경우 얻어지는 것과 상당히 다른 것이다.
하지만, 어느 경우에는, 압력 맞춤 연결 방식이 제어 능력의 결여로 인하여 적절하지 않을 수도 있다. 그러한 경우, 본 발명에 따른 선택적인 다른 방식으로서 “포스트 및 관통”이라 칭하는 방식을 이용할 수 있다. 이상적으로는, 포스트 및 관통 방식과 “택 및 융해”공정이 각각 갖는 이점과 함께 이용하였을 때의 또 다른 이점이 있기 때문에 포스트 및 관통 방식을 택 및 융해 공정과 함께 이용할 수 있고 주로 이용하게 될 것이다.
이러한 방식은 강성 “포스트” 콘택과 (포스트 재료에 비해서) 상대적으로 연성이 있는 패드 콘택의 2개의 콘택을 조합하여 이용한다. 경우에 따라 이 2개의 콘택 중 하나 혹은 양쪽 모두가 하부의 강성 지지 구조 또는 절연기(standoff)를 지니고 있다. 간략히 개요를 말하면, 2개의 콘택 중 하나는 니켈(Ni), 구리(Co), 또는 팔라듐(Pd) 또는 본 발명에서 설명하는 다른 적절한 강성 합금으로 이루어진 콘택이다. 이 콘택은 “포스트”로서 역할을 한다. 2개의 콘택 중 다른 하나는, (외부에서 가해진 힘에 의해, 혹은 예를 들어 웨이퍼가 구부러짐으로써 생기는 힘에 의해) 2개의 콘택을 압력에 의해 모아졌을 경우, 그 포스트가 그 연성 재료를 관통하게 되고(“포스트 및 관통” 부분), 기설정한 온도 이상으로 가열되고(택 및 융해 공정 중 택 단계), 2개의 콘택이 2개 중 어느 하나도 액상상태가 되지 않게 되는 온도까지 냉각할 때 2개의 콘택이 택 결합하게 될 수 있도록, 포스트 보다 충분히 연성인 재료로 이루어진다.
본 발명에서 이용된 것처럼, 액상이란 용어는 언급된 금속 또는 합금이 완전히 (또는 실질적으로 완전히) 액체상태에 있는 것을 의미한다. 금속이 비액상상태 또는 반액상상태(non-liquidus or semi-liquidus state)인 경우, 본 발명에서 이용된 것처럼, 금속은 상술한 바와 같이 부착이 가능하기에 충분히 연성이지만 동일한 금속이나 합금이 완전 액체 또는 액상 상태에 있는 것처럼 이동하거나 흐를 수 있도록 충분한 액체 상태에 있다. 본 발명의 공정들의 대부분의 변형예는 비액상와 비고체상 상태에 있는 금속 또는 합금과 함께 적용되게 된다. 즉, 금속 또는 합금용 위상도(phase diagram) 상에서, 고체상 (완전한 고체) 온도와 액상(완전한 액체) 온도 사이에서 본 발명의 공정에 따른 변형예가 적용되게 되며, 대부분은 이 2 온도 사이의 평형점 근처에서 적용되게 된다. 도 33 내지 도 36에 나타낸 바와 같이 예를 들어 칩을 다른 소자에 결합하는 것을 참고로 하면 이러한 차이를 더 잘 알 수 있을 것이다. 이들 도면에서, 재료(2404)이 액상 상태에 있는 솔더(금속 또는 합금)일 경우라면, 이에 따라 칩이 녹은 솔더 위에 뜨게 될 것이고, 모세관작용에 의해 솔더가 비어(3210,3310) 쪽으로 끌어올려짐에 따라 비어(3210,3310)가 솔더 구(solder ball) 상에 스스로 중심에 있게 될 것이다. 본 발명에서 설명된 택 및 융해 공정의 대부분의 변형예에서 이용된 것과 같은 비액상 또는 반액상 상태에서는, 택 단계와 융해 단계 모두의 기간 중에, 금속이나 합금은 연성이 매우 높지만(즉, 일부 재료은 액체상태에 있지만), 칩을 뜨게 하거나 비어(3210,3310)가 스스로 중심에 있게 되도록 충분한 액체는 아닌 상태가 된다. 따라서, 금속 또는 합금을 비어(3210,3310)에 진입하도록 하기 위해서는 (외부의 힘이든 외부의 힘이 없이 칩의 무게로부터 생긴 힘이든 간에) 얼마간의 힘을 가하는 것이 필요하다.
그 후, “택” 온도 보다 높은 다른 온도 이상으로 상승시키는 제2의 가열을 하면(택 및 융해 공정의 융해 단계), (액상 상태가 되고 액상 상태로부터 벗어나게 되는 (즉, 녹고 다시 경화되는) 솔더와는 대조적으로) 재료들이 각각 상호확산이 되게 된다.
택 및 융해 결합 공정은 “부착” 또는 “택” 단계와 “융해” 단계의 2가지 주요 부분으로 나뉜다. 택 단계는 택 쌍들 사이에서 아주 균일한 전기적 접속이 이루어지게 한다. 포스트 및 관통 접합의 형성을 택 결합과 조합하게 되면, 콘택들 중 임의의 콘택 상에 있는 어떠한 표면 산화물도 쉽게 뚫을 수 있다. 이러한 비산화물 억제 콘택 방식(non-oxide inhibited contact)에 의하면 강한 압력을 가할 필요 없이 단순한 융해 공정이 가능하게 된다. 포스트 및 관통 및 택 단계의 조합이 없는 경우에는, 택 공정의 고온 부분 도중 또는 융해 공정의 초기 단계에서 강성 및 연성(malleable) 재료의 표면에 형성되는 산화물을 콘택이 뚫을 수 있도록 하기 위해, 융해 공정은 실질적으로 더 큰 압력을 필요로 해야 할 것이다. 택 단계의 초기화 과정에서 그러한 산화물 “크러스트”를 통과하게 함으로써, 실질적으로 낮은 압력에서도 융해 단계가 일어나게 되고, 경우에 따라서는 칩 자체의 무게 이상 더 압력이 추가되지 않으면서 융해단계가 일어나게 된다.
이 시점에서, 다른 용어들에 대한 정의를 하기로 한다. 본 발명에서 언급된 바와 같이, “도터”와 “마더”는 일반적으로 언급된 웨이퍼 상의 특정 콘택이 강성인지 연성인지 여부를 의미하기 위해 편의상 이용하는 용어로서, “마더”란 용어는 강성 콘택과 관련이 있고 “도터”는 연성 콘택과 관련되어 있다. 본 발명에서는 상당히 일관성 있게 일방적인 표현으로 예시하였지만, “마더”와 “도터”를 임의로 적용될 수 있다는 점을 유념해야 한다. 각 웨이퍼 상의 콘택들은 각기 결합될 다른 쪽 웨이퍼 상의 대응하는 콘택이 반대 타입이기만 하다면 강성 또는 연성 중 어느 것도 될 수 있다. 따라서, 주어진 웨이퍼 표면상에는 한쪽 혹은 다른 쪽 타입의 콘택이 배타적으로 있을 수 있고, 변형예에 따라서는 하나의 웨이퍼 측면에 양쪽 타입이 모두 혼합되어 있을 수 있다. 하지만, 응용예에 따라서는 하나의 표면에 타입을 혼합해 놓으면 문제가 발생할 수 있고, 이를 이용하는 그러한 응용예에서는, 서로 다른 타입을 한 영역에서 상호 혼합하지 않고 이산된 영역에 국 한되도록 하여 넓은 영역에 걸쳐 하나의 콘택 타입만을 포함하게 되어 다른 쪽 타입을 포함하는 영역이 소정의 처리 단계들이 수행될 때 쉽게 보호될 수 있도록 하는 경우가 아니라면, 단일 표면 상에 타입을 혼합하면 처리가 복잡하게 된다.
그러한 공정의 부착 또는 택 단계 중에는, “마더” 웨이퍼에 “도터” 칩들이 배치되게 된다. 마더 웨이퍼는 단일 온도로 유지된다. 즉, 마더 웨이퍼는 부착 공정 중에 등온 기판으로서 유지된다. 마더 웨이퍼의 등온 온도를 상온 이상으로 높이면 상기 공정의 부착 단계의 속도를 높일 수 있지만 마더 웨이퍼의 등온 온도를 상온 정도로 낮게 할 수 있다. 하지만, 택 또는 융해 온도뿐만 아니라 등온 온도도 도터 칩 상의 연성 재료의 녹는점 이하로 유지된다. 따라서, 2개의 칩이 접촉되어 포스트 및 관통 연결이 발생된 경우, 바로 그 칩을 위한 계면(interface)이 적절한 “택” 온도에 도달하거나 그보다 약간 초과하게 되도록, 작은 도터 칩들을 각각 고온으로 가열하여 택 공정을 수행할 수 있다. 일반적으로, 본 발명에서 언급된 주요 재료에 대해서는, 택 온도가 대략 190℃와 대략 320℃ 사이가 되며, 전형적인 보통의 택 온도는 대략 270℃이다. 이러한 방식으로, 마더 웨이퍼 상의 다른 칩들의 콘택들은 그 콘택의 성능을 변경할 수 있고 일부 콘택들은 다른 콘택 들보다 그 상승된 온도를 훨씬 오랜 시간동안 그 상승된 온도를 겪게 되는 조건으로서, 상기 상승된 온도를 상기 다른 칩들의 콘택이 겪게 되어 성능의 불균일을 일으킬 가능성이 있게 되는 지점 이상으로 가열되지 않게 된다.
택 또는 부착 공정은 예를 들어, 마더 웨이퍼를 가단 온도 이하의 등온으로 유지시키고, 도터 칩을 가단 온도 이하로 가령된 마더 칩으로 가져가고 나서, 이 2 개의 칩 사이을 접촉시키고, 도터 칩의 온도를 적절한 택 온도로 빠르게 상승시킴으로써 수행될 수 있다. 따라서, 도터 칩이 마더 웨이퍼에 부착되면, 그 부품들을 정렬시키고 (도터 칩에 열을 가하는) 기계장치는 부품들 사이에 어느 정도의 접촉이 가능하기에 충분한 압력만을 (예를 들어 한쌍의 콘택당 2g 이하의 압력, 바람직하게는 한쌍의 콘택당 1g 의 압력을) 가한 후 도터 칩으로부터 압력을 해제한다.
해제 이후에, 도터 칩 상의 캡/점착 층(또는, 연성 물질이 캡/점착 층의 기능을 또한 수행하는 경우, 연성 층)은, 그 시점에 마더 칩의 전반적인 온도라고 생각될 수 있는 감소 된 온도 하에서는 덜 유연하게 된다. 예를 들어, 여기에서 설명되는 기선 물질들에 있어서, 마더 칩/웨이퍼 기판은 대략 230 ℃ 내지 250 ℃의 온도로 유지될 수 있고, 도터 칩은 대략 270 ℃의 공칭 온도에서 마더 칩에 이를 수 있으며, 신속히 온도가 상승 되어 접촉이 이루어진 이후에는, 대략 310 ℃ 내지 330 ℃의 온도로 상승하게 된다. 신속한 온도 상승에 대한 접촉의 순서는 (즉, 마더 웨이퍼와의 접촉 이전에 발생하는가 또는 접촉 이후에 발생하는가의 여부는) 변경 가능하다. 명백하게도, 본 발명자들은, 칩들을 먼저 접촉시킨 다음 온도를 상승시키면, 연성 물질의 표면상에서의 산화물 형성이 최소화되고, 따라서 더욱 재현가능한 접촉을 허용하게 됨을 발견하였다. 바람직하게는, 연성 물질의 사용을 통해 단위 콘택 쌍의 압력의 양을 낮출 수 있다. 본 발명자들은, 더 낮은 범위가 가능하지만, 단위 콘택 쌍에 인가되는 압력의 범위를 대략 0.001 g 내지 10 g로 정하였으며, 가장 낮은 압력은 칩 자체의 질량(즉, 무게)에 대한 중력의 영향이었다.
게다가, 앞서 언급한 바와 같이, 택 (tack) 프로세스의 경우, 어떠한 표면 산화물이라도 깨뜨리기에 충분한 압력이 인가된다면, 실온만큼 낮은 도터 웨이퍼 온도를 사용할 수 있다. 이런 방식으로, 택 상태가 시작되기 전에, 도터 칩들이 전체 마더 웨이퍼에 장착될 수 있다. 이러한 방법을 사용하더라도, 프로세스가 이루어지는 속도로 인하여, 마더 웨이퍼는 상당한 정도로 가열될 수 있는 시간이 없다. 따라서, 마더 웨이퍼에 대한 제 2 도터 칩의 부착은, 수평 및 수직 방향에서의 제 1 칩의 크기가 100 미크론 이내인 경우라도, 제 1 칩의 캡/점착 층을 부드럽게 하지 못하며, 따라서 의미 있거나 상당한 정도로 정렬을 수행할 수 없게 된다.
바람직하게는, 택 및 융해 프로세스 둘 다 전형적인 비액상 방식 프로세스이다. 이는 연성 물질이 현저히 부드러워질 수 있도록 프로세스가 수행되지만 택 프로세스나 융해 (fuse) 프로세스가 수행되는 동안 완전히 액체 상태로 변하지는 않는다는 것을 의미한다. 그 이유는, 연성 물질이 액체 상태로 된다면, 결과적으로 생성되는 액체가 흘러서 인접한 콘택 부위에서 쇼트를 일으킬 수 있는 위험성이 매우 커지기 때문이다. 물질들을 비액체 상태로 유지함으로써, 더욱 큰 접촉 밀도를 달성할 수 있다. 그러나, 몇몇 변형예에 있어서는, 반액체 상태가 허용될 수 있다 (즉, 연성 물질의, 전체보다는 현저히 적지 않은, 일부분이 일시적으로 액체 상태로 될 수도 있다). 그러나, 이들 변형예는 인접한 콘택 부위에서의 쇼트의 발생 가능성을 피하기 위하여 한정된 영역에 액상의 연성 물질을 가두어 둠으로써, 예를 들어, 연성 물질이 인가되는 패드가 연성 물질이 쉽게 융합될 수 없는 비금속 물질에 의해 그 주변 상에서 둘러싸이거나 덮어지도록 함으로써, 액상의 연성 물질이 부작용을 일으키게 되는 것을 방지하기 위한 몇몇 다른 유형의 속박 메커니즘을 사 용하는 공통적인 특징들을 일반적으로 가지고 있다.
몇몇 변형예에 있어서, 택 및 융해 프로세스의 "택" 상태와 관련하여, 생산량을 향상시키기 위한 택 시간의 촉진을 돕기 위하여 더 낮은 온도에서 녹게 되는 점착 층(예를 들어, Sn)으로 연성 물질(예를 들어, Au/Sn 합금)를 덮어씌우는 것이 (캡 처리하는 것이) 바람직할 수도 있다. 게다가, 몇몇 변형예에 있어서, 제어되지 않은 환경 조건들 하에서의 연장된 시간 (즉, 칩이 전체 웨이퍼에 장착되는데 소요되는 시간) 동안 칩이 그 온도에서 장착될 경우에 본드의 열화가 일어나지 않도록 융해 온도 이하의 가능한 가장 높은 온도의 등온 온도로 마더 웨이퍼를 유지하는 것이 바람직할 수도 있다. 온도가 처리 속도를 빠르게 하기 위하여 더욱더 높을 수도 있지만, 본 발명자들은 전형적으로 230 ℃의 온도를 사용한다. 더 낮은 온도의 영향은 부착의 침투 상태의 온도 및 압력 프로파일의 변경이다. 더구나, 처리 속도를 빠르게 하기 위하여, 가능한 신속히 택 상태의 일련의 처리들 (즉, 위치 및 열)이 일어나도록 하는 것이 바람직하다. 주목하여야 할 또 다른 양상은, 몇몇 변형예에 있어서, 택 상태에서 소요되는 시간이 길면 길수록, 융해 상태가 수율 등에 미치는 결정적인 영향력을 점점 줄어들게 된다는 점이다. 예를 들어, FC150 (실리콘-대-실리콘) 상에서의 하나의 극단에서, 본 발명자들은 대략 1분 동안 지속 되는 택 상태를 가졌고, 융해 상태는 필요하지 않았다. 이것은 도 45에 요약되어 있다.
또 다른 하나의 극단에서, 고체의 경우에, 정렬이 전형적으로 약 1초간 이루어지고, 택 상태는 융해 상태 이전에 2 초 내지 4 초간 유지된다. 따라서, 이들 변형예에 있어서는, 택 상태로부터 융해 상태로의 전이를 위한 환경은 좋은 접촉을 얻기 위해 중요할 수 있다.
이들 두 극단 사이에, 융해 프로세스의 1) 처리량, 2) 복잡성, 3) 임계성 간에 조정이 이루어지는 프로세스 옵션의 연속체가 존재한다. 2 초 내지 4 초의 매우 빠른 택 프로세스의 경우, 칩들은 가볍게 유지될 수도 있고, 따라서 융해 상태 동안 감소된 환경을 요구하거나 융해 상태 동안 사실상 더 많은 양의 인가된 압력을 요구할 수도 있다. 스펙트럼의 다른 쪽 단부에서, 1 분의 택 프로세스가 더욱 높은 압력과 온도로 수행되며, 택 자체는 칩들의 예비 "융해 작업"의 비교적 좋은 기능을 수행한다. 이 경우에, 후속하는 "융해" 프로세스는 단순히 웨이퍼에 걸쳐 일관성을 보증하는 방법과 결합된 콘택 어닐(anneal)일 수 있으며, 특정 환경 (또는, '택' 상태 동안에 칩 배치의 평탄성이 충족되는 경우, 특정 압력)을 요구하지 않는다. 이러한 연속체는 도 46에 예시되어 있다.
택 상태와 관련된 중요한 장점은, 전기적인 연결이 최종적인 것이 아니며 쉽게 원상태로 되돌릴 수 있기 때문에, 칩의 검사는 택 프로세스가 완료된 후에 그러나 융해 프로세스가 시작되기 전에 수행될 수 있다는 것이다. 이것은 잡종화의 첫 번째 상태 이전 및 이후에서의 불량 다이의 검사 및 식별을 통해, 또 다른 칩에 대한 잡종화 이전에 수행되고 있었던 개개의 칩이 잡종화 프로세스에 의해 불리한 영향을 받았는지 또는 그것이 부착되는 칩과의 조합에 있어서 효과가 없는지에 대한 판단을 하는 것을 허용한다. 더구나, 잘린 도터 칩들이 잘리지 않은 마더 웨이퍼 상에 장착되는 경우, 마더 웨이퍼가 절단되거나 잘리기 전에 검사가 수행될 수 있 다.
택 상태의 사용과 관련된 또 다른 중요한 장점은, 칩들이 매우 강력하게 결합하기 때문에, 후속하는 검사의 결과 결합 된 칩들 중 하나가 수행되지 않고 있는 것으로 판단되면, 결합 된 칩들을 쉽게 분리할 수가 있다. 두 개의 칩을 상호 분리하는 작업은 열 또는 압력, 아니면 열과 압력을 둘 다 사용하여 수행할 수 있다. 개별적으로 잘린 도터 칩들이 절단되거나 잘리지 않은 마더 웨이퍼 상에 장착되는 경우에, 하나의 도터 칩에 문제가 있다면, 다른 하나의 "양호한 것으로 알려져 있는" 도터 칩이 마더 웨이퍼에 부착될 수도 있다. 특정의 마더 웨이퍼 칩이 불량한 경우에는, 더 이상 도터 칩들이 부착되지 않음을 주목할 수 있으며, 전반적인 수율을 현저히 증가시키는 두 경우에 있어서, 웨이퍼를 그 즉시 후속하여 잘라내는 작업을 쉽게 식별할 수 있다. 게다가, 마더 칩이 제 기능을 하지 못하는 것이라면, 이미 제거된 도터 칩을 나중에 마더 칩에 부착하기 위하여 간직해 둘 수 있어서, 수율이 증가하게 되고 비용을 잠재적으로 절감할 수 있다. 예를 들어, 도터 웨이퍼들의 연성 콘택이 금-주석 또는 금-은-주석 합금으로 이루어져 있고, 연성 캡이 주석으로 이루어져 있다고 가정하면, 주석은 낮은 온도에서 부착될 수 있어서, 충분히 얇다면, 두꺼운 솔더 볼처럼 펴지지 않는다. 검사 결과 도터 칩들이 불량이면, 마더 웨이퍼 상의 개개의 칩은 가열되고, 서로 떨어지고, 또 다른 도터 칩이 부착된다. 모든 도터 칩들이 부착되고, 검사 결과 결합이 양호한 경우, 전체 마더 웨이퍼는 함께 융합된다.
따라서, 택 및 융해 방법은 오직 하나의 통합된 잘 알려진 다이의 사용만을 허용한다. 게다가, 이러한 방법은, 단일의 불량 칩으로 인해 전체 적층체를 조각내는 것을 필요로 하지 않기 때문에, 다수의 다이를 적층할 때 야기되는 위험을 현저히 감소시킨다. 칩들 및 적층된 유닛들이 비싼 경우, 이는 본질적으로 그리고 자연히 현저히 값어치 있는 장점이다.
더구나, 택 및 융해 상태는 낮은 압력에서 프로세스를 수행할 수 있는 또 다른 장점을 제공한다. 택 및 융해 상태에서 사용되는 힘은 전형적으로 50 미크론 이하의 피치 상의 콘택의 단위 콘택 쌍당 2 g보다 작다. 융해 상태에서, 본 발명자들은 단위 콘택 쌍당 0.8 g 내지 0.001 g의 힘을 사용하게 됨을 증명하였다. 400 콘택 칩의 경우, 본 발명자들은 300 그램을 사용하였고, 10,000 콘택 칩의 경우, 단위 콘택 쌍당 0.75 내지 0.03 g의 범위에서 본 발명자들은 300 그램을 또한 사용하였다. 콘택의 수가 더 많은 경우, 예를 들어, 900,000 개인 경우, 본 발명자들은 단위 콘택 쌍당 0.003 g인 조건에서 3 킬로그램을 사용하였다. 이상적으로는, 속도를 높이기 위하여, 가능한 최소한의 힘을 사용하며, 적절한 상황에서는, 중력에 의해 칩에 가해지는 힘 (즉, 칩의 중량)을 넘어서는 힘은 조금도 사용하지 않는다.
다이를 함께 부착하기 위한 종래의 프로세스들은 단위 콘택 쌍당 수 그램 내지 수십 그램의 부착 강도를 필요로 한다. 이것은 반도체 칩 각각에 굉장한 스트레스를 주게 되며, 종종 반도체 칩이 손상되거나 금이 갈 수도 있다. 따라서, 위에서 설명한 방법은 종래의 방법을 사용할 때 발견되는 스트레스의 인가를 극적으로 감소시키거나 회피할 수가 있다.
게다가, 더 많은 종래의 방법들은 본 발명자들이 채용할 수 있는 작은 치수에는 적합하지 않다. 전형적인 납땜 프로세스들은 액상식 프로세스들이며, 그러한 작은 크기 및 피치에는 적합하지 않을 뿐만 아니라 단위 콘택 쌍당 수 그램의 압력이 인가되지 않는다. 다시 말해서, 전형적으로 단위 콘택 쌍당 5 g의 조건에서, 1 cm x 1 cm의 크기에 10,000 콘택을 갖는 칩이 부착되기 위해서는 50 킬로그램이 필요하다. 이와는 대조적으로, 프로세스의 융해 상태에서의 압력은 전형적으로 부착 프로세스에서 사용되는 압력보다 적거나 같다. 예를 들어, 여기에서 설명되고 있는 융해 프로세스를 사용하면, 택 상태에서의 압력으로 300 그램을 필요로 하던 10,000 콘택 칩이 프로세스의 융해 상태에서는 오직 9 그램만을 필요로 하였다.
게다가, 압력을 약간만 사용하거나 압력을 아예 사용하지 않으면, 다중 리플로우/멀티 하이 스택을 실용적으로 만들 수 있다. 스택 다중 칩들을 높게 생성하기 위하여, 칩들 상에 가해지는 압력의 양은, 그 위에서 칩들의 융합이 수행되는 동안, 특히, 마더 웨이퍼 상의 일부 칩들이 다른 것들보다 더 큰 도터 칩 스택을 수용하는 경우에, 칩핑을 방지하고 수율 손실을 방지하고, 스택 내의 하부 칩들의 분리 가능성을 방지할 수 있도록 낮아야 한다. 융해 프로세스가 수행되는 동안 마더 웨이퍼 및 도터 칩들 상에 실제적인 압력이 가해질 필요가 있는 경우, 그리고 마더 칩들 중 일부가 다른 것들보다 더욱더 큰 스택을 가지는 경우, 각각의 칩 위에서 정확한 압력을 유지하기 위하여 복잡한 공구 세트가 필요하게 된다. 이와는 대조적으로, 경미한 외력을 필요로 하거나 아예 외력을 필요로 하지 않는 본 발명의 방법을 사용하면, 이를 피할 수 있어서, 다중 하이 칩들을 더욱 실용적으로 만 들 수 있고, 이중 높이 또는 그 이상의 스택 차이를 허용할 수 있다.
여기에서 설명되는 방법들의 변형예의 또 다른 장점은 융해 프로세스의 완료 이후의 강도가 높다는 것이다. 융해 프로세스 이후의 콘택들의 강도는 단위 제곱센티미터 당 수백 킬로그램 이상이며, 전형적으로는 1000 kg/cm2이다. 물론, 결과로서, 융해 프로세스가 일단 완료된 후에는, 재처리 잠재성이 현저히 감소하게 된다.
연성 물질의 대표적인, 제한되지 않는, 예로서, 금-주석 (Au/Sn) 합금, 은-주석 (Ag/Sn) 합금 및 본 명세서에서 또한 확인되는 다른 물질들이 있다. 여기서, "포스트"라는 용어는 강성을 나타내기 위해 단순히 사용되는 것임에 주목할 필요가 있다. 어떠한 식으로도 크기, 형상 또는 기하학을 제한하거나 강제하기 위한 의도로 사용되는 것은 아니다. 따라서, 이하에서 설명되는 바와 같이, 그리고 "특정 변형예" 단락에 기재되는 바와 같이, "포스트"라는 용어는 그것이 크거나 또는 본 명세서에서 설명되는 의도된 목적을 달성하기에 충분한 단면 프로파일을 가지는 것보다 그 의미가 더 넓을 수 있다. 게다가, "포스트"라는 용어는, 예를 들어, 금속 피복이나 금속 콘택을 얇게 만들지 않으면서 웨이퍼의 뒷부분을 얇게 만듦으로써 본 명세서에서 설명되는 프로세스들의 일부로서 생성될 수 있거나, 별도로 생성된 후에 웨이퍼에 부착 또는 삽입될 수도 있다.
스택이 포함되는 경우, 웨이퍼를 통한 일정한 전기적인 연결부는 그 일단에서는 강성 콘택을 가지고 타단에서는 연성 콘택을 가질 수 있다. 이러한 경우, 단순화하기 위하여, 웨이퍼가 일단 "마더" 또는 "도터"로 지칭되면, 이들 용어는, 후 속하는 스택 층에 있어서, "도터" 웨이퍼가 "마더"로 지칭되더라도, 논의되고 있는 콘택은 포스트 및 침투 연결을 형성하기 위한 강성 콘택이기 때문에, 계속 사용될 것이다. 더욱 명확히 하기 위하여, 그 타단에 연결되는, 후속하는 "도터" 웨이퍼는 "도터 웨이퍼 2"로 언급될 것이다.
이러한 방법의 일례가 도 47 및 도 48에 예시되어 있다. 도 47A 및 도 48A에는, 각각의 두 칩들(4706, 4708, 4806, 4808) 위에 배치된 상보 콘택들(4702, 4704, 4802, 4804)이 도시되어 있다. 단순화하기 위하여, 전기적인 연결부(4710, 4810)는 물론 다른 요소들도 콘택들(4702, 4704, 4802, 4804)의 바로 주변을 넘어서 위치하는 것으로 도시되어 있다.
도 47A 및 도 48A에 도시한 바와 같이, 콘택들 중 하나(4704, 4804)는 강성 콘택이고, 다른 하나의 콘택(4702, 4802)는 연성 콘택이다. 도 47B 및 도 48B는 상호 접촉이 이루어진 위치에서의 각각의 콘택들(4702, 4704, 4802, 4804)을 보여주고 있다. 택 상태 이전에 또는 택 상태에서 압력을 인가함으로써, 강성 콘택(4704, 4804)는 연성 콘택(4702, 4802)를 뚫고 들어간다. 도 47C 및 도 48C는 융해 상태 이후의 콘택들로서, 두 물질들이 이제 상호 융합되어서 둘 사이에 강력한 결합이 형성되어 있는 콘택들을 보여주고 있다.
게다가, 연성 콘택의 "폭"은, 연결이 이루어질 (결합 이전의) 콘택와 동일하거나 그보다 작은 폭을 갖기 때문에, "최소"가 될 수 있거나, 그 폭이 최소의 폭을 초과할 수 있기 때문에 "연장된" 콘택이 될 수도 있다는 점에 주목할 필요가 있다. 상기한 예들에 있어서, 도 47은 "최소" 콘택들을 포함하는 예를 보여주고 있고, 도 48은 연장된 콘택들을 포함하는 예를 보여주고 있다.
일반적으로, 연성 콘택의 크기를 강성 콘택보다 약간 더 크게 하는 것이, 즉 연장된 콘택을 사용하는 것이, 바람직하다. 그렇게 함으로써, 연성 콘택은 강성 콘택을 둘러싸게 되고, 통합이 이루어지는 동안 두 칩들 간에 정확한 정렬이 달성된다. 그 이유는, 그러한 경우에, 강성 콘택이 연성 콘택의 영역 내의 어딘가를 뚫고 들어갈 필요가 있기 때문이다. 그 결과, 더욱 큰 정렬 오프셋을 조절할 수 있게 된다. 이것은 직경 12 미크론의 원형 단면을 갖는 연성 콘택와 10 미크론과 6 미크론 사이의 직경을 갖는 강성 콘택을 고려를 통한 예에 의해 가장 잘 이해할 수 있다. 강성 콘택의 직경이 10 미크론인 경우, 3 미크론의 오프셋이 강성 재로의 가장자리에서 발생하게 되어 연성 콘택의 범위를 넘어 뻗어나가게 된다. 강성 콘택의 직경이 6 미크론인 경우, 여전히 3 미크론의 오프셋이 연성 콘택 재로의 12 미크론 직경 내에 끼워 넣어진 상태로 있게 된다. 전형적으로, 강성 콘택은 전반적으로 가장 넓은 지점에서는 40 미크론 미만에 걸쳐 있게 되며, 가장 넓은 지점에서 25 미크론 미만, 15 미크론 미만 또는 10 미크론 미만에도 걸쳐 있을 수 있다. 더구나, 본 발명의 방법을 사용하게 되면, 연성 콘택은 적어도 강성 콘택만큼 넓어질 수 있으며, 바람직하게는 20 % 이상 더 넓어질 수 있다. 더구나, 포스트 높이는 그 폭 보다 크거나 작을 수 있지만, 전형적으로는 높이보다 폭이 더 크다.
상기한 기본적인 설명을 고려하면, 본 발명의 방법은, 예를 들어, 강성 콘택로서 사용될 수 있도록 금속화 또는 전도성 물질의 일부로서 적절히 강성 물질을 채용함으로써, 그리고 다른 구성요소에 부착하거나 적층하기 위하여 연성 콘택으로 서 사용될 수 있도록 금속화 또는 전도성 물질의 다른 부분에 제 2의 연성 물질을 인가함으로써, 상기한 변형예까지 그 적용범위가 확대될 수 있다.
도 49에는, 도 41과 유사한 방식으로, 전술한 구현예 중 어느 하나에 따라 생성된 스루-칩(through-chip) 접속부를 구비하는 반도체 칩으로 이루어진 적층체(stack)의 일부가 도시되어 있다. 단순 명료한 설명을 위해, 스루-칩 접속부가 개개의 칩 상의 소자에 연결되어 소자를 통과하는 상태로 도시되어 있지는 않은데, 그 이유는 이러한 접속부의 존재 유무가 포스트 및 관통 어프로치를 이해하는데 반드시 필요한 것은 아니기 때문이다.
도 49에 도시된 바와 같이, 각각의 칩이 및/또는 아래로 용이하게 연결될 수 있도록 하기 위하여, 임의의 콘택(4902, 4904)이 금속화부(2412) 및 도체(2802)의 상측 및 하측에 추가로 구비되어 있다. 전술한 바와 같이, 금속화부 또는 금속 콘택이 직접 사용될 수도 있다. 특정 구현예에 따라 임의의 콘택(4902, 4904)이 추가되는 경우, 이들 콘택(4902, 4904)은 종래 기술의 유형 중 하나인 간단한 구성의 통상적인 콘택 패드이거나, 전술한 바와 같이 형성되는 포스트가 없는 관통 콘택 형태 또는 포스트가 있는 관통 콘택 형태로 형성될 수 있다.
따라서, 도 49의 포스트 및 관통 어프로치를 사용함으로써 적층 작업이 보다 용이하게 수행될 수 있음을 알 수 있을 것이다. 이러한 포스트 및 관통 어프로치를 사용하여 적층한 도 49에 도시된 칩의 간략한 형태의 적층체의 일부가 도 44에 도시되어 있다.
또한, 이러한 포스트 및 관통 콘택 어프로치의 사용을 촉진하기 위하여, 전 술한 구현예 중 일부의 변형예가 가능함을 알 수 있을 것이다. 예를 들어, 접합 기판(1102)과 마감 기판(1302)이 존재하지 않는 것을 제외하고는, 도 15에 도시된 바와 유사한 구현예(즉, 트렌치 바닥의 금속화부가 완전히 제거되지 않은 구현예)에 있어서, 금속화부(1502)는 강성의 또는 가단(可鍛)성의 콘택 중 하나로서 사용될 수 있으며, 공극 내로 삽입된 제2 물질은 반대되는 콘택(즉, 금속화부가 "가단" 특성을 갖추고 있다면 강성을 나타내고, 금속화부가 "강성"이라면 가단 특성을 나타내는 콘택)으로서 소용될 수 있다. 이러한 구현예에 있어서, 도 51에 도시된 바와 같이, 금속화부 내부의 공극은 예를 들어, 가공 시에 적절한 지점에 삽입된 예비 성형 포스트(5102)로 채워질 수 있다. 선택적으로, 연성 재료가 다른 "강성" 재료와 접촉하여 접합부를 형성하게 되는 단부에 코팅되는 경우에는 금속화부(1502)와 제2 물질이 동일 물질로 이루어질 수도 있다.
도 52에는 도 51의 칩이 다른 전자 칩(5200)에 결합된 후의 형태가 간략하게 도시되어 있다. 여기서, 전자 칩(5200)은, 예시를 위해, 도 51의 칩에 도시된 레이저(5104)를 제어하기 위한 구동 및 제어 회로도(5202)를 구비하는 것으로 도시되어 있다. 전자 칩은 또한, 도 51의 칩에 사용되는 금속 도금 물질(1504)에 비해 강성을 갖는 포스트(5204)를 포함하고 있다. 따라서, 적당한 조건 하에 두 개의 칩이 하나가 되도록 함으로써, 포스트 및 관통 접속부(5206)가 형성되어, 전자 칩(5200) 상의 구동 및 제어 회로도(5202)와 레이저(5104)가 전기적으로 접속된다.
도 53 내지 도 71에는 기본 콘택 형성 및 결합 어프로치의 간략한 변형예가 도시되어 있다. 간단 명료한 설명을 위해, 이 어프로치는 사전 처리(즉, 소자 및 연관 콘택과 트레이스(trace)를 포함하도록 하는 처리)는 되어 있지만, 아직 개개의 칩으로 입방체 형태로 절단되지는 않은 한 쌍의 통상의 칩과 관련하여 도시되어 있다. 도시된 바와 같이, 각각의 도면에서 "a)" 항목에 도시된 칩은 도터(daughter) 칩으로서, 이후 각각의 도면의 "b)" 항목에 도시된 마더(mother) 칩으로 결합 처리되기 위하여 하나의 IC 패드로부터 다른 위치로 리루팅된 콘택을 구비한다. 한가지 유의할 점은, 이와 같은 처리가 병행하여 발생하는 것으로 도시되어 있긴 하지만, 이는 단지 이해를 돕기 위한 것임을 이해하여야 한다. 실제로는, 어느 하나의 처리가 다른 하나의 처리에 앞서 이루어질 수 있으며, 이들 처리가 어느 정도 중복되어 이루어질 수도 있고, 또는 동시에 이루어질 수도 있다.
우선, 도 53a에 도시된 도터 웨이퍼와 도 53b에 도시된 마더 웨이퍼에 대해 살펴보기로 한다. 이들 각각의 웨이퍼에는 칩이 충분히 형성되어 있으며, 각각의 칩 상에는 또한, 복수 개의 소자(도시하지 않음)가 형성되어 있다. 현재 기술 수준에 비추어 볼 때, 2 미크론 내지 7 미크론 정도의 상당히 더 작은 피치를 갖는 콘택에도 동일한 어프로치가 사용될 수 있긴 하지만, 도시된 바와 같이, 도터 웨이퍼 상의 콘택(5302, 5304)은 25 미크론 내지 50 미크론 사이의 피치로 형성되어 있다. 용이한 도시 및 이해를 위해, 마더 웨이퍼 상의 콘택(5306, 5308)은 도터 웨이퍼의 콘택(5302, 5304)보다 큰 피치를 갖는 것으로 도시되어 있다. 이들 콘택(5302, 5304, 5306, 5308)은 칩 커버 글래스(5310, 5312)를 통해 접근 가능한 통상의 알루미늄 IC 패드이다.
다음, 유전체 층(5402, 5404)이 칩 상에 두껍게 증착된다(도 54a 및 도 54b). 그 후, 포토리소그라피 패터닝 공정을 통해, 콘택 상방의 영역이 위쪽으로 개방되어 이 개방 영역을 통해 접근이 이루어질 수 있도록 된다(도 55a 및 도 55b).
이어서, 유전체를 관통하여 에칭이 이루어져, IC 콘택 패드로의 접근이 허용된다(도 56a 및 도 56b). 그 후, 포토리스(photolith)가 벗겨 내어진다(도 57a 및 도 57b).
선택적으로, 상기와 같이 두꺼운 유전체 층(5402, 5404)은 두꺼운 포토레지스트 층일 수도 있다(도 54a 및 도 54b). 이 경우에, 두꺼운 층(5402, 5404)은 포토레지스트를 스트리핑 가공하여 제거된다(도 57a 및 도 57b).
다음, 이후의 도금 공정이 용이하게 이루어질 수 있도록 하기 위하여 시드 층(seed layer)이 웨이퍼 상에 증착된다(도 58a 및 도 58b).
그 후, 유전체 층이 코팅되고(도 59a 및 도 59b), 도금이 이루어지는 위치를 획정하고 제어하기 위하여 포토리소그라피 패터닝 공정이 사용된다(도 60a 및 도 60b).
그 다음에는, 소정량의 금속이 존재할 때까지 웨이퍼가 도금된다(도 61a 및 도 61b).
유전체는 이 후 제거되어, "절연기(standoff)" 또는 돌출 콘택이 남게 된다(도 62a 및 도 62b).
일반적으로, 마더 웨이퍼와 도터 웨이퍼는 절연기를 구비할 수 있다. 도터 웨이퍼 상의 강성 구조의 목적은 절연기를 제공하여 전체 콘택이 두 개의 칩의 비 평면성을 수용할 수 있도록 함으로써 콘택이 신속하게 형성될 수 있도록 하는 한편 일부 경우에는 콘택이 필요하지 않을 수도 있도록 하는 것이다. 마더 웨이퍼 상의 강성 구조의 목적은 도터 웨이퍼 상의 연성 재료 내로 관통 가능한 포스트로서 그리고 절연기로서 소용되는 것이다. 또한, 절연기가 최상측 IC 커버 글래스와 IC 패드 사이의 높이 차를 허용하도록 사용될 수 있으므로, 일부 콘택은 상기 글래스의 상측에 배치되고 나머지 콘택은 패드의 상측에 배치될 수 있다.
다시 공정 흐름도로 돌아가면, 원치 않는 시드 층을 제거하기 위하여 추가의 에칭 공정이 수행된다(도 63a 및 도 63b). 도 63a에 도시된 바와 같이, 콘택 중 하나와 새로운 절연기/콘택 사이의 도터 웨이퍼 상에 시드 층 물질을 남김으로써, 원래 콘택의 리루팅이 완료된다. 임의로, 공정을 완료하기 전에 또는 공정을 완료한 후에 추가의 또는 변형예의 리라우트 층이 배치될 수 있다. 또한, 시드 층을 제거하기 위한 에칭 공정을 수행하기 이전에, 소정 영역의 리라우트 층을 다른 영역보다 두껍게 도금하는 것이 바람직할 수도 있다.
다음, 도터 웨이퍼 상의 콘택에 배리어 층이 코팅된다(도 64a). 이 경우, 배리어 층은 니켈로 구성되며, IC 패드(5302, 5304, 5306, 5308) 내로 금속이 확산되는 것을 방지하거나, 칩의 커버 글래스(5310, 5312) 아래에 금속이 침투함에 따라 개개의 칩이 손상되는 것을 방지하는 역할을 한다. 임의로, 어프로치가 이음 공정 동안, 특히 포스트 및 관통 콘택을 포함하는 택-용해(tack and fuse) 이음 공정에 사용되는 경우에는 원치 않는 확산을 방지하도록 캡 층(6402, 6404)이 배리어 층의 상측에 증착되며, 이 경우에 캡 층은 금으로 이루어진다. 캡 층은 또한, 마 더 웨이퍼 상에도 코팅된다(도 64). 이 시점에, 마더 웨이퍼 상의 강성 콘택이 완성된다.
다시, 유전체(6502)가 도터 웨이퍼에 코팅된다(도 65a). 또한, 포토리소그라피 패터닝 공정을 통해, 절연기 콘택(6606, 6608) 상방의 영역(6602, 6604)이 위쪽으로 개방된다(도 66a).
그 후, 연성 콘택(6702, 6704)이 절연기(도 67a) 상에 구축되며, 유전체가 제거되어, 완전히 형성된 연성 콘택이 남게 된다(도 68b).
도터 웨이퍼는 그 후, 플리핑 처리되어 마더 웨이퍼와 정렬되며, 포토리소그라피 패터닝 공정을 통해, 콘택 상방의 영역이 위쪽으로 개방되어 이를 통한 접근이 허용될 수 있도록 된다.
두 개의 칩은 이 후 압력을 받아 하나의 칩으로 형성되어, 강성의 콘택이 연성 콘택을 관통하는 형태로 형성된다(도 70).
마지막으로, 두 개의 칩은 용해 위상을 거쳐, 서로 영구적으로 부착된다(도 71). 한가지 유의할 사항은, 이러한 공정의 결과, 두 개의 칩은 강성의 포스트의 상측과 다른 웨이퍼 상의 상기 포스트가 연결되는 콘택의 상측 사이에서 측정한 10 미크론 이하, 보통은 5 미크론 이하의 거리로 이격되어 있다는 점이다. 웨이퍼가 그 용도에 따라 완벽하게 평평하다면, 이러한 거리는 두 개의 웨이퍼 사이의 거리가 될 것이다. 그러나, 웨이퍼가 완벽하게 평평하지는 않다면, 웨이퍼의 기하학적 형태로 인해 상기 거리가 보다 길어지거나 짧아질 수 있다.
도 72 내지 도 87에는 도터 웨이퍼(도 72a)와 마더 웨이퍼(도 72b) 상에 콘 택을 생성한 다음, 두 개의 칩을 하나로 결합 하기 위한 변형예의 간략화된 공정이 도시되어 있다. 앞서 설명한 예와 마찬가지로, 두 개의 웨이퍼와 관련하여 설명하기로 한다. 도 72a 및 도 72b에 도시된 바와 같이, IC 용 콘택 패드 상방의 커버 글래스 개구는 약 8 미크론 내지 14 미크론 사이의 크기를 갖는다. 물론, 이러한 개구의 크기가 4 미크론 정도일 수도 있으며, 일부 경우에는 1 미크론 이하 정도로 작을 수도 있다. 본 명세서에서 설명된 하나 이상의 공정을 사용하여, 이러한 비교적 작은 크기의 개구의 처리가 크기가 비교적 큰 개구의 처리와 동일한 속도로 신속하게 이루어질 수 있는 것이 유리하다.
또한, 도시된 바와 같이, 도터 웨이퍼 상의 패드의 간격(도 72a)은 통상 25 미크론 내지 50 미크론의 피치로 형성된다. 그러나, 마찬가지로, 본 명세서에 설명된 어프로치의 경우, 명목상 7 미크론의 피치를 갖는 콘택과 용이하게 사용될 수 있으며, 또한 2 미크론 이하의 피치를 갖는 콘택과도 사용될 수 있다.
이러한 변형예는 다음과 같이 진행된다. 우선, 유전체가 웨이퍼에 두껍게 코팅된다(도 73). 그 후, 포토리소그라피 패터닝 공정이 수행되어, 콘택 상방의 영역이 위쪽으로 개방되도록 하여 이를 통한 접근이 허용되도록 된다(도 74). 다음, 유전체가 에칭되어 콘택 상방이 제거되며(도 75a), 포토리스가 마더 웨이퍼로부터 벗겨 내어지고(도 76b), 새로운 리라우트 경로가 형성된다(도 77).
도터 웨이퍼 상의 콘택 및 리라우트 경로 상방의 노출 영역이 배리어 층으로 금속 도금 처리되며(도 78a), 시드 층이 마더 층에 코팅된다(도 78b). 임의로, 관련 IC 패드(도시하지 않음)를 보호하기 위해 배리어 층이 마더 웨이퍼에 코팅된 다.
그 후, 도터 웨이퍼로부터 포토리스가 벗겨 내어진다(도 79a). 새로운 포토리소그라피 패터닝 공정이 수행되어, 콘택이 구축될 영역을 획정한다(도 80).
적절한 물질을 증착하여 도터 웨이퍼 상에 연성 콘택이 생성된다. 이 경우, 상기 적절한 물질은 주석(Sn)으로 이루어진 분리 층이 토핑 처리되고 이어어서 금(Au)으로 이루어진 층이 토핑 처리된 금-주석(Au/Sn) 합금이다. 이어서, 노출된 시드 층을 구리로 도금함으로써, 강성의 콘택이 마더 웨이퍼 상에 형성된다(도 81b).
그 후, 도터 웨이퍼 및 마더 웨이퍼로부터 포토리스가 벗겨 내어진다.
이어서, 마더 웨이퍼로부터 원치 않는 나머지 노출 시드 층이 제거된다(도 83).
마지막으로, 산화를 방지하기 위해 캡(임의로, 배리어 층이 먼저 형성된 후)이 마더 웨이퍼 콘택에 코팅된다(산화물 캡)(도 84b).
전술한 변형예들에 의하면, 웨이퍼는 그 후 정렬되어(도 85) 하나가 된 다음, 택 처리되고(도 86), 또한, 몇몇 지점에서는 그 후 용해 처리된다(도 87).
전술한 바와 같이 여러 개의 변형예를 다소 피상적인 방식으로 개괄적으로 고찰한 바에 따르면, 전술한 공정의 다양한 단계의 보다 상세한 세부 사항을 포함하는 추가의 변형예가 있을 수 있음을 알 수 있을 것이다. 그러나, 이들 세부 사항 또한 전술한 변형예 및 기타 다른 변형예에 동일하게 적용 가능함을 이해하여야 한다.
도 88 내지 도 91 그리고 도 95 내지 도 102에는, 도터 웨이퍼의 후면에 강성 포스트를 형성하기 위한 두 개의 추가의 변형예의 어프로치가 병행하는 방식으로 간략하게 도시되어 있다. 여기서, 참조 용어로서 "도터(daughter)"가 사용되는 것이 적절한데, 그 이유는 알루미늄 IC 패드가 연성 콘택을 형성하게 되며 후면 콘택이 "마더-타입"이 되긴 하지만 다른 "마더" 웨이퍼 상의 강성의 포스트에 연결되기 때문이다.
더욱이, 몇몇 변형예의 경우에는 병행 방식으로 도시되어 있긴 하지만, 본 명세서에서 설명되고 있는 처리 공정이 반드시 병행하여 이루어질 필요는 없으며, 이들 공정이 서로 다른 웨이퍼 상에서 서로 다른 시간에, 또는 동일한 웨이퍼 상에서 이루어지는 서로 다른 변형예도 가능하다.
본 예는 도 88a 및 도 88b에 각각 도시된 웨이퍼(8800, 8802)에서부터 시작되며, 콘택 리라우트, 즉 비아(via)가 웨이퍼 표면의 패드와 정렬되지 않는 부분에 대해 준비 작업으로서의 제1 예(도 88a 내지 도 99a)와, 콘택의 리루팅 과정이 없어 비아가 패드와 정렬되는 제2 예(도 88b 내지 도 99b)로 이루어져 있다. 또한, 생성되는 두 개의 비아의 폭이 서로 차이가 나도록 함으로써, 폭이 서로 다른 비아가 단일 웨이퍼 또는 칩에 사용될 수 있다는 사실을 예시해주는 한편 비아의 폭이 칩 상의 패드의 폭과 상이할 수도 있다는 사실을 보여주고 있다(즉, 비아는 패드와 동일한 폭으로 형성될 수도 있고, 패드의 폭보다 넓거나 좁게 형성될 수도 있다). 반복하여 말하자면, 도면에 도시된 구성 요소들이 실제 스케일로 도시되어 있는 것은 아니며 그 정확한 부분에 형성되어야 하는 것도 아님에 유의한다.
우선, 유전체 층(8902, 8904)이 웨이퍼(8800, 8802) 상에 두껍게 코팅된다. 이 경우, 웨이퍼로는 알루미늄 IC 패드 콘택(8804, 8806)을 갖는 실리콘 웨이퍼가 사용된다(도 89a, 도 89b). 이러한 두꺼운 유전체 층은 칩을 보호하는 역할을 하는 한편, 전기 도금 공정 후 상면이 얇아지는 경우 후속 공정 단계에서 차단 영역의 역할을 한다. 한가지 유의할 사항은, 후속 단계에서, a) 비아가 전기 도금을 통해 채워지지 않거나, b) 박판화 처리(즉, 에칭 공정이나 포토리소그라피 리프트오프(liftoff) 공정)가 아닌 비아 금속 충전 공정 동안 웨이퍼 표면의 과잉 증착 물질의 제거를 허용하는 방식으로 비아가 채워지는 경우, 상기 단계는 임의로 이루어질 수 있다. 두꺼운 유전체의 증착에 적당한 물질로는, 예를 들어, 이로만 제한되는 것은 아니지만, TEOS, 산화물, 질화물, 스핀-온 글래스, 폴리이미드, BCB, 기타 다른 폴리머 또는 에폭시, 두꺼운 포토레지스트 층, 등이 있다(감광성 폴리이미드 또는 두꺼운 포토레지스트가 사용되는 경우, 일부 변형예에 있어서는, 후속 단계에서 별도의 포토레지스트 증착 단계가 필요하지 않게 된다).
다음, 웨이퍼의 원하지 않는 부분이 에칭되는 것을 방지하도록, 포토리스 층이 코팅되고 패터닝 처리된다(도 90). 이 단계는 이후 생성될 비아의 위치를 획정하는 단계이다.
그 후, 유전체를 통과하여 웨이퍼의 에칭이 수행되며(도 91), 또한 반도체와 기판까지도 에칭되어, 리라우트의 경우에 리루팅된 콘택이 형성될 위치에서 웨이퍼에 비아(9102)가 생성되며(도 91a), 통상의 경우 비아(9104)는 유전체와, 알루미늄 IC 패드 콘택(8806)을 통과하여 웨이퍼에 형성된다(도 91b). 여기서, 소망하는 깊 이는, 이하의 도면으로부터 증명되는 바와 같이, 웨이퍼 후면의 박판화 공정을 통해 형성되는 "포스트"의 노출을 허용할 수 있을 정도의 깊이라는 점에 유의하여야 한다. 통상, 이 깊이는 약 75 미크론이다. 이러한 두께로 비아를 형성하는 것이 필수 불가결한 사항은 아닐지 모르지만, 일 제곱 센티미터 당 수천 개의 또는 심지어 수백만 개의 콘택이 형성되는 것을 가정할 때, 이와 같은 깊이로 형성함으로써, 캐리어 웨이퍼를 필요로 하지 않고서도 후속 처리 단계 동안 전체 도터 웨이퍼가 우수한 수율로 웨이퍼-스케일 방식으로 처리될 수 있도록 할 수 있다. 선택적으로, 비아는 웨이퍼를 관통하여 모든 방향으로 형성될 수 있다. 이와 같은 웨이퍼 관통 변형예의 경우에는, 비아 내측의 금속을 노출시키기 위해 웨이퍼 후면에 대해 이루어지는 후술되는 바와 같은 박판화 및 에칭 처리 단계가 필요하지 않을 수도 있다. 또한, 본 예에서는 비아가 단일 도체인 것으로 도시되어 있긴 하지만, 동일한 어프로치가 이들 생성 단계를 상기 공정으로 직접적으로 합체하는 방식으로 동축의 또는 삼중 동축의 도체에도 적용될 수 있다.
이 시점에, 소정의 구현예에서의 도시된 공정의 사용을 통해 얻어지는 소정의 속성 및 장점을 강조할 필요가 있다. 본 어프로치에 의해 야기되는 속성 및 장점은 비아의 에칭 및 생성이 결합(칩과 칩 사이의, 칩과 웨이퍼 사이의, 또는 웨이퍼와 웨이퍼 사이의) 단계 이전에 이루어질 수 있다는 사실을 포함한다. 다시 말해, 칩, 다이(die) 또는 웨이퍼를 다른 요소에 연결하기 이전에 용이하게 수행된다. 더욱이, 이러한 어프로치에 의하면, 사전에 형성된 사용 가능한 전자 칩의 소자(즉, 활성) 측면으로부터 비아를 에칭할 수 있다. 이러한 어프로치는 실질적으 로, 희생이 불가능한 에칭 경로에 직접 회로도가 형성되지 않은 칩 상의 어느 곳에나 사용될 수 있다. 따라서, 이러한 어프로치를 사용하여 형성된 비아는 필요에 따라 패드와 정렬되거나 정렬되지 않을 수 있다. 또한, 비아를 패드 위에 형성함으로써, 및/또는, 일부 경우에 비아를 패드보다 상당히 작은 크기로 형성함으로써, 특히 회로도가 거의 또는 전혀 없는 칩의 영역에서의 회로도용 IC 상의 "리얼 이스테이트(real estate)"의 손실이 최소화될 수 있다.
이와 같은 비아의 형성과 관련하여, 일부 경우에는, 후속 증착 재료가 측벽에 적절하게 피복될 수 있도록 하기 위하여 비아에 경사도를 부여하는 것이 바람직할 수도 있다. 이 경우, 경사도는 비아의 수직 축선에 직각 방향으로부터 대략 88도의 통상의 명목 경사도로 설정될 수 있다(즉, 비아의 폭은 깊이가 증가할수록 약간씩 감소하게 된다). 이러한 경사진 비아의 일 예를 보여주는 단면 사진이 도 92에 도시되어 있다.
통상적으로, 깊이가 75 미크론 이상이고 폭이 5 미크론 이상인 비아가 사용된다. 도 92에 도시된 비아의 경우, 직경이 20 미크론이며, 깊이가 약 150 미크론이다. 도 93은 깊이가 100 미크론이고 직경이 20 미크론인 비아(이미 충전된 상태)의 일 예를 보여주는 사진이다. 0.1 미크론 정도로 작은 폭도 충분히 가능한데, 이 경우에는 깊이를 보다 얕게(예를 들어, 단지 5 미크론 정도의 깊이로) 만들면 된다. 그러나, 0.1 미크론보다도 작은 폭을 사용할 경우에는 최종적으로 형성될 접합부의 무결성이 떨어질 수 있다. 마찬가지로, 5 미크론보다 얕은 깊이를 사용할 경우에는, 웨이퍼 기부의 회로도(있는 경우)가 손상될 수 있는 범위까지도 웨 이퍼를 박판화하는 것이 필요할 수 있다. 현재, 이상적인 시판 장비를 이용하여 충분한 제조 수율을 달성하기 위하여, 75 미크론 내지 150 미크론 범위의 깊이와, 5 미크론 내지 20 미크론 범위의 폭이 통상 사용되고 있다. 물론, 특정 용례에 있어서는, 이러한 범위를 벗어난 깊이 및 폭도 가능하다. 예를 들어, 비아를 300 미크론의 깊이로 형성할 수도 있으며, 일부 경우에는 웨이퍼를 완전히 관통하도록 형성할 수도 있다. 물론, 현재 시판되고 있는 장비의 경우, 대규모의 상업적인 제조 목적으로 계획된 개수 및 밀도를 포함하여 이와 같이 큰 값의 깊이 조건에서는 허용 가능한 수율을 허용할 정도의 충분한 견고성을 갖추고 있지는 않다. 그러나, 이러한 장비의 진보를 통해 시간이 지남에 따라 그러한 한계를 줄이거나 해소하게 되어, 전술한 바와 같은 어프로치의 수정 없이 어프로치에서 규정되고 있는 바와 같은 깊이, 개수 및 밀도의 약간의 변경이 이루어질 수도 있음을 예상할 수 있을 것이다.
임의로, 비아의 바닥이 점을 구비하도록 형성될 수 있다. 이러한 형성 방식은, 강력한 강성 포스트와, 연성 물질 내로의 강성 재료의 우수한 관통력, 그리고 강력한 최종 접촉(강성 물질과 연성 물질 사이의 표면 접촉력을 최대화하기 위한 접촉)을 달성하기 위해 사용하고 있는 방식이다. 이러한 방식을 수행하기 위하여, 강성 포스트가 피라미드 형태(또는 원통체 상측의 피라미드 형태), 즉 포스트의 기부는 그 하부의 콘택과 동일한 폭을 가지는 반면(포스트와 콘택의 부착 강도를 최대화하는 구조) 포스트의 상측은 콘택보다 상당히 작은 크기로 테이퍼지게 형성되어, 정렬 상대 크기 인자가 달성될 수 있도록 하는 어프로치가 사용되어 왔다. 이 러한 변형예의 장점은, 끝이 뾰족한 포스트가 형성될 수 있도록 하여, 포스트 및 관통 접속부 용으로 사용되는 경우, 강성 포스트의 이후에 형성되는 피라미드 형태의 프로파일의 것과 유사한 관통이 이루어질 수 있도록 하는 점이다. 도 94는 내부에 뾰족한 형태의 비아가 형성되어 있는 칩의 단면을 보여주는 사진이다.
다음, 포토레지스트가 벗겨 내어지고(도 95), 비아 내측의 금속과 반도체의 어느 하나의 회로와의 전기 단락을 방지하기 위하여 유전체 또는 절연 층이 노출된 비아 표면(도시하지 않음)에 코팅된다. 이 층의 두께는 통상, 대략 2000 옹스트롬 내지 1 미크론 사이이다. 그러나, 특정 용례의 경우에는 열 팽창 계수의 균형을 맞추거나 비아의 커패시턴스를 줄이기 위하여, 층을 보다 두껍게 형성할 수도 있다. 사용 가능한 절연 재료의 예로는 TEOS (산화물), 기타 산화물, 질화물, 폴리머, CVD 다이아몬드 등이 있다.
금속 배리어 층이 그 후, 유전체 상에 증착된다(도 96). 배리어 층은 금속이 절연체 및 반도체로 이동하는 것을 방지하는 작용을 한다. 이 단계에서는 본 명세서에 서술된 모든 배리어 물질이 적당하긴 하지만, 예시를 위해, 도시된 배리어는 티타늄-텅스텐(TiW)이다.
다음, 특정 변형예에서 금속이 도금되는 경우에는 도금 "시드" 층이 코팅 된다(도 97). 이 시드 층은 비아의 전기 도금을 위한 기부로서 사용된다. 구리 시드 층이 바람직한데, 그 이유는 이러한 구리 시드 층은 우수한 전기적 및 열적 도체의 특성을 나타내어 오늘날 산업 현장에서 주도적으로 사용되고 있으며 표준 반도체 및 패키징 라인에서 작업하기가 매우 용이하기 때문이다. 그러나, 강성 재료 및/또는 강성 재료용 시드 층과 관련하여 본 명세서에서 서술되고 있는 바와 같은 다른 재료 중 어느 하나가 사용될 수도 있다. 비아가 전기 도금이 아닌 방법으로 충전되는 경우, 이러한 시드 층은 웨이퍼의 보다 넓은 부분이 아닌 비아 자체만을 커버할 수도 있으며, 또는 아예 존재하지 않을 수도 있다. 예를 들어, 비아가 CVD 또는 증발에 의해 충전되는 경우, 시드 층이 필요하지 않게 된다.
배리어 층과 시드 층은 통상, 스퍼터링 또는 물리적 증기 증착(PVD)에 의해 증착되지만, 전기 도금이 사용될 수 있는데, 일부 구현예의 경우, 전기 도금은 스퍼터링 또는 PVD를 능가하는 중요한 장점을 제공한다.
비아는 웨이퍼를 통해 전기 도관을 형성하도록 금속 또는 다른 도체로 충전되어 있다(도 98). 통상, 충전 재료는 도금 어프로치용 구리이다. 그러나, 적당한 강성의 또는 연성 재료로서 본 명세서에 서술된 기타 다른 재료 중 어느 하나를 포함하는 재료가 사용될 수 있다. 간단한 전기 연결이 필요하며 우수한 열적 전도성이나 낮은 전기 저항이 필요하지 않은 경우에는 비아가 도체로 완전히 충전되어야 하는 것은 아님에 유의하여야 한다. 이 경우에, 비아의 나머지 부분은 산화물이나 에폭시와 같은 다른 재료로 임의로 충전될 수 있다. 전체 비아는 통상 몇 가지 유형의 물질로 채워져야 하는데, 그 이유는 칩이 패키징되어 밀봉되어 있는 상태에서 비아 내의 공극에 공기가 포획되어 있다면 작동 동안 온도 사이클링을 통한 공기의 팽창 및 압축으로 인해 칩의 불량이 야기될 수 있기 때문이다. 금속으로 완전히 채워지게 되면 저항이 최고로 낮아지며 열 전도 접촉이 최대가 된다. 또한, 금속으로 완전히 충전된 보다 큰 직경의 비아가 사용되는 경우, 이 금속은 웨 이퍼를 통한 열 전도에 기여할 수 있다.
도 98에 도시된 바와 같이, 비아는 전기 도금 공정을 사용하여 시드 층을 도금함으로써 충전된다. 임의로, 도금 공정이 완료되고 공극이 도금 재료의 내부 중앙에 남아 있는 경우, 공극은 산화물, 추가의 금속, 땜납, 또는 용례에 적당한 기타 다른 물질과 같은 필러 물질로 충전될 수 있다.
유리하게는, 비아가 마더 웨이퍼용의 강성 재료와 동일한 재료 또는 도터 웨이퍼용의 연성 재료와 동일한 재료로 충전된 경우, 적층과 관련하여 장점이 있을 수 있다. 선택적으로, 비아는 비아가 부착되는 칩 상의 짝을 이루는 콘택이 그 위에 강성의 물질을 구비하는 경우 연성 재료와 동일한 재료로 충전될 수 있다.
도 98b에 도시된 바와 같이, 비이가 패드와 정렬되는 경우, 비아를 도체로 충전함으로써 본질적으로 비아가 패드와 접촉할 수 있도록 되는 것에 유의하여야 한다.
특정 웨이퍼가 다른 웨이퍼에 연결되는 경우, 대부분의 구현예에서 예상되는 바와 같이, 배리어의 구성 및 도터 웨이퍼의 비아 충전 재료는 배리어와 마더 웨이퍼용의 강성 재료와 동일한 가이드라인을 따르도록 되어, 도터 칩이 마더 웨이퍼에 결합되는 경우, 도터 웨이퍼는 마더 웨이퍼와 동일한 방식으로 작용한다는 사실이 중요하다.
다시 공정 흐름도로 돌아가면, 이전 단계에서의 도금의 결과, 다량의 도체가 웨이퍼의 상측에 증착된 다음 제거되어야 한다. 이러한 단계는 래핑(lapping), 연마, 또는 화학-기계적 공정(CMP)을 통해 달성될 수 있다. 이 박판화는 제1 단계에 서 증착된 두꺼운 유전체까지 수행된다. 제1 단계에서와 같이 코팅된 유전체에 사용되고 있는 실제 두께는 이러한 래핑 단계에 오차 여유를 부여하도록 선정된다. 비아를 충전하는 도체가 전기 도금에 의해 증착되지 않은 경우에는 상기 단계가 불필요할 수 있다. 도시된 바와 같이, 화학- 기계적 공정(CMP)은 그 후, 표면 유전체 층까지 및 표면 유전체 층을 약간 침범하는 정도까지 초과 도금 재료와 하부의 시드 층을 제거하도록 사용된다(도 99).
다음, 포토레지스트의 코팅에 의한 웨이퍼의 상측으로부터 웨이퍼의 IC 패드 콘택(8804, 8806)으로의 접근을 돕도록 포토리소그라피 에칭 공정이 다시 사용된 다음(도 100), 노출 유전체(10002)를 에칭한다(도 101). 패드로부터 비아 자체로의 콘택만이 필요한 경우(도 101b), 그리고 동일 패드와 특정 패드용의 마더 칩 사이에 콘택이 필요하지 않은 경우, 그 특정 패드는 이 단계에 앞설 수 있다(즉, 패드가 포토레지스트에 의해 덮인 채로 남아 있을 수 있다). 변형예에 있어서, 시드 층이 증착(그리고 기능적으로 시드 층의 일부를 이룸)됨과 동시에 또는 비아의 도금 또는 충전 동안 IC 콘택으로의 접속부가 형성되도록 포토리소그라피 공정이 수행될 수 있다. 이러한 변형예에 있어서는 포토리소그라피 단계가 불필요할 수 있다.
그 후, 포토레지스트가 벗겨 내어지고 웨이퍼가 세정되어, 도터 웨이퍼 내부에 완전히 형성된 포스트가 남게 된다(도 102).
이 시점에, 다른 칩, 다이, 또는 웨이퍼와 같은 다른 요소와의 결합을 위해 웨이퍼가 추가로 준비되는 것으로 추정된다(즉, 이 어프로치는 칩과 칩 사이의, 칩 과 다이 사이의, 칩과 웨이퍼 사이의, 다이와 다이 사이의, 다이와 칩 사이의, 다이와 웨이퍼 사이의, 그리고 웨이퍼와 웨이퍼 사이의 결합을 위한 모든 사전 변형에 동일하게 적용된다). 이러한 추가의 처리 공정이 도 103 내지 도 125에 병행 방식으로 간략히 도시되어 있다. 이 처리 공정은 도 102에 도시된 바와 같은 도터 웨이퍼로부터 시작된다. 또한, 이해를 돕기 위해, "마더 타입" 콘택 요소로서 소용되는 웨이퍼 상에서 수행되는 공정 또한 도시되어 있다.
이러한 공정은 다음과 같이 이루어진다. 우선, IC 접촉 패드 위를 제외한 마더 웨이퍼에 유전체 층이 코팅된다(도 103b). 도터 웨이퍼 상에는 이미 이 유전체 층이 마련되어 있다(도 102a, 도 102b).
다음, 배리어 층이 도터 웨이퍼 상에 증착되며(도 104a), 이 중 일부는, 리루팅된 콘택의 경우, 궁극적으로는 원래 IC 콘택과 사전 성형된 포스트 사이의 전기 접속부가 된다. 배리어 층을 사용하는 것이 유리한데, 그 이유는 배리어 층이 연성 물질이 이후 IC 패드 또는 강성의 또는 절연기 금속과 상호 작용하는 것을 방지하기 때문이다.
도시된 바와 같이, 배리어 물질, 예를 들어, Ni/Au, Ti/Pd/Au 또는 Ti/Pt/Au 등이 스퍼터링을 통해 도터 웨이퍼 상에 증착된다. 또한, 이러한 배리어는 일반적으로 범프 금속(UBM)으로서 사용될 수 있으며 또는 시드 층의 제거를 필요로 하지 않는 리루팅 시에 사용된다. 이 층은 통상 스퍼터링 및/또는 증발 공정 또는 상부 층 형성을 위한 전기 도금 공정과 임의로 조합되는 전기 도금을 사용하여 형성된다.
또한, 도시된 바와 같이, 시드 층이 예를 들어, 전기 도금 또는 증착 기술을 사용하여 마더 웨이퍼 상에 증착된다(도 104b). 도시된 바와 같이, 마더 웨이퍼는 TiW+Cu 가 코팅되어 형성되며, 마더 웨이퍼 상에 강성의 콘택을 전기 도금 하기 위한 UBM 및 시드 층으로서 사용된다. 상측에 구리를 사용할 경우에는 구리 전기 도금 및 후속하는 강성의 포스트 형성 공정이 보다 용이하게 이루어질 수 있게 된다. 마더 웨이퍼 상의 UBM 은, 일부 구현예에 있어서는, 강성 부재의 전기 도금을 위한 시드 층 및 리라우트의 이중 목적으로 사용될 수 있으며, 또는 웨이퍼 사이의 RF 차단막으로서 작용할 수 있다(이를 위한 패터닝은 증착 동안이 아닌 에칭 단계에서 이루어지긴 하지만).
임의로 및 선택적으로는, 배리어와 시드 층이 동일한 성분으로 이루어질 수 있다. 이 경우에는, 단일 물질이 양 층으로 기능할 수 있다.
도 104에 도시된 바와 같이, 배리어는 전체 웨이퍼에 걸쳐 형성된다. 이에 따라 후속 전기 도금 단계가 수행될 수 있게 된다. 이러한 전기 도금 완료 후에는, 그러나, 각종 콘택이 함께 전기 단락 상태로 남아 있지 않도록 콘택이 존재하지 않는 영역에서는 시드 층 및 배리어가 제거되어야 한다(본 경우에 꼭 들어맞지는 않는 다른 이유로 특별히 바람직한 것이 아니라면 제거되어야 한다는 의미로서, 다시 말해, 배리어와 시드 층이 지점들 중의 전기적인 리루팅 물질로서 작용한다).
후속 물질이 전기 도금이 아닌 다른 공정, 예를 들어 스퍼터링이나 증발에 의해 형성될 수 있으며, 그 후 마더 웨이퍼 단계는 선택적으로는 패드 둘레의 포토 리소그라피를 이용한 패터닝 공정과, 배리어 금속 증착 공정, 후속 금속 증착 공정, 그리고 리프트오프 공정을 포함한다. 우선적으로 패드 둘레에 형성되거나 리라우트가 필요한 곳에 형성되는 금속과 배리어의 최종 결과는 동일하게 된다.
그 후, 원래 콘택을 덮고 있는 배리어 물질을 노출시키도록 도터 웨이퍼 상에 리소그라피 공정이 수행된다(도 105a). 또한, 본 경우에 도시된 바와 같이, 마더 웨이퍼가 언더컷을 이용하여 패터닝되어, 예를 들어, 뾰족한 피라미드형, 원추형 또는 버섯 형태의 임의의 패터닝된 콘택을 제공한다(도 105b). 선택적으로, 콘택의 유효 표면적을 증가시키거나 콘택이 궁극적으로 연결될 대응하는 연성 콘택보다 의미 있는 수준으로 보다 작은 단면을 갖는 콘택을 형성하도록 하기 위하여 마더 웨이퍼가 일부 다른 콘택 형태를 형성하도록 패터닝될 수 있다. 이와 같은 패터닝 과정을 통해, 코팅 압력이 보다 작은 면적에 걸쳐 분산되기 때문에 관통력이 향상될 수 있다.
이 단계(도 105a, 도 105b)에서는 후속 금속이 배치되는 영역이 획정된다. 후속 금속이 전기 도금이 아닌 수단에 의해 증착되면, 전술한 배리어 및 시드 층의 증착 이전에 본 단계가 수행된다. 여기서, 전기 도금이 사용되는 것으로 가정된다. 리라우트 층을 획정하기 위해 후속 전기 도금 및/또는 시드 층의 에칭(또는 전기 도금이 사용되지 않은 경우에는 후속 리프트오프 공정)을 허용하기 위해 리소그라피 패터닝이 이루어질 수 있음에 다시금 유의하여야 한다.
다음, 도터 웨이퍼가 적절한 금속을 노출 배리어의 상측에 증착함으로써 금속 도금된다(도 106). 특정 구현예에 따라, 이하의 후속 층 중 하나 이상이 도터 웨이퍼 상에 형성될 수 있다. 이러한 후속 층에는 웨이퍼의 비평면성을 다루기 위한 절연기 층(필요한 경우)과, 확산 또는 연성 층(변형되거나 콘택을 형성하게 되는 영역)과, 택 위상 동안 접착 작업을 보조하기 위한 캡 또는 접착 층(필요한 경우), 및/또는 접착/확산 층이 산화되는 것을 방지하기 위한 산화 배리어가 포함된다.
또한, 마더 웨이퍼 상에서는 리소그라피 공정에 의해 생성된 공극이 리소그라피 공정에 의해 노출된 시드 층을 도금(전기 또는 무전해 도금)함으로써 충전된다(도 106). 특정 구현예에 따라, 포스트 및 관통 접속부에 사용하기 위한 포스트 형성에 사용되는 강성 재료가 이 단계에서 추가될 수 있다.
도 107에는 마더 웨이퍼용의 완전히 도금된 피라미드형 콘택의 일 예가 상당히 상세히 도시되어 있다.
도 108에는 도 107에 도시된 바와 유사한 프로파일을 갖는 마더 웨이퍼 콘택의 변형예의 일부가 확대 도시되어 있다. 이러한 임의의 변형예에 의하면(프로파일형 및 비프로파일형 콘택에 응용 가능한 변형예), 강성의 포스트 용의 금속을 도금(금속 도금)하기 전에, 반도체 패드(10802)의 약간의 금속이 에칭되어, 패드(10802)의 가장자리에 언더컷 프로파일(10804)을 형성한다. 강성 물질(10902)이 구축되면(도 109), 강성 물질(10902) 중 일부가 언더컷(10804)을 채우도록 사용된다. 이러한 추가적인 충전재는 추가 처리 중에 또는 열 사이클링으로 인해 작업 시에 응력이 가해지는 동안 강성의 콘택 구조체를 지지하기 위한 앵커(anchor)로서 작용한다. 도시된 바와 같이, 강성 물질(10902)은 니켈(Ni)이다.
금속 도금 및/또는 도금의 완료 시에, 포토리스가 벗겨 내어져, 도터 웨이퍼 및 마더 웨이퍼 상에 구축된 콘택을 노출시킨다(도 110). 그러나, 마더 콘택용의 배리어가 전기 도금되는 경우, 본 단계는 금속 도금에 이어 포토레지스트를 벗겨 내기 전에 임의로 수행될 수 있음에 유의하여야 한다.
다음, 구축된 콘택 또는 포스트를 보호하면서 원하지 않는 배리어와 시드 물질을 도터 웨이퍼와 마더 웨이퍼로부터 각각 제거할 수 있도록 포토리소그라피 공정이 사용된다(도 111). 이 단계는 또한, 콘택을 획정 및/또는 리루팅하도록 사용될 수 있음에 유의하여야 한다. 더욱이, 다른 금속이 전기 도금되어 있지 않은 경우에는, 이들 단계의 순서가 약간 변경될 수 있는데, 그 이유는 후속 에칭에 대한 리프트오프 공정이 사용될 수도 있기 때문이다.
그러나, 본 예의 시드 및 배리어 물질은 전기 도금되어 있으므로, 에칭이 사용된다. 따라서, 원하지 않는 시드 및 배리어 물질이 에칭되어 제거된다(도 112). 다른 선택적인 임의의 변형예에 있어서는, 소량의, 다시 말해 콘택이 하나로 되어 야기되는 바람직하지 못한 단락 현상을 방지하기 위해 필요한 만큼 만의 배리어 및 시드 물질만이 에칭되어 제거됨으로써, 웨이퍼의 표면 대부분은 배리어 및 시드 물질로 덮인 채로 남겨지므로, 특히, 남아 있는 배리어/차단막이 접지면에 부착되어 있는 경우에는, 적층된 칩 사이의 노이즈 또는 바람직하지 못한 신호 결합을 방지하기 위한 EMI 차단막으로서 사용될 수 있다.
그 후, 포토리스가 벗겨 내어져 제거된다(도 113).
이 시점에, 도터 웨이퍼는 다른 웨이퍼와의 포스트 및 관통 끼움 접속부의 형성에 사용하기에 적당한 기능적인 강성 포스트를 포함하고 있다.
그러나, 본 명세서의 서술 내용으로부터 증명되는 바와 같이, 마더 웨이퍼의 처리 시에, 콘택으로 연성(도터 웨이퍼 포스트 상의 물질에 비해)의 물질을 전기 도금하는 처리가 계속적으로 이루어진다(도 114b). 한가지 유의할 사항은, 이와 같은 단계가 무전해 도금 단계로서 도시되어 있긴 하지만, 이러한 어프로치의 변형예로서 전기 도금 단계가 사용될 수도 있다는 점이다. 이러한 변형예에서는, 공정의 전술한 바와 같은 부분이 금속 도금 단계의 일부로서 발생하거나, 선택적으로는 금속 도금 단계에 사용되는 포토리스를 벗겨 내는 단계와 전술한 바와 같은 보호 포토리스의 코팅 사이에 전기 도금 작업으로서 이루어질 수 있다. 그러나, 어느 경우에나, 배리어의 증착이 중요한데, 그 이유는 배리어가 연성 및 강성 물질의 상호 혼합을 방지하고, 도터 웨이퍼 상의 IC 패드와 강성 물질 사이의 연성 물질을 구속하기 때문이다.
이 시점에, 마더 웨이퍼는 다른 웨이퍼와의 포스트 및 관통 끼움 접속부를 형성하기 위해 사용되는 기능적인 연성 포스트를 구비한다.
그러나, 본 예에서는, 웨이퍼에 포스트가 형성된 후, 도터 웨이퍼의 상측에 제3 칩이 적층되도록 예정되어 있었다. 따라서, 도터 웨이퍼의 추가 처리가 필요하며 이에 대해서는 이하에 후술되는 바와 같다.
우선, 도터 웨이퍼의 제1 측면(즉, 소자 및 콘택 지탱 측면)이 적절한 제거 가능한 보호 물질이 코팅되어 보호 처리됨으로써, 후속 박판화 처리 동안 오염으로부터 도터 웨이퍼가 보호된다(도 115a). 이러한 커버는 간단한 포토레지스트 또는 유전체로만 이루어질 수 있으며, 또는 포토레지스트, 왁스, 폴리머, 에폭시, 기타 접착제 등을 이용하여 도터 웨이퍼에 부착된 글래스 플레이트 또는 다른 반도체 웨이퍼("캐리어" 웨이퍼)와 같은 강성 부재로 이루어질 수 있다. 일부 변형예에 있어서는, 매우 두꺼운 층(예를 들어, 박판화 공정 후 도터 웨이퍼의 두께의 적어도 50%의 두께를 갖는 층)이 사용된다. 다른 변형예에서는 강성의 캐리어 웨이퍼가 사용될 수도 있다. 어느 경우에나, 매우 두꺼운 층을 통해 도터 웨이퍼의 추가적인 강도 보강이 이루어질 수 있으므로, 박판화 시에 파단 위험 없이 웨이퍼를 취급할 수 있게 된다.
다음, 도터 웨이퍼의 후면이 박판화 처리됨으로써, 후면이 비어 충전 물질(예를 들어, 사전 성형된 포스트)에 노출된다. 이러한 박판화는 통상, 비아의 깊이가 대략 75 미크론인 점을 감안할 때 도터 웨이퍼의 두께가 대략 75 미크론이 될 때까지 이루어진다. 비아가 더 깊게 연장하는 경우에는, 박판화 공정이 보다 짧게 이루어질 수도 있다. 특정 용례에 따라, 포스트가 웨이퍼의 후면 위까지 연장될 때까지 또는 일부 용례에서는 포스트가 후면과 동일한 높이로 될 때까지(도 116a) 박판화 공정이 수행된다. 그러나, 비아의 바닥이 뾰족한 경우, 그 뾰족한 부분이 피라미드형, 원추형 또는 버섯 형태인 것이 바람직하다면, 처리가 완료된 시점에서 박판화 공정은 바닥의 뾰족한 부분을 의미 있는 만큼의 양으로 제거하기에 충분한 정도까지는 수행되지 않는 것이 바람직하다.
이 경우에, 다른 포스트 및 관통 접속부가 소망되기 때문에, 포스트가 후면 위까지 연장하도록 후면에 대해 에칭 공정이 수행된다(도 117a). 이러한 에칭 단 계는 두 가지 목적으로 필요하다. 첫째, 에칭 공정은 비아 둘레의 기판 일부를 제거하여, 비아가 표면을 초과하여 연장할 수 있도록 한다(따라서, 비이가 마더 웨이퍼 상의 강성의 포스트와 정확히 동일한 방식으로 작용할 수 있도록 한다). 둘째, 에칭 공정은 콘택의 표면을 세정하여, 후속 공정에서 금속의 우수한 접착을 허용한다.
물론, 스루-접속부가 없는 도터 웨이퍼의 경우, 기타 높이를 고려하여 박판화 및 에칭 공정이 일반적으로는 불필요할 수도 있지만, 그럼에도 불구하고 이들 공정을 수행하는 것이 바람직하다.
전면 상에 매우 두꺼운 층이나 캐리어를 사용하는 변형예의 경우, 박판화가 실시될 경우 그 완성 두께가 통상 75 미크론을 상당히 초과할 가능성이 있다. 사실상, 이러한 변형예에 의하면, 박판화에 의해 대략 10 미크론까지 두께가 감소하게 된다. 더욱이, 캐리어 웨이퍼가 택 및 용해 공정 후에 제거되지 않은 경우에는, 웨이퍼의 두께가 대략 5 미크론까지 얇아질 수 있다.
유의할 사항은, 변형 구현예에 있어서, 박판화 단계가 마더 웨이퍼와 도터 웨이퍼 사이의 결합 처리 후 수행될 수 있다는 점이다. 이러한 변형예에서, 공정은 마더 콘택의 무전해 도금, 택, 용해, 도터 웨이퍼 박판화, 도터 웨이퍼의 후면을 콘택이 후면 위에 연장할 때까지 에칭, 후면 콘택으로의 배리어와 캡의 코팅의 순서로 이루어지며, 이 경우에 불필요하다면 전면 측 보호 처리 및 보호부의 제거 공정은 생략된다.
배리어 및 캡 또는 커버 층은 그 후, 포스트 상에 증착된다(도 118). 이 배 리어 층 및 커버는 비아 물질의 보호에 중요하다. 배리어 층(및 배리어 커버)은 배리어 물질 및 "참" 마더 웨이퍼의 강성 포스트의 상측에 증착된 배리어 커버와 정확히 동일한 기능을 수행한다. 이 새로운 포스트 상의 배리어 물질과 후속하는 제2 도터 웨이퍼(즉, "도터 웨이퍼 2") 사이에 연성 물질이 핀 고정될 수 있다. 도시된 바와 같이, 배리어와 캡은 무전해 도금 공정을 사용하여 증착된다. 본 예에서, 1 미크론 두께의 Ni 와 0.3 미크론 두께의 Au 가 사용된다. 무전해 도금을 사용함에 따른 장점은 웨이퍼의 후면 상에 포토리소그라피 단계를 필요로 하지 않아, 공정이 간단히 수행될 수 있도록 하는 한편 얇은 웨이퍼의 사용이 가능하도록 한다는 점이다. 이러한 장점은 보다 극단적인 한계치로 웨이퍼가 박판화 처리되는 경우 보다 진가를 발휘하며, 유전체 에칭 및 비아 생성 공정의 비아 에칭 및 비아 충전 단계 시에 비용 절감 효과가 있다. 또한, 사용 가능한 특정 재료에는 본 명세서에 참조되고 있는 바와 같은 배리어 재료 중 어느 하나가 포함된다.
또한, 이러한 배리어는 무전해 도금에 의해 증착되어야 하는 것은 아니다. 대신, 일부 변형예에 있어서는, 전술한 바와 유사한 방식으로 시드 층이 후면에 증착되어 도금되고 에칭되는 경우, 전기 도금이 사용될 수 있다. 다른 변형예에 있어서는, 패터닝 및 증발 또는 스퍼터링이나 기타 다른 유형의 증착 공정이 이들 배리어 층을 코팅하도록 사용될 수 있다. 얇은 웨이퍼 상에 추가적인 단계를 수행할 필요가 있는 경우, 이러한 변형예의 어프로치는 여러 가지 장점을 제공하는데, 예를 들어 증착된 금속의 공정 흐름에 있어서 리프트오프 공정을 통해 또는 전기 도금 공정 흐름에서의 시드 층의 에칭을 통해 웨이퍼의 후면에 리라우트 층, 차단막 또는 접지면을 획정할 수 있다. 이 후, 보호 층은 도터 웨이퍼의 전면으로부터 제거된다(도 119).
선택적으로, 도터 웨이퍼에 캐리어 웨이퍼를 부착하기 위한 보호 층 또는 접착제로서 형성된 소정 물질이 택 및 용해 공정의 온도를 견딜 수 있다면, 이 단계는 용해 공정이 완료된 이후로 연기될 수 있다. 이에 따라, 칩에 크랙을 유발하거나 손상을 야기함이 없이 택 공정 동안 개개의 다이를 취급할 수 있도록 하면서 도터 웨이퍼를 보다 얇게 박판화 처리할 수 있게 된다. 이러한 시나리오에 있어서는, 도터 칩의 회로도가 위쪽을 향하도록 되어(즉, 마더 칩의 반대쪽을 향함) 연성 재료가 마더 칩 상에 위치하게 된다. 물론, 마더/도터 관행은 단지 자유 재량에 의한 것으로, 그 반대가 맞을 수도 있으며, 소정의 웰 부착의 경우나 다른 변형예의 경우, 연성 재료가 비아 자체에 있을 수도 있으며 심지어 나중에 추가될 수도 있음에 유념하여야 한다.
다른 선택적인 변형예에 있어서, 예를 들어, 상측에 제3 칩을 적층하지만 칩이 하방이 아닌 상방을 향하고 있는 회로도와 결합될 수 있도록 하기 위하여 비아가 형성되지 않았다면, 또는 예를 들어, 광학 소자가 도터 웨이퍼 상에 존재하고 상측 캐리어 웨이퍼가 빌트-인 마이크로렌즈 또는 기타 비활성 요소를 구비할 수 있다면, 또는 도터 및 마더 웨이퍼가 RF 소자이고 두 개의 전자 회로도가 서로 바로 인접하지 않는 것이 바람직하다면, 이 단계는 완전히 생략될 수 있으며 보호 층이 영구적으로 남을 수도 있다. 또한, 통상 상측에 연성 물질을 갖도록 마더 칩을 구성할 필요가 있다.
이 시점에서, 마더 웨이퍼 및 도터 웨이퍼 상의 전술한 콘택은 하나로 짝을 이루도록 된다는 가정 하에, 개개의 칩을 연결할 수 있다. 이러한 연결 공정이 이하에 후술 된다.
우선, 도터 웨이퍼가 플리핑 처리되고, 마더 웨이퍼 및 도터 웨이퍼 상에 연결된 개개의 콘택이 서로에 대해 정렬된다(도 120). 이러한 정렬 단계는 마더 웨이퍼와 도터 웨이퍼를 정렬하도록 사용된다. 이러한 정렬은 패드의 크기를 중심으로 ± 허용 오차를 고려하여야 한다. 과장된 크기의 연성 콘택에 의해 이러한 정렬 허용 오차는 다소 크게 설정될 수 있다. 일반적으로, 정렬은 강성 콘택의 상측 전체가 일부 지점에서 연성 콘택과 부딪치는 방식으로 이루어진다. 예시로써, 연성 콘택이 그 일측의 폭이 15 평방 미크론이며, 강성의 콘택의 상측은 그 일측의 폭이 5 평방 미크론이라면, 완벽하게 중심을 맞추는 경우, 강성 콘택의 가장자리가 연성 콘택의 가장자리로부터 5 미크론 차이나게 되며, 정렬 정확도는 ± 5 미크론이다.
그 후, 콘택은 압력을 받아 하나로 되어, 포스트 및 관통 접속부를 형성한다(도 121).
적층에 대한 이러한 어프로치의 중요한 장점 중 하나는 강성 재료가 연성 재료 내로 관통하는 점이다. 이에 따라, 두 개의 콘택 사이의 표면적이 개개의 콘택 자체의 크기보다 크기 때문에 두 개의 웨이퍼 사이에 강력한 접합이 이루어질 수 있다. 더욱이, 이러한 접합은 두 개의 부품을 서로 잡아당겨 분리시키는데 필요한 오류가 포스트의 수평면의 얇은 층 분리 및 포스트의 수직면의 전단 오류를 필 요로 하기 때문에 보다 강하다. 유의할 것은, 후자가 보다 덜 있을 법한 오류 형태로서, 전체 오류의 위험은 단독으로 있을 때보다 더 가능성이 희박하다는 점이다.
실제로, 돌출량이 또한 중요하다. 통상적으로, 적어도 1/2 미크론의 돌출부가 바람직하다. 일부 구현예의 경우 돌출량이 적을 수도 있긴 하지만, 이와 같이 돌출 레벨이 낮은 경우에는 강도가 크게 떨어진다. 실제로, 총 높이가 8 미크론인 연성 물질의 경우 강성 물질은 통상 연성 물질 내로 2-3 미크론의 범위로 연장하는 것으로 결정되어 있다. 연성 물질이 10 미크론인 경우에는, 강성 물질은 연성 물질 내로 통상 5 미크론의 길이로 연장한다. 일반적인 "엄지 손가락의 법칙"에 따르면, 연성 콘택의 두께의 10% 이상으로 관통할 수 있지만, 연성 콘택을 관통하여 90% 이하로 관통할 수도 있다.
다른 중요한 장점은 콘택의 피치에 대해 도터 칩과 마더 칩의 상당 수준의 비평면성을 허용하는 포스트의 관통이다. 예를 들어, 폭이 12 미크론이고 피치가 20 미크론인 콘택의 경우, 연성 물질의 높이는 상당히 높을 수 있으며, 예를 들어 높이와 피치가 일치하는 수준까지 높이가 상승할 수 있다. 마찬가지로, 콘택으로부터 콘택으로의 평면성의 편차가 연성 물질의 두께만큼 클 수 있다. 예를 들어, 포스트의 높이가 5 미크론이고 연성 물질의 높이가 8 미크론인 경우 콘택과 콘택 사이의 평면성 차이는 8 미크론 정도로 높을 수 있다. 이 경우에, 포스트 중 일부는 연성 물질을 전체적으로 관통하며 나머지 일부는 덜 관통하게 된다.
다시 공정 흐름도로 돌아가면, 강성 콘택의 연성 콘택 내로의 관통에 이어 또는 이와 동시에, 택 및 용해 공정의 택 위상이 수행될 수 있다. 도 121에 도시된 바와 같이, 두 개의 공정은 동시에 발생한다. 공정의 택 위상 동안 두 개의 웨이퍼 사이의 전기 접속부가 형성된다. 유리하게는, 칩을 하나로 유지하기 위해 중간 에폭시 또는 기타 재료가 필요하지 않으며, 접속부 사이의 배리어로서 작용할 수 있다.
임의로, 예를 들어, 잠재적인 재처리가 공정의 일부로서 포함되어 있지 않다면, 택 위상 이전에, 두 개의 칩 사이에 언더필(underfill)이 삽입되어 두 개의 칩 사이의 공극을 채울 수 있으며 또한 이 언더필 재료는 택 또는 용해 공정에 사용되는 온도에 의해 악영항을 받지 않는다.
이 시점에서, 마더 웨이퍼와 도터 웨이퍼가 연결되어 시험될 수 있다(일 부 경우에 하나가 문제가 있다면 대체된다).
일단 두 개의 칩 사이의 영구적인 접속부가 필요한 것으로 결정되면, 택 및 용해 공정의 용해 위상이 수행되어(도 122), 접속 쌍(예를 들어, 결합된 유닛)(12202, 12204)이 형성된다. 용해 공정 동안, 마더 확산/캡, 도터 산화 캡, 그리고 도터 연성 물질은 모두 하나로 상호 확산되어, 전체 콘택의 최종 조성물을 형성한다.
임의로, 이전에 수행되지 않았다면, 용해 공정 이전에 칩 사이에 언더필이 삽입될 수 있다. 이는 온도가 무관하거나 용해 공정이 후속되는 것을 전제로 한다. 이러한 언더필을 사용함에 따른 장점은 언더필은 두 개의 칩 사이에 포획된 공기를 환원시켜 온도 사이클링으로 인한 칩 또는 연결부의 손상을 줄일 수 있다는 점이다(택 및 용해 공정이 밀폐형 시일을 형성하기 때문이다).
일단 마더 웨이퍼가 택 공정에 들어가게 되면(즉, 다이와 웨이퍼 사이의 공정에서는, 알려진 불량 마더 다이 위치에서는 공정이 이루어지지 않는 상태로 마더 웨이퍼 전체에 걸쳐 각각의 양호한 위치마다 정렬 및 택 공정이 반복되며, 웨이퍼와 웨이퍼 사이의 공정에 있어서는, 이들 두 개의 웨이퍼가 전체적으로 하나로 택 처리되며 임의의 시험이 수행된 경우에는 불량 칩의 위치가 미래의 제거 작업을 위해 기록된다), 전체 마더 웨이퍼에 대해 용해 공정이 이루어져, 모든 도터 칩이 영구적으로 부착된다. 이것은 택 위상보다 상당히 높은 온도에서 수행될 수 있다. 더욱이, 각각의 칩에 대해 동일한 시간이 걸리며, 한번에 한개씩 웨이퍼에 대해 공정이 이루어지므로, 공정을 통해 각각의 칩을 가로질러 상당히 균질한 접속부가 산출된다.
용해 위상의 온도는 통상, 포함된 특정 재료에 따라 예를 들어, 320℃ 내지 400℃ 이다.
유리하게는, 용해 공정으로부터 택 공정을 분리함으로써, 각각의 부분을 가열 또는 냉각시킴으로 인해 택 공정을 수행하기 위한 장비의 속도가 느려지는 것을 방지할 수 있다. 이와 같은 공정을 웨이퍼 레벨에서 제어된 방식으로 수행함으로써, 모든 콘택이 매우 유사한 최종 조성을 가질 수 있다.
택 위상, 용해 위상 또는 택 및 용해 위상 동안, 물질 표면에서의 산화물을 줄이거나 제거하기 위하여 그리고 각각의 단계에서 필요한 온도 또는 압력을 낮추기 위하여 불활성 또는 환원 환경이 사용될 수 있다. 통상 이러한 물질은 질소, 아르곤, 기타 불활성 가스 또는 포밍-가스나 포름산 또는 수소를 함유한 기타 다른 환경이나 기타 다른 환원 가스이다.
전술한 바와 같이, 제3 칩이 이 새로이 형성된 유닛에 연결되기 때문에 공정이 완료된 것은 아니다. 마더 칩과 도터 칩을 연결함으로써, 유닛이 다른 칩에 연결될 수 있다. 따라서, 도 123에 도시된 바와 같이, 제2 도터 웨이퍼가 유닛(12202, 12204) 상의 적절한 콘택과 접촉되어 정렬된다.
유리하게는, 이전의 처리 단계로 인해, 제1 도터 칩의 상측 상의 비아의 노출측이 원래 강성 콘택 상측과 동일한 조성을 갖는다. 따라서, 후속 "도터" 웨이퍼의 경우, (즉, 정렬, 관통, 택(임의적으로는 시험) 및 용해 공정을 거친) 두 개의 제1 웨이퍼와 동일한 방식으로 결합 공정이 이루어진다. 연성 물질이 개개의 배리어 층과 연성 물질 내로 관통하는 비아 상의 포스트 사이에 고정된다. 이러한 공정의 중요한 장점은 따라서, 비아와 기부 결합 공정이 동일한 물질 시스템과 동일한 공정 흐름으로 작동하도록 설정되어, 통상의 적층 칩 쌍을 초과하여 반복적인 적층을 촉진하는 점이다.
그 결과, 마더 웨이퍼에는 한 세트의 칩 및 다른 여러 세트의 칩(도터 웨이퍼 2) 등이 제공되어, 택, 용해, 택, 용해의 순서로 이루어진 어프로치 또는 일부 경우에는 택, 택, 택, 용해의 순서로 이루어진 어프로치를 사용하여, 필요한 경우 각각의 층과 동일한 방식으로 공정이 이루어질 수 있다.
따라서, 제2 도터 웨이퍼 상에서 제2 택 위상이 수행되어, 제2 도터 웨이퍼 유닛에 접합하며, 일단 완료되고 나면, 이 새로이 형성된 보다 큰 유닛이 추가로 임의로 시험 되고, 제2 도터 칩이 불량이라면, 이 불량 칩은 탈착되어 대체된다(도 124).
마지막으로, 제2 도터 웨이퍼와 유닛 사이의 영구적인 접속부가 필요한 경우, 택 및 용해 공정의 용해 위상이 다시 수행되어, 새로운, 보다 큰 결합 유닛(12502, 12504)이 형성된다.
이 단계 이후, 공정이 거듭 반복되어, 복수 개의 추가의 칩이 예를 들어, "도터 웨이퍼 2" 또는 웨이퍼(도시하지 않음) 상에 존재하는 다른 칩으로 합체될 수 있도록 된다. 각각의 택 공정 동안 전기 접속부가 형성되기 때문에, 각각의 칩은 그 바로 아래의 칩으로만 정렬되므로, 스루-접속을 시도하기 전에 모든 칩이 우선 적층 되어야 하는 다른 적층 기술에서와 같은 정렬 오차의 누적이 없다는 추가적인 장점이 달성된다.
더욱이, 필요한 범위까지, 각각의 연속 층에 후속하여 각각의 보다 큰 조합 유닛의 시험이 수행될 수 있다(또한 필요하다면, 재처리가 수행될 수 있다). 또한, 이는 뚜렷한 장점 및 매우 효과적인 비용 절감 및 수율 증가 효과를 제공하는데, 그 이유는 다이가 복수 개의 층으로 적층되어 있다면, 통상의 기술은 전기적인 시험이 이루어지기 전에 전체 구축 유닛이 완성되는 것을 필요로 할 것이기 때문이다. 따라서, 값비싼 유닛이 생성된 후에만 통상의 부분이 시험될 수 있으며, 불량 및 재처리가 가능하지 않다면, 전체적으로 값비싼 유닛을 폐처리하는 선택만이 남아 있을 뿐이다. 또한, 통상의 기술에 의하면, 예를 들어, 제1 열의 칩 상에서 오류가 있었다면, 부품의 구축 중 유닛의 손상 위험이 높고 또는 부품의 폐기 위험이 상당히 증가한다.
대조적으로, 본 명세서에 서술된 어프로치 중 하나를 사용하여, 멀티-스택 형상이 큰 위험 없이 생성될 수 있다. 또한, 특정 경우에 따라, 전술한 바와 같이, 정렬, 택, 용해, 정렬, 택, 용해의 순서로 필요한 만큼 여러 번 반복되는 어프로치가 수행될 수 있다. 택 공정이 충분히 높은 강도, 예를 들어 500개 이상의 콘택을 갖는 조건 하에서는, 필요한 만큼 여러 번 정렬, 택, 정렬, 택의 순서로 공정이 선택적으로 수행될 수 있으며, 모든 칩이 수직 방향으로 적층(그리고 옵션이 사용된 경우 양호하게 시험)된 후에만 용해가 수행된다. 이러한 제2 어프로치는 서로 다른 개수의 칩이 서로 다른 위치에 적층되는 경우에 사용되는 것이 보다 효과적일 수 있다.
이 시점에서, 포스트 및 관통 접속부와 택 및 용해 공정을 사용하여, 이전에 형성된 내부 유닛 접속부에 악영향을 주지 않고 제2 웨이퍼(및 후속 웨이퍼)를 유닛에 연결하는 후속 공정이 수행될 수 있음에 유의하는 것이 유익하다. 사실상, 택, 용해, 택 그리고 용해의 어프로치를 사용함으로써(부수적인 박판화 공정의 수행 여부에 따라), 연속적인 용해 단계는 실제로 이전 접속부의 저항을 낮추는 효과가 있다는 놀라운 사실을 발견하였다. 이것은 후속 용해가 이전에 형성된 접속부를 약화시키거나 저하시키는 경향이 있다고 알고 있는 일반적인 상식에 비추어 볼 때 중요한 사안이다(이것은 특히, 이하에 설명되는 바와 같은 "웰(well)" 접속부의 경우 진실인 것으로 밝혀져 있다).
도 126 내지 도 139에는 도 103의 리루팅될 도터 웨이퍼와 대응 마더 웨이퍼 로 시작되는 추가의 변형예가 과장 없이 생략된 형태로 도시되어 있다. 그러나, 본 예의 도터 웨이퍼는 도 77a 내지 도 104에 간략히 도시된 바와 같이 처리되지만, 이번에는 이전 예에서와 같이 상측에 제2 도터 웨이퍼가 적층될 때 이를 촉진할 수 있도록 포스트를 생성하는 과정이 포함된다.
본 공정은 도터 웨이퍼(도 126) 상의 리라우트용 면적을 포토리소그라피 공정을 통해 획정하는 방식으로, 도 104의 웨이퍼에서부터 시작된다. 그 후, 배리어 층이 코팅되어, 도터 웨이퍼 상의 콘택을 리루팅 하며, 시드 층이 마더 웨이퍼 상에 코팅된다(도 127). 이어서, 포토리스가 벗겨 내어져 제거되고(도 128), 원래 콘택 위의 모든 영역을 보호하도록 새로운 포토리소그라피 패터닝 공정이 사용된다(도 129). 다음, 콘택은 금속 도금 처리되는데(도 130), 여기서 도터 층은 Sn으로 이루어진 별도의 층과 금으로 이루어진 캡으로 도핑된 금-주석(Au/Sn) 합금을 포함하며, 마더 웨이퍼는 콘택이 구리로 도금된다. 반복하여, 포토리스가 벗겨 내어지고(도 131), 원하지 않는 시드 층이 에칭에 의해 제거된다(도 132). 마지막으로, Ni/Au 로 이루어진 캡이 무전해 도금을 통해 마더 웨이퍼 콘택에 코팅된다(도 133).
그 후, 웨이퍼는 서로에 대해 정렬된다(도 134). 이어서, 콘택이 하나가 되도록 처리되어 포스트 및 관통 접속부를 형성할 수 있으며, 택, 선택적인 시험 및 가능한 용해 공정이 수행되어 조합형의 결합된 유닛을 생성할 수 있다(이들 공정은 모두 앞서 설명 및 도시된 바 있으므로 중복 설명을 회피하기 위해 그 어느 것도 도시하지는 않기로 한다).
본 예에서는 또한, 도터 웨이퍼 상측 상에 제2 도터 웨이퍼가 추가되며, 이러한 추가 공정에 대해서는 이하에 후술 된다. 우선, 조합 유닛의 도터 웨이퍼의 후면이 박판화 처리되어, 이전에 형성된 후면 콘택을 노출시키도록 된다(도 135). 그 후, 기판이 에칭되어 기판 표면 위쪽으로 포스트가 돌출되도록 된다(도 136).
이것은 이른바 박판화가 포함된 다른 후속 결합 단계가 추가되는 반면, 특정 용례에 충분하다면, 공정이 여기에서 중단될 수도 있다. 이와 같이 할 경우의 장점은, 추가의 접촉을 위한 노동력을 필요로 하며 수율 손실 위험의 주요 원인이 되는 리소그라피 패터닝 공정 또는 물질 증착 공정을 추가할 필요가 없다는 점이다. 선택적으로, 다른 요소, 물질, 또는 기타 인자에 대한 접속 작업을 위한 시간 지연으로 인해 산화가 문제가 될 수 있는 경우에는, 캡이 추가될 수 있다(즉, 추가 공정이 요구된다).
도 137은 도 135 및 도 136에 도시된 단계 완료 후의 콘택의 일 예를 보여주는 사진이다. 도 137에는 포스트(13702)와, 배리어(13704), 그리고 기판(13706)이 명확하게 나타내어져 있다.
산화가 문제될 수 있는 것으로 추정되면, 포스트의 비상승 부분에 캡이 코팅되어(도 138), 후면 콘택 형성 공정이 완료된다.
제1 도터 웨이퍼에서와 같이, 다음 도터 웨이퍼는 두 개 사이의 포스트 및 관통 접속부가 택 공정 등과 함께 또는 택 공정이 후속되도록 형성될 수 이는 위치인 이러한 후면 콘택 위에 정렬된다(도 139).
일반적으로, 배리어로서 사용하기에 적당한 수많은 물질이 있다. 이러한 물 질에는, 이로만 제한되는 것은 아니지만, Ni, Cr, Ti/Pt, Ti/Pd/Pt, Ti/Pt/Au, Ti/Pd, Ti/Pd/Au, Ti/Pd/Pt/Au, TiW, Ta, TaN, Ti, TaW, 및 W가 포함된다.
시드 층에 적당한 물질은, 이로만 제한되는 것은 아니지만, Ni, Cu, Al, Au, W, Pd, 및 Pt가 포함된다.
변형예의 적당한 물질은, 이로만 제한되는 것은 아니지만, Ta/Cu, TaN/Cu, Ni/Au, Ni/Cu, Ti/Pd/Au, Ti/Pd/Cu, 크롬, 평평한 방식으로(예를 들어, 증발 또는 분사를 통해) 증착될 수 있는 전도성 에폭시, 또는 그 혼합물이 포함된다.
그러나, 개개의 칩 또는 쌍으로 이루어진 칩 상의 모든 배리어가 정확히 동일한 물질로 형성되어야 하는 것은 아님에 유의하여야 한다.
일반적으로, 배리어가 사용되는 경우, 물질은 다음의 특성을 갖추어야 한다.
i) 특정 패드 물질(통상 패드는 알루미늄, 구리 및 금으로 이루어진다)과 호환 가능하여야 한다.
ii) 웨이퍼에 작은(＜15㎛) IC 패드 및 큰(＞50㎛) IC 패드가 공존하는 경우, 웨이퍼의 이들 패드 상에 우수한 수율로 배치될 수 있도록 선택되어야 한다.
iii) 하부 범프 금속이 또한 강성 물질로서 사용되거나 절연기로서 작용하는 경우, 위의 조건을 만족시키면서 수 미크론(＞3㎛)으로 형성될 수 있어야 한다.
또한, 배리어 물질은 IC 패드의 상측 및 칩의 상측 커버 글래스/패시베이션 층 상의 증착 재료와 호환 가능한 것이 바람직하다.
배리어의 사용은 또한, 이하의 장점 중 하나 이상을 제공할 수 있다.
i) 높은 수율을 허용하는 한편, 결합용 콘택의 신뢰성을 증가시킬 수 있다.
ii) 패드 상측과 칩의 상측 커버 글래스/패시베이션 층에 증착되는 경우, 배리어 층은 이 후 다음과 같이 사용될 수 있다. 즉,
1) 신호 리라우트 물질로서
2) 두 개의 칩 사이의 전기 차단막으로서 칩 사이의 크로스토크(crosstalk)를 방지하기 위한 물질로서, 및/또는
3) 전기 도금에 의해 수행될 수 있는 후속 단계(예를 들어, 강성 포스트 형성 및 연성 물질의 코팅)용의 시드 층으로서 사용될 수 있다.
iii) 배리어가 산화를 방지 또는 지연시키기 위한 캡으로서 작용하기 때문에 도터 물질의 저장 수명이 증가 된다.
iv) 사전 패터닝 처리되어 리라우트 또는 차단막으로서 사용될 수 있다.
전술한 변형예의 물질은 일부 구현예에서 장점을 제공할 수 있는데 그 이유는 다음과 같다.
i) Ta 및 TaN의 배리어 성능이 TiW의 성능보다 우수한 것으로 믿어진다.
ii) 니켈계 공정은 UBM 및 후속 강성 물질이 하나가 되며 동일해질 수 있도록 하여, 공정을 단순화한다.
iii) 구리를 노출된 채로 남아 있지 않도록 하는 변형예의 경우 저장 수명이 보다 길이지도록 함으로써, 소정의 제조 공정과의 호환성이 향상된다.
iv) 후속 전기 도금 단계가 필요하지 않은 경우(예를 들어, 도터 웨이퍼 상의 강성 부재 또는 절연기 부재의 증착을 위해), 이들 재료 중 어느 하나는 패드 및 리라우트 또는 차단 영역 위에 정확히 패터닝될 수 있어, 후속 시드 층을 형성 하기 위한 단계 및 이들 영역을 획정하기 위한 에칭 단계가 필요하지 않도록 할 수 있다.
배리어 층의 사용과 관련하여, 다수의 변형예에서, 다음의 사항을 보장하는 것이 중요하다: 1) 상호 작용을 전제로 하는 적당한 금속이어야 하며, 2) 동일한 금속은 상호 작용 후 최종 조성물이 규준에 합치하는 방식으로 상호 작용하여야 하고, 3) 적층체에 사용된 다른 금속(예를 들어, 강성 및 절연기)이 상호 작용하여 금속의 오염을 야기하지 않아야 하며, 4) 배리어는 공정의 택 파트용 패키지 납땜 조건(예를 들어, 적절한 온도에서의 Pb/Sn 또는 약 240℃ 내지 약 270℃ 부근에서 통상적으로 작용하는 일부 납성분이 없는 땜납)과 통상 약 300℃ 내지 약 350℃ 사이가 될 수 있는 공정의 용해 파트용 온도에 이르는 또한 이 온도 이상의 온도에서의 복수 회의 고온 사이클을 허용하여야 한다. 배리어는 접합부의 보다 우수한 무결성을 위해 별도로 유지되어야 하는 금속이 혼합되는 것을 방지함으로써 부착 물질의 무결성을 유지한다.
이에 대해서는, 예시로써, 도 140을 참조하여 도시되어 있다. 도 140에는, 택 위상 직전의 도터 웨이퍼 콘택(14002)과 마더 웨이퍼 콘택(14004)이 도시되어 있다. 도시된 바와 같이, 도터 웨이퍼 콘택의 배리어 층(14006)은 Ti/Pd/Au 로 이루어지며, 마더 웨이퍼 콘택의 배리어 층(14008)은 Ni 로 이루어진다. 마더 웨이퍼 상의 "강성" 물질(14010)은 구리이며, 도터 웨이퍼 상의 연성 물질(14012)은 Au/Sn이다. 또한, 각각의 웨이퍼 상의 캡(14014, 14016)은 금으로 형성되며, 초기 콘택의 두 개의 금속이 동일한 물질로 구성되므로 각각의 측면 상의 개개의 물질의 산화를 방지하는 한편 택 공정이 용이하게 이루어질 수 있도록 하는 이중의 목적으로 사용된다. 그러나, 실제로는 대부분의 변형예에 있어서, 도시의 간단 명료성을 위해 단지 상측에만 도시되어 있긴 하지만 캡(14014, 14016) 층은 통상 다른 물질을 완전히 둘러싸게 되는 것에 유의하여야 한다. 도 141에는, 융착 공정이 완료된 후의 동일한 콘택이 간략히 도시되어 있다. 최종 금속 조성물이 얻어진 후, 니켈과 Ti/Pd/Au가 배리어로서 작용하여 Au/Sn가 Ti/Pd/Au 상측의 패드 및 구리와 혼합되는 것을 방지하는 동안 두 개의 금으로 이루어진 캡 층이 Au/Sn 층과 혼합되어 Au/Sn 합금(14102)을 형성한다. 따라서, 용해 공정을 거친 Au/Sn(14102)가 이들 두 개의 배리어 층(14006, 14008)의 사이에 "포획"되어, Au/Sn의 조성물을 다수의 후속하는 고온 단계에 걸쳐 균일하면서도 일관되게 유지한다.
대조적으로, 예를 들어, 니켈 배리어 층(14008)이 없는 경우에는, Au/Sn(14102)이 매우 두꺼운 구리 층(14010)과 직접 접촉한다(실제 구현예에 있어서 구리 층의 두께는 Au/Sn의 두께의 60% 이상이 된다). 그 결과, 소정 온도 하에 Sn이 구리 내로 확산되며, 이렇게 해서 얻어진 합금은 그 특성이 크게 변경되기 시작한다. 예를 들어, 구리의 융해점은 1084℃ 가 된다. Sn이 초기에 구리 내로 확산됨에 따라, 강성 포스트의 상측은 융해점이 상당히 낮은 Sn 함량이 풍부한 혼합물이 된다(예를 들어, Sn이 97%이고 Cu가 3%인 혼합물의 경우 230℃ 정도의 융해점을 갖는다). Sn이 구리 내로 보다 더 확산됨에 따라, Au/Sn보다 낮은 융해점을 갖게 되며, 구리 포스트는 택 및 용해 공정에서 강성 부재로 된다. 마찬가지로 중요한 것은, 구리(14010)가 Au/Sn(14102)으로부터 Sn을 걸러내어, 연성이 되도록 하는 온도를 높이는 점이다. 따라서, 점점 더 연성화 되는 강성 부재가 점점 더 경성화 되는 연성 부재 내로 관통하도록 된다. 이것은 접촉 강도와, 균일성에 영향을 미쳐, 궁극적으로는 사용 가능한 콘택 간격의 밀도에 영향을 미친다. 더욱이, 이러한 영향은 시간이 지남에 따라 누적된다. 융착 공정이 발생하는 시간의 길이에 따라, 콘택의 조성 및 성능이 크게 변할 수 있다. 콘택이 복수 회의 용해 사이클을 거쳤다면, 예를 들어, 칩이 수직 방향으로 복수 층으로 적층되었다면 이 경우에 해당된다. 적층체의 바닥 칩은 적층체의 나중에 용해된 칩과 비교하여 크게 다른 불일치 거동을 나타낸다. 이러한 배리어 금속을 사용함으로써, Au/Sn은 크게 제한되며, 따라서 복수 회의 용해 사이클을 통해 동일한 조성 및 특성을 유지할 수 있다. 이와 같이 배리어를 사용하는 경우에조차, 예를 들어, Au/Sn 및 Ni 과의 사이에 상호 확산이 발생할 수는 있지만, 그 확산율은 Cu만을 갖는 경우에 비해 크게 느려, 예를 들어 이상적인 수준의 다량의 칩, 예를 들어 100개 이하의 칩이 적층된 경우에는 무시할 수 있는 정도임에 유의하여야 한다. 따라서, 특정 구현예의 경우 어떠한 물질이 사용되든지 간에, 배리어는 통상 악영향을 미치는 상호 확산을 방지하거나 최소화하도록 최종 접속 합금의 일 구성요소가 되어야 한다.
일반적인 포스트 및 관통 어프로치에 있어서, 두 개의 짝을 이루는 콘택이 상당히 평평한 것으로 도시되어 있긴 하지만, 이것이 모든 용례에 필요한 바람직한 구성이거나 필수 요건인 것은 아니다. 두 개의 지점 사이의 전기 접속 품질(또는 결함)이 접속부의 저항에 직접적인 영향을 미치며, 불량 접속부는 수율을 낮추므로, 불량 접속부를 최소화하는 것이 바람직하다. 유리하게는, 포스트 및 관통 어 프로치가 생성되는 높은 저항의 접속부의 위험을 감소시키도록 즉각적으로 개작될 수 있도록 함으로써(콘택의 "풋프린트"를 증가시키지 않고), 수율을 증가시킬 수 있다. 이러한 어프로치에는, 관통 콘택 또는 연성 콘택 상에 패턴 또는 프로파일을 생성하여, 관통 효율을 향상시키는 한편 콘택 표면적을 증가시키는 것이 포함되어 있다.
크기가 상대적이 되도록 하여 강성 콘택보다 연성 콘택을 크게 형성하는 경우, 그 연성 콘택이 IC 접촉 패드 위에 직접 위치하고 있다면, 연성 콘택은 거의 자동적으로 프로파일링 될 수 있다. 콘택이 그 위에 형성되는 IC 콘택 패드용 개구보다 큰 영역의 연성 콘택용 금속을 패터닝함으로써, IC 패드 상의 커버 글래스와 IC 패드 자체 사이의 상대적인 높이 차로 인해 콘택의 중앙 부근에 자연적인 함몰부가 형성된다. 도 142에는 이러한 프로파일형 연성 콘택(14202)이 도시되어 있다. 도시된 바와 같이, 연성 콘택(14202)은 IC 콘택 패드(I4204)보다 폭이 넓게 형성되어 있다. 그 결과, 접촉 패드(14204)에 대한 글래스(14206)의 상승에 의해 자연적으로 연성 콘택(14202)에 함몰부(14208)가 형성된다. 유리하게는, 이러한 자연적인 함몰부(14208)에 의해 연성 콘택(14202)이 강성의 콘택(14210)을 수용하기에 보다 적합해지며 심지어 강성의 콘택(14210)이 함몰부의 크기에 상당히 근접한 경우 각기 자연적인 형상 덕택에 정렬을 돕게 된다.
강성의 콘택을 프로파일링하게 되면 초기 콘택 면적이 감소되어, 관통을 향상시키는 단위 콘택 면적 당 인가되는 힘을 효과적으로 증가시킬 수 있는 반면, 깊이 방향의 프로파일의 벽에 의해 제공되는 표면적 증가에 의해 전기적이면서 기계 적인 콘택의 충분한 면적이 달성될 수 있게 된다.
예시를 목적으로 도 143a 내지 143h 및 143w에는, 무수히 많은 가능한 마더 콘택 프로파일 중 일부 대표적인, 비제한적인 예가 도시되어 있다. 이들 도면에는 원형, 육각형, 사각형 단면의 콘택 패드가 선A-A을 따라 취한 단면도 및 상면도로 도시되어 있다. 또한, 도 143i 내지 143p에는 복잡한 형상의 콘택 패드가 도시되어 있는데, 예를 들어, 기부는 피라미드형이고 상측은 입방체형인, 반전 절두 원추형(도 143k 및 도 143l)과, 반전 절두 피라미드형 기부 섹션만을 갖는 형태(도 143m 및 도 143n), 또는 포스트-인-웰 형태(도 143o 및 도 143p)가 도시되어 있다. 그 외 다른 형상의 예가 도 143q 내지 도 143v에 측면도로만 도시되어 있다. 또는 전술한 2개 내지 3개의 도체 변형예와 사용하기 위한, 링 형상으로 형성되거나 피라미드 형태의 "타이어" 적층체로 이루어진, 또는 기타 다른 3차원 형상의 콘택 패드에 대해 또는 기타 다른 간단하거나 복잡한 조합 형상 및 입체 기하학적 섹션에 대해서도 유사한 어프로치가 사용될 수 있음이 이해될 것이다.
다른 변형예에서는, 콘택의 기부에 도 143v에 도시된 바와 같은 "윙(wing)"이 사용될 수 있다. 여기서, 윙은 콘택에 측방 면적을 간단한 방식으로 증대시킴으로써 콘택의 표면적을 증가시킬 수 있다.
또한, 비대칭 또는 세장형의 콘택(즉, 도 143x에 도시된 바와 같이 특정 방향에서의 변형을 흡수하기 위하여 상이한 방향으로 서로 다른 폭을 갖는 콘택)을 사용하는 것이 바람직할 수도 있다. 선택적으로 또는 추가적으로, 일단의 이러한 비대칭 또는 세장형의 콘택이, 응력 제로 지점의 둘레에 대칭으로 배열되지만 도 143y에 도시된 바와 같이 여러 방향 중 어느 한 방향으로 방향 변형이 이루어질 수 있도록 함께 사용될 수 있다. 따라서, 도 143y의 형상에 관한 보다 복잡한 콘택의 버전이 도 143t에 도시되어 있다.
또한, 콘택의 프로파일에는 도 143j, 도 143l, 도 143n, 도 143q, 도 143r, 도 143s, 그리고 도 143u에 도시된 바와 같은 언더컷이 포함될 수 있다. 이러한 언더컷은 콘택의 강도를 증대시키는 역할을 하는데, 그 이유는 연성 재료가 "포획(grab)"될 수 있도록 하는 면적을 제공하기 때문이다. 마찬가지로, 포스트가 불완전한 접속부가 마련되는 경우에조차 콘택의 충분한 면적을 보장할 수 있도록 보다 넓은 대향 표면적 또는 전체 표면적을 구비하도록 패터닝될 수 있다. 또한, 도 143t에 도시된 바와 같이, 주어진 콘택 자체가 복수 개의 콘택으로 구성될 수 있으며, 이 경우 개개의 부분은 전기적으로 독립적인 상태에 있다. 선택적으로, 일부 또는 전부가 서로 전기적으로 접속될 수 있다. 이러한 변형예는 보다 유사한 전단 강도를 위한 보다 넓은 표면적 및 여분 효과를 제공하여, 하나 이상의 서브-콘택이 오정렬되는 경우, 전체 접속부가 계속 형성될 수 있도록 하는 한편 필요한 전류를 전달하기에 충분한 콘택 면적을 구비하도록 한다.
또한, 한가지 유의하여야 할 사항은, 콘택 패드의 특정 형상 또는 사용된 프로파일링의 형상이나 구성은 서로 무관하다는 점이다. 중요한 태양으로서, 특정 용례에 적합한 형상을 접합부에 제공하면서 유효 콘택 표면적을 증가시키도록 일부 프로파일이 사용되고 있다. 특정 콘택 또는 프로파일이 사용되지 않 은 경우, 콘택의 총 전류 요건이 콘택의 최소 허용량에 의해 처리될 수 있다는 공학적인 요구 를 조건으로 하며, 특정 프로파일이 사용되는 경우에는, 프로파일링이 사용되지 않은 경우 불량 접속부가 초래될 수 있다는 가능성에 대한 소망하는 목적을 달성하기에 충분한 수준으로 표면적을 증가시킬 수 있다. 더욱이, 강성/마더 콘택과 결부하여 논의되고는 있지만, 상사형으로 프로파일링 되는 연성/도터 콘택이 사용될 수 있다. 그런, 이 경우에는, 콘택의 구성이 가장 통상적인 형태로 마더 웨이퍼 상의 강성의 웰 구성을 포함하게 된다.
도 144는 변형예의 프로파일링된 연성 콘택의 사진으로서, 이 콘택은 코너가 라운딩 처리되고 상측이 약간 오목하게 들어간 피라미드 기부와 유사한 형상을 갖추고 있다.
도 145는 도 144의 연성 콘택을 관통하도록 구성된 프로파일링된 강성 콘택의 사진이다.
이하에는, 도 47의 칩과 유사한 한 쌍의 칩(14600, 14602)의 일부가 도시되어 있는 도 146a 및 도 146b를 참조하여 전술한 콘택에 대해 간략히 설명하기로 한다. 그러나, 후술하는 설명에서는, 도 47의 칩과는 달리, 일 칩(14602)은 도 41의 프로파일링 되지 않은 강성 콘택에 반대되는 프로파일링 된 강성 콘택(14604)을 구비하고 있다. 다른 하나의 칩(14600)은 도 47의 연성 콘택과 유사한 연성 콘택(14606)을 구비하고 있다. 두 개의 콘택(14604, 14606)이 하나로 합쳐지는 경우, 도 146b에 도시된 바와 같이, 포스트 및 관통 끼움이 형성된다. 그러나, 도 47의 콘택과는 달리, 프로파일링 된 콘택(14604)의 개개의 미니 포스트 각각이 연성 콘택(14606)을 관통하여, 동일한 크기의 압력을 사용하여 연성 콘택(14606)에 연결되는 동일한 "풋프린트"의 프로파일링 되지 않은 콘택에 유효한 것보다 큰 확산 접속부용 콘택 표면적을 제공한다. 더욱이, 프로파일링 된 콘택의 일부 구현예는 불완전한 접속부와 연관된 위험을 최소화하는 추가의 장점을 제공한다. 이 독립적인 태양에는 또한 도 146b에 도시되어 있다. 두 개의 콘택(14604, 14606) 사이의 접속부가 이상적인 상태에 못미친다는 사실에도 불구하고(즉, 강성 콘택(14604)의 골부(14610) 부근에 갭(14608)이 존재함), 강성 콘택(14604) 상의 프로파일 측면(14610)에 의해 제공되는 추가 콘택 면적은 접속부가 허용 가능함을 의미한다.
설명을 목적으로 다른 방식으로 진술되고 있는 바에 따르면, 강성의 콘택(14604)이 프로파일링 되지 않은 경우, 콘택 면적은 콘택의 총 전류 요건에 부합할 수 있는 최소 콘택 면적과 동일한 것으로 추정된다. 이 경우에, 콘택의 어느 부분이 우수한 접속부를 이루고 있지 않다면, 접속부는 허용할 수 없는 수준으로서, 사용 중에 조기 고장을 초래하거나 전혀 쓸모없을 수가 있다. 대조적으로, 본 예에서는 도 146의 강성 콘택이 프로파일링 되어 있다. 도 146a 및 도 146b에 도시된 바와 같이, 적어도 두 개의 인자에 의해 콘택 표면적을 증가시키는 프로파일(용이하게 달성 가능한 프로파일)을 가정하면, 전체 표면적 중 단지 절반만이 우수한 접속부를 생성할 경우, 이 접속부는 최소 총 전류 요건을 충족할 수 있다. 따라서, 도 146b에 확대 도시된 바와 같이, 콘택이 형성되지 않은 영역이 존재하긴 하지만, 이 영역은 우수한 접속부에 필요한 콘택 면적의 1/4 에 상당히 못 미치는 수준으로, 콘택은 허용 사용 기준을 만족하고 있다.
선택적으로는, 프로파일링 된 콘택이 단일 전체 접속부를 생성하기 위한 하나 이상의 보다 큰 연성 콘택과 결부하여 복수 개의 소형의 강성 콘택을 사용하여 생성될 수도 있다. 예를 들어, 콘택이 세 셋트의 콘택 쌍으로 이루어진 전기 접속부를 구비할 수 있으며, 이 경우 개개의 콘택 쌍은 복수 개의 강성 콘택과 하나의(또는 복수 개의) 연성 콘택으로 구성되어 있다.
프로파일링 개념과 연관된 다른 변형예에는, 특정 구현예에 따라 정렬을 보조하거나 개선시키고, 연성 물질을 구속하거나, 우수한 접속부의 형성에 조력하도록 구성되는 "웰"의 생성이 포함되어 있다. 이하의 도면에 도시되고 또한 이들 도면을 참조하여 설명되고 있는 바와 같이, 이러한 웰-첨부 변형예는 특정 구현예에 있어서는 추가적인 장점 및 이익을 제공한다.
도 147 내지 도 152에는 마더 웨이퍼 콘택과 도터 웨이퍼 콘택이 쌍을 이루고 있는 경우(도 147)의 웰 첨부 개념을 구현하기 위한 일 변형예의 공정이 도시되어 있다. 이 변형예에서, 도터 웨이퍼의 커버 글래스 개구는 형판으로서 사용되고 있으며, 예를 들어, 폴리이미드, SU8, 기타 에폭시, 글래스, 및/또는 유전체를 사용하여 영구적인 웰 내에 구축되고 있다(도 148a). 웰이 커버 글래스에 의해 경계가 획정된 전체 영역을 둘러싸고 있지는 않은 점을 제외하고는 유사한 어프로치가 마더 웨이퍼 상에도 사용된다. 연성 물질과 (임의의) 연성 커버 물질이 그 후 도터 웨이퍼의 웰 내로 삽입되는데, 이 경우 이 물질이 웰의 전체 깊이에 걸쳐 채워지지 않는지 주의한다(도 149a). 마찬가지로, 마더 웨이퍼의 패드 표면으로부터 강성 물질이 구축된다(도 149b). 마더 웨이퍼 상의 웰은 그 후 제거된다(도 150). 그런, 도터 웨이퍼 상의 웰은 제자리에 유지된다.
그 결과, 도터 웨이퍼의 웰은 이음 공정의 택 위상(도 151) 및 용해 위상(도 152) 동안 뿐만 아니라 관통 공정 동안 접합 물질(예를 들어, 커버와 연성 물질)을 구속한다. 또한, 웰은 깊이의 한계값을 설정할 수 있는데, 그 이유는 다른 어떠한 공정이 이루어지기 전에도 웰이 다른 웨이퍼 또는 웰 상의 표면에 영향을 주는 높이로 형성될 수 있기 때문이다.
유리하게, 이 어프로치를 통해 웰은 커버 또는 캡 물질 또는 연성 물질이 반액상화 또는 정확한 용융점 또는 적어도 통상 확산되기에 충분하도록 유연해지는 포인트에 이르는 물질로 이루어지는 것을 허용한다. 이것은 콘택이 서로 근접하여 배치되는 경우에 유용하며, 용융동안 발생되는 가요성은 표면적을 감소시키기 위한 노력으로 물질이 횡방향으로 팽창하도록 한다. 웰이 없는 콘택의 에지 사이의 간격이 연성 물질의 높이의 약 3배보다 작거나 같은 콘택에 대하여, 이러한 사용을 위한 사전 집적 계획은 바람직할 수 있다 (예를 들어, 연성 물질이 8 미크론 높이이고 콘택 에지 사이의 간격이 약 25 미크론보다 작거나 같으면, 이 어프로치는 고려되어야 한다).
또한, 용융 온도에 너무 근접하면, 어떤 물질은 확산이라기보다는 웨이퍼 표면을 젖게 할 수 있고, 표면을 따라 흘러 갈 수 있다. 해명되지 않은 연성 콘택의 경우, 이러한 액션은 인접한 콘택 사이를 단락시킬 수 있다. 유리하게, 웰이 이들 물질을 유지시킴으로써, 물질이 흐르는 것을 표면 장력에 의해 막을 수 있고 물질이 웰 내에 유지되어 인접하는 콘택을 단락시키는 것을 방지할 수 있다.
예를 들어, 결합된 콘택을 용융시킬 수 있는 포스트 결합 프로세스가 수행되면, 웰은 또한 임의의 구현예에서 중요할 수 있다. 예를 들어, 콘택이 제조될 강성-연성 콘택을 위한 적절한 온도에서 제조되면, 결합된 칩은 패키지에 솔더링될 필요가 있지만 솔더링 단계에 필요한 온도는 융해 단계의 완료시에 존재하는 것처럼 콘택의 용융 온도보다 높다. 그래서, 용융된 물질이 냉각시 웰에 의해 캡슐화되고 재부착되기 때문에, 콘택은 프로세스 동안 손상되지 않은 상태로 머물러 있다.
또한, 웰이 종래의 마스크 프린팅 또는 솔더링 기술보다는 오히려 반도체 리소그래피 기술을 이용하여 패터닝되기 때문에, 웰 어프로치는 다수의 조밀하게 배치된 접속부를 만드는데 적합한 웰이다.
다른 변형예에서, 상술한 웰 프로세스의 "리세스"가 사용될 수 있다. 이들 변형예에서는, 웰이 연성 물질로 채워지지 않도록 프로세스가 수행된다. 이들 변형은 도 153 내지 156에 도시된 4개의 클래스 중의 하나에 포함된다.
클래스 I(도 153): 이 클래스의 웰 접속부에서는, 도터 웨이퍼가 연성 물질을 포함하고 마더 웨이퍼는 (반도체 웨이퍼에서 에칭된 것처럼 보이는) 강성 웰을 갖는다. 이 웰의 벽에는 확산층 금속, 예를 들어, Au가 코팅되어 있다. 이 두개의 웨이퍼를 결합하기 위하여 도터 웨이퍼 상의 연성 물질은 연성 물질이 변형되도록 웰 내로 삽입되어 고정된다. 택(tack) 단계 동안 온도 및 압력의 부가는 연성 물질 및 확산층이 택 접속부를 형성하도록 한다. 융해 단계 동안, 도터 웨이퍼의 연성 및 마더 웨이퍼의 확산층은 상호 확산하여 금속 본드를 형성한다. 특정 구현 예에 의존하여, 택 단계 동안 두개의 웨이퍼 간의 고정이 강해지고 융해 단계 완료후에 보이드가 생성되지 않도록, 연성 물질은 웰보다 약간 크거나 적어도 더 큰 용적의 물질을 포함한다. 이 클래스는 마더/도터 규정을 위반한다.
클래스 II(도 154): 이 클래스는 웰 또는 연성 포스트가 두개의 웨이퍼간의 정렬을 자동으로 또는 용이하게 하기 위한 형상으로 형성되는 것을 제외하고 클래스 I와 유사하다. 이 클래스 또한 마더/도터 규정을 위반한다.
클래스 III(도 155): 이 클래스에서, 포스트는 강성 물질이고 웰은 연성 물질로 특정 두께로 코팅된다. 이것은, 연성 물질이 좀 더 두드러진 리세스된 프로파일 및 커버 글래스와 IC 패드 사이의 높이차로부터 자연스럽게 발생되는 단순한 만입부를 갖는 것을 제외하고 상술한 기본 프로파일링된 연성 콘택 어프로치와 같다. 포스트와 웰의 치수는 집적 후(즉, 택 및 용해 프로세스의 완료 후)에 보이드가 발생하지 않도록 선택하는 것이 바람직하다.
클래스 IV(도 156): 이 클래스에서는, (클래스 I 및 II와 마찬가지로, 포스트가 강성 물질로 이루어지지만 그 외부는 연성 물질의 층으로 코팅된다) 웰이 확산층으로 코팅된다. 이것은, 강성 물질의 물질비가 연성 물질의 물질비보다 작으면, 예를 들어, 강성 물질이 주물질로서 구리를 포함하지만 연성 물질이 주물질로서 금을 포함하는 경우, 도터 웨이퍼의 코스트가 감소할 수 있다는 것을 제외하고 클래스 I 및 II와 동일하다.
유리하게도, 상술한 어프로치에서, 웰이 예를 들어, 유전체를 사용하여 제조되거나 리세스될 수 있다 (즉, 반도체를 에칭함으로써 제조된다). 또한, 웰은 비 어 형성 프로세스의 부산물일 수 있다. 예를 들어, 웰은 완전히 채워지지 않은 비어의 일부일 수 있다. 도 157A 내지 157B는 각각 135 미크론 깊이로 연장하는 15 미크론 직경의 비어와 155 미크론 깊이로 연장하는 25 미크론 직경의 비어의 세트의 종단면 사진이다. 도 158은 바닥부로의 모든 통로가 채워지지 않은 유사한 비어의 사진이다. 결과적으로, 비어의 바닥이 노출될 때까지 웨이퍼의 후방측을 씨닝함으로써, 자연스러운 웰이 형성될 것이다. 이 웰은 그대로 클래스 I 웰에 사용될 수 있다. 다른 방법으로, 플레어(flare) 또는 테이퍼(taper)가 각각의 입구에서 에칭되어 클래스 II 웰을 얻을 수 있다.
도 159 내지 167은 클래스 II 타입 강성 웰 부착 어프로치의 또 다른 변형을 나타낸다. 강성 홀 웰의 이 버전은 충분히 형성된 웨이퍼 및 커버 글래스(15904) 를 통해 노출된 패드(15902) 중의 하나로 시작한다 (도 159). 먼저, 배리어층(16002)가 IC 패드(15902) 위에 증착된다 (도 160). 그 후, 포토레지스트 패터닝이 커버 글래스(15904)의 일부를 포함하는 IC 패드(15902) 주변 영역을 노출시킨다(도 161). 웰은 IC 상의 커버 글래스에 의해 형성된 리세스로 금속을 증착하는 프로세스에 의해 자동으로 형성된다. 이것은 패터닝을 다른 강성 웰 홀 프로세스의 일부보다도 쉽게 한다. 포토레지스트의 스트립은 충분히 형성된 강성 웰 후방에 남은 과도한 원하지 않는 금속을 제거한다(도 163).
다른 클래스 II 변형에서, 도 163의 웨이퍼에 대응물을 지지하는 웨이퍼(16402)가 앞에서 설명한 의미에서는 강성 "포스트"를 갖지 않지만, 적절한 부분에서 연성 물질의 캡(16406)으로 코팅된 절연기(16404)를 갖기 때문에 이 변형은 도터/마더 규칙을 위반한다 (도 164). 강성 형성의 홀은 양호한 피트(fit) 및 적절한 표면적을 갖는 절연기 상의 연성 부분의 관통을 허용한다 (도 164). 도 165에 도시된 바와 같이, 가열에 의해 연성 캡이 녹아 포스트에 부착된다. 도 166에 도시된 바와 같이, 택 단계 동안, 연성 캡은 액상 또는 반액상이 되고 도 165의 보이드를 채운다. 이것은 열적 사이클 동안 팽창 및 수축 등에 의해 보이드에 트랩된 가스가 콘택을 잠재적으로 신뢰할 수 없게 하기 때문에 바람직하다. 연성 캡이 택 단계 동안 또는 융해 단계 개시시에 보이드를 채우면, 융해 단계는 연성 캡이 강성 캡 및 최종 접속 융해 접속부를 형성하는 연성 물질로 확산시킨다.
또 다른 웰 부착 변형은 도 144O, 144P 또는 146의 프로파일링된 콘택을 사용하여 형성될 수 있다. 이 변형에서, 웰이 강성 물질의 패턴에 의해 형성되어 액상 물질이 통과하는 것을 방지할 수 있는 벽을 형성한다. 따라서, 높은 콘택 밀도에서 높은 수율을 허용하는 경우에, 적절히 설계된다면, 웰이 임의의 액상 물질을 포함하거나 연성 물질이 횡방향으로 팽창하는 것을 방지할 수 있기 때문에, 이 어프로치는 강성-연성 파라다임의 사용하거나 사용하지 않고 프로세스의 사용을 허용하고 매우 조밀한 접속부를 허용한다.
도 168 내지 170은 분리된 원격 컨택에 의해 칩들이 서로 부착된 웰 부착 어프로치의 또 다른 변형을 보여준다. 이 어프로치는 적어도 다음의 세 경우에서 유리하게 적용가능하다.
1) 물질이 접합하는 방식에 불리하게 영향을 줄 수 있기 때문에, 연성 물질상에 커버 물질을 배치하는 것이 바람직하지 않은 경우
2) 예컨대, 각각의 웨이퍼가 매우 평탄한 표면을 갖는 경우, 처리 속도를 향상시키기 위해 매우 낮은 온도(또는, 때로는 균일한 상온)에서 부착이 수행된 후, 반 데르 발스의 힘에 의해 칩들이 부착되거나 현수 원자 결합에 의해 산화물, 질화물 또는 다른 유전체들과 같은 절연체에 의한 접속을 가능하게 하는 공유 결합이 형성되는 경우(이는 부품의 온도 도달에 걸리는 대기 시간을 피하거나 줄이고, 온도 성능을 갖는 기계가 필요하지 않으므로 주요 장비의 비용을 잠재적으로 줄인다)
3) 상술한 바와 같이, 유출 또는 크리프가 생길 수 있어 실제 콘택의 잠재 밀도를 제한할 수 있으므로, 1차 콘택이 완전히 액상 변화하지 않고 후속 용해 공정을 위해 칩들을 자기 중심화시키기 위해, 부착 물질 리플로우(액상 변화)를 갖는 것이 바람직한 경우(이 경우 역시 부착을 수행하는데 저가 장비가 사용될 수 있다. 왜냐하면, 원격 부착 콘택이 간접적으로 그 수준의 정밀도를 제공할 수 있어 장비가 1차 콘택의 고피치에 반드시 필요한 정렬 정밀도를 갖지 않아도 되기 때문이다)
예로서, 원격 콘택(16802, 16804)는 상온에서 연한 인듐과 같은 물질로 이루어질 수 있으므로, 부품들을 함께 압착하는 압력만을 이용하여 부착될 수 있다. 대안적으로, 특정 물질이 크게 중요하지 않고 전체에 불리하게 영향을 미치지 않는다면(즉, 단락을 일으키는 등), 고온도가 아니여도 접착될 수 있는 일부의 다른 저온도 물질이 사용될 수 있다. 예컨대, 저온도 땜납(250 ℃ 미만) 사용될 수 있다. 만약 액상 상태라면, 표면 장력은 2개의 칩을 정렬시켜, 부착 공정이 낮은 정렬 정밀도를 갖는 저가의 장비, 예컨대, 종래의 픽 앤드 플레이스(pick and place) 기계로 수행될 수 있다. 또한, 원격 콘택은 매우 평탄한 경우 단순한 공유 결합이 칩을 정 렬하고 접속하도록 구성될 수 있다.
이 공정에서, 도 168 내지 170에 도시된 바와 같이, 분리된 콘택은 초기 부착 단계(택전 단계) 동안 장치를 접속하기 위해 사용된다. 도 171a 및 171b는 도 168 내지 170의 것들과 유사한 대안적인 원격 콘택 변형의 평면도를 보여준다. 이 분리된 콘택은 전기적 콘택로부터 완전히 떨어질 수 있어, 예컨대, 개별 칩 가장자리 또는 그 주변에 형성되거나(도 171a), 실제 전기적 콘택와 함께 배치될 수도 있다(도 168, 도 171b). 또한, 유리하게는, 여기에 기술된 원격 콘택은 1차 콘택 모든 변형과 양립가능하고, 클로스 피치로 이루어지지 않아도 되므로 1차 전기적 콘택보다 더 큰 높이 및 폭을 가질 수 있다. 바람직하게는, 1차 콘택이 부착 공정 동안 접촉하지 않을 정도로 충분히 높아야 한다(도 169). 이러한 부착 또는 접착 공정에서는 고강도이지 않아도 됨에 주목한다. 1차 콘택의 후속 용해 공정이 접합된 칩에 강도를 제공할 수 있다. 도 170은 용해 공정 후 도 169의 웨이퍼로서, 1차 콘택이 고강도 결합으로 영구히 결합된 결과를 보여준다.
일반적으로, 택 단계와 마찬가지로, 용해 단계는 이 변형의 부착 또는 접착 단계에 필요한 것보다 큰 온도 및/또는 압력에서 발생할 수 있다.
다시 말해, 택 및 용해 단계 동안 액상 또는 반액상으로 바뀔 수 있는 물질처럼, 부착 콘택의 압축은 부착 콘택을 측방향으로 늘릴 수도 있고/거나 물질의 가열은 물질을 액상으로 변하게 하고 늘릴 수 있어, 1차 콘택까지 펴진다면 잠재적으로 전기적 단락을 일으킬 수 있다. 따라서, 하나의 유리한 선택은 여기에 기술된 "웰" 기반 전기적 콘택을 형성하는 원리를 원격 콘택에 적용하는 것이다. 이와 마찬 가지로, 그것들은 압력 적용중 또는 택 또는 용해 공정중의 온도에서 1차 콘택을 오염시키거나 단락시키지 않고 액상이 되거나 측방향으로 신장될 수 있다.
유리하게는, 원격 콘택은 택 및 용해 단계에서 결합과 관계없이 또는 결합 전 실제 콘택을 함께 결합하기 전에 2개의 칩의 테스팅이 가능하도록 구성할 수도 있다. 특정 개별 칩의 결합이 동작적인지 테스팅하기 위해 원격 콘택의 위치가 칩간 통신이 가능한 특수 패드의 위치이도록 칩이 설계된 후, 한쪽 또는 양 칩이 비동작적(즉, 비기능적 또는 명세서 외의 기능적)이라면, 칩은 분리되고 새로운 칩이 부착된다.
또한, 적절한 설계를 통해, 이러한 택 전의 모조 혼성화 테스팅 어프로치는 결합이 웨이퍼 대 웨이퍼, 칩 대 웨이퍼 또는 칩 대 칩을 기반으로 발생하든지 설계에 포함될 수 있으므로 매우 유용하다. 따라서, 소정의 적용(즉, 웨이퍼 대 웨이퍼, 칩 대 웨이퍼 또는 칩 대 칩)에 사용될 결합 종류의 선택은 부분적으로 테스트할 기능의 요인이 될 수 있다. 예컨대, 테스팅이 웨이퍼 기반으로 가능하다면, 2개의 웨이퍼상의 모든 칩들이 비작동적 칩을 일단 자른 후 재처리를 위한 플래깅을 하여 웨이퍼 기반으로 평행하게 혼성화될 수 있다. 대안적으로, 이러한 어프로치는 개별 다이들이 하나 이상의 주물로부터 생기고 소정의 다이가 주지의 양호한 다이인지 혼성화 전에 아는 바람직한 방법이 없는 경우에 사용될 수 있다.
또 다른 대안적인 형태로서, 원격 물질은 초기 부착 단계 동안 1차 콘택이 접촉하지 않도록 1차 콘택보다 높은 한 1차 콘택와 같은 (예컨대, 강성 및 연성) 물질일 수 있다. 그 후, 용해 공정 동안, 원격 콘택은 1차 콘택보다 더 압축될 것 이다. 유리하게는, 원격 및 1차 콘택에 같은 물질을 사용함으로써, 공정이 단순화된다.
상기 기술로부터, 다축 관통 비어들, 웰 부착, 프로파일된 콘택 및 원격 부착 변형으로부터 개념을 세우고 결합하는 유도된 변형들이 유도될 수 있다.
제1 그룹의 변형들은 복합 콘택 형태(즉, 종래의 단일 사각 또는 단일 점 이외의 콘택 형태)를 포함한다. 그러한 예로서, 가장 단순한 경우로서, 단면이 사각(도 172a) 또는 원형(도 172b)인 동축 또는 3축의 관통 칩 접속과 유사한, 더 복합된 경우로서, 불규칙 개방 또는 폐쇄(도 172C) 기하학적 형태인 차폐된 콘택의 생성이 있다.
동축 또는 3축의 콘택의 경우, 내부 콘택은 외부 폐쇄 링이 지면으로서 역할 또는 지면에 접속되면서 신호 전달되도록 접속된다. 동축 비어(도 173)와 함께 사용되면, 콘택은 다른 칩까지 줄곧 확실하게 차폐된다. 게다가, 또는 대안적으로, 동축 콘택은 각 콘택 자체가 확실히 차단되도록 비어 자체(도 174)와는 별개로 사용될 수 있다. 이것은 칩간 콘택들이 동축 어프로치 없이 유효한 것보다 더 가깝게 함께 간격을 두고 배치되도록 한다. 또한, 각 콘택의 외부 콘택 링은 접속될 수 있고 함께 및/또는 웨이퍼 위에 전기적으로 절연된 금속에 접속되어 지면 및/또는 칩간 차폐(도 175)를 형성할 수 있다.
콘택의 외부 링을 지면으로 사용하면 신호가 진행하는 영역만이 차폐층내 매우 작은 개구를 통하기 때문에 칩간 차폐가 가능해진다. 외부 지면내에 다른 신호 쌍이 존재할 수 있는 3축 접속에서도 마찬가지이다. 따라서, 그러한 콘택들은 고속 또는 RF 신호를 전달하는 칩에 특히 적합하다.
제2 그룹의 변형들은, 접속 패드, 예컨대 I/O 패드, 또는 2개의 외부 장치 사이에 존재할 수 있는 외부 장치(예컨대, 광학 장치)를 보호하기 위해, 2개의 칩(또는 칩과 패키지 또는 보드 사이) 사이 밀폐 실을 형성하기 위한 콘택 어프로치를 이용하여 중점적으로 설명한다. 이러한 경우, 접속 패드 및/또는 광학 장치는 이전에 존재하거나 동시에 도입되었고 2개의 소자(예컨대, 2개의 칩 또는 1개의 칩과 패키지 또는 보드) 사이에 삽입된다. 링은 보호될 영역 외부의 2개의 소자상에 형성되고 연성/강성 또는 웰 부착 공정을 사용하여 결합되도록 구성되어, 2개의 소자가 함께 혼성화될 때, 그 안의 모든 것 주변에 밀폐의 금속 실을 형성한다. 이 밀폐성 패키지는 금속의 비다공성이 대부분의 환경조건에 견딜 수 있게 해주므로 대부분의 임의 환경에 견딜 수 있다.
이러한 어프로치의 일부 변형의 중요한 이점은, 연성 및 강성 접속(이에 반해, 액상이 되는 금속 땜납과 같은 다른 접속 어프로치들)을 이용하므로, 접속은 다양한 기하학적으로 밀폐된 형상을 취할 수 있다는 점이다. 이는 표면 장력을 통해 유효한 최저 표면 영역으로 재형성(예컨대, 정육면체는 구로 변하고 모서리는 둥글게 되는 등)되는 액상 물질에 뚜렷이 대조되고, 기술이 액상 물질을 예컨대 모세관 현상에 의해 칩의 미리 정해진 표면을 따라 운반되도록 이용되는 한편, 콘택에 관한 물질의 적당한 분배를 신뢰성있게 보장할 수 없고, 보이드 생성을 피하거나, 일부 물질이 소정 영역에서 고갈되거나 복합 형상이 포함될 때 콘택을 잠재적으로 단락시키는 것을 방지할 수 없다. 반면, 이러한 어프로치의 변형으로, 어프로 치는 형상과 관계없이 동일하므로 형상의 단순성 또는 복합성은 크게 관련이 없다 - 단, 형상을 사진석판술적(포토리소그래픽ally)으로 정의하고 적절한 금속을 증착하는 성능에 제한이 따를 뿐이다.
도 176 내지 도 179는 상술한 것의 2개의 간단한 예를 보여준다. 구체적으로, 도 176은 삽입된 장치(미도시)가 있는 영역(17602)을 갖고, 장치 영역(17602)의 주연부를 둘러싸는 강성(17604) 및 연성(17606) 콘택들을 접속하여 결합시 기술한 바와 같이 주연부 주위에 밀폐 실을 형성하도록 구성된 해당 칩 표면을 도시한다. 도 177은 결합 후 도 176의 동일 칩의 A-A에 따른 측단면도를 도시한다. 도 178은 강성(17802) 및 연성(17804) 콘택들이 더 복잡한 형상을 갖고, 실제적으로, 장치 영역(17806, 17808, 17810) 주위에 3개의 다른 밀폐된 챔버를 형성하는 보다 복잡한 배치를 도시한다. 도 179는 결합 후 도 178의 동일 칩의 A-A에 따른 측단면도를 도시한다.
이때, 비어 형성 변형들뿐만 아니라 강성/연성 콘택 변형들은 도 180 및 도 181a 및 181b의 표를 이용하여 표 형식으로 요약할 수 있다.
도 180은 강성/연성 콘택 패러다임을 이용하는 다른 변형들을 형성하기 위한 다른 어프로치들을 요약하는 표이다. 이 표는 그 공정에서의 단계를 나타내는 각각의 텍스트 포함 박스 및 필요한 동작이 없음을 나타내는 각각의 빈 박스(또는 그 부분)에 의해 원주식으로 아래쪽으로 판독한다.
유사하게, 도 181a, 181b 및 182는 기재된 것들을 포함하며 비어 변형들을 형성하기 위한 다른 어프로치들을 요약하는 표이다. 이 표들도 그 공정에서의 단계 를 나타내는 각각의 텍스트 포함 박스 및 필요한 동작이 없음을 나타내는 각각의 빈 박스(또는 그 부분)에 의해 원주식으로 아래쪽으로 판독한다. 도 181a의 하단은 도 181b의 상단에 접속된다.
상기 여러 예들은 도터 웨이퍼(도터 웨이퍼)상에 금속 증착 또는 도터 웨이퍼의 도금의 대안을 참조하여 상기 어프로치들을 기술하였다. 이해를 돕기 위해, 도 183 내지 192는 도터 웨이퍼상의 금속 증착을 포함하는 특정 예의 공정 플로우를 보다 자세히 보여준다. 그 후, 도 196 내지 205는 동일한 시작 웨이퍼로써 도터 웨이퍼의 도금의 공정 플로우를 보여준다.
공정은 도 183의 각각의 도터 웨이퍼 및 마더 웨이퍼(마더 웨이퍼)로써 시작한다. 포토리소그래피 패터닝이, 예컨대, Hoechst AZ4903 또는 Shipley STR1075(도 184)의 10 미크론 레지스트 대상을 이용하여 도터 웨이퍼상에 수행된다. 200 옹스트롬 Ti, 3000 옹스트롬 Pd 및 400 옹스트롬 Au의 배리어 및 리라우팅(rerouting) 층을 도터 웨이퍼위 및 1000 옹스트롬 TiW의 배리어층에 증착하고, 3000 옹스트롬 구리의 시드층을 마더 웨이퍼에 증착한다(도 185). 이어서, 두꺼운 유전체(7 미크론) 또는 포토레지스트를 마더 웨이퍼에 도포하여 10 미크론의 개구를 갖는 14 미크론 폭의 IC 패드를 형성한다(도 186). 이이서, 도터 웨이퍼를 IC 커버유리(통상 작은 것보다 큰 것이 보다 바람직함)상의 도터 콘택상에 Au/Sn 층을 약 6 내지 8 미크론의 높이로 증착하여 금속화한 후 400 옹스트롬 Au로 마무리한다(도 187). 마더 웨이퍼를 IC 커버 유리 위에 4.4 내지 5 미크론의 높이로 금속화한다(도 187). 그 후, 포토레지스트를 양 웨이퍼로부터 제거한다(도 188). 이이서, 포토리소그래 피 패터닝을 마더 웨이퍼에 실시하여 배리어 증착에 대비하여 15 내지 16 미크론 폭의 개구를 형성한다(도 189). 대안적으로, 자기정합적 시드 에칭을 언더컷이 범프에 영향을 미치지 않는데 필요한 넓이로 수행한다. 그 후, 3000 옹스트롬 Au로 마무리한 2 미크론 Ni로 이루어지는 배리어를 증착한다(도 190). 그 후, 포토레지스트를 제거한다(도 191). 마지막으로, 불필요한 시드층 을 에칭하여 제거한다(도 192). 이는 스프레이 에쳐를 이용하여 자기정합적 에칭으로서 수행하므로, Ni/Au가 Cu/Ti/W를 통한 에칭을 허용하기 때문에, 포토리소그래피가 불필요하다. 예컨대, 스프레이 에쳐를 이용할 수 없어서, 자기정합적 에칭이 수행될 수 없다면, 부가적인 포토리소그래피 패터닝 단계(도 193, 194, 195)가 에칭되지 않을 영역들을 보호하기 위해 필요할 수 있다. 그러나, 일부 에칭 어프로치에 있어서, 중요한 언더컷의 가능성이 있으므로, 그러한 리소그래피에 있어서, 보호 포토레지스트가 바람직하지 않은 언더컷을 방지하도록 충분히 넓어야 한다(도 193). 예컨대, 50 미크론 피치로 콘택을 갖는 에칭을 수행하고, 예방책으로서, IC 패드의 폭의 두 배, 이 경우 14 미크론 패드를 위한 27 미크론의 영역을 보호한다. 그러나, 자기정합적 에칭을 수행하기 위해 스프레이 에쳐를 이용하면, 약 1 미크론 미만의 언더컷 가능하여, 그러한 어프로치에 의해 매우 작은 영역을 보호할 수 있다. 그 후, 다이싱, 정합, 택 및 용해 공정을 둘을 결합할 수 있도록 수행한다.
반대로, 도금 케이스를 위한 이하의 공정 플로우가 도 196 내지 도 205에 도시된다. 다시, 공정을 도 183의 웨이퍼로 시작한다. 우선, 도터 웨이퍼 및 마더 웨이퍼는 각각 Ti0.1/W0.9의 배리어 및 리라우팅 (도터 웨이퍼) 및 3000 옹스트롬 Cu 의 시드 (마더 웨이퍼) 층을 갖는다(도 196). 이이서, 도 197에 도시하는 바와 같이, 도포될 배리어 영역을 제한하기 위해 포토리소그래피 패터닝을 도터 웨이퍼에 수행하고, 도 186에서와 같이, 두꺼운 유전체(7 미크론) 또는 포토레지스트를 마더 웨이퍼에 도포하여 10 미크론의 개구를 갖는 14 미크론 폭의 IC 패드를 형성한다. 그 후, 도터 웨이퍼에는 배리어층이 더해지고(도 198), 포토레지스트가 도터 웨이퍼로부터 제거되면, 불필요한 배리어 금속을 리프트오프한다(도 199). 이이서, 포토리소그래피를 예컨대, Hoechst AZ4903 or Shipley STR1075의 10 미크론 레지스트 대상을 이용하여 도터 웨이퍼에 수행한다(도 200). 이이서, 도터 및 마더 웨이퍼를 IC 커버유리상의 마더 웨이퍼상에 4.4 내지 5 미크론의 높이로, 도터 웨이퍼상에 6 내지 8 미크론의 높이로(도 187에서처럼) 도금에 의해 금속화한다(도 201). 또한, 예컨대, 400 옹스트롬 Au의 캡을 도금 복잡성에 따라 도포한다. 그 후, 포토레지스트를 제거한다(도 202). 이이서, 포토리소그래피 패터닝을 이용하여 마더 웨이퍼상에 배리어 추가를 위해 준비한다(도 203). 이이서, 배리어를 마더 웨이퍼상에 증착한다(도 204). 다시, 포토레지스트를 마더 웨이퍼로부터 제거한다(도 205). 그 후, 도 192에서처럼 자기정합적 에칭을 이용하여, 과잉 시드를 에칭하여 제거한다. 상기 증착예처럼, 스프레이 에쳐를 이용할 수 없다면, 보호 영역이 에칭 언더컷을 허용하도록 충분히 크게 하기 위해, 부가적인 포토리소그래픽 마스킹, 에칭 및 제거 단계를 필요로 한다.
이 때, 다이싱, 정합, 택 및 용해 공정을 둘을 결합하는데 요구되는 만큼 수행할 수 있다.
상기에 근거하여 특정 응용에 사용될 공정 방식의 선택에 도움을 주는 각 어프로치의 장점 및 단점을 주지하는 것이 유용하다.
도터 웨이퍼를 위한 증착 어프로치는 시드층이 없고 전기도금이 없다는 장점을 갖고, 이는 Au/Sn의 복합 정밀도를 자동적으로 갖는 하나의 마스크 공정이다. 그러나, 상기 어프로치 다음의 단점을 갖는다. 즉, 런투런 두께 제어가 어렵고, 증착 방향성을 벗어나면 금속 "날개"가 생길 수 있으며, Au 재생 프로그램이 필요할 수 있다.
도터 웨이퍼를 위한 도금 어프로치는 다음의 장점을 갖는다. 즉, 비용이 저렴하고, 재생이 불필요하며, 종래의 널리 이용가능한 도금 장비를 사용할 수 있으므로 메이저 장비 공급업체에 의해 지원받을 수 있다. 그러나, 필요한 복합 정밀도가 +1.5%/-2.5%이며, 부가적인 마스크 단계를 잠재적으로 요구한다는 단점이 있다.
마더 웨이퍼를 이용한 중요한 3개의 공정 변형이 있다.
1) 무전해 도금(도 206a(칩), 도 206b(6-8 미크론 Ni를 이용한 도금), 도 206c(3000 옹스트롬 Au를 이용한 캡)에 도시)
2) 구리를 이용한 얇은 레지스트 전기도금 공정(도 207a (제1 마스킹), 도 207b(4.5 미크론 Cu), 도 207c(3000 옹스트롬 Au의 캡으로 감싼 2 미크론 Ni), 도 207d(제2 마스킹), 도 207e(과잉시드 에칭제거)에 도시)
3) 구리를 이용한 두꺼운 레지스트 전기도금 공정(도 208a(제1 마스킹), 도 208b(구리 도금), 도 208c(제2 마스킹, 배리어 및 캡), 도 208d(제3 마스킹), 도 208e(과잉시드 에칭제거)에 도시)
각각의 부수적인 장점 및 단점은 다음과 같다. 무전해 어프로치의 장점은 분리된 배리어 증착 없음, 시드층 증착 없음, 시드 에칭 불필요, 및 무마스크 공정을 포함한다. 그러나, 니켈의 무전해 도금은 수율에 영향을 미칠 수 있는 두께 또는 결절(nodule) 형성에 관한 제어가 어려워서 고용량 웨이퍼 수율에 적합하지 않을 수 있다. 얇은 유전체 공정의 장점은 다음과 같다. 즉, 보다 얇은 Ni를 사용하여 공정이 더 제어가능하며, 구리는 IC 커버 유리에 더 낮은 응력을 가하며, 구리의 사용이 보다 주류이며, 구리의 전기도금이 보다 제어가능하다. 그러나, 버섯형상의 측벽으로의 Ni/Au 침투는 일관성이 없어, 잠재적으로 일부의 구리가 노출되며, 버섯형상은 택 공정에 적합하지 않고, 부가적인 공정 단계가 필요하다(i.e. 시드 증착, 시드 에칭 등).
두꺼운 유전체 증착 공정의 장점은, 보다 나은 콘택 또는 "범프" 형상, 배리어/캡에 의한 구리의 풀커버리지, 균일성 및 형상의 보다 나은 제어, 보다 낮은 Ni 결절 형성, 통상 용량에 있어 최고 수율 공정의 제공을 포함한다. 그러나, 이 어프로치는, 자기정합적 시드 에칭이 무효하다면, 잠재적으로 추가 마스크 단계를 필요로 하므로, 이 어프로치 스프레이 에쳐를 필요로 할 수 있다.
증착 및 도금 변형에 대한 설명과 관련하여, 공정을 보다 잘 이해하도록 일부의 모 및 도터 콘택에 대해 상세히 설명한다.
도 209는 배리어 증착 전 50 미크론 피치로 배치된 14 미크론 폭의 콘택 패드를 갖는 마더 웨이퍼 콘택의 예 및 일반적인 치수를 보여준다.
도 210은 배리어 및 캡 증착 후 도 209의 콘택을 보여준다.
도 211은 25 미크론 피치로 배치된 8 미크론 폭의 콘택 패드를 갖는 마더 웨이퍼 콘택의 일반적인 치수를 보여준다.
도 212는 증착에 의해 형성된 50 미크론 피치로 배치된 14 미크론 폭의 콘택 패드를 갖는 도터 웨이퍼 콘택의 예 및 일반적인 치수를 보여준다.
도 213은 증착에 의해 형성된 25 미크론 피치로 배치된 8 미크론 폭의 콘택 패드를 갖는 도터 웨이퍼 콘택의 예 및 일반적인 치수를 보여준다.
도 214는 자기정합적 시드 에칭이 수행되기 전에 50 미크론 피치로 배치된 14 미크론 폭의 콘택 패드를 갖는 도금된 마더 웨이퍼 콘택의 예 및 일반적인 치수를 보여준다.
도 215는 자기정합적 시드 에칭이 수행된 후 도 214의 콘택을 보여준다.
도 212 내지 도 215와 관련하여 제시된 Au/Sn의 범위는 보다 일반적인 범위의 대표예이다. 실제적으로, 약 Au0 .7SnO .3 내지 Au0 .9Sn0 . 1 의 범위 또는 적합 온도 조정(즉, Au 함유량 증가에 따른 온도 증가, 및 Sn 함유량 감소에 따른 온도 감소)이 이루어진다면, 보다 넓은 범위를 사용할 수 있다.
다양한 칩간 접속의 전기적 관점에 관한 다양한 관통 칩 접속 변형 및 응용을 기술했으므로, 불충전된 내부 트렌치 또는 보이드를 포함하는 구현예를 이용하는 부가적 대안적 임의의 변형 또는 칩 대 칩 신호 전달을 특별히 포함하지 않는 변형을 설명한다.
특히, 가장 깊은 보이드가 불충전된 상태라면, 대안적인 유리한 적층 변형을 생성할 수 있다. 주변 부품에서 보이드를 밀폐하지만 서로 개방되게 둠으로써, 그 보이드들은 예컨대 칩의 적층의 냉각을 돕도록 사용될 수 있다.
이 변형에서, 비어를 갖는 일련의 웨이퍼는 비어 주변의 물질이 결과적인 반도체 웨이퍼 내에 비어 측벽을 보호하도록 적층되고 웨이퍼가 부착될 때 연속적이고 인접한 공기 및 액체 충만 튜브를 생성한다. 적층된 부분은 튜브가 적층의 일부 또는 전부를 통해 연장하도록 배열된다. 칩 적층을 통한 튜브의 일부가 응축 영역을 갖는 구성에 의해 커버되어, 예를 들면, 적층된 부분은 히트 싱크 내에 매립된 튜브에 연결된다. 적절한 유체 (및 필요하다면, 심지)로 채워지면, 튜브의 각각읜 히트 파이프로서 동작하여 IC 적층으로부터 열을 더 효율적으로 떨어뜨린다.
선택적으로, 전기적으로 절연된 금속은 사용되지 않은 칩 상의 적층된 칩 사이의 히트 파이프(핀(fin) 또는 플레이트)에 접속되거나 그로부터 외부로 연장하여 열 전달 능력을 증가시킨다. 또한, 이러한 핀 또는 플레이트는 배리어 또는 시드층에 의해 형성되어, 예를 들어, 실드 또는 접지 평면 및 다수의 역할을 동시에 제공하는 핀으로서 동작시킴으로써 다수의 역할을 수행하도록 한다.
이것은, 예를 들어, 도 216에 도시된 바와 같이, 히트 파이프 구성의 일부로서 내부 비어를 사용하여 달성된다. 도 216은 동일하거나 다른 임의의 수의 개별 적층 칩(21602-1 내지 21602-n+1)으로 이루어진 칩의 적층의 일부(21600)를 간략한 형태로 나타낸다. 이 예에서, 각각의 내부 금속화막(2402)은 (포스트 및 관통 접속부 등의 프로세스 또는 웨이퍼 융해 또는 등가 본딩 등의 임의의 다른 어프로치 를 사용하여) 상부 또는 하부에 접속되어 내부 보이드를 서로 밀봉함으로써 칩 내에 튜브(21604)를 생성한다. 적절한 유체(21606) (및 필요하다면 심지(21608))은 적절한 압력으로 튜브 내에 포함되어 예를 들어 히트 싱크(21610) 또는 다른 냉각 장치로 열을 전달하는 개별 칩(21602-1 내지 21602-n+1)으로부터 열을 전달하는데 도움을 줄 수 있는 히트 파이프가 생성된다.
특정 구현예에 의존하여 튜브의 일단은 칩 내의 도핑된 반도체 물질 또는 기판(21612) (즉, 튜브는 모든 통로로 가지 않는다) 또는 튜브의 일부를 포함하지 않지만 스토퍼 또는 플러그로서 동작하는 다른 칩의 표면 물질로 밀봉된다. 또한, 다수의 튜브는 상이한 동작 유체 또는 각각의 동작 유체(동일하거나 다르거나)를 위한 상이한 압력으로 형성되어 상이한 증발 및 응축 온도를 갖도록 한다. 이 방법에서, 더 넓은 범위의 히트 파이프 동작이 얻어질 수 있다. 또한, 이들 히트 파이프는 칩 상의 열적 "핫 스폿(hot spots)"에 상대적으로 칩에 대하여 그룹화되거나 분산될 수 있다.
일부의 변형에서, 존재한다면, 심지(21608)은 예를 들어, 다공성 또는 모세 구조, 소결된 분말, 홈이 있는 튜브, 메쉬(mesh), 카본 나노튜브 구조, 그래파이트, 또는 임의의 다른 적절한 심지 물질로 이루어질 수 있다. 또한, 접촉하는 표면(즉, 도핑된 반도체, 기판, 절연체, 도체 금속 등)을 부식시키거나 저하시키거나 악영향을 주지 않는다면, 동작 유체는 임의의 히트 파이프 유체일 수 있다. 일반적인 동작 유체는 물, 알콜, 아세톤 또는 임의의 경우 수은을 포함할 수 있다. 또한, 임의의 변형에서, 히트 파이프에 필요한 증발 열의 전달을 제공하기 위하여 적 절한 방법으로 증발 또는 승화하면, Atm (101.3kPa) 및 68°F(20℃)에서 고체인 물질이 이용될 수 있다. 마지막으로, 내부 비어로의 삽입물의 치수에 적합하면, 미리 형성된 (즉, 미리 제조된 히트 파이프)가 사용될 수 있다.
유리하게, 이러한 어프로치는 열이 발생하는 곳에 가깝게 히트 파이프를 배치하고 이러한 히트 파이프가 칩을 통해 흩어져 있을 수 있기 때문에 어프로치는 냉각 방법이 추가로 채용되더라도 효과를 증가시킬 수 있다. 또한, 상술한 어프로치는 전기 접속부가 필요한 칩 내에 히트 파이프를 생성하는데 사용될 수 있다.
칩을 서로 전기적으로 절연시켜 전기 크로스토크를 방지하는 것이 바람직하다. 또한, 여기에 기재된 비어 프로세스 (또는 그 변형) 중의 하나의 이점을 얻기 위하여 장치를 적층하면, 2개의 칩을 그들과 통신하는 제3 칩에 연결하는 것이 바람직한 애플리케이션이 있을 수 있고, 그들 사이의 통신을 방해할 수 있다. 상기의 설명에서 명백한 바와 같이, 웨이퍼간 접속을 형성하는 프로세스는, 하나 또는 2개의 콘택을 포함하더라도, 웨이퍼의 나머지를 위한 쌍을 이루는 칩 콘택이 (즉, 하나 이상의 칩 상에) 배치된 위치 또는 및 콘택의 수에 무관하다. 이것은 임의의 경우에 단일 도터 칩이 2 이상의 마더 웨이퍼 칩을 연결하거나 또는 "도터 웨이퍼 2" 칩을 2개의 도터 칩 또는 마더 및 도터 칩을 연결한다는 것을 의미한다. 따라서, 연결은 "도터 웨이퍼" 또는 "도터 웨이퍼 2"의 추가 프로세스의 간단한 애플리케이션이며, 프로세스는 동일하지만 도터 칩이 모드에 연결되지않는 접속부의 세트는 동일한 칩 상에 대응물을 갖는다. 그러나, 이러한 변형의 임의의 경우, 2개의 베이스 칩(즉, 단일 칩에 의해 연결될 칩)은 다른 높이를 가질 수 있다. 따라서, 이러한 높이차를 취급할 필요가 있다. 유리하게, 비어 프로세스의 또 다른 변형은 이를 달성할 수 있다. 도 217a 내지 217b는 그 방법의 2가지 예를 나타낸다. 도 217a는 이 변형의 분리 형태를 나타내고 도 217b는 접속 형태를 나타낸다. 이 두 경우에서, 동일한 실드 이득이 얻어질 수 있다. 이전의 어프로치와의 결합에서, 단계 1에서, 비어를 갖는 하나 이상의 칩이 베이스 칩에 부착된다. 이 경우, 비어(또는 상부 칩에 접속된 또 다른 콘택 포스트)가 부착된 칩 상부에 임의의 거리만큼 연장하도록 제조된다. 이것은, 비어 프로세스 변형이 사용되는 것에 의존하여, 예를 들어 금속을 도금하거나 기판 물질을 제거하여 더 많은 금속을 노출시킴으로써 달성될 수 있다. 이 어프로치에서, 비어는 일반적으로 칩이 서로 결합되기 전에 제조된다. 도 217b의 칩의 경우, 단계 2에서, 웨이퍼는 폴리아미드, BCB, 또 다른 폴리머, 산소 또는 질소 유전체 또는 웨이퍼의 표면에 증착될 수 있는 다른 비도전성 물질 등의 비도전성 유전체의 층으로 코팅될 수 있다. 도 217a에 도시된 경우에서, 층의 두께는 수직으로 적층된 2개의 칩을 서로 분리할 필요성에 의해 결정된다. 신호 강도는 거리에 따라 감소하고 용량 결합은 거리에 비례하여 감소하고 EMI 간섭은 거리의 제곱에 비례하여 감소하기 때문에, 이 두께는 통상 신호선(예를 들어, >5 미크론)의 폭보다 크지만 임의의 변형에서는 더 나은 분리를 위해 더 클 수 있다 (예를 들어 25 미크론 이상). 도 217b에 도시된 바와 같이, 2개의 부착된 칩은 다른 높이를 가질 수 있다. 높이차에 대한 이유는 프로세스에 관련되지 않지만 다르게 에칭되거나 씨닝되어 본래 상이한 두께를 갖는 기판 상에 제조되거나 랩핑(lapping) 또는 연마(polishing) 때문에 프로세스 동안의 보관에 의 존하여 100 미크론 이상의 높이차를 유발할 수 있다. 어떤 경우, 코팅 물질이 부가되어 베이스 칩에 부착된 가장 두꺼운 칩의 상부와 같은 높이가 되도록 할 수있다. 리라우팅 층이 요구되지 않으면(단계 4와 결합하여 후술), 이 단계 2는 도 217b의 임의의 변형에서 선택적이다. 단계 3에서, 웨이퍼가 랩핑되거나 연마되어 비어 또는 다양한 칩의 도금되거나 금속화된 다른 큰 접속부를 노출시킨다. 단계 4(선택적)에서, 접속을 용이하게 하기 위하여, 연마/랩핑된 웨이퍼의 표면이 패터닝되고 (필요하면) 전기적 리라우팅 층이 표면 상에 증착될 수 있다. 이것은 칩을 함께 접속할 필요가 있는 신호를 라우팅함으로써 매칭 패드를 갖지 않는 2개의 칩이 서로 접속되도록 할 수 있다. 또하느 도 217b의 상황에서, 리라우팅은 하부층의 2개의 칩이 단계 5에 배치된 상부 칩 상의 대응 접속부보다 더 멀리 이격되도록 할 수 있다. 단계 5에서, 도 217a 및 217b에서, 또 다른 칩이 예를 들어 연성 또는 강성 결합 프로세스를 사용하여 결합 방법 변형 중의 하나에 의해 구조물에 부착된다. 단계 2 내지 5의 프로세스는 반복되어 후속의 층을 부가한다 (단계 5에서 부착된 칩이 표면으로부터 상부로 적절한 거리만큼 연장하는 포스트를 갖거나 갖지 않는 경우를 가정한다). 유리하게, 단계 5의 칩이 구조물 상부의 추가의 층에 접속되지 않으면 비어를 갖지 않는다.
도 218a 및 도 218b는 도 217a 및 도 217b의 작업을 달성하기 위한 대안적 변형 방법을 도시한다. 이러한 대안적 변형 방법에서는, 도 217a 및 도 217b의 공정의 단계 3에서처럼 칩을 박형화하기 보다는, 홀들이 폴리이미드와 같은 평탄화 재료로 식각된다. 그리고 나서, 필요한 경우 전기 신호의 노선을 변경하며 하부 칩들과 접속하기 위해서 단계 4의 리라우팅층(rerouting layer)이 사용된다. 다음으로, 도 218a 또는 도 218b의 단계 5에 도시된 바와 같은 결합(hybridization)이 일어날 수 있다. 결합 후에는 전기적 접촉이 요구되기 때문에, 이러한 절차는 도 217a 및 도 217b의 방법보다도 더 복잡하다. 그러나, 도 218b의 단계 6에 도시된 바와 같이, 이러한 공정은 도 217b에서 보다 차후 칩의 다수의 다른 층들과의 동시접속에 더 유리하다. 도 217b의 단계 3에서의 마모 공정은 모든 포스트들(post)을 동일한 높이로 마모할 수 있기 때문에, 도 217b의 방법에서는 동일한 작업을 하는 것이 더 어려워, 상위 레벨 도터 칩(daughter chip)을 최하위 레벨 도터 칩에 접착하기 어렵다.
여기에서 주지되는 바와 같이, 임의의 다수 소자들이 높게 적층될 수 있다. 그러나, 특별한 몇몇의 경우에 있어서는, 택, 융해, 택, 융해 방법(tack, fuse, tack, fuse approach), 또는 택, 택, 택, 종합적 유해 방법(tack, tack, tack, overall fuse approach)에 적용되는 지의 여부에 대한 결정에 추가로 적층의 효과 및 기하학적 구조가 고려될 필요가 있다. 예를 들면, 스루 비아 접속부들을 통하여 여기에 설명되는 바와 같은 웨이퍼 스케일 적층 공정에 있어서는, 원래의 도터 웨이퍼가 마더 웨이퍼와 결합되기 위해서 다이스되기 전에 이를 미리 박형화되어야 할 지, 또는 도터 웨이퍼가 마더 웨이퍼(칩 또는 전체 웨이퍼 기준)에 결합되고 나서 박형화되어야 할 지가 결정되어야 한다. 이 차이는 다음과 같다. 택, 융해, 박형화, 택, 융해, 박형화 방법(tack, fuse, thin, tack, fuse, thin approach)은 단계들의 개수가 적고, 더욱 중요한 것은, 다이싱 및 접합 전에 박형화되는 경우 수율을 떨어뜨릴 수 있는 매우 얇은 웨이퍼들을 다룰 필요가 없다는 장점이 있다. 그러나, 이는 결합부들 상에서의 더 힘든 노동, 즉, 도터 웨이퍼(들)에 비하여 더 고가의 결합화부 상에서의 박형화를 필요로 하여 수율을 떨어뜨릴 수 있다는 단점이 있다.
각각 다른 칩 개수를 가진 여러 개의 도터 스택들이 마더 칩 상에 위치하고 있을 때, 또 다른 단점이 발생한다. 별개의 박형화 단계가 마더 웨이퍼 상의 칩들의 각각의 층에서 일어날 필요가 있기 때문에, 박형화의 배치 및 순서는 중요하다. 결과적으로, 적절한 계획 없이는, 몇몇의 스택들은 인접한 스택의 높이 아래에 위치하기 때문에 추가적인 칩들을 가질 수 없다. 이는 칩의 박형화를 어렵거나 불가능하게 한다.
이에 반하여, 접합 전의 박형화는 항상 실행될 수 있다는 장점이 있으나, 상기한 바와 같이, 박형의 웨이퍼를 갖는 것에 대한 위험이 크다는 단점이 있다.
상기한 다수의 서로 다른 대안적, 선택적, 상보적 변형예들의 일 적용예를 도 219 내지 도 221를 참고로 하여 설명된다. 도 219 내지 도 221는 특정한 적용예, 즉, 마이크로프로세서 적용예에서 달성될 수 있는 추가적인 몇 가지 장점들을 도시한다.
도 219는 종래의 전형적인 마이크로프로세서 칩(21900)을 간략하게 도시하며. 이는 각각의 구성 요소들, 즉, 종래의 공면 방식으로 배치된 산술 논리 장치(ALU), 레지스터(REG), 완충 장치 및 다른 논리 장치(BUFFER & LOGIC), 입력-출력(I/O), 제 1 레벨 캐시 메모(L1), 제 2 레벨 캐시 메모리(L2), 메모리 제어 장 치(MEM CTL), 메모리 판독-기록 제어 장치(R/W CTL), 램(RAM), 롬(ROM), 및 메모리 디코딩 회로(RAM/ROM DECODE)를 포함한다. 도시된 바와 같이, 이러한 구성 요소들은 상당한 면적을 차지하며, 어느 하나의 주어진 부품과 다른 부품들 사이의 거리가 상당히 길다.
도 220은 상기한 방법들의 이용하여 대안적 마이크로프로세서가 동일한 구성 요소들로부터 어떻게 형성되는지를 개략적으로 도시한다. 반면에, 이러한 마이크로프로세서는 더 작은 풋프린트(footprint)를 가지며, 고속 및 저속 기술이 혼합되며, 구성 요소들 사이의 거리가 실질적으로 줄어든다. 특히. 도 220a는 도 219의 구성 요소들로 이루어진 여기에서 설명되는 바와 같은 스루-칩 접속부들의 사용과 구성 요소들의 적층을 통해 감소된 풋프린트를 갖는 일 예의 마이크로프로세서 칩(22000)을 도시한다. 적층을 통하여, 구성 요소들이 칩 장치들(22002, 22004, 22006; 측면도)로 형성되며, 이는 각각 분해도(22008, 22010, 22012)로도 도시되어, 이들의 하위 구성 요소들에 의해서 커버되는 풋프린트를 전체적으로 축소시킨다. 이에 더하여, 각각의 측면도(22008, 22010, 22012)에 도시된 바와 같이, 각각의 칩 장치(22002, 22004, 22006)의 모든 하위 구성 요소들 사이의 거리가 스루-칩 접속부들 때문에 실질적으로 줄어든다. 더욱이, 칩 장치(22002, 22004, 22006)내에서의 칩-대-칩의 접속부들(chip-to-chip connections)은 대략 둘레가 될 필요는 없지만, 실제로는 하위 구성 요소 칩 상의 거의 어떠한 위치에는 있을 수 있다.
도 221은 도 219의 칩(21900)의 풋프린트를 도 220의 칩(22000)의 풋프린트와 직접 비교한다. 이 둘은 모두 작은 크기와 구성 요소들의 개수가 적지만, 명백 하게는, 후자의 풋프린트가 전자의 픗프린트보다 실질적으로 적다.
칩들이 적층의 가능성을 염두해 두고 설계 되는 경우, 다른 장점들이 달성될 수 있다. 예를 들면, 도 220의 예에 있어서, 각 하위 구성 칩이 독립적으로 설계될 수 있고 다른 칩과의 공동의 인터페이스를 공유하기만 하면 되기 때문에, 프로세싱 장치(22006, 22012)의 서로 다른 믹스 엔드 매치 구성(mix and match configuration)들이 설계될 수 있다. 따라서, 서로 다른 속도를 갖는 여러 개의 다른 산술 논리 장치(ALU)들이 설계될 수 있기 때문에, 더 손쉽게 프로세싱 칩 장치들의 공동의 집단을 형성한다. 마찬가지로, 다른 크기의 제 2 레벨 캐시 메모리(L2)들이 집단들 내에서 가격을 요점으로 하는 차별 또는 성능 향상을 위한 프로세싱 칩 장치(22006)에서의 사용을 위해 설계될 수 있다. 이러한 개념은 분별력 있고 능동적인 패키징으로서 하기에 설명되는 바와 같은 전문화된 경우이다.
바로 이전의 논의로부터 알 수 있는 바와 같이, 여기에 설명되는 공정 및 양상들의 결과는 전에 사용된 것 보다 효율적으로 서로 다른 패키징의 종류들을 형성할 수 있는 능력이다.
현재, 복합 집적 회로 칩들이 제작되어 도 222a에 도시된 바와 같이 패키지화된다. 프론트-엔드 프로세싱(front-end processing)을 통하여, 저속 기능, 고속 기능, 입/출력 및 고속(즉, 코어 아날로그 및 디지털) 기능들이 모두 하나의 칩 상에 형성될 수 있다. 다음으로, 백-엔드 프로세싱(back-end processing)은 층 내의 금속화(metallization)를 추가하여 다양한 온-칩 장치(on-chip device)들 사이의 접속부들을 형성한다. 마지막으로, 칩이 완성되면, 칩은 핀 그리드 어레이(pin grid array), 볼 그리드 어레이(ball grid array), 종래의 IC 패키지 등의 별개의 패키지에 접착된다. 이러한 방법은 동일 칩 상에 모든 장치들이 위치하기 때문에 장치들 모두가 어떠한 온-칩 장치에 대해서도 필수적인 최고 속도/최고 비용 기술로 실행되어야만 하는 필요 조건을 포함하는 많은 결점들을 갖는다. 결과적으로, 저속 또는 저비용의 기술로 쉽사리 실행될 수 있는 저비용 및/또는 저비용 장치들 상에서 고비용 "부동산"이 낭비된다.
그러나, 여기에서 설명되는 양상들을 사용함으로써, 패키징의 다양한 형태들이 이용될 수 있어, 몇 가지를 대자면, 비용의 최적화, 가공 시간, 저수율의 위험에 있어서 도움을 준다. 예를 들면, 여기에서 설명되는 양상들의 사용을 통하여, 도 222b 내지 222f에 도시된 바와 같은 구성들이 이루어질 수 있다.
도 222b는 여기에서 설명되는 양상들을 이용하여 이루어지는 대표적 배치예를 도시한다. 이는 라우팅 공정을 칩 형성 공정으로부터 분리하여 이들이 동시에 실행되도록 하기 때문에 라우팅리스 아키텍쳐(routingless architecture)라 불린다. 이 배치예에서, 저속 기능과, 입/출력 및 코어 아날로그 및 디지털 기능들을 갖는 프론트 엔드 프로세싱을 이용하여 제 1 칩(Chip 1)이 형성된다. 제 1 칩(Chip 1) 상의 장치들을 연결시키는 금속화 층들을 형성하는 백 엔드 프로세싱을 이용하여 제 2 칩(Chip 2)이 형성된다. 그리고 나서, 웨이퍼-대-웨이퍼 또는 공유 결합법, 웨이퍼 융해 등을 통하여, 예를 들면, 여기에서 설명되는 일 방법을 사용하여 제 1 칩과 제 2 칩이 함께 결합된다. 그러면, 이러한 결합된 장치는 종래의 칩으로 취급되어 종래의 방식으로 종래의 패키지에 접속되거나, 또는 여기에서 설 명되는 바와 같이 또 다른 웨이퍼, 칩, 또는 소자와의 결합을 위해서 가공될 수 있다.
또 다른 대안적 방법이 도 222c에 도시된다. 이러한 방법은 칩 접속부들이 패키지의 일부이기 때문에 "칩 패키지(chip package)" 방법이라 불린다. 이러한 방법은 제 1 칩에 대해서는 이 방법에서는 백-엔드 프로세싱이 패키지 역할을 할 수 있는 웨이퍼부 상에서 실행되거나 또는 라우팅을 형성하기 위한 백-엔드 프로세싱이 하나의 웨이퍼 상에서 실행된다는 것을 제외하고는 도 222B의 방법과 유사하며, 이 패키지는 또 다른 패키지 상에 형성되어, 이 둘이 여기에서 설명되는 바와 같이 가공되어 함께 결합되어 이 방법에서의 제 2 칩을 형성한다. 이후에, 이 방법의 제 1 칩 과 제 2 칩이 여기에서 설명되는 바와 같이 가공되어 함께 결합될 수 있다. 선택적 그리고 대안적으로, 제 1 칩과 제 2 칩의 결합를 위해 필요한 가공이 일부 라우팅부를 패키지부에 결합하기 위해 필요한 가공의 일부로 전체적으로 또는 부분적으로 실행될 수도 있다. 유리하게는, 이러한 방법 및 적절한 설계 계획으로, 제 2 칩 디자인은 다수의 서로 다른 제 1 칩 디자인에 대해 포괄적이어서, 잠재적인 비용 및 기타의 절감을 야기한다.
또 다른 대안적 방법이 도 222d에 도시된다. 이 방법은 주된 제 1 칩의 부분과 마주하는 패키지 제 2 칩에 저속 기능을 첨가하기 때문에 "능동 패키지(active package)" 방법이라 불린다. 그 이후에, 제 1 칩과 제 2 칩은 함께 결합되어 특정 적용예에 적합한 수단을 통하여 함께 접속될 수 있다. 이는 저속/저비용 장치들에 의해서 고비용 부동산의 사용을 감소시킬 수 있다. 여기에, 저속 기능이 더 포괄적인 경우, 더 많은 장점과 절감을 달성할 수 있다.
또 다른 대안적 방법이 도 222e에 도시된다. 이러한 방법은 입/출력이 제 1 칩 기술로부터 제 2 칩으로 이동되는 것을 제외하고는 도 222D의 방법과 유사하여, "입/출력을 갖는 능동 패키지(active package with I/O)"로 불린다. 따라서, 이러한 방법에서, 제 1 칩은 단지 코어 아날로그 및 코어 디지털 기능을 내포한다. 여기에서, 칩들은 결합되거나 또는 그렇지 아니한 경우 운용성을 위해서 서로 접속될 수 있다. 다시, 입/출력은 전형적으로 저속이며 크기가 크기 때문에, 이러한 방법으로 실질적인 절감을 달성할 수 있다. 마찬가지로, 면밀한 설계에 의해서, 이 방법의 제 2칩은 다수의 제 1 칩 디자인에 대해 포괄적이어서, 도 222A의 종래 방법에 따른 장점들을 또한 제공한다.
방법들 중에서 가장 정교한 또 다른 대안적 방법이 도 222F에 도시된다. 이러한 방법은 "시스템 온 칩(system on chip)" 또는 "시스템 스택(system stack)" 이라 불린다. 이러한 방법에서는, 적절한 속도/비용 기술의 제 1 칩 상에는 단지 코어 디지털 기능만이 존재한다. 제 2 칩도 마찬가지로 형성되어 적절한 속도/비용 기술의 코어 아날로그 기능을 갖는다. 또한, 제 3 칩이 형성되어, 그 자신의 적절한 기술로 실행되는 입/출력 기능만을 포함한다. 마지막으로, 도 222D의 제 2 칩과 본질적으로 상응하는 제 4 칩이 형성된다. 유리하게는, 이러한 방법을 통하여, 많은 경우에 있어서, 제 1 칩, 제 2 칩, 제 3 칩 및 제 4 칩 디자인들은 부착되고자 염두해 둔 칩만을 갖도록 설계되기 때문에 중요한 믹싱 및 매칭이 일어날 수 있다. 더욱이, 명백히는, 이러한 방법은 각각의 칩이, 예를 들면, 그 기능을 위해 모두 공동의 인터페이스를 나누는 칩들의 집단 내의 하나의 칩이 되도록 할 수 있다.
따라서, 도 222b 내지 도 222f의 방법들 모두는 분별력 있고 능동적인 패키지들의 형성을 가능하게 하여 설계자들이 그들의 디자인들을 해체하여 모두는 아니더라도 대부분의 회로들이 그 기능에 가장 적합한 기술을 이용하도록 한다. 몇몇의 경우에 있어서 이는 완전히 새로운 디자인의 창작을 의미하며, 다른 경우에 있어서는 현존하는 칩들의 조합 사용을 의미한다. 이 두 경우 모두 여기에 설명되는 변형예들의 하나 또는 그 이상의 양상을 사용한다. 이 점에 있어서, 이러한 예들에서 나타나는 기능들은 특정 양상들이 도시된 방식으로 해체되어야 함을 의미하려고 하는 것이 아니라, 단지 개념을 설명하고자 하는 것이다. 또한, 예를 들면, 몇몇의 아날로그 기능들과 몇몇의 디지털 기능들을 갖는 칩과 각각의 기능 집단에 대한 단일 칩과 마주하는 또 다른 칩이 형성될 수 있으며, 요점은 전체 디자인의 부분들을 그들에 적절한 기술들에 맞추는 능력에 있다. 그리고, 본 발명의 방법들을 통하여 종래에 이루어진 것(예를 들면, 도 222A)과 유사한 기능적 결과 또는 도 222A의 종래 방법에서의 고유한 제한 조건 때문에 이전에는 불가능하였거나 비용 면에서 금지되었었던 결과를 달성할 수 있다.
결과적으로, 저성능 회로가 하나의 칩 상에 설계될 수 있으며, 고성능 칩들이 보다 고성능의 기술을 위해서 설계될 수 있다. 더욱이, 강력한 신호 구동 회로들의 필요 없이 저속 회로 오프 칩(off-chip)을 이동시킴으로써 상당한 양의 고속 기술 부동산이 절감될 수 있기 때문에, 이러한 형태의 방법은 비용 면에서 더 효율 적이다. 여기에서 설명되는 공정들의 고위 레벨의 설명과 관련된 무수한 가능성들의 몇몇 예들이 도 223에 도시된다.
이에, 상기한 양상들의 일부가 상세하게 더 논의된다. 현재, 전자 칩을 제조하기 위해서, 웨이퍼는 프론트-엔드 프로세싱과 백-엔드 프로세싱과 같은 두 세트의 공정을 겪어야 한다. 프론트-엔드 프로세싱에서는, 트렌지스터(transistor)와 저항기(resistor)를 포함하는 실제 장치들이 제조된다. 실리콘 칩의 경우, 이는, 예를 들면, 이산화규소의 성장, 원하는 전기적 특성을 얻기 위한 패턴닝 및 도펀트의 주입 및 확산, 게이트 절연체의 성장 또는 증착, 및 인접 장치의 격리를 위한 절연 재료들의 성장 및 증착과 관련한다.
백-엔드 프로세싱에서는, 프론트-엔드 공정 동안 제조된 다양한 장치들이 접속되어 원하는 전기적 회로들을 형성한다. 이는, 예를 들면, 절연 재료 뿐만 아니라 접속을 형성하는 미량 금속의 증착층과 이의 원하는 패턴으로의 식각과 관련한다. 금속층들은 전형적으로 알루미늄 또는 구리로 구성된다. 절연 재료는 전형적으로 이산화규소, 규산유리, 또는 다른 저 절연 상수 물질이다. 금속층들은 절연 재료 내에 비어들을 식각하고 이들 내부에 텅스텐을 증착시킴으로써 연결된다.
현재, 12" 웨이퍼의 경우, 90㎚ 공정들을 사용하여 프론트 및 백-엔드 프로세싱 각각은 완성하는데 약 20일이 소요되며, 이들은 연속적으로 일어난다. 결과적으로, 하나의 웨이퍼를 제조하기 위해서는 시작부터 끝까지 40일 이상이 소요된다.
유리하게는, 여기에 설명되는 공정들을 사용하면, 상기의 방법들은 프론트 및 백-엔드 프로세싱이 동시에 병행하여 서로 다른 관련 없는 공장들 내에서도 일어나기 때문에, 칩 제조 기술에 의거하는 가장 널리 알려진 서브마이크론 디자인 룰의 경우(예를 들면, 0.5㎛, 0.18㎛, 0.13㎛, 90㎚, 65㎚, 45㎚ 등) 이 시간이 거의 반으로 줄어들 수 있다. 이는 일 웨이퍼(프론트-엔드 또는 FE-웨이퍼) 상에서 프론트-엔드 프로세싱을 실행하고 또 다른 일 웨이퍼(백-엔드 또는 BE-웨이퍼) 상에서 백-엔드 프로세싱을 병행으로 실행하여 마치 이 둘이 하나의 웨이퍼인 것처럼 함으로써 이루어진다. 이렇게 하여, 트랜지스터 또는 다른 장치를 구비한 부분에 대하여 라우팅이 저렴한 공장에서 실행될 수 있으며, 각각은 대략 20일 정도가 소요된다. 그 다음에, 웨이퍼를 박형화하고 여기에 설명되는 비어 공정들의 일 변형예를 사용하여 FE-웨이퍼의 배면에 접속 지점들을 형성함으로써, 접속 지점들이 얻어진다. 이와 유사한 방식으로, 여기에 설명되는 공정들이 사용되어 FE-웨이퍼의 접속 지점들에 대응하는 일 세트의 상보 접속 지점들을 BE-웨이퍼에 형성한다. 그리고 나서, 예를 들면, 가단성 있고 견고한 대응 접속부들이 형성되는 경우(전형적으로, FE-웨이퍼는 가단성 있는 콘텍을 갖는 상기 공정들의 도터 웨이퍼임) 택 및 융해법(tack and fuse approach), 여기에 설명된 원거리 부착법(remote attachment approach), 공유 또는 다른 웨이퍼면 결합법(단독으로, 스루-비어법, 및/또는 두 웨이퍼를 함께 고정하여 정렬을 유지하는 역할을 하는 단순 충진된 비어의 사용, 또는 이들의 조합 또는 다른 대안과 함께)의 사용으로 두 웨이퍼가 함께 접합된다.
유리하게는, 이러한 방법을 통해서는, 점점 더 민감해지는 트랜지스터들에 의해서 부과되는 위상(topology)과 응력 제한에 의해서 요구되어지는 금속층들이 두께 또는 밀도에 있어서 제한될 필요가 없다. 또한, 공정을 두 개의 칩으로 분리함으로써, 라인들이 커지고 더 많은 층들이 형성될 수 있어서, 더 빠른 칩 사이의 통신에 대해서 칩 내부 상호 통신 능력을 증가시키고 기생 저항을 낮출 수 있다.
유리하게는, 본 발명의 방법이 특정 FE-웨이퍼 또는 BE-웨이퍼를 제조하기 위해 사용되는 특정 제조 또는 접속 기술, 또는 이러한 제조에 적용 가능한 디자인 룰과 관계없기 때문에, 여기에 설명되는 공정들은 서로 다른 기술들을 나노-레벨에서 함께 실행하도록 사용될 수 있다. 다시 말하면, 여기에 설명되는 방법들은 어떠한 칩 디자인 룰이 장치들 또는 이들의 접속부들이 특정 재료(Si 웨이퍼, GaAs 웨이퍼, SiGe 웨이퍼, Ge 웨이퍼, InP 웨이퍼, InAs 웨이퍼, InSb 웨이퍼, GaN 웨이퍼, GaP 웨이퍼, GaSb 웨이퍼, MgO 웨이퍼, CdTe 웨이퍼, CdS 웨이퍼 등)에 대해 바람직하지 않은 방식으로 겹치지 않거나 또는 서로 상호 작용하지 않도록 보장하는 데에 적절한지, 또는 서브마이크론(submicron) 또는 서브-나노미터(sub-nanometer) 특성들을 형성하거나 장치들, 이들의 접속부들, 또는 접속부들 자체의 기하학적 구조들 사이의 간격을 정의하도록 고해상도 마스크 또는 비-마스크(non-mask)에 기인한 어떠한 방법들이 사용되는지의 여부와 관계 없다. 따라서, 상술된 바에 의해서 칩 제조 기술이, 예를 들면, CMOS 및 실리콘과 같은 현재의 기술로부터 SiGe, SOI(silicon-on-insulator), 탄소 나노 튜브에 기인한 접속부들, 바이오칩, 분자 전자공학 또는 고성능의 부여 및/또는 필요 전력을 절감하도록 설계되는 다른 방법들로 옮겨간다.
도 224 내지 도 231은 이러한 방법을 간략하게 도시한다. 도 224a에 도시된 바와 같이, 트랜지스터들 및 다른 완성된 장치들을 형성하기 위해서 프론트-엔드 프로세싱이 실행된 FE-웨이퍼(22402)는 포토레지스터 또는 다른 제거 가능한 보호 재료(22502)로 보호된 전면 장치들을 구비하여 지지부를 제공한다(도 225a). 그 다음에, 혼합 FE/BE 칩을 위해 요구되거나 희망하는 높이에 기인하여 필요시 되는 만큼 FE-웨이퍼가 몇 마이크론 또는 그 이상의 두께로 박형화된다(즉, 밑에 놓여진 기판의 일부 또는 전부를 제거함). 그리고 나서, 비어들이, 예를 들면, 배면으로부터 단순히 실행되는 여기에 설명되는 바와 같은 배면 공정 또는 여기에 설명되는 바와 같은 전면 비어 공정을 이용하여, FE-웨이퍼의 배면으로부터 적절한 장치 접속 위치 지점들까지 형성된다(도 227a). 선택적으로, 장치면 상에 약간 벌어진 형태를 갖으며, 예를 들면, 배면에 가단성 있는 콘택을 갖는 하나 또는 그 이상의 스루-비어(22702)가, 예를 들면, 웰 또는 리버스 웰 어프로치(reverse well approach) 또는 끼워 맞춤 결합(pressure fit connection)의 일면을 사용하여 각각의 다이의 주위에 형성된다. 이러한 비어들은 공유 또는 웨이퍼면 접합 방법이 사용되는 경우, FE 및 BE-웨이퍼 칩들을 각각에 대하여 가로로 함께 고정하는 역할을 한다. 또한, 히트 파이프 배열 또는 비전기적 통신부 배열(이 둘은 하기에 상세하게 설명됨)의 일부가 될 비어의 형태를 갖는 칩 사이의 접속부들을 위한 수용부가 추가될 수 있다. 그 다음에, 비어들은 전도성을 갖게 되어(도 228), FE-웨이퍼가 BE-웨이퍼에 접합될 준비가 되는 것이다.
이와 동시에, BE-웨이퍼에는 금속화 층(22404)이 형성된다(도 224b). 이러한 구조에서는, 반도체 재료가 보호/지지부의 역할을 하기 때문에, 어떠한 보호/지 지부도 필요치 않다. 그러나, 실질적으로 과하게 박형화되는 경우, 제거 가능한 지지층의 적용이 필요할 수 있다. 그 다음에, BE-웨이퍼의 전면이 박형화되고(도 226b), 필요하거나 또는 특정 내부 금속층으로의 완전한 관통 또는 이로의 단순한 접근이 요구되는 경우(도 227b, 도 228b), 비어들이 형성되며(도 227b), 금속화된다(도 228b). 게다가, 특정한 수행에 의거하여, 물리적 연결 또는 비물리적(즉, 전기 용량성의) 결합에 의해서 내부층과의 접촉이 이루어질 수 있다. 그렇지 않다면, 예를 들면, 지주 및 관통/택 및 융해법(post and penetration/tack and fuse approach)이 사용되는 경우, 지주 또는 웰, 리버스 웰 또는 다른 접속부에 대한 상보적인 접속부들과 같은 상보적인 접속부들이 형성된다. 마찬가지로 선택적으로, 상보적 고정 비어들(도 227b의 22704)이 BE-웨이퍼에 추가되거나, 히트 파이프 배열 또는 비전기적 통신부 배열의 일부가 되는 비어들이 추가될 수 있다. 더욱이, 히트 파이프 배열이 이용되는 경우, 히트 파이프의 일단을 밀봉하기 위해서 BE-웨이퍼 금속화(도 228b)를 사용하는 것이 바람직하다. 특히, 형성될 수 있는 밀봉의 세기 및 밀폐성에 기인하여 가단성이며 견고한 택 및 융해법이 사용되는 경우에 이러하다.
그 다음에, FE-웨이퍼 및 BE-웨이퍼는 서로에 대해서 정렬되어(도 229), 일단 이들이 함께 소집되어(도 230) 접합되면(도 231), 이들은 각각의 전자 칩들의 완성된 웨이퍼 단위를 형성한다.
도 233 내지 도 235은 전술한 방법의 다른 변형예들을 도시한다. 도 224 내지 도 231 접근 방식에서처럼, 이 대안적 변형예들은 기판(23204) 상에 도핑된 반 도체 장치들(23202; 즉, 트랜지스터, 레이저, 포토디텍터, 커패시터, 다이오드 등)로 이루어진 FE-웨이퍼(도 232A)와 금속화된 장치 상호 접속부들을 갖는 BE-웨이퍼(도 232B)를 가지고 시작된다. 그러나, 도 224 내지 도 231의 방법과는 다르게, BE-웨이퍼는 뒤집혀, 정렬되어, FE-웨이퍼의 상부에 결합되며, 이는 기판이 박형화(도 232A)되기 전에 일어난다. 또는, 도 232A와 동일한 방법이 도 232B에 도시된 바와 같이 실행되어, BE-웨이퍼가 접착 전에 박형화될 수 있다.
또 다른 대안적 방법이 도 234에 도시된다. 이 경우에, BE-웨이퍼는 박형화되어 도 232B으로부터의 원래의 칩의 가장 내부층을 노출하며, 이 층이 FE-웨이퍼 상부에 접착된다.
도 235는 또 다른 개선예 또는 대안적 변형예를 도시한다. 도 231, 도 232b, 도 233b, 또는 도 234의 방법들의 결과로서, 접착 후에, BE-웨이퍼의 금속의 다른 면이 노출된다. 따라서, 또 다른 칩이 이 금속에 접착되어 칩 적층 방법의 또 다른 형태를 만들 수 있다.
이러한 방법들의 또 다른 장점은, 필요로 하는 경우, FE-웨이퍼 또는 BE-웨이퍼(또는 가능하면 두 웨이퍼 모두) 상에서 접속부들의 다른 리라우팅(rerouting)이 만들어질 수 있다. 따라서, 특정 적용예에 대한 적당한 접속 위치들을 제공하면서, FE-웨이퍼와 BE-웨이퍼가 좀 더 포괄적으로 형성될 수 있다. 더욱이, 혼합 FE/BE-웨이퍼 또는 FE/BE/FE-웨이퍼 또는 칩 스택은 종래 공정들을 모두 사용하여 형성되는 다른 웨이퍼처럼 다루어질 수 있어서, 이는 여기에 설명되는 주제를 목적으로 하는 다른 웨이퍼(들)에 관한 마더 또는 도터 웨이퍼가 될 수 있다.
더욱이, 칩-대-칩 광학 접속부들의 사용을 통하여, 간섭을 야기하는 누화(crosstalk)와 관련된 문제들에 기인하여 유선 접속부들을 가지기 보다는 칩들 사이의 더 고속의 통신부를 이용하는 칩 장치들이 설계될 수 있다. 예를 들면, 스택 내의 일 칩 상에 반도체 레이저를 배치하고 이 스택 내의 다른 칩 상에 이와 짝이 되는 대응 포토 디텍터를 배치함으로써, 유선 접속부들이 아닌 광학 접속부들이 이 둘 사이에 형성될 수 있다. 이 반도체 레이저와 포토 디텍터가 충분히 가까이에 위치하는 경우, 광학 누화의 가능성은 최소화된다. 이러한 양상은 두 개의 칩(23602, 23604)을 포함하는 칩 장치(23600)의 일부를 보여주는 도 236에 간략하게 도시된다. 칩들 중 하나(23602)는 그 상부에 레이저(23606)을 구비하며, 다른 칩(23604)은 그 상부에 포토디텍터(23608)을 구비하여, 이 둘은 레이저(23606)에서 방출된 광학 신호들이 포토디텍터(23608)에 의해서 수신되도록 배열된다. 더욱이, 여기에서 설명되는 기술들은 두 개의 칩들 사이에 하나 또는 그 이상의 칩이 게재되는 경우에도, 칩들 사이의 광학 통신을 촉진시킨다. 예를 들면, 도 237에 도시된 바와 같이, 두 칩들(23602, 23604) 사이에 다른 두 칩들(23702, 23704)이 게재되더라도, 레이저를 구비한 칩(23602)으로부터의 빛이 포토디텍터를 구비한 칩(23604)으로 도달하도록 하는 히트 파이프 구성의 일 변형예가 형성될 수 있다. 이를 위해서, 스루-칩 어프로치(through-chip approach)이 사용되지만, 내부 공간은 어떠한 전기 전도체로 충진되지 않으며 또한 히트 파이프로의 사용을 위해 개방된 채로 남겨지지도 않는다. 즉, 내부 공간은 광학 도파관을 형성하기 위해서 광학 에폭시 또는 다른 광 운반 재료와 같은 광학 투과 매질(23706)로 충진되어 있 다. 광학 도파관의 사용으로, 금속 및/또는 절연체는 빛을 감금하여, 비어가 광섬유와 유사하게 작동하도록 한다. 더욱이, 비어 크기와 외부 금속 또는 절연체의 성분을 조절함으로써, 도파관이 단일 모드 또는 다수 모드의 광섬유와 본질적으로 동일한 특성을 가질 수 있다. 또한, 실리콘의 "센트럴 아일랜드(central island)"를 갖는 변형예에서는, 센트럴 아일랜드가 열 산화되어 제거되지 아니하는 경우, 이 산화는 센트럴 아일랜드가 이산화규소가 되도록 하여 광섬유의 "코어"의 대용물이 되도록 한다. 그 이후에, 레이저를 도파관의 일단에 배치하고 포토디텍터를 도파관의 다른 일단에 배치함으로써, 레이저 광이 광학 투과 매질(23706)을 통하여 사이에 게재된 칩(들)을 통하여 운반될 수 있다.
콘택과 재료의 구체적인 대체예( Alternatives )
후술한 바와 같이, 택(tack)과 융해 공정의 자체 특성으로 인한 상당히 복잡한 콘택면은 도 238에 나타낸 바와 같이 단순한 형태가 반복된다. 이에 따라, 도터 웨이퍼 23802와 마더 웨이퍼 23804 콘택의 구성 요소에 이용할 수 있는 대체(alternative) 물질을 주목하는 것이 중요하다.
일반적으로, 어떠한 용도더라도, 도 238의 도터 웨이퍼 콘택 23802는 도 239에 나타낸 기능층을 포함할 것이다. 이와 마찬가지로, 도 238의 마더 웨이퍼 콘택 23804도 도 240에 나타낸 기능층을 포함할 것이다. 콘택 23802, 23804는 각각 기능층이 하나 이상의 물질층으로 구성되거나, 하나의 물질층이 다중 기능층의 역할을 충분히 할 수 있다는 점은 주목할만하다. 이는 도 241에 나타낸 도터 웨이퍼 콘택의 특정예와 도 242에 나타낸 마더 웨이퍼 콘택의 특정예를 통해 가장 바람직 하게 설명될 수 있다. 상기 도면으로부터 알 수 있는 바와 같이, 어느 특정층은 부품 물질, 이들의 합금 또는 초격자(superlattice)로 이루어질 수 있다.
다시 도 239를 참조로 하면, 무전해 변형예(variant)일 경우, 도터 콘택 23802는 하기 구성 요소를 포함한다.
배리어(barrier)층: Ti/W+Pd
절연기(standoff)층: 없음
확산/연성(malleable)층: 금/주석 (80/20) (1 내지 12 미크론)
캡/접착층: 금 (>500 옹스트롱; 일반적으로 1,500 내지 10,000 옹스트롱)
산화 배리어: 캡/접착층은 산화 배리어의 역할도 함. 연성층은 절연기층, 확산층, 캡층 및 배리어층을 조합하여 구성할 수 있고, 본 발명에서 연성층은 확산층과 캡층의 조합물이다.
이와 마찬가지로, 마더 콘택 (도 240 참조)와 관련하여, 마더 콘택 23304는 하기 구성 요소를 포함한다:
배리어층: Cu/Al 패드 없음
강성(rigid)층: 구리 (> 2 미크론)
확산 배리어층: 니켈 (5000 옹스트롱; 일반적으로 0.5 내지 3 미크론)
캡/확산층: 금 (> 500 옹스트론; 일반적으로 1,500 내지 10,000 옹스트론)
상술한 바와 관련하여, 이제부터 특정 콘택층에 이용할 수 있는 대체 물질의 비제한적인 예를 설명할 것이다.
배리어 (마더 또는 도터)/확산 배리어 (마더): 이들의 예로는, Ni, Cr, Ti/Pt, Ti/Pd/Pt, Ti/Pt/Au, Ti/Pd, Ti/Pd/Au, Ti/Pd/Pt/Au, TiW, Ta, TaN, Ti, TaW 및 W를 들 수 있으나, 패드가 절연기와 동일한 물질로 이루어진 경우에는 생략될 수 있다. 절연기층(도터)/강성층(마더)의 예로는, Ni (특히, 배리어이 니켈인 경우), Cu (특히, 패드가 구리인 경우), Al, Au, W, Pt, Pd, Co 및 Cr을 들 수 있다. 도금이 아니라 스퍼터링을 실시할 경우에는, 연성층의 융점보다 높은 (일반적으로, 50℃ 초과) 융점을 갖는 어느 금속도 무방하다. 이러한 금속은 배리어 물질도 구성할 수 있다.
연성 (확산) 물질: 융점이 낮은 금속은, 주석, 인듐, 납, 비스무트, 알루미늄, 아연, 마그네슘 등의 1,000℃보다 융점이 낮은 금속, 이들 둘 이상을 조합하거나, 이들을 은, 구리, 티타늄, 유사물 등의 융점이 높은 금속과 조합한 합금이다. 조합예로는 Au/Sn, Cu/Sn, Cu/Zn, Bi/Ag 등을 들 수 있다. 이러한 선택에서 중요한 점은 공정 속도가 매우 느리고, 비용이 증가하며, 콘택 단락(shorting)을 야기하여 밀도를 제한하는 크립(creep) 또는 러닝(running)의 문제점이 발생하므로, 선택된 물질이 실제 부착 공정에서 융해하기에 적합하지 않은 점이다. 연성층/강성층 조합은 궁극적으로 콘택에 강도를 부여한다. 일반적으로, Au, Ag, Bi, Cd, Cu, Fe, In, Pb, Sn, Sb, 및 Zn으로부터 선택된 하나 이상의 혼합물을 함유하는 화합물을 포함하는 합금을 선택하는 것이 좋다. 절연기층이 존재하는 경우에, 가장 중요한 요건은 강성 포스트(post)의 융점과 같거나 낮은 융점을 가져야 한다는 점이다. 일반적으로, 발명자는 100℃ 내지 500℃의 융점차를 이용하였으나, 연성층은 강성층의 융점보다 적어도 50℃가 낮아야 한다. 연성 물질은 여러 종류의 물질 로 구성되어 콘택드의 비평면성을 해소하는 데 필요한 적절한 높이를 부여할 수 있다는 장점이 있다. 사실상, 연성 물질은 강성 물질의 절연기 포스트 상부에 형성될 수 있다. 예를 들면, 어떤 경우에는, 연성 물질은 Au/Sn으로 구성되고, 최고 5 미크론이다. 다른 경우에는, 연성 물질의 보다 얇은 층(예를 들면, 1 내지 1.5 미크론)으로 커버된 강성 물질(니켈 4 미크론 등) 더미로 구성될 수 있다.
연성 커버 물질 (캡/접착층): 이들은 주석, 인듐, 납 또는 아연 등의 저온 금속(또는 합금)과 같이 온도에서 습성(wet)을 갖는다. 이러한 커버 물질은 일반적으로 연성 물질층 보다 두께가 훨씬 얇다는 점이 중요하다. 예를 들면, 대개 약 10 내지 20배 정도는 얇을 것이다. 예를 들면, 연성 (절연기 포함) 물질은 최대 5 미크론이고, 연성 커버 물질은 0.5 미크론이고, 일반적으로 0.1 내지 1 미크론 범위(또는, 연성층 두께보다 약 50 내지 5배 더 얇은 두께)이다. 이러한 커버 물질로서 주석(Sn)이 바람직하다. 이러한 커버 물질은 융점이 낮고, 택 공정에서 액체로 변한다. 그러나, 상기 층의 두께가 매우 작으므로, 인접 콘택 사이에 단락이 발생하지 않으며, 충분히 액화되지 않더라도, 그러하다. 이와 동시에, 택 단계가 액상 공정이 되므로, 커버 물질은 강성 캡에 보다 신속하게 부착될 수 있다. 일반적으로, 커버 물질은 융해 후에, 결과조합물이 강한 결합에 적합하도록 연성 물질과 호환가능하도록 선택되어야 한다. 주석을 예로 들면, 이러한 방식은 대부분 주석 캡을 포함하는 Au/Sn 콘택에 적용될 수 있다.
연성 커버 물질 (산화 배리어)/강성 커버 물질 (확산 캡): "택(tack)" 공정에 이용할 경우, 접착층은 주석 또는 아연 등과 같은 산화되기 쉬운 물질이고, 매 우 두께가 얇은 산화 배리어으로 커버될 수 있다. 다른 방법으로는, 택 공정에서 반응성 가스 또는 액체를 이용하여 산화물을 제거하거나, 충분히 높은 압력을 이용하여 산화물을 분해하여야 하며, 이는 캡으로서 인듐을 이용하는 경우에 발생할 수 있다. 커버 물질은 에폭시일 수도 있다. 대부분의 물질에, 캡보다 10배 얇은 두께가 이용된다. 연성 커버 물질은 연성 커버 물질이 강성 커버 물질 또는 연성 커버 물질과 접하여 혼합하기 시작할 때, 저온 합금(또는 접착제가 됨)이 되는 고온 물질이 될 수 있다. 예를 들면, 두 개의 커버가 혼합가능성 에폭시의 두 부품인 경우이거나, 산화 배리어이 금이고 연성층이 금/주석이고 부착 공정에서, 주석을 산화층 내로 상호혼합하는 경우에는, 물질이 융점이 더 낮게 된다. 일반적으로, 이러한 층은 쉽게 산화될 수 없는 금속/물질일 수 있다 (Au, Pt 등).
도 243a 내지 243C는 택 및 융해 공정에서 상기 변형예를 이용하여 형성한 실제 콘택 (마더 및 도터)의 단면의 사진이고, 다른 층의 예와 이들이 어떻게 상호작용을 하거나 하지 않는지를 보여준다.
도 243a는 택 및 융해 공정 중의 택 단계가 끝난 후, 마더 웨이퍼 및 도터 웨이퍼와 결합한 한 쌍의 콘택을 나타낸다. 여기에서 알 수 있는 바와 같이, 둘 사이의 결합은 우수하지만, 넓은 영역의 비결합 물질에 의해 증명되는 듯이 지속적이지 않다.
도 243b는 융해 단계 완료 후, 유사한 콘택 쌍을 나타낸다. 여기서, 배리어을 이용한 것과 같이, 결합이 지속적임을 알 수 있다. 도 237a와 도 237b에서, 연성 물질은 배리어 사이에 상당히 트랩(trap)됨을 유념하여야 한다.
도 243c는 융해 단계 후, 유사하게 결합된 콘택 쌍의 사진이다. 상기 사진에서, 성분들은 명확하게 보이지는 않으나, 마더 및 도터 웨이퍼의 IC 패드가 있어, 둘 사이에 크기의 상대적 관계를 분별할 수 있다.
연결-관련 툴링( Tooling )
칩, 다이 및 웨이퍼 기재와 칩의 상호연결과 관련된 다양한 어프로치(approaches)와, 많은 치환, 변형 및 이들의 조합을 이용할 수 있는 세부 사항을 설명하였고, 결합 공정에 기여하도록 고출되어 유리하게 이용될 수 있는 다양한 형태의 툴링(tooling)을 분기하고 설명할 수 있다. 이러한 툴링 방법 중에서 치환, 변형 및 이들의 조합을 달성하는 데 중요한 것은 않으나, 오히려, 이들은 개발되어 상기 공정을 수월하게 해주고, "피크 및 플레이스(pick and place)," 등의 다른 칩-관련 공정에 이용할 수 있으며, 특히, 다중칩상에 동시 수행하는 데 바람직하고, 이와 동시에 칩의 높이가 서로 다른 경우에 특히 바람직하다.
설명을 위한 목적으로, 택 및 융해 공정에서의 용도와 관련된 툴링 변형예를 언급할 것이나, 변형예는 방법의 부분이나 사소한 변형예이므로, 방법을 이해하면 더욱 단순한 이용을 설명할 필요가 없다.
상술한 바와 같이, 부착 공정은 두 단계로 이루어진다. 제 1 단계는 칩을 서로 가볍게 부착하는 "택" 단계이고, 제 2 단계는 결합 강도를 부여하는 "융해" 단계이다. 택 단계는 콘택을 가열하고, 저압 하에 콘택이 인접하게 하여, 두 대응 콘택 상에 있는 물질들이 상호확산할 수 있게 한다.
상기 공정 중에, 중력만으로는 필요한 압력을 충분히 제공하지 못한 경우, 공정 중 칩이 이동하지 않도록 저압을 인가함으로써, 콘택의 접착이 적합하지 못하게 하여 웨이퍼 핸들링(handlilng)에 저항할 수 없게 하는 부착면의 기계적 쇼크 또는 비균일성의 가능성을 줄인다. 또한, 상기 압력은 부분 가열로 인해 연성 물질이 부분적으로 또는 전체적으로 액체가 되는 경우 (또는 단순히 액화되지 않고 이론보다 연성성이 높아서, 압력과 표면 장력 또는 다른 힘을 방해하는 경우, 상기 연성 물질의 지나친 연성이 발생하는 경우)에는, 상기 부분의 과다한 단독 및 공동 측면 운동을 방지할 수 있다. 따라서, 저압을 인가하여 융해 공정에서 더 넓은 온도와 처리 조건의 허용 범위를 확보함으로써, 제조 오차(tolerances)와 편차를 규명할 수 있다.
그러나, 칩에 압력을 인가하는 것의 문제점 중의 하나는, 기재 소자(예를 들면, 웨이퍼)가 부착된 다중 칩을 갖는 경우, 각 칩은 평면상에 있지 않고, 심지어는 높이가 상당히 다를 수도 있다는 점이다. 이에 따라, 칩 상부에 편평한 표면 또는 평판을 단순히 배치할 경우, 인가 전압은 비균일하게 인가될 것이다.
후술하는 바와 같이, 전술한 사항을 도출하기 위해 고안한 방법은 상이한 높이에 따르거나 이를 규명하여 모든 칩에 동일한 압력이 인가될 수 있게 하는 힘의 공급원과 칩 사이의 배치를 이용하는 것이다.
이러한 배치의 이용을 달성하는 방법 중의 하나는 일대일 배치를 기본으로 하여, 각 칩과 어울리는 일련의 핀이나 포스트를 이용하는 것이다. 후술할 각 툴링 방법의 특성이나, 다른 툴링 방법의 특성과 조합하여 다른 변형예를 도출할 수 있음을 이해하면서, 이제부터 상기 방법의 두 변형예를 설명할 것이다.
도 244 내지 247는 핀 또는 포스트 계열 방법을 수행하는 툴링의 실시예를 나타낸다.
도 244 및 도 245에 나타낸 바와 같이, 상기 방법은 프레임 24404 내에 있는 핀 또는 포스트 세트 24402를 이용한다. 각 핀 또는 포스트는 적어도 길이 방향 축을 따라 이동할 수 있다 (일부 구현예에서는, 평면 또는 기울기가 잠재적인 특성인 경우, 추축의 미세한 (sleight) 각도를 허용할 수 있다). 포스트 또는 핀은 수축되어 분리될 수 있다. 포스트 또는 핀은 하나의 칩에 접하도록 배치된 표면을 갖는다.
일 구현예에 따르면, 소정의 핀 또는 포스트의 표면은 편평하고, 압력을 가하는 칩와 역상의 다이, 또는 특정 용도에 적합한 다른 형태를 가질 수 있다. 또한, 표면에 또는 그 인접부에서 핀 또는 포스트는 그 자체로 원형 교차부나 비원형 (예를 들면, 타원형, 사각형, 육각형, 팔각형 등) 폐쇄 형태일 수 있다. 게다가, 표면의 둘레와 평면 면적은 인접하는(예를 들면, 칩의 주변으로 연장되거나, 내부에 일부 또는 전체가 포함될 수 있는) 특정 칩의 경계와 면적보다 크거나 작을 수 있다. 칩을 손상(특히, 크래킹(cracking) 또는 칩핑(chipping))하지 않으면서, 표면이 칩에 힘을 가할 수 있도록 배치하는 것이 중요하다.
사용시, 프레임 내에 있는 포스트는 (경우에 따라, 프레임 그 자체) 자발적인 조건에서 포스트가 칩과 적합하게 접할 때까지 하향한다 (도 245). 이러한 경우가 되면, 핀은 적당한 위치에 고정된다. 그 결과로서, 프레임 (구현예들에서는, 핀 또는 포스트)에 적합한 정도의 힘을 가할 수 있다. 툴(tool)이 아래로 이동함 에 따라, 힘이 각 칩에 핀 또는 포스트를 통해 균등하게 전달될 수 있도록 칩에 수직 방향의 힘만을 가한다.
그 후에, 본 발명에 따르거나, 다른 방법으로 결합 공정을 상술한 진행할 수 있다.
도 246 및 도 247는 칩 하나에 핀 또는 포스트를 하나 이용하는 것 대신에, 각 칩을 접합하는 데, 더 작은 핀 또는 포스트 그룹을 이용하는 점을 제외하고, 도 244 및 도 245의 방법과 유사한, 핀 또는 포스트 계열 방법을 나타낸다. 이 결과로서, 상기 방법에 따르면, 일 그룹에 있는 각 핀 또는 포스트는 하나의 칩의 비평면성 또는 높이 차를 규명하는 데 이용될 수 있다. 게다가, 일 구현예에 있어서, 적어도 수개의 핀이 칩의 주변 경계 외에 있도록 배치하는 경우, 칩의 상부 표면 아래로 핀을 연장함으로써, 침이 측면 운동을 하게 한다. 반면에, 상기 방법은 프레임, 그룹 또는 핀을 통해 힘을 인가할 수 있도록 자발적 그룹의 핀/포스트의 표면 24606을 각 칩과 접하게 하여 고정하는 칩당 핀/포스트와 동일하다. 또한, 그룹 내에 있는 핀/포스트는 각 표면 주위에 원형 또는 비원형 교차부를 가질 수 있다. 또한, 하기에서 알 수 있는 바와 같이, 핀의 적합한 형태를 선택하여, 일 그룹 내에 있는 핀/포스트를 이격을 형성하거나 제거하고, 원하는 장점을 달성할 수 있다. 각 핀/포스트 또는 그룹 (칩 하나당 복수 개의 핀/포스트인 경우)은 이들을 통해 전달된 압력으로 인해 칩이 깨지지 않고, 공정 중에 칩의 모서리 또는 구석부분이 깨지지 않도록 충분히 넓을 필요가 있음을 유념하여야 한다.
두 경우에서, 포스트 또는 핀을 보유하는 프레임을 이용하여, 일단 고정이 되면, 포스트 또는 핀을 수직 방향으로 의미있게(meaningfully)만 이동하여, 웨이퍼에 부착된 칩의 구조에 따라 구조체가 수직 압력만을 가할 수 있게 할 수 있다.
바람직하게는, 기술한 바와 같이, 택 및 융해 방법을 이용하는 경우, "택" 단계에 필요한 힘은 콘택 당 1 g 이하이고, 융해 공정에서는, 일반적으로 콘택 당 0.001 g이하이다. 이 결과로서, 디자인 선택에 따른 문제이고, 툴링과 그 용도를 이해하는 데 중요하지 않은 클램핑(clamping) 또는 록킹(locking) 등의 방법을 통해 핀 또는 포스트를 어려움 없이 고정할 수 있다.
바람직하게는, 일 구현예에서, 칩에 진공을 인가할 수 있게 함으로써 상기 툴링 중의 어느 하나를 더욱 향상할 수 있다. 칩당 핀/포스트 툴링의 경우에, 이는 포스트 표면 24406상에 있는 포스트와 개구부를 통과하는 통로 24412 및 24414를 제공함으로써 달성될 수 있다. 다른 방법으로는, 핀/포스트 그룹 방법을 이용하여, 핀/포스트 자체가 진공이 통하는 통로를 제공할 수 있다. 다른 방법으로는, 핀/포스트의 적합한 형태와 간격을 결정하여, 진공이 그 사이의 통로에 통하도록 인접 핀 사이의 통로를 (칩 경계 내에) 형성하거나, (칩 주변 근처로) 제거할 수 있다.
이러한 변형예를 이용한 일 툴링 실시예에 따르면, 툴링 자체를 픽-앤-플레이스(pick-and-place) 공정에 이용하거나, 택 또는 융해 등의 공정 중에 진공이 칩의 비수직(바람직하지 않은) 운동을 더욱 저해할 수 있도록 칩에 진공을 인가할 수 있다.
또 다른 방법을 통해서, 초기에 핀 또는 포스트를 칩과 접착하게 해주는 물 질을 핀 또는 포스트의 표면 24406 및 24606에 도포할 수 있고, 이러한 물질은 공정이 완료되면 "분리(detach)"할 수 있도록 선택될 수도 있다. 예를 들면, 택 또는 융해 온도 정도에서 액화되어 흐르거나, 융해되거나, 기화되는 물질을 표면에 이용할 수 있으나, 칩을 손상하지 않고 칩 또는 칩이 부착된 소자에 잔여물을 남기는 경우, 잔여물은 무해 공정을 통해 제거되거나, 불리한 효과 없이 무시될 수 있다.
포스트/핀 용액은 수직 운동만을 부여하고, 상기 방법의 구현예들에서는 실제로 칩이 제자리를 유지하지 않고, 어떤 경우에는, 힘이 각 칩에 균일하게 인가되는 것과 칩이 택 또는 융해 등의 공정 중에 경사지지 않는 것을 보장할 수 없다. 이에 따라, 몇 경우에서는, 칩의 운동, 또는 각 칩이나 높이가 다른 칩 사이의 비균일 융해가 발생할 수 있다.
이 경우에는, 도 248 및 도 249에 나타낸 바와 같이, 칩상에 압력을 유지하면서 스크래칭, 칩핑(chipping) 또는 칩의 손상을 야기하는 국부화 압력을 방지하는 다양한 부분의 높이에 따르거나 조절하는, 강성 플레이트 24804와 도터 칩 24906 사이에 형성된 스폰지 유연성 순응성 또는 변형성 물질 24802을 이용한 툴링 방법을 이용할 수 있다. 이 방법은 특정 용도에 적합한 두께(일반적으로, 0.01'' 내지 0.125'')의 스폰지 또는 변형물을 이용한다. 상기 물질의 비제한적예는 Kalrez® 7075, Kapton®, 또는 Teflon® 과 같은 고온 중합체 (제조사: 모두 듀퐁사(DuPont)), 고온 실리콘 고무, 열 패드 (제조사: Bergquist Company of Chanhassen, MN.), Zircar RS-100 (제조사: Zircar Refractory Composites, Inc, 플로리다, N.Y. 10921) 등의 세라믹 섬유 강화 알루미나 복합체, McMaster-Carr Supply Company에서 카타로그 번호 390-2xM, 390-4xM 및 390-8xM(x: 너비를 나타내는 1, 2 또는 3)로 제조되는 산화 알루미늄계 세라믹 테이프 등과 같은 세라믹 테이프, 세라믹 섬유 스트립 (제조사: McMaster-Carr, 부품 번호: 87575K89), 유리섬유 페이퍼(제조사: McMaster-Carr, 부품 번호: 9323K21) 또는 기타 물질을 포함하지만, 이에 제한되는 것은 아니다.
게다가, 플레이트와 칩 사이에 이용되는 물질에 따라, 2회 이상의 압력 인가와 결합에 재이용하거나, 일회용만으로 이용되는 물질일 수 있다.
도 249에 나타낸 핀/포스트 변형예와 같이, 플레이트는 압력하에 칩상으로 내려가므로, 변형 물질이 칩에 따르게 되고, 그 주변을 칩으로 에워싸게 하여, 측면 운동에 구속되게 한다. 그 후, 핀/포스트계 툴링을 이용하여 결합 공정을 진행한다.
다른 방법으로는, 바람직하게도, 특정 용도가 프레임을 통해 핀/포스트에 힘을 인가하기에 덜 바람직한 경우에, 이러한 배치는 핀/포스트계 툴링에 따라 이용될 수 있다. 이러한 배치에서, 핀계 툴링은 상술한 바와 같이 적용된다. 그러나, 핀/포스트는 높이가 모두 같고, 일단 칩과 접하게 되면, 핀/포스트 말단이 칩과 동일한 높이 차를 나타낸다. 그러나, 칩과 반대 방향에 있는 핀/포스트의 말단에 플레이트와 물질 배치를 이용하여, 높이 차를 이용할 수 있고, 적합한 힘을 쉽고 균일하게 인가할 수 있다. 게다가, 이 방법을 통해, 칩과 직접 접하여야만 하는 물 질로서 내온성이 필요없는 물질을 칩으로부터 충분히 물리적 제거할 수 있을 것으로 보인다.
칩이 이와 결합한 소자와 계속 접합하게 하기 위한 다른 방법은 도 250 내지 도 254에 나타낸 도 248 및 도 249의 플레이트 변형예와 유사하고, 비교적 두께가 얇지만 강성인 물질 25002를 바람직하게는 액상 또는 겔 형태로 적층된 후 경화될 수 있는 경화성 물질 25004로 코팅하여 형성된 몸체 25000으로 구성되는 툴링을 포함한다.
상기 몸체 25000는 수평을 유지하면서 경화성 물질 25004에 각각 접착될 수 있도록 칩 24906 어레이 상에 배치된다 (도 251). 경화성 물질은 경화되어 몸체 전부가 강성이 된다 (또는, 경화성 물질이 두께를 유지하는 한, 융해 몸체의 강성부는 유연성 순응성 물질이고, 경화되면, 몸체 전체(즉, 몸체와 경화성 물질)가 강성체와 같이 행동할 수 있도록 충분한 두께를 유지한다.
일단 경화되면, 칩은 부착된 소자로 이동될 수 있어, 필요한 경우, 부착 공정 중에 몸체가 별도의 이동가능한 추로 질량을 잴 수 있다 (도 252). 게다가, 경화성 물질이 각 칩에 부착되어 경화되므로, 부착된 칩은 전 몸체의 자체 운동을 제외하고, 어느 방향(측면, 수직, 또는 틸트 (피치 및 편요각)으로 서로 이동할 수 없다. 이에 따라, 부착 공정에서 전체 몸체가 같은 높이를 유지하는 경우, 칩은 유사한 배향을 유지할 것이다.
선택적으로, 언더필 (underfill) 25302 물질을 몸체와 칩이 부착되어 있는 소자 사이에 유입할 수 있다 (도 253). 언더필 25302은 칩과 칩이 부착된 소자 사 이의 갭을 충진하는 데 이용할 수 있다. 게다가, 칩과 몸체 사이의 영역이 밀봉되기 때문에, 언더필 25302은 제어가능한 방법으로(즉, 바람직하지 않은 곳에 흐르지 않고) 유입될 수 있다
일단 결합하면, 추를 제거하거나(이용한 경우), 언더필을 적용한 후(이용한 경우), 칩을 손상하지 않는 적합한 공정(예를 들면, 웨이퍼의 하부 랩핑(lapping) 또는 연마(polishing) 등의 화학 공정, 또는 화학 기계적 공정 (CMP))을 이용하여 전체(또는, 넓은 부분) 몸체를 제거할 수 있다 (도 254). 몸체를 제거함으로써, 현재의 하부 소자인 것과 같이 칩의 새로운 층이 부착되게 하는 데 전체 칩 어셈블리를 이용할 수 있다.
이와 유사하게도, 상기 "몸체(body)" 방법은 핀/포스트 높이 차를 규명하고 직접 인가 외의 방법을 통해 프레임에 힘을 인가하는 핀/포스트계 툴링과 병용될 수 있다. 이러한 경우에는, 핀/포스트는 칩과 접하게 되어, 칩과 반대에 있는 몸체는 핀/포스트의 말단부와 접하게 되어 경화된다. 그 후에, 바람직한 공정에서 상술한 바와 같이 힘을 인가한다. 일단 칩을 부착하면, 정상적인 핀/포스트 방법과 같이, 핀/포스트-프레임-전체 몸체 조합물은 칩으로부터 쉽게 제거될 수 있다. 그 후에, 전체 몸체는 경화성 물질을 연화시키거나 제거하는 편리한 공정을 통한 핀/포스트-프레임 툴링을 이용하거나, 경화성 물질 밖의 지점에서 핀을 단순히 절단하거나 전단하여 분리할 수 있다.
또한, 이러한 조합 방법의 다른 이점은, 특정 변형례와 관련하여 상술한 바와 같이, 다중 칩을 하나 이상의 각 하부 소자에 결합하는 어셈블리-라인 방법이 픽-앤-플레이스 방법의 일부를 이용하는 경우에, 반복가능성이 있다는 점이다.
마지막으로, 변형, 치환 또는 이들의 조합뿐만이 아니라 상기 툴링의 모든 사항과 관련하여, 특정 용도에 필요한 경우, 공정의 융해 단계에서, 형성 가스 등의 가스, 포름산 또는 플럭스(flux)를 프레임과 칩 사이에 유입할 수 있음을 주지하여야 한다.
어느 경우에는, 핀/포스트 방법은 플레서블 또는 스폰지 물질을 이용하는 것이 바람직함을 주목하여야 할 것이다 (즉, 그 자체로 칩에 지나치게 높은 측압을 인가함으로써, 경사지게 하거나, 융해 공정 중에 이동하게 하거나, 융해 공정 조건과 관련하여 매우(상업적으로 실행가능한) 엄격한 내성을 필요로 할 수 있다).
요약하면, 본 발명을 광학 칩(즉, 하나 이상의 레이저, 하나 이상의 광탐지기, 또는 이들의 조합)을 포함하는 특정 형태의 칩과 관련하여 기술하였으나, 여기에서 기술된 방법은 광학 부품과 아울러, 또는 이를 대체하는, 트랜지스터 또는 전자 회로 부품을 포함하는 도프된 반도체칩의 일종에 "스루-칩(through-chip)" 전자 접합부를 형성하는 데 균등하게 잘 이용될 수 있다.
마찬가지로, 특정 물질은 "포스트(post) 및 관통(penetration)" 콘택 물질로서 이용하기에 적합한 것으로 확인되었으나, 중요한 특성은 이용된 특정 물질이 아닌, 둘 사이의 확산이 발생하여 접합부를 형성하게 하는 둘 사이의 상대적인 경도이므로, 이들 물질은 언급한 이용가능한 물질만을 의미하는 것은 아니다.
특정 물질쌍은 이용가능성, 비용, 이용된 다른 구성 요소 또는 여기서 기술한 바와 관련이 없는 제조관련 공정과의 호환가능성 등의 요인에 의해 어느 정도는 결정되므로, 수개의 잠재적으로 무한한 물질쌍보다 더 많이 항목화하는 것은 도움이 되지 않는다. 마찬가지로, 광학 에폭시 외에도 광학 투과성 물질이 많이 있다. 그러나, 특정 용도로 이용할 특정 물질의 선택 기준은 본 논점과 적절하지 않은 다른 요인에 의해 영향을 받거나 좌우된다. 따라서, 특정 용도에 필요한 보이드에 삽입되어 레이저광을 투과하는 광학 투과성 매질 (또는 매질들)은 이들의 모든 가능한 대체물을 구체적으로 나열하지 않더라도 바람직하게 이용가능한 물질로서 간주됨을 이해하여야 한다.
따라서, 본 명세서(도면 포함)는 많은 실시예의 예시적인 목적으로만 제시하였음을 이해하여야 한다. 독자의 편의를 위해, 본 명세서는 모든 가능한 실시예를 대표하고 본 발명의 원리를 교시하는 실례에 중점을 두었다. 본 명세서는 모든 가능한 변형물을 비제한적으로 열거하지 않는다. 다른 실시예는 본 발명의 특정 부분을 제시하지 않는 점과, 언급하지 않은 다른 실시예도 본 발명의 일부에 이용가능한 점은 다른 실시예의 범위의 포기를 의도한 것이 아니다. 본 발명의 당업자는 언급하지 않은 많은 실시예가 본 발명과 동일한 원리에 편입되어, 다른 실시예도 이와 동등함을 이해할 것이다.

Claims (30)

  1. 전기 콘택(contact)들을 접합하는 방법에 있어서,
    제1 물질을 이용하여 제1 반도체 상에 제1 콘택을 형성하는 단계;
    제2 물질을 이용하여 제2 반도체 상에 제2 콘택을 형성하는 단계로서, 상기 제2 물질은 상기 제1 물질보다 유연(malleable)하고, 상기 제1 물질은 상기 제2 물질보다 강성(rigid)인 것인, 상기 제2 콘택 형성 단계;
    상기 제1 및 제2 반도체가 접촉하도록 상기 제1 및 제2 반도체를 합치는 단계;
    상기 제1 및 제2 콘택을 상기 제2 물질의 용융점(melting point) 미만 및 택(tack) 온도 이상의 범위에 있는 제1 온도까지 가열하는 단계;
    상기 제1 및 제2 콘택을 냉각하는 단계를 포함하고,
    상기 제1 및 제2 콘택 사이에 접합부(bond)가 형성되고, 상기 접합부는 상기 제1 및 제2 반도체 사이의 금속 실(metallic seal)을 정의하며, 상기 금속 실은 이 금속 실의 일측 상의 제1 볼륨을 상기 금속 실의 다른 측 상의 제2 볼륨과 분리시키는 것인, 전기 콘택 접합 방법.
  2. 제1항에 있어서, 상기 제1 콘택을 형성하는 단계는 측벽 구조를 형성하는 단계를 더 포함하고, 상기 측벽 구조는 임의의 용융된(melted) 제2 물질을 측벽 내에 유지하도록 구성되는 것인 전기 콘택 접합 방법.
  3. 제2항에 있어서, 상기 제1 및 제2 콘택을 상기 제1 물질의 용융점 미만 및 융해(fuse) 온도 이상의 범위에 있는 제2 온도까지 가열하는 단계를 더 포함하는 전기 콘택 접합 방법.
  4. 제1항에 있어서, 상기 제2 콘택을 형성하는 단계는,
    상기 제2 물질을 스퍼터 증착 프로세스(sputter deposition process)를 통해 증착하는 단계; 전기 도금 기술(electroplating technique)을 이용하여 시드 물질 상에 상기 제2 물질을 도금하는 단계; 또는 무전해 도금 기술(electroless plating technique)을 이용하여 시드 물질 상에 상기 제2 물질을 도금하는 단계 중 하나의 단계를 포함하는 것인 전기 콘택 접합 방법.
  5. 제1항에 있어서, 상기 금속 실은 상기 제1 볼륨 및 상기 제2 볼륨 사이에 밀폐 장벽(hermetic barrier)을 형성하는 것인 전기 콘택 접합 방법.
  6. 제1항에 있어서, 상기 제1 콘택은 상기 제2 콘택으로 연장되는 것인 전기 콘택 접합 방법.
  7. 제1항에 있어서, 상기 제1 및 제2 반도체를 합치는 단계는 상기 제1 물질이 상기 제2 물질을 관통하도록 하는 것인 전기 콘택 접합 방법.
  8. 제1항에 있어서, 상기 금속 실은 상기 제1 볼륨 내에 위치한 장치를 보호하도록 구성되는 것인 전기 콘택 접합 방법.
  9. 제1항에 있어서, 상기 제1 또는 제2 콘택 중 적어도 하나의 콘택은 각 콘택의 반도체의 적어도 일부분으로 연장되는 것인 전기 콘택 접합 방법.
  10. 제1 기판 물질로서, 이 제1 기판 물질 상에 제1 전기 컴포넌트를 구비하는 것인, 상기 제1 기판 물질;
    제2 기판 물질로서, 이 제2 기판 물질 상에 제2 전기 컴포넌트를 구비하는 것인, 상기 제2 기판 물질;
    상기 제1 기판 물질 상의 제1 전기 콘택; 및
    상기 제2 기판 물질 상의 제2 전기 콘택을 포함하고,
    상기 제1 및 제2 전기 콘택은 총괄적으로(collectively) 제1 물질 및 제2 물질을 포함하고, 상기 제1 물질은 상기 제2 물질보다 강성(rigid)이고, 상기 제2 물질은 상기 제1 물질보다 유연(malleable)하고,
    상기 제1 및 제2 전기 콘택은 상기 제1 및 제2 전기 컴포넌트 사이에 전기 접속부를 형성하기 위해 직접 연결되고, 상기 전기 접속부에서 상기 제1 물질은 상기 제2 물질을 관통하고,
    상기 제1 전기 콘택의 일부분 및 상기 제2 전기 콘택의 일부분을 포함하는 상기 전기 접속부는 볼륨의 주변부(periphery)를 정의하고,
    상기 볼륨은 이 볼륨의 외부로부터의 물질들에 대해 불침투성(impervious)인 것인 전자 장치.
  11. 제10항에 있어서, 상기 제1 기판 물질 또는 상기 제2 기판 물질 중 적어도 하나는, 도핑된 반도체를 포함하는 것인 전자 장치.
  12. 제10항에 있어서, 상기 제1 기판 물질 또는 상기 제2 기판 물질 중 적어도 하나는 집적 회로 칩을 포함하는 것인 전자 장치.
  13. 제10항에 있어서, 상기 제1 물질은 상기 제2 물질의 용융점 미만의 온도에서 상기 제2 물질을 관통하도록 구성되는 것인 전자 장치.
  14. 제13항에 있어서, 상기 제1 및 제2 물질은 상호 확산(interdiffuse)되는 것인 전자 장치.
  15. 제13항에 있어서, 상기 제1 물질은 Al, Au, Co, Cr, Cu, Ni, Pd, Pt, Ta, W, 또는 Al, Au, Co, Cr, Cu, Ni, Pd, Pt, Ta, W 중 두 개 이상의 합금 중 하나를 포함하는 것인 전자 장치.
  16. 제13항에 있어서, 상기 제2 물질은 Sn, In, Pb, Bi, Al, Zn, Mg, 또는 Sn, In, Pb, Bi, Al, Zn, Mg 중 두 개 이상의 합금 중 하나를 포함하는 것인 전자 장치.
  17. 제13항에 있어서, 상기 제2 물질은 상기 제1 물질의 용융점보다 적어도 50℃ 낮은 용융점을 갖는 금속 또는 합금을 포함하는 것인 전자 장치.
  18. 제13항에 있어서, 상기 제1 물질은, 상기 제2 물질의 용융점보다 적어도 50℃ 높고 1050℃보다 낮은 범위에 있는 용융점을 갖는 금속 또는 합금을 포함하는 것인 전자 장치.
  19. 제10항에 있어서, 상기 제1 및 제2 콘택은 접지(ground)에 접속되는 것인 전자 장치.
  20. 제10항에 있어서, 상기 제1 기판 물질 또는 상기 제2 기판 물질 중 하나는 전자 집적 회로를 포함하고, 상기 전기 접속부는 실드(shield)를 포함하는 것인 전자 장치.
  21. 제10항에 있어서, 상기 전기 접속부는, 적어도 하나의 전기 전도성 경로의 주변에 배치되고 상기 적어도 하나의 전기 전도성 경로부터 전기적으로 절연되는 실드를 포함하는 것인 전자 장치.
  22. 제10항에 있어서, 상기 제1 기판 물질은 집적 회로 칩을 포함하고,
    상기 집적 회로 칩은 이 칩의 일부분을 통과하는 전기 전도성 비어(via)를 포함하고,
    상기 전기 전도성 비어의 일부분은 상기 제2 기판 물질 상의 제3 전기 콘택에 접속되고,
    상기 전기 전도성 비어, 상기 제3 전기 콘택, 또는 상기 전기 전도성 비어의 상기 일부분을 상기 제3 전기 콘택에 접속하는 전도성 경로 중 적어도 하나는 상기 볼륨 내에 위치하는 것인 전자 장치.
  23. 제10항에 있어서, 상기 제1 기판 물질은 상기 제1 전기 콘택에 접속되는 금속을 더 포함하고, 상기 제1 전기 콘택에 접속되는 상기 금속은 상기 제1 또는 제2 기판 물질의 적어도 일부분으로 연장되는 것인 전자 장치.
  24. 제23항에 있어서, 상기 금속은 실드로서 동작하도록 배치되는 것인 전자 장치.
  25. 제1 기판 물질;
    상기 제1 기판 물질에 결합되는 제2 기판 물질;
    상기 제1 기판 물질 상의 제1 전기 콘택;
    상기 제2 기판 물질 상의 제2 전기 콘택을 포함하고,
    상기 제1 및 제2 전기 콘택은 전기 접속부를 형성하기 위해 직접 연결되고,
    상기 제1 전기 콘택의 일부분 및 상기 제2 전기 콘택의 일부분을 포함하는 상기 전기 접속부는 볼륨의 주변부를 정의하며, 상기 볼륨은 상기 볼륨의 외부로부터의 물질들에 불침투성이고,
    상기 제1 또는 제2 전기 콘택 중 적어도 하나는 상기 제1 또는 제2 기판 물질로 거리를 연장하는 것인 전자 장치.
  26. 제25항에 있어서, 상기 제1 기판 물질 또는 상기 제2 기판 물질 중 적어도 하나는, 도핑된 반도체를 포함하는 것인 전자 장치.
  27. 제25항에 있어서, 상기 제1 기판 물질 또는 상기 제2 기판 물질 중 적어도 하나는, 집적 회로 칩을 포함하는 것인 전자 장치.
  28. 제25항에 있어서, 상기 전기 접속부는 접지에 접속되는 것인 전자 장치.
  29. 제25항에 있어서, 상기 제1 기판 물질 또는 상기 제2 기판 물질 중 하나는 전자 집적 회로들을 포함하고, 상기 전기 접속부는 실드를 포함하는 것인 전자 장치.
  30. 제25항에 있어서, 상기 전기 접속부는 적어도 하나의 전기 전도성 경로를 적어도 다른 하나의 전기 전도성 경로와 전기적으로 절연하는 실드를 포함하는 것인 전자 장치.
KR1020077029401A 2005-06-14 2006-06-14 칩간 콘택 분리 KR101090616B1 (ko)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US69075905P 2005-06-14 2005-06-14
US60/690,759 2005-06-14
US11/422,551 US7847412B2 (en) 2005-06-14 2006-06-06 Isolating chip-to-chip contact
US11/422,551 2006-06-06

Publications (2)

Publication Number Publication Date
KR20080019623A KR20080019623A (ko) 2008-03-04
KR101090616B1 true KR101090616B1 (ko) 2011-12-08

Family

ID=40174840

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020077029401A KR101090616B1 (ko) 2005-06-14 2006-06-14 칩간 콘택 분리

Country Status (5)

Country Link
US (11) US7767493B2 (ko)
JP (1) JP5401093B2 (ko)
KR (1) KR101090616B1 (ko)
CN (1) CN101258593B (ko)
WO (1) WO2006138457A2 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8981574B2 (en) 2012-12-20 2015-03-17 Samsung Electronics Co., Ltd. Semiconductor package

Families Citing this family (210)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050180095A1 (en) 1996-11-29 2005-08-18 Ellis Frampton E. Global network computers
US6725250B1 (en) * 1996-11-29 2004-04-20 Ellis, Iii Frampton E. Global network computers
US6167428A (en) 1996-11-29 2000-12-26 Ellis; Frampton E. Personal computer microprocessor firewalls for internet distributed processing
US7805756B2 (en) 1996-11-29 2010-09-28 Frampton E Ellis Microchips with inner firewalls, faraday cages, and/or photovoltaic cells
US8225003B2 (en) 1996-11-29 2012-07-17 Ellis Iii Frampton E Computers and microchips with a portion protected by an internal hardware firewall
US7506020B2 (en) 1996-11-29 2009-03-17 Frampton E Ellis Global network computers
US7926097B2 (en) 1996-11-29 2011-04-12 Ellis Iii Frampton E Computer or microchip protected from the internet by internal hardware
US8084866B2 (en) 2003-12-10 2011-12-27 Micron Technology, Inc. Microelectronic devices and methods for filling vias in microelectronic devices
US7091124B2 (en) 2003-11-13 2006-08-15 Micron Technology, Inc. Methods for forming vias in microelectronic devices, and methods for packaging microelectronic devices
US20050247894A1 (en) 2004-05-05 2005-11-10 Watkins Charles M Systems and methods for forming apertures in microfeature workpieces
US7045827B2 (en) * 2004-06-24 2006-05-16 Gallup Kendra J Lids for wafer-scale optoelectronic packages
US7232754B2 (en) 2004-06-29 2007-06-19 Micron Technology, Inc. Microelectronic devices and methods for forming interconnects in microelectronic devices
SG120200A1 (en) 2004-08-27 2006-03-28 Micron Technology Inc Slanted vias for electrical circuits on circuit boards and other substrates
US7300857B2 (en) 2004-09-02 2007-11-27 Micron Technology, Inc. Through-wafer interconnects for photoimager and memory wafers
US7271482B2 (en) 2004-12-30 2007-09-18 Micron Technology, Inc. Methods for forming interconnects in microelectronic workpieces and microelectronic workpieces formed using such methods
US8456015B2 (en) 2005-06-14 2013-06-04 Cufer Asset Ltd. L.L.C. Triaxial through-chip connection
US7781886B2 (en) 2005-06-14 2010-08-24 John Trezza Electronic chip contact structure
US7838997B2 (en) 2005-06-14 2010-11-23 John Trezza Remote chip attachment
US7157372B1 (en) 2005-06-14 2007-01-02 Cubic Wafer Inc. Coaxial through chip connection
US7560813B2 (en) 2005-06-14 2009-07-14 John Trezza Chip-based thermo-stack
US7851348B2 (en) 2005-06-14 2010-12-14 Abhay Misra Routingless chip architecture
US7786592B2 (en) 2005-06-14 2010-08-31 John Trezza Chip capacitive coupling
US7767493B2 (en) 2005-06-14 2010-08-03 John Trezza Post & penetration interconnection
US7687400B2 (en) 2005-06-14 2010-03-30 John Trezza Side stacking apparatus and method
US7795134B2 (en) 2005-06-28 2010-09-14 Micron Technology, Inc. Conductive interconnect structures and formation methods using supercritical fluids
WO2007023963A1 (ja) * 2005-08-26 2007-03-01 Hitachi, Ltd. 半導体装置
US7863187B2 (en) * 2005-09-01 2011-01-04 Micron Technology, Inc. Microfeature workpieces and methods for forming interconnects in microfeature workpieces
US7262134B2 (en) 2005-09-01 2007-08-28 Micron Technology, Inc. Microfeature workpieces and methods for forming interconnects in microfeature workpieces
US7622377B2 (en) * 2005-09-01 2009-11-24 Micron Technology, Inc. Microfeature workpiece substrates having through-substrate vias, and associated methods of formation
US7453154B2 (en) * 2006-03-29 2008-11-18 Delphi Technologies, Inc. Carbon nanotube via interconnect
US7749899B2 (en) 2006-06-01 2010-07-06 Micron Technology, Inc. Microelectronic workpieces and methods and systems for forming interconnects in microelectronic workpieces
US7687397B2 (en) 2006-06-06 2010-03-30 John Trezza Front-end processed wafer having through-chip connections
US7629249B2 (en) 2006-08-28 2009-12-08 Micron Technology, Inc. Microfeature workpieces having conductive interconnect structures formed by chemically reactive processes, and associated systems and methods
US7902643B2 (en) 2006-08-31 2011-03-08 Micron Technology, Inc. Microfeature workpieces having interconnects and conductive backplanes, and associated systems and methods
WO2008083284A2 (en) * 2006-12-29 2008-07-10 Cufer Asset Ltd. L.L.C. Front-end processed wafer having through-chip connections
US7863189B2 (en) * 2007-01-05 2011-01-04 International Business Machines Corporation Methods for fabricating silicon carriers with conductive through-vias with low stress and low defect density
US20080164606A1 (en) * 2007-01-08 2008-07-10 Christoffer Graae Greisen Spacers for wafer bonding
US7670874B2 (en) 2007-02-16 2010-03-02 John Trezza Plated pillar package formation
US7850060B2 (en) * 2007-04-05 2010-12-14 John Trezza Heat cycle-able connection
US7748116B2 (en) * 2007-04-05 2010-07-06 John Trezza Mobile binding in an electronic connection
KR100909902B1 (ko) * 2007-04-27 2009-07-30 삼성전자주식회사 플래쉬 메모리 장치 및 플래쉬 메모리 시스템
US20080284037A1 (en) * 2007-05-15 2008-11-20 Andry Paul S Apparatus and Methods for Constructing Semiconductor Chip Packages with Silicon Space Transformer Carriers
US8367471B2 (en) 2007-06-15 2013-02-05 Micron Technology, Inc. Semiconductor assemblies, stacked semiconductor devices, and methods of manufacturing semiconductor assemblies and stacked semiconductor devices
JP2009055004A (ja) * 2007-08-24 2009-03-12 Honda Motor Co Ltd 貫通配線構造
SG150410A1 (en) * 2007-08-31 2009-03-30 Micron Technology Inc Partitioned through-layer via and associated systems and methods
EP2201600B1 (en) * 2007-10-15 2019-01-02 IMEC vzw Method for producing through-substrate vias
SG152101A1 (en) * 2007-11-06 2009-05-29 Agency Science Tech & Res An interconnect structure and a method of fabricating the same
US8125796B2 (en) 2007-11-21 2012-02-28 Frampton E. Ellis Devices with faraday cages and internal flexibility sipes
US8164170B2 (en) 2007-11-21 2012-04-24 Frampton E. Ellis Devices with faraday cages and internal flexibility sipes
WO2009070276A1 (en) * 2007-11-26 2009-06-04 Ellis Frampton E Devices with faraday cages and internal flexibility sipes
US7884015B2 (en) * 2007-12-06 2011-02-08 Micron Technology, Inc. Methods for forming interconnects in microelectronic workpieces and microelectronic workpieces formed using such methods
US8084854B2 (en) 2007-12-28 2011-12-27 Micron Technology, Inc. Pass-through 3D interconnect for microelectronic dies and associated systems and methods
US7480426B1 (en) 2008-03-25 2009-01-20 International Business Machines Corporation Method of forming a three-dimensional stacked optical device
US7477811B1 (en) 2008-03-25 2009-01-13 International Business Machines Corporation Method of forming a three-dimensional stacked optical device
US20090243012A1 (en) * 2008-03-28 2009-10-01 Micron Technology, Inc. Electromagnetic interference shield structures for semiconductor components
US20090243051A1 (en) * 2008-03-28 2009-10-01 Micron Technology, Inc. Integrated conductive shield for microelectronic device assemblies and associated methods
US9324611B2 (en) * 2008-04-03 2016-04-26 Micron Technology, Inc. Corrosion resistant via connections in semiconductor substrates and methods of making same
US7821107B2 (en) * 2008-04-22 2010-10-26 Micron Technology, Inc. Die stacking with an annular via having a recessed socket
US8253230B2 (en) 2008-05-15 2012-08-28 Micron Technology, Inc. Disabling electrical connections using pass-through 3D interconnects and associated systems and methods
US8053873B2 (en) * 2008-06-06 2011-11-08 Texas Instruments Incorporated IC having voltage regulated integrated Faraday shield
US8048708B2 (en) * 2008-06-25 2011-11-01 Micron Technology, Inc. Method and apparatus providing an imager module with a permanent carrier
US20090321775A1 (en) * 2008-06-26 2009-12-31 Ghulam Hasnain LED with Reduced Electrode Area
US7800238B2 (en) * 2008-06-27 2010-09-21 Micron Technology, Inc. Surface depressions for die-to-die interconnects and associated systems and methods
US8138036B2 (en) 2008-08-08 2012-03-20 International Business Machines Corporation Through silicon via and method of fabricating same
US8035198B2 (en) * 2008-08-08 2011-10-11 International Business Machines Corporation Through wafer via and method of making same
US7678696B2 (en) * 2008-08-08 2010-03-16 International Business Machines Corporation Method of making through wafer vias
US8299566B2 (en) * 2008-08-08 2012-10-30 International Business Machines Corporation Through wafer vias and method of making same
IT1391239B1 (it) * 2008-08-08 2011-12-01 Milano Politecnico Metodo per la formazione di bump in substrati con through via
US8384224B2 (en) * 2008-08-08 2013-02-26 International Business Machines Corporation Through wafer vias and method of making same
US7943411B2 (en) * 2008-09-10 2011-05-17 Analog Devices, Inc. Apparatus and method of wafer bonding using compatible alloy
US8956904B2 (en) 2008-09-10 2015-02-17 Analog Devices, Inc. Apparatus and method of wafer bonding using compatible alloy
KR20100033012A (ko) * 2008-09-19 2010-03-29 주식회사 하이닉스반도체 반도체 패키지 및 이를 갖는 적층 반도체 패키지
KR20100048610A (ko) * 2008-10-31 2010-05-11 삼성전자주식회사 반도체 패키지 및 그 형성 방법
JP5308145B2 (ja) 2008-12-19 2013-10-09 ルネサスエレクトロニクス株式会社 半導体装置
JP5389464B2 (ja) * 2009-02-10 2014-01-15 フリースケール セミコンダクター インコーポレイテッド 半導体装置の製造方法
US8531565B2 (en) * 2009-02-24 2013-09-10 Taiwan Semiconductor Manufacturing Company, Ltd. Front side implanted guard ring structure for backside illuminated image sensor
US8361875B2 (en) * 2009-03-12 2013-01-29 International Business Machines Corporation Deep trench capacitor on backside of a semiconductor substrate
US8263492B2 (en) * 2009-04-29 2012-09-11 International Business Machines Corporation Through substrate vias
US8174131B2 (en) * 2009-05-27 2012-05-08 Globalfoundries Inc. Semiconductor device having a filled trench structure and methods for fabricating the same
US8609466B2 (en) * 2009-07-15 2013-12-17 Taiwan Semiconductor Manufacturing Company, Ltd. Cap and substrate electrical connection at wafer level
US8451014B2 (en) * 2009-09-09 2013-05-28 Advanced Micro Devices, Inc. Die stacking, testing and packaging for yield
US20110237079A1 (en) * 2009-09-30 2011-09-29 Dupont Air Products Nanomaterials Llc Method for exposing through-base wafer vias for fabrication of stacked devices
US8446007B2 (en) 2009-10-20 2013-05-21 Taiwan Semiconductor Manufacturing Company, Ltd. Non-uniform alignment of wafer bumps with substrate solders
US8242604B2 (en) * 2009-10-28 2012-08-14 International Business Machines Corporation Coaxial through-silicon via
US8492901B2 (en) * 2009-11-06 2013-07-23 International Business Machines Corporation Metal oxide semiconductor (MOS)-compatible high-aspect ratio through-wafer vias and low-stress configuration thereof
US20110112606A1 (en) * 2009-11-12 2011-05-12 Texas Instruments Incorporated Semiconductor System Integrated With Through Silicon Vias for Nerve Regeneration
TWI392069B (zh) * 2009-11-24 2013-04-01 Advanced Semiconductor Eng 封裝結構及其封裝製程
US9082762B2 (en) * 2009-12-28 2015-07-14 International Business Machines Corporation Electromigration-resistant under-bump metallization of nickel-iron alloys for Sn-rich solder bumps in Pb-free flip-clip
US8429735B2 (en) 2010-01-26 2013-04-23 Frampton E. Ellis Method of using one or more secure private networks to actively configure the hardware of a computer or microchip
US20110186989A1 (en) 2010-02-04 2011-08-04 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor Device and Bump Formation Process
US8324914B2 (en) 2010-02-08 2012-12-04 Genia Technologies, Inc. Systems and methods for characterizing a molecule
US9605307B2 (en) 2010-02-08 2017-03-28 Genia Technologies, Inc. Systems and methods for forming a nanopore in a lipid bilayer
US9678055B2 (en) 2010-02-08 2017-06-13 Genia Technologies, Inc. Methods for forming a nanopore in a lipid bilayer
US20110192723A1 (en) * 2010-02-08 2011-08-11 Genia Technologies, Inc. Systems and methods for manipulating a molecule in a nanopore
US8193040B2 (en) * 2010-02-08 2012-06-05 Infineon Technologies Ag Manufacturing of a device including a semiconductor chip
US8304863B2 (en) * 2010-02-09 2012-11-06 International Business Machines Corporation Electromigration immune through-substrate vias
JP5609144B2 (ja) * 2010-02-19 2014-10-22 ソニー株式会社 半導体装置および貫通電極のテスト方法
US8551814B2 (en) 2010-03-11 2013-10-08 Freescale Semiconductor, Inc. Method of fabricating a semiconductor device that limits damage to elements of the semiconductor device that are exposed during processing
US8167189B2 (en) 2010-03-30 2012-05-01 Lockheed Martin Corporation Methods for rework of a solder
US8148824B2 (en) * 2010-04-16 2012-04-03 Nanya Technology Corp. Semiconductor device with through substrate via
US9142533B2 (en) * 2010-05-20 2015-09-22 Taiwan Semiconductor Manufacturing Company, Ltd. Substrate interconnections having different sizes
US20110291287A1 (en) * 2010-05-25 2011-12-01 Xilinx, Inc. Through-silicon vias with low parasitic capacitance
US10115654B2 (en) * 2010-06-18 2018-10-30 Palo Alto Research Center Incorporated Buried thermally conductive layers for heat extraction and shielding
DE102010039330B4 (de) * 2010-08-13 2018-04-12 Robert Bosch Gmbh Verfahren zum Herstellen einer elektrischen Durchkontaktierung in einem Substrat
TWI446420B (zh) 2010-08-27 2014-07-21 Advanced Semiconductor Eng 用於半導體製程之載體分離方法
TWI445152B (zh) 2010-08-30 2014-07-11 Advanced Semiconductor Eng 半導體結構及其製作方法
US9007273B2 (en) 2010-09-09 2015-04-14 Advances Semiconductor Engineering, Inc. Semiconductor package integrated with conformal shield and antenna
US8314498B2 (en) * 2010-09-10 2012-11-20 Aptina Imaging Corporation Isolated bond pad with conductive via interconnect
US20120061789A1 (en) * 2010-09-13 2012-03-15 Omnivision Technologies, Inc. Image sensor with improved noise shielding
US8283785B2 (en) * 2010-09-20 2012-10-09 Micron Technology, Inc. Interconnect regions
TWI434387B (zh) 2010-10-11 2014-04-11 Advanced Semiconductor Eng 具有穿導孔之半導體裝置及具有穿導孔之半導體裝置之封裝結構及其製造方法
TWI527174B (zh) 2010-11-19 2016-03-21 日月光半導體製造股份有限公司 具有半導體元件之封裝結構
US9121059B2 (en) 2010-12-22 2015-09-01 Genia Technologies, Inc. Nanopore-based single molecule characterization
TWI445155B (zh) 2011-01-06 2014-07-11 Advanced Semiconductor Eng 堆疊式封裝結構及其製造方法
US8853819B2 (en) 2011-01-07 2014-10-07 Advanced Semiconductor Engineering, Inc. Semiconductor structure with passive element network and manufacturing method thereof
US9581563B2 (en) 2011-01-24 2017-02-28 Genia Technologies, Inc. System for communicating information from an array of sensors
US9110478B2 (en) 2011-01-27 2015-08-18 Genia Technologies, Inc. Temperature regulation of measurement arrays
US8268677B1 (en) * 2011-03-08 2012-09-18 Stats Chippac, Ltd. Semiconductor device and method of forming shielding layer over semiconductor die mounted to TSV interposer
US8519515B2 (en) * 2011-04-13 2013-08-27 United Microlectronics Corp. TSV structure and method for forming the same
CN102751172B (zh) * 2011-04-22 2014-12-24 中芯国际集成电路制造(上海)有限公司 集成无源器件及其制作方法
TWI495041B (zh) * 2011-07-05 2015-08-01 Sony Corp 半導體裝置、用於半導體裝置之製造方法及電子設備
KR101959284B1 (ko) * 2011-11-18 2019-03-19 삼성전자주식회사 반도체 장치 및 그 형성방법
US8541883B2 (en) 2011-11-29 2013-09-24 Advanced Semiconductor Engineering, Inc. Semiconductor device having shielded conductive vias
US8642423B2 (en) 2011-11-30 2014-02-04 International Business Machines Corporation Polysilicon/metal contact resistance in deep trench
US8975157B2 (en) 2012-02-08 2015-03-10 Advanced Semiconductor Engineering, Inc. Carrier bonding and detaching processes for a semiconductor wafer
US8541849B2 (en) 2012-02-14 2013-09-24 Genia Technologies, Inc. Noise shielding techniques for ultra low current measurements in biochemical applications
US8963316B2 (en) 2012-02-15 2015-02-24 Advanced Semiconductor Engineering, Inc. Semiconductor device and method for manufacturing the same
US8986629B2 (en) 2012-02-27 2015-03-24 Genia Technologies, Inc. Sensor circuit for controlling, detecting, and measuring a molecular complex
US9646923B2 (en) 2012-04-17 2017-05-09 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor devices, methods of manufacture thereof, and packaged semiconductor devices
US9425136B2 (en) 2012-04-17 2016-08-23 Taiwan Semiconductor Manufacturing Company, Ltd. Conical-shaped or tier-shaped pillar connections
US9299674B2 (en) 2012-04-18 2016-03-29 Taiwan Semiconductor Manufacturing Company, Ltd. Bump-on-trace interconnect
US9153565B2 (en) 2012-06-01 2015-10-06 Taiwan Semiconductor Manufacturing Company, Ltd. Image sensors with a high fill-factor
US8957358B2 (en) 2012-04-27 2015-02-17 Taiwan Semiconductor Manufacturing Company, Ltd. CMOS image sensor chips with stacked scheme and methods for forming the same
US10090349B2 (en) 2012-08-09 2018-10-02 Taiwan Semiconductor Manufacturing Company, Ltd. CMOS image sensor chips with stacked scheme and methods for forming the same
US8629524B2 (en) * 2012-04-27 2014-01-14 Taiwan Semiconductor Manufacturing Company, Ltd. Apparatus for vertically integrated backside illuminated image sensors
US8786060B2 (en) 2012-05-04 2014-07-22 Advanced Semiconductor Engineering, Inc. Semiconductor package integrated with conformal shield and antenna
US20130320522A1 (en) * 2012-05-30 2013-12-05 Taiwan Semiconductor Manufacturing Company, Ltd. Re-distribution Layer Via Structure and Method of Making Same
US8824145B2 (en) 2012-06-08 2014-09-02 Infineon Technologies Ag Electric device package and method of making an electric device package
DE102012210033B4 (de) * 2012-06-14 2023-02-02 Robert Bosch Gmbh Bauelement mit Durchkontaktierung und Verfahren zur Herstellung
JP2015525077A (ja) 2012-06-15 2015-09-03 ジェニア・テクノロジーズ・インコーポレイテッド チップの構成および高精度な核酸配列決定
US9324756B2 (en) 2012-07-25 2016-04-26 Taiwan Semiconductor Manufacturing Company, Ltd. CIS chips and methods for forming the same
US9153542B2 (en) 2012-08-01 2015-10-06 Advanced Semiconductor Engineering, Inc. Semiconductor package having an antenna and manufacturing method thereof
US9112007B2 (en) 2012-09-14 2015-08-18 Taiwan Semiconductor Manufacturing Company, Ltd. Through via structure and method
US9111817B2 (en) 2012-09-18 2015-08-18 Taiwan Semiconductor Manufacturing Company, Ltd. Bump structure and method of forming same
US8937387B2 (en) 2012-11-07 2015-01-20 Advanced Semiconductor Engineering, Inc. Semiconductor device with conductive vias
US9605309B2 (en) 2012-11-09 2017-03-28 Genia Technologies, Inc. Nucleic acid sequencing using tags
US8952542B2 (en) 2012-11-14 2015-02-10 Advanced Semiconductor Engineering, Inc. Method for dicing a semiconductor wafer having through silicon vias and resultant structures
US9406552B2 (en) 2012-12-20 2016-08-02 Advanced Semiconductor Engineering, Inc. Semiconductor device having conductive via and manufacturing process
US8841751B2 (en) 2013-01-23 2014-09-23 Advanced Semiconductor Engineering, Inc. Through silicon vias for semiconductor devices and manufacturing method thereof
TW201432826A (zh) * 2013-02-01 2014-08-16 Chipbond Technology Corp 半導體封裝製程及其結構
US9759711B2 (en) 2013-02-05 2017-09-12 Genia Technologies, Inc. Nanopore arrays
US9978688B2 (en) 2013-02-28 2018-05-22 Advanced Semiconductor Engineering, Inc. Semiconductor package having a waveguide antenna and manufacturing method thereof
US9089268B2 (en) 2013-03-13 2015-07-28 Advanced Semiconductor Engineering, Inc. Neural sensing device and method for making the same
US9173583B2 (en) 2013-03-15 2015-11-03 Advanced Semiconductor Engineering, Inc. Neural sensing device and method for making the same
US8987734B2 (en) 2013-03-15 2015-03-24 Advanced Semiconductor Engineering, Inc. Semiconductor wafer, semiconductor process and semiconductor package
WO2014169331A1 (en) 2013-04-19 2014-10-23 National Ict Australia Limited Checking undoability of an api-controlled computing system
US11221706B2 (en) 2013-09-27 2022-01-11 Sensel, Inc. Tactile touch sensor system and method
JP6367951B2 (ja) 2013-09-27 2018-08-01 センセル インコーポレイテッドＳｅｎｓｅｌ，Ｉｎｃ． 抵抗型タッチセンサシステム及び方法
US9551697B2 (en) 2013-10-17 2017-01-24 Genia Technologies, Inc. Non-faradaic, capacitively coupled measurement in a nanopore cell array
US9322062B2 (en) 2013-10-23 2016-04-26 Genia Technologies, Inc. Process for biosensor well formation
EP3060918B1 (en) 2013-10-23 2019-09-18 Genia Technologies, Inc. High speed molecular sensing with nanopores
US9197277B2 (en) * 2014-01-13 2015-11-24 Tyco Fire & Security Gmbh Two-way wireless communication enabled intrusion detector assemblies
US9252047B2 (en) * 2014-01-23 2016-02-02 Taiwan Semiconductor Manufacturing Co., Ltd Interconnect arrangement with stress-reducing structure and method of fabricating the same
KR102186203B1 (ko) * 2014-01-23 2020-12-04 삼성전자주식회사 패키지 온 패키지 장치 및 이의 제조 방법
JP5765546B2 (ja) * 2014-03-07 2015-08-19 セイコーエプソン株式会社 半導体装置及び回路基板並びに電子機器
US20150262902A1 (en) 2014-03-12 2015-09-17 Invensas Corporation Integrated circuits protected by substrates with cavities, and methods of manufacture
US9355997B2 (en) 2014-03-12 2016-05-31 Invensas Corporation Integrated circuit assemblies with reinforcement frames, and methods of manufacture
US9165793B1 (en) 2014-05-02 2015-10-20 Invensas Corporation Making electrical components in handle wafers of integrated circuit packages
US9123738B1 (en) 2014-05-16 2015-09-01 Xilinx, Inc. Transmission line via structure
US9741649B2 (en) 2014-06-04 2017-08-22 Invensas Corporation Integrated interposer solutions for 2D and 3D IC packaging
WO2015200726A2 (en) * 2014-06-25 2015-12-30 Sensel, Inc. Tactile touch sensor system and method
US9252127B1 (en) 2014-07-10 2016-02-02 Invensas Corporation Microelectronic assemblies with integrated circuits and interposers with cavities, and methods of manufacture
US9887123B2 (en) * 2014-10-24 2018-02-06 Newport Fab, Llc Structure having isolated deep substrate vias with decreased pitch and increased aspect ratio and related method
CN104409364B (zh) * 2014-11-19 2017-12-01 清华大学 转接板及其制作方法、封装结构及用于转接板的键合方法
US9478504B1 (en) 2015-06-19 2016-10-25 Invensas Corporation Microelectronic assemblies with cavities, and methods of fabrication
US10315915B2 (en) * 2015-07-02 2019-06-11 Kionix, Inc. Electronic systems with through-substrate interconnects and MEMS device
JP6517629B2 (ja) * 2015-08-20 2019-05-22 株式会社東芝 平面型アンテナ装置
US9691723B2 (en) * 2015-10-30 2017-06-27 Taiwan Semiconductor Manufacturing Company, Ltd. Connector formation methods and packaged semiconductor devices
TWI697058B (zh) * 2016-03-30 2020-06-21 胡志良 具堅實導電及導熱性銅質線路之電路元件封裝方法及其封裝體
US10361140B2 (en) 2016-06-10 2019-07-23 International Business Machines Corporation Wafer stacking for integrated circuit manufacturing
CN106252305A (zh) * 2016-08-31 2016-12-21 华天科技（西安）有限公司 一种先刻槽再打孔的裸芯塑封超薄指纹识别系统级封装件
CN106449544A (zh) * 2016-08-31 2017-02-22 华天科技（西安）有限公司 一种先刻槽再打孔的裸芯塑封超薄指纹识别系统级封装件
US10267988B2 (en) * 2017-06-30 2019-04-23 Taiwan Semiconductor Manufacturing Company, Ltd. Photonic package and method forming same
US10192843B1 (en) 2017-07-26 2019-01-29 Micron Technology, Inc. Methods of making semiconductor device modules with increased yield
WO2019097949A1 (ja) 2017-11-14 2019-05-23 ソニーセミコンダクタソリューションズ株式会社 半導体装置および半導体の製造方法、並びに撮像装置
DE102017223517A1 (de) * 2017-12-21 2019-06-27 Robert Bosch Gmbh Halbleiterbauteil mit einem Durchbruch zur optischen Kontrolle
US10790236B2 (en) * 2018-04-05 2020-09-29 Shinko Electric Industries Co., Ltd. Wiring substrate and electronic device
US10957537B2 (en) * 2018-11-12 2021-03-23 Hrl Laboratories, Llc Methods to design and uniformly co-fabricate small vias and large cavities through a substrate
US11342256B2 (en) 2019-01-24 2022-05-24 Applied Materials, Inc. Method of fine redistribution interconnect formation for advanced packaging applications
KR102634784B1 (ko) * 2019-04-26 2024-02-07 주식회사 아모센스 열차단부재를 구비한 반도체 소자 패키지 어셈블리 및 이를 포함하는 전자기기
IT201900006736A1 (it) 2019-05-10 2020-11-10 Applied Materials Inc Procedimenti di fabbricazione di package
IT201900006740A1 (it) * 2019-05-10 2020-11-10 Applied Materials Inc Procedimenti di strutturazione di substrati
US11931855B2 (en) 2019-06-17 2024-03-19 Applied Materials, Inc. Planarization methods for packaging substrates
US10896848B1 (en) * 2019-10-15 2021-01-19 Nanya Technology Corporation Method of manufacturing a semiconductor device
US11862546B2 (en) 2019-11-27 2024-01-02 Applied Materials, Inc. Package core assembly and fabrication methods
US11257790B2 (en) 2020-03-10 2022-02-22 Applied Materials, Inc. High connectivity device stacking
JP7341927B2 (ja) * 2020-03-12 2023-09-11 キオクシア株式会社 半導体記憶装置
US11454884B2 (en) 2020-04-15 2022-09-27 Applied Materials, Inc. Fluoropolymer stamp fabrication method
US11400545B2 (en) 2020-05-11 2022-08-02 Applied Materials, Inc. Laser ablation for package fabrication
JP7525878B2 (ja) * 2020-06-17 2024-07-31 東北マイクロテック株式会社 積層型半導体装置及びこれに用いる搭載部品、基体及びバンプ接続体
CN111883541A (zh) * 2020-06-30 2020-11-03 复旦大学 一种用于三维封装的soi有源转接板及其制备方法
US11232951B1 (en) 2020-07-14 2022-01-25 Applied Materials, Inc. Method and apparatus for laser drilling blind vias
US11676832B2 (en) 2020-07-24 2023-06-13 Applied Materials, Inc. Laser ablation system for package fabrication
US11521937B2 (en) 2020-11-16 2022-12-06 Applied Materials, Inc. Package structures with built-in EMI shielding
US11404318B2 (en) 2020-11-20 2022-08-02 Applied Materials, Inc. Methods of forming through-silicon vias in substrates for advanced packaging
GB202019694D0 (en) * 2020-12-14 2021-01-27 Ams Sensors Singapore Pte Ltd Illumination system
US11705365B2 (en) 2021-05-18 2023-07-18 Applied Materials, Inc. Methods of micro-via formation for advanced packaging
US12040242B2 (en) * 2021-08-26 2024-07-16 Taiwan Semiconductor Manufacturing Company Limited Three-dimensional device structure including seal ring connection circuit
TWI849347B (zh) * 2021-10-14 2024-07-21 万閎企業有限公司 晶圓銲墊之化鍍鎳凸塊結構之製造方法
CN115050654B (zh) * 2022-08-17 2022-11-08 甬矽电子(宁波)股份有限公司 扇入型封装结构的制备方法和扇入型封装结构

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020027441A1 (en) * 1996-04-01 2002-03-07 Salman Akram Semiconductor test interconnect with variable flexure contacts
US20030206680A1 (en) * 2002-05-03 2003-11-06 Georgia Tech Research Corporation Devices having compliant wafer-level input/output interconnections and packages using pillars and methods of fabrication thereof
US20040124523A1 (en) * 2002-06-18 2004-07-01 Poo Chia Yong Semiconductor devices including peripherally located bond pads, intermediates thereof, assemblies, and packages including the semiconductor devices, and support elements for the semiconductor devices

Family Cites Families (337)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US670983A (en) * 1900-11-17 1901-04-02 Charles S Corson Locking and releasing means for vehicle-brakes.
US903443A (en) 1905-05-18 1908-11-10 Smith Premier Typewriter Company Type-writing machine.
US3312878A (en) * 1965-06-01 1967-04-04 Ibm High speed packaging of miniaturized circuit modules
US3591839A (en) 1969-08-27 1971-07-06 Siliconix Inc Micro-electronic circuit with novel hermetic sealing structure and method of manufacture
US3720309A (en) 1971-12-07 1973-03-13 Teledyne Inc Method and apparatus for sorting semiconductor dice
US4200272A (en) 1978-06-12 1980-04-29 Bcira Holder for irregularly shaped articles
NL8006194A (nl) 1980-11-13 1982-06-01 Philips Nv Inrichting voor het gelijktijdig plaatsen van meerdere elektrische en/of elektronische onderdelen op een gedrukte bedradingspaneel.
US4893174A (en) 1985-07-08 1990-01-09 Hitachi, Ltd. High density integration of semiconductor circuit
US4878611A (en) 1986-05-30 1989-11-07 American Telephone And Telegraph Company, At&T Bell Laboratories Process for controlling solder joint geometry when surface mounting a leadless integrated circuit package on a substrate
US5134460A (en) 1986-08-11 1992-07-28 International Business Machines Corporation Aluminum bump, reworkable bump, and titanium nitride structure for tab bonding
JPH07112041B2 (ja) * 1986-12-03 1995-11-29 シャープ株式会社 半導体装置の製造方法
JPS63258060A (ja) 1987-04-15 1988-10-25 Nec Corp 半導体記憶装置
US5014111A (en) 1987-12-08 1991-05-07 Matsushita Electric Industrial Co., Ltd. Electrical contact bump and a package provided with the same
US4873205A (en) 1987-12-21 1989-10-10 International Business Machines Corporation Method for providing silicide bridge contact between silicon regions separated by a thin dielectric
US4915494A (en) 1988-07-06 1990-04-10 Harris Corporation Carbon-carbon mirror for space applications
US4930001A (en) 1989-03-23 1990-05-29 Hughes Aircraft Company Alloy bonded indium bumps and methods of processing same
US5090609A (en) 1989-04-28 1992-02-25 Hitachi, Ltd. Method of bonding metals, and method and apparatus for producing semiconductor integrated circuit device using said method of bonding metals
JP2786700B2 (ja) * 1989-11-29 1998-08-13 株式会社日立製作所 半導体集積回路装置の製造方法および製造装置
US5089880A (en) 1989-06-07 1992-02-18 Amdahl Corporation Pressurized interconnection system for semiconductor chips
US5179043A (en) 1989-07-14 1993-01-12 The Texas A&M University System Vapor deposited micro heat pipes
US5399898A (en) 1992-07-17 1995-03-21 Lsi Logic Corporation Multi-chip semiconductor arrangements using flip chip dies
US4999077A (en) 1989-08-31 1991-03-12 Xerox Corporation Method of fabricating full width scanning or imaging arrays from subunits
US5236854A (en) 1989-12-11 1993-08-17 Yukio Higaki Compound semiconductor device and method for fabrication thereof
US5089055A (en) 1989-12-12 1992-02-18 Takashi Nakamura Survivable solar power-generating systems for use with spacecraft
US6471115B1 (en) 1990-02-19 2002-10-29 Hitachi, Ltd. Process for manufacturing electronic circuit devices
JPH0831617B2 (ja) 1990-04-18 1996-03-27 三菱電機株式会社 太陽電池及びその製造方法
JP2918307B2 (ja) 1990-08-07 1999-07-12 沖電気工業株式会社 半導体記憶素子
US5166097A (en) 1990-11-26 1992-11-24 The Boeing Company Silicon wafers containing conductive feedthroughs
JPH0817880B2 (ja) 1990-11-28 1996-02-28 帝人株式会社 プレスクッション材
KR940006696B1 (ko) 1991-01-16 1994-07-25 금성일렉트론 주식회사 반도체 소자의 격리막 형성방법
EP0516866A1 (en) 1991-05-03 1992-12-09 International Business Machines Corporation Modular multilayer interwiring structure
JP2608513B2 (ja) 1991-10-02 1997-05-07 三星電子株式会社 半導体装置の製造方法
US5427834A (en) 1991-10-31 1995-06-27 Idm Enterprises Waterproof textile
US5266912A (en) 1992-08-19 1993-11-30 Micron Technology, Inc. Inherently impedance matched multiple integrated circuit module
US5234149A (en) 1992-08-28 1993-08-10 At&T Bell Laboratories Debondable metallic bonding method
US5334804A (en) 1992-11-17 1994-08-02 Fujitsu Limited Wire interconnect structures for connecting an integrated circuit to a substrate
US5603847A (en) 1993-04-07 1997-02-18 Zycon Corporation Annular circuit components coupled with printed circuit board through-hole
US5600103A (en) 1993-04-16 1997-02-04 Kabushiki Kaisha Toshiba Circuit devices and fabrication method of the same
JP2541102B2 (ja) * 1993-06-23 1996-10-09 日本電気株式会社 同軸フリップチップ接続構造の形成方法
GB9400384D0 (en) 1994-01-11 1994-03-09 Inmos Ltd Circuit connection in an electrical assembly
US5470787A (en) 1994-05-02 1995-11-28 Motorola, Inc. Semiconductor device solder bump having intrinsic potential for forming an extended eutectic region and method for making and using the same
JPH0837395A (ja) 1994-07-21 1996-02-06 Matsushita Electric Ind Co Ltd 半導体チップ供給装置および供給方法
US5523628A (en) 1994-08-05 1996-06-04 Hughes Aircraft Company Apparatus and method for protecting metal bumped integrated circuit chips during processing and for providing mechanical support to interconnected chips
US6093615A (en) * 1994-08-15 2000-07-25 Micron Technology, Inc. Method of fabricating a contact structure having a composite barrier layer between a platinum layer and a polysilicon plug
US5587119A (en) 1994-09-14 1996-12-24 E-Systems, Inc. Method for manufacturing a coaxial interconnect
DE4433845A1 (de) 1994-09-22 1996-03-28 Fraunhofer Ges Forschung Verfahren zur Herstellung einer dreidimensionalen integrierten Schaltung
JP2581017B2 (ja) 1994-09-30 1997-02-12 日本電気株式会社 半導体装置及びその製造方法
US5468655A (en) 1994-10-31 1995-11-21 Motorola, Inc. Method for forming a temporary attachment between a semiconductor die and a substrate using a metal paste comprising spherical modules
US5598965A (en) 1994-11-03 1997-02-04 Scheu; William E. Integrated circuit, electronic component chip removal and replacement system
US5707902A (en) 1995-02-13 1998-01-13 Industrial Technology Research Institute Composite bump structure and methods of fabrication
DE19514545A1 (de) * 1995-04-20 1996-10-24 Daimler Benz Ag Anordnung von mehreren mit elektronischen Bauelementen versehenen Mikrokühleinrichtungen
US5814889A (en) 1995-06-05 1998-09-29 Harris Corporation Intergrated circuit with coaxial isolation and method
US5608264A (en) * 1995-06-05 1997-03-04 Harris Corporation Surface mountable integrated circuit with conductive vias
US5796591A (en) 1995-06-07 1998-08-18 International Business Machines Corporation Direct chip attach circuit card
US5635014A (en) 1995-06-19 1997-06-03 Gr Systems Press apparatus and methods for fusing overlapped thermoplastic sheet materials
US5874780A (en) 1995-07-27 1999-02-23 Nec Corporation Method of mounting a semiconductor device to a substrate and a mounted structure
US5872051A (en) 1995-08-02 1999-02-16 International Business Machines Corporation Process for transferring material to semiconductor chip conductive pads using a transfer substrate
JP3498877B2 (ja) 1995-12-05 2004-02-23 株式会社東芝 半導体製造装置および半導体装置の製造方法
JP2739855B2 (ja) * 1995-12-14 1998-04-15 日本電気株式会社 半導体装置およびその製造方法
US5973396A (en) 1996-02-16 1999-10-26 Micron Technology, Inc. Surface mount IC using silicon vias in an area array format or same size as die array
US5760479A (en) 1996-02-29 1998-06-02 Texas Instruments Incorporated Flip-chip die attachment for a high temperature die to substrate bond
US5727834A (en) * 1996-03-22 1998-03-17 Weselowski; James Safety attachment for a lifting hook
US5872338A (en) * 1996-04-10 1999-02-16 Prolinx Labs Corporation Multilayer board having insulating isolation rings
US5793116A (en) 1996-05-29 1998-08-11 Mcnc Microelectronic packaging using arched solder columns
US5912510A (en) 1996-05-29 1999-06-15 Motorola, Inc. Bonding structure for an electronic device
JP2790122B2 (ja) 1996-05-31 1998-08-27 日本電気株式会社 積層回路基板
JP3610999B2 (ja) 1996-06-07 2005-01-19 松下電器産業株式会社 半導体素子の実装方法
GB2316225A (en) 1996-08-06 1998-02-18 Northern Telecom Ltd Semiconductor photodetector packaging
US5916453A (en) 1996-09-20 1999-06-29 Fujitsu Limited Methods of planarizing structures on wafers and substrates by polishing
US7052941B2 (en) 2003-06-24 2006-05-30 Sang-Yun Lee Method for making a three-dimensional integrated circuit structure
JP2877108B2 (ja) 1996-12-04 1999-03-31 日本電気株式会社 半導体装置およびその製造方法
JP3065549B2 (ja) 1997-01-09 2000-07-17 富士通株式会社 半導体チップ部品の実装方法
US6333522B1 (en) 1997-01-31 2001-12-25 Matsushita Electric Industrial Co., Ltd. Light-emitting element, semiconductor light-emitting device, and manufacturing methods therefor
JP3176307B2 (ja) 1997-03-03 2001-06-18 日本電気株式会社 集積回路装置の実装構造およびその製造方法
US5846464A (en) 1997-03-28 1998-12-08 Mcdonnell Douglas Corporation Method for forming composite parts using reconfigurable modular tooling
JP3234188B2 (ja) 1997-03-31 2001-12-04 キヤノン株式会社 画像形成装置とその製造方法
JP3920399B2 (ja) 1997-04-25 2007-05-30 株式会社東芝 マルチチップ半導体装置用チップの位置合わせ方法、およびマルチチップ半導体装置の製造方法・製造装置
JPH10303252A (ja) 1997-04-28 1998-11-13 Nec Kansai Ltd 半導体装置
JPH10335383A (ja) 1997-05-28 1998-12-18 Matsushita Electric Ind Co Ltd 半導体装置の製造方法
US6133631A (en) 1997-05-30 2000-10-17 Hewlett-Packard Company Semiconductor package lid with internal heat pipe
US6335571B1 (en) 1997-07-21 2002-01-01 Miguel Albert Capote Semiconductor flip-chip package and method for the fabrication thereof
US6135054A (en) 1997-09-10 2000-10-24 Nippon Pillar Packing Co. Ltd. Semiconductor wafer holder with CVD silicon carbide film coating
JPH11166935A (ja) 1997-09-25 1999-06-22 Canon Inc 光検出または照射用の光プローブと該プローブを備えた近視野光学顕微鏡、及該光プローブの製造方法とその製造に用いる基板
EP1519243A3 (en) 1997-10-31 2007-09-19 Sanyo Chemical Industries, Ltd. Toner and toner binder
US6620731B1 (en) 1997-12-18 2003-09-16 Micron Technology, Inc. Method for fabricating semiconductor components and interconnects with contacts on opposing sides
US6075710A (en) 1998-02-11 2000-06-13 Express Packaging Systems, Inc. Low-cost surface-mount compatible land-grid array (LGA) chip scale package (CSP) for packaging solder-bumped flip chips
US6110760A (en) 1998-02-12 2000-08-29 Micron Technology, Inc. Methods of forming electrically conductive interconnections and electrically interconnected substrates
JP3102405B2 (ja) 1998-02-13 2000-10-23 日本電気株式会社 半導体装置の製造方法
US5962922A (en) 1998-03-18 1999-10-05 Wang; Bily Cavity grid array integrated circuit package
US6222276B1 (en) 1998-04-07 2001-04-24 International Business Machines Corporation Through-chip conductors for low inductance chip-to-chip integration and off-chip connections
US6133615A (en) * 1998-04-13 2000-10-17 Wisconsin Alumni Research Foundation Photodiode arrays having minimized cross-talk between diodes
EP0951068A1 (en) 1998-04-17 1999-10-20 Interuniversitair Micro-Elektronica Centrum Vzw Method of fabrication of a microstructure having an inside cavity
SG75958A1 (en) 1998-06-01 2000-10-24 Hitachi Ulsi Sys Co Ltd Semiconductor device and a method of producing semiconductor device
US6882824B2 (en) * 1998-06-10 2005-04-19 Leapfrog Enterprises, Inc. Interactive teaching toy
US5943597A (en) 1998-06-15 1999-08-24 Motorola, Inc. Bumped semiconductor device having a trench for stress relief
US6399426B1 (en) 1998-07-21 2002-06-04 Miguel Albert Capote Semiconductor flip-chip package and method for the fabrication thereof
US7107666B2 (en) 1998-07-23 2006-09-19 Bh Electronics Method of manufacturing an ultra-miniature magnetic device
US6118181A (en) 1998-07-29 2000-09-12 Agilent Technologies, Inc. System and method for bonding wafers
US6316786B1 (en) 1998-08-29 2001-11-13 International Business Machines Corporation Organic opto-electronic devices
US6380023B2 (en) * 1998-09-02 2002-04-30 Micron Technology, Inc. Methods of forming contacts, methods of contacting lines, methods of operating integrated circuitry, and integrated circuits
US6121576A (en) 1998-09-02 2000-09-19 Micron Technology, Inc. Method and process of contact to a heat softened solder ball array
DE69939128D1 (de) 1998-09-30 2008-08-28 Ibiden Co Ltd Halbleiter-chip mit höckerartigen elektroden
JP2000114206A (ja) 1998-10-05 2000-04-21 Sony Corp 半導体パッケージの製造方法
KR20000029054A (ko) 1998-10-15 2000-05-25 이데이 노부유끼 반도체 장치 및 그 제조 방법
US6122187A (en) 1998-11-23 2000-09-19 Micron Technology, Inc. Stacked integrated circuits
JP4590052B2 (ja) 1998-12-04 2010-12-01 キヤノン株式会社 太陽電池屋根の構造、太陽光発電装置及び建築物
JP3847494B2 (ja) 1998-12-14 2006-11-22 シャープ株式会社 二次元画像検出器の製造方法
US7405149B1 (en) 1998-12-21 2008-07-29 Megica Corporation Post passivation method for semiconductor chip or wafer
US6331450B1 (en) 1998-12-22 2001-12-18 Toyoda Gosei Co., Ltd. Method of manufacturing semiconductor device using group III nitride compound
JP2000223653A (ja) 1999-02-02 2000-08-11 Rohm Co Ltd チップ・オン・チップ構造の半導体装置およびそれに用いる半導体チップ
US6410415B1 (en) 1999-03-23 2002-06-25 Polymer Flip Chip Corporation Flip chip mounting technique
US6207475B1 (en) 1999-03-30 2001-03-27 Industrial Technology Research Institute Method for dispensing underfill and devices formed
AU4473400A (en) 1999-04-20 2000-11-02 Ian Coats Maccoll Waterproof blanket with integrated storage bag
US6413822B2 (en) * 1999-04-22 2002-07-02 Advanced Analogic Technologies, Inc. Super-self-aligned fabrication process of trench-gate DMOS with overlying device layer
US6225206B1 (en) 1999-05-10 2001-05-01 International Business Machines Corporation Flip chip C4 extension structure and process
JP2000323645A (ja) 1999-05-11 2000-11-24 Shinko Electric Ind Co Ltd 半導体装置及びその製造方法
JP2000323510A (ja) 1999-05-11 2000-11-24 Shinko Electric Ind Co Ltd 柱状電極付き半導体ウエハ及びその製造方法並びに半導体装置
JP2000349101A (ja) 1999-06-07 2000-12-15 Lintec Corp 転写用テープおよびその使用方法
TW459275B (en) 1999-07-06 2001-10-11 Semiconductor Energy Lab Semiconductor device and method of fabricating the same
US6228675B1 (en) * 1999-07-23 2001-05-08 Agilent Technologies, Inc. Microcap wafer-level package with vias
US6271599B1 (en) * 1999-08-03 2001-08-07 International Business Machines Corporation Wire interconnect structure for electrically and mechanically connecting an integrated circuit chip to a substrate
JP3518434B2 (ja) * 1999-08-11 2004-04-12 株式会社日立製作所 マルチチップモジュールの冷却装置
US6316737B1 (en) 1999-09-09 2001-11-13 Vlt Corporation Making a connection between a component and a circuit board
JP3973340B2 (ja) 1999-10-05 2007-09-12 Ｎｅｃエレクトロニクス株式会社 半導体装置、配線基板、及び、それらの製造方法
US6135635A (en) 1999-10-07 2000-10-24 Miller; Jeffrey Convertible bag and barrier device
JP2001129800A (ja) 1999-11-04 2001-05-15 Japan Science & Technology Corp フィードスルー付き基板とその製造方法
US6283693B1 (en) 1999-11-12 2001-09-04 General Semiconductor, Inc. Method and apparatus for semiconductor chip handling
JP3971568B2 (ja) 1999-11-29 2007-09-05 松下電器産業株式会社 半導体パッケージ及び半導体パッケージの製造方法
US6756594B2 (en) 2000-01-28 2004-06-29 California Institute Of Technology Micromachined tuned-band hot bolometer emitter
US6348728B1 (en) 2000-01-28 2002-02-19 Fujitsu Limited Semiconductor device having a plurality of semiconductor elements interconnected by a redistribution layer
JP3386029B2 (ja) 2000-02-09 2003-03-10 日本電気株式会社 フリップチップ型半導体装置及びその製造方法
US6513236B2 (en) 2000-02-18 2003-02-04 Matsushita Electric Industrial Co., Ltd. Method of manufacturing bump-component mounted body and device for manufacturing the same
JP3394947B2 (ja) 2000-02-24 2003-04-07 日東電工株式会社 粘着テープおよび粘着テープ基材
JP3979791B2 (ja) 2000-03-08 2007-09-19 株式会社ルネサステクノロジ 半導体装置およびその製造方法
DE60141391D1 (de) 2000-03-10 2010-04-08 Chippac Inc Flipchip-Verbindungsstruktur und dessen Herstellungsverfahren
US6446317B1 (en) * 2000-03-31 2002-09-10 Intel Corporation Hybrid capacitor and method of fabrication therefor
US6484776B1 (en) 2000-04-07 2002-11-26 Northrop Grumman Corporation System for constructing a laminate
JP3968554B2 (ja) 2000-05-01 2007-08-29 セイコーエプソン株式会社 バンプの形成方法及び半導体装置の製造方法
US6707140B1 (en) 2000-05-09 2004-03-16 National Semiconductor Corporation Arrayable, scaleable, and stackable molded package configuration
EP1223612A4 (en) 2000-05-12 2005-06-29 Matsushita Electric Ind Co Ltd PCB FOR SEMICONDUCTOR COMPONENTS, THEIR MANUFACTURING METHOD AND MANUFACTURING OF THE FITTING PLANT FOR THE PCB
JP3455948B2 (ja) 2000-05-19 2003-10-14 カシオ計算機株式会社 半導体装置およびその製造方法
JP2001338947A (ja) 2000-05-26 2001-12-07 Nec Corp フリップチップ型半導体装置及びその製造方法
KR100398716B1 (ko) 2000-06-12 2003-09-19 가부시키가이샤 히타치세이사쿠쇼 반도체 모듈 및 반도체 장치를 접속한 회로 기판
JP2002289768A (ja) 2000-07-17 2002-10-04 Rohm Co Ltd 半導体装置およびその製法
JP3906653B2 (ja) 2000-07-18 2007-04-18 ソニー株式会社 画像表示装置及びその製造方法
JP2002043502A (ja) * 2000-07-25 2002-02-08 Toshiba Corp マルチチップ半導体装置、ならびにマルチチップ半導体装置用チップ及びその製造方法
US6938783B2 (en) 2000-07-26 2005-09-06 Amerasia International Technology, Inc. Carrier tape
JP2002050721A (ja) 2000-08-03 2002-02-15 Hitachi Cable Ltd 電子装置及びその製造方法
JP3951091B2 (ja) 2000-08-04 2007-08-01 セイコーエプソン株式会社 半導体装置の製造方法
TW525417B (en) * 2000-08-11 2003-03-21 Ind Tech Res Inst Composite through hole structure
US7271491B1 (en) 2000-08-31 2007-09-18 Micron Technology, Inc. Carrier for wafer-scale package and wafer-scale package including the carrier
US6577013B1 (en) 2000-09-05 2003-06-10 Amkor Technology, Inc. Chip size semiconductor packages with stacked dies
US6720245B2 (en) 2000-09-07 2004-04-13 Interuniversitair Microelektronica Centrum (Imec) Method of fabrication and device for electromagnetic-shielding structures in a damascene-based interconnect scheme
US6627477B1 (en) 2000-09-07 2003-09-30 International Business Machines Corporation Method of assembling a plurality of semiconductor devices having different thickness
JP3723453B2 (ja) 2000-09-12 2005-12-07 ローム株式会社 半導体装置
US7170057B2 (en) * 2000-12-29 2007-01-30 Night Vision Corporation Image enhancement system and method for night goggles
US7262082B1 (en) 2000-10-13 2007-08-28 Bridge Semiconductor Corporation Method of making a three-dimensional stacked semiconductor package with a metal pillar and a conductive interconnect in an encapsulant aperture
US6740576B1 (en) 2000-10-13 2004-05-25 Bridge Semiconductor Corporation Method of making a contact terminal with a plated metal peripheral sidewall portion for a semiconductor chip assembly
JP2002134545A (ja) * 2000-10-26 2002-05-10 Oki Electric Ind Co Ltd 半導体集積回路チップ及び基板、並びにその製造方法
JP4608763B2 (ja) 2000-11-09 2011-01-12 日本電気株式会社 半導体装置
US6858941B2 (en) 2000-12-07 2005-02-22 International Business Machines Corporation Multi-chip stack and method of fabrication utilizing self-aligning electrical contact array
EP1217656A1 (en) * 2000-12-20 2002-06-26 STMicroelectronics S.r.l. Process for manufacturing components in a semiconductor material with reduction in the starting wafer thickness
JP3683179B2 (ja) 2000-12-26 2005-08-17 松下電器産業株式会社 半導体装置及びその製造方法
JP3832334B2 (ja) 2000-12-28 2006-10-11 松下電工株式会社 半導体チップ実装基板およびその製造方法
US6557192B2 (en) 2001-01-02 2003-05-06 Patent Category Corp. Sleeping bag with enhancements
US6277711B1 (en) 2001-01-08 2001-08-21 Jiahn-Chang Wu Semiconductor matrix formation
US6512300B2 (en) 2001-01-10 2003-01-28 Raytheon Company Water level interconnection
JP4656275B2 (ja) 2001-01-15 2011-03-23 日本電気株式会社 半導体装置の製造方法
JP3565334B2 (ja) 2001-01-25 2004-09-15 シャープ株式会社 半導体装置およびそれを用いる液晶モジュール、並びに半導体装置の製造方法
US6543674B2 (en) 2001-02-06 2003-04-08 Fujitsu Limited Multilayer interconnection and method
US6429045B1 (en) 2001-02-07 2002-08-06 International Business Machines Corporation Structure and process for multi-chip chip attach with reduced risk of electrostatic discharge damage
KR100364635B1 (ko) 2001-02-09 2002-12-16 삼성전자 주식회사 칩-레벨에 형성된 칩 선택용 패드를 포함하는 칩-레벨3차원 멀티-칩 패키지 및 그 제조 방법
US7233028B2 (en) 2001-02-23 2007-06-19 Nitronex Corporation Gallium nitride material devices and methods of forming the same
US7242099B2 (en) 2001-03-05 2007-07-10 Megica Corporation Chip package with multiple chips connected by bumps
JP4118029B2 (ja) * 2001-03-09 2008-07-16 富士通株式会社 半導体集積回路装置とその製造方法
JP3700598B2 (ja) 2001-03-21 2005-09-28 セイコーエプソン株式会社 半導体チップ及び半導体装置、回路基板並びに電子機器
JP2002289900A (ja) 2001-03-23 2002-10-04 Canon Inc 集光型太陽電池モジュール及び集光型太陽光発電システム
JP2002289770A (ja) 2001-03-27 2002-10-04 Nec Kansai Ltd 半導体装置
US6537780B2 (en) * 2001-03-28 2003-03-25 Applera Corporation Isolated nucleic acid molecules encoding transferase enzymes
WO2002084631A1 (fr) 2001-04-11 2002-10-24 Sony Corporation Procede de transfert d'element, procede de disposition d'element mettant en oeuvre ce procede et procede de production d'un appareil d'affichage d'image
TW561805B (en) 2001-05-16 2003-11-11 Unimicron Technology Corp Fabrication method of micro-via
JP2002359386A (ja) 2001-05-31 2002-12-13 Canon Inc 太陽電池ストリング、太陽電池アレイ及び太陽光発電システム
TW531873B (en) 2001-06-12 2003-05-11 Advanced Interconnect Tech Ltd Barrier cap for under bump metal
FR2826153B1 (fr) 2001-06-14 2004-05-28 A S K Procede de connexion d'une puce a une antenne d'un dispositif d'identification par radio-frequence du type carte a puce sans contact
US6451626B1 (en) 2001-07-27 2002-09-17 Charles W.C. Lin Three-dimensional stacked semiconductor package
US6765287B1 (en) 2001-07-27 2004-07-20 Charles W. C. Lin Three-dimensional stacked semiconductor package
US7218349B2 (en) 2001-08-09 2007-05-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US6747347B2 (en) 2001-08-30 2004-06-08 Micron Technology, Inc. Multi-chip electronic package and cooling system
US6635960B2 (en) 2001-08-30 2003-10-21 Micron Technology, Inc. Angled edge connections for multichip structures
US6686654B2 (en) 2001-08-31 2004-02-03 Micron Technology, Inc. Multiple chip stack structure and cooling system
US6881609B2 (en) 2001-09-07 2005-04-19 Peter C. Salmon Component connections using bumps and wells
DE60235821D1 (de) 2001-09-12 2010-05-12 Nikkiso Co Ltd Verfahren und presse zur montage einer schaltung
DE20115945U1 (de) 2001-09-27 2001-12-13 Thomas Josef Heimbach GmbH & Co., 52353 Düren Preßpolster
JP4917225B2 (ja) 2001-09-28 2012-04-18 ローム株式会社 半導体装置
US6750516B2 (en) 2001-10-18 2004-06-15 Hewlett-Packard Development Company, L.P. Systems and methods for electrically isolating portions of wafers
US6717045B2 (en) 2001-10-23 2004-04-06 Leon L. C. Chen Photovoltaic array module design for solar electric power generation systems
JP3976541B2 (ja) 2001-10-23 2007-09-19 富士通株式会社 半導体チップの剥離方法及び装置
ITTO20011038A1 (it) 2001-10-30 2003-04-30 St Microelectronics Srl Procedimento per la fabbricazione di una fetta semiconduttrice integrante dispositivi elettronici e una struttura per il disaccoppiamento el
US6768210B2 (en) 2001-11-01 2004-07-27 Texas Instruments Incorporated Bumpless wafer scale device and board assembly
JP3495727B2 (ja) * 2001-11-07 2004-02-09 新光電気工業株式会社 半導体パッケージおよびその製造方法
US6617507B2 (en) 2001-11-16 2003-09-09 First Solar, Llc Photovoltaic array
JP3875077B2 (ja) * 2001-11-16 2007-01-31 富士通株式会社 電子デバイス及びデバイス接続方法
US6599778B2 (en) 2001-12-19 2003-07-29 International Business Machines Corporation Chip and wafer integration process using vertical connections
US20030132528A1 (en) 2001-12-28 2003-07-17 Jimmy Liang Method and apparatus for flip chip device assembly by radiant heating
US6667528B2 (en) * 2002-01-03 2003-12-23 International Business Machines Corporation Semiconductor-on-insulator lateral p-i-n photodetector with a reflecting mirror and backside contact and method for forming the same
US6674647B2 (en) 2002-01-07 2004-01-06 International Business Machines Corporation Low or no-force bump flattening structure and method
US6590278B1 (en) 2002-01-08 2003-07-08 International Business Machines Corporation Electronic package
US6635970B2 (en) 2002-02-06 2003-10-21 International Business Machines Corporation Power distribution design method for stacked flip-chip packages
KR100415282B1 (ko) 2002-02-06 2004-01-16 삼성전자주식회사 반도체 소자용 듀얼 다이 접착 장치
US6606251B1 (en) 2002-02-07 2003-08-12 Cooligy Inc. Power conditioning module
JP3829325B2 (ja) 2002-02-07 2006-10-04 日本電気株式会社 半導体素子およびその製造方法並びに半導体装置の製造方法
US6889427B2 (en) 2002-02-15 2005-05-10 Freescale Semiconductor, Inc. Process for disengaging semiconductor die from an adhesive film
US6770822B2 (en) 2002-02-22 2004-08-03 Bridgewave Communications, Inc. High frequency device packages and methods
US7098072B2 (en) * 2002-03-01 2006-08-29 Agng, Llc Fluxless assembly of chip size semiconductor packages
SG115459A1 (en) 2002-03-04 2005-10-28 Micron Technology Inc Flip chip packaging using recessed interposer terminals
KR20040111395A (ko) * 2002-03-12 2004-12-31 페어차일드 세미컨덕터 코포레이션 웨이퍼 레벨의 코팅된 구리 스터드 범프
US6660548B2 (en) 2002-03-27 2003-12-09 Intel Corporation Packaging of multiple active optical devices
US6998293B2 (en) 2002-03-29 2006-02-14 Visteon Global Technologies, Inc. Flip-chip bonding method
KR100446316B1 (ko) * 2002-03-30 2004-09-01 주식회사 하이닉스반도체 반도체장치의 콘택플러그 형성 방법
JP3717899B2 (ja) 2002-04-01 2005-11-16 Ｎｅｃエレクトロニクス株式会社 半導体装置及びその製造方法
EP2560199B1 (en) 2002-04-05 2016-08-03 STMicroelectronics S.r.l. Process for manufacturing a through insulated interconnection in a body of semiconductor material
US6583517B1 (en) 2002-04-09 2003-06-24 International Business Machines Corporation Method and structure for joining two substrates with a low melt solder joint
US6642081B1 (en) 2002-04-11 2003-11-04 Robert Patti Interlocking conductor method for bonding wafers to produce stacked integrated circuits
US6939789B2 (en) 2002-05-13 2005-09-06 Taiwan Semiconductor Manufacturing Co., Ltd. Method of wafer level chip scale packaging
US6930032B2 (en) * 2002-05-14 2005-08-16 Freescale Semiconductor, Inc. Under bump metallurgy structural design for high reliability bumped packages
US6689949B2 (en) 2002-05-17 2004-02-10 United Innovations, Inc. Concentrating photovoltaic cavity converters for extreme solar-to-electric conversion efficiencies
KR100449948B1 (ko) 2002-05-18 2004-09-30 주식회사 하이닉스반도체 콘택저항을 감소시킨 콘택플러그 형성방법
JP3527229B2 (ja) 2002-05-20 2004-05-17 沖電気工業株式会社 半導体装置、半導体装置の実装方法、及び半導体装置のリペア方法
EP1369929B1 (en) 2002-05-27 2016-08-03 STMicroelectronics Srl A process for manufacturing encapsulated optical sensors, and an encapsulated optical sensor manufactured using this process
US6704953B2 (en) 2002-06-05 2004-03-16 Zelma Lee Fishman Combination sleeping bag and mat for infants and children
US6596640B1 (en) 2002-06-21 2003-07-22 Intel Corporation Method of forming a raised contact for a substrate
JP3679786B2 (ja) 2002-06-25 2005-08-03 松下電器産業株式会社 半導体装置の製造方法
US6919642B2 (en) 2002-07-05 2005-07-19 Industrial Technology Research Institute Method for bonding IC chips to substrates incorporating dummy bumps and non-conductive adhesive and structures formed
GB2392307B8 (en) * 2002-07-26 2006-09-20 Detection Technology Oy Semiconductor structure for imaging detectors
US7023347B2 (en) 2002-08-02 2006-04-04 Symbol Technologies, Inc. Method and system for forming a die frame and for transferring dies therewith
JP3918681B2 (ja) 2002-08-09 2007-05-23 カシオ計算機株式会社 半導体装置
US6818818B2 (en) 2002-08-13 2004-11-16 Esmond T. Goei Concentrating solar energy receiver
JP2004080221A (ja) 2002-08-13 2004-03-11 Fujitsu Media Device Kk 弾性波デバイス及びその製造方法
US6903442B2 (en) * 2002-08-29 2005-06-07 Micron Technology, Inc. Semiconductor component having backside pin contacts
JP2004102331A (ja) 2002-09-04 2004-04-02 Renesas Technology Corp 半導体装置
JP2004119773A (ja) * 2002-09-27 2004-04-15 Toshiba Corp 半導体装置及びその製造方法
US6986377B2 (en) 2002-09-30 2006-01-17 Illinois Tool Works Inc. Method and apparatus for guiding and sealing split-flange zipper tape to bag making film
SG111972A1 (en) 2002-10-17 2005-06-29 Agency Science Tech & Res Wafer-level package for micro-electro-mechanical systems
US6929974B2 (en) 2002-10-18 2005-08-16 Motorola, Inc. Feedthrough design and method for a hermetically sealed microdevice
JP3908146B2 (ja) 2002-10-28 2007-04-25 シャープ株式会社 半導体装置及び積層型半導体装置
GB0227009D0 (en) 2002-11-19 2002-12-24 Worlds Apart Ltd Convertible blanket
US7354798B2 (en) 2002-12-20 2008-04-08 International Business Machines Corporation Three-dimensional device fabrication method
JP4342174B2 (ja) 2002-12-27 2009-10-14 新光電気工業株式会社 電子デバイス及びその製造方法
JP3818651B2 (ja) 2002-12-30 2006-09-06 デジコ総合管理株式会社 太陽光発電システム
US7015590B2 (en) 2003-01-10 2006-03-21 Samsung Electronics Co., Ltd. Reinforced solder bump structure and method for forming a reinforced solder bump
WO2004064159A1 (ja) 2003-01-15 2004-07-29 Fujitsu Limited 半導体装置及び三次元実装半導体装置、並びに半導体装置の製造方法
JP4337358B2 (ja) 2003-02-17 2009-09-30 日立化成工業株式会社 積層用中間配線部材、配線板及びそれらの製造方法
US6889727B2 (en) * 2003-02-21 2005-05-10 Abbott Laboratories Apparatus and method for the preparation of experiments using proteins contained within gels
US6821878B2 (en) 2003-02-27 2004-11-23 Freescale Semiconductor, Inc. Area-array device assembly with pre-applied underfill layers on printed wiring board
JP4082242B2 (ja) 2003-03-06 2008-04-30 ソニー株式会社 素子転写方法
JP4139713B2 (ja) 2003-03-12 2008-08-27 シャープ株式会社 補強板貼り付け装置および貼り付け方法
JP2004281793A (ja) 2003-03-17 2004-10-07 Seiko Epson Corp 半導体装置の製造方法、半導体装置、回路基板および電子機器
SE526366C3 (sv) 2003-03-21 2005-10-26 Silex Microsystems Ab Elektriska anslutningar i substrat
US7013509B2 (en) 2003-03-28 2006-03-21 Hickman Robert J Easy on/easy off pillow and blanket cover
US6841883B1 (en) 2003-03-31 2005-01-11 Micron Technology, Inc. Multi-dice chip scale semiconductor components and wafer level methods of fabrication
ITTO20030269A1 (it) * 2003-04-08 2004-10-09 St Microelectronics Srl Procedimento per la fabbricazione di un dispositivo
JP4419049B2 (ja) 2003-04-21 2010-02-24 エルピーダメモリ株式会社 メモリモジュール及びメモリシステム
US7115528B2 (en) 2003-04-29 2006-10-03 Micron Technology, Inc. Systems and method for forming silicon oxide layers
JP4056424B2 (ja) 2003-05-16 2008-03-05 シャープ株式会社 半導体装置の製造方法
JP4104490B2 (ja) 2003-05-21 2008-06-18 オリンパス株式会社 半導体装置の製造方法
TWI229930B (en) 2003-06-09 2005-03-21 Advanced Semiconductor Eng Chip structure
US20050048766A1 (en) * 2003-08-31 2005-03-03 Wen-Chieh Wu Method for fabricating a conductive plug in integrated circuit
US20050046034A1 (en) 2003-09-03 2005-03-03 Micron Technology, Inc. Apparatus and method for high density multi-chip structures
US6897125B2 (en) 2003-09-17 2005-05-24 Intel Corporation Methods of forming backside connections on a wafer stack
TWI251313B (en) 2003-09-26 2006-03-11 Seiko Epson Corp Intermediate chip module, semiconductor device, circuit board, and electronic device
JP4155154B2 (ja) 2003-10-15 2008-09-24 セイコーエプソン株式会社 半導体装置、回路基板、及び電子機器
US20050104027A1 (en) 2003-10-17 2005-05-19 Lazarev Pavel I. Three-dimensional integrated circuit with integrated heat sinks
KR101286379B1 (ko) 2003-11-10 2013-07-15 스태츠 칩팩, 엘티디. 범프-온-리드 플립 칩 인터커넥션
US6861336B1 (en) * 2003-11-30 2005-03-01 Union Semiconductor Technology Corporation Die thinning methods
US7276787B2 (en) 2003-12-05 2007-10-02 International Business Machines Corporation Silicon chip carrier with conductive through-vias and method for fabricating same
US7230318B2 (en) 2003-12-24 2007-06-12 Agency For Science, Technology And Research RF and MMIC stackable micro-modules
US6992824B1 (en) 2003-12-27 2006-01-31 Motamedi Manouchehr E Efficient wave propagation for terahertz imaging and sensing
KR100538158B1 (ko) 2004-01-09 2005-12-22 삼성전자주식회사 웨이퍼 레벨 적층 칩 접착 방법
JP4204989B2 (ja) 2004-01-30 2009-01-07 新光電気工業株式会社 半導体装置及びその製造方法
TWI254995B (en) 2004-01-30 2006-05-11 Phoenix Prec Technology Corp Presolder structure formed on semiconductor package substrate and method for fabricating the same
FR2867308B1 (fr) 2004-03-02 2006-05-19 Atmel Grenoble Sa Circuit integre avec diode de lecture de tres petites dimensions
JP4074862B2 (ja) 2004-03-24 2008-04-16 ローム株式会社 半導体装置の製造方法、半導体装置、および半導体チップ
JP3875240B2 (ja) 2004-03-31 2007-01-31 株式会社東芝 電子部品の製造方法
US7144759B1 (en) 2004-04-02 2006-12-05 Celerity Research Pte. Ltd. Technology partitioning for advanced flip-chip packaging
US20050245059A1 (en) 2004-04-30 2005-11-03 Yuan Yuan Method for making an interconnect pad
TWI230989B (en) 2004-05-05 2005-04-11 Megic Corp Chip bonding method
JP4119866B2 (ja) 2004-05-12 2008-07-16 富士通株式会社 半導体装置
JP4441328B2 (ja) 2004-05-25 2010-03-31 株式会社ルネサステクノロジ 半導体装置及びその製造方法
JP4955935B2 (ja) 2004-05-25 2012-06-20 キヤノン株式会社 貫通孔形成方法および半導体装置の製造方法
US20050262634A1 (en) 2004-05-28 2005-12-01 Gottlieb Patricia R Combination convertible blanket and pillow
JP2006019455A (ja) * 2004-06-30 2006-01-19 Nec Electronics Corp 半導体装置およびその製造方法
KR100668825B1 (ko) * 2004-06-30 2007-01-16 주식회사 하이닉스반도체 상변화 기억 소자 및 그 제조방법
CN101023429B (zh) 2004-07-02 2010-09-01 斯特拉斯鲍公司 用于处理晶片的方法和系统
KR100971299B1 (ko) 2004-07-07 2010-07-20 프로메러스, 엘엘씨 감광성 유전체 수지 조성물 및 그 용도
JP4130668B2 (ja) 2004-08-05 2008-08-06 富士通株式会社 基体の加工方法
US7109068B2 (en) * 2004-08-31 2006-09-19 Micron Technology, Inc. Through-substrate interconnect fabrication methods
US7129567B2 (en) 2004-08-31 2006-10-31 Micron Technology, Inc. Substrate, semiconductor die, multichip module, and system including a via structure comprising a plurality of conductive elements
US7157310B2 (en) 2004-09-01 2007-01-02 Micron Technology, Inc. Methods for packaging microfeature devices and microfeature devices formed by such methods
US7300857B2 (en) 2004-09-02 2007-11-27 Micron Technology, Inc. Through-wafer interconnects for photoimager and memory wafers
US7326629B2 (en) 2004-09-10 2008-02-05 Agency For Science, Technology And Research Method of stacking thin substrates by transfer bonding
JP4966487B2 (ja) 2004-09-29 2012-07-04 オンセミコンダクター・トレーディング・リミテッド 半導体装置及びその製造方法
JP4813035B2 (ja) 2004-10-01 2011-11-09 新光電気工業株式会社 貫通電極付基板の製造方法
US9466595B2 (en) 2004-10-04 2016-10-11 Intel Corporation Fabrication of stacked die and structures formed thereby
US20060070704A1 (en) 2004-10-06 2006-04-06 Tropicana Products, Inc. Vaccum support and transfer of flexible material
JP2006135277A (ja) 2004-10-06 2006-05-25 North:Kk 配線基板と、その製造方法
KR100498708B1 (ko) 2004-11-08 2005-07-01 옵토팩 주식회사 반도체 소자용 전자패키지 및 그 패키징 방법
US20060125084A1 (en) 2004-12-15 2006-06-15 Fazzio Ronald S Integration of micro-electro mechanical systems and active circuitry
US7396732B2 (en) 2004-12-17 2008-07-08 Interuniversitair Microelektronica Centrum Vzw (Imec) Formation of deep trench airgaps and related applications
US7264984B2 (en) 2004-12-21 2007-09-04 Touchdown Technologies, Inc. Process for forming MEMS
US7390735B2 (en) 2005-01-07 2008-06-24 Teledyne Licensing, Llc High temperature, stable SiC device interconnects and packages having low thermal resistance
JP4057017B2 (ja) 2005-01-31 2008-03-05 富士通株式会社 電子装置及びその製造方法
US7442570B2 (en) 2005-03-18 2008-10-28 Invensence Inc. Method of fabrication of a AL/GE bonding in a wafer packaging environment and a product produced therefrom
US7371676B2 (en) 2005-04-08 2008-05-13 Micron Technology, Inc. Method for fabricating semiconductor components with through wire interconnects
US20060252262A1 (en) 2005-05-03 2006-11-09 Rockwell Scientific Licensing, Llc Semiconductor structures having via structures between planar frontside and backside surfaces and methods of fabricating the same
TW200644165A (en) 2005-05-04 2006-12-16 Icemos Technology Corp Silicon wafer having through-wafer vias
US7303976B2 (en) 2005-05-10 2007-12-04 Hewlett-Packard Development Company, L.P. Wafer bonding method
US7170183B1 (en) 2005-05-13 2007-01-30 Amkor Technology, Inc. Wafer level stacked package
CN101223633A (zh) 2005-05-18 2008-07-16 科隆科技公司 穿过晶片的互连
US20060264029A1 (en) 2005-05-23 2006-11-23 Intel Corporation Low inductance via structures
EP1732116B1 (en) 2005-06-08 2017-02-01 Imec Methods for bonding and micro-electronic devices produced according to such methods
US20060278979A1 (en) 2005-06-09 2006-12-14 Intel Corporation Die stacking recessed pad wafer design
US7534722B2 (en) 2005-06-14 2009-05-19 John Trezza Back-to-front via process
US7687400B2 (en) 2005-06-14 2010-03-30 John Trezza Side stacking apparatus and method
US7157372B1 (en) * 2005-06-14 2007-01-02 Cubic Wafer Inc. Coaxial through chip connection
US7767493B2 (en) 2005-06-14 2010-08-03 John Trezza Post & penetration interconnection
US20060281303A1 (en) 2005-06-14 2006-12-14 John Trezza Tack & fuse chip bonding
US7786592B2 (en) 2005-06-14 2010-08-31 John Trezza Chip capacitive coupling
US7838997B2 (en) 2005-06-14 2010-11-23 John Trezza Remote chip attachment
US7488680B2 (en) 2005-08-30 2009-02-10 International Business Machines Corporation Conductive through via process for electronic device carriers
US7528494B2 (en) 2005-11-03 2009-05-05 International Business Machines Corporation Accessible chip stack and process of manufacturing thereof
WO2007061054A1 (ja) 2005-11-25 2007-05-31 Matsushita Electric Works, Ltd. ウェハレベルパッケージ構造体、および同パッケージ構造体から得られるセンサ装置
US20080017407A1 (en) * 2006-07-24 2008-01-24 Ibiden Co., Ltd. Interposer and electronic device using the same
JP5010222B2 (ja) * 2006-09-21 2012-08-29 株式会社東芝 不揮発性半導体記憶装置
US7982307B2 (en) 2006-11-22 2011-07-19 Agere Systems Inc. Integrated circuit chip assembly having array of thermally conductive features arranged in aperture of circuit substrate
JP2008234475A (ja) * 2007-03-22 2008-10-02 Toshiba Corp 情報処理装置
US20080284037A1 (en) 2007-05-15 2008-11-20 Andry Paul S Apparatus and Methods for Constructing Semiconductor Chip Packages with Silicon Space Transformer Carriers
US8242604B2 (en) 2009-10-28 2012-08-14 International Business Machines Corporation Coaxial through-silicon via

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020027441A1 (en) * 1996-04-01 2002-03-07 Salman Akram Semiconductor test interconnect with variable flexure contacts
US20030206680A1 (en) * 2002-05-03 2003-11-06 Georgia Tech Research Corporation Devices having compliant wafer-level input/output interconnections and packages using pillars and methods of fabrication thereof
US20040124523A1 (en) * 2002-06-18 2004-07-01 Poo Chia Yong Semiconductor devices including peripherally located bond pads, intermediates thereof, assemblies, and packages including the semiconductor devices, and support elements for the semiconductor devices

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8981574B2 (en) 2012-12-20 2015-03-17 Samsung Electronics Co., Ltd. Semiconductor package
US9633973B2 (en) 2012-12-20 2017-04-25 Samsung Electronics Co., Ltd. Semiconductor package

Also Published As

Publication number Publication date
KR20080019623A (ko) 2008-03-04
US8643186B2 (en) 2014-02-04
US7847412B2 (en) 2010-12-07
JP5401093B2 (ja) 2014-01-29
US8093729B2 (en) 2012-01-10
US20080171174A1 (en) 2008-07-17
US20070197013A1 (en) 2007-08-23
US20100304565A1 (en) 2010-12-02
US20090137116A1 (en) 2009-05-28
US7808111B2 (en) 2010-10-05
US7767493B2 (en) 2010-08-03
US20070158839A1 (en) 2007-07-12
CN101258593B (zh) 2010-11-10
WO2006138457A2 (en) 2006-12-28
US20070196948A1 (en) 2007-08-23
WO2006138457A3 (en) 2007-02-22
JP2008544527A (ja) 2008-12-04
US20060278992A1 (en) 2006-12-14
US8283778B2 (en) 2012-10-09
US7785987B2 (en) 2010-08-31
US20070167004A1 (en) 2007-07-19
US7659202B2 (en) 2010-02-09
CN101258593A (zh) 2008-09-03
US20060278989A1 (en) 2006-12-14
US7932584B2 (en) 2011-04-26
US20120108009A1 (en) 2012-05-03
US7215032B2 (en) 2007-05-08
US20070228576A1 (en) 2007-10-04

Similar Documents

Publication Publication Date Title
KR101090616B1 (ko) 칩간 콘택 분리
KR101088546B1 (ko) 백-투-프론트 비어 프로세스
KR101224299B1 (ko) 칩간 접속부
KR101015926B1 (ko) 전자 칩 콘택 구조
KR101452601B1 (ko) 칩 커넥터
US8232194B2 (en) Process for chip capacitive coupling
US8021922B2 (en) Remote chip attachment
KR101191523B1 (ko) 칩 커넥터
US20060281303A1 (en) Tack & fuse chip bonding
US20060281296A1 (en) Routingless chip architecture
KR20080018895A (ko) 액티브 패키징
KR101419548B1 (ko) 포스트 및 관통 접속부
KR101168786B1 (ko) 칩 커넥터

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
N231 Notification of change of applicant
E90F Notification of reason for final refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20141030

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20150930

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20161028

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20170929

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20180928

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20190924

Year of fee payment: 9