JP6153917B2 - ディスプレイ装置を制御するための回路 - Google Patents

Description

関連出願の参照
本出願は、２０１０年２月２日に出願され、「Ｄｉｓｐｌａｙ Ｍｅｔｈｏｄｓ ａｎｄ Ａｐｐａｒａｔｕｓ」という名称を有し、参照により全体が本明細書に組み込まれている米国仮出願第６１／３００７３５号明細書および利益を主張するものである。

概して、本発明は、撮像ディスプレイの分野に関し、特に、本発明は、撮像ディスプレイに組み込まれた光変調器を制御するコントローラ回路およびプロセスに関する。

機械的光変調器から組み立てられたディスプレイは、液晶技術に基づくディスプレイに代わるものとして魅力的である。機械的光変調器は、ビデオコンテントを適切な視野角ならびに広範囲のカラースケールおよびグレースケールによって表示できるほど高速である。機械的光変調器は、投影ディスプレイに首尾よく適用されている。機械的光変調器を使用した直視型ディスプレイでは、輝度と低電力の十分に魅力的な組合せがまだ実証されていない。当技術分野では、高速で高輝度で低電力である、機械的に作動する直視型ディスプレイが必要である。具体的には、画質を向上させかつ消費電力を低減させるように高速にかつ低電圧で駆動することができる直視型ディスプレイが必要である。

スイッチング回路および光変調器をシリコン基板から切断された比較的小さなダイ上に組み立てることのできる投影ディスプレイとは異なり、大部分の直視型ディスプレイではずっと大きな基板上に光変調器を製造する必要がある。また、多くの場合、特に後方照明直視型ディスプレイでは、制御回路と光変調器の両方を透明基板上に形成することが好ましい。その結果、多くの代表的な半導体製造プロセスは適用不能である。新しいスイッチング回路および制御アルゴリズムは、透明基板上に組み立てられるＭＥＭＳデバイスの材料、処理技術、および性能特性の基本的な違いに対処するように改良することが必要になることが多い。スイッチング回路に関連して変調プロセスを組み込んでおり、詳細な画像を豊富なレベルのグレースケールおよびコントラストと一緒に生成するＭＥＭＳ直視型ディスプレイが依然として必要である。

米国特許出願第１１／３２６６９６号明細書 米国特許出願第１１／６４３０４２号明細書 米国特許第７２７１９４５号明細書 米国特許第５２３３４５９号明細書 米国特許第５７８４１８９号明細書 米国特許第５７７１３２１号明細書 米国特許出願第２００５／０１０４８０４号明細書 米国特許出願第１１／６０７７１５号明細書 米国特許出願第１１／３６１７８５号明細書 米国特許出願第１１／７３１６２８号明細書 米国特許出願第１１／２５１０３５号明細書 米国特許出願第１１／８１１８４２号明細書 米国特許出願第１２／６５２４７７号明細書 米国特許出願第１１／３２６９００号明細書

Ｄｅｎ Ｂｏｅｒ、「Ａｃｔｉｖｅ Ｍａｔｒｉｘ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ Ｄｉｓｐｌａｙｓ」 （Ｅｌｓｅｖｉｅｒ、Ａｍｓｔｅｒｄａｍ、２００５） Ｒａｉ−Ｃｈｏｕｄｈｕｒｙ ｅｄ．、「Ｈａｎｄｂｏｏｋ ｏｆ Ｍｉｃｒｏｌｉｔｈｏｇｒａｐｈｙ， Ｍｉｃｒｏｍａｃｈｉｎｉｎｇ ＆ Ｍｉｃｒｏｆａｂｒｉｃａｔｉｏｎ」 （ＳＰＩＥ Ｏｐｔｉｃａｌ Ｅｎｇｉｎｅｅｒｉｎｇ Ｐｒｅｓｓ， Ｂｅｌｌｉｎｇｈａｍ， Ｗａｓｈ， １９９７）

本発明の一態様によれば、ディスプレイを動作させる方法は、データローディング段階中に画素のアレイにおける画素の複数の行内の画素に画像データをロードするステップと、更新段階中に少なくとも２つの行および少なくとも２つの列内の画素を作動させるステップと、ランプ照明段階中に少なくとも１つのランプを照明させて作動された画素を照明し、ディスプレイ上に画像を形成するステップとを含み、更新段階は、ローディング段階および照明段階の少なくとも一方と時間が部分的に重畳する。

ある実施形態では、ランプ照明段階は、ランプ出力の少なくとも１ビットについてデータローディング段階と時間が完全に重畳する。ある実施形態では、更新段階は、複数の更新信号を送るステップを含む。一態様では、更新段階は、第１の副段階および第２の副段階を含む。一態様では、複数の更新信号のうちの第１の更新信号は、第１の副段階および第２の副段階に対応する第１の信号段階および第２の信号段階をさらに含み、データローディング段階は時間が第１の更新信号の第１の信号段階と重畳する。一態様では、第１の信号段階はリセット段階に対応する。

一実施形態では、この方法は、第１の副段階および第２の副段階に対応する第１の信号段階および第２の信号段階を有する複数の更新信号のうちの第２の更新信号を含み、ランプ照明段階は、第１の更新信号の第２の信号段階と第２の更新信号の第１の信号段階の両方と時間が重畳する。一態様では、第１の信号段階は、更新段階の電気的設定副段階に対応し、第２の信号段階は、更新段階の機械的反応副段階に対応する。一態様では、データローディング段階は、機械的反応副段階と時間が重畳する。

一実施形態では、この方法は、シャッタ遷移段階中にシャッタを移動させるステップを含み、ランプ照明段階は、シャッタ遷移段階と時間が部分的に重畳する。一態様では、ランプ照明段階は、リセット段階中のシャッタ遷移と重畳する。一実施形態では、データローディング段階は、更新段階の終了時およびランプ照明段階の開始時と時間が重畳する。
一実施形態では、ローディング段階、更新段階、および照明段階の各々はすべて、互いに時間が少なくとも部分的に重畳する。一実施形態では、ローディング段階、更新段階、および照明段階の少なくとも１つは、少なくとも１つの他の段階と時間が部分的に重畳する。一態様では、ディスプレイは、透明基板上に組み立てられる。一態様では、ディスプレイは、ＭＥＭＳ光変調器のアレイを含む。一態様では、ディスプレイは、シャッタ方式光変調器のアレイを含む。

上記の説明は、以下の図面を参照する本発明についての以下の詳細な説明から容易に理解されよう。

本発明の例示的な実施形態による、ディスプレイ装置の等角図である。 本発明の例示的な実施形態による、図１のディスプレイ装置のブロック図である。 本発明の例示的な実施形態による、フィールド色順次技術を使用してディスプレイ上に画像を表示する方法のタイミング図である。 本発明の例示的な実施形態による、符号化時分割グレースケール技術を使用する様々な画像形成イベントのタイミングを示すタイミング図である。 本発明の例示的な実施形態による、図１ＡのＭＥＭＳベースのディスプレイに組み込むのに適した例示的なシャッタ方式光変調器の斜視図である。 本発明の例示的な実施形態による、図１ＡのＭＥＭＳベースのディスプレイに組み込むのに適したローラシェード方式光変調器の断面図である。 本発明の例示的な実施形態による、図１ＡのＭＥＭＳベースのディスプレイの代替実施形態に組み込むのに適した光タップ方式光変調器の断面図である。 本発明の例示的な実施形態による、図１ＡのＭＥＭＳベースのディスプレイの代替実施形態に組み込むのに適したエレクトロウェッティング方式光変調器の断面図である。 本発明の例示的な実施形態による、図１ＡのＭＥＭＳベースのディスプレイに組み込まれた光変調器を制御するのに適した制御マトリックスの概略図である。 本発明の例示的な実施形態による図３Ａの制御マトリックスに接続されたシャッタ方式光変調器のアレイの斜視図である。 本発明の例示的な実施形態による開状態の２段駆動シャッタ組立体の平面図である。 本発明の例示的な実施形態による閉状態の２段駆動シャッタ組立体の平面図である。 本発明の例示的な実施形態による、ＭＥＭＳ方式ディスプレイに組み込むのに適した２段アクチュエータ光タップ方式光変調器の断面図である。 本発明の例示的な実施形態による、図１Ａのディスプレイ装置のシャッタ組立体を制御するのに適した制御マトリックスの図である。 本発明の例示的な実施形態による、図５Ａの制御マトリックスの画素をアドレス指定する方法のフローチャートである。 本発明の例示的な実施形態による、図１Ａのディスプレイ装置のシャッタ組立体を制御するのに適した制御マトリックスの図である。 本発明の例示的な実施形態による、図６の制御マトリックスの画素をアドレス指定する方法のフローチャートである。 本発明の例示的な実施形態による、画像生成の段階図である。 本発明の例示的な実施形態による、図８Ａの段階図に対応する画像生成のタイミング図である。 本発明の例示的な実施形態による、画像生成の別の段階図である。 本発明の例示的な実施形態による、図９Ａの段階図に対応する画像生成のタイミング図である。 本発明の例示的な実施形態による、画像生成の別の段階図である。 本発明の例示的な実施形態による、図１０Ａの段階図に対応する画像生成のタイミング図である。 本発明の例示的な実施形態による、画像生成の別の段階図である。 本発明の例示的な実施形態による、図１１Ａの段階図に対応する画像生成のタイミング図である。 本発明の例示的な実施形態による、画像生成の別の段階図である。 本発明の例示的な実施形態による、図１２Ａの段階図に対応する画像生成のタイミング図である。 本発明の例示的な実施形態による、画像生成の別の段階図である。 本発明の例示的な実施形態による、図１３Ａの段階図に対応する画像生成のタイミング図である。

本発明を完全に理解できるように、次に、画像を表示する装置および方法を含む例示的な実施形態について説明する。しかし、当業者には、本明細書において説明するシステムおよび方法が、対処中の用途に対して適宜適合され修正されてよく、かつ本明細書において説明するシステムおよび方法が、他の適切な用途に使用されてよく、かつそのような他の追加および修正が本発明の範囲から逸脱しないことが理解されよう。

図１Ａは、本発明の例示的な実施形態による直視型ＭＥＭＳ方式ディスプレイ装置１００の概略図である。ディスプレイ装置１００は、行列状に配置された複数の光変調器１０２ａ〜１０２ｄ（総称的に「光変調器１０２」）を含む。ディスプレイ装置１００では、光変調器１０２ａおよび１０２ｄは開状態であり、光を通過させる。光変調器１０２ｂおよび１０２ｃは閉状態であり、光の通過を妨げる。ディスプレイ装置１００は、光変調器１０２ａ〜１０２ｄの状態を選択的に設定することによって、ランプ１０５によって照明される場合にバックライト付きディスプレイ用の画像１０４を形成するのに利用することができる。別の実装形態では、装置１００は、装置の前方から生じる周囲光を反射することによって画像を形成してもよい。別の実装形態では、装置１００は、ディスプレイの前方に位置するランプ、すなわちフロントライトからの光を反射することによって画像を形成してもよい。閉状態および開状態の一方では、光変調器１０２は、光路における光に干渉し、たとえば、制限なしに、光の特性または経路を遮断、反射、吸収、フィルタリング、偏光、回折、またはその他の方法で変更する。

ディスプレイ装置１００では、各光変調器１０２は、画像１０４内の画素１０６に対応する。他の実装形態では、ディスプレイ装置１００は、複数の光変調器を利用して画像１０４内の画素１０６を形成してもよい。たとえば、ディスプレイ装置１００は、３つの色特異的（ｃｏｌｏｒ−ｓｐｅｃｉｆｉｃ）光変調器１０２を含んでもよい。ディスプレイ装置１００は、特定の画素１０６に対応する１つまたは複数の色特異的光変調器１０２を選択的に開くことによって、画像１０４内に色画素１０６を生成してもよい。別の実施例では、ディスプレイ装置１００は、画像１０４にグレースケールを実現する画素１０６当たり２つ以上の光変調器１０２を含む。画像に関して、「画素」は、画像の解像度によって形成される最小の絵素に相当する。ディスプレイ装置１００の構造構成要素に関して、語「画素」は、画像の単一の画素を形成する光を変調するのに利用される機械的構成要素と電気的構成要素の組合せを指す。

ディスプレイ装置１００は、撮像光学機器を必要としないという点で直視型ディスプレイである。ユーザは、ディスプレイ装置１００を直接見ることによって画像を見る。代替実施形態では、ディスプレイ装置１００は投影ディスプレイに組み込まれる。そのような実施形態では、ディスプレイは、スクリーンまたは壁に光を投影することによって画像を形成する。投影用途では、ディスプレイ装置１００は、投影される画像１０４よりも実質的に小さい。

直視型ディスプレイは透過モードまたは反射モードのいずれかで動作してもよい。透過ディスプレイでは、光変調器が、ディスプレイの後方に位置するランプから発された光をフィルタリングまたは選択的に遮断する。ランプからの光は、任意に光導波路または「バックライト」に注入される。透過直視型ディスプレイ実施形態は、透明基板またはガラス基板上に構成され、光変調器を含む１枚の基板がバックライトの真上に位置するサンドイッチ組立体構成を容易にする。いくつかの透過ディスプレイ実施形態では、カラーフィルタ材料を各変調器１０２に関連付けることによって色特異性光変調器が作製される。他の透過ディスプレイ実施形態では、後述のように、それぞれの異なる原色を有するランプに交互に照明させることによりフィールド順次カラー方法を使用することによって色を生成することができる。白熱灯、蛍光灯、レーザ、発光ダイオード（ＬＥＤ）、または当業者に知られている任意の他の適切な光源を制限なしに含むいくつかの異なる種類のランプをディスプレイに使用してもよい。また、複数のランプを、複数のランプを含む単一の組立体として組み合わせてもよい。たとえば、赤色ＬＥＤ、緑色ＬＥＤ、および青色ＬＥＤの組合せを、小形半導体チップ内の白色ＬＥＤと組み合わせるかあるいはこの白色ＬＥＤの代わりに使用するか、あるいは小形マルチランプパッケージとして組み付けてもよい。同様に、各ランプを４色ＬＥＤの組立体、たとえば赤色ＬＥＤ、黄色ＬＥＤ、緑色ＬＥＤ、および青色ＬＥＤの組合せの代わりとしてもよい。

各光変調器１０２は、シャッタ１０８と開口１０９とを含む。画像１０４内の画素１０６を照明するとき、シャッタ１０８は、光が開口１０９を通過して観察者の方へ送られるように位置する。画素１０６を照明しないようにするとき、シャッタ１０８は、光が開口１０９を通過するのを妨げるように位置する。開口１０９は、反射材料または光吸収材料を貫通するようにパターン化された開口部によって形成されている。

ディスプレイ装置は、基板に接続されるとともにシャッタの移動を制御するために光変調器に接続された制御マトリックスも含む。制御マトリックスは、画素行当たり少なくとも１つの書込み許可配線１１０（「スキャンライン配線」とも呼ばれる）と、画素列ごとの１つのデータ配線１１２と、すべての画素または少なくともディスプレイ装置１００内の複数の列と複数の行の両方における画素に共通の電圧を供給する１つの共通配線１１４とを含む、一連の電気配線（たとえば、配線１１０、１１２、および１１４）を含む。適切な電圧（「書込み許可電圧Ｖ_ｗｅ」）が印加されたことに応答して、所与の画素行用の書込み許可配線１１０が、新しいシャッタ移動命令を受け入れるように行中の画素を用意する。データ配線１１２は、新しい移動命令をデータ電圧パルスの形で伝達する。データ配線に印加されたデータ電圧パルスは、いくつかの実装形態では、シャッタの静電移動に直接寄与する。他の実装形態では、データ電圧パルスは、スイッチ、たとえば、通常データ電圧よりも高い別個の作動電圧の光変調器１０２への印加を制御するトランジスタまたは他の非線形回路要素を制御する。これらの作動電圧を印加すると、シャッタ１０８が静電駆動されて移動する。

図１Ｂはディスプレイ装置１００のブロック図１５０である。図１Ａおよび図１Ｂを参照する。ディスプレイ装置１００は、ブロック図１５０に示されているような上述のディスプレイ装置１００の素子だけでなく、複数のスキャンドライバ１５２（「書込み許可電圧源」とも呼ばれる）と複数のデータドライバ１５４（「データ電圧源」とも呼ばれる）とを含む。スキャンドライバ１５２は、スキャンライン配線１１０に書込み許可電圧を印加する。データドライバ１５４は、データ配線１１２にデータ電圧を印加する。ディスプレイ装置のいくつかの実施形態では、データドライバ１５４は、特に画像１０４のグレースケールがアナログ的に得られる場合に光変調器にアナログデータ電圧を供給するように構成される。アナログ動作では、光変調器１０２は、様々な中間電圧がデータ配線１１２を通して印加されるときに、シャッタ１０８において様々な中間開状態が生じ、したがって、画像１０４内に様々な中間照明状態すなわちグレースケールが生じるように設計される。

他の場合には、データドライバ１５４は、縮小セットの２つ、３つ、または４つのデジタル電圧レベルのみを制御マトリックスに印加するように構成される。これらの電圧レベルは、各シャッタ１０８に開状態または閉状態のいずれかをデジタル的に設定するように設計される。

スキャンドライバ１５２とデータドライバ１５４はデジタルコントローラ回路１５６（「コントローラ１５６」とも呼ばれる）に接続されている。コントローラ１５６は、入力画像信号１５７を処理してディスプレイ１００の空間アドレス指定機能およびグレースケール機能に適切なデジタル画像フォーマットに変換する受信処理モジュール１５８を含む。各画像の画素位置およびグレースケールデータはフレームバッファ１５９に記憶され、したがって、データを必要に応じてデータドライバ１５４に供給することができる。データは、ほぼ連続的にデータドライバ１５４に送られ、行ごとおよび画像フレームごとにグループ分けされた所定のシーケンスとして構成される。データドライバ１５４は、直並列データ変換器、レベルシフティング、および用途によってはデジタルアナログ電圧変換器を含んでもよい。

ディスプレイ装置１００は任意に、共通電圧源とも呼ばれる１組の共通ドライバ１５３を含む。いくつかの実施形態では、共通ドライバ１５３は、たとえば一連の共通配線１１４に電圧を供給することによって、光変調器のアレイ１０３内のすべての光変調器にＤＣ共通電位を供給する。他の実施形態では、共通ドライバ１５３は、コントローラ１５６からのコマンドに従って、光変調器のアレイ１０３に電圧パルスまたは信号、たとえばアレイ１０３の複数の行および列におけるすべての光変調器の同時作動を駆動および／または開始することのできるグローバル作動パルスを発行する。

それぞれの異なる表示機能用のすべてのドライバ（たとえば、スキャンドライバ１５２、データドライバ１５４、および共通ドライバ１５３）に対して、コントローラ１５６内のタイミング制御モジュール１６０が時刻同期をとる。モジュール１６０からのタイミングコマンドは、ランプドライバ１６８を介した赤色ランプ、緑色ランプ、および青色ランプ、ならびに白色ランプ（それぞれ１６２、１６４、１６６、および１６７）の照明と、画素のアレイ１０３内の特定の行の書込み許可および順序付けと、データドライバ１５４からの電圧の出力と、光変調器を作動させる電圧の出力とを調和させる。

コントローラ１５６は、アレイ１０３内の各シャッタ１０８を新しい画像１０４に適切な照明レベルに再設定することのできる順序付け方式またはアドレス指定方式を決定する。適切なアドレス指定技術、画像形成技術、およびグレースケール技術の詳細は、参照により全体が本明細書に組み込まれている米国特許出願第１１／３２６６９６号明細書および米国特許出願第１１／６４３０４２号明細書に記載されている。新しい画像１０４を周期間隔に設定してもよい。たとえば、ビデオディスプレイの場合、カラー画像１０４またはビデオフレームが１０ヘルツから３００ヘルツの範囲の周波数でリフレッシュされる。いくつかの実施形態では、アレイ１０３に対する画像フレームの設定とランプ１６２、１６４、および１６６の照明との同期がとられ、それによって、交互に代わる画像フレームが、赤色、緑色、および青色のような、交互に代わる一連の色によって照明される。それぞれの色ごとの画像フレームをカラーサブフレームと呼ぶ。フィールド順次カラー方法と呼ばれるこの方法では、カラーサブフレームが２０Ｈｚを超える周波数で交互に表示される場合、人間の脳は交互に代わるフレーム画像を平均化し、様々な連続した色を有する画像を認識する。代替実装形態では、原色を有する４つ以上のランプを、赤色、緑色、および青色以外の原色を使用するディスプレイ装置１００において使用してもよい。

いくつかの実装形態では、ディスプレイ装置１００がシャッタ１０８を開状態と閉状態とにデジタル的に切り替えるように設計され、コントローラ１５６は、各画像フレーム間のアドレス指定順序および／または時間間隔を決定し、適切なグレースケールを有する画像１０４を生成する。特定のフレームにおいてシャッタ１０８が開かれる時間を調節することによって可変レベルのグレースケールを生成するプロセスを時分割グレースケールと呼ぶ。時分割グレースケールの一実施形態では、コントローラ１５６は、シャッタ１０８が開状態のままでいられる期間または各フレーム内の時間を、その画素の所望の照明レベルまたはグレースケールに応じて求める。他の実装形態では、コントローラ１５６は、画像フレームごとに、アレイ１０３の複数の行および列に複数のサブフレーム画像を設定し、かつコントローラは、各サブフレーム画像が、グレースケール用の符号語内に使用されるグレースケール値または有意値に比例して照明される持続時間を変更する。たとえば、一連のサブフレーム画像の照明時間をバイナリ符号化系列１、２、４、８・・・に比例して変更することができる。次に、アレイ１０３内の各画素用のシャッタ１０８を、グレーレベルの画素のバイナリ符号化語内の対応する位置の値に応じてサブフレーム内で開状態または閉状態に設定する。

他の実装形態では、コントローラは、特定のサブフレーム画像に望ましいグレースケール値に比例してランプ１６２、１６４、および１６６からの光の強度を変更する。シャッタ１０８のアレイから色およびグレースケールを形成するのにいくつかの混成技術も利用可能である。たとえば、上述の時分割技術を画素当たりに複数のシャッタ１０８を使用する技術と組み合わせてもよく、あるいは特定のサブフレーム画像用のグレースケールを、サブフレームタイミングとランプ強度の両方を組み合わせることによって確立してもよい。これらの実施形態およびその他の実施形態の詳細は、上述の米国特許出願第１１／６４３０４２号明細書に記載されている。

いくつかの実装形態では、画像状態１０４に関するデータが、コントローラ１５６により、スキャンラインとも呼ばれる個々の行を順次アドレス指定することによって変調器アレイ１０３にロードされる。シーケンス内の行またはスキャンラインごとに、スキャンドライバ１５２が、アレイ１０３のその行用の書込み許可配線１１０に書込み許可電圧を印加し、その後データドライバ１５４が、所望のシャッタ状態に対応するデータ電圧を、選択された行における列ごとに供給する。このプロセスは、アレイ内のすべての行に対してデータがロードされるまで繰り返される。いくつかの実装形態では、データローディングに関して選択される行のシーケンスは線形であり、アレイ内を１番上から１番下まで進行する。他の実装形態では、選択される行のシーケンスは、視覚的アーチファクトを最低限に抑えるために疑似ランダム化される。他の実装形態では、順序付けが各ブロックによって構成され、あるブロックについては、画像状態１０４のある部分のみに関するデータが、たとえば、シーケンス内のアレイの５行目おきの行のみをアドレス指定することによってアレイにロードされる。

いくつかの実装形態では、アレイ１０３に画像データをロードするプロセスがシャッタ１０８を作動させるプロセスと時間的に分離される。これらの実装形態では、変調器アレイ１０３はアレイ１０３内の画素ごとのデータメモリ要素を含んでよく、制御マトリックスは、共通ドライバ１５３からのトリガ信号を伝達し、メモリ要素に記憶されているデータに従って各シャッタ１０８の同時作動を開始するグローバル作動配線を含んでもよい。多くが米国特許出願第１１／６４３０４２号明細書に記載されている様々なアドレス指定シーケンスをタイミング制御モジュール１６０によって調和させることができる。

代替実施形態では、画素のアレイ１０３および画素を制御する制御マトリックスを矩形の行列以外の構成に配置してもよい。たとえば、各画素を六角形アレイまたは曲線行列に配置してもよい。一般に、本明細書では、語スキャンラインは、書込み許可配線を共有する複数の画素を指すものとする。

ディスプレイ１００は、タイミング制御モジュール１６０、フレームバッファ１５９、スキャンドライバ１５２、データドライバ１５４、ならびにドライバ１５３および１６８を含む複数の機能ブロックで構成されている。各ブロックは、区別可能なハードウェア回路および／または実行可能なコードのモジュールを表すものと理解することができる。いくつかの実装形態では、各機能ブロックは、回路基板および／またはケーブルによって互いに接続されたそれぞれの異なるチップまたは回路として設けられる。あるいは、これらの回路の多くは、同じガラス基板またはプラスチック基板上に画素アレイ１０３と一緒に製造されてもよい。他の実装形態では、ブロック図１５０における複数の回路、ドライバ、プロセッサ、および／または制御機能を、後で画素アレイ１０３を保持する透明基板に直接結合される単一のシリコンチップ内に一緒に集積してもよい。

コントローラ１５６は、コントローラ１５６内で実施されるアドレス指定アルゴリズム、色アルゴリズム、および／またはグレースケールアルゴリズムを特定の用途の要件に応じて変更するのを可能にするプログラミングリンク１８０を含む。いくつかの実施形態では、プログラミングリンク１８０は、周囲光センサまたは周囲温度センサのような環境センサから情報を伝達し、それによって、コントローラ１５６は環境条件に応じて撮像モードまたはバックライトパワーを調整することができる。コントローラ１５６は、ランプに必要であるとともに光変調器の作動に必要なパワーを供給する電力供給入力１８２も備える。ドライバ１５２、１５３、１５４、および／または１６８は、必要に応じて、１８２の入力電圧を、シャッタ１０８の作動またはランプ１６２、１６４、１６６、および１６７などのランプの照明に十分な様々な電圧に変換するためのＤＣ−ＤＣ変換器を含むかあるいはそのようなＤＣ−ＤＣ変換器に関連付けられてもよい。

フィールド色順次／時分割グレースケール
人間の脳は、たとえば２０Ｈｚを超える周波数で急激に変化する画像を見たことに応答して、対応する期間内に表示される画像の組合せである画像を知覚するように画像同士を平均化する。この現象を利用すれば、当技術分野においてフィールド色順次と呼ばれる技術を使用して、ディスプレイの画素ごとに単一の光変調器のみを使用しつつ、カラー画像を表示することができる。ディスプレイにフィールド色順次技術を使用すると、カラーフィルタおよび画素当たりに複数の光変調器が不要になる。フィールド色順次が可能なディスプレイでは、表示すべき画像フレームが、各々が元の画像フレームの特定の色成分（たとえば、赤色、緑色、または青色）に対応するいくつかのサブフレーム画像に分割される。ディスプレイの光変調器は、サブフレーム画像ごとに、色成分の画像への寄与度に対応する状態に設定される。次いで、光変調器は、対応する色のランプによって照明される。サブ画像は、脳が一連のサブフレーム画像を単一の画像として知覚するのに十分な周波数（たとえば、６０Ｈｚを超える周波数）で順次表示される。サブフレームを生成するのに使用されるデータは、様々なメモリ構成要素に分割されることが多い。たとえば、ディスプレイによっては、ディスプレイの所与の行用のデータが、その行専用のシフトレジスタに維持される。画像データは、固定クロックサイクルに応じて、各シフトレジスタに入り、そのシフトレジスタから出てディスプレイのその行における対応する列の光変調器に移る。

図１Ｃは、たとえば、図１Ｂにおいて説明したＭＥＭＳ直視型ディスプレイによって、本発明の例示的な実施形態に従って実施することのできるフィールド色順次を使用して画像を表示する表示プロセスに対応するタイミング図である。図１Ｃのタイミング図を含む、本明細書に含まれている各タイミング図は、以下の規則に従っている。各タイミング図の上部は光変調器アドレス指定イベントを示す。下部はランプ照明イベントを示す。

アドレス指定部分は、時間的に間隔を置いて描かれている対角線によってアドレス指定イベントを示している。各対角線は、データが光変調器のアレイの各行に一度に１行ずつロードされる一連の個々のデータローディングイベントに対応する。ディスプレイに含まれる変調器をアドレス指定し駆動するのに使用される制御マトリックスに応じて、各ローディングイベントに、所与の行の光変調器が作動するのを可能にする待機時間が必要になることがある。いくつかの実装形態では、光変調器のアレイの作動前に光変調器のアレイのすべての行がアドレス指定される。光変調器のアレイの最後の行へのデータのローディングが完了した後、すべての光変調器が実質的に同時に作動される。

ランプ照明イベントは、ディスプレイに含まれるランプの各色に対応するパルス列によって示されている。各パルスは、対応する色のランプが照明させられ、それによって直前のアドレス指定イベントにおいて光変調器のアレイにロードされたサブフレーム画像を表示することを示している。

所与の画像フレームの表示における第１のアドレス指定イベントが開始する時間は、各タイミング図においてＡＴ０として示されている。大部分のタイミング図では、この時間は、ディスプレイによって受け取られた各ビデオフレームが開始される前に電圧パルスｖｓｙｎｃが検出された直後の時間である。以後の各アドレス指定イベントが生じる時間はＡＴ１、ＡＴ２、、、ＡＴ（ｎ−１）として示されており、この場合、ｎは画像フレームを表示するのに使用されるサブフレーム画像の数である。いくつかのタイミング図においては、対角線にはさらに、光変調器のアレイにロードされるデータを示すように符号が付けられている。たとえば、図１Ｃのタイミング図では、Ｄ０は、あるフレーム用の光変調器のアレイに最初にロードされるデータを表し、Ｄ（ｎ−１）は、そのフレーム用の光変調器のアレイに最後にロードされるデータを表す。図１Ｄのタイミング図では、各アドレス指定イベント中にロードされるデータはカラーサブフレーム画像に対応する。

図１Ｄは、画像フレームの３つの色成分（赤色、緑色、および青色）の各々用の４つのサブフレーム画像を表示することによって画像フレームが表示される符号化時分割グレースケール表示プロセスに対応するタイミング図である。所与の色の表示される各サブフレーム画像は、前のサブフレーム画像と同じ強度で２分の１の期間にわたって表示され、それによって、サブフレーム画像のバイナリグレースケール符号化方式を実現する。サブフレーム画像ごとにアレイにロードされるデータはサブフレームデータセットと呼ばれ、図１Ｄの例では、サブフレームデータセットはビットプレーンと呼ばれる。ビットプレーンは、画像フレーム内のある色成分用のグレースケール符号化語の単一の有意値に対応するディスプレイの複数の列および複数の行における画素のデータを含む。バイナリ符号化方式の例では、各ビットプレーンは、色およびグレースケールに関する符号化語の単一のバイナリビットに対応するアレイデータを含む。

画像フレームの表示は、ｖｓｙｎｃパルスが検出されたときに開始する。メモリ位置Ｍ０から記憶されている第１のサブフレームデータセットＲ３は、時間ＡＴ０から開始するアドレス指定イベントにおいて光変調器のアレイ１０３にロードされる。次に、時間ＬＴ０において赤色ランプが照明させられる。ＬＴ０は、光変調器のアレイ１０３内の各行がアドレス指定され、その行に含まれる光変調器が作動した後に生じる時間として選択される。時間ＡＴ１において、直視型ディスプレイのコントローラ１５６は、赤色ランプを消灯するとともに光変調器のアレイ１０３への次のビットプレーンＲ２のローディングを開始する。このビットプレーンはメモリ位置Ｍ１から記憶される。このプロセスは、すべてのビットプレーンが表示されるまで繰り返される。たとえば、時間ＡＴ４において、コントローラ１５６は赤色ランプを消灯し、光変調器のアレイ１０３への最上位緑色ビットプレーンＧ３のローディングを開始する。同様に、時間ＬＴ６において、コントローラ１５６は、緑色ランプを再び消灯される時間ＡＴ７までオンにする。

タイミング図中のｖｓｙｎｃパルス同士の間の期間は、フレーム時間を示す記号ＦＴによって示されている。いくつかの実装形態では、アドレス指定時間ＡＴ０、ＡＴ１などとランプ時間ＬＴ０、ＬＴ１などは、１６．６ミリ秒のフレーム時間ＦＴ内に１色当たり４つのサブフレーム画像を実現し、すなわち６０Ｈｚのフレームレートに従うように設計される。他の実装形態では、３３．３ミリ秒のフレーム時間ＦＴ内に１色当たり４つのサブフレーム画像を実現し、すなわち３０Ｈｚのフレームレートに従うように時間値を変更してもよい。他の実装形態では、２４Ｈｚ程度の低いフレームレートを使用するかあるいは１００Ｈｚを超えるフレームレートを使用してもよい。

図１Ｄのタイミング図によって示されている符号化時分割グレースケールの特定の実装形態では、コントローラは、表示すべき各色用の光変調器のアレイ１０３に４つのサブフレーム画像を出力する。４つのサブフレーム画像の各々の照明は２進級数１、２、４、８に従って重み付けされる。したがって、図１Ｄのタイミング図における表示プロセスでは、色ごとにグレースケール用の４桁二値語が表示され、すなわち、１色当たりに４つのサブ画像しかローディングされないにもかかわらず色ごとに１６個の異なるグレースケールレベルを表示することができる。図１Ｄのタイミングの実装形態は、色同士を組み合わせることによって、４０００個よりも多くの異なる色を表示することができる。

ＭＥＭＳ光変調器
図２Ａは、本発明の例示的な実施形態による図１ＡのＭＥＭＳ方式ディスプレイ装置１００に組み込むのに適した例示的なシャッタ方式光変調器２００の斜視図である。シャッタ方式光変調器２００（シャッタ組立体２００とも呼ばれる）は、アクチュエータ２０４に結合されたシャッタ２０２を含む。アクチュエータ２０４は、２００７年９月１８日に出願された米国特許第７２７１９４５号明細書に記載された２つの別個の適合電極ビームアクチュエータ２０５（「アクチュエータ２０５」）から形成されている。シャッタ２０２は一方の側においてアクチュエータ２０５に結合されている。アクチュエータ２０５は、シャッタ２０２を、表面２０３の上方において、表面２０３に実質的に平行な運動面内を横方向に移動させる。シャッタ２０２の反対側は、アクチュエータ２０４によって加えられる力に対抗する復元力を加えるばね２０７に結合されている。

各アクチュエータ２０５は、シャッタ２０２をロードアンカー２０８に連結する適合ロードビーム２０６を含む。ロードアンカー２０８は、適合ロードビーム２０６と一緒に、機械的支持体として働き、シャッタ２０２を表面２０３の近くに懸垂した状態に維持する。ロードアンカー２０８は、適合ロードビーム２０６およびシャッタ２０２を表面２０３に物理的に連結し、ロードビーム２０６をバイアス電圧、場合によってはグランドに電気的に接続する。

各アクチュエータ２０５は、各ロードビーム２０６に隣接して位置する適合駆動ビーム２１６も含む。各駆動ビーム２１６は、一方の端部の所で、各駆動ビーム２１６に共有される駆動ビームアンカー２１８に結合されている。各駆動ビーム２１６の他方の端部は自由に動く。各駆動ビーム２１６は、駆動ビーム２１６の自由端部およびロードビーム２０６の固定端部の近くにおいてロードビーム２０６に最も近くなるように湾曲している。

表面２０３は、光を通過させるための１つまたは複数の開口２１１を含む。シャッタ組立体２００が、たとえばシリコンで作られた不透明基板上に形成される場合、表面２０３は基板の表面であり、開口２１１は、基板に穴のアレイをエッチングすることによって形成される。シャッタ組立体２００が、たとえば、ガラスまたはプラスチックで作られた透明基板上に形成される場合、表面２０３は、基板上に付着させた遮光層の表面であり、開口は、表面２０３に穴２１１のアレイをエッチングすることによって形成される。開口２１１は、概ね円形、楕円形、多角形、蛇行形状、または不規則形状であってもよい。

動作時には、光変調器２００を組み込んだディスプレイ装置は、駆動ビームアンカー２１８を介して駆動ビーム２１６に電位を加える。ロードビーム２０６に第２の電位を印加してもよい。結果として得られる駆動ビーム２１６とロードビーム２０６との電位差によって、駆動ビーム２１６の自由端がロードビーム２０６の固定端部の方へ引かれ、ロードビーム２０６のシャッタ端部が駆動ビーム２１６の固定端部の方へ引かれ、それによって、シャッタ２０２が横方向に駆動アンカー２１８の方へ駆動される。適合部材２０６はばねとして働き、したがって、ビーム２０６および２１６の両端間の電圧を除去すると、ロードビーム２０６がシャッタ２０２をその最初の位置に押し戻し、ロードビーム２０６に蓄積していた応力を解放する。

シャッタ組立体２００は、弾性シャッタ組立体とも呼ばれ、電圧が除去された後でシャッタをその休止位置または弛緩位置に戻すための、ばねのような受動復元力を組み込んでいる。いくつかの弾性復元機構および様々な静電継手を静電アクチュエータに組み込むように設計するかあるいは静電アクチュエータと連動するように設計することができ、シャッタ組立体２００に示されている適合ビームは一例に過ぎない。他の実施例は、参照により全体が本明細書に組み込まれている米国特許第７２７１９４５号明細書および米国特許出願第１１／３２６６９６号明細書に記載されている。たとえば、「開」動作状態と「閉」動作状態との急激な遷移を優先し、多くの場合、シャッタ組立体の双安定動作特性またはヒステレシス動作特性を実現する、非線形性の高い電圧ずれ応答を実現することができる。アナロググレースケール動作に好ましい場合がある、より増分的な電圧ずれ応答およびかなり低減されたヒステレシスを有する他の静電アクチュエータを設計してもよい。

弾性シャッタ組立体内のアクチュエータ２０５は、閉位置または作動位置と弛緩位置とに切り替わって動作すると言える。しかし、設計者は、アクチュエータ２０５がその弛緩位置にあるときはいつでも、シャッタ組立体２００が光を通過させる「開」状態と光を遮断する「閉」状態のいずれかになるように開口２１１を配置することを選択してもよい。例示のために、本明細書において説明する弾性シャッタ組立体は弛緩状態において開かれるように設計されていると仮定する。

多くの場合、制御電子機器がシャッタを開状態および閉状態の各々に静電駆動することができるように、「開」アクチュエータと「閉」アクチュエータの２重セットをシャッタ組立体の一部として設けることが好ましい。

ディスプレイ装置１００は、代替実施形態では、上述のシャッタ組立体２００のような、横シャッタ方式光変調器以外の光変調器を含む。たとえば、図２Ｂは、本発明の例示的な実施形態による、図１ＡのＭＥＭＳ方式ディスプレイ装置１００の代替実施形態に組み込むのに適したローリングアクチュエータシャッタ方式光変調器２２０の断面図である。参照により全体が本明細書に組み込まれる、「Ｅｌｅｃｔｒｉｃ Ｄｉｓｐｌａｙ Ｄｅｖｉｃｅ」という名称の米国特許第５２３３４５９号明細書および「Ｓｐａｔｉａｌ Ｌｉｇｈｔ Ｍｏｄｕｌａｔｏｒ」という名称の米国特許第５７８４１８９号明細書にさらに記載されているように、ローリングアクチュエータ方式光変調器は、固定電極の反対側に配置され、電界が印加されたときに好ましい方向に移動してシャッタを形成するように付勢される可動電極を含む。一実施形態では、光変調器２２０は、基板２２８と絶縁層２２４との間に配置された平面電極２２６と、絶縁層２２４に取り付けられた固定端部２３０を有する可動電極２２２とを含む。印加された電圧が存在しない場合、可動電極２２２の可動端部２３２は、自由に固定端部２３０の方へ丸まり、丸まった状態を形成する。電極２２２と電極２２６の間に電圧を印加すると、可動電極２２２が展開し、絶縁層２２４にぴったりと接し、それによって、可動電極２２２は、光が基板２２８を透過するのを妨げるシャッタとして働く。可動電極２２２は、電圧が除去された後で弾性復元力によって丸まった状態に戻る。丸まった状態への付勢は、可動電極２２２を異方性応力状態を含むように製造することによって実現することができる。

図２Ｃは、例示的な非シャッタ方式ＭＥＭＳ光変調器２５０の断面図である。光タップ変調器２５０は、本発明の例示的な実施形態による、図１ＡのＭＥＭＳ方式ディスプレイ装置１００の代替実施形態に組み込むのに適している。参照により全体が本明細書に組み込まれている、「Ｍｉｃｒｏｍｅｃｈａｎｉｃａｌ Ｏｐｔｉｃａｌ Ｓｗｉｔｃｈ ａｎｄ Ｆｌａｔ Ｐａｎｅｌ Ｄｉｓｐｌａｙ」という名称の米国特許第５７７１３２１号明細書にさらに記載されているように、全内部反射減衰原則に従って光タップが作用する。すなわち、光２５２が光導波路２５４に導入され、干渉を受けることなく、光２５２の大部分は、全内部反射のために、光導波路２５４からその前面または背面を通過して漏れることができない。光タップ２５０は、タップ部材２５６が光導波路２５４に接触したことに応答して、タップ部材２５６に隣接する光導波路２５４の表面に入射した光２５２がタップ部材２５６を通過して光導波路２５４から観察者の方へ漏れ、それによって画像の形成に寄与するほど高い屈折率を有するタップ部材２５６を含む。

一実施形態では、タップ部材２５６は、可撓性の透明材料のビーム２５８の一部として形成される。各電極２６０は、ビーム２５８の一方の側の一部を被覆している。光導波路２５４上に互いに向かい合う電極２６０が配置されている。電極２６０同士の間に電圧を印加することによって、光導波路２５４に対するタップ部材２５６の位置を、光導波路２５４から光２５２を選択的に抽出するように調節してもよい。

図２Ｄは、本発明の様々な実施形態に含めるのに適した例示的な第２の非シャッタ方式ＭＥＭＳ光変調器の断面図である。具体的には、図２Ｄは、エレクトロウェッティング方式光変調器アレイ２７０の断面図である。エレクトロウェッティング方式光変調器アレイ２７０は、本発明の例示的な実施形態による、図１ＡのＭＥＭＳ方式ディスプレイ装置１００の代替実施形態に組み込むのに適している。光変調器アレイ２７０は、光学キャビティ２７４上に形成された複数のエレクトロウェッティング方式光変調器セル２７２ａ〜２７２ｄ（総称的に「セル２７２」）を含む。光変調器アレイ２７０は、セル２７２に対応する１組のカラーフィルタ２７６も含む。

各セル２７２は、水（または他の透明な導電性流体もしくは極性流体）の層２７８と、光吸収オイルの層２８０と、透明電極２８２（たとえば、インジウムスズ酸化物から作られる）、光吸収オイルの層２８０と透明電極２８２との間に位置する絶縁層２８４とを含む。そのようなセルの例示的な実装形態が、２００５年５月１９日に公開され、「Ｄｉｓｐｌａｙ Ｄｅｖｉｃｅ」という名称を有し、米国特許出願公開第２００５／０１０４８０４号明細書に記載されている。本明細書に記載された実施形態では、電極がセル２７２の背面の一部を占有する。

光変調器アレイ２７０はまた、光導波路２８８と、光２９４を光導波路２８８に導入する１つまたは複数の光源２９２とを含む。光導波路の背面上の、前向き反射層２９０の近くに一連の光リダイレクタ２９１が形成されている。光リダイレクタ２９１は、拡散反射器または鏡面反射体であってもよい。変調アレイ２７０は、セル２７２ごとに１つの開口を有する一連の開口としてパターン化された開口層２８６を含み、光線２９４をセル２７２に通過させて観察者の方へ送る。

一実施形態では、開口層２８６は、パターン化された開口を除いて光が通過するのを妨げるように光吸収材料で構成されている。別の実施形態では、開口層２８６は、表面開口を通過しない光を光導波路２８８の後部の方へ反射する反射材料で構成されている。反射光は、光導波路に戻った後、前向き反射層２９０によってさらに再循環することができる。

動作時には、セルの電極２８２に電圧を印加すると、セル内の光吸収オイル２８０がセル２７２の一部に流入するかあるいはその部分に溜まる。その結果、光吸収オイル２８０はもはや、反射開口層２８６に形成された開口を光が通過するのを妨げなくなる（たとえば、セル２７２ｂおよび２７２ｃを参照されたい）。開口の所で光導波路２８８から漏れた光は次いで、セルを通過し、１組のカラーフィルタ２７６内の対応するカラー（たとえば、赤色、緑色、または青色）フィルタを通過して漏れ、画像内にカラー画素を形成することができる。電極２８２を接地すると、光吸収オイル２８０が（セル２７２ａ内の）その以前の位置に戻り、反射開口層２８６の開口を覆い、反射開口層２８６を通過しようとするあらゆる光２９４を吸収する。

ローラ方式光変調器２２０、光タップ２５０、およびエレクトロウェッティング方式光変調器アレイ２７０は、本発明の様々な実施形態に含めるのに適したＭＥＭＳ光変調器の唯一の例ではない。他のＭＥＭＳ光変調器が存在してよく、かつ他のＭＥＭＳ光変調器を本発明に有効に組み込めることが理解されよう。

米国特許第７２７１９４５号明細書および米国特許出願第１１／３２６６９６号明細書は、適切なグレースケールを有する画像、多くの場合動画を生成するようにシャッタのアレイを制御マトリックスを介して制御するのを可能にする様々な方法について説明している。場合によっては、制御は、ディスプレイの周囲のドライバ回路に接続された行配線および列配線の受動マトリックスアレイによって実現される。他の場合には、アレイの各画素内に切替え素子および／またはデータ記憶素子を含めて（いわゆる能動マトリックス）ディスプレイの速度、グレースケール、および／または電力拡散性能を向上させるのが適切である。

図３Ａは、本発明の例示的な実施形態による、図１ＡのＭＥＭＳ方式ディスプレイ装置１００に組み込まれた光変調器を制御するのに適した制御マトリックス３００の概略図である。図３Ｂは、本発明の例示的な実施形態による、図３Ａの制御マトリックス３００に接続されたシャッタ方式光変調器のアレイ３２０の斜視図である。制御マトリックス３００は、画素のアレイ３２０（「アレイ３２０」）をアドレス指定することができる。各画素３０１は、アクチュエータ３０３によって制御される、図２Ａのシャッタ組立体２００のような弾性シャッタ組立体３０２を含む。各画素は、開口３２４を含む開口層３２２も含む。シャッタ組立体３０２およびその変形例のようなシャッタ組立体のさらなる電気的な説明および機械的な説明は、米国特許第７２７１９４５号明細書および米国特許出願第１１／３２６６９６号明細書に記載されている。代替制御マトリックスの説明も、米国特許出願第１１／６０７７１５号明細書に記載されている。

制御マトリックス３００は、シャッタ組立体３０２が形成された基板３０４の表面上に、拡散電気回路または薄膜蒸着電気回路として製造される。制御マトリックス３００は、制御マトリックス３００内の画素３０１の行ごとのスキャンライン配線３０６と、制御マトリックス３００内の画素３０１の列ごとのデータ配線３０８とを含む。各スキャンライン配線３０６は、画素３０１から成る対応する行内の各画素３０１に書込み許可電圧源３０７を電気的に接続している。各データ配線３０８は、画素３０１から成る対応する列内の各画素３０１にデータ電圧源（「Ｖｄ源」）３０９を電気的に接続している。制御マトリックス３００では、データ電圧Ｖｄが、シャッタ組立体３０２を作動させるのに必要なエネルギーの大部分を供給する。したがって、データ電圧源３０９は作動電圧源としても働く。

図３Ａおよび図３Ｂを参照する。制御マトリックス３００は、画素のアレイ３２０内の画素３０１ごとまたはシャッタ組立体３０２ごとに、トランジスタ３１０とキャパシタ３１２とを含む。各トランジスタ３１０のゲートは、アレイ３２０内の、画素３０１が配置された行のスキャンライン配線３０６に電気的に接続されている。各トランジスタ３１０のソースは、対応するデータ配線３０８に電気的に接続されている。各シャッタ組立体３０２のアクチュエータ３０３は２つの電極を含む。各トランジスタ３１０のドレーンは、対応するキャパシタ３１２の一方の電極、および対応するアクチュエータ３０３の一方の電極に並列に電気的に接続されている。キャパシタ３１２の他方の電極およびシャッタ組立体３０２内のアクチュエータ３０３の他方の電極は、共通電位またはグランド電位に接続されている。代替実装形態では、トランジスタ３１０を半導体ダイオードおよび／または金属−絶縁体−金属サンドイッチ型切替え素子と交換してもよい。

動作時には、画像を形成するために、制御マトリックス３００が、各スキャンライン配線３０６にＶ_ｗｅを印加することによってアレイ３２０内の各行を順次書込み許可する。書込み許可された行については、行内の画素３０１のトランジスタ３１０のゲートにＶ_ｗｅを印加すると、データ配線３０８を通しトランジスタ３１０を通して電流を流しシャッタ組立体３０２のアクチュエータ３０３に電位を印加することが可能になる。行が書込み許可されている間、データ電圧Ｖ_ｄがデータ配線３０８に選択的に印加される。アナロググレースケールを実現する実装形態では、各データ配線３０８に印加されるデータ電圧が、書込み許可されたスキャンライン配線３０６とデータ配線３０８の交差点に配置された画素３０１の所望の明るさに対して変更される。デジタル制御方式を実現する実装形態では、データ電圧として、比較的低い電圧（すなわち、グランドに近い電圧）またはＶ_ａｔ（作動しきい値電圧）を満たすかもしくは超えるような電圧が選択される。データ配線３０８にＶ_ａｔを印加したことに応答して、対応するシャッタ組立体３０２内のアクチュエータ３０３が作動し、シャッタ組立体３０２内のシャッタを開く。データ配線３０８に印加された電圧は、制御マトリックス３００が行へのＶ_ｗｅの印加を停止した後でも画素３０１のキャパシタ３１２に格納されたままになる。したがって、待機して、シャッタ組立体３０２が作動するのに十分な時間にわたって行上に電圧Ｖｗｅを保持することが不要になり、このような作動は、行から書込み許可電圧が除去された後に開始することができる。キャパシタ３１２は、アレイ３２０内のメモリ素子としても働き、画像フレームを照明するのに必要な期間にわたって作動命令を記憶する。

アレイ３２０の画素３０１と制御マトリックス３００は基板３０４上に形成される。アレイは、基板３０４上に配置され、アレイ３２０内のそれぞれの画素３０１用の１組の開口３２４を含む、開口層３２２を含む。開口３２４は、各画素内のシャッタ組立体３０２に揃えられている。一実装形態では、基板３０４は、ガラスまたはプラスチックのような透明材料で作られる。別の実装形態では、基板３０４は、不透明材料で作られるが、開口３２４を形成するように穴がエッチングされる。

シャッタ組立体３０２の各構成要素は、制御マトリックス３００と同時に加工されるか、あるいは同じ基板上で以後の加工ステップにおいて加工される。制御マトリックス３００内の電気構成要素は、液晶ディスプレイ用の薄膜トランジスタアレイの製造と同様に多数の薄膜技術を使用して製造される。利用可能な技術は、参照により本明細書に組み込まれているＤｅｎ Ｂｏｅｒ、「Ａｃｔｉｖｅ Ｍａｔｒｉｘ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ Ｄｉｓｐｌａｙｓ」 （Ｅｌｓｅｖｉｅｒ， Ａｍｓｔｅｒｄａｍ， ２００５）に記載されている。シャッタ組立体は、マイクロマシーニング技術と同様の技術を使用して製造されるかあるいはマイクロメカニカル（すなわち、ＭＥＭＳ）デバイスを製造することによって製造される。適用可能な多数の薄膜ＭＥＭＳ技術が、参照により本明細書に組み込まれているＲａｉ−Ｃｈｏｕｄｈｕｒｙ ｅｄ．、「Ｈａｎｄｂｏｏｋ ｏｆ Ｍｉｃｒｏｌｉｔｈｏｇｒａｐｈｙ， Ｍｉｃｒｏｍａｃｈｉｎｉｎｇ ＆ Ｍｉｃｒｏｆａｂｒｉｃａｔｉｏｎ」 （ＳＰＩＥ Ｏｐｔｉｃａｌ Ｅｎｇｉｎｅｅｒｉｎｇ Ｐｒｅｓｓ， Ｂｅｌｌｉｎｇｈａｍ， Ｗａｓｈ， １９９７）に記載されている。ガラス基板上に形成されるＭＥＭＳ光変調器に固有の製造技術は、参照により全体が本明細書に組み込まれている米国特許出願第１１／３６１７８５号明細書および米国特許出願第１１／７３１６２８号明細書に記載されている。たとえば、これらの出願に記載されているように、シャッタ組立体３０２は、化学蒸着プロセスによって蒸着された非晶質シリコンの薄膜から形成されてもよい。

シャッタ組立体３０２は、アクチュエータ３０３とともに双安定性を有してもよい。すなわち、シャッタは、シャッタをいずれの位置に保持するにも電力がほとんどまたはまったく必要とされない少なくとも２つの均衡位置（たとえば、開位置または閉位置）に存在してもよい。特に、シャッタ組立体３０２は機械的に双安定性を有してもよい。シャッタ組立体３０２のシャッタが所定の位置に設定された後、その位置を保持するのに電気エネルギーも保持電圧も必要とされない。シャッタ組立体３０２の物理的要素に対する機械的応力によってシャッタを所定の位置に保持してもよい。

シャッタ組立体３０２は、アクチュエータ３０３とともに電気的な双安定性を有してもよい。電気的な双安定性を有するシャッタ組立体では、閉じられたアクチュエータに印加された場合に（シャッタは開かれている場合も閉じられている場合もある）、対抗する力がシャッタに加えられる場合でも、アクチュエータを閉状態に保持し、かつシャッタを所定の位置に保持する、シャッタ組立体の作動電圧よりも低い様々な電圧がある。シャッタ方式光変調器２００内のばね２０７のようなばねによって対抗する力を加えても、あるいは「開かれた」または「閉じられた」アクチュエータのような対抗するアクチュエータによって対抗する力を加えてもよい。

光変調器アレイ３２０は、画素当たりに単一のＭＥＭＳ光変調器を有するように示されている。各画素に複数のＭＥＭＳ光変調器を設け、それによって、各画素にバイナリの「オン」光学状態または「オフ」光学状態以上の可能性をもたらす他の実施形態も可能である。画素に複数のＭＥＭＳ光変調器が設けられ、各光変調器に関連付けられた各開口３４の面積が等しくない、ある形態の符号化領域分割グレースケールが可能である。

他の実施形態では、光変調器アレイ３２０内のシャッタ組立体３０２をローラ方式光変調器２２０、光タップ２５０、またはエレクトロウェッティング方式光変調器アレイ２７０、ならびに他のＭＥＭＳ方式光変調器と置き換えてもよい。

図４Ａおよび図４Ｂは、本発明の様々な実施形態に含めるのに適した代替シャッタ方式光変調器（シャッタ組立体）４００を示している。光変調器４００はデュアルアクチュエータシャッタ組立体の一例であり、図４Ａに開状態で示されている。図４Ｂは、閉状態のデュアルアクチュエータシャッタ組立体４００の図である。シャッタ組立体４００は、上記で参照した米国特許出願第１１／２５１０３５号明細書に詳細に記載されている。シャッタ組立体２００とは異なり、シャッタ組立体４００は、シャッタ４０６の各側にアクチュエータ４０２および４０４を含んでいる。各アクチュエータ４０２および４０４は独立に制御される。第１のアクチュエータ、すなわちシャッタ開アクチュエータ４０２は、シャッタ４０６を開く働きをする。第２の対抗アクチュエータ、すなわちシャッタ閉アクチュエータ４０４は、シャッタ４０６を閉じる働きをする。どちらのアクチュエータ４０２および４０４も適合ビーム電極アクチュエータである。アクチュエータ４０２および４０４は、実質的に、シャッタが懸垂される開口層４０７に平行な平面内で、シャッタ４０６を駆動することによってシャッタ４０６を開閉する。シャッタ４０６は、アクチュエータ４０２および４０４に取り付けられたアンカー４０８によって開口層４０７から短い距離だけ上方に懸垂されている。シャッタ４０６の両端にその運動軸に沿って取り付けられた支持体を含めることによって、シャッタ４０６の面外運動が低減され、運動が実質的に基板に平行な平面に制限される。図３Ａの制御マトリックス３００と同様に、シャッタ組立体４００と一緒に使用するのに適した制御マトリックスは、対抗するシャッタ開アクチュエータ４０２およびシャッタ閉アクチュエータ４０４の各々に１つのトランジスタおよび１つのキャパシタを含んでもよい。

シャッタ４０６は、光が通過することのできる２つのシャッタ開口４１２を含む。開口層４０７は１組の３つの開口４０９を含む。図４Ａでは、シャッタ組立体４００が開状態にあり、そのため、シャッタ開アクチュエータ４０２が作動しており、シャッタ閉アクチュエータ４０４がその弛緩位置にあり、開口４１２の中心線と開口４０９の中心線が一致している。図４Ｂでは、シャッタ組立体４００が閉状態に移動しており、そのため、シャッタ開アクチュエータ４０２がその弛緩位置にあり、シャッタ閉アクチュエータ４０４が作動しており、シャッタ４０６の遮光部はすでに、開口４０９を通る光の通過を妨げる所定の位置にある（点線で示されている）。各開口はその周囲に少なくとも１つの縁部を有する。たとえば、矩形の開口４０９は４つの縁部を有する。開口層４０７に円形、楕円形、卵形、またはその他の曲線状の開口が形成される代替実装形態では、各開口は、単一の縁部のみを有してよい。他の実装形態では、各開口を分離したり、数学的な意味で互いに素にしたりする必要はなく、その代わりに連結してもよい。すなわち、開口の各部または形作られた各部分が各シャッタとの対応を維持してもよいが、開口の連続的な単一の周縁が複数のシャッタによって共有されるようにこれらの部分のいくつかを互いに連結してもよい。

様々な出射角度を有する光を開状態の開口４１２および４０９を通過させるには、開口層４０７の開口４０９の対応する幅またはサイズよりも大きな幅またはサイズをシャッタ開口４１２が有すると有利である。閉状態において光が漏れるのを効果的に防ぐには、シャッタ４０６の遮光部が開口４０９と重なり合うことが好ましい。図４Ｂは、シャッタ４０６内の遮光部の縁部と開口層４０７に形成された開口４０９の１つの縁部との間の事前に定められたオーバーラップ４１６を示している。

静電アクチュエータ４０２および４０４は、その電圧ずれ挙動がシャッタ組立体４００に双安定性を付与するように設計されている。シャッタ開アクチュエータおよびシャッタ閉アクチュエータの各々について、アクチュエータが閉じられている間に印加された場合に（シャッタは開かれている場合も閉じられている場合もある）、対抗するアクチュエータに作動電圧が加えられた後でも、アクチュエータを閉状態に保持し、かつシャッタを所定の位置に保持する、作動電圧よりも低い様々な電圧がある。そのような対抗する力に対してシャッタの位置を維持するのに必要な最小電圧を維持電圧Ｖ_ｍと呼ぶ。

図４Ｃは、互いに向かい合う第１および第２のアクチュエータを含む非シャッタ方式ＭＥＭＳ光変調器４５０の断面図である。光変調器４５０は、全内部反射減衰の原則に従って動作する２段アクチュエータ光タップとも呼ばれる。２段アクチュエータ光タップは、上記に参照した米国特許第５７７１３２１号明細書に記載された光タップ変調器２５０の変形例である。２段アクチュエータ光タップ４５０は、干渉がない場合には、光の大部分が、全内部反射のために前面または背面から漏れることができない光導波路４５４を備える。光タップ４５０はまた、カバーシート４５２と可撓性の膜またはタップ部材４５６とを含む。タップ部材４５６は、タップ部材４５６が光導波路４５４に接触したことに応答して、タップ部材４５６に隣接する光導波路４５４の表面に当たった光が、光導波路４５４からタップ部材４５６を通って観察者の方へ漏れ、それによって画像の形成に寄与するように十分に高い屈折率を有する。

タップ部材４５６は、可撓性の透明材料で形成されている。電極４６０がタップ部材４５６に結合されている。光タップ４５０は電極４６２および４６４も含む。電極４６０と電極４６２の組合せは第１のアクチュエータ４７０を構成し、電極４６０と電極４６４の組合せは第２の対向するアクチュエータ４７２を構成している。第１のアクチュエータ４７０に電圧を印加することによって、タップ部材４５６を光導波路４５４の方へ移動させることができ、それによって、光を光導波路４５４から抽出するのが可能になる。第２のアクチュエータ４７２に電圧を印加することによって、タップ部材を光導波路４５４から引き離すことができ、それによって、光導波路４５４からの光の抽出が制限される。

アクチュエータ４７０および４７２は、その電圧ずれ挙動が光タップ４５０に電気的双安定性をもたらすように設計されている。第１および第２のアクチュエータの各々について、作動電圧よりも低い様々な電圧が存在し、アクチュエータが閉状態にある間にそれらの電圧が印加された場合、向かい合うアクチュエータに作動電圧が印加された後でも、アクチュエータが閉状態に保持され、タップ部材が所定の位置に維持される。このような対抗する力に対してタップ部材を所定の位置に維持するのに必要な最低電圧を維持電圧Ｖ_ｍと呼ぶ。

電気的双安定性は、アクチュエータを横切る静電力が位置と電圧の強力な関数であることによって生じる。光変調器４００および４５０内のアクチュエータのビームはキャパシタプレートとして働く。キャパシタプレート同士の間の力は１／ｄ^２に比例し、この場合、ｄはキャパシタプレート同士の間の局所離隔距離である。閉状態のアクチュエータでは、アクチュエータビーム同士の間の局所離隔距離は非常に短い。したがって、小さい電圧を印加すると、閉状態のアクチュエータのアクチュエータビーム同士の間に比較的強い力を生じさせることができる。その結果、Ｖ_ｍのような比較的小さい電圧は、他の部材が閉状態のアクチュエータに対抗する力を加える場合でも、アクチュエータを閉状態に維持することができる。

（たとえば、それぞれシャッタを開閉するための）互いに向かい合う２つのアクチュエータを構成する４００および４５０などの光変調器では、変調器の平衡位置が、各アクチュエータの両端間の電圧差の複合効果によって決定される。言い換えれば、すべての３つの端子（たとえば、シャッタ開駆動ビーム、シャッタ閉駆動ビーム、およびシャッタ／ロードビーム）の電位と変調器の位置を変調器の平衡力を決定するものとみなさなければならない。

電気的双安定システムの場合、１組の論理規則によって安定状態を記述することができ、これらの論理規則を使用して変調器の信頼できるアドレス指定方式またはデジタル制御方式を開発することができる。一例としてシャッタ方式光変調器４００を参照すると、これらの論理規則は以下の通りである。

Ｖ_ｓをシャッタビームまたはロードビーム上の電位とする。Ｖ_ｏをシャッタ開駆動ビーム上の電位とする。Ｖ_ｃをシャッタ閉駆動ビーム上の電位とする。表現／Ｖ_ｏ−Ｖ_ｓ／をシャッタとシャッタ開駆動ビームとの電圧差の絶対値を指すものとする。Ｖ_ｍを維持電圧とする。Ｖ_ａｔを作動しきい値電圧、すなわち、向かい合う駆動ビームにＶ_ｍを加えないときにアクチュエータを作動させるのに必要な電圧とする。Ｖ_ｍａｘをＶ_ｏおよびＶ_ｃの最高許容電位とする。Ｖ_ｍ ＜ Ｖ_ａｔ ＜ Ｖ_ｍａｘとする。そして、Ｖ_ｏおよびＶ_ｃがＶ_ｍａｘよりも小さい値に維持されると仮定する。

１． ／Ｖ_ｏ − Ｖ_ｓ／ ＜ Ｖ_ｍおよび／Ｖ_ｃ − Ｖ_ｓ／ ＜ Ｖ_ｍである場合、シャッタは弛緩してその機械的ばねの平衡位置に移動する。

２． ／Ｖ_ｏ − Ｖ_ｓ／ ＞ Ｖ_ｍおよび／Ｖ_ｃ − Ｖ_ｓ／ ＞ Ｖ_ｍである場合、シャッタは移動せず、すなわち、開状態または閉状態のいずれか、つまり、前回の作動イベントによって確立されたいずれかの位置に保持される。

３． ／Ｖ_ｏ − Ｖ_ｓ／ ＞ Ｖ_ａｔおよび／Ｖ_ｃ − Ｖ_ｓ／ ＜ Ｖ_ｍである場合、シャッタは開位置に移動する。

４． ／Ｖ_ｏ − Ｖ_ｓ／ ＜ Ｖ_ｍおよび／Ｖ_ｃ − Ｖ_ｓ／ ＞ Ｖ_ａｔである場合、シャッタは閉位置に移動する。

規則１に従うと、各アクチュエータ上の電圧差が零に近くなり、シャッタが弛緩する。多くのシャッタ組立体では、機械的に弛緩した位置は部分的にしか開閉されず、したがって、アドレス指定方式ではこの電圧状態を避けることが好ましい。

規則２の条件では、アドレス指定方式にグローバル作動関数を含めることが可能である。維持電圧Ｖｍ以上であるビーム電圧差をもたらすシャッタ電圧を維持することによって、意図しないシャッタの動きが生じる恐れなしに、アドレス指定シーケンスの間にシャッタ開電位およびシャッタ閉電位の絶対値を広い電圧範囲にわたって変更するかあるいは切り替えることができる。

規則３および規則４の条件は一般に、シャッタの双安定作動を確実に実現するためにアドレス指定シーケンスの間に目標とされる条件である。

維持電圧差Ｖ_ｍを作動しきい値電圧Ｖ_ａｔのある部分として設計または表現してもよい。有効な双安定度が得られるように設計されたシステムの場合、維持電圧はＶ_ａｔの２０％から８０％の間の範囲に存在してもよい。これによって、システムにおける電荷の漏れまたは寄生電圧の変動によって設定された保持電圧がその維持範囲から逸脱すること、すなわち、シャッタの意図しない作動を生じさせる可能性のある逸脱が確実に防止される。システムによっては、Ｖ_ｍがＶ_ａｔの２％〜９８％の範囲にわたって存在する例外的な程度の双安定性またはヒステリシスを実現してもよい。しかし、これらのシステムでは、利用可能なアドレス指定作動時間内にＶ ＜ Ｖ_ｍの電極電圧条件を確実に確立できるように配慮しなければならない。

図５Ａは、本発明の例示的な実施形態による、ディスプレイ装置１００に含めるのに適した代替制御マトリックス５００を示している。制御マトリックス５００は、２段アクチュエータシャッタ組立体５１２を含む画素５０４のアレイを制御する。シャッタ組立体４００などの２段アクチュエータシャッタ組立体は、別個のシャッタ開アクチュエータおよびシャッタ閉アクチュエータを含むシャッタ組立体である。図５Ａには１つの画素５０４しか示されていないが、制御マトリックスには、一部が図３Ａの制御マトリックス３００によって示されているように、同様の画素の多数の行および列が設けられかつ組み込まれていることを理解されたい。また、制御マトリックスを任意の適切な種類のディスプレイ変調器と一緒に使用してもよい。２段アクチュエータ変調器および単段アクチュエータ変調器、ならびに非シャッタ方式変調器と、変調器２００、２２０、２５０、２７０、４００、および４５０のようなＭＥＭＳ変調器およびアクチュエータは、本発明の範囲内の特定の例である。液晶変調器またはプラズマ放出に基づくディスプレイも本発明の範囲内である。

制御マトリックス５００は、制御マトリックス内の画素５０４の列ごとに列ライン配線５０２を含む。シャッタ組立体５１２内のアクチュエータには電気的双安定性または機械的双安定性のいずれかを有させてもよい。光制御マトリックス５００は、画素当たりに単一のＭＥＭＳ光変調器を有するように示されている。各画素に複数のＭＥＭＳ光変調器が設けられ、それによって、各画素において単なるバイナリの「オン」光学状態および「オフ」光学状態以上の状態が可能になる他の実施形態が考えられる。画素に複数のＭＥＭＳ光変調器が設けられ、各光変調器に関連する開口の面積が互いに等しくない、ある形態の符号化された領域分割グレースケールが可能である。

制御マトリックス５００は、本明細書では「グローバルライン」と呼ばれ、ディスプレイ全体に共通し、行列状に配置された複数の同一の画素で構成された複数のラインを含む。これらのグローバルラインは、作動ライン配線５０６と、共通ライン配線５１８と、シャッタライン配線５２０と、更新ライン配線５２２とを含む。いくつかの実施形態では、これらのグローバルラインは、ディスプレイ全体にわたって１つのノードとして動作される。たとえば、ディスプレイ全体にわたる更新ノード全体またはディスプレイ全体にわたる作動ノード全体が同時に変更される。いくつかの実施形態では、これらのグローバルライン配線を画素副群にグループ分けしてもよい。たとえば、画素の各奇数番号行にグローバルラインが接続されてもよく、画素のグローバルラインの各偶数番号行が、奇数番号行が偶数番号行とは独立に動作するように別個に接続されてもよい。制御マトリックス５００は、画素の各行構成に固有の行ライン５２４と、画素の各列構成に固有の列ライン５０２とを含む。制御マトリックス内の各画素５０４は、データローディングトランジスタ５３４と、データ記憶キャパシタ５３８と、更新トランジスタ５３６と、アクチュエータノード５４０および５４２と、デュアルインバータラッチとを含む。制御マトリックス５００では、データ記憶キャパシタ５３８が共通ライン配線５１８に接続されている。しかし、いくつかの実施形態では、データ記憶キャパシタ５３８をシャッタライン配線５２０に接続してもよい。いくつかの実施形態では、共通ライン配線５１８が次の行の行配線５２４として働き、したがって、共通ライン配線５１８が完全になくなる。

デュアルインバータラッチは、トランジスタ５２６および５３０で構成された第１のインバータと、トランジスタ５２８および５３２で構成された第２のインバータとを含む。シャッタ組立体５１２は、シャッタ組立体２００のアクチュエータ２０４と同様であり、アクチュエータノード５４０および５４２に連結された静電アクチュエータを含む。充電電圧またはＶ_ａｔとも呼ばれる作動電圧以上である電圧差がアクチュエータとシャッタとの間に印加されたときに、シャッタ組立体を、光を通過させる開状態、または光の通過を妨げる閉状態に駆動することができる。制御マトリックス５００は、２つの相補型のトランジスタ、すなわちｐ−チャネルトランジスタとｎ−チャネルトランジスタの両方を使用する。したがって、制御マトリックスを相補ＭＯＳ制御マトリックスまたはＣＭＯＳ制御マトリックスと呼ぶ。データローディングトランジスタ５３４、更新トランジスタ５３６、ならびに交差結合インバータの下部トランジスタ５３０および５３２はｎＭＯＳ型のトランジスタで構成されているが、交差結合インバータの上部トランジスタ５２６および５２８はｐＭＯＳ型のトランジスタで構成されている。当業者には、他の実装形態では、ＣＭＯＳトランジスタの種類を逆にする（すなわち、ｐＭＯＳとｎＭＯＳを切り替える）か、あるいは他の種類のトランジスタ（すなわち、ＢＪＴ、ＪＦＥＴ、または他の適切な種類のトランジスタ）を使用してもよいことが認識されよう。

いくつかの実施形態では、作動ライン５０６は、Ｖ_ａｔ以上に維持される電圧源に接続される。シャッタライン５２０はグランド電位の近くに維持される。いくつかの実施形態では、シャッタ極性を全作動電圧（すなわち、約２５ボルト）に維持してもよい。ある実施形態では、シャッタの極性を必要に応じて１つまたは複数の電位間で周期的に交互に切り替えてもよい。たとえば、シャッタを各々の全ビデオフレームの後に２５ボルトと０ボルトとで交互に切り替えるか、あるいは他の場合にそれよりも高いかあるいは低い頻度で切り替えてもよい。シャッタライン配線５２０に必要な電圧を加えることによってシャッタ極性を調節してもよい。いくつかの実施形態では、シャッタ電位を交互に切り替えるのに応じてデータの極性も交互に切り替えられる。

各アクチュエータノード５４０および５４２は、そのそれぞれのトランジスタ５２６および５２８の「オン／オフ」状態に応じて作動ライン５０６に接続される。たとえば、左側のアクチュエータノード５４０に接続されたトランジスタ５２６が「オン」状態であるとき、電荷が作動ライン５０６からアクチュエータノード５４０に流れることができる。次いで、約Ｖ_ａｔの電圧がアクチュエータノード５４０に接続されたアクチュエータとシャッタ（シャッタは共通電位にあると仮定する）との間に印加され、シャッタがその所望の状態に駆動される。トランジスタ５２６が「オフ」状態であり、トランジスタ５２８が「オン」状態であるときに、同様のプロセスが実施され、シャッタが逆の状態に駆動される。いくつかの実施形態では、約Ｖ_ａｔの電圧がアクチュエータノード５４０に接続されたアクチュエータに印加され、同様の電圧がシャッタに印加され、シャッタとアクチュエータとの間に０Ｖ電位が形成される。

制御マトリックス５００はデータ記憶キャパシタ５３８を含む。後述のように、キャパシタ５３８は、格納されている電荷によって、コントローラ１５６などのコントローラから送られた「データ」命令（たとえば開または閉）をデータローディング動作またはデータ書込み動作の一部として画素５０４に記憶する。キャパシタ５３８に格納された電圧は、制御マトリックス５００のデュアルインバータラッチのラッチ状態の一部を決定する。

データロード動作の間、アレイの各行はアドレス指定シーケンスにおいて書込み許可される。制御マトリックス５００内の電圧源（不図示）は、選択された行に対応する行ライン配線５２４に書込み許可電圧を印加する。書込み許可された行の行ライン配線５２４に電圧を印加すると、対応する行ライン内の画素５０４のデータローディングトランジスタ５３４がオンになり、それによって、画素が書込み許可される。画素５０４の選択された行が書込み許可されると、データ電圧源が、制御マトリックス５００内の画素５０４の各列に対応する列配線５０２に適切なデータ電圧を印加する。それによって、列配線５０２に印加された電圧がそれぞれの画素５０４のデータ記憶キャパシタ５３８に格納される。ある実施形態では、列配線５０２に印加される電圧は負であっても正であってもよい（たとえば、−５ボルト〜５ボルトの範囲）。

制御マトリックス５００内の画素をアドレス指定する方法が、図５Ｂに示されている方法５５０によって示されている。方法５５０は３つの一般的なステップで進行する。まず、データローディングステップ５５２において、データが行ごとに各画素にロードされる。次に、ラッチ状態更新ステップ５５４において、各画素のラッチが、記憶されているデータに少なくとも部分的に基づいて正しい状態に設定される。最後に、シャッタ作動ステップ５５６において、シャッタが作動される。

より詳細に言えば、方法５５０のフレームアドレス指定サイクルは、作動ライン５０６が、シャッタを確実に、適切なアクチュエータノードに作動させるのに必要な全電圧Ｖ_ａｔを有する保持データ状態から開始する（ステップ５５８）。たとえば、この電圧は約２０Ｖ〜３０Ｖであってもよい。制御マトリックス５００は次いで、制御マトリックス内の各画素５０４を一度に１行ずつアドレス指定することによってデータローディングステップ５５２を進める（ステップ５５６〜５７０）。制御マトリックス５００は、特定の行をアドレス指定するときに、対応する行ライン配線５２４に電圧を印加し、事実上データローディングトランジスタ５３４を導電「オン」状態に切り替えることによって第１の行ラインを書込み許可する（ステップ５５６）。次いで、決定ブロック５６０において、制御マトリックス５００は、書込み許可された行内の画素５０４ごとに、次の状態において画素５０４を開状態にする必要があるかそれとも閉状態にする必要があるかを判定する。たとえば、ステップ５６０において、書込み許可された行内の画素５０４ごとに、その画素を（後に）その現在の状態から変更すべきかそれとも同じ状態に維持するかを判定する。画素５０４を開状態にすべきである場合、制御マトリックス５００は、特定のデータ電圧Ｖ_ｄ、たとえば１．５Ｖを、その画素５０４が配置された列に対応する列配線５０２にロードする（ステップ５６２）。画素５０４を閉状態にすべきである場合、制御マトリックス５００は、特定のデータ電圧Ｖ_ｄ、たとえば−１．５Ｖを、その画素５０４が配置された列に対応する列配線５０２にロードする（ステップ５６４）。次いで、列配線５０２に印加され、シャッタの次の状態に対応するデータ電圧Ｖ_ｄが、選択された画素５０４のデータ記憶キャパシタ５３８に電荷によって格納される（ステップ５６８）。次に、行ライン５２４から電圧が除去され（ステップ５７０）、事実上、データローディングトランジスタ５３４が非導電「オフ」状態に切り替えられる。データローディングトランジスタ５３４が「オフ」状態に設定された後、列ライン５０２が、次の選択された行内の画素のデータ電圧Ｖ_ｄをロードする準備が整う。

データ電圧Ｖ_ｄは、行ライン５２４がオフにされたときに有効であるかぎり任意の時間に設定されてもよく、したがって、データローディングトランジスタ５３４が非導電状態になったときにデータ記憶キャパシタ５３８上に正しいデータが存在する。データローディングステップ５５２の間、更新ライン５２２はイナクティブであり、それによって、交差結合インバータラッチのトランジスタ５２６〜５３２によって保持されている現在の状態からデータ記憶キャパシタ５３８が分離される。

書込み許可された行のスキャンライン配線５２４にＶ_ｗｅを印加すると、対応するスキャンライン内の画素５１２用のすべての書込み許可トランジスタ５３４がオンになる。制御マトリックス５００は、制御マトリックス５００内の所与の行のすべての列に対して、その行が書込み許可されている間に同時にデータ電圧を選択的に印加する。選択された行内のキャパシタ５３８にすべてのデータが記憶された後（ステップ５６０〜ステップ５６８）、制御マトリックス５００は、選択されたスキャンライン配線を接地させ（ステップ５７０）、次の書込み用のスキャンライン配線を選択する。次いで、データローディングプロセスに対する制御は、次の選択された行を書込み許可するためのステップ５６６に戻る。制御マトリックス５００内のすべての行のキャパシタに情報が記憶された後、決定ブロック５８２がトリガされ、グローバル更新シーケンスに進む。

データローディングステップ５５２において選択された行内のキャパシタ５３８にデータが記憶された後（ステップ５６６〜ステップ５７０）、制御マトリックス５００はラッチ更新ステップ５５４を進めて、画素の一部またはバンクあるいはディスプレイ全体を次の保持状態に更新する。更新ラッチシーケンスは、作動ライン５０６上の電圧を低下させるかあるいは共通ライン５１８上の電圧に近くすることによって、方法５５０のステップ５７２から開始する。これによって、アクチュエータノード５４０および５４２の両方の電圧が共通ライン５１８と同じ電圧に近くなる。次に、ステップ５７４において、更新ライン５２２がアクティブ化され、それによって更新トランジスタ５３６が導電「オン」状態に切り替えられ、記憶されているデータがデータ記憶キャパシタ５３８から交差結合インバータラッチのトランジスタ５２６〜５３２に渡される。作動ライン５０６の電圧が共通ライン５１８の電圧にされた（ステップ５７２）後に更新ライン５２２がアクティブ化される（ステップ５７４）のが早過ぎた場合、次の状態データの記憶されている次の状態が、減衰するのに十分な時間がなかったラッチの現在の状態データによって破壊されることがある。この必要な非オーバーラップ時間は、回路寄生、トランジスタしきい値電圧、キャパシタサイズ、および記憶されているデータ電圧レベルの関数であってよい。たとえば、ステップ５７２とステップ５７４の間に必要な減衰は約１０μｓであってよいが、この減衰時間はディスプレイに応じてこれよりもかなり長いかあるいは短い場合がある。

ステップ５７６において、ラッチトランジスタを動作させるほど高い中間電圧（たとえば、インバータトランジスタ５２６および５３０または５２８および５３２のしきい値電圧の和にほぼ等しい電圧。このレベルは、著しく低く、必要なタイミングの詳細、寄生電荷注入、詳細なトランジスタ特性などによって制限されることがある）が作動ライン５０６に印加される。ステップ５７６において作動ライン５０６に印加された中間電圧は、次の状態にラッチするのに使用される電力を最低限に抑える働きをする。ある実施形態では、交差結合インバータラッチは、過渡スイッチング電力全体を低下させるために確実に実施できるほど低い中間電圧レベルで実施される。ステップ５７４およびステップ５７６では、データ記憶キャパシタ５３８に記憶されているデータが画素５０４の交差結合インバータにラッチされる。

ステップ５７６は、ステップ５７４において更新ライン５２２をアクティブ化させるのと同時に実施されても、その前に実施されても、その後に実施されてもよい。たとえば、ある実施形態では、ステップ５７６において作動ライン５０６に中間電圧を印加することは、完全に、ステップ５７４およびステップ５７８において生成された更新パルスまたはステップ５７６において生成された中間電圧パルスが更新電圧パルスと部分的または全体的に重なり合うことができるようになった後に行われてもよい。いくつかの実施形態では、交差結合インバータラッチの次の状態の制御が、特にデータラッチの寄生キャパシタンスが低い場合には２つの状態が重なり合うことによって実行される。

最後に、ステップ５７８において更新ライン５２２がイナクティブ化され、それによって、更新トランジスタ５３６が非導電「オフ」状態に切り替えられ、データ記憶キャパシタ５３８が画素５０４の交差結合インバータラッチから分離される。更新ライン５２２をイナクティブ化することによって（ステップ５７８）、作動ラインを全電圧に上昇させる（ステップ５８０）前に、データ記憶キャパシタ５３８を全作動電圧まで充電させないことによって顕著な電力が節約される。

一方、更新トランジスタ５３６をまったく有さないことも可能である。この場合、データローディング動作は、データが行ごとにロードされるときにラッチ状態を直接変更する。これは、作動ノードを同時に適切な中間レベルに低下させるか、あるいは約０に低下させ、次いで行ごとに中間レベルに低下させ、データ電圧を低下させてラッチ状態を決定するか、またはデータローディング動作全体にわたってディスプレイ全体の作動ノードを適切な中間レベルに低下させることによって行うことができ、あるいは電力は重要ではない場合、または電力が二次的な問題になるほど作動電圧が低い場合、データ電圧を全作動電圧レベル以上にして、作動ノードを全Ｖａｃに維持することによって、ラッチを所望の状態にすることができる。また、更新トランジスタ５３６をなくすことによって、レイアウト面積を節約することができる。

ステップ５５４でデータが送られ、ラッチ状態が更新された後、制御マトリックス５００は、シャッタ作動ステップ５５６を進めて、シャッタ組立体５１２の各シャッタをそれらの次の状態に移動させる。シャッタ作動ステップ５５６は、ステップ５８０において作動ライン５０６を全電圧に上昇させることを含む。全電圧は、シャッタを一方の側または他方の側に作動させ、かつシャッタを次のフレームアドレス指定サイクルまでその位置に保持するのに必要な電圧であってよい。ラッチ状態がラッチ状態更新ステップ５５４中の早い時間に設定されたので、作動ライン５０６から各インバータ内の２つのトランジスタ（５２６および５３０または５２８および５３２）を直列に通過する導電パスはない。したがって、シャッタキャパシタンスおよび様々な寄生キャパシタンスの作動を充電することを目的とした電流のみが流れることができ、電力の散逸が最低限に抑えられる。ステップ５５６においてシャッタが作動した後、方法５５０は画素アドレス指定サイクルの開始時に戻る。

制御マトリックス５００内の交差結合インバータラッチの作用によって、ラッチの次の状態に達するのに必要な時間は１シャッタ遷移時間に過ぎない。ディスプレイ制御の従来の方法では、ディスプレイ全体を完全に更新するには２シャッタ遷移時間が必要である。余分なシャッタ遷移のためのこの時間差は、多数のディスプレイ更新が１ビデオフレーム時間で行われるより複雑な表示アルゴリズムについては顕著である場合がある。また、制御マトリックス５００は、一方のアクチュエータのみがシャッタに引き付けられ、他方のアクチュエータは引き付けられない保持データ状態を生成する。このことは、誤ったシャッタ状態を防止する助けになる。

ある実施形態では、２重電圧レベル作動動作を近似し、交差結合インバータラッチのラッチング動作が低電圧で実施されるほど低速で作動ライン５０６の電圧を立ち上がらせることによって交差結合インバータ内のラッチング遷移を低減させ、したがって、電力を節約することが可能である。作動ノード電圧レベルに対する更新信号のタイミングによって、データ記憶キャパシタ５３８の過度の充電を抑制して、より低電力の動作を確実に行うことができる。

図６は、本発明の例示的な実施形態による、ディスプレイ装置１００に含まれるさらに別の適切な制御マトリックス２４４０である。制御マトリックス２４４０は、２段アクチュエータシャッタ組立体２４４４（すなわち、シャッタ開アクチュエータとシャッタ閉アクチュエータの両方を含むシャッタ組立体）を含む画素２４４２のアレイを制御する。シャッタ組立体２４４４内のアクチュエータは、電気的双安定性または機械的双安定性のいずれかを有してもよい。

制御マトリックス２４４０は、図５Ａの制御マトリックス５００と類似している。どちらの制御マトリックスも、２段アクチュエータシャッタ組立体に使用されるにもかかわらず、単一の列ライン配線、単一のデータロードトランジスタ、および単一のデータ記憶キャパシタを利用する。しかし、制御マトリックス２４４０は、２重インバータラッチの代わりに、シャッタ組立体を作動させる際に使用される共通駆動配線２４６２を備える。制御マトリックス２４４０において示される例では、共通駆動配線２４６２はシャッタ組立体２４４４のシャッタ開アクチュエータに電気的に接続されている。

シャッタ組立体２４４４内のアクチュエータは、電気的双安定性または機械的双安定性のいずれかを有してもよい。しかし、本発明の範囲から逸脱せずに任意の種類のＭＥＭＳシャッタアクチュエータ組立体を使用してもよい。また、制御マトリックスを他の適切なディスプレイ変調器に使用してもよい。変調器２００、２２０、２５０、２７０、４００、および４５０を制限なしに使用してもよく、液晶変調器およびプラズマ放出変調器を使用してもよい。

制御マトリックス２４４０は、制御マトリックス２４４０内の画素２４４２の行ごとにスキャンライン配線２４４６を含む。制御マトリックス２４４０は、充電配線２４５０と、グローバル作動配線２４５４と、シャッタ共通配線２４５５とをさらに含む。配線２４５０、２４５４、２４５５、および２４６２は、アレイ内の複数の行および複数の列の画素２４４２同士の間で共有される。一実装形態（以下に詳しく説明する実装形態）では、配線２４５０、２４５４、２４５５、および２４６２は、制御マトリックス２４４０内のすべての画素２４４２間で共有される。

制御マトリックス内の各画素２４４２は、図５Ａにおいて説明したように、シャッタ充電トランジスタ２４５６と、シャッタ放電トランジスタ２４５８と、シャッタ書込み許可トランジスタ２４５７と、データ記憶キャパシタ２４５９とを含む。制御マトリックス２４４０において示される実施例では、シャッタ放電トランジスタのドレーンがシャッタ組立体２４４４のシャッタ閉アクチュエータに接続されている。

図５Ａの制御マトリックス５００と比較すると、充電トランジスタ２４５６は、異なる回路接続によって充電配線２４５０に配線されている。シャッタを配線５０６などの作動配線に接続する２重インバータの代わりに、充電トランジスタ２４５６のゲート端子がトランジスタ２４５６のドレーン端子と一緒に充電配線２４５０に直接接続されている。動作時には、充電トランジスタ２４５６は、電流を１方向にしか流すことができないダイオードとして動作する。

制御マトリックス２４４０内の画素をアドレス指定し作動させる方法が、図７に示されている方法２４７０によって例示されている。方法２４７０は、３つの一般的なステップで進行する。まず、データローディング動作が実施され、データ記憶キャパシタ２４５９にデータを記憶することによってマトリックスが行ごとにアドレス指定される。一般的な第２のステップでは、ステップ２４８８において、１つには充電配線２４５０に電圧Ｖ_ａｔを印加することによってすべてのアクチュエータが同時にリセットされる。ステップ２４８８は、グローバル更新段階の第１の副段階と呼ばれることもある。最後に、ステップ２４９２〜ステップ２４９４において、ａ）グローバル作動配線２４５４によってトランジスタ２４５８を選択的に作動させ、かつｂ）共通駆動配線２４６２とシャッタ共通配線２４５５との電位差を作動電圧Ｖ_ａｔよりも大きくなるように変更することによって画像が設定される。ステップ２４９２〜２４９４をグローバル更新段階の第２の副段階と呼ぶこともある。

動作時に、制御マトリックスは、シャッタ組立体２４４２の両端間の電圧の極性を周期的に反転させるために、有利なことに、２つの制御論理を切り替える。説明を明確にするために、次に制御方法２４７０の詳細について、第１の制御論理のみに関して説明する。この第１の制御論理では、シャッタ共通配線２４５５の電位が、常にグランド電位に近い値に維持される。シャッタは、充電配線２４５０または共通駆動配線２４６２のいずれかまたは両方の両端間に直接電圧Ｖ_ａｔを印加することによって開状態または閉状態のいずれかに保持される。（図７の説明を完了してから説明する第２の制御論理では、シャッタ共通配線が電圧Ｖ_ａｔに保持され、充電配線２４５０と共通駆動配線２４６２のいずれかまたは両方をグランドに維持することによって作動状態が維持される。）

方法２４７０の第１の制御論理についてより具体的に説明する。方法２４７０のフレームアドレス指定サイクルは、グローバル作動配線２４５４に電圧Ｖ_ｏｆｆが印加されたときに開始する（ステップ２４７２）。配線２４５４上の電圧Ｖ_ｏｆｆは、キャパシタ２４５９に電圧が格納されているかどうかにかかわらず放電トランジスタ２４５８がオンにならないように設計されている。

制御マトリックス２４４０は次いで、制御マトリックス内の画素２４４２ごとに一度に１行ずつデータローディング動作を進める（ステップ２４７４〜ステップ２４８４）。制御マトリックス２４４０は、特定の行をアドレス指定するときに、対応するスキャンライン配線２４４６に電圧Ｖ_ｗｅを印加することによって第１のスキャンラインを書込み許可する（ステップ２４７４）。次いで、決定ブロック２４７６において、制御マトリックス２４４０は、書込み許可された行内の画素２４４２ごとに、その画素２４４２を開状態にする必要があるかそれとも閉状態にする必要があるかを判定する。たとえば、リセットステップ２４８８において、すべてのシャッタを（一次的に）閉じるべきである場合、決定ブロック２４７６において、書込み許可された行内の画素２４４２ごとに、その画素を（後に）開状態にすべきか否かが判定される。画素２４４２を開状態にすべきである場合、制御マトリックス２４４０は、その画素２４４２が配置された列に対応するデータ配線２４４８にデータ電圧Ｖ_ｄ、たとえば５Ｖを印加する（ステップ２４７８）。それによって、データ配線２４４８に加えられた電圧Ｖ_ｄが、選択された画素２４４２のデータ記憶キャパシタ２４５９に電荷によって格納される（ステップ２４７９）。決定ブロック２４７６において、画素２４４２を閉状態にすべきであると判定された場合、対応するデータ配線２４４８が接地される（ステップ２４８０）。この実施例におけるステップ２４８８の後の一時的な（またはリセット）位置はシャッタ閉位置として定義されるが、２４８８の後のリセット位置がシャッタ開位置である代替シャッタ組立体を設けてもよい。このような代替的な場合に配置、ステップ２４７８においてデータ電圧Ｖ_ｄを印加すると、シャッタが開く。

書込み許可された行のスキャンライン配線２４４６にＶ_ｗｅを印加すると、対応するスキャンライン内の画素２４４２用のすべての書込み許可トランジスタ２４５７がオンになる。制御マトリックス２４４０は、制御マトリックス２４４０内の所与の行のすべての列に対して、その行が書込み許可されている間に同時にデータ電圧を選択的に印加する。選択された行内のキャパシタ２４５９にすべてのデータが記憶された後（ステップ２４７９およびステップ２４８１）、制御マトリックス２４４０は、選択されたスキャンライン配線を接地させ（ステップ２４８２）、次の書込み用のスキャンライン配線を選択する（ステップ２４８５）。制御マトリックス２４４０内のすべての行のキャパシタに情報が記憶された後、決定ブロック２４８４がトリガされ、グローバル更新シーケンスが開始する。

作動シーケンスは、グローバル更新シーケンスとも呼ばれ、方法２４７０のステップ２４８６から開始し、作動電圧Ｖ_ａｔ、たとえば４０Ｖが充電配線２４５０に印加される。
ステップ２４８６の結果として、制御マトリックス２４４０内のすべてのシャッタ組立体２４４４のすべてのシャッタ閉アクチュエータに同時に電圧Ｖ_ａｔが印加される。次に、ステップ２４８７において、共通駆動配線２４６２上の電位が接地される。この第１の制御論理（シャッタ共通電位２４５５がグランドに近い値に保持される）では、共通駆動配線２４６２が接地されたことによって、すべてのシャッタ組立体２４４４のすべてのシャッタ開アクチュエータにわたる電圧降下が維持電圧Ｖ_ｍよりも実質的に小さい値に低減される。制御マトリックス２４４０は次いで、すべてのアクチュエータが作動する（ステップ２４８８）のに十分な期間にわたってこれらの作動電圧を（ステップ２４８６およびステップ２４８７から）引き続き維持する。方法２４７０において示される実施例では、ステップ２４８８はすべてのアクチュエータを初期状態にリセットし閉じる働きをする。しかし、リセットステップ２４８８がすべてのシャッタを開く働きをする方法２４７０の代替方法が考えられる。この場合、共通駆動配線２４６２はすべてのシャッタ組立体２４４４のシャッタ閉アクチュエータに電気的に接続される。

次のステップ２４９０では、制御マトリックスは充電配線２４５０を接地する。シャッタ組立体２４４４内のシャッタ閉アクチュエータ上の電極は、充電配線２４５０が接地され、充電トランジスタ２４５６がオフにされた後に電荷を格納するキャパシタンスを生成する。格納された電荷は、維持電圧Ｖ_ｍを超える電圧をシャッタ閉アクチュエータの両端間に維持する働きをする。

すべてのアクチュエータが、Ｖ_ｍを超える電圧によって作動され閉位置に保持された後、キャパシタ２４５９に記憶されているデータを利用して、指定されたシャッタ組立体を選択的に開くことによって制御マトリックス２４４０内に画像を設定することができる（ステップ２４９２〜ステップ２４９４）。まず、グローバル作動配線２４５４上の電位がグランドに設定される（ステップ２４９２）。ステップ２４９２は、キャパシタ２４５９にデータ電圧が格納されているかどうかに応じて放電スイッチトランジスタ２４５８がオンになるのを可能にする。これによって、キャパシタ２４５９に電圧が格納されている画素の場合、シャッタ組立体２４４４のシャッタ閉アクチュエータに格納されている電荷はグローバル作動配線２４５４を通じて散逸することができる。

次にステップ２４９３において、共通駆動配線２４６２上の電圧が、作動電圧Ｖ_ａｔに戻されるか、あるいは共通駆動配線２４６２とシャッタ共通配線２４５５との電位差が作動電圧Ｖ_ａｔよりも大きくなるように設定される。これによって、画素を選択的に作動させる条件が設定された。これによって、キャパシタ２４５９に電荷（または電圧Ｖ_ｄ）が格納されている画素の場合、シャッタ閉アクチュエータの両端間の電圧差は維持電圧Ｖ_ｍよりも低くなり、一方、（共通駆動２４６２に結合された）シャッタ開アクチュエータの両端間の電圧はＶ_ａｔになる。これによって、ステップ２４９４においてこれらの選択されたシャッタが開く。キャパシタ２４５９に電荷が格納されていない画素の場合、トランジスタ２４５８はオフのままであり、シャッタ閉アクチュエータの両端間の電圧差は維持電圧Ｖ_ｍよりも大きい値に維持される。これによって、シャッタ開アクチュエータの両端間に電圧Ｖ_ａｔが印加されているにもかかわらず、シャッタ組立体２４４４はステップ２４９４において作動せず、閉じられたままになる。制御マトリックス２４４０は、ステップ２４９２およびステップ２４９３の後に設定された電圧を、ステップ２４９４の間、選択されたすべてのアクチュエータが作動するのに十分な期間にわたって維持し続ける。ステップ２４９４の後、各シャッタはアドレス指定された状態であり、すなわち、アドレス指定作動方法２４７０の間に印加されたデータ電圧によって指示された位置にある。後続のビデオフレームにおける画像を設定するときには、プロセスが再びステップ２４７２から開始する。代替実施形態では、ステップ２４８７がステップ２４８６の前に実施されるようにシーケンスにおけるステップ２４８６およびステップ２４８７の位置を切り替えてもよい。

方法２４７０では、ステップ２４８８からステップ２４９４の間の時間、すなわち観察者に画像情報を提示できない時間の間に、すべてのシャッタが同時に閉じられる。しかし、方法２４７０は、データ記憶キャパシタ２４５９およびグローバル作動配線２４５４を使用してトランジスタ２４５８のタイミング制御を実施することによって、このむだ時間（またはリセット時間）を最短に抑えるように設計される。ステップ２４７２の動作によって、アドレス指定シーケンス（ステップ２４７４〜ステップ２４８５）中に、シャッタ組立体にただちに作動作用をもたらすことなく、所与の画像フレーム用のすべてのデータをキャパシタ２４５９に書き込むことができる。シャッタ組立体２４４４は、アドレス指定が完了するまで前の画像フレームにおいて割り当てられた位置にロックされたままであり、ステップ２４８８において一様に作動またはリセットされる。グローバル作動ステップ２４９２は、データ記憶キャパシタ２４５９からデータを同時に送出するのを可能にし、したがって、すべてのシャッタ組立体を同時にその次の画像状態にすることができる。

前述の制御マトリックスと同様に、取り付けられたバックライトの動作を各フレームのアドレス指定と同期させてもよい。方法２４７０のアドレス指定シーケンスにおいて実現される最短のむだ時間を活用するには、照明にオフにするコマンドをステップ２４８２からステップ２４８６の間に発行することができる。次いで、ステップ２４９４の後に照明を再びオンにしてもよい。フィールド色順次方式では、ステップ２４８４の後にある色を有するランプをオフにしてもよく、一方、同じ色または異なる色のいずれかを有するランプがステップ２４９４の後にオンにされる。

他の実装形態では、行および列のそれぞれの異なる領域またはグループを順に更新すると有利であることがあるので、画素のアレイ全体のうちの選択された部分に図７の方法２４７０を適用することが可能である。この場合、いくつかの異なる充電配線２４５０、グローバル作動配線２４５４、および共通駆動配線２４６２をアレイの選択された部分に経路指定して、アレイのそれぞれの異なる部分を選択的に更新し作動させてもよい。

上述のように、制御マトリックス２４４０内の画素２４４２をアドレス指定するときには、データ電圧Ｖ_ｄが作動電圧Ｖ_ａｔよりも著しく低くてもよい（たとえば、５Ｖ対４０Ｖ）。作動電圧Ｖ_ａｔがフレーム当たりに一度印加され、一方、データ電圧Ｖ_ｄはフレーム当たりに制御マトリックス２４４０内の行の数と同じ回数だけ各データ配線２４４８に印加することができるので、制御マトリックス２４４０などの制御マトリックスは、データ電圧を作動電圧としても働けるほど高くする必要がある制御マトリックスと比べて実質的な量の電力を節約することができる。

図６の実施形態がｎ−チャネルＭＯＳトランジスタの使用を仮定していることが理解されよう。ｐ−チャネルトランジスタを使用する他の実施形態が考えられ、その場合、バイアス電位Ｖ_ａｔおよびＶ_ｄの相対符号が逆になる。代替実装形態では、記憶キャパシタ２４５９および書込み許可トランジスタ２４５７を当技術分野において公知のＤＲＡＭ回路またはＳＲＡＭ回路のような代替データメモリ回路によって置き換えてもよい。代替実装形態では、半導体ダイオードおよび／または金属絶縁体金属サンドイッチ型薄膜を制御マトリックス２４４０内のトランジスタの代わりにスイッチとして使用してもよい。これらの置換の例は、参照により全体が本明細書に組み込まれる米国特許出願第１１／３２６６９６号明細書に記載されている。

上述のように、シャッタ組立体２４４２のアクチュエータの両端間の電圧の符号を周期的にあるいはときどき反転すると有利である。米国特許出願第１１／３２６６９６号明細書は、２つの制御論理を使用して極性を周期的に反転させ動作電圧の平均をＤＣ０Ｖにすることについて説明している。第２の制御論理において極性反転を実現するには、図７の方法２４７０に関して図示説明した電圧割当てのいくつかを変更する。ただし、制御ステップの順序は同じである。

第２の制御論理では、シャッタ共通配線２４５５上の電位が（第１の制御論理の場合とは異なりグランドに近い電圧ではなく）Ｖ_ａｔに近い電圧に維持される。第２の制御論理では、ステップ２４７８において、論理がシャッタ組立体を開くように設定され、データ配線２４４８がＶ_ｄに設定されるのではなく接地される。ステップ２４８０において、論理がシャッタ組立体を閉じるように設定され、データ配線が電圧Ｖ_ｄに設定される。ステップ２４８６は同じであるが、ステップ２４８７において、第２の制御論理では、共通駆動配線がグランドではなく作動電圧Ｖ_ａｔに設定される。したがって、第２の制御論理におけるステップ２４８７の終了時には、シャッタ共通配線２４５５、共通駆動配線２４６２、および充電配線２４５０の各々が同じ電圧Ｖ_ａｔに設定される。画像設定シーケンスは次いで、ステップ２４９２においてグローバル作動配線２４５４を接地させ、このことは、この第２の論理では、キャパシタ２４５９の両端間に電圧Ｖ_ｄが格納されたシャッタのみを閉じる効果をする。第２の制御論理におけるステップ２４９３では、共通駆動配線２４６２が接地される。このことは、ステップ２４９２において作動しなかったあらゆるシャッタを作動させ開く効果を有する。したがって、第２の制御論理ではステップ２４９４において発現された論理状態が反転され、極性も事実上反転される。

制御マトリックス２４４０は、フレームごとに、あるいはサブフレーム画像ごとに、あるいは何らかの他の周期に従って、たとえば毎秒に一度制御論理を切り替えてもよい。時間の経過とともに、充電配線２４５０およびシャッタ共通配線２４５５によってシャッタ組立体２４４４に印加される正味電位は平均で０Ｖになる。

作動とランプ照明の調和を図るアルゴリズム
あるアルゴリズムを使用して、ある画素アドレス指定段階、回路駆動段階、およびランプ照明段階を重畳させることによってディスプレイデバイスの効率を向上させてもよい。表示輝度および電力効率のような点が向上するだけでなく、このような重畳アルゴリズムではディスプレイを時間に対してより効率的にアドレス指定し作動させることができるので、三次元画像の表示に使用される両目用の画像を作成する追加的な時間が得られる。このようなアルゴリズムについて以下に、参照により本明細書に組み込まれている米国特許出願第１１／８１１８４２号明細書、米国特許出願第１２／６５２４７７号明細書、米国特許出願第１１／６４３０４２号明細書、および米国特許出願第１１／３２６９００号明細書に開示されているような上述の回路に関して説明する。以下のアルゴリズムの利益を被るこのような回路の２つの実施例が上記に、Ｓ−ラッチドライブと呼ばれる図５Ａの制御マトリックス５００およびハイブリッドドライブと呼ばれる図６の制御マトリックス２４４０として記載されている。当業者には、参照された特許出願に開示された回路だけでなく他の回路に後述のアルゴリズムを適用してもよいことが理解されよう。また、当業者には、本明細書において説明するアルゴリズムをＭＥＭＳシャッタだけでなく他の光変調器を駆動するのに使用してもよいことが理解されよう。たとえば、エレクトロウェッティング光変調器、光タップ光変調器、およびＬＣＤ光変調器のような他の光変調器を本明細書において説明するアルゴリズムと組み合わせて使用してもよい。

図８Ａは、本発明の例示的な実施形態による、画像生成の段階図８００である。段階図８００は、データロード段階８０２と、グローバル更新段階８０４と、ランプ照明段階８０６とを含む。画像書込み動作は、表示されるビットごとのこの３つの独立した段階から成る。各段階のタイミングおよび制御は、たとえば図１Ｂのディスプレイ装置１００内のコントローラ１５６によって実施される。

データロード段階８０２には、１ビットのデータをディスプレイの各画素のメモリにロードするのに必要な一定の時間がある。データは、所望のシャッタ位置が「開位置」であるかそれとも「閉位置」であるかに応じて「１」または「０」であってもよい。グローバル更新段階（ＧＵＰ）８０４には、シャッタをデータロードによって示されるように新しい位置に移動させるのに必要な一定の時間がある。この時間の長さは、シャッタが開位置から閉位置にあるいは閉位置から開位置に移動する速度によって決まる。この段階に必要な時間は、基本的な回路およびシャッタの物理的な構成によって決まる。グローバル更新段階８０４は、１つまたは複数の副段階と、１つまたは複数の異なるグローバル更新信号の送信とを含んでもよい。このような回路の２つの実施例が、本明細書ではＳ−ラッチドライブと呼ばれる図５Ａの制御マトリックス５００および本明細書ではハイブリッドドライブと呼ばれる図６の制御マトリックス２４４０によって示されている。

ハイブリッドドライブでは、グローバル更新段階８０４が２つの副段階に分割される。第１の段階の間に、あらゆるシャッタが閉位置に移動するよう命令を受ける。第２の段階の間に、シャッタは、画素上にロードされるデータに応じて開位置に移動するよう命令を受ける。たとえば、データが１である場合、シャッタは開位置に移動する。データが０である場合、シャッタは閉位置のままである。この動作方式の結果として、グローバル更新段階１０４の持続時間は、シャッタが状態を切り替えるのに必要な時間の約２倍である。

Ｓ−ラッチドライブでは、グローバル更新段階８０４は、１つの段階または副段階のみから成ってもよい。シャッタは、画素上にロードされるデータに応じて開位置または閉位置に移動するよう命令を受ける。たとえば、データが１である場合、シャッタは、その前の状態に応じて開位置のままでいるかあるいは開位置に移動する。データが０である場合、シャッタは、その前の状態に応じて閉位置のままでいるかあるいは閉位置に移動する。この動作方式の結果として、Ｓ−ラッチ駆動回路のグローバル更新段階８０４の持続時間は、シャッタが状態を切り替えるのに必要な時間に等しい。したがって、Ｓ−ラッチドライブは、特にシャッタ速度が遅い場合に、グローバル更新段階８０４時間をずっと短くし、それによってＬＥＤデューティサイクルを向上させる。

ランプ照明段階８０６は、１つまたは複数のランプ（Ｒ、Ｇ、もしくはＢ、またはそれらの組合せ）をオンにしてディスプレイを照明してもよい時間を示す。代替実施形態では、他の色もしくはランプ（白色、シアン、紫、およびマゼンタを制限なく含む）またはそれらの組合せを照明してもよい。白熱灯、蛍光灯、レーザ、発光ダイオード（ＬＥＤ）、または当業者に知られている適切な任意の他の光源を制限なしに含むいくつかの異なる種類のランプをディスプレイに使用してもよい。たとえば、照明段階は、図１Ｂのディスプレイ装置１００内のランプ１６２〜１６７のうちの１つまたは複数を照明することを含んでもよい。持続時間は、表されているビットに応じて可変である。持続時間の互いに対する相対的な重みはバイナリであっても非バイナリであってもよい。各ビット時間は、ある数のグレースケール輝度レベル（通常、８ビットまたは２５５グレーレベル）を示すように計算される。フィールド色順次アルゴリズムの例は、上記に図１Ｃおよび１Ｄに関して記載されている。グレースケール技術は、参照により全体が本明細書に組み込まれている米国特許出願第１１／６４３０４２号明細書に詳しく記載されている。第１１／６４３０４２号明細書出願は、詳細な画像を生成するための技術について説明している。ＲＧＢカラーの各ビットは、１つの画像フレームを生成するためのアルゴリズムにおいて慎重に構成される。画像生成のフレームレートは、フリッカーのない画像を生成するほど速くする必要がある。通常、そのようなレートは、標準的なディスプレイの場合６０Ｈｚである。機械的に作動するディスプレイは、ビット分割およびそのような他の方法を実行する能力に応じて、フリッカーを伴わない動作を４５Ｈｚでも実行することができる。フレーム内の総ランプ照明時間（ＬＥＤデューティサイクル）は、良好な低電力の表示動作が可能なように最適化されることが好ましい。

フレーム内の総照明時間（ＬＥＤデューティサイクル）は、ディスプレイの輝度を決定する時間である。ランプデューティサイクルが長いほど、ディスプレイの輝度が高くなる。ランプデューティサイクルは電力と輝度に影響を与える。ランプデューティサイクルが電力に影響を与える理由は、電気的刺激に対するランプの光学的応答が線形ではないことである。これは出力係数が１よりも小さいべき法則である。したがって、ランプを低電流（およびパルス輝度）で駆動すると、電力がより効率的に使用される。ランプデューティサイクルを向上させると、ランプ出力同士の間に長い消去時間がなくなることに伴って画像性能が向上する。このような消去時間は、動画偽輪郭（ＤＦＣ）および色割れのような画像アーチファクトを悪化させることがある。また、ディスプレイサイズが大きくなり解像度が高くなると、データロード時間とシャッタ走行時間の両方が著しく長くなり、それによってフレーム時間内でランプを照明させたままにしておくことができる時間が短くなるため、ランプデューティサイクルを向上させることは重要である。

図８Ａの段階図８００は、ディスプレイシステムを駆動する最も基本的な方法を表している。段階図８００に示されているアルゴリズムは、ランプデューティサイクルがかなり小さいので非常に非効率的である。図８Ｂのタイミング図８２０は、結果として短いランプデューティサイクルが得られるこの非効率的な駆動方法に対応する。図８Ｂのタイミング図８２０は、ディスプレイ出力８２２、シャッタ遷移８２４、シャッタ位置８２６、ランプ出力８２８、グローバル更新８３０、およびデータロード８３２に関する情報を含む。シャッタ遷移情報８２４は、遅延時間８５２およびシャッタ切替え期間８５４を含む。タイミング図８２０に示されているように、１つまたは複数のシャッタが、シャッタ切替え時間８５４中に閉じてグローバル更新８３０の段階２ ８３８の間に再び開いてもよい。ランプ出力情報８２８は、赤色ビット８４０と、緑色ビット８４２と、青色ビット８５０とを含む。グローバル更新８３０は、第１の信号段階８３６と第２の信号段階８３８に分割された第１の更新信号と、第１の信号段階８４６と第２の信号段階８４８に分割された第２の更新信号とを含む。当業者には、グローバル更新８３０に含まれる更新信号が必要に応じて２つよりも多くてもあるいは２つよりも少なくてもよいことが理解されよう。データロード情報１３２は、「１」を表すデータ信号８３４と「０」を表すデータ信号８４４とを含む。当業者には、図８Ｂ（およびそれ以後の図）に「１」および「０」と示されたデータ信号が、例示的な例であり、データロード段階８３２中に送ることのできるデータの種類を制限するものではないことが理解されよう。たとえば、データロード段階８３２の間に、特に各データロード信号８３４および８４４において、アレイ全体における１つまたは複数の画素あるいは画素の行に複数組のデータを送ってもよい。たとえば、データ８３４および８４４をロードするのに必要な時間の間に、「０」と「１」の両方またはその組合せを１つまたは複数の画素あるいは画素のアレイ全体に送ってもよい。図７のハイブリッド駆動アドレス指定方法２４７０を参照する。データロード信号８３４および８４４は、アレイ内の行ごとにデータをロードするための対応するステップの順次反復を含む、ステップ２４７４とステップ２４８５の間のデータローディングステップを表すものであってよい。ランプ出力８２８は、システムの残りの部分と同期するバックライトの出力である。シャッタ位置８２６はシャッタ遷移８２４同士の間に示されている。

タイミング図８２０は、上記に図６および図７に関して詳しく説明したハイブリッド回路を駆動することに対応する。この実施例では、シャッタは、シャッタ位置情報８２６によって示されているように「開」位置から開始する。アドレス指定サイクルの開始時には、データ信号８３４によってディスプレイにデータがロードされる。タイミング図８２０において、データ信号８３４は「開」シャッタ状態に対応する「１」データを表している。データ信号８３４が適用される持続時間は、段階図８００のデータロード段階８０２を表している。段階図８００に示されているアルゴリズムに表されている次の段階は、グローバル更新段階８０４である。グローバル更新段階８０４は、グローバル更新信号によって開始される。ある実施形態では、グローバル更新段階８０４は、データロード段階８０２が完全に終了するまで開始しない。この実施例ではハイブリッドドライブが使用されるので、グローバル更新信号は２つの信号段階８３６および８３８に分割される。上述のように、グローバル更新８３６の段階１の間に、ディスプレイのすべてのシャッタがリセットされるかあるいは「閉」状態に駆動される。グローバル更新信号の信号段階１は、アドレス指定方法２４７０のステップ２４８６〜ステップ２４９０に対応する段階であってもよい。この遷移は、シャッタが開状態から閉状態に移動することを示す部分８５４によってシャッタ遷移情報８２４に示されている。グローバル更新８３８の信号段階２の間に、シャッタは、データロード段階８０２の間にロードされたデータによって示される状態に駆動される。グローバル更新信号の信号段階２は、アドレス指定方法２４７０のステップ２４９２〜ステップ２４９４に対応する段階であってもよい。タイミング図８２０の実施例では、信号段階２の間に、シャッタは、データ信号８３４において受け取られた「１」データに対応する「開」状態に駆動される。グローバル段階８３６の信号段階１および２が開始してからシャッタが移動する（８５４）までの間に、遅延時間１５２がある。したがって、グローバル更新段階８０４の持続時間は２Ｘ（シャッタ遅延時間８５２＋シャッタ切替え時間８５４）である。

段階図８００に示されているアルゴリズム例の最後の段階は、ランプ照明段階８０６である。ある実施形態では、ランプ照明段階８０６は、グローバル更新段階８０４が完全に終了し、シャッタがその意図された状態に移動した後に開始する。タイミング図８２０に示されている実施例では、シャッタは「開」状態に移動しており、それによって、ランプ出力８４２によって表された緑色光に対応するランプ照明が表示される。ランプ出力８４２の持続時間は、それが表すビットの結果である。タイミング図８２０に示されているアルゴリズムシーケンスの作用は、シャッタが閉じられてから青色が送られていないのでオレンジ色が表示されることである。タイミング図８２０に示されている実施例では、ランプ出力１４２が終了した後次のデータ信号８４４がアサートされる。シャッタは、データ信号８４４が次のフレームアドレス指定サイクルのデータロード段階においてローディングを終了するまで「開」状態のままである。タイミング図８２０に示されているように、ランプがオフにされるがシャッタは開いたままである大きなランプ消去時間８５６はない。このようなランプ消去時間では、ランプデューティサイクルが短く、したがって、ディスプレイデバイスの動作が非効率的である。

図９Ａは、本発明の例示的な実施形態による、画像生成の別の段階図９００である。段階図９００は、段階図８００のアルゴリズムに対してランプデューティサイクルを向上させる、ディスプレイ装置を駆動するための表示アルゴリズムを表している。段階図９００は、ランプ照明段階９０２と、データロード段階９０４と、グローバル更新段階９０６と、データロード段階９１０と、ランプ照明段階９０８とを含む。

段階図９００では、データロード段階とランプ照明段階が重畳している。たとえば、データロード段階９０４は時間がランプ照明段階９０２と重畳している。同様に、データロード段階９１０は時間がランプ照明段階９０８と重畳している。ある実施形態では、ランプ照明が行われている間に表示すべき画素の「画素メモリ」に（次のビットの）データをロードしてもよい。段階図９００によって示されているアルゴリズムは、グローバル更新段階が実施されるまでデータをシャッタを作動させずにメモリに保持できるようにディスプレイのバックプレーンに特殊な回路設計を必要とする。たとえば、上記に図６および図７に関して説明したハイブリッド駆動回路２４４０を使用してディスプレイを駆動してもよい。ハイブリッド回路２４４０では、次の画像フレームに備えてデータ記憶キャパシタ２４５９にデータをロードしてもよい。ある実施形態では、グローバル作動配線２４５４に電圧Ｖ_ｏｆｆが印加されるかぎり、キャパシタ２４５９に記憶されているデータがシャッタの移動に影響を与えることはない。ある実施形態では、方法２４７０のステップ２４９２に示されているように配線２４５４上の電圧がグランドに設定されたときに初めて、シャッタはキャパシタ２４５９に記憶されているデータに従って更新サイクルにおける移動を開始する。

図５Ａおよび図５Ｂに関して説明したＳ−ラッチ駆動回路５００は、データロード段階とランプ照明段階が重畳するディスプレイを駆動するのに使用できる制御マトリックスの別の実施例である。Ｓ−ラッチ回路２４４０では、次の画像フレームに備えてデータ記憶キャパシタ５３８にデータをロードしてもよい。ある実施形態では、更新配線５２２に電圧Ｖ_ｏｆｆが印加されるかぎり、キャパシタ５３８に記憶されているデータがラッチの状態を変更することも、あるいはシャッタの移動に影響を与えることもない。ある実施形態では、方法５５０のステップ５７４において更新がアクティブ化されたときに初めて、シャッタはキャパシタ５３８に記憶されているデータに従って更新サイクルにおける移動を開始する。

図９Ｂは、本発明の例示的な実施形態による、図９Ａの段階図に対応する画像生成に関するタイミング図９２０を示している。タイミング図９２０は、ランプ出力９４０、９４２、９５０がデータ信号９３４、９４４、９５２と重畳していることを除いて、図８Ｂのタイミング図に類似している。タイミング図８２０と同様に、データ信号９３４（および図１０Ｂ〜図１３Ｂに示されている同様のデータ信号）は、複数の画素、複数の行、および／またはディスプレイ内の光変調器のアレイ全体にデータをロードするのに必要な期間を表す信号であってもよい。タイミング図９２０では、データ信号９３４は赤色ランプ出力９４０の下方で完全に赤色ランプ出力９４０に覆われている（ビット長が大きいため）。このため、タイミング図９２０に示されている実施例と比べてランプデューティサイクルを向上させることができる。ビット長がより短い緑色出力９４２および青色出力９５０の場合、データロード段階持続時間が緑色ランプ出力９４２および青色ランプ出力９５０よりも長く、したがって、グローバル更新段階９０６が開始する前にランプ消去間隔９５４、９５６を挿入しなければならない。そのため、適切な色深度を定める多数の短いビットがある場合、顕著なランプデューティサイクルが失われる。

図１０Ａは、本発明の例示的な実施形態による、画像生成に関する別の段階図１０００である。段階図１０００は、段階図８００および９００のアルゴリズムに対してランプデューティサイクルを向上させる、ディスプレイ装置を駆動するための表示アルゴリズムを表している。段階図１０００は、ランプ照明段階１００２と、データロード段階１００４と、グローバル更新段階１００６と、ランプ照明段階１００８とを含む。段階図１０００では、データロード段階１００４がランプ照明段階１００２とグローバル更新段階１００６の両方とが重畳している。段階図１０００に示されているアルゴリズムは、図３Ｂに関して説明したように（上記に図６および図７に関して詳しく説明した）ハイブリッド駆動回路上で実施されてもよい。

図１０Ｂは、本発明の例示的な実施形態による、図１０Ａの段階図に対応する画像生成のタイミング図１０２０を示している。タイミング図１０２０は、データロード信号１０３４、１０４４、１０５２がランプ出力１０４０、１０４２、１０５０およびグローバル更新信号１０３６、１０４６、１０５４の第１の段階と重畳していることを除いて、図９Ｂのタイミング図９２０と同様である。グローバル更新信号１０３６、１０４６、１０５４の第１の信号段階では、ハイブリッドドライブの回路更新信号２４５４がイナクティブであり、したがって、画素メモリがシャッタにすでにロードされている（シャッタ状態を定める）データと相互作用することはない。グローバル更新信号の第１の信号段階は、変調器リセット段階およびアドレス指定方法２４７０のステップ２４８６〜ステップ２４９０に対応する段階であってもよい。その結果、シャッタ電位ならびにシャッタの走行および位置に影響を与えずにデータを画素メモリにロードすることができる。データロード信号１０３４、１０４４、１０５２がグローバル更新信号１０３６、１０４６、１０５４の第１の信号段階と重畳するので、タイミング図８２０および９２０に示されている消去時間がなくなる。ランプ消去時間がなくなるので、データロード段階１００４が著しく長い状況でも、ランプデューティサイクルが著しく改善される。タイミング図１０２０に示されている例示的なアルゴリズムでは、ランプ照明段階１００２はグローバル更新段階１００６と重畳せず、グローバル更新信号１０３６はカラービット１０４０全体が表示されるまでアサートされない。

図１１Ａは、本発明の例示的な実施形態による、画像生成に関する別の段階図１１００を示している。ある実施形態では、段階図１１００は、Ｓ−ラッチ駆動回路を使用してディスプレイ装置を駆動するための表示アルゴリズムを表している。Ｓ−ラッチ駆動回路５００は、上記に図５Ａおよび図５Ｂに関してより詳しく記載されている。段階図１１００は、ランプ照明段階１１０２と、データロード段階１１０４と、グローバル更新段階１１０６と、データロード段階１１０８と、ランプ照明段階１１１０とを含む。段階図１０００と同様に、段階図１１００は、データロード段階１１０８がランプ照明段階１１１０とグローバル更新段階１１０６の両方と重畳することを含む。以下に図１１Ｂに関して説明するように、段階図１１００に示されているアルゴリズムをＳ−ラッチ駆動回路上で実施してもよい。

図１１Ｂは、本発明の例示的な実施形態による、図１１Ａの段階図に対応する画像生成のタイミング図１１２０を示している。タイミング図１１２０は、図１０Ｂのタイミング図１０２０に類似しているが、図５Ａの回路５００のようなＳ−ラッチ駆動回路上で、図５Ｂの方法５５０を使用して実施されてもよい。Ｓ−ラッチドライブにおいて、方法５５０ではラッチ更新ステップ５５４と呼ばれる、データをシャッタノード上にラッチすることに必要な短い期間の後で、グローバル更新段階１１０６の残りの部分の間にデータを画素メモリにロードしてもよい。グローバル更新段階１１０６は、Ｓ−ラッチ駆動回路の場合には、シャッタがグローバル更新段階１１０６の間に１回しか走行しない（開位置から閉位置へあるいは閉位置から開位置へあるいは開位置または閉位置に留まる）のでハイブリッドドライブと比べてずっと小さい段階であってよい。したがって、ある実施形態では、Ｓ−ラッチ駆動回路に使用されるグローバル更新信号１１３６、１１４８、１１５４は２つの別個の段階を必要とせず、したがって、持続時間が短い。ある実施形態では、Ｓ−ラッチドライブの回路更新信号がアクティブであるのは、ラッチ更新ステップの間の短い期間、すなわち、方法５５０のステップ５７４とステップ５７８の間の期間だけである。その後、シャッタ作動ステップ５５６の間、画素データ記憶キャパシタ（画素メモリを構成する）はもはやシャッタと電気的に連絡しない。したがって、作動ステップ５５６の間、シャッタの移動を妨害せずに記憶キャパシタにデータをロードすることができる。

ラッチ更新ステップ５５４は、データ更新ステップ５７４〜５７８を含み、グローバル更新信号の電気的設定段階と呼ばれることもある。いくつかの実施形態では、電気的設定段階の間、ランプは「オン」状態のままであってよく、一方、データローディング信号はイナクティブのままである。方法５５０のシャッタ作動ステップ５５６は、グローバル更新信号の機械的反応段階と呼ばれることもある。いくつかの実施形態では、機械的反応段階の間、ランプは「オフ」状態のままであり、一方、データローディングを続行してもよい。機械的反応段階とデータローディング段階は時間的に重畳してもよい。

タイミング図１１２０では、データロード信号１１３８、１１４４、１１５２がランプ出力１１４２、１１４６、１１５０およびグローバル更新信号１１３６、１１４８、１１５４と重畳している。データロード信号１１３４、１１４４、１１５２とグローバル更新信号１１３６、１１４６、１１５４が重畳する結果として、次のグローバル更新信号の前のランプ消去時間は不要になる。したがって、データロード段階１１３８、１１４４、１１５２が著しく長い状況でもランプデューティサイクルが著しく向上する。さらに、グローバル更新段階１１０６の持続時間がハイブリッド駆動回路と比べて短いので、Ｓ−ラッチはハイブリッドドライブと比べてずっと長いランプデューティサイクルを実現する。タイミング図１１２０に示されている例示的なアルゴリズムでは、ランプ照明段階１１０２はグローバル更新段階１１０６と重畳せず、グローバル更新信号１１３６はカラービット１１４０全体が表示されるまでアサートされない。

図１２Ａは、本発明の例示的な実施形態による、画像生成に関する別の段階図１２００を示している。段階図１２００は、段階図１０００のアルゴリズムに対してランプデューティサイクルを向上させるディスプレイ装置を駆動するための表示アルゴリズムを表している。段階図１２００は、ランプ照明段階１２０２と、データロード段階１２０４と、グローバル更新段階１２０６と、ランプ照明段階１２０８とを含む。段階図１２００では、各データロード段階１２０４と、ランプ照明段階１２０２と、グローバル更新段階１２０６とが重畳している。図６および図７に関して説明する回路２４４０のようなハイブリッド駆動回路上で、段階図１２００に示されているアルゴリズムを実施してもよい。

シャッタ動作の間に、シャッタは光を遮断するかあるいは光を通過させる。ディスプレイは、シャッタと下方の開口プレート長穴がある程度重畳するように設計されている。このことは、軸外し光漏れを低減させ、適切な軸外しコントラストを実現する。この重畳によって、シャッタがその走行時間の約２０％分走行するまでシャッタの移動が光透過率の変化として記録されることはない。この走行時間の間、光学信号は変化しない。たとえば、閉じられたシャッタは依然として閉じられているように見え、開かれたシャッタは依然として光学的に開かれているように見える。このシャッタ走行時間は、グローバル更新段階１２０６の一部であるが、ランプ照明段階１２０２の一部として使用することができ、それによってさらなるランプデューティサイクルをもたらす。段階図１２００に示されているアルゴリズムを画像の光学品質（すなわち、コントラストおよび色）に影響を与えずにハイブリッド回路に適用することができる。

図１２Ｂは、本発明の例示的な実施形態による、図１２Ａの段階図に対応する画像生成のタイミング図１２２０を示している。タイミング図１２２０は、ランプ信号１２４０、１２４２、１２５０がグローバル更新信号１２３６、１２３８、１２４６、１２４８、１２５４、１２５６の段階１と段階２の両方と重畳していることを除いて、図１０Ｂのタイミング図１０２０と同様である。

グローバル更新信号１２３６、１２４６、１２５４の信号段階１は、この段階ではすべてのシャッタが「閉」位置に移動するように動作する。信号段階１は、グローバル更新信号のリセット段階、すなわち方法２４７０のステップ２４８６〜ステップ２４８８を構成してもよい。この場合、シャッタは、「閉」位置まで移動する間、依然として（画像の形成に寄与する）同じ色の、有意の量の光を透過させることができる。したがって、グローバル更新信号１２３６、１２４６、１２５４の段階１の間ランプ照明を「オン」状態に維持することができ、かつランプ照明はディスプレイの輝度をさらに高くすることができる。

グローバル更新信号１２３８、１２４８、１２５６の信号段階２では、開位置へ移動する必要のあるシャッタが、その画素用にロードされたデータに基づいて「開」位置に駆動される（方法２４７０のステップ２４９０〜ステップ２４９４）。シャッタが「閉」状態にあるとき、シャッタからの光漏れは最低限に抑えられる。したがって、閉じられたシャッタの性能に影響を与えずに（すなわち、光漏れなしに）ランプを再び「オン」状態に切り替えることができる。その結果、開状態に駆動されている特定のシャッタについて、シャッタが「閉」状態から「開」状態に遷移する間にさらなる光透過を実現することができる。ランプ照明段階１２０２、１２０８がグローバル更新段階１２０６と重畳する結果として光透過量が増大すると、図１０Ｂのタイミング図１０２０と比べてランプデューティサイクルを向上させることができる。

図１３Ａは、本発明の例示的な実施形態による、画像生成に関する別の段階図１３００である。段階図１３００は、図５Ａの回路５００のようなＳ−ラッチ駆動回路を使用し、かつ図５Ｂの方法５５０を使用してディスプレイ装置を駆動するための表示アルゴリズムを表している。段階図１３００は、ランプ照明段階１３０２と、データロード段階１３０４と、グローバル更新段階１３０６と、データロード段階１３０８と、ランプ照明段階１３１０とを含む。段階図１２００と同様に、段階図１３００では、データロード段階１３０８がランプ照明段階１３１０とグローバル更新段階１３０６の両方と重畳している。以下に図１３Ｂに関して説明するように、段階図１３００に示されているアルゴリズムをＳ−ラッチ駆動回路上で実施してもよい。

図１３Ｂは、本発明の例示的な実施形態による、図１３Ａの段階図に対応する画像生成のタイミング図１３２０を示している。タイミング図１３２０は、図１２Ｂのタイミング図１２２０に類似しているが、図５Ａの回路５００のようなＳ−ラッチ駆動回路上で、図５Ｂの方法５５０を使用して実施されてもよい。タイミング図１３２０では、ランプ出力１３４０、１３４２、１３５０がグローバル更新信号１３３６、１３４６、１３５４の開始時の短い期間と重畳している。タイミング図１３２０に示されている一実施形態では、ランプ出力１３４０、１３４２、および１３５０はアドレス指定方法５５０のラッチ更新ステップ５５４と重畳してもよい。しかし、Ｓ−ラッチドライブに関するある実施形態では、シャッタ走行段階中の光透過によって表示コントラストおよび表示色が劣化する可能性があるので、タイミング図１２２０においてハイブリッドドライブに関して説明したように、シャッタ遷移時間中のさらなるランプ重畳は不可能である。具体的には、シャッタ遷移中にランプを照明させる場合、あるフレームから次のフレームへと、開位置から閉じている画素を通して光が漏れるが、閉位置のままである画素からは漏れない。同様に、前の状態において開いていた画素は、閉状態から開状態に遷移する画素よりも多くの光を放出する。同じ状態である画素から出力される光のこの差によって上述の画像劣化が生じる。遷移時間中にはランプを照明させることができないにもかかわらず、駆動方式の互いに異なる段階をさらに重畳させることによってランプデューティサイクルを向上させることができ、あるいはシャッタ速度が遅くデータロード時間が長い場合でもランプデューティサイクルを節約することができる。

以下のデータ表は、２１６ｐｐｉの３．７” ＶＧＡディスプレイの場合にハイブリッド駆動回路とＳ−ラッチ駆動回路の両方に（上述のような）重畳アルゴリズムを使用したときのランプデューティサイクルの向上レベルに関するデータを示している。

上記の表に示されているように、シャッタ速度が１５０μｓｅｃのハイブリッドドライブのランプデューティサイクルは、重畳アルゴリズムを使用したときに４５％から６６％に向上し、シャッタ速度が２３０μｓｅｃのハイブリッドドライブ上で重畳アルゴリズムを使用したときには１１％から４４％に向上する。また、重畳アルゴリズムを使用したときに、Ｓ−ラッチは、ハイブリッドドライブと比べて顕著なランプデューティサイクルの向上を示す。シャッタ速度が１５０μｓｅｃのＳ−ラッチドライブに重畳アルゴリズムを使用すると、ランプデューティサイクルは７６％になり、シャッタ速度が３００μｓｅｃのときには、ランプデューティサイクルは５１％になる。

本発明は、その趣旨または基本的な特徴から逸脱せずに他の特定の形態で具体化されてもよい。したがって、前述の実施形態は、あらゆる点において、本発明を限定するものではなく、例示的なものとみなされるべきである。

１００ ディスプレイ装置
１０２ａ〜１０２ｄ 光変調器
１０３ アレイ
１０４ 画像
１０５ ランプ
１０６ 画素
１０８ シャッタ
１０９ 開口
１１０、１１２、１１４ 配線
１５０ ブロック図
１５２ スキャンドライバ
１５３ 共通ドライバ
１５４ データドライバ
１５６ デジタルコントローラ回路
１５７ 受信画像信号
１５８ 受信処理モジュール
１５９ フレームバッファ
１６０ タイミング制御モジュール
１６２ 赤色ランプ
１６４ 緑色ランプ
１６６ 青色ランプ
１６７ 白色ランプ
１６８ ランプドライバ
１８０ プログラミングリンク
１８２ 電力供給入力
２００ シャッタ方式光変調器
２０２ シャッタ
２０３ 表面
２０４ アクチュエータ
２０５ 電極ビームアクチュエータ
２０６ 適合ロードビーム
２０７ ばね
２０８ ロードアンカー
２１１ 開口
２１６ 適合駆動ビーム
２１８ 駆動ビームアンカー
２２０ ローリングアクチュエータシャッタ方式光変調器
２２２ 可動電極
２２４ 絶縁層
２２６ 平面電極
２２８ 基板
２３０ 固定端部
２３２ 可動端部
２５０ 光タップ変調器
２５２ 光
２５４ 光導波路
２５６ タップ部材
２５８ ビーム
２６０ 電極
２７０ エレクトロウェッティング方式光変調器アレイ
２７２ａ〜２７２ｄ エレクトロウェッティング方式光変調器セル
２７４ 光学キャビティ
２７６ カラーフィルタ
２７８ 水の層
２８０ 光吸収オイルの層
２８２ 透明電極
２８４ 絶縁層
２８６ 開口層
２８８ 光導波路
２９０ 前向き反射層
２９１ 光リダイレクタ
２９２ 光源
２９４ 光
３００ 制御マトリックス
３０１ 画素
３０２ シャッタ組立体
３０３ アクチュエータ
３０４ 基板
３０６ スキャンライン配線
３０８ データ配線
３０９ データ電圧源
３１０ トランジスタ
３１２ キャパシタ
３２０ アレイ
３２２ 開口層
３２４ 開口
４００ シャッタ方式光変調器
４０２、４０４ アクチュエータ
４０６ シャッタ
４０７ 開口層
４０８ アンカー
４０９ 開口
４１２ シャッタ開口
４１６ オーバーラップ
４５０ ＭＥＭＳ光変調器
４５２ カバーシート
４５４ 光導波路
４５６ タップ部材
４６０、４６２、４６４ 電極
４７０ 第１のアクチュエータ
４７２ 第２のアクチュエータ
５００ 制御マトリックス
５０２ シャッタ方式光変調器
５０３ シャッタ
５０４ 画素
５０５ アンカー
５０６ 作動ライン配線
５０８ 表面開口
５１２ ２段アクチュエータシャッタ組立体
５１４ 光輝度強化膜
５１６ 光導波路／バックライト
５１７ 光リダイレクタ／プリズム
５１８ 共通ライン配線
５１９ 反射器
５２０ シャッタライン配線
５２１ 光線
５２２ 更新ライン配線
５２４ 行ライン
５２６、５２８ トランジスタ
５２７ 機械的支持体／スペーサ
５３０、５３２ トランジスタ
５３４ データローディングトランジスタ
５３６ 更新トランジスタ
５３８ データ記憶キャパシタ
５４０、５４２ アクチュエータノード
８００ 段階図
８０２ データロード段階
８０４ グローバル更新段階
８０６ ランプ照明段階
８２０ タイミング図
８２２ ディスプレイ出力
８２４ シャッタ遷移
８２６ シャッタ位置
８２８ ランプ出力
８３０ グローバル更新
８３２ データロード段階
８３４ データロード信号
８３６ 第１の信号段階
８３８ 第２の信号段階
８４０ 赤色ビット
８４２ 緑色ビット
８４４ データロード信号
８４６ 第１の信号段階
８４８ 第２の信号段階
８５０ 青色ビット
８５２ 遅延時間
８５４ シャッタ切替え期間
８５６ ランプ消去時間
９００ 段階図
９０２ ランプ照明段階
９０４ データロード段階
９０６ グローバル更新段階
９０８ ランプ照明段階
９１０ データロード段階
９２０ タイミング図
９３４、９４４、９５２ データ信号
９４０、９４２、９５０ ランプ出力
１０００ 段階図
１００２ ランプ照明段階
１００４ データロード段階
１００６ グローバル更新段階
１００８ ランプ照明段階
１０２０ タイミング図
１０３４、１０４４、１０５２ データロード信号
１０３６、１０４６、１０５４ グローバル更新信号
１０４０、１０４２、１０５０ ランプ出力
１１００ 段階図
１１０２ ランプ照明段階
１１０４ データロード段階
１１０６ グローバル更新段階
１１０８ データロード段階
１１１０ ランプ照明段階
１１２０ タイミング図
１１３８、１１４４、１１５２ データロード信号
１１３６、１１４８、１１５４ グローバル更新信号
１２００ 段階図
１２０２ ランプ照明段階
１２０４ データロード段階
１２０６ グローバル更新段階
１２０８ ランプ照明段階
１２２０ タイミング図
１２３６、１２３８、１２４６、１２４８、１２５４、１２５６ グローバル更新信号
１２４０、１２４２、１２５０ ランプ信号
１３００ 段階図
１３０２ ランプ照明段階
１３０４ データロード段階
１３０６ グローバル更新段階
１３０８ データロード段階
１３１０ ランプ照明段階
１３２０ タイミング図
１３４０、１３４２、１３５０ ランプ出力
２４４０ 制御マトリックス
２４４２ 画素
２４４４ ２段アクチュエータシャッタ組立体
２４４６ スキャンライン配線
２４４８ データ配線
２４５０ 充電配線
２４５４ グローバル作動配線
２４５５ シャッタ共通配線
２４５８ トランジスタ
２４５９ キャパシタ
２４６２ 共通駆動配線
２４７０ 方法
２４７２、２４７４、２４７６、２４７８、２４７９、２４８０、２４８１、２４８２、２４８４、２４８５、２４８６、２４８７、２４８８、２４９０、２４９２、２４９３、２４９４ ステップ
２７００ 開口プレート
２７０２ 基板
２７０４ 金属反射鏡
２７０６ 光吸収層
２７０８ スペーサポスト
２７０９ 開口
２７１０ Ｓｉ３Ｎ４の薄膜
２７１２ ＳｉＯ２の薄膜
２７１４ アルミニウムの薄膜
２８００ ディスプレイ組立体
２８０２ 変調器基板
２８０４ 開口プレート
２８０６ シャッタ組立体
２８０８ 反射開口層
２８１０ 開口
２８１２ スペーサ
２８１４ スペーサ
３１００ ディスプレイ組立体
３３００ 位置合わせ装置
３３０２ 固定チャック
３３０４ モータ
３３０５ ビジョンシステム
３３０６ ＵＶ露光ランプ
３３０８ 変調器基板
３３１０ 開口プレート
３３１２、３３１３ 撮像レンズ
３３１４、３３１５ 顕微鏡／カメラ
３３１８ 接着剤
３４０２ 光変調器基板
３４０４ 開口プレート
３４０６ 変調器アレイ
３４０８、３４１２ 位置合わせマーク
３４１０ 開口アレイ
３４１４ エポキシ接着剤ライン
３４１６ スペーサポスト
３４１８ フィルホール
３５００ パネル組立体
３５０２ ダイシングライン
３５０４ 軸
３６０６ 制御マトリックスの製造ステップ
３６０８ ＭＥＭＳ変調器の製造ステップ
３６１０ 開口層の製造ステップ
３６１２ スペーサの塗布ステップ
３６１４ シール材料の塗布ステップ
３７００ 流体充填装置
３７０２ 真空チャンバ
３７０４ 作動流体
３７０６ ワンド
３７０８、３７１０ ポート
４１００ ＭＥＭＳディスプレイセル
４１０２、４１０４ 基板
４１０４ 開口プレート
４１０６ エッジシール
４１０８、４１１０ スペーサ
４３００ ディスプレイ組立体
４３０６ エッジシール
４３０８、４３１０ スペーサ

Claims (11)

1. ディスプレイであって、
   画素のアレイであって、前記画素のそれぞれが対応する遮光部材を有する、画素のアレイと、
   前記ディスプレイ上に画像を形成するように、前記画素の方へ光を送るための1つまたは複数の光源と、
   コントローラであって、
   ランプ照明段階の間に前記光源のうちの1つまたは複数を照明することと、
   更新段階の間に前記遮光部材を作動させることであって、第1の画像データの前記ランプ照明段階は、第2の画像データの前記更新段階と少なくとも一部が時間的に重畳し、前記第2の画像データは前記第1の画像データに後続し、前記更新段階は、
   第1の状態への前記画素の第1の遷移であって、前記第1の状態はリセット状態である、第1の遷移と、
   前記第1の状態から第2の状態への前記画素の第2の遷移であって、前記第2の遷移は前記第1の遷移の後に発生し、前記第2の状態は、前記第2の画像データの画素値に対応するように前記遮光部材が作動後の状態であり、前記第2の遷移は、前記ランプ照明段階と少なくとも一部が時間的に重畳する、第2の遷移と
   のみからなる、作動させることと、
   データローディング段階の間に前記画素のアレイに画像データをロードすることと
   を行うように、データを供給することが可能なコントローラと
   を備える、ディスプレイ。
2. 前記リセット状態への前記画素の前記第1の遷移は、前記画素の前記遮光部材をリセット位置に位置させることを含む、請求項1に記載のディスプレイ。
3. 第3の画像データの前記データローディング段階が、前記第2の画像データの前記ランプ照明段階と少なくとも一部が時間的に重畳し、前記第3の画像データは前記第2の画像データに後続する、請求項1に記載のディスプレイ。
4. 前記第3の画像データの前記更新段階は、前記第3の画像データの前記データローディング段階と少なくとも一部が時間的に重畳する、請求項3に記載のディスプレイ。
5. ディスプレイを動作させる方法であって、
   コントローラによって、ランプ照明段階の間に前記ディスプレイ上に画像を形成するように画素の方へ光を送るために、前記ディスプレイの1つまたは複数の光源を照明するステップと、
   前記コントローラによって、更新段階の間に前記画素の遮光部材を作動させるステップであって、前記画素のそれぞれが、対応する前記遮光部材を有し、第1の画像データの前記ランプ照明段階は、第2の画像データの前記更新段階と少なくとも一部が時間的に重畳し、前記第2の画像データは前記第1の画像データに後続し、前記更新段階は、
   第1の状態への前記画素の第1の遷移であって、前記第1の状態はリセット状態である、第1の遷移と、
   前記第1の状態から第2の状態への前記画素の第2の遷移であって、前記第2の遷移は前記第1の遷移の後に発生し、前記第2の状態は、前記第2の画像データの画素値に対応するように前記遮光部材が作動後の状態であり、前記第2の遷移は、前記ランプ照明段階と少なくとも一部が時間的に重畳する、第2の遷移と
   のみからなる、ステップと、
   前記コントローラによって、データローディング段階の間に前記画素のアレイに画像データをロードするステップと
   を備える、方法。
6. 前記リセット状態への前記画素の前記第1の遷移は、前記画素の前記遮光部材をリセット位置に位置させることを備える、請求項5に記載の方法。
7. 第3の画像データの前記データローディング段階が、前記第2の画像データの前記ランプ照明段階と少なくとも一部が時間的に重畳し、前記第3の画像データは前記第2の画像データに後続する、請求項5に記載の方法。
8. 前記第3の画像データの前記更新段階は、前記第3の画像データの前記データローディング段階と少なくとも一部が時間的に重畳する、作動させるステップをさらに備える、請求項7に記載の方法。
9. ランプ照明動作の間にディスプレイの1つまたは複数の光源を照明することと、
   更新動作の間に画素に対応する遮光部材を作動させることであって、第1の画像データの前記ランプ照明動作は、第2の画像データの前記更新動作と少なくとも一部が時間的に重畳し、前記第2の画像データは前記第1の画像データに後続し、前記更新動作は、
   第1の状態への前記画素の第1の遷移であって、前記第1の状態はリセット状態である、第1の遷移と、
   前記第1の状態から第2の状態への前記画素の第2の遷移であって、前記第2の遷移は前記第1の遷移の後に発生し、前記第2の状態は、前記第2の画像データの画素値に対応するように前記遮光部材が作動後の状態であり、前記第2の遷移は、前記ランプ照明動作と少なくとも一部が時間的に重畳する、第2の遷移と
   のみからなる、作動させることと、
   データローディング動作の間に前記ディスプレイの前記画素のアレイに画像データをロードすることと
   が可能な、回路。
10. 第3の画像データの前記データローディング動作は、前記第2の画像データの前記ランプ照明動作と少なくとも一部が時間的に重畳し、前記第3の画像データは前記第2の画像データに後続する、請求項9に記載の回路。
11. 前記第3の画像データの前記更新動作は、前記第3の画像データの前記データローディング動作と少なくとも一部が時間的に重畳する、請求項10に記載の回路。