JP2004191736A - 表示装置 - Google Patents
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Abstract
【課題】アクティブマトリクス方式の駆動回路を具備した表示装置において、更なる消費電力の低減並びに発熱量の低減を図る。
【解決手段】第1制御信号Sc1に基づいて、バッファコンデンサCbに蓄積されている電荷の一部を、選択中のアクチュエータ部22に充電(一部充電)するブースト回路110と、第2制御信号Sc2に基づいて、選択中のアクチュエータ部22の上部電極48bの電位Vdを規定の駆動電位(例えば60V)にする駆動回路112と、第3制御信号Sc3に基づいて、選択中のアクチュエータ部22に充電された電荷の少なくとも一部をバッファコンデンサCbに回収させる電力回収回路114と、第4制御信号Sc4に基づいて、選択中のアクチュエータ部22の上部電極48bの電位Vdを初期電位(例えば0V)にするリセット回路116とを有する。
【選択図】図14
【解決手段】第1制御信号Sc1に基づいて、バッファコンデンサCbに蓄積されている電荷の一部を、選択中のアクチュエータ部22に充電(一部充電)するブースト回路110と、第2制御信号Sc2に基づいて、選択中のアクチュエータ部22の上部電極48bの電位Vdを規定の駆動電位(例えば60V)にする駆動回路112と、第3制御信号Sc3に基づいて、選択中のアクチュエータ部22に充電された電荷の少なくとも一部をバッファコンデンサCbに回収させる電力回収回路114と、第4制御信号Sc4に基づいて、選択中のアクチュエータ部22の上部電極48bの電位Vdを初期電位(例えば0V)にするリセット回路116とを有する。
【選択図】図14
Description
【0001】
【発明の属する技術分野】
この発明は、画素に応じて配列され、変位動作に応じて対応する画素をON/OFF制御するアクチュエータ部を有する表示部と、入力信号に応じて、対応するアクチュエータ部を駆動制御する駆動回路が前記多数の画素に応じて配列された駆動部とを具備した表示装置に関する。
【0002】
【従来の技術】
本出願人は、例えば特許文献1において、セラミック素子を用いた表示装置を提案している。この表示装置は、図16に示すように、画素毎に配列されたアクチュエータ部200を有し、各アクチュエータ部200は、圧電/電歪層202と該圧電/電歪層202の上面及び下面にそれぞれ形成された上部電極204と下部電極206とを具備したアクチュエータ部本体208と、該アクチュエータ部本体208の下部に配設された振動部210と固定部212からなる基体214とを有して構成されている。アクチュエータ部本体208の下部電極206は振動部210と接触しており、振動部210により前記アクチュエータ部本体208が支持されている。
【0003】
前記基体214は、振動部210及び固定部212が一体となってセラミックスにて構成され、更に、基体214には、前記振動部210が薄肉になるように凹部216が形成されている。
【0004】
また、アクチュエータ部本体208の上部電極204には、光導波板218との接触面積を所定の大きさにするための変位伝達部220が接続されており、図16の例では、前記変位伝達部220は、アクチュエータ部200が静止している通常状態において光導波板218に近接して配置され、励起状態において前記光導波板218の光の波長以下の距離で接触するように配置されている。
【0005】
そして、前記光導波板218の例えば端部から光222を導入する。この場合、光導波板218の屈折率の大きさを調節することにより、全ての光222が光導波板218の前面及び背面において透過することなく内部で全反射する。この状態で、前記上部電極204及び下部電極206を通じてアクチュエータ部200に画像信号の属性に応じた電圧信号を選択的に印加して、該アクチュエータ部200に通常状態による静止と励起状態による変位を行わせることにより、前記変位伝達部220の光導波板218への接触・離隔が制御され、これにより、前記光導波板218の所定部位の散乱光(漏れ光)224が制御されて、光導波板218に画像信号に応じた映像の表示がなされる。
【0006】
この表示装置によれば、(1)消費電力を低減できる、(2)画面輝度を大きくすることができる、(3)カラー画面に適用した場合に、画素数を白黒画面の場合に比して増加させる必要がない、等の利点を有する。
【0007】
上述のような表示装置の周辺回路においては、例えば図17に示すように、多数の画素が配列された表示部230と、1つの行を構成する多数の画素(画素群)に対して共通とされた垂直選択線232が必要な行数分導出された垂直シフト回路234と、1つの列を構成する多数の画素(画素群)に対して共通とされた信号線236が必要な列数分導出された水平シフト回路238とを有して構成されている。つまり、単純マトリクス方式の回路構成を有する。
【0008】
また、本出願人は、いわゆるアクティブマトリクス方式の新規な表示装置を提案している(例えば特許文献2参照)。
【0009】
この表示装置300は、図18に示すように、駆動部上に形成された下部電極302b、形状保持層304及び上部電極302aによって構成されたアクチュエータ部306の近傍にスイッチング用の薄膜トランジスタ(TFT:Thin Film Transistor)308が形成されている。
【0010】
そして、アクチュエータ部306の上部電極302aとTFT308のソース/ドレイン領域310とをコンタクト312を通じて電気的に接続し、選択線314とTFT308のゲート電極とをコンタクト316を通じて電気的に接続し、信号線318とTFT308のソース/ドレイン領域320とをコンタクト322を通じて電気的に接続する。
【0011】
ところで、このような表示装置においては、アクチュエータ部本体において充放電させることでアクチュエータ部を変位させ、この変位を利用して各画素のON/OFFを制御するようにしている。
【0012】
また、アクチュエータ部は、一対の電極を有するコンデンサ構造を有し、しかもその静電容量は大きい。ちなみに、15インチ、1024×768ドット(XGA)の液晶ディスプレイのセルサイズは、0.295mm角であって、その静電容量は0.9pF(但し、誘電率εr=6.8、セルギャップ=6μm)であるが、上述の表示装置においては、40インチ、XGAの場合、セルサイズが0.8mm角で、その静電容量は0.8nFである。
【0013】
このように、形状保持層によるアクチュエータ部を用いた表示装置は、液晶ディスプレイ等と比較して静電容量が大きいことから、高電圧・大電流駆動が必要となる。
【0014】
従って、アクチュエータ部本体を充放電させる際に、放電電荷を単に抵抗等でジュール熱として放出してしまうと、消費電力が大きくなり、また、発熱量も大きくなる。
【0015】
このようなことから、上述のようなアクチュエータ部を使用した表示装置においては、放電電荷を熱として放出せず、回収して次の充電電力として利用することが考えられる。電力回収の手法としては、例えば特許文献3、特許文献4、特許文献5に記載された方法がある。
【0016】
【特許文献1】
特開平7−287176号公報
【特許文献2】
国際公開第98/54609号パンフレット
【特許文献3】
特開2001−60116号公報
【特許文献4】
特許第2909150号公報
【特許文献5】
特開平10−107335号公報
【0017】
【発明が解決しようとする課題】
しかしながら、上述のような単純マトリクス方式の駆動回路では、例えば各信号線あるいは各選択線について電力回収のための回路を接続することが考えられるが、水平シフト回路238から選択行の画素群に対して出力される表示情報(出力電圧)が非選択行に関する画素群にも印加されることになり、不必要な画素(アクチュエータ部)を駆動せざるを得ない。従って、1つの信号線についてみると、該信号線に属する多数のアクチュエータ部の充放電のタイミングがそれぞれ異なることから、一括した電力回収ができないという問題がある。
【0018】
そこで、アクティブマトリクス方式の駆動回路を具備した表示装置に対して電力回収のための回路を設置することが考えられるが、現在のところ、上述のように静電容量が大きいアクチュエータ部に対する電力回収のための回路は開発されていないのが現状である。
【0019】
本発明は、アクティブマトリクス方式の駆動回路を具備した表示装置において、更なる消費電力の低減並びに発熱量の低減を図ることができる表示装置を提供することを目的とする。
【0020】
【課題を解決するための手段】
本発明に係る表示装置は、画素に応じて配列され、変位動作に応じて対応する画素をON/OFF制御するアクチュエータ部を有する表示部と、各画素に対してそれぞれ選択/非選択を指示する多数の選択線と、選択状態にある各画素に対してそれぞれ画素信号を供給する多数の信号線と、1つの選択線からの指示と1つの信号線からの信号に応じて、対応するアクチュエータ部を駆動制御する駆動制御回路が前記多数の画素に応じて配列された駆動部と、所要電荷が蓄積されたバッファコンデンサとを具備し、前記アクチュエータ部は、一対の電極を有するコンデンサ構造を有し、前記駆動制御回路は、前記信号線に含まれる制御線からの制御信号(第1制御信号)に基づいて選択的にイネーブルされ、選択中の前記アクチュエータ部に充電された電荷の少なくとも一部を前記バッファコンデンサに回収させる電力回収回路を有することを特徴とする。
【0021】
つまり、駆動制御回路は、信号線に含まれる制御線からの第1制御信号に基づいて選択的にイネーブルされ、選択中の前記アクチュエータ部に充電された電荷の少なくとも一部を前記バッファコンデンサに回収させる。
【0022】
これにより、選択中のアクチュエータ部が放電する際に、その放電電荷の一部がバッファコンデンサに回収され、次の充電電力として使用することが可能となり、アクティブマトリクス方式の駆動回路を具備した表示装置に適用すれば、該表示装置の更なる消費電力の低減並びに発熱量の低減を図ることができる。
【0023】
そして、前記電力回収回路は、前記アクチュエータ部から前記バッファコンデンサに向かう経路に少なくともインダクタンス成分を有することが好ましい。この場合、前記インダクタンス成分とアクチュエータ部のキャパシタンス成分とによるLC共振により、電力回収効率を向上させることができる。前記インダクタンス成分は、例えば前記アクチュエータ部から前記バッファコンデンサに向かう経路の一部を蛇行させるなどの処置を行えばよい。
【0024】
また、前記電力回収回路は、電流の流れが前記アクチュエータ部から前記バッファコンデンサに向かうように規制する整流回路を有するようにしてもよい。これにより、アクチュエータ部の放電によって生じた電流が整流回路を通じて効率よくバッファコンデンサに到達し、この場合も電力回収効率を向上させることができる。また、アクチュエータ部の放電期間を維持させる場合において、アクチュエータ部への不要な充電を阻止することができる。
【0025】
前記駆動制御回路は、前記信号線に含まれる制御線からの制御信号(第2制御信号)に基づいて選択的にイネーブルされ、前記バッファコンデンサに蓄積されている電荷の一部を、選択中の前記アクチュエータ部に充電(一部充電)させるブースト回路を有するようにしてもよい。
【0026】
アクチュエータ部は液晶の場合と比して、静電容量が大きい。従って、アクチュエータ部に対して例えば高電圧をかけて、該アクチュエータ部を変位させるには、CR時定数により、時間がかかることとなり、応答性が低下するおそれがある。
【0027】
しかし、この発明のように、ブースト回路を通じて、事前にアクチュエータ部に対して一部の電荷を充電させておくことにより、アクチュエータ部に対して本格的に充電(本充電)を行う場合に、高速に充電することが可能となり、変位動作を速めることができ、応答性を向上させることができる。
【0028】
前記ブースト回路は、前記バッファコンデンサから前記アクチュエータ部に向かう経路に少なくともインダクタンス成分を有するようにしてもよい。この場合、前記インダクタンス成分とアクチュエータ部のキャパシタンス成分によるLC共振により、アクチュエータ部への一部充電を効率よく行うことができ、一部充電の時間の短縮化を図ることができる。前記インダクタンス成分は、例えば前記バッファコンデンサから前記アクチュエータ部に向かう経路の一部を蛇行させるなどの処置を行えばよい。
【0029】
また、前記ブースト回路は、電流の流れが前記バッファコンデンサから前記アクチュエータ部に向かうように規制する整流回路を有するようにしてもよい。これにより、バッファコンデンサの放電によって生じた電流が整流回路を通じて効率よくアクチュエータ部に到達し、この場合もアクチュエータ部への一部充電を効率よく行うことができる。また、アクチュエータ部の充電期間を維持させる場合において、アクチュエータ部での不要な放電を阻止することができる。
【0030】
また、前記駆動制御回路は、前記信号線に含まれる制御線からの制御信号(第3制御信号)に基づいて選択的にイネーブルされ、選択中の前記アクチュエータ部の一方の電極の電位を規定の駆動電位にするための駆動回路を有するようにしてもよい。
【0031】
つまり、アクチュエータ部は、前記駆動回路によって本充電され、アクチュエータ部は、一方向に変位し、該アクチュエータ部に対応する画素が例えばONとなる。
【0032】
この場合、前記駆動回路は、前記ブースト回路を通じて電荷が充電された前記アクチュエータ部の一方の電極の電位を規定の駆動電位にするようにしてもよい。アクチュエータ部は、本充電の前にブースト回路によって一部充電されているため、本充電が完了するまでの時間を大幅に短縮することができ、応答性を向上させることができる。
【0033】
また、前記駆動制御回路は、前記信号線に含まれる制御線からの制御信号(第4制御信号)に基づいて選択的にイネーブルされ、選択中の前記アクチュエータ部の一方の電極の電位を初期電位にするためのリセット回路を有するようにしてもよい。
【0034】
つまり、アクチュエータ部は、前記リセット回路によって本格的に放電(本放電)され、アクチュエータ部は、前記一方向とは別の方向(他方向)に変位し、該アクチュエータ部に対応する画素が例えばOFFとなる。
【0035】
この場合、前記リセット回路は、前記電力回収回路を通じて放電(一部放電)された前記アクチュエータ部の一方の電極の電位を初期電位にするようにしてもよい。アクチュエータ部は、本放電の前に電力回収回路によって一部放電されているため、本放電が完了するまでの時間を大幅に短縮することができ、応答性を向上させることができる。
【0036】
そして、前記電力回収回路、前記ブースト回路、前記駆動回路又は前記リセット回路は、それぞれスイッチング回路を有し、各スイッチング回路は、対応する制御信号の属性に応じてON動作及びOFF動作を行う薄膜トランジスタを有するようにしてもよい。
【0037】
各スイッチング回路をそれぞれ対応する制御信号にてON/OFF制御することで、各回路の動作タイミングを容易に制御することができ、一部充電から本充電への移行、あるいは一部放電から本放電への移行をスムーズに行うことができる。
【0038】
また、前記薄膜トランジスタは、ソース端子と分離され、かつ、半導体基板に対するバイアス端子を有する4端子構造としてもよい。この場合、各薄膜トランジスタのゲート電圧を、半導体基板に印加されるバイアス電圧という独立した固定電圧に基づいて制御することができる。
【0039】
そのため、各薄膜トランジスタのゲートには、ソース電圧を考慮せずに、例えば一般の論理回路に用いられている信号レベルを用いることができる。これにより、設計が容易になると共に、設計の自由度も向上する。
【0040】
そして、本発明に係る表示装置は、前記バッファコンデンサに蓄積されている電荷の一部を選択中のアクチュエータ部に充電する第1のサイクルと、前記選択中のアクチュエータ部の一方の電極の電位を規定の駆動電位にする第2のサイクルと、表示階調に応じた時間経過後、前記選択中のアクチュエータ部に充電された電荷の少なくとも一部を前記バッファコンデンサに回収する第3のサイクルと、前記選択中のアクチュエータ部の一方の電極の電位を初期電位にする第4のサイクルとをタイミング制御するようにしてもよい。
【0041】
即ち、例えば1つのアクチュエータ部に対する制御において、第1〜第4のサイクルをタイミング制御することで、表示装置の更なる消費電力の低減並びに発熱量の低減を図ることができ、しかも、応答性の向上を図ることができる。
【0042】
また、本発明においては、少なくとも前記表示部及び前記バッファコンデンサを第1の基板に形成し、少なくとも前記駆動部を第2の基板に形成し、前記第1の基板と第2の基板とを貼り合わせるようにしてもよい。
【0043】
これにより、画素の開口率に直接関わるアクチュエータ部並びに電荷量を多くとるためのバッファコンデンサを、駆動回路の形成面積を考慮せずに配列形成することができる。
【0044】
従って、画素の開口率を大幅に向上させることができると共に、駆動回路のレイアウトも自由に設定することができ、回路素子の選択性の向上、設計の自由度の向上を実現させることができる。これは、表示装置の製造コストの低廉化を図ることができるほか、表示装置の利用形態(設置される環境や使用目的等)に応じて様々な構成の表示装置を作製できることにつながる。
【0045】
【発明の実施の形態】
以下、本発明に係る表示装置の実施の形態例を図1〜図15を参照しながら説明する。
【0046】
本実施の形態に係る表示装置10は、図1に示すように、表示装置10としての表示面積を有する導光板12の背面に、複数個の表示素子14が配列されて構成されている。
【0047】
表示素子14は、図2に示すように、光源16からの光18が導入される光導波板20と、該光導波板20の背面に対向して設けられ、かつ多数のアクチュエータ部22が画素に対応してマトリクス状あるいは千鳥状に配列された表示部24とを有する。
【0048】
画素の配列構成は、図3に示すように、2つのアクチュエータ部22にて1つのドットを構成し、更に、3つのドット(赤色ドット26R、緑色ドット26G及び青色ドット26B)で1つの画素28を構成する。また、図2の表示素子14においては、画素28の並びを水平方向に32画素(96ドット)、垂直方向に32画素(32ドット)としている。
【0049】
そして、この表示装置10は、図1に示すように、例えばVGA(Video Graphics Array)の規格に準拠すべく、水平方向に640画素(1920ドット)が並び、垂直方向に480画素(480ドット)が並ぶように、導光板12の背面に、表示素子14を水平方向に20個、垂直方向に15個配列させるようにしている。
【0050】
導光板12は、ガラス板やアクリル板等の可視光領域での光透過率が大であって、かつ、均一なものが使用され、各表示素子14間は、ワイヤボンディングや半田付け、端面コネクタ、裏面コネクタ等で接続することにより相互間の信号供給が行えるようになっている。
【0051】
なお、前記導光板12と各表示素子14の光導波板20は、屈折率が類似したものが好ましく、導光板12と光導波板20とを貼り合わせる場合には、透明な接着剤や液体を用いてもよい。この接着剤や液体は、導光板12や光導波板20と同様に、可視光領域において均一で、かつ、高い光透過率を有することが好ましく、また、屈折率も導光板12や光導波板20と近いものに設定することが、画面の明るさを確保する上で望ましい。
【0052】
ところで、各表示素子14においては、図2に示すように、各アクチュエータ部22上に、それぞれ画素構成体30が積層されている。
【0053】
表示部24は、例えばセラミックスにて構成されたアクチュエータ基板32を有し、該アクチュエータ基板32の各画素28に応じた位置にアクチュエータ部22が配置されている。前記アクチュエータ基板32は、一主面が光導波板20の背面に対向するように配置されており、該一主面は連続した面(面一)とされている。アクチュエータ基板32の内部には、各画素28に対応した位置にそれぞれ後述する振動部を形成するための空所34が設けられている。各空所34は、アクチュエータ基板32の他端面に設けられた径の小さい貫通孔36を通じて外部と連通している。
【0054】
前記アクチュエータ基板32のうち、空所34の形成されている部分が薄肉とされ、それ以外の部分が厚肉とされている。薄肉の部分は、外部応力に対して振動を受けやすい構造となって振動部38として機能し、空所34以外の部分は厚肉とされて前記振動部38を支持する固定部40として機能するようになっている。
【0055】
つまり、アクチュエータ基板32は、最下層である基板層32Aと中間層であるスペーサ層32Bと最上層である薄板層32Cとの積層体であって、スペーサ層32Bのうち、アクチュエータ部22に対応する箇所に空所34が形成された一体構造体として把握することができる。基板層32Aは、補強用基板として機能するほか、配線用の基板としても機能するようになっている。なお、前記アクチュエータ基板32は、一体焼成であっても、後付けであってもよい。
【0056】
前記基板層32A、スペーサ層32B及び薄板層32Cの構成材料としては、例えば、安定化酸化ジルコニウム、部分安定化酸化ジルコニウム、酸化アルミニウム、酸化マグネシウム、酸化チタン、スピネル及びムライト等の高耐熱性、高強度及び高靭性を兼ね備えるものが好適に採用される。なお、基板層32A、スペーサ層32B及び薄板層32Cは、全て同一材料としてもよく、それぞれ別の材料としてもよい。
【0057】
そして、前記薄板層32Cの厚みとしては、アクチュエータ部22を大きく変位させるために、通常50μm以下とされ、好ましくは3〜20μm程度とされる。
【0058】
スペーサ層32Bは、アクチュエータ基板32に空所34を構成するものとして存在していればよく、その厚みは特に制限されるものではない。しかし一方で、空所34の利用目的に応じてその厚みを決定してもよく、その中でもアクチュエータ部22が機能する上で必要以上の厚みを有さず、例えば図4に示すように、薄い状態で構成されていることが好ましい。即ち、スペーサ層32Bの厚みは、利用するアクチュエータ部22の変位の大きさ程度であることが好ましい。
【0059】
このような構成により、薄肉の部分(振動部38の部分)の撓みが、その撓み方向に近接する基板層32Aにより制限され、意図しない外力の印加に対して、前記薄肉部分の破壊を防止するという効果が得られる。なお、基板層32Aによる撓みの制限効果を利用して、アクチュエータ部22の変位を特定値に安定させることも可能である。
【0060】
また、スペーサ層32Bを薄くすることで、アクチュエータ基板32自体の厚みが低減し、曲げ剛性を小さくすることができるため、例えばアクチュエータ基板32を別体に接着・固定するにあたって、相手方(例えば光導波板20)に対し、自分自身(この場合、アクチュエータ基板32)の反り等が効果的に矯正され、接着・固定の信頼性の向上を図ることができる。
【0061】
加えて、アクチュエータ基板32が全体として薄く構成されるため、アクチュエータ基板32を製造する際に、原材料の使用量を低減することができ、製造コストの観点からも有利な構造である。従って、スペーサ層32Bの具体的な厚みとしては、3〜50μmとすることが好ましく、中でも3〜20μmとすることが好ましい。
【0062】
一方、基板層32Aの厚みとしては、上述したスペーサ層32Bを薄く構成することから、アクチュエータ基板32全体の補強目的として、50μm以上、好ましくは80〜300μm程度とされる。
【0063】
ここで、アクチュエータ部22と画素構成体30の具体例を図5に基づいて説明する。なお、図5は、外力に対して変形しない材料で構成されている桟42と、光導波板20との間に光遮蔽層44を設けた場合を示す。
【0064】
まず、アクチュエータ部22は、図5に示すように、前記振動部38と固定部40のほか、該振動部38上に直接形成された圧電/電歪層46と、該圧電/電歪層46の上面と下面に形成された一対の電極48(下部電極48a及び上部電極48b)とを有する。
【0065】
一対の電極48は、図5に示すように、圧電/電歪層46に対して上下に形成した構造や片側だけに形成した構造でもよいし、圧電/電歪層46の上部のみに一対の電極48を形成するようにしてもよい。
【0066】
一対の電極48を圧電/電歪層46の上部のみに形成する場合、一対の電極48の平面形状としては、多数のくし歯が相補的に対峙した形状のほか、特開平10−78549号公報にも示されているように、渦巻き状や多枝形状などを採用してもよい。
【0067】
ところで、図5に示すように、一対の電極48として、圧電/電歪層46の下面に下部電極48aを形成し、圧電/電歪層46の上面に上部電極48bを形成した場合においては、図2及び図5に示すように、アクチュエータ部22を空所34側に凸となるように一方向に屈曲変位させることも可能であり、その他、図6に示すように、アクチュエータ部22を光導波板20側に凸となるように、他方向に屈曲変位させることも可能である。なお、図6に示す例は、光遮蔽層44(図2参照)を形成しない場合を示す。
【0068】
一方、画素構成体30は、例えば図5に示すように、アクチュエータ部22上に形成された白色散乱体50と色フィルタ52と透明層54との積層体で構成される変位伝達部である。
【0069】
更に、前記積層体の他に、(1)前記白色散乱体50の代わりに光反射層と絶縁層を積層して介在させた場合、(2)アクチュエータ部22上に形成された画素構成体30である変位伝達部を有色散乱体と透明層の積層体で構成した場合、(3)前記変位伝達部を透明層、有色散乱体、光反射層及び絶縁層の積層体で構成した場合、等の組み合わせが考えられる。
【0070】
また、この表示素子14においては、図2、図5及び図6に示すように、光導波板20とアクチュエータ基板32との間において、画素構成体30以外の部分に形成された桟42を有して構成され、図6の例では、桟42の上面に直接光導波板20が固着された場合を示している。桟42の材質は、熱、圧力に対して変形しないものが好ましい。
【0071】
ここで、表示素子14の動作を図2及び図5を参照しながら簡単に説明する。まず、下部電極48aを電位の基準点(例えば50V)に取ると、上部電極48bに例えば高レベルの駆動電位(60V)が印加された場合、上部電極48b及び下部電極48a間に低レベル電圧(−10V)がかかり、反対に、上部電極48bに低レベルの駆動電位(0V)が印加された場合、上部電極48b及び下部電極48a間に高レベル電圧(50V)がかかることになる。
【0072】
このような状態で、光導波板20の例えば端部から光18が導入される。この場合、画素構成体30が光導波板20に接触していない状態で、光導波板20の屈折率の大きさを調節することにより、全ての光18を光導波板20の前面及び背面において透過することなく内部で全反射させるようにする。光導波板20の屈折率nとしては、1.3〜1.8が望ましく、1.4〜1.7がより望ましい。
【0073】
この例においては、アクチュエータ部22の自然状態において、画素構成体30の端面が光導波板20の背面に対して光18の波長以下の距離で接触しているため、光18は、画素構成体30の表面で反射し、散乱光62となる。この散乱光62は、一部は再度光導波板20の中で反射するが、散乱光62の大部分は光導波板20で反射されることなく、光導波板20の前面(表面)を透過することになる。これによって、全てのアクチュエータ部22がON状態となり、そのON状態が発光というかたちで具現され、しかも、その発光色は画素構成体30に含まれる色フィルタ52や白色散乱体50の色に対応したものとなる。この場合、全てのアクチュエータ部22に対応する画素がON状態となっているため、表示素子14の画面から白色が表示されることになる。
【0074】
また、更には、アクチュエータ部22の上部電極48b及び下部電極48a間に対して、先に例示した低レベル電圧(−10V)が駆動電圧として印加されることにより、画素構成体30の端面が光導波板20の背面に対して押し付ける状態で接触し、より確実なON状態を作り出すことが可能となり、安定した表示が可能となる。
【0075】
この状態から、あるドット26に対応するアクチュエータ部22の上部電極48b及び下部電極48a間に高レベル電圧(50V)が駆動電圧として印加されると、当該アクチュエータ部22が図2に示すように、空所34側に凸となるように屈曲変位、即ち、下方に屈曲変位して、画素構成体30の端面が光導波板20から離隔し、当該アクチュエータ部22に対応する画素がOFF状態となり、そのOFF状態が消光というかたちで具現される。
【0076】
つまり、この表示素子14は、画素構成体30の光導波板20への接触の有無により、光導波板20の前面における光の発光(散乱光62)の有無を制御することができる。
【0077】
そして、各表示素子14は、図7に示すように、駆動部70を有する。この駆動部70は、表示部24の各画素(アクチュエータ部22)に対応して配列され、対応するアクチュエータ部22を駆動制御する駆動制御回路72と、多数の画素(アクチュエータ部22)の行数に応じた本数の行選択線74と、多数の画素の列数に応じた本数の画素信号線76と、各画素信号線76に対応して配列され、かつ、1本の画素信号線76に対して4本の制御線を有する制御信号線78とを有する。
【0078】
また、この駆動部70は、垂直シフト回路80と、水平シフト回路82と、信号制御回路84と、信号線制御回路100とを有する。
【0079】
垂直シフト回路80は、行選択線74に選択的に選択信号Ssを供給して、1行単位にアクチュエータ部22を順次選択する。また、この垂直シフト回路80は、行選択のタイミングに同期した同期信号Shを出力する。水平シフト回路82は、画素信号線76に画素信号Sdをパラレルに出力する。信号制御回路84は、入力される映像信号Sv及び同期信号Syに基づいて垂直シフト回路80及び水平シフト回路82を制御する。信号線制御回路100は、画素の列数と同じ個数の出力回路102を有する。
【0080】
出力回路102は、図8に示すように、対応する画素信号線76を通じて供給された画素信号Sdの属性に基づいて第1制御信号Sc1〜第4制御信号Sc4を生成し、それぞれ第1制御線78a〜第4制御線78dに出力する。なお、画素信号Sd、第1制御信号Sc1〜第4制御信号Sc4並びにアクチュエータ部22に印加される電圧波形の例については後述する。
【0081】
具体的には、出力回路102は、例えば図8に示すように、2つのAND回路(第1及び第2のAND回路104A及び104B)と、2つの遅延回路(第1及び第2の遅延回路106A及び106B)と、1つのインバータ108とを有する。
【0082】
第1のAND回路104Aの一方の入力端子には、垂直シフト回路80からの同期信号Shが供給され、他方の入力端子には、水平シフト回路82からの画素信号Sdが供給される。この第1のAND回路104Aの出力は、第1制御信号Sc1として第1制御線78aに供給される。また、この第1のAND回路104Aの出力は、第1の遅延回路106Aを介して第2制御信号Sc2として第2制御線78bに供給される。
【0083】
一方、第2のAND回路104Bの一方の入力端子には、垂直シフト回路80からの同期信号Shが供給され、他方の入力端子には、水平シフト回路82からの画素信号Sdがインバータ108を介して供給される。この第2のAND回路104Bの出力は、第3制御信号Sc3として第3制御線78cに供給される。また、この第2のAND回路104Bの出力は、第2の遅延回路106Bを介して第4制御信号Sc4として第4制御線78dに供給される。
【0084】
ここで、選択信号Ss、同期信号Sh、画素信号Sd並びに第1制御信号Sc1〜第4制御信号Sc4の各波形の一例について図9を参照しながら説明する。
【0085】
例えば選択信号Ssのパルス幅(該当行を選択している時間)をτとし、同期信号Shのパルス周期をτ、そのパルス幅をτ/2としたとき、第1制御信号Sc1は、画素信号Sdが高レベル(属性:ON)であって、かつ、同期信号Shが高レベルの期間において高レベルとなるパルス波形となり、そのパルス幅はτ/2である。第2制御信号Sc2は、第1制御信号Sc1を時間τ/2だけ遅らせたパルス波形となり、そのパルス幅は同じくτ/2である。
【0086】
第3制御信号Sc3は、画素信号Sdが低レベル(属性:OFF)であって、かつ、同期信号Shが高レベルの期間において高レベルとなるパルス波形となり、そのパルス幅はτ/2である。第4制御信号Sc4は、第3制御信号Sc3を時間τ/2だけ遅らせたパルス波形となり、そのパルス幅は同じくτ/2である。
【0087】
なお、垂直シフト回路80、水平シフト回路82、信号制御回路84及び信号線制御回路100には、電源部86(図7参照)から電源電圧が供給される。駆動制御回路72の具体例については後述する。
【0088】
ここで、駆動部70の実装について説明する。駆動部70を表示素子14に実装する場合、アクチュエータ部22が形成されたアクチュエータ基板32のアクチュエータ部22の形成面に実装することが考えられる。しかし、この場合、画素の開口率に直接関わるアクチュエータ部22の面積を十分に確保できなくなるおそれがある。一方、アクチュエータ基板32のうち、アクチュエータ部22が形成されていない面に実装する場合、実装スペースの確保が困難であるだけでなく、工程が複雑になり、アクチュエータ基板32の歩留まりの低下を招くおそれがある。
【0089】
そこで、本実施の形態では、図10に示すように、多数の画素に応じて配列されたアクチュエータ部22をアクチュエータ基板32に形成し、駆動部70を別の回路基板130に形成し、光導波板20とアクチュエータ基板32とを貼り合わせ、更に、アクチュエータ基板32の裏面に回路基板130を貼り合わせる。
【0090】
具体的には、図11に示すように、一主面に多数のアクチュエータ部22(図10参照)が配列形成されたアクチュエータ基板32のほかに、一主面に駆動制御回路72(形成範囲を破線で示す)が配列形成された回路基板130を用意する。アクチュエータ基板32の一主面から他主面につながるスルーホール66(図5参照)を各アクチュエータ部22に対応して多数設け、該スルーホール66におけるアクチュエータ基板32の他主面側に電極パッド132を形成する。即ち、これら電極パッド132は、一主面に設けられたアクチュエータ部22に対応した位置に設けられることになる。
【0091】
一方、回路基板130は、アクチュエータ基板32の裏面に貼り合わせたときに、各電極パッド132に対応した位置にそれぞれ駆動制御回路72の出力パッド134が形成されている。これら電極パッド132と出力パッド134との電気的接続によって、回路基板130における各駆動制御回路72とアクチュエータ基板32における各アクチュエータ部22とが電気的に接続されることになる。
【0092】
これらアクチュエータ基板32と回路基板130との貼り合わせは、アクチュエータ基板32の裏面(多数の電極パッド132が形成された面)と回路基板130の一主面とを互いに合わせ、アクチュエータ基板32における電極パッド132と回路基板130における出力パッド134とを例えば半田や導電性樹脂などで貼り合わせる。この貼り合わせによって、アクチュエータ部22の一方の電極(例えば上部電極48b)と駆動制御回路72の出力とが電気的に接続されることになる。
【0093】
このような構成により、画素の開口率に直接関わるアクチュエータ部22を、駆動制御回路72の形成面積を考慮せずに配列形成することができ、駆動制御回路72についても、アクチュエータ部22の形成面積を考慮せずに配列形成することができる。
【0094】
従って、画素の開口率を大幅に向上させることができると共に、駆動制御回路72のレイアウトも自由に設定することができ、回路素子の選択性の向上、設計の自由度の向上を実現させることができる。これは、表示装置10の製造コストの低廉化を図ることができるほか、表示装置10の利用形態(設置される環境や使用目的等)に応じて様々な構成の表示装置10を作製できることにつながる。
【0095】
更に、この実施の形態では、図11に示すように、回路基板130の一主面に、駆動制御回路72のほかに、行選択線74及び制御信号線78(画素信号線76を含む)を形成するようにしている。アクチュエータ部22が形成されたアクチュエータ基板32に行選択線74及び制御信号線78を形成する場合は、アクチュエータ部22間の隙間を蛇行させながら配線する必要があり、配線設計の自由度が低くなることと、寄生インダクタンスや寄生抵抗の発生も懸念される。
【0096】
しかし、本実施の形態では、行選択線74及び制御信号線78を駆動制御回路72と共に回路基板130に形成することにより、アクチュエータ部22の配置に関係なく、自由に配線形成することができることから、配線設計の自由度が向上すると共に、寄生インダクタンスや寄生抵抗の低減も期待できる。
【0097】
回路基板130の構成材料としては、セラミックス、ガラス、プラスチック(板状もしくはフィルム状)等を用いることができる。例えばガラスについては、高耐熱性であることと、表面の欠陥が少ない、あるいは小さいことが好ましい。市販のものでは、コーニング社製のEagle2000、Code1737、日本板硝子社製のNA35、旭硝子社製のAN635を使用することができる。
【0098】
また、プラスチックを用いる場合は、軽量、堅牢、柔軟で、製造コスト的に有利なロール・ツー・ロール方式を適用することができるという利点がある。しかし、耐熱性に問題があるため、低温でTFTを製造することが好ましい。
【0099】
一方、行選択線74への選択信号Ssの供給や、画素信号線76への画素信号Sdの供給、並びに論理ゲート90への電源供給として、図10に示すように、低圧ロジックIC136を用いることができる。この場合、回路基板130の一主面に形成された駆動部70から多数の配線を回路基板130の外部へと引き出す必要があるが、この方法として、図12に示すように、アクチュエータ部22と回路基板130との貼り合わせ部分から例えばACF(Anisotropic Conductive Film)138を介して直接FPC(Flexible Printed Circuit)やTAB(Tape Automated Bonding)などのケーブル140を通じて低圧ロジックIC136(図10参照)に接続する方法が考えられる。
【0100】
しかし、この方法の場合、ケーブル140を引き回すスペースが必要になることから、図1に示すように、多数の表示素子14を配列させて大型の表示装置10を構成した場合に、表示素子14間の接合部の隙間が大きくなるという問題が生じる。
【0101】
そこで、本実施の形態では、回路基板130としてガラスを用いる場合、図13に示すように、回路基板130の一主面から端面及び裏面にかけて配線パターン142を印刷し(端面印刷)、回路基板130の裏面において、ACF138及びケーブル140を通じて低圧ロジックIC136(図10参照)に接続する。
【0102】
回路基板130としてプラスチックあるいはセラミックスを用いる場合は、図11に示すように、回路基板130に、それぞれ駆動制御回路72に対応してスルーホール144を形成し、各スルーホール144から配線を引き出すようにすればよい。
【0103】
これらの方法においては、表示素子14間の接合部の隙間を限りなく小さくすることができ、大型の表示装置10を構成した場合に、各表示素子14の継ぎ目が目立たなくなり、画像表示上の品位を高めることができる。
【0104】
なお、駆動部70を回路基板130に形成した場合は、図12及び図13に示すように、回路基板130に1以上の通気孔170を形成することが好ましい。これにより、アクチュエータ部22の耐久性並びに表示素子14及び表示装置10の耐久性が著しく向上する。
【0105】
次に、本実施の形態に係る駆動制御回路72について図14及び図15を参照しながら説明する。
【0106】
まず、この駆動制御回路72では、バッファコンデンサCbが使用される。このバッファコンデンサCbは、アクチュエータ基板32に設けられ、大量の電荷(正電荷)が蓄積されるようになっている。なお、本実施の形態では、1つの表示素子14に対して1つのバッファコンデンサCbが設けられる。
【0107】
そして、各駆動制御回路72は、図14に示すように、ブースト回路110と、駆動回路112と、電力回収回路114と、リセット回路116とを有する。
【0108】
ブースト回路110は、第1制御線78aからの第1制御信号Sc1が高レベルとなっている期間だけイネーブル状態とされ、バッファコンデンサCbに蓄積されている電荷(正電荷、以下同じ)の一部を、選択中のアクチュエータ部22に充電(一部充電)する回路である。
【0109】
駆動回路112は、第2制御線78bからの第2制御信号Sc2が高レベルとなっている期間だけイネーブル状態とされ、選択中のアクチュエータ部22の上部電極48bの電位Vdを規定の駆動電位(例えば60V)にする回路である。
【0110】
電力回収回路114は、第3制御線78cからの第3制御信号Sc3が高レベルとなっている期間だけイネーブル状態とされ、選択中のアクチュエータ部22に充電された電荷の少なくとも一部をバッファコンデンサCbに回収させる回路である。
【0111】
リセット回路116は、第4制御線78dからの第4制御信号Sc4が高レベルとなっている期間だけイネーブル状態とされ、選択中のアクチュエータ部22の上部電極48bの電位Vdを初期電位(例えば0V)にする回路である。
【0112】
具体的には、ブースト回路110は、ゲートに行選択線74が接続され、かつ、ドレインに第1制御線78aが接続された第1トランスファゲートM1と、選択時における前記第1トランスファゲートM1の出力を保持し、第1制御電圧Vc1として出力する第1コンデンサC1と、ゲートに第1コンデンサC1の一方の端子が接続されたチャネル幅の大きいTFT(パワーTFT(M5))とを有する。
【0113】
このパワーTFT(M5)は、ドレインに、バッファコンデンサCbの一方の端子が第1の外部端子118aを介して接続され、ソースに、アクチュエータ部22の上部電極48bが第2の外部端子118b(電極パッド132及び出力パッド134)を介して接続されている。
【0114】
また、パワーTFT(M5)のソースと第2の外部端子118bとの間に、第1の抵抗R1と、第1のインダクタL1と、第1のダイオードD1が直列接続されている。第1の抵抗R1及び第1のインダクタL1としては、必ずしも電子部品を挿入接続する必要はなく、パワーTFT(M5)のソースと第2の外部端子118bとの間の配線を例えば蛇行パターンとすることにより形成される配線抵抗成分とインダクタンス成分とで代用してもよい。もちろん、前記第1の抵抗R1、第1のインダクタL1、第1のダイオードD1を接続しなくてもかまわない。
【0115】
駆動回路112は、ゲートに行選択線74が接続され、かつ、ドレインに第2制御線78bが接続された第2トランスファゲートM2と、選択時における前記第2トランスファゲートM2の出力を保持し、第2制御電圧Vc2として出力する第2コンデンサC2と、ゲートに第2コンデンサC2の一方の端子が接続されたチャネル幅の大きいTFT(パワーTFT(M6))とを有する。
【0116】
このパワーTFT(M6)は、ドレインに、高レベル電圧(例えば60V)の電源が第3の外部端子118cを介して接続され、ソースに、アクチュエータ部22の上部電極48bが第2の抵抗R2及び第2の外部端子118bを介して接続されている。なお、第2の抵抗R2は、パワーTFT(M6)のソースと第2の外部端子118bとの間の配線抵抗で代用してもよいし、接続しなくてもかまわない。
【0117】
電力回収回路114は、ゲートに行選択線74が接続され、かつ、ドレインに第3制御線78cが接続された第3トランスファゲートM3と、選択時における前記第3トランスファゲートM3の出力を保持し、第3制御電圧Vc3として出力する第3コンデンサC3と、ゲートに第3コンデンサC3の一方の端子が接続されたチャネル幅の大きいTFT(パワーTFT(M7))とを有する。
【0118】
このパワーTFT(M7)は、ドレインに、アクチュエータ部22の上部電極48bが第2の外部端子118bを介して接続され、ソースに、バッファコンデンサCbの一方の端子が第1の外部端子118aを介して接続されている。
【0119】
また、パワーTFT(M7)のドレインと第2の外部端子118bとの間に、第3の抵抗R3、第2のインダクタL2、第2のダイオードD2が直列接続されている。第3の抵抗R3及び第2のインダクタL2としては、必ずしも電子部品を挿入接続する必要はなく、パワーTFT(M7)のドレインと第2の外部端子118bとの間の配線を例えば蛇行パターンとすることにより形成される配線抵抗成分とインダクタンス成分とで代用してもよい。もちろん、前記第3の抵抗R3、第2のインダクタL2、第2のダイオードD2を接続しなくてもかまわない。
【0120】
リセット回路116は、ゲートに行選択線74が接続され、かつ、ドレインに第4制御線78dが接続された第4トランスファゲートM4と、選択時における前記トランスファゲートM4の出力を保持し、第4制御電圧Vc4として出力する第4コンデンサC4と、ゲートに第4コンデンサC4の一方の端子が接続されたチャネル幅の大きいTFT(パワーTFT(M8))とを有する。
【0121】
このパワーTFT(M8)は、ドレインに、アクチュエータ部22の上部電極48bが第4の抵抗R4及び第2の外部端子118bを介して接続され、ソースに、低レベル電圧(例えば0V)の電源が第4の外部端子118dを介して接続されている。なお、第4の抵抗R4は、パワーTFT(M2)のソースと第4の外部端子118dとの間の配線抵抗で代用してもよいし、接続しなくてもかまわない。
【0122】
上述のトランスファゲートM1〜M4並びにパワーTFT(M5)〜(M8)は共に、例えばnチャネルのエンハンスメント型FETにて構成され、それぞれソース端子と分離され、かつ、半導体基板に対するバイアス端子を有する4端子構造となっている。
【0123】
また、第1コンデンサC1〜第4コンデンサC4は、それぞれ対応するパワーTFT(M5)〜(M8)のゲート−ソース間のキャパシタC5〜C8にて代用することができる。
【0124】
次に、具体例に係る駆動制御回路72の動作について図15をも参照しながら説明する。この説明では、各アクチュエータ部22の下部電極48aに一定電位(例えば50V)が印加され、また、バッファコンデンサCbに大量の電荷が蓄積されて、バッファコンデンサCbの両端電圧が例えば30Vとされている場合を想定して説明する。
【0125】
まず、説明を簡単にするために、図15の画素信号Sdに示すように、1行1列目の画素がフレーム1のステップ1及びステップ2でOFF、ステップ3以降からONとなり、次のフレーム2のステップ1ではOFFとなる場合を想定する。
【0126】
図15の画素信号Sdにおいて、実線で囲む期間が選択期間、破線で囲む期間が非選択期間であり、ステップ4以降からステップnまでの記述を省略して示した。選択期間は、1行1列目の画素においては、ステップ3の選択期間で属性がOFFからONに切り換わり、アクチュエータ部22への充電が開始される。その後のステップ3の非選択期間からステップnの終了(フレーム2の開始時点)までは、アクチュエータ部22への充電を維持する期間としてみることができる。
【0127】
具体的に、駆動制御回路72の動作を、画素信号Sdの属性がOFFからONに切り換わるステップ3から説明する。
【0128】
まず、駆動制御回路72のブースト回路110、駆動回路112、電力回収回路114及びリセット回路116における各トランスファゲートM1〜M4のゲートに高レベルの選択信号Ssが印加され、各トランスファゲートM1〜M4はON状態となる。
【0129】
また、1列目の出力回路102(図7参照)から出力される第1制御信号Sc1〜第4制御信号Sc4のうち、第1制御信号Sc1がステップ3の開始と共に高レベルとなる。従って、このステップ3の開始段階においては、ブースト回路110がイネーブル状態となり、高レベルの第1制御信号Sc1がトランスファゲートM1を通じて第1コンデンサC1にて保持されると共に、高レベルの第1制御電圧Vc1としてパワーTFT(M5)のゲートに印加され、パワーTFT(M5)がONとなる。
【0130】
これにより、バッファコンデンサCbの一方の端子とアクチュエータ部22の上部電極48bとが電気的につながり、その結果、バッファコンデンサCbに蓄積されている電荷の一部が、当該アクチュエータ部22に充電(一部充電)され、例えば第1制御信号Sc1のパルス幅(τ/2)の時間でアクチュエータ部22における上部電極48bの電位Vdがほぼ30Vにまで上昇し、アクチュエータ部22に印加される電圧Vaは20Vとなる。
【0131】
前記時間τ/2の経過後、第1制御信号Sc1が低レベルとなり、代わりに第2制御信号Sc2が高レベルになることから、今度は、駆動回路112がイネーブル状態となって、この高レベルの第2制御信号Sc2がトランスファゲートM2を通じて第2コンデンサC2にて保持されると共に、高レベルの第2制御電圧Vc2としてパワーTFT(M6)のゲートに印加され、パワーTFT(M6)がONとなる。
【0132】
これにより、高レベル電圧(60V)の電源とアクチュエータ部22の上部電極48bとが電気的につながり、アクチュエータ部22は、本格的に充電(本充電)され、アクチュエータ部22の上部電極48bの電位Vdは、第2制御信号Sc2のパルス幅(τ/2)の時間で規定の60Vまで上昇し、アクチュエータ部22に印加される電圧Vaは−10Vとなる。その結果、アクチュエータ部22は、一方向に変位し、該アクチュエータ部22に対応する画素が例えばONとなる。
【0133】
その後、ステップ4以降においては、それぞれ選択期間において、高レベルの第1制御信号Sc1と高レベルの第2制御信号Sc2が順次出力されることになる。ステップ4以降において、高レベルの第1制御信号Sc1が出力されると、バッファコンデンサCbの一方の端子とアクチュエータ部22の上部電極48bの電位関係から、通常は、放電(不要な放電)が開始されることになるが、パワーTFT(M5)のソースと第2の外部端子118b間に第1のダイオードD1を接続していることから、アクチュエータ部22からバッファコンデンサCbへの電流の流れは阻止され、不要な放電は生じない。
【0134】
なお、ステップ4以降において、高レベルの第2制御信号Sc2が出力されても、高レベル電圧(60V)の電源とアクチュエータ部22の上部電極48bとの電位は同じであるため、不要な放電は生じず、アクチュエータ部22の上部電極48bの電位Vdは例えば60Vを維持し、アクチュエータ部22に印加される電圧Vaは−10Vを維持する。
【0135】
そして、ステップnが終了し(フレーム1が終了)、次のフレーム2が開始された時点で、画素信号SdがONからOFFに切り換わることから、第1制御信号Sc1〜第4制御信号Sc4のうち、第3制御信号Sc3が次のフレーム2の開始と共に高レベルとなる。
【0136】
従って、このフレーム2の開始段階においては、電力回収回路114がイネーブル状態となり、高レベルの第3制御信号Sc3がトランスファゲートM3を通じて第3コンデンサC3にて保持されると共に、高レベルの第3制御電圧Vc3としてパワーTFT(M7)のゲートに印加され、パワーTFT(M7)がONとなる。
【0137】
これにより、アクチュエータ部22の上部電極48bとバッファコンデンサCbの一方の端子とが電気的につながり、その結果、アクチュエータ部22が放電し(一部放電)、該アクチュエータ部22に蓄積されていた電荷の一部が、バッファコンデンサCbに回収され、例えば第3制御信号Sc3のパルス幅(τ/2)の時間でアクチュエータ部22における上部電極48bの電位Vdがほぼ30Vにまで下降し、アクチュエータ部22に印加される電圧Vaは20Vとなる。
【0138】
前記時間τ/2の経過後、第3制御信号Sc3が低レベルとなり、代わりに第4制御信号Sc4が高レベルになることから、今度は、リセット回路116がイネーブル状態となって、この高レベルの第4制御信号Sc4がトランスファゲートM4を通じて第4コンデンサC4にて保持されると共に、高レベルの第4制御電圧Vc4としてパワーTFT(M8)のゲートに印加され、パワーTFT(M8)がONとなる。
【0139】
これにより、低レベル電圧(0V)の電源とアクチュエータ部22の上部電極48bとが電気的につながり、アクチュエータ部22は、本格的に放電(本放電)され、アクチュエータ部22の上部電極48bの電位Vdは、第4制御信号Sc4のパルス幅(τ/2)の時間で規定の初期電位(0V)まで下降し、アクチュエータ部22に印加される電圧Vaは50Vとなる。その結果、アクチュエータ部22は、他方向に変位し、該アクチュエータ部22に対応する画素が例えばOFFとなる。
【0140】
その後のステップ(フレーム2における例えばステップ2やステップ3等)における選択期間で、画素信号Sdの属性がOFFであった場合は、各選択期間において、高レベルの第3制御信号Sc3と高レベルの第4制御信号Sc4が順次出力されることになる。ステップ1以降において、高レベルの第3制御信号Sc3が出力されると、バッファコンデンサCbの一方の端子とアクチュエータ部22の上部電極48bの電位関係から、通常は、アクチュエータ部22への充電(不要な充電)が開始されることになるが、パワーTFT(M7)のドレインと第2の外部端子118b間に第2のダイオードD2を接続していることから、バッファコンデンサCbからアクチュエータ部22への電流の流れは阻止され、前記不要な充電は生じない。
【0141】
なお、フレーム2におけるステップ2以降において、高レベルの第4制御信号Sc4が出力されても、低レベル電圧(0V)の電源とアクチュエータ部22の上部電極48bとの電位は同じであるため、不要な充電は生じず、アクチュエータ部22の上部電極48bの電位Vdは例えば0Vを維持し、アクチュエータ部22に印加される電圧Vaは50Vを維持する。
【0142】
このように、本実施の形態に係る表示装置10においては、第3制御信号Sc3のパルス幅の期間に、電力回収回路114を通じて、アクチュエータ部22に充電されていた電荷の少なくとも一部をバッファコンデンサCbに回収させるようにしたので、次の充電電力として使用することが可能となり、アクティブマトリクス方式の駆動制御回路を具備した表示装置に適用すれば、該表示装置の更なる消費電力の低減並びに発熱量の低減を図ることができる。
【0143】
特に、電力回収回路114は、アクチュエータ部22からバッファコンデンサCbに向かう経路、即ち、第2の外部端子118bからパワーTFT(M7)のドレインに向かう経路に第2のインダクタL2(あるいはインダクタンス成分)を有するようにしたので、該インダクタンス成分とアクチュエータ部22のキャパシタンス成分によるLC共振により、電力回収効率を向上させることができる。
【0144】
また、電力回収回路114は、第2の外部端子118bからパワーTFT(M7)のドレインに向かう経路に第2のダイオードD2を有するようにしたので、アクチュエータ部22の放電によって生じた電流が第2のダイオードD2を通じて効率よくバッファコンデンサCbに到達し、この場合も電力回収効率を向上させることができる。また、アクチュエータ部22の放電期間を維持させる場合において、アクチュエータ部22への不要な充電を阻止することができる。
【0145】
また、本実施の形態においては、第1制御信号Sc1のパルス幅の期間に、ブースト回路110を通じて、バッファコンデンサCbに蓄積されている電荷の一部を選択中のアクチュエータ部22に充電(一部充電)させるようにしたので、事前にアクチュエータ部22に対して一部の電荷を充電させることができる。
【0146】
アクチュエータ部22を用いた表示装置10は、液晶ディスプレイ等と比較して、静電容量が大きい。従って、アクチュエータ部22に対して例えば高電圧をかけて、該アクチュエータ部22を変位させるには、CR時定数により、時間がかかることとなり、応答性が低下するおそれがあるが、上述のように、ブースト回路110を通じて、事前にアクチュエータ部22に対して一部の電荷を充電することができるため、アクチュエータ部22に対して本格的に充電を行う場合に、高速で充電することが可能となり、変位動作を速めることができ、応答性を向上させることができる。
【0147】
この場合も、ブースト回路110は、バッファコンデンサCbからアクチュエータ部22に向かう経路、即ち、パワーTFT(M5)のソースから第2の外部端子118bに向かう経路に第1のインダクタL1(あるいはインダクタンス成分)を有するようにしたので、該インダクタンス成分とアクチュエータ部22のキャパシタンス成分によるLC共振により、アクチュエータ部22への一部充電を効率よく行うことができ、一部充電の時間の短縮化を図ることができる。
【0148】
また、ブースト回路110は、パワーTFT(M5)のソースから第2の外部端子118bに向かう経路に第1のダイオードD1を有するようにしたので、バッファコンデンサCbの放電によって生じた電流が第1のダイオードD1を通じて効率よくアクチュエータ部22に到達し、この場合もアクチュエータ部22への一部充電を効率よく行うことができる。また、アクチュエータ部22の充電期間を維持させる場合において、アクチュエータ部22での不要な放電を阻止することができる。
【0149】
また、本実施の形態においては、第2制御信号Sc2のパルス幅の期間に、駆動回路112を通じて、選択中のアクチュエータ部22の上部電極48bの電位Vdを規定の駆動電位(例えば60V)にするようにしている。このとき、アクチュエータ部22は、本充電の前にブースト回路110によって一部充電されているため、本充電が完了するまでの時間を大幅に短縮することができ、応答性を向上させることができる。
【0150】
また、本実施の形態においては、第4制御信号Sc4のパルス幅の期間に、リセット回路116を通じて、選択中のアクチュエータ部22の上部電極48bの電位Vdを初期電位(例えば0V)にするようにしている。このとき、アクチュエータ部22は、本放電の前に電力回収回路114によって一部放電されているため、本放電が完了するまでの時間を大幅に短縮することができ、応答性を向上させることができる。
【0151】
そして、ブースト回路110、駆動回路112、電力回収回路114及びリセット回路116は、それぞれトランスファゲートM1〜M4並びにパワーTFT(M5)〜(M8)を有するようにしたので、それぞれ対応する制御信号Sc1〜Sc4にてON/OFF制御することで、各回路の動作タイミングを容易に制御することができ、一部充電から本充電への移行、あるいは一部放電から本放電への移行をスムーズに行うことができる。
【0152】
また、トランスファゲートM1〜M4並びにパワーTFT(M5)〜(M8)は、それぞれソース端子と分離され、かつ、半導体基板に対するバイアス端子を有する4端子構造としたので、トランスファゲートM1〜M4並びにパワーTFT(M5)〜(M8)のゲート電圧を、半導体基板に印加されるバイアス電圧という独立した固定電圧に基づいて制御することができる。
【0153】
そのため、トランスファゲートM1〜M4並びにパワーTFT(M5)〜(M8)のゲートには、ソース電圧を考慮せずに、例えば一般の論理回路に用いられている信号レベルを用いることができる。これにより、設計が容易になると共に、設計の自由度も向上する。
【0154】
また、本実施の形態においては、表示部24及びバッファコンデンサCbをアクチュエータ基板32に形成し、駆動部70を回路基板130に形成し、これらアクチュエータ基板32及び回路基板130を貼り合わせるようにしたので、画素の開口率に直接関わるアクチュエータ部22並びに電荷量を多くとるためのバッファコンデンサCbを、駆動制御回路72の形成面積を考慮せずに配列形成することができる。
【0155】
従って、画素の開口率を大幅に向上させることができると共に、駆動制御回路72のレイアウトも自由に設定することができ、回路素子の選択性の向上、設計の自由度の向上を実現させることができる。これは、表示装置10の製造コストの低廉化を図ることができるほか、表示装置10の利用形態(設置される環境や使用目的等)に応じて様々な構成の表示装置10を作製できることにつながる。
【0156】
なお、本発明に係る表示装置は、上述の実施の形態に限らず、本発明の要旨を逸脱することなく、種々の構成を採り得ることはもちろんである。
【0157】
【発明の効果】
以上説明したように、本発明に係る表示装置によれば、アクティブマトリクス方式の駆動回路を具備した表示装置において、更なる消費電力の低減並びに発熱量の低減を図ることができる。
【図面の簡単な説明】
【図1】本実施の形態に係る表示装置の概略構成を示す斜視図である。
【図2】表示素子の構成を示す断面図である。
【図3】表示素子の画素構成を示す説明図である。
【図4】スペーサ層を薄くした場合の構成例を示す説明図である。
【図5】アクチュエータ部と画素構成体の構成例を示す断面図である。
【図6】表示素子の他の構成を示す断面図である。
【図7】本実施の形態に係る駆動部を示すブロック図である。
【図8】出力回路の構成を示すブロック図である。
【図9】選択信号、同期信号、画素信号並びに第1制御信号〜第4制御信号の各波形を示すタイミングチャートである。
【図10】本実施の形態に係る表示素子の構成を示す平面図である。
【図11】本実施の形態に係る表示素子の構成要素のうち、アクチュエータ基板と回路基板を示す分解斜視図である。
【図12】回路基板の一主面に形成された駆動部から多数の配線を回路基板の外部へ引き出す方法の一例を示す説明図である。
【図13】回路基板の一主面に形成された駆動部から多数の配線を回路基板の外部へ引き出す方法の他の例を示す説明図である。
【図14】本実施の形態に係る駆動制御回路を概略的に示す構成図である。
【図15】本実施の形態に係る駆動制御回路の動作を示すタイミングチャートである。
【図16】提案例に係る表示装置を示す構成図である。
【図17】提案例に係る表示装置の周辺回路を示すブロック図である。
【図18】他の提案例に係る表示装置のアクチュエータ部とその周辺を示す平面図である。
【符号の説明】
10…表示装置 14…表示素子
20…光導波板 22…アクチュエータ部
30…画素構成体 32…アクチュエータ基板
46…圧電/電歪層 48a…下部電極
48b…上部電極 70…駆動部
72…駆動制御回路 74…行選択線
76…画素信号線 78…制御信号線
78a〜78d…制御線 80…垂直シフト回路
82…水平シフト回路 100…信号線制御回路
102…出力回路 110…ブースト回路
112…駆動回路 114…電力回収回路
116…リセット回路 Cb…バッファコンデンサ
【発明の属する技術分野】
この発明は、画素に応じて配列され、変位動作に応じて対応する画素をON/OFF制御するアクチュエータ部を有する表示部と、入力信号に応じて、対応するアクチュエータ部を駆動制御する駆動回路が前記多数の画素に応じて配列された駆動部とを具備した表示装置に関する。
【0002】
【従来の技術】
本出願人は、例えば特許文献1において、セラミック素子を用いた表示装置を提案している。この表示装置は、図16に示すように、画素毎に配列されたアクチュエータ部200を有し、各アクチュエータ部200は、圧電/電歪層202と該圧電/電歪層202の上面及び下面にそれぞれ形成された上部電極204と下部電極206とを具備したアクチュエータ部本体208と、該アクチュエータ部本体208の下部に配設された振動部210と固定部212からなる基体214とを有して構成されている。アクチュエータ部本体208の下部電極206は振動部210と接触しており、振動部210により前記アクチュエータ部本体208が支持されている。
【0003】
前記基体214は、振動部210及び固定部212が一体となってセラミックスにて構成され、更に、基体214には、前記振動部210が薄肉になるように凹部216が形成されている。
【0004】
また、アクチュエータ部本体208の上部電極204には、光導波板218との接触面積を所定の大きさにするための変位伝達部220が接続されており、図16の例では、前記変位伝達部220は、アクチュエータ部200が静止している通常状態において光導波板218に近接して配置され、励起状態において前記光導波板218の光の波長以下の距離で接触するように配置されている。
【0005】
そして、前記光導波板218の例えば端部から光222を導入する。この場合、光導波板218の屈折率の大きさを調節することにより、全ての光222が光導波板218の前面及び背面において透過することなく内部で全反射する。この状態で、前記上部電極204及び下部電極206を通じてアクチュエータ部200に画像信号の属性に応じた電圧信号を選択的に印加して、該アクチュエータ部200に通常状態による静止と励起状態による変位を行わせることにより、前記変位伝達部220の光導波板218への接触・離隔が制御され、これにより、前記光導波板218の所定部位の散乱光(漏れ光)224が制御されて、光導波板218に画像信号に応じた映像の表示がなされる。
【0006】
この表示装置によれば、(1)消費電力を低減できる、(2)画面輝度を大きくすることができる、(3)カラー画面に適用した場合に、画素数を白黒画面の場合に比して増加させる必要がない、等の利点を有する。
【0007】
上述のような表示装置の周辺回路においては、例えば図17に示すように、多数の画素が配列された表示部230と、1つの行を構成する多数の画素(画素群)に対して共通とされた垂直選択線232が必要な行数分導出された垂直シフト回路234と、1つの列を構成する多数の画素(画素群)に対して共通とされた信号線236が必要な列数分導出された水平シフト回路238とを有して構成されている。つまり、単純マトリクス方式の回路構成を有する。
【0008】
また、本出願人は、いわゆるアクティブマトリクス方式の新規な表示装置を提案している(例えば特許文献2参照)。
【0009】
この表示装置300は、図18に示すように、駆動部上に形成された下部電極302b、形状保持層304及び上部電極302aによって構成されたアクチュエータ部306の近傍にスイッチング用の薄膜トランジスタ(TFT:Thin Film Transistor)308が形成されている。
【0010】
そして、アクチュエータ部306の上部電極302aとTFT308のソース/ドレイン領域310とをコンタクト312を通じて電気的に接続し、選択線314とTFT308のゲート電極とをコンタクト316を通じて電気的に接続し、信号線318とTFT308のソース/ドレイン領域320とをコンタクト322を通じて電気的に接続する。
【0011】
ところで、このような表示装置においては、アクチュエータ部本体において充放電させることでアクチュエータ部を変位させ、この変位を利用して各画素のON/OFFを制御するようにしている。
【0012】
また、アクチュエータ部は、一対の電極を有するコンデンサ構造を有し、しかもその静電容量は大きい。ちなみに、15インチ、1024×768ドット(XGA)の液晶ディスプレイのセルサイズは、0.295mm角であって、その静電容量は0.9pF(但し、誘電率εr=6.8、セルギャップ=6μm)であるが、上述の表示装置においては、40インチ、XGAの場合、セルサイズが0.8mm角で、その静電容量は0.8nFである。
【0013】
このように、形状保持層によるアクチュエータ部を用いた表示装置は、液晶ディスプレイ等と比較して静電容量が大きいことから、高電圧・大電流駆動が必要となる。
【0014】
従って、アクチュエータ部本体を充放電させる際に、放電電荷を単に抵抗等でジュール熱として放出してしまうと、消費電力が大きくなり、また、発熱量も大きくなる。
【0015】
このようなことから、上述のようなアクチュエータ部を使用した表示装置においては、放電電荷を熱として放出せず、回収して次の充電電力として利用することが考えられる。電力回収の手法としては、例えば特許文献3、特許文献4、特許文献5に記載された方法がある。
【0016】
【特許文献1】
特開平7−287176号公報
【特許文献2】
国際公開第98/54609号パンフレット
【特許文献3】
特開2001−60116号公報
【特許文献4】
特許第2909150号公報
【特許文献5】
特開平10−107335号公報
【0017】
【発明が解決しようとする課題】
しかしながら、上述のような単純マトリクス方式の駆動回路では、例えば各信号線あるいは各選択線について電力回収のための回路を接続することが考えられるが、水平シフト回路238から選択行の画素群に対して出力される表示情報(出力電圧)が非選択行に関する画素群にも印加されることになり、不必要な画素(アクチュエータ部)を駆動せざるを得ない。従って、1つの信号線についてみると、該信号線に属する多数のアクチュエータ部の充放電のタイミングがそれぞれ異なることから、一括した電力回収ができないという問題がある。
【0018】
そこで、アクティブマトリクス方式の駆動回路を具備した表示装置に対して電力回収のための回路を設置することが考えられるが、現在のところ、上述のように静電容量が大きいアクチュエータ部に対する電力回収のための回路は開発されていないのが現状である。
【0019】
本発明は、アクティブマトリクス方式の駆動回路を具備した表示装置において、更なる消費電力の低減並びに発熱量の低減を図ることができる表示装置を提供することを目的とする。
【0020】
【課題を解決するための手段】
本発明に係る表示装置は、画素に応じて配列され、変位動作に応じて対応する画素をON/OFF制御するアクチュエータ部を有する表示部と、各画素に対してそれぞれ選択/非選択を指示する多数の選択線と、選択状態にある各画素に対してそれぞれ画素信号を供給する多数の信号線と、1つの選択線からの指示と1つの信号線からの信号に応じて、対応するアクチュエータ部を駆動制御する駆動制御回路が前記多数の画素に応じて配列された駆動部と、所要電荷が蓄積されたバッファコンデンサとを具備し、前記アクチュエータ部は、一対の電極を有するコンデンサ構造を有し、前記駆動制御回路は、前記信号線に含まれる制御線からの制御信号(第1制御信号)に基づいて選択的にイネーブルされ、選択中の前記アクチュエータ部に充電された電荷の少なくとも一部を前記バッファコンデンサに回収させる電力回収回路を有することを特徴とする。
【0021】
つまり、駆動制御回路は、信号線に含まれる制御線からの第1制御信号に基づいて選択的にイネーブルされ、選択中の前記アクチュエータ部に充電された電荷の少なくとも一部を前記バッファコンデンサに回収させる。
【0022】
これにより、選択中のアクチュエータ部が放電する際に、その放電電荷の一部がバッファコンデンサに回収され、次の充電電力として使用することが可能となり、アクティブマトリクス方式の駆動回路を具備した表示装置に適用すれば、該表示装置の更なる消費電力の低減並びに発熱量の低減を図ることができる。
【0023】
そして、前記電力回収回路は、前記アクチュエータ部から前記バッファコンデンサに向かう経路に少なくともインダクタンス成分を有することが好ましい。この場合、前記インダクタンス成分とアクチュエータ部のキャパシタンス成分とによるLC共振により、電力回収効率を向上させることができる。前記インダクタンス成分は、例えば前記アクチュエータ部から前記バッファコンデンサに向かう経路の一部を蛇行させるなどの処置を行えばよい。
【0024】
また、前記電力回収回路は、電流の流れが前記アクチュエータ部から前記バッファコンデンサに向かうように規制する整流回路を有するようにしてもよい。これにより、アクチュエータ部の放電によって生じた電流が整流回路を通じて効率よくバッファコンデンサに到達し、この場合も電力回収効率を向上させることができる。また、アクチュエータ部の放電期間を維持させる場合において、アクチュエータ部への不要な充電を阻止することができる。
【0025】
前記駆動制御回路は、前記信号線に含まれる制御線からの制御信号(第2制御信号)に基づいて選択的にイネーブルされ、前記バッファコンデンサに蓄積されている電荷の一部を、選択中の前記アクチュエータ部に充電(一部充電)させるブースト回路を有するようにしてもよい。
【0026】
アクチュエータ部は液晶の場合と比して、静電容量が大きい。従って、アクチュエータ部に対して例えば高電圧をかけて、該アクチュエータ部を変位させるには、CR時定数により、時間がかかることとなり、応答性が低下するおそれがある。
【0027】
しかし、この発明のように、ブースト回路を通じて、事前にアクチュエータ部に対して一部の電荷を充電させておくことにより、アクチュエータ部に対して本格的に充電(本充電)を行う場合に、高速に充電することが可能となり、変位動作を速めることができ、応答性を向上させることができる。
【0028】
前記ブースト回路は、前記バッファコンデンサから前記アクチュエータ部に向かう経路に少なくともインダクタンス成分を有するようにしてもよい。この場合、前記インダクタンス成分とアクチュエータ部のキャパシタンス成分によるLC共振により、アクチュエータ部への一部充電を効率よく行うことができ、一部充電の時間の短縮化を図ることができる。前記インダクタンス成分は、例えば前記バッファコンデンサから前記アクチュエータ部に向かう経路の一部を蛇行させるなどの処置を行えばよい。
【0029】
また、前記ブースト回路は、電流の流れが前記バッファコンデンサから前記アクチュエータ部に向かうように規制する整流回路を有するようにしてもよい。これにより、バッファコンデンサの放電によって生じた電流が整流回路を通じて効率よくアクチュエータ部に到達し、この場合もアクチュエータ部への一部充電を効率よく行うことができる。また、アクチュエータ部の充電期間を維持させる場合において、アクチュエータ部での不要な放電を阻止することができる。
【0030】
また、前記駆動制御回路は、前記信号線に含まれる制御線からの制御信号(第3制御信号)に基づいて選択的にイネーブルされ、選択中の前記アクチュエータ部の一方の電極の電位を規定の駆動電位にするための駆動回路を有するようにしてもよい。
【0031】
つまり、アクチュエータ部は、前記駆動回路によって本充電され、アクチュエータ部は、一方向に変位し、該アクチュエータ部に対応する画素が例えばONとなる。
【0032】
この場合、前記駆動回路は、前記ブースト回路を通じて電荷が充電された前記アクチュエータ部の一方の電極の電位を規定の駆動電位にするようにしてもよい。アクチュエータ部は、本充電の前にブースト回路によって一部充電されているため、本充電が完了するまでの時間を大幅に短縮することができ、応答性を向上させることができる。
【0033】
また、前記駆動制御回路は、前記信号線に含まれる制御線からの制御信号(第4制御信号)に基づいて選択的にイネーブルされ、選択中の前記アクチュエータ部の一方の電極の電位を初期電位にするためのリセット回路を有するようにしてもよい。
【0034】
つまり、アクチュエータ部は、前記リセット回路によって本格的に放電(本放電)され、アクチュエータ部は、前記一方向とは別の方向(他方向)に変位し、該アクチュエータ部に対応する画素が例えばOFFとなる。
【0035】
この場合、前記リセット回路は、前記電力回収回路を通じて放電(一部放電)された前記アクチュエータ部の一方の電極の電位を初期電位にするようにしてもよい。アクチュエータ部は、本放電の前に電力回収回路によって一部放電されているため、本放電が完了するまでの時間を大幅に短縮することができ、応答性を向上させることができる。
【0036】
そして、前記電力回収回路、前記ブースト回路、前記駆動回路又は前記リセット回路は、それぞれスイッチング回路を有し、各スイッチング回路は、対応する制御信号の属性に応じてON動作及びOFF動作を行う薄膜トランジスタを有するようにしてもよい。
【0037】
各スイッチング回路をそれぞれ対応する制御信号にてON/OFF制御することで、各回路の動作タイミングを容易に制御することができ、一部充電から本充電への移行、あるいは一部放電から本放電への移行をスムーズに行うことができる。
【0038】
また、前記薄膜トランジスタは、ソース端子と分離され、かつ、半導体基板に対するバイアス端子を有する4端子構造としてもよい。この場合、各薄膜トランジスタのゲート電圧を、半導体基板に印加されるバイアス電圧という独立した固定電圧に基づいて制御することができる。
【0039】
そのため、各薄膜トランジスタのゲートには、ソース電圧を考慮せずに、例えば一般の論理回路に用いられている信号レベルを用いることができる。これにより、設計が容易になると共に、設計の自由度も向上する。
【0040】
そして、本発明に係る表示装置は、前記バッファコンデンサに蓄積されている電荷の一部を選択中のアクチュエータ部に充電する第1のサイクルと、前記選択中のアクチュエータ部の一方の電極の電位を規定の駆動電位にする第2のサイクルと、表示階調に応じた時間経過後、前記選択中のアクチュエータ部に充電された電荷の少なくとも一部を前記バッファコンデンサに回収する第3のサイクルと、前記選択中のアクチュエータ部の一方の電極の電位を初期電位にする第4のサイクルとをタイミング制御するようにしてもよい。
【0041】
即ち、例えば1つのアクチュエータ部に対する制御において、第1〜第4のサイクルをタイミング制御することで、表示装置の更なる消費電力の低減並びに発熱量の低減を図ることができ、しかも、応答性の向上を図ることができる。
【0042】
また、本発明においては、少なくとも前記表示部及び前記バッファコンデンサを第1の基板に形成し、少なくとも前記駆動部を第2の基板に形成し、前記第1の基板と第2の基板とを貼り合わせるようにしてもよい。
【0043】
これにより、画素の開口率に直接関わるアクチュエータ部並びに電荷量を多くとるためのバッファコンデンサを、駆動回路の形成面積を考慮せずに配列形成することができる。
【0044】
従って、画素の開口率を大幅に向上させることができると共に、駆動回路のレイアウトも自由に設定することができ、回路素子の選択性の向上、設計の自由度の向上を実現させることができる。これは、表示装置の製造コストの低廉化を図ることができるほか、表示装置の利用形態(設置される環境や使用目的等)に応じて様々な構成の表示装置を作製できることにつながる。
【0045】
【発明の実施の形態】
以下、本発明に係る表示装置の実施の形態例を図1〜図15を参照しながら説明する。
【0046】
本実施の形態に係る表示装置10は、図1に示すように、表示装置10としての表示面積を有する導光板12の背面に、複数個の表示素子14が配列されて構成されている。
【0047】
表示素子14は、図2に示すように、光源16からの光18が導入される光導波板20と、該光導波板20の背面に対向して設けられ、かつ多数のアクチュエータ部22が画素に対応してマトリクス状あるいは千鳥状に配列された表示部24とを有する。
【0048】
画素の配列構成は、図3に示すように、2つのアクチュエータ部22にて1つのドットを構成し、更に、3つのドット(赤色ドット26R、緑色ドット26G及び青色ドット26B)で1つの画素28を構成する。また、図2の表示素子14においては、画素28の並びを水平方向に32画素(96ドット)、垂直方向に32画素(32ドット)としている。
【0049】
そして、この表示装置10は、図1に示すように、例えばVGA(Video Graphics Array)の規格に準拠すべく、水平方向に640画素(1920ドット)が並び、垂直方向に480画素(480ドット)が並ぶように、導光板12の背面に、表示素子14を水平方向に20個、垂直方向に15個配列させるようにしている。
【0050】
導光板12は、ガラス板やアクリル板等の可視光領域での光透過率が大であって、かつ、均一なものが使用され、各表示素子14間は、ワイヤボンディングや半田付け、端面コネクタ、裏面コネクタ等で接続することにより相互間の信号供給が行えるようになっている。
【0051】
なお、前記導光板12と各表示素子14の光導波板20は、屈折率が類似したものが好ましく、導光板12と光導波板20とを貼り合わせる場合には、透明な接着剤や液体を用いてもよい。この接着剤や液体は、導光板12や光導波板20と同様に、可視光領域において均一で、かつ、高い光透過率を有することが好ましく、また、屈折率も導光板12や光導波板20と近いものに設定することが、画面の明るさを確保する上で望ましい。
【0052】
ところで、各表示素子14においては、図2に示すように、各アクチュエータ部22上に、それぞれ画素構成体30が積層されている。
【0053】
表示部24は、例えばセラミックスにて構成されたアクチュエータ基板32を有し、該アクチュエータ基板32の各画素28に応じた位置にアクチュエータ部22が配置されている。前記アクチュエータ基板32は、一主面が光導波板20の背面に対向するように配置されており、該一主面は連続した面(面一)とされている。アクチュエータ基板32の内部には、各画素28に対応した位置にそれぞれ後述する振動部を形成するための空所34が設けられている。各空所34は、アクチュエータ基板32の他端面に設けられた径の小さい貫通孔36を通じて外部と連通している。
【0054】
前記アクチュエータ基板32のうち、空所34の形成されている部分が薄肉とされ、それ以外の部分が厚肉とされている。薄肉の部分は、外部応力に対して振動を受けやすい構造となって振動部38として機能し、空所34以外の部分は厚肉とされて前記振動部38を支持する固定部40として機能するようになっている。
【0055】
つまり、アクチュエータ基板32は、最下層である基板層32Aと中間層であるスペーサ層32Bと最上層である薄板層32Cとの積層体であって、スペーサ層32Bのうち、アクチュエータ部22に対応する箇所に空所34が形成された一体構造体として把握することができる。基板層32Aは、補強用基板として機能するほか、配線用の基板としても機能するようになっている。なお、前記アクチュエータ基板32は、一体焼成であっても、後付けであってもよい。
【0056】
前記基板層32A、スペーサ層32B及び薄板層32Cの構成材料としては、例えば、安定化酸化ジルコニウム、部分安定化酸化ジルコニウム、酸化アルミニウム、酸化マグネシウム、酸化チタン、スピネル及びムライト等の高耐熱性、高強度及び高靭性を兼ね備えるものが好適に採用される。なお、基板層32A、スペーサ層32B及び薄板層32Cは、全て同一材料としてもよく、それぞれ別の材料としてもよい。
【0057】
そして、前記薄板層32Cの厚みとしては、アクチュエータ部22を大きく変位させるために、通常50μm以下とされ、好ましくは3〜20μm程度とされる。
【0058】
スペーサ層32Bは、アクチュエータ基板32に空所34を構成するものとして存在していればよく、その厚みは特に制限されるものではない。しかし一方で、空所34の利用目的に応じてその厚みを決定してもよく、その中でもアクチュエータ部22が機能する上で必要以上の厚みを有さず、例えば図4に示すように、薄い状態で構成されていることが好ましい。即ち、スペーサ層32Bの厚みは、利用するアクチュエータ部22の変位の大きさ程度であることが好ましい。
【0059】
このような構成により、薄肉の部分(振動部38の部分)の撓みが、その撓み方向に近接する基板層32Aにより制限され、意図しない外力の印加に対して、前記薄肉部分の破壊を防止するという効果が得られる。なお、基板層32Aによる撓みの制限効果を利用して、アクチュエータ部22の変位を特定値に安定させることも可能である。
【0060】
また、スペーサ層32Bを薄くすることで、アクチュエータ基板32自体の厚みが低減し、曲げ剛性を小さくすることができるため、例えばアクチュエータ基板32を別体に接着・固定するにあたって、相手方(例えば光導波板20)に対し、自分自身(この場合、アクチュエータ基板32)の反り等が効果的に矯正され、接着・固定の信頼性の向上を図ることができる。
【0061】
加えて、アクチュエータ基板32が全体として薄く構成されるため、アクチュエータ基板32を製造する際に、原材料の使用量を低減することができ、製造コストの観点からも有利な構造である。従って、スペーサ層32Bの具体的な厚みとしては、3〜50μmとすることが好ましく、中でも3〜20μmとすることが好ましい。
【0062】
一方、基板層32Aの厚みとしては、上述したスペーサ層32Bを薄く構成することから、アクチュエータ基板32全体の補強目的として、50μm以上、好ましくは80〜300μm程度とされる。
【0063】
ここで、アクチュエータ部22と画素構成体30の具体例を図5に基づいて説明する。なお、図5は、外力に対して変形しない材料で構成されている桟42と、光導波板20との間に光遮蔽層44を設けた場合を示す。
【0064】
まず、アクチュエータ部22は、図5に示すように、前記振動部38と固定部40のほか、該振動部38上に直接形成された圧電/電歪層46と、該圧電/電歪層46の上面と下面に形成された一対の電極48(下部電極48a及び上部電極48b)とを有する。
【0065】
一対の電極48は、図5に示すように、圧電/電歪層46に対して上下に形成した構造や片側だけに形成した構造でもよいし、圧電/電歪層46の上部のみに一対の電極48を形成するようにしてもよい。
【0066】
一対の電極48を圧電/電歪層46の上部のみに形成する場合、一対の電極48の平面形状としては、多数のくし歯が相補的に対峙した形状のほか、特開平10−78549号公報にも示されているように、渦巻き状や多枝形状などを採用してもよい。
【0067】
ところで、図5に示すように、一対の電極48として、圧電/電歪層46の下面に下部電極48aを形成し、圧電/電歪層46の上面に上部電極48bを形成した場合においては、図2及び図5に示すように、アクチュエータ部22を空所34側に凸となるように一方向に屈曲変位させることも可能であり、その他、図6に示すように、アクチュエータ部22を光導波板20側に凸となるように、他方向に屈曲変位させることも可能である。なお、図6に示す例は、光遮蔽層44(図2参照)を形成しない場合を示す。
【0068】
一方、画素構成体30は、例えば図5に示すように、アクチュエータ部22上に形成された白色散乱体50と色フィルタ52と透明層54との積層体で構成される変位伝達部である。
【0069】
更に、前記積層体の他に、(1)前記白色散乱体50の代わりに光反射層と絶縁層を積層して介在させた場合、(2)アクチュエータ部22上に形成された画素構成体30である変位伝達部を有色散乱体と透明層の積層体で構成した場合、(3)前記変位伝達部を透明層、有色散乱体、光反射層及び絶縁層の積層体で構成した場合、等の組み合わせが考えられる。
【0070】
また、この表示素子14においては、図2、図5及び図6に示すように、光導波板20とアクチュエータ基板32との間において、画素構成体30以外の部分に形成された桟42を有して構成され、図6の例では、桟42の上面に直接光導波板20が固着された場合を示している。桟42の材質は、熱、圧力に対して変形しないものが好ましい。
【0071】
ここで、表示素子14の動作を図2及び図5を参照しながら簡単に説明する。まず、下部電極48aを電位の基準点(例えば50V)に取ると、上部電極48bに例えば高レベルの駆動電位(60V)が印加された場合、上部電極48b及び下部電極48a間に低レベル電圧(−10V)がかかり、反対に、上部電極48bに低レベルの駆動電位(0V)が印加された場合、上部電極48b及び下部電極48a間に高レベル電圧(50V)がかかることになる。
【0072】
このような状態で、光導波板20の例えば端部から光18が導入される。この場合、画素構成体30が光導波板20に接触していない状態で、光導波板20の屈折率の大きさを調節することにより、全ての光18を光導波板20の前面及び背面において透過することなく内部で全反射させるようにする。光導波板20の屈折率nとしては、1.3〜1.8が望ましく、1.4〜1.7がより望ましい。
【0073】
この例においては、アクチュエータ部22の自然状態において、画素構成体30の端面が光導波板20の背面に対して光18の波長以下の距離で接触しているため、光18は、画素構成体30の表面で反射し、散乱光62となる。この散乱光62は、一部は再度光導波板20の中で反射するが、散乱光62の大部分は光導波板20で反射されることなく、光導波板20の前面(表面)を透過することになる。これによって、全てのアクチュエータ部22がON状態となり、そのON状態が発光というかたちで具現され、しかも、その発光色は画素構成体30に含まれる色フィルタ52や白色散乱体50の色に対応したものとなる。この場合、全てのアクチュエータ部22に対応する画素がON状態となっているため、表示素子14の画面から白色が表示されることになる。
【0074】
また、更には、アクチュエータ部22の上部電極48b及び下部電極48a間に対して、先に例示した低レベル電圧(−10V)が駆動電圧として印加されることにより、画素構成体30の端面が光導波板20の背面に対して押し付ける状態で接触し、より確実なON状態を作り出すことが可能となり、安定した表示が可能となる。
【0075】
この状態から、あるドット26に対応するアクチュエータ部22の上部電極48b及び下部電極48a間に高レベル電圧(50V)が駆動電圧として印加されると、当該アクチュエータ部22が図2に示すように、空所34側に凸となるように屈曲変位、即ち、下方に屈曲変位して、画素構成体30の端面が光導波板20から離隔し、当該アクチュエータ部22に対応する画素がOFF状態となり、そのOFF状態が消光というかたちで具現される。
【0076】
つまり、この表示素子14は、画素構成体30の光導波板20への接触の有無により、光導波板20の前面における光の発光(散乱光62)の有無を制御することができる。
【0077】
そして、各表示素子14は、図7に示すように、駆動部70を有する。この駆動部70は、表示部24の各画素(アクチュエータ部22)に対応して配列され、対応するアクチュエータ部22を駆動制御する駆動制御回路72と、多数の画素(アクチュエータ部22)の行数に応じた本数の行選択線74と、多数の画素の列数に応じた本数の画素信号線76と、各画素信号線76に対応して配列され、かつ、1本の画素信号線76に対して4本の制御線を有する制御信号線78とを有する。
【0078】
また、この駆動部70は、垂直シフト回路80と、水平シフト回路82と、信号制御回路84と、信号線制御回路100とを有する。
【0079】
垂直シフト回路80は、行選択線74に選択的に選択信号Ssを供給して、1行単位にアクチュエータ部22を順次選択する。また、この垂直シフト回路80は、行選択のタイミングに同期した同期信号Shを出力する。水平シフト回路82は、画素信号線76に画素信号Sdをパラレルに出力する。信号制御回路84は、入力される映像信号Sv及び同期信号Syに基づいて垂直シフト回路80及び水平シフト回路82を制御する。信号線制御回路100は、画素の列数と同じ個数の出力回路102を有する。
【0080】
出力回路102は、図8に示すように、対応する画素信号線76を通じて供給された画素信号Sdの属性に基づいて第1制御信号Sc1〜第4制御信号Sc4を生成し、それぞれ第1制御線78a〜第4制御線78dに出力する。なお、画素信号Sd、第1制御信号Sc1〜第4制御信号Sc4並びにアクチュエータ部22に印加される電圧波形の例については後述する。
【0081】
具体的には、出力回路102は、例えば図8に示すように、2つのAND回路(第1及び第2のAND回路104A及び104B)と、2つの遅延回路(第1及び第2の遅延回路106A及び106B)と、1つのインバータ108とを有する。
【0082】
第1のAND回路104Aの一方の入力端子には、垂直シフト回路80からの同期信号Shが供給され、他方の入力端子には、水平シフト回路82からの画素信号Sdが供給される。この第1のAND回路104Aの出力は、第1制御信号Sc1として第1制御線78aに供給される。また、この第1のAND回路104Aの出力は、第1の遅延回路106Aを介して第2制御信号Sc2として第2制御線78bに供給される。
【0083】
一方、第2のAND回路104Bの一方の入力端子には、垂直シフト回路80からの同期信号Shが供給され、他方の入力端子には、水平シフト回路82からの画素信号Sdがインバータ108を介して供給される。この第2のAND回路104Bの出力は、第3制御信号Sc3として第3制御線78cに供給される。また、この第2のAND回路104Bの出力は、第2の遅延回路106Bを介して第4制御信号Sc4として第4制御線78dに供給される。
【0084】
ここで、選択信号Ss、同期信号Sh、画素信号Sd並びに第1制御信号Sc1〜第4制御信号Sc4の各波形の一例について図9を参照しながら説明する。
【0085】
例えば選択信号Ssのパルス幅(該当行を選択している時間)をτとし、同期信号Shのパルス周期をτ、そのパルス幅をτ/2としたとき、第1制御信号Sc1は、画素信号Sdが高レベル(属性:ON)であって、かつ、同期信号Shが高レベルの期間において高レベルとなるパルス波形となり、そのパルス幅はτ/2である。第2制御信号Sc2は、第1制御信号Sc1を時間τ/2だけ遅らせたパルス波形となり、そのパルス幅は同じくτ/2である。
【0086】
第3制御信号Sc3は、画素信号Sdが低レベル(属性:OFF)であって、かつ、同期信号Shが高レベルの期間において高レベルとなるパルス波形となり、そのパルス幅はτ/2である。第4制御信号Sc4は、第3制御信号Sc3を時間τ/2だけ遅らせたパルス波形となり、そのパルス幅は同じくτ/2である。
【0087】
なお、垂直シフト回路80、水平シフト回路82、信号制御回路84及び信号線制御回路100には、電源部86(図7参照)から電源電圧が供給される。駆動制御回路72の具体例については後述する。
【0088】
ここで、駆動部70の実装について説明する。駆動部70を表示素子14に実装する場合、アクチュエータ部22が形成されたアクチュエータ基板32のアクチュエータ部22の形成面に実装することが考えられる。しかし、この場合、画素の開口率に直接関わるアクチュエータ部22の面積を十分に確保できなくなるおそれがある。一方、アクチュエータ基板32のうち、アクチュエータ部22が形成されていない面に実装する場合、実装スペースの確保が困難であるだけでなく、工程が複雑になり、アクチュエータ基板32の歩留まりの低下を招くおそれがある。
【0089】
そこで、本実施の形態では、図10に示すように、多数の画素に応じて配列されたアクチュエータ部22をアクチュエータ基板32に形成し、駆動部70を別の回路基板130に形成し、光導波板20とアクチュエータ基板32とを貼り合わせ、更に、アクチュエータ基板32の裏面に回路基板130を貼り合わせる。
【0090】
具体的には、図11に示すように、一主面に多数のアクチュエータ部22(図10参照)が配列形成されたアクチュエータ基板32のほかに、一主面に駆動制御回路72(形成範囲を破線で示す)が配列形成された回路基板130を用意する。アクチュエータ基板32の一主面から他主面につながるスルーホール66(図5参照)を各アクチュエータ部22に対応して多数設け、該スルーホール66におけるアクチュエータ基板32の他主面側に電極パッド132を形成する。即ち、これら電極パッド132は、一主面に設けられたアクチュエータ部22に対応した位置に設けられることになる。
【0091】
一方、回路基板130は、アクチュエータ基板32の裏面に貼り合わせたときに、各電極パッド132に対応した位置にそれぞれ駆動制御回路72の出力パッド134が形成されている。これら電極パッド132と出力パッド134との電気的接続によって、回路基板130における各駆動制御回路72とアクチュエータ基板32における各アクチュエータ部22とが電気的に接続されることになる。
【0092】
これらアクチュエータ基板32と回路基板130との貼り合わせは、アクチュエータ基板32の裏面(多数の電極パッド132が形成された面)と回路基板130の一主面とを互いに合わせ、アクチュエータ基板32における電極パッド132と回路基板130における出力パッド134とを例えば半田や導電性樹脂などで貼り合わせる。この貼り合わせによって、アクチュエータ部22の一方の電極(例えば上部電極48b)と駆動制御回路72の出力とが電気的に接続されることになる。
【0093】
このような構成により、画素の開口率に直接関わるアクチュエータ部22を、駆動制御回路72の形成面積を考慮せずに配列形成することができ、駆動制御回路72についても、アクチュエータ部22の形成面積を考慮せずに配列形成することができる。
【0094】
従って、画素の開口率を大幅に向上させることができると共に、駆動制御回路72のレイアウトも自由に設定することができ、回路素子の選択性の向上、設計の自由度の向上を実現させることができる。これは、表示装置10の製造コストの低廉化を図ることができるほか、表示装置10の利用形態(設置される環境や使用目的等)に応じて様々な構成の表示装置10を作製できることにつながる。
【0095】
更に、この実施の形態では、図11に示すように、回路基板130の一主面に、駆動制御回路72のほかに、行選択線74及び制御信号線78(画素信号線76を含む)を形成するようにしている。アクチュエータ部22が形成されたアクチュエータ基板32に行選択線74及び制御信号線78を形成する場合は、アクチュエータ部22間の隙間を蛇行させながら配線する必要があり、配線設計の自由度が低くなることと、寄生インダクタンスや寄生抵抗の発生も懸念される。
【0096】
しかし、本実施の形態では、行選択線74及び制御信号線78を駆動制御回路72と共に回路基板130に形成することにより、アクチュエータ部22の配置に関係なく、自由に配線形成することができることから、配線設計の自由度が向上すると共に、寄生インダクタンスや寄生抵抗の低減も期待できる。
【0097】
回路基板130の構成材料としては、セラミックス、ガラス、プラスチック(板状もしくはフィルム状)等を用いることができる。例えばガラスについては、高耐熱性であることと、表面の欠陥が少ない、あるいは小さいことが好ましい。市販のものでは、コーニング社製のEagle2000、Code1737、日本板硝子社製のNA35、旭硝子社製のAN635を使用することができる。
【0098】
また、プラスチックを用いる場合は、軽量、堅牢、柔軟で、製造コスト的に有利なロール・ツー・ロール方式を適用することができるという利点がある。しかし、耐熱性に問題があるため、低温でTFTを製造することが好ましい。
【0099】
一方、行選択線74への選択信号Ssの供給や、画素信号線76への画素信号Sdの供給、並びに論理ゲート90への電源供給として、図10に示すように、低圧ロジックIC136を用いることができる。この場合、回路基板130の一主面に形成された駆動部70から多数の配線を回路基板130の外部へと引き出す必要があるが、この方法として、図12に示すように、アクチュエータ部22と回路基板130との貼り合わせ部分から例えばACF(Anisotropic Conductive Film)138を介して直接FPC(Flexible Printed Circuit)やTAB(Tape Automated Bonding)などのケーブル140を通じて低圧ロジックIC136(図10参照)に接続する方法が考えられる。
【0100】
しかし、この方法の場合、ケーブル140を引き回すスペースが必要になることから、図1に示すように、多数の表示素子14を配列させて大型の表示装置10を構成した場合に、表示素子14間の接合部の隙間が大きくなるという問題が生じる。
【0101】
そこで、本実施の形態では、回路基板130としてガラスを用いる場合、図13に示すように、回路基板130の一主面から端面及び裏面にかけて配線パターン142を印刷し(端面印刷)、回路基板130の裏面において、ACF138及びケーブル140を通じて低圧ロジックIC136(図10参照)に接続する。
【0102】
回路基板130としてプラスチックあるいはセラミックスを用いる場合は、図11に示すように、回路基板130に、それぞれ駆動制御回路72に対応してスルーホール144を形成し、各スルーホール144から配線を引き出すようにすればよい。
【0103】
これらの方法においては、表示素子14間の接合部の隙間を限りなく小さくすることができ、大型の表示装置10を構成した場合に、各表示素子14の継ぎ目が目立たなくなり、画像表示上の品位を高めることができる。
【0104】
なお、駆動部70を回路基板130に形成した場合は、図12及び図13に示すように、回路基板130に1以上の通気孔170を形成することが好ましい。これにより、アクチュエータ部22の耐久性並びに表示素子14及び表示装置10の耐久性が著しく向上する。
【0105】
次に、本実施の形態に係る駆動制御回路72について図14及び図15を参照しながら説明する。
【0106】
まず、この駆動制御回路72では、バッファコンデンサCbが使用される。このバッファコンデンサCbは、アクチュエータ基板32に設けられ、大量の電荷(正電荷)が蓄積されるようになっている。なお、本実施の形態では、1つの表示素子14に対して1つのバッファコンデンサCbが設けられる。
【0107】
そして、各駆動制御回路72は、図14に示すように、ブースト回路110と、駆動回路112と、電力回収回路114と、リセット回路116とを有する。
【0108】
ブースト回路110は、第1制御線78aからの第1制御信号Sc1が高レベルとなっている期間だけイネーブル状態とされ、バッファコンデンサCbに蓄積されている電荷(正電荷、以下同じ)の一部を、選択中のアクチュエータ部22に充電(一部充電)する回路である。
【0109】
駆動回路112は、第2制御線78bからの第2制御信号Sc2が高レベルとなっている期間だけイネーブル状態とされ、選択中のアクチュエータ部22の上部電極48bの電位Vdを規定の駆動電位(例えば60V)にする回路である。
【0110】
電力回収回路114は、第3制御線78cからの第3制御信号Sc3が高レベルとなっている期間だけイネーブル状態とされ、選択中のアクチュエータ部22に充電された電荷の少なくとも一部をバッファコンデンサCbに回収させる回路である。
【0111】
リセット回路116は、第4制御線78dからの第4制御信号Sc4が高レベルとなっている期間だけイネーブル状態とされ、選択中のアクチュエータ部22の上部電極48bの電位Vdを初期電位(例えば0V)にする回路である。
【0112】
具体的には、ブースト回路110は、ゲートに行選択線74が接続され、かつ、ドレインに第1制御線78aが接続された第1トランスファゲートM1と、選択時における前記第1トランスファゲートM1の出力を保持し、第1制御電圧Vc1として出力する第1コンデンサC1と、ゲートに第1コンデンサC1の一方の端子が接続されたチャネル幅の大きいTFT(パワーTFT(M5))とを有する。
【0113】
このパワーTFT(M5)は、ドレインに、バッファコンデンサCbの一方の端子が第1の外部端子118aを介して接続され、ソースに、アクチュエータ部22の上部電極48bが第2の外部端子118b(電極パッド132及び出力パッド134)を介して接続されている。
【0114】
また、パワーTFT(M5)のソースと第2の外部端子118bとの間に、第1の抵抗R1と、第1のインダクタL1と、第1のダイオードD1が直列接続されている。第1の抵抗R1及び第1のインダクタL1としては、必ずしも電子部品を挿入接続する必要はなく、パワーTFT(M5)のソースと第2の外部端子118bとの間の配線を例えば蛇行パターンとすることにより形成される配線抵抗成分とインダクタンス成分とで代用してもよい。もちろん、前記第1の抵抗R1、第1のインダクタL1、第1のダイオードD1を接続しなくてもかまわない。
【0115】
駆動回路112は、ゲートに行選択線74が接続され、かつ、ドレインに第2制御線78bが接続された第2トランスファゲートM2と、選択時における前記第2トランスファゲートM2の出力を保持し、第2制御電圧Vc2として出力する第2コンデンサC2と、ゲートに第2コンデンサC2の一方の端子が接続されたチャネル幅の大きいTFT(パワーTFT(M6))とを有する。
【0116】
このパワーTFT(M6)は、ドレインに、高レベル電圧(例えば60V)の電源が第3の外部端子118cを介して接続され、ソースに、アクチュエータ部22の上部電極48bが第2の抵抗R2及び第2の外部端子118bを介して接続されている。なお、第2の抵抗R2は、パワーTFT(M6)のソースと第2の外部端子118bとの間の配線抵抗で代用してもよいし、接続しなくてもかまわない。
【0117】
電力回収回路114は、ゲートに行選択線74が接続され、かつ、ドレインに第3制御線78cが接続された第3トランスファゲートM3と、選択時における前記第3トランスファゲートM3の出力を保持し、第3制御電圧Vc3として出力する第3コンデンサC3と、ゲートに第3コンデンサC3の一方の端子が接続されたチャネル幅の大きいTFT(パワーTFT(M7))とを有する。
【0118】
このパワーTFT(M7)は、ドレインに、アクチュエータ部22の上部電極48bが第2の外部端子118bを介して接続され、ソースに、バッファコンデンサCbの一方の端子が第1の外部端子118aを介して接続されている。
【0119】
また、パワーTFT(M7)のドレインと第2の外部端子118bとの間に、第3の抵抗R3、第2のインダクタL2、第2のダイオードD2が直列接続されている。第3の抵抗R3及び第2のインダクタL2としては、必ずしも電子部品を挿入接続する必要はなく、パワーTFT(M7)のドレインと第2の外部端子118bとの間の配線を例えば蛇行パターンとすることにより形成される配線抵抗成分とインダクタンス成分とで代用してもよい。もちろん、前記第3の抵抗R3、第2のインダクタL2、第2のダイオードD2を接続しなくてもかまわない。
【0120】
リセット回路116は、ゲートに行選択線74が接続され、かつ、ドレインに第4制御線78dが接続された第4トランスファゲートM4と、選択時における前記トランスファゲートM4の出力を保持し、第4制御電圧Vc4として出力する第4コンデンサC4と、ゲートに第4コンデンサC4の一方の端子が接続されたチャネル幅の大きいTFT(パワーTFT(M8))とを有する。
【0121】
このパワーTFT(M8)は、ドレインに、アクチュエータ部22の上部電極48bが第4の抵抗R4及び第2の外部端子118bを介して接続され、ソースに、低レベル電圧(例えば0V)の電源が第4の外部端子118dを介して接続されている。なお、第4の抵抗R4は、パワーTFT(M2)のソースと第4の外部端子118dとの間の配線抵抗で代用してもよいし、接続しなくてもかまわない。
【0122】
上述のトランスファゲートM1〜M4並びにパワーTFT(M5)〜(M8)は共に、例えばnチャネルのエンハンスメント型FETにて構成され、それぞれソース端子と分離され、かつ、半導体基板に対するバイアス端子を有する4端子構造となっている。
【0123】
また、第1コンデンサC1〜第4コンデンサC4は、それぞれ対応するパワーTFT(M5)〜(M8)のゲート−ソース間のキャパシタC5〜C8にて代用することができる。
【0124】
次に、具体例に係る駆動制御回路72の動作について図15をも参照しながら説明する。この説明では、各アクチュエータ部22の下部電極48aに一定電位(例えば50V)が印加され、また、バッファコンデンサCbに大量の電荷が蓄積されて、バッファコンデンサCbの両端電圧が例えば30Vとされている場合を想定して説明する。
【0125】
まず、説明を簡単にするために、図15の画素信号Sdに示すように、1行1列目の画素がフレーム1のステップ1及びステップ2でOFF、ステップ3以降からONとなり、次のフレーム2のステップ1ではOFFとなる場合を想定する。
【0126】
図15の画素信号Sdにおいて、実線で囲む期間が選択期間、破線で囲む期間が非選択期間であり、ステップ4以降からステップnまでの記述を省略して示した。選択期間は、1行1列目の画素においては、ステップ3の選択期間で属性がOFFからONに切り換わり、アクチュエータ部22への充電が開始される。その後のステップ3の非選択期間からステップnの終了(フレーム2の開始時点)までは、アクチュエータ部22への充電を維持する期間としてみることができる。
【0127】
具体的に、駆動制御回路72の動作を、画素信号Sdの属性がOFFからONに切り換わるステップ3から説明する。
【0128】
まず、駆動制御回路72のブースト回路110、駆動回路112、電力回収回路114及びリセット回路116における各トランスファゲートM1〜M4のゲートに高レベルの選択信号Ssが印加され、各トランスファゲートM1〜M4はON状態となる。
【0129】
また、1列目の出力回路102(図7参照)から出力される第1制御信号Sc1〜第4制御信号Sc4のうち、第1制御信号Sc1がステップ3の開始と共に高レベルとなる。従って、このステップ3の開始段階においては、ブースト回路110がイネーブル状態となり、高レベルの第1制御信号Sc1がトランスファゲートM1を通じて第1コンデンサC1にて保持されると共に、高レベルの第1制御電圧Vc1としてパワーTFT(M5)のゲートに印加され、パワーTFT(M5)がONとなる。
【0130】
これにより、バッファコンデンサCbの一方の端子とアクチュエータ部22の上部電極48bとが電気的につながり、その結果、バッファコンデンサCbに蓄積されている電荷の一部が、当該アクチュエータ部22に充電(一部充電)され、例えば第1制御信号Sc1のパルス幅(τ/2)の時間でアクチュエータ部22における上部電極48bの電位Vdがほぼ30Vにまで上昇し、アクチュエータ部22に印加される電圧Vaは20Vとなる。
【0131】
前記時間τ/2の経過後、第1制御信号Sc1が低レベルとなり、代わりに第2制御信号Sc2が高レベルになることから、今度は、駆動回路112がイネーブル状態となって、この高レベルの第2制御信号Sc2がトランスファゲートM2を通じて第2コンデンサC2にて保持されると共に、高レベルの第2制御電圧Vc2としてパワーTFT(M6)のゲートに印加され、パワーTFT(M6)がONとなる。
【0132】
これにより、高レベル電圧(60V)の電源とアクチュエータ部22の上部電極48bとが電気的につながり、アクチュエータ部22は、本格的に充電(本充電)され、アクチュエータ部22の上部電極48bの電位Vdは、第2制御信号Sc2のパルス幅(τ/2)の時間で規定の60Vまで上昇し、アクチュエータ部22に印加される電圧Vaは−10Vとなる。その結果、アクチュエータ部22は、一方向に変位し、該アクチュエータ部22に対応する画素が例えばONとなる。
【0133】
その後、ステップ4以降においては、それぞれ選択期間において、高レベルの第1制御信号Sc1と高レベルの第2制御信号Sc2が順次出力されることになる。ステップ4以降において、高レベルの第1制御信号Sc1が出力されると、バッファコンデンサCbの一方の端子とアクチュエータ部22の上部電極48bの電位関係から、通常は、放電(不要な放電)が開始されることになるが、パワーTFT(M5)のソースと第2の外部端子118b間に第1のダイオードD1を接続していることから、アクチュエータ部22からバッファコンデンサCbへの電流の流れは阻止され、不要な放電は生じない。
【0134】
なお、ステップ4以降において、高レベルの第2制御信号Sc2が出力されても、高レベル電圧(60V)の電源とアクチュエータ部22の上部電極48bとの電位は同じであるため、不要な放電は生じず、アクチュエータ部22の上部電極48bの電位Vdは例えば60Vを維持し、アクチュエータ部22に印加される電圧Vaは−10Vを維持する。
【0135】
そして、ステップnが終了し(フレーム1が終了)、次のフレーム2が開始された時点で、画素信号SdがONからOFFに切り換わることから、第1制御信号Sc1〜第4制御信号Sc4のうち、第3制御信号Sc3が次のフレーム2の開始と共に高レベルとなる。
【0136】
従って、このフレーム2の開始段階においては、電力回収回路114がイネーブル状態となり、高レベルの第3制御信号Sc3がトランスファゲートM3を通じて第3コンデンサC3にて保持されると共に、高レベルの第3制御電圧Vc3としてパワーTFT(M7)のゲートに印加され、パワーTFT(M7)がONとなる。
【0137】
これにより、アクチュエータ部22の上部電極48bとバッファコンデンサCbの一方の端子とが電気的につながり、その結果、アクチュエータ部22が放電し(一部放電)、該アクチュエータ部22に蓄積されていた電荷の一部が、バッファコンデンサCbに回収され、例えば第3制御信号Sc3のパルス幅(τ/2)の時間でアクチュエータ部22における上部電極48bの電位Vdがほぼ30Vにまで下降し、アクチュエータ部22に印加される電圧Vaは20Vとなる。
【0138】
前記時間τ/2の経過後、第3制御信号Sc3が低レベルとなり、代わりに第4制御信号Sc4が高レベルになることから、今度は、リセット回路116がイネーブル状態となって、この高レベルの第4制御信号Sc4がトランスファゲートM4を通じて第4コンデンサC4にて保持されると共に、高レベルの第4制御電圧Vc4としてパワーTFT(M8)のゲートに印加され、パワーTFT(M8)がONとなる。
【0139】
これにより、低レベル電圧(0V)の電源とアクチュエータ部22の上部電極48bとが電気的につながり、アクチュエータ部22は、本格的に放電(本放電)され、アクチュエータ部22の上部電極48bの電位Vdは、第4制御信号Sc4のパルス幅(τ/2)の時間で規定の初期電位(0V)まで下降し、アクチュエータ部22に印加される電圧Vaは50Vとなる。その結果、アクチュエータ部22は、他方向に変位し、該アクチュエータ部22に対応する画素が例えばOFFとなる。
【0140】
その後のステップ(フレーム2における例えばステップ2やステップ3等)における選択期間で、画素信号Sdの属性がOFFであった場合は、各選択期間において、高レベルの第3制御信号Sc3と高レベルの第4制御信号Sc4が順次出力されることになる。ステップ1以降において、高レベルの第3制御信号Sc3が出力されると、バッファコンデンサCbの一方の端子とアクチュエータ部22の上部電極48bの電位関係から、通常は、アクチュエータ部22への充電(不要な充電)が開始されることになるが、パワーTFT(M7)のドレインと第2の外部端子118b間に第2のダイオードD2を接続していることから、バッファコンデンサCbからアクチュエータ部22への電流の流れは阻止され、前記不要な充電は生じない。
【0141】
なお、フレーム2におけるステップ2以降において、高レベルの第4制御信号Sc4が出力されても、低レベル電圧(0V)の電源とアクチュエータ部22の上部電極48bとの電位は同じであるため、不要な充電は生じず、アクチュエータ部22の上部電極48bの電位Vdは例えば0Vを維持し、アクチュエータ部22に印加される電圧Vaは50Vを維持する。
【0142】
このように、本実施の形態に係る表示装置10においては、第3制御信号Sc3のパルス幅の期間に、電力回収回路114を通じて、アクチュエータ部22に充電されていた電荷の少なくとも一部をバッファコンデンサCbに回収させるようにしたので、次の充電電力として使用することが可能となり、アクティブマトリクス方式の駆動制御回路を具備した表示装置に適用すれば、該表示装置の更なる消費電力の低減並びに発熱量の低減を図ることができる。
【0143】
特に、電力回収回路114は、アクチュエータ部22からバッファコンデンサCbに向かう経路、即ち、第2の外部端子118bからパワーTFT(M7)のドレインに向かう経路に第2のインダクタL2(あるいはインダクタンス成分)を有するようにしたので、該インダクタンス成分とアクチュエータ部22のキャパシタンス成分によるLC共振により、電力回収効率を向上させることができる。
【0144】
また、電力回収回路114は、第2の外部端子118bからパワーTFT(M7)のドレインに向かう経路に第2のダイオードD2を有するようにしたので、アクチュエータ部22の放電によって生じた電流が第2のダイオードD2を通じて効率よくバッファコンデンサCbに到達し、この場合も電力回収効率を向上させることができる。また、アクチュエータ部22の放電期間を維持させる場合において、アクチュエータ部22への不要な充電を阻止することができる。
【0145】
また、本実施の形態においては、第1制御信号Sc1のパルス幅の期間に、ブースト回路110を通じて、バッファコンデンサCbに蓄積されている電荷の一部を選択中のアクチュエータ部22に充電(一部充電)させるようにしたので、事前にアクチュエータ部22に対して一部の電荷を充電させることができる。
【0146】
アクチュエータ部22を用いた表示装置10は、液晶ディスプレイ等と比較して、静電容量が大きい。従って、アクチュエータ部22に対して例えば高電圧をかけて、該アクチュエータ部22を変位させるには、CR時定数により、時間がかかることとなり、応答性が低下するおそれがあるが、上述のように、ブースト回路110を通じて、事前にアクチュエータ部22に対して一部の電荷を充電することができるため、アクチュエータ部22に対して本格的に充電を行う場合に、高速で充電することが可能となり、変位動作を速めることができ、応答性を向上させることができる。
【0147】
この場合も、ブースト回路110は、バッファコンデンサCbからアクチュエータ部22に向かう経路、即ち、パワーTFT(M5)のソースから第2の外部端子118bに向かう経路に第1のインダクタL1(あるいはインダクタンス成分)を有するようにしたので、該インダクタンス成分とアクチュエータ部22のキャパシタンス成分によるLC共振により、アクチュエータ部22への一部充電を効率よく行うことができ、一部充電の時間の短縮化を図ることができる。
【0148】
また、ブースト回路110は、パワーTFT(M5)のソースから第2の外部端子118bに向かう経路に第1のダイオードD1を有するようにしたので、バッファコンデンサCbの放電によって生じた電流が第1のダイオードD1を通じて効率よくアクチュエータ部22に到達し、この場合もアクチュエータ部22への一部充電を効率よく行うことができる。また、アクチュエータ部22の充電期間を維持させる場合において、アクチュエータ部22での不要な放電を阻止することができる。
【0149】
また、本実施の形態においては、第2制御信号Sc2のパルス幅の期間に、駆動回路112を通じて、選択中のアクチュエータ部22の上部電極48bの電位Vdを規定の駆動電位(例えば60V)にするようにしている。このとき、アクチュエータ部22は、本充電の前にブースト回路110によって一部充電されているため、本充電が完了するまでの時間を大幅に短縮することができ、応答性を向上させることができる。
【0150】
また、本実施の形態においては、第4制御信号Sc4のパルス幅の期間に、リセット回路116を通じて、選択中のアクチュエータ部22の上部電極48bの電位Vdを初期電位(例えば0V)にするようにしている。このとき、アクチュエータ部22は、本放電の前に電力回収回路114によって一部放電されているため、本放電が完了するまでの時間を大幅に短縮することができ、応答性を向上させることができる。
【0151】
そして、ブースト回路110、駆動回路112、電力回収回路114及びリセット回路116は、それぞれトランスファゲートM1〜M4並びにパワーTFT(M5)〜(M8)を有するようにしたので、それぞれ対応する制御信号Sc1〜Sc4にてON/OFF制御することで、各回路の動作タイミングを容易に制御することができ、一部充電から本充電への移行、あるいは一部放電から本放電への移行をスムーズに行うことができる。
【0152】
また、トランスファゲートM1〜M4並びにパワーTFT(M5)〜(M8)は、それぞれソース端子と分離され、かつ、半導体基板に対するバイアス端子を有する4端子構造としたので、トランスファゲートM1〜M4並びにパワーTFT(M5)〜(M8)のゲート電圧を、半導体基板に印加されるバイアス電圧という独立した固定電圧に基づいて制御することができる。
【0153】
そのため、トランスファゲートM1〜M4並びにパワーTFT(M5)〜(M8)のゲートには、ソース電圧を考慮せずに、例えば一般の論理回路に用いられている信号レベルを用いることができる。これにより、設計が容易になると共に、設計の自由度も向上する。
【0154】
また、本実施の形態においては、表示部24及びバッファコンデンサCbをアクチュエータ基板32に形成し、駆動部70を回路基板130に形成し、これらアクチュエータ基板32及び回路基板130を貼り合わせるようにしたので、画素の開口率に直接関わるアクチュエータ部22並びに電荷量を多くとるためのバッファコンデンサCbを、駆動制御回路72の形成面積を考慮せずに配列形成することができる。
【0155】
従って、画素の開口率を大幅に向上させることができると共に、駆動制御回路72のレイアウトも自由に設定することができ、回路素子の選択性の向上、設計の自由度の向上を実現させることができる。これは、表示装置10の製造コストの低廉化を図ることができるほか、表示装置10の利用形態(設置される環境や使用目的等)に応じて様々な構成の表示装置10を作製できることにつながる。
【0156】
なお、本発明に係る表示装置は、上述の実施の形態に限らず、本発明の要旨を逸脱することなく、種々の構成を採り得ることはもちろんである。
【0157】
【発明の効果】
以上説明したように、本発明に係る表示装置によれば、アクティブマトリクス方式の駆動回路を具備した表示装置において、更なる消費電力の低減並びに発熱量の低減を図ることができる。
【図面の簡単な説明】
【図1】本実施の形態に係る表示装置の概略構成を示す斜視図である。
【図2】表示素子の構成を示す断面図である。
【図3】表示素子の画素構成を示す説明図である。
【図4】スペーサ層を薄くした場合の構成例を示す説明図である。
【図5】アクチュエータ部と画素構成体の構成例を示す断面図である。
【図6】表示素子の他の構成を示す断面図である。
【図7】本実施の形態に係る駆動部を示すブロック図である。
【図8】出力回路の構成を示すブロック図である。
【図9】選択信号、同期信号、画素信号並びに第1制御信号〜第4制御信号の各波形を示すタイミングチャートである。
【図10】本実施の形態に係る表示素子の構成を示す平面図である。
【図11】本実施の形態に係る表示素子の構成要素のうち、アクチュエータ基板と回路基板を示す分解斜視図である。
【図12】回路基板の一主面に形成された駆動部から多数の配線を回路基板の外部へ引き出す方法の一例を示す説明図である。
【図13】回路基板の一主面に形成された駆動部から多数の配線を回路基板の外部へ引き出す方法の他の例を示す説明図である。
【図14】本実施の形態に係る駆動制御回路を概略的に示す構成図である。
【図15】本実施の形態に係る駆動制御回路の動作を示すタイミングチャートである。
【図16】提案例に係る表示装置を示す構成図である。
【図17】提案例に係る表示装置の周辺回路を示すブロック図である。
【図18】他の提案例に係る表示装置のアクチュエータ部とその周辺を示す平面図である。
【符号の説明】
10…表示装置 14…表示素子
20…光導波板 22…アクチュエータ部
30…画素構成体 32…アクチュエータ基板
46…圧電/電歪層 48a…下部電極
48b…上部電極 70…駆動部
72…駆動制御回路 74…行選択線
76…画素信号線 78…制御信号線
78a〜78d…制御線 80…垂直シフト回路
82…水平シフト回路 100…信号線制御回路
102…出力回路 110…ブースト回路
112…駆動回路 114…電力回収回路
116…リセット回路 Cb…バッファコンデンサ
Claims (14)
- 画素に応じて配列され、変位動作に応じて対応する画素をON/OFF制御するアクチュエータ部を有する表示部と、
各画素に対してそれぞれ選択/非選択を指示する多数の選択線と、選択状態にある各画素に対してそれぞれ画素信号を供給する多数の信号線と、1つの選択線からの指示と1つの信号線からの信号に応じて、対応するアクチュエータ部を駆動制御する駆動制御回路が前記多数の画素に応じて配列された駆動部と、
所要電荷が蓄積されたバッファコンデンサとを具備し、
前記アクチュエータ部は、一対の電極を有するコンデンサ構造を有し、
前記駆動制御回路は、
前記信号線に含まれる制御線からの制御信号に基づいて選択的にイネーブルされ、選択中の前記アクチュエータ部に充電された電荷の少なくとも一部を前記バッファコンデンサに回収させる電力回収回路を有することを特徴とする表示装置。 - 請求項1記載の表示装置において、
前記電力回収回路は、
前記アクチュエータ部から前記バッファコンデンサに向かう経路に少なくともインダクタンス成分を有することを特徴とする表示装置。 - 請求項1記載の表示装置において、
前記電力回収回路は、
電流の流れが前記アクチュエータ部から前記バッファコンデンサに向かうように規制する整流回路を有することを特徴とする表示装置。 - 請求項1〜3のいずれか1項に記載の表示装置において、
前記駆動制御回路は、
前記信号線に含まれる制御線からの制御信号に基づいて選択的にイネーブルされ、前記バッファコンデンサに蓄積されている電荷の一部を、選択中の前記アクチュエータ部に充電させるブースト回路を有することを特徴とする表示装置。 - 請求項4記載の表示装置において、
前記ブースト回路は、
前記バッファコンデンサから前記アクチュエータ部に向かう経路に少なくともインダクタンス成分を有することを特徴とする表示装置。 - 請求項4記載の表示装置において、
前記ブースト回路は、
電流の流れが前記バッファコンデンサから前記アクチュエータ部に向かうように規制する整流回路を有することを特徴とする表示装置。 - 請求項1〜6のいずれか1項に記載の表示装置において、
前記駆動制御回路は、
前記信号線に含まれる制御線からの制御信号に基づいて選択的にイネーブルされ、選択中の前記アクチュエータ部の一方の電極の電位を規定の駆動電位にするための駆動回路を有することを特徴とする表示装置。 - 請求項7記載の表示装置において、
前記駆動回路は、
前記ブースト回路を通じて電荷が充電された前記アクチュエータ部の一方の電極の電位を規定の駆動電位にすることを特徴とする表示装置。 - 請求項1〜8のいずれか1項に記載の表示装置において、
前記駆動制御回路は、
前記信号線に含まれる制御線からの制御信号に基づいて選択的にイネーブルされ、選択中の前記アクチュエータ部の一方の電極の電位を初期電位にするためのリセット回路を有することを特徴とする表示装置。 - 請求項9記載の表示装置において、
前記リセット回路は、
前記電力回収回路を通じて放電された前記アクチュエータ部の一方の電極の電位を初期電位にすることを特徴とする表示装置。 - 請求項1〜10のいずれか1項に記載の表示装置において、
前記電力回収回路、前記ブースト回路、前記駆動回路又は前記リセット回路は、それぞれスイッチング回路を有し、
各スイッチング回路は、対応する制御信号の属性に応じてON動作及びOFF動作を行う薄膜トランジスタを有することを特徴とする表示装置。 - 請求項11記載の表示装置において、
前記薄膜トランジスタは、ソース端子と分離され、かつ、半導体基板に対するバイアス端子を有する4端子構造であることを特徴とする表示装置。 - 請求項11又は12記載の表示装置において、
前記バッファコンデンサに蓄積されている電荷の一部を選択中のアクチュエータ部に充電する第1のサイクルと、
前記選択中のアクチュエータ部の一方の電極の電位を規定の駆動電位にする第2のサイクルと、
表示階調に応じた時間経過後、前記選択中のアクチュエータ部に充電された電荷の少なくとも一部を前記バッファコンデンサに回収する第3のサイクルと、
前記選択中のアクチュエータ部の一方の電極の電位を初期電位にする第4のサイクルとをタイミング制御することを特徴とする表示装置。 - 請求項1〜13のいずれか1項に記載の表示装置において、
少なくとも前記表示部及び前記バッファコンデンサが第1の基板に形成され、
少なくとも前記駆動部が第2の基板に形成され、
前記第1及び第2の基板が貼り合わされていることを特徴とする表示装置。
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