JP2004062119A - 表示装置 - Google Patents
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Abstract
【課題】アクチュエータ部への充電を高速に行うことができ、かつ、低消費電力を図れるようにする。
【解決手段】行選択線74からの選択信号Ssに基づいて、非選択時に信号線76からの画素信号Sdの入力を禁止し、選択時に信号線76からの画素信号Sdの入力を許可するトランスファゲートM1と、該トランスファゲートM1の出力信号に基づいて、アクチュエータ部22を変位制御するための駆動電圧Vdを発生する駆動電圧発生回路94とを有する。駆動電圧発生回路94は、ソース共通形増幅器としてのパワーTFT(M2)と、該パワーTFT(M2)と電源(60V)との間に接続されたパワーTFT(M3)とを有し、選択状態にある各画素のパワーTFT(M3)のゲートに対し、抵抗制御線102を介して抵抗制御電圧Vgを印加する。
【選択図】図13
【解決手段】行選択線74からの選択信号Ssに基づいて、非選択時に信号線76からの画素信号Sdの入力を禁止し、選択時に信号線76からの画素信号Sdの入力を許可するトランスファゲートM1と、該トランスファゲートM1の出力信号に基づいて、アクチュエータ部22を変位制御するための駆動電圧Vdを発生する駆動電圧発生回路94とを有する。駆動電圧発生回路94は、ソース共通形増幅器としてのパワーTFT(M2)と、該パワーTFT(M2)と電源(60V)との間に接続されたパワーTFT(M3)とを有し、選択状態にある各画素のパワーTFT(M3)のゲートに対し、抵抗制御線102を介して抵抗制御電圧Vgを印加する。
【選択図】図13
Description
【0001】
【発明の属する技術分野】
この発明は、画素に応じて配列され、変位動作に応じて対応する画素をON/OFF制御するアクチュエータ部を有する表示部と、入力信号に応じて、対応するアクチュエータ部を駆動制御する駆動回路が前記多数の画素に応じて配列された駆動部とを具備した表示装置に関する。
【0002】
【従来の技術】
本出願人は、例えば特開平7−287176号公報において、セラミック素子を用いた表示装置を提案している。この表示装置は、図20に示すように、画素毎に配列されたアクチュエータ部200を有し、各アクチュエータ部200は、圧電/電歪層202と該圧電/電歪層202の上面及び下面にそれぞれ形成された上部電極204と下部電極206とを具備したアクチュエータ部本体208と、該アクチュエータ部本体208の下部に配設された振動部210と固定部212からなる基体214とを有して構成されている。アクチュエータ部本体208の下部電極206は、振動部210と接触して、振動部210により前記アクチュエータ部本体208が支持されている。
【0003】
前記基体214は、振動部210及び固定部212が一体となってセラミックスにて構成され、更に、基体214には、前記振動部210が薄肉になるように凹部216が形成されている。
【0004】
また、アクチュエータ部本体208の上部電極204には、光導波板218との接触面積を所定の大きさにするための変位伝達部220が接続されており、図20の例では、前記変位伝達部220は、アクチュエータ部200が静止している通常状態において、光導波板218に近接して配置され、励起状態において前記光導波板218の光の波長以下の距離で接触するように配置されている。
【0005】
そして、前記光導波板218の例えば端部から光222を導入する。この場合、光導波板218の屈折率の大きさを調節することにより、全ての光222が光導波板218の前面及び背面において透過することなく内部で全反射する。この状態で、前記上部電極204及び下部電極206を通じてアクチュエータ部200に画像信号の属性に応じた電圧信号を選択的に印加して、該アクチュエータ部200に通常状態による静止と励起状態による変位を行わせることにより、前記変位伝達部220の光導波板218への接触・離隔が制御され、これにより、前記光導波板218の所定部位の散乱光(漏れ光)224が制御されて、光導波板218に画像信号に応じた映像の表示がなされる。
【0006】
この表示装置によれば、(1)消費電力を低減できる、(2)画面輝度を大きくすることができる、(3)カラー画面に適用した場合に、画素数を白黒画面の場合に比して増加させる必要がない、等の利点を有する。
【0007】
上述のような表示装置の周辺回路においては、例えば図21に示すように、多数の画素が配列された表示部230と、1つの行を構成する多数の画素(画素群)に対して共通とされた垂直選択線232が必要な行数分導出された垂直シフト回路234と、1つの列を構成する多数の画素(画素群)に対して共通とされた信号線236が必要な列数分導出された水平シフト回路238とを有して構成されている。
【0008】
そのため、水平シフト回路238から選択行の画素群に対して出力される表示情報(出力電圧)が非選択行に関する画素群にも印加されることになり、不必要な画素(アクチュエータ部)を駆動せざるを得ない。従って、不必要な消費電力が発生し、低消費電力化において不利になるおそれもある。
【0009】
また、垂直走査期間内に行選択を全ての行について実施するためには、(垂直走査期間/必要な選択行数)だけの時間しか画素発光ができないため、高輝度化に不利になるおそれもある。
【0010】
また、図22に示すように、行単位に水平シフト回路238を設けることが考えられるが、回路構成が非常に複雑になるという問題がある。
【0011】
そこで、本出願人は、上述の問題を解決するために、新規な表示装置を提案した(WO98/54609号公報参照)。
【0012】
この表示装置300は、図23に示すように、駆動部上に形成された下部電極302b、形状保持層304及び上部電極302aによって構成されたアクチュエータ部306の近傍にスイッチング用の薄膜トランジスタ(TFT:Thin Film Transistor)308が形成されている。
【0013】
そして、アクチュエータ部306の上部電極302aとTFT308のソース/ドレイン領域310とをコンタクト312を通じて電気的に接続し、選択線314とTFT308のゲート電極とをコンタクト316を通じて電気的に接続し、信号線318とTFT308のソース/ドレイン領域320とをコンタクト322を通じて電気的に接続する。
【0014】
これにより、形状保持層304によるアクチュエータ部306を用いた表示装置300の消費電力の低減化、高輝度化並びに配線形成の簡略化を図ることができる。
【0015】
【発明が解決しようとする課題】
ところで、アクチュエータ部306は、一対の電極を有するコンデンサ構造を有し、しかもその静電容量は大きい。ちなみに、15インチ、1024×768ドット(XGA)の液晶ディスプレイのセルサイズは、0.295mm角であって、その静電容量は0.9pF(但し、誘電率εr=6.8、セルギャップ=6μm)であるが、上述の表示装置300においては、40インチ、XGAの場合、セルサイズが0.8mm角で、その静電容量は0.8nFである。
【0016】
このように、形状保持層304によるアクチュエータ部306を用いた表示装置300は、液晶ディスプレイ等と比較して静電容量が大きいことから、高電圧・大電流駆動が必要となる。このことから、スイッチング素子としてTFT308を用いようとすると、TFT308の耐圧・出力電流を大きくするために、TFT308のサイズを大きくする必要がある。
【0017】
従って、1画素当たりのアクチュエータ部306の面積が確保できない、もしくは画素の開口率が小さくなるという問題がある。
【0018】
別途スイッチング素子をIC(Integrated Circuit)で設けた場合、画素数に相当するスイッチング素子を設けた駆動回路と、アクチュエータ部306が形成された基板(アクチュエータ基板)との間で多数本の配線が必要になり、前記アクチュエータ基板での配線パターンの形成が困難になるという新たな問題が生じるおそれがある。
【0019】
また、アクチュエータ部306をスイッチング駆動する際に、単純にプルアップ抵抗を設けて出力電圧をアクチュエータ部306に印加するような構成とした場合、アクチュエータ部306自体の静電容量が大きいことから、プルアップ抵抗とアクチュエータ部306の静電容量によるCR時定数が大きくなり、アクチュエータ部306への充電時間が長くなるおそれがある。これは、応答速度の低下につながり、動画の表示において不利になるおそれがある。
【0020】
そこで、プルアップ抵抗の値を低くすることも考えられるが、スイッチング素子がONとされている間に、無駄に電流が消費され、消費電力の増大をもたらすおそれがある。
【0021】
本発明はこのような課題を考慮してなされたものであり、アクチュエータ部に対して駆動電圧を印加する回路を一般の論理回路に用いられている信号レベルにて動作させることができ、駆動回路系の小型化を図ることができる表示装置を提供することを目的とする。
【0022】
また、本発明の他の目的は、アクチュエータ部に対して駆動電圧を印加する回路として例えばTFTを用いた場合に、そのサイズを小さくすることができ、アクチュエータ部の面積に対応したスペース内で、高耐圧・大出力電流のTFTを形成することを可能とする表示装置を提供することを目的とする。
【0023】
また、本発明の他の目的は、アクチュエータ部に対して駆動電圧を印加する回路による画素面積の減少がなく、画素の開口率を確保することができる表示装置を提供することにある。
【0024】
また、本発明の他の目的は、アクチュエータ部への充電を高速に行うことができ、かつ、低消費電力を図ることができる表示装置を提供することにある。
【0025】
【課題を解決するための手段】
本発明に係る表示装置は、画素に応じて配列され、変位動作に応じて対応する画素をON/OFF制御するアクチュエータ部を有する表示部と、各画素に対してそれぞれ選択/非選択を指示する多数の選択線と、選択状態にある各画素に対してそれぞれ画素信号を供給する多数の信号線と、1つの選択線からの指示と1つの信号線からの信号に応じて、対応するアクチュエータ部を駆動制御する駆動回路が前記多数の画素に応じて配列された駆動部とを具備し、前記アクチュエータ部は、一対の電極を有するコンデンサ構造を有し、前記駆動回路は、前記選択線からの選択信号に基づいて、非選択時に前記信号線からの信号の入力を禁止し、選択時に前記信号線からの信号の入力を許可する論理ゲートと、前記論理ゲートの出力信号に基づいて前記アクチュエータ部を変位制御するための駆動電圧を発生する駆動電圧発生回路とを有し、前記駆動電圧発生回路は、第1の薄膜トランジスタによるソース共通形増幅器と、該ソース共通形増幅器と電源との間に接続された第2の薄膜トランジスタとを有し、選択状態にある各画素の前記第2の薄膜トランジスタのゲートに対して抵抗制御電圧を印加する抵抗制御回路を有することを特徴とする。
【0026】
ここで、論理ゲートと駆動電圧発生回路との間には、選択時における前記論理ゲートの出力を保持し、該出力を制御電圧とするコンデンサを有する。このコンデンサとしては、論理ゲートと駆動電圧発生回路との間に積極的にコンデンサを接続するようにしてもよいし、第2の薄膜トランジスタにおけるゲート−ソース間のキャパシタにて代用することもできる。
【0027】
これにより、まず、選択時においては、論理ゲートを通じて入力された信号線からの信号がコンデンサにて保持される。非選択時においては、前回の選択時における信号がそのままコンデンサにて保持される。コンデンサにて保持された信号は、制御電圧として後段の駆動電圧発生回路に印加される。
【0028】
即ち、例えば1行目の画素群が選択されたとき、各信号線からの信号がこれら画素群についてのコンデンサにそれぞれ保持され、その後に非選択状態となった場合、各信号線からの信号は、論理ゲートにて入力が禁止されることから、コンデンサには供給されず、各コンデンサには、1行目の選択時における前記信号が保持されたままとなる。そして、次のフレーム(あるいはフィールド)にて再び1行目の画素群が選択されたときに、再び各信号線からの信号が論理ゲートを通じてコンデンサに供給され、それぞれ保持されることになる。
【0029】
一方、駆動電圧発生回路は、コンデンサにて保持されている信号が制御電圧として印加され、該制御電圧に基づいてアクチュエータ部を変位制御するための駆動電圧を発生する。従って、アクチュエータ部は、選択時においては、信号線からの信号に応じた制御電圧に基づいて変位制御され、非選択時においては、前回の選択時における変位状態が保持されることになる。
【0030】
上述の動作がフレーム(あるいはフィールド)単位に繰り返されることで、表示部に画像が表示されることになる。
【0031】
このように、本発明では、駆動電圧発生回路は、コンデンサからの制御電圧に基づいてアクチュエータ部を変位制御するための駆動電圧を発生する。コンデンサは、論理ゲートの出力を保持し、前記駆動電圧発生回路に対して前記制御電圧として印加する。
【0032】
つまり、駆動電圧発生回路には、一般の論理回路に用いられている信号レベルが印加されることになる。この信号レベルとしては、例えば5VTTLレベル、5VCMOSレベルといった5Vロジックレベルや3.3Vロジックレベル等の低ロジック電圧などがある。
【0033】
従って、本発明においては、アクチュエータ部に対して駆動電圧を印加する駆動電圧発生回路を一般の論理回路に用いられている信号レベルにて動作させることができ、駆動回路系の小型化を図ることができる。
【0034】
また、上述の構成により、前記選択信号の電圧や前記制御電圧として低ロジック電圧のバイナリ出力を適用することが可能となる。
【0035】
そして、本発明では、選択状態にある各画素の前記第2の薄膜トランジスタのゲートに対して抵抗制御電圧を印加する抵抗制御回路を有することから、アクチュエータ部への充電時及び放電時において、プルアップ抵抗の抵抗値を適宜変更することが可能となる。
【0036】
このことによる効果をアクチュエータ部に対する充電及び放電を主体に説明する。まず、アクチュエータ部に対する充電期間(例えば第1の薄膜トランジスタがOFFの期間)は、アクチュエータ部への充電が開始される期間(充電開始期間)と、アクチュエータ部への充電を維持する期間(充電維持期間)とを含み、アクチュエータ部に対する放電期間(第1の薄膜トランジスタがONの期間)は、アクチュエータ部での放電が開始される期間(放電開始期間)と、アクチュエータ部での放電を維持する期間(放電維持期間)とを含む。
【0037】
これら充電期間及び放電期間を画素の属性(ON/OFF)でみた場合、充電開始期間は、当該画素について、例えば前回の属性であるOFFから今回の属性であるONに切り換える期間を指し、充電維持期間は、当該画素の属性をONに維持させる期間を指す。
【0038】
また、放電開始期間は、当該画素について、例えば前回の属性であるONから今回の属性であるOFFに切り換える期間を指し、放電維持期間は、当該画素の属性をOFFに維持させる期間を指す。
【0039】
そして、例えば、アクチュエータ部への充電開始期間において、抵抗制御回路を通じて第2の薄膜トランジスタのゲートに高い電圧を印加する。これにより、第2の薄膜トランジスタのドレイン電流が大きくなる。即ち、第2の薄膜トランジスタの抵抗値が小さくなり、これに伴い、アクチュエータ部のキャパシタンスと第2の薄膜トランジスタの抵抗によるCR時定数が小さくなり、アクチュエータ部の充電が高速に行われることになる。
【0040】
一方、アクチュエータ部における上述の充電開始期間以外の期間(充電維持期間、もしくは放電開始期間、もしくは放電維持期間)においては、抵抗制御回路を通じて第2の薄膜トランジスタのゲートに低い電圧を印加する。これにより、第2の薄膜トランジスタの抵抗値が大きくなり、プルアップ抵抗として機能することになる。この場合、充電開始期間を除く充電期間、即ち、充電維持期間においては、第1の薄膜トランジスタがOFFであるため、プルアップ抵抗とアクチュエータ部のキャパシタンスからなる時定数で充電が継続される。このとき、第2の薄膜トランジスタの抵抗値が高くなるが、アクチュエータ部への充電は、充電開始期間においてほとんど完了しているため、充電への影響はない。逆に、不要な電流が流れないということから消費電力の低減において有利となる。
【0041】
放電期間においては、第1の薄膜トランジスタがONとなるので、第2の薄膜トランジスタでの電圧降下によってアクチュエータ部の一方の電極の電位を第1の薄膜トランジスタのソース電位(例えば接地電位)にすることができる。更に、充電維持期間と放電維持期間では、アクチュエータ部の一方の電極の電位に変化はない。特に、放電維持期間では、第1の薄膜トランジスタがONであるため、第2の薄膜トランジスタがプルアップ抵抗として機能することで、不要な電流による消費電力を低減することができる。つまり、第2の薄膜トランジスタに印加される電源電圧による消費電力を低く抑えることができる。
【0042】
そして、前記構成において、前記抵抗制御回路は、前記表示部における画素の列数と同じ本数の抵抗制御線と、前記各抵抗制御線に対応して接続され、選択状態にある各画素のそれぞれ少なくともアクチュエータ部への充電開始期間とそれ以外の期間とに応じて抵抗制御電圧を可変にして出力する出力回路とを有するようにしてもよい。この場合、前記抵抗制御電圧は、前記アクチュエータ部への充電開始期間に、前記第2の薄膜トランジスタのソース−ドレイン間抵抗の抵抗値が低くなる電圧とし、前記それ以外の期間(充電維持期間、もしくは放電開始期間、もしくは放電維持期間)は、前記第2の薄膜トランジスタによるソース−ドレイン間抵抗の抵抗値が高くなる電圧とする。
【0043】
また、前記構成において、ある画素の前記画素信号の属性をON又はOFFとし、該画素における前回の画素信号の属性と今回の画素信号の属性との遷移の情報を属性遷移情報と定義したとき、前記抵抗制御回路は、前記表示部における画素の列数と同じ本数の抵抗制御線と、前記各抵抗制御線に対応して接続され、選択状態にある各画素における前記属性遷移情報に応じた抵抗制御電圧を出力する出力回路とを有するようにしてもよい。この場合、前記抵抗制御電圧は、前記属性遷移情報が示す属性の遷移が、前記アクチュエータ部への充電開始を示す場合に、前記第2の薄膜トランジスタのソース−ドレイン間抵抗の抵抗値が低くなる電圧とし、前記属性遷移情報が示す属性の遷移が、前記アクチュエータ部への充電開始以外を示す場合に、前記第2の薄膜トランジスタによるソース−ドレイン間抵抗の抵抗値が高くなる電圧とする。
【0044】
これらの構成における抵抗制御回路による動作を説明すると、例えば1つの画素を見たとき、該画素に供給される画素信号の属性が例えば前回の属性がOFFで、かつ、今回の選択においてONに切り換わる場合は、該画素に対応する駆動回路では、まず、当該画素を含む行の選択によって、論理ゲートを介して画素信号がコンデンサの保持電圧レベルを変更し、変更後の保持電圧が制御電圧として駆動電圧発生回路に供給され、これにより、第1の薄膜トランジスタが例えばONからOFFに変わる。
【0045】
一方、抵抗制御回路では、当該画素に対応する出力回路からは、選択行に関する画素の属性に応じた抵抗制御電圧(例えば高レベルの電圧)が出力されることになる。この高レベルの抵抗制御電圧は、当該画素に対応する抵抗制御線を通じて第2の薄膜トランジスタのゲートに印加され、該第2の薄膜トランジスタにおける抵抗値が低くなり、アクチュエータ部は、急速に充電が行われることになる。
【0046】
これにより、アクチュエータ部の一方の電極の電位が電源の電位近くまで急速に上昇し、その結果、アクチュエータ部が変位動作して、当該画素が発光することとなる。
【0047】
当該画素に供給される画素信号の属性が例えば今回の選択においてONからOFFに切り換わる場合と、OFFを維持する場合は、上述とは逆に、第1の薄膜トランジスタがONになる。抵抗制御回路では、選択行に関する画素の属性に応じた抵抗制御電圧(例えば低レベルの電圧)が出力され、第2の薄膜トランジスタの抵抗値は高くなり、プルアップ抵抗として機能することになる。
【0048】
これにより、第2の薄膜トランジスタでの電圧降下によってアクチュエータ部の一方の電極の電位が第1の薄膜トランジスタのソース電位(例えば接地電位)とほぼ同じになり、アクチュエータ部が例えば復帰動作し、その結果、当該画素が消光する、又はアクチュエータ部の復帰動作、つまり、画素の消光を維持することとなる。
【0049】
最後に、当該画素に供給される画素信号の属性がONを維持する場合は、第1の薄膜トランジスタはOFFを維持することになる。抵抗制御回路では、選択行に関する画素の属性に応じた抵抗制御電圧(例えば低レベル電圧)が出力され、これにより、第2の薄膜トランジスタの抵抗値は高くなり、プルアップ抵抗として機能し、この抵抗値とアクチュエータ部のキャパシタンスからなる時定数で充電を継続する。この場合、上述したように、不要な電流が流れなくなるため、消費電力の低減において有利になる。
【0050】
ところで、通常、薄膜トランジスタを抵抗として使用する場合は、デプレッション型FETを用いるのが一般的であるが、上述のように、出力回路を通じて第2の薄膜トランジスタのゲートに印加すべき抵抗制御電圧を出力するようにしているため、出力回路の出力段に例えば増幅器を接続すれば、該増幅器の増幅率の選定によって様々な電圧を出力することができることから、第2の薄膜トランジスタとして、エンハンスメント形FETを使用することも可能である。
【0051】
これは、例えばCdSe材料等のように、nチャネルしか形成できない材料にも対応することができ、また、nチャネルのエンハンスメント形FETしか形成できない場合にも十分に対応させることができる。
【0052】
また、薄膜トランジスタの通常の使用例では、基板とソース端子とを接続して、3端子構造とすることが一般的である。この場合、第2の薄膜トランジスタのゲートに印加すべきゲート電圧を、流動的なソース電位に基づいて制御しなければならないため、各信号の電位関係をいちいち把握する必要があり、設計が面倒になると共に、設計の自由度も低下するおそれがある。
【0053】
しかし、本発明では、少なくとも前記第2の薄膜トランジスタは、ソース端子と分離され、かつ、半導体基板に対するバイアス端子を有する4端子構造とすれば、第2の薄膜トランジスタのゲート電圧を、基板電位という固定電位に基づいて制御することができ、設計が容易になると共に、設計の自由度も向上する。
【0054】
また、前記論理ゲートは、トランスファゲートであってもよい。この場合、論理ゲートを1つのトランジスタにて構成することが可能となり、論理ゲートを駆動電圧発生回路と共に薄膜トランジスタにてアクチュエータ部の面積に対応したスペース内で形成することができる。しかも、この構成で、駆動回路として薄膜トランジスタを用いた場合、1つの導電型(例えばnチャネル)によるトランジスタの形成も可能となる。
【0055】
【発明の実施の形態】
以下、本発明に係る表示装置の実施の形態例について、図1〜図19を参照しながら説明する。
【0056】
本実施の形態に係る表示装置10は、図1に示すように、表示装置10としての表示面積を有する導光板12の背面に、複数個の表示素子14が配列されて構成されている。
【0057】
表示素子14は、図2に示すように、光源16からの光18が導入される光導波板20と、該光導波板20の背面に対向して設けられ、かつ多数のアクチュエータ部22が画素に対応してマトリクス状あるいは千鳥状に配列された表示部24とを有する。
【0058】
画素の配列構成は、図3に示すように、2つのアクチュエータ部22にて1つのドットを構成し、更に、3つのドット(赤色ドット26R、緑色ドット26G及び青色ドット26B)で1つの画素28を構成する。また、図2の表示素子14においては、画素28の並びを水平方向に32個(96ドット)、垂直方向に32個(32ドット)としている。
【0059】
そして、この表示装置10は、図1に示すように、例えばVGA(Video Graphics Array)の規格に準拠すべく、水平方向に640画素(1920ドット)が並び、垂直方向に480画素(480ドット)が並ぶように、導光板12の背面に、表示素子14を水平方向に20個、垂直方向に15個配列させるようにしている。
【0060】
導光板12は、ガラス板やアクリル板等の可視光領域での光透過率が大であって、かつ、均一なものが使用され、各表示素子14間は、ワイヤボンディングや半田付け、端面コネクタ、裏面コネクタ等で接続することにより相互間の信号供給が行えるようになっている。
【0061】
なお、前記導光板12と各表示素子14の光導波板20は、屈折率が類似したものが好ましく、導光板12と光導波板20とを貼り合わせる場合には、透明な接着剤や液体を用いてもよい。この接着剤や液体は、導光板12や光導波板20と同様に、可視光領域において均一で、かつ、高い光透過率を有することが好ましく、また、屈折率も導光板12や光導波板20と近いものに設定することが、画面の明るさを確保する上で望ましい。
【0062】
ところで、各表示素子14においては、図2に示すように、各アクチュエータ部22上に、それぞれ画素構成体30が積層されている。
【0063】
表示部24は、例えばセラミックスにて構成されたアクチュエータ基板32を有し、該アクチュエータ基板32の各画素28に応じた位置にアクチュエータ部22が配設されている。前記アクチュエータ基板32は、一主面が光導波板20の背面に対向するように配置されており、該一主面は連続した面(面一)とされている。アクチュエータ基板32の内部には、各画素28に対応した位置にそれぞれ後述する振動部を形成するための空所34が設けられている。各空所34は、アクチュエータ基板32の他端面に設けられた径の小さい貫通孔36を通じて外部と連通されている。
【0064】
前記アクチュエータ基板32のうち、空所34の形成されている部分が薄肉とされ、それ以外の部分が厚肉とされている。薄肉の部分は、外部応力に対して振動を受けやすい構造となって振動部38として機能し、空所34以外の部分は厚肉とされて前記振動部38を支持する固定部40として機能するようになっている。
【0065】
つまり、アクチュエータ基板32は、最下層である基板層32Aと中間層であるスペーサ層32Bと最上層である薄板層32Cとの積層体であって、スペーサ層32Bのうち、アクチュエータ部22に対応する箇所に空所34が形成された一体構造体として把握することができる。基板層32Aは、補強用基板として機能するほか、配線用の基板としても機能するようになっている。なお、前記アクチュエータ基板32は、一体焼成であっても、後付けであってもよい。
【0066】
前記基板層32A、スペーサ層32B及び薄板層32Cの構成材料としては、例えば、安定化酸化ジルコニウム、部分安定化酸化ジルコニウム、酸化アルミニウム、酸化マグネシウム、酸化チタン、スピネル及びムライト等の高耐熱性、高強度及び高靭性を兼ね備えるものが好適に採用される。なお、基板層32A、スペーサ層32B及び薄板層32Cは、全て同一材料としてもよく、それぞれ別の材料としてもよい。
【0067】
そして、前記薄板層32Cの厚みとしては、アクチュエータ部22を大きく変位させるために、通常50μm以下とされ、好ましくは3〜20μm程度とされる。
【0068】
スペーサ層32Bは、アクチュエータ基板32に空所34を構成するものとして存在していればよく、その厚みは特に制限されるものではない。しかし一方で、空所34の利用目的に応じてその厚みを決定してもよく、その中でもアクチュエータ部22が機能する上で必要以上の厚みを有さず、例えば図4に示すように、薄い状態で構成されていることが好ましい。即ち、スペーサ層32Bの厚みは、利用するアクチュエータ部22の変位の大きさ程度であることが好ましい。
【0069】
このような構成により、薄肉の部分(振動部38の部分)の撓みが、その撓み方向に近接する基板層32Aにより制限され、意図しない外力の印加に対して、前記薄肉部分の破壊を防止するという効果が得られる。なお、基板層32Aによる撓みの制限効果を利用して、アクチュエータ部22の変位を特定値に安定させることも可能である。
【0070】
また、スペーサ層32Bを薄くすることで、アクチュエータ基板32自体の厚みが低減し、曲げ剛性を小さくすることができるため、例えばアクチュエータ基板32を別体に接着・固定するにあたって、相手方(例えば光導波板20)に対し、自分自身(この場合、アクチュエータ基板32)の反り等が効果的に矯正され、接着・固定の信頼性の向上を図ることができる。
【0071】
加えて、アクチュエータ基板32が全体として薄く構成されるため、アクチュエータ基板32を製造する際に、原材料の使用量を低減することができ、製造コストの観点からも有利な構造である。従って、スペーサ層32Bの具体的な厚みとしては、3〜50μmとすることが好ましく、中でも3〜20μmとすることが好ましい。
【0072】
一方、基板層32Aの厚みとしては、上述したスペーサ層32Bを薄く構成することから、アクチュエータ基板32全体の補強目的として、一般に50μm以上、好ましくは80〜300μm程度とされる。
【0073】
ここで、アクチュエータ部22と画素構成体30の具体例を図5に基づいて説明する。なお、図5は、外力に対して変形しない材料で構成されている桟42と、光導波板20との間に光遮蔽層44を設けた場合を示す。
【0074】
まず、アクチュエータ部22は、図5に示すように、前記振動部38と固定部40のほか、該振動部38上に直接形成された圧電/電歪層46と、該圧電/電歪層46の上面と下面に形成された一対の電極48(下部電極48a及び上部電極48b)とを有する。
【0075】
一対の電極48は、図5に示すように、圧電/電歪層46に対して上下に形成した構造や片側だけに形成した構造でもよいし、圧電/電歪層46の上部のみに一対の電極48を形成するようにしてもよい。
【0076】
一対の電極48を圧電/電歪層46の上部のみに形成する場合、一対の電極48の平面形状としては、多数のくし歯が相補的に対峙した形状のほか、特開平10−78549号公報にも示されているように、渦巻き状や多枝形状などを採用してもよい。
【0077】
ところで、図5に示すように、一対の電極48として、圧電/電歪層46の下面に下部電極48aを形成し、圧電/電歪層46の上面に上部電極48bを形成した場合においては、図2及び図5に示すように、アクチュエータ部22を空所34側に凸となるように一方向に屈曲変位させることも可能であり、その他、図6に示すように、アクチュエータ部22を光導波板20側に凸となるように、他方向に屈曲変位させることも可能である。なお、図6に示す例は、光遮蔽層44(図2参照)を形成しない場合を示す。
【0078】
一方、画素構成体30は、例えば図5に示すように、アクチュエータ部22上に形成された白色散乱体50と色フィルタ52と透明層54との積層体で構成される変位伝達部である。
【0079】
更に、前記積層体の他に、(1)前記白色散乱体50の代わりに光反射層と絶縁層を積層して介在させた場合、(2)アクチュエータ部22上に形成された画素構成体30である変位伝達部を有色散乱体と透明層の積層体で構成した場合、(3)前記変位伝達部を透明層、有色散乱体、光反射層及び絶縁層の積層体で構成した場合、等の組み合わせが考えられる。
【0080】
また、この表示素子14においては、図2、図5及び図6に示すように、光導波板20とアクチュエータ基板32との間において、画素構成体30以外の部分に形成された桟42を有して構成され、図6の例では、桟42の上面に直接光導波板20が固着された場合を示している。桟42の材質は、熱、圧力に対して変形しないものが好ましい。
【0081】
ここで、表示素子14の動作を図2及び図5を参照しながら簡単に説明する。まず、下部電極48aを電位の基準点(例えば50V)に取ると、上部電極48bに例えば高レベルの駆動電圧(60V)が印加された場合、上部電極48b及び下部電極48a間に低レベル電圧(−10V)がかかり、反対に、上部電極48bに低レベルの駆動電圧(0V)が印加された場合、上部電極48b及び下部電極48a間に高レベル電圧(50V)がかかることになる。
【0082】
このような状態で、光導波板20の例えば端部から光18が導入される。この場合、画素構成体30が光導波板20に接触していない状態で、光導波板20の屈折率の大きさを調節することにより、全ての光18を光導波板20の前面及び背面において透過することなく内部で全反射させるようにする。光導波板20の屈折率nとしては、1.3〜1.8が望ましく、1.4〜1.7がより望ましい。
【0083】
この例においては、アクチュエータ部22の自然状態において、画素構成体30の端面が光導波板20の背面に対して光18の波長以下の距離で接触しているため、光18は、画素構成体30の表面で反射し、散乱光62となる。この散乱光62は、一部は再度光導波板20の中で反射するが、散乱光62の大部分は光導波板20で反射されることなく、光導波板20の前面(表面)を透過することになる。これによって、全てのアクチュエータ部22がON状態となり、そのON状態が発光というかたちで具現され、しかも、その発光色は画素構成体30に含まれる色フィルタ52や白色散乱体50の色に対応したものとなる。この場合、全てのアクチュエータ部22に対応する画素がON状態となっているため、表示素子14の画面からは白色が表示されることになる。
【0084】
また、更には、アクチュエータ部の上部電極48bに対して、先に例示した低レベル電圧(−10V)が駆動電圧として印加されることにより、画素構成体30の端面が光導波板20の背面に対して押し付ける状態で接触し、より確実なON状態を作り出すことが可能となり、安定した表示が可能となる。
【0085】
この状態から、あるドット26に対応するアクチュエータ部22の上部電極48bに高レベルの駆動電圧(60V)が印加されると、当該アクチュエータ部22が図2に示すように、空所34側に凸となるように屈曲変位、即ち、下方に屈曲変位して、画素構成体30の端面が光導波板20から離隔し、当該アクチュエータ部22に対応する画素がOFF状態となり、そのOFF状態が消光というかたちで具現される。
【0086】
つまり、この表示素子14は、画素構成体30の光導波板20への接触の有無により、光導波板20の前面における光の発光(漏れ光62)の有無を制御することができる。
【0087】
そして、各表示素子14は、図7に示すように、駆動部70を有する。この駆動部70は、表示部24の各画素(アクチュエータ部22)に対応して配列され、対応するアクチュエータ部22を駆動制御する駆動回路72と、多数の画素(アクチュエータ部22)の行数に応じた本数の行選択線74と、多数の画素の列数に応じた本数の信号線76とを有する。
【0088】
また、この駆動部70は、垂直シフト回路78と、水平シフト回路80と、信号制御回路82と、抵抗制御回路100とを有する。
【0089】
垂直シフト回路78は、行選択線74に選択的に選択信号Ssを供給して、1行単位にアクチュエータ部22を順次選択する。水平シフト回路80は、信号線76にパラレルに画素信号Sdを出力して、前記垂直シフト回路78にて選択された行(選択行)の各駆動回路72にそれぞれ画素信号Sdを供給する。信号制御回路82は、水平シフト回路80と、入力される映像信号Sv及び同期信号Scに基づいて垂直シフト回路78及び水平シフト回路80を制御する。
【0090】
抵抗制御回路100は、表示部24における画素の列数と同じ本数の抵抗制御線102と、各抵抗制御線102に対応して接続された出力回路104とを有する。各出力回路104には、それぞれ対応する信号線76から画素信号Sdが供給され、対応する抵抗制御線102から、画素信号Sdに応じた抵抗制御電圧Vgが出力されるようになっている。
【0091】
具体的には、出力回路104は、図8に示すように、カウンタ110と、レジスタ112と、調整回路114と、増幅器116とを有する。増幅器116は例えばオペアンプ等で構成することができる。
【0092】
カウンタ110は、垂直シフト回路78(図7参照)からの同期信号Sh(行選択のタイミングに同期した信号)の入力毎に計数を行い、表示部24の行数+1を計数した時点で、初期値「1」に復帰するという計数動作を行う。つまり、カウンタ110での計数値が現在選択している行を示すこととなる。
【0093】
レジスタ112は、対応する出力回路104が管轄する列の画素毎の属性(ON/OFF)を1/0のビット情報として格納する記憶装置として機能する。
【0094】
調整回路114は、例えばカウンタ110での計数の終了を示す割込み入力に基づいてイネーブル状態となり、レジスタ112の記憶領域のうち、カウンタ110が示す計数値に対応するアドレスからビット情報を読み出して、その読み出したビット情報と信号線76を通じて供給された今回の画素信号Sdの属性とを比較して、その比較結果に基づいた増幅用の信号Srを出力する。
【0095】
増幅器106は、供給された増幅用の信号Srを所定の増幅率で増幅して、対応する抵抗制御線102に電圧信号(抵抗制御電圧Vg)として出力する。画素信号Sdの属性と抵抗制御電圧Vgとの関係は後述する。
【0096】
その後、今回の画素信号Sdの属性をビット情報として、レジスタ112の記憶領域のうち、カウンタ110が示す計数値に対応するアドレスに格納する。
【0097】
なお、垂直シフト回路78、水平シフト回路80、信号制御回路82及び抵抗制御回路100には、電源部84から電源電圧が供給される。駆動回路72の具体例については後述する。
【0098】
ここで、駆動部70の実装について説明する。駆動部70を表示素子14に実装する場合、アクチュエータ部22が形成されたアクチュエータ基板32のアクチュエータ部22の形成面に実装することが考えられる。しかし、この場合、画素の開口率に直接関わるアクチュエータ部22の面積を十分に確保できなくなるおそれがある。一方、アクチュエータ基板32のうち、アクチュエータ部22が形成されていない面に実装する場合、実装スペースの確保が困難であるだけでなく、工程が複雑になり、アクチュエータ基板32の歩留まりの低下を招くおそれがある。
【0099】
そこで、本実施の形態では、図9に示すように、多数の画素に応じて配列されたアクチュエータ部22をアクチュエータ基板32に形成し、駆動部70を別の回路基板130に形成し、光導波板20とアクチュエータ基板32とを貼り合わせ、更に、アクチュエータ基板32の裏面に回路基板130を貼り合わせる。
【0100】
具体的には、図10に示すように、一主面に多数のアクチュエータ部22(図9参照)が配列形成されたアクチュエータ基板32のほかに、一主面に駆動回路72(形成範囲を破線で示す)が配列形成された回路基板130を用意する。アクチュエータ基板32の一主面から他主面につながるスルーホール66(図5参照)を各アクチュエータ部22に対応して多数設け、該スルーホール66におけるアクチュエータ基板32の他主面側に電極パッド132を形成する。即ち、これら電極パッド132は、一主面に設けられたアクチュエータ部22に対応した位置に設けられることになる。
【0101】
一方、回路基板130は、アクチュエータ基板32の裏面に貼り合わせたときに、各電極パッド132に対応した位置にそれぞれ駆動回路72の出力パッド134が形成されている。これら電極パッド132と出力パッド134との電気的接続によって、回路基板130における各駆動回路72とアクチュエータ基板32における各アクチュエータ部22とが電気的に接続されることになる。
【0102】
これらアクチュエータ基板32と回路基板130との貼り合わせは、アクチュエータ基板32の裏面(多数の電極パッド132が形成された面)と回路基板130の一主面とを互いに合わせ、アクチュエータ基板32における電極パッド132と回路基板130における出力パッド134とを例えば半田や導電性樹脂などで貼り合わせる。この貼り合わせによって、アクチュエータ部22の一方の電極(例えば上部電極48b)と駆動回路72の出力とが電気的に接続されることになる。
【0103】
このような構成により、画素の開口率に直接関わるアクチュエータ部22を、駆動回路72の形成面積を考慮せずに配列形成することができ、駆動回路72についても、アクチュエータ部22の形成面積を考慮せずに配列形成することができる。
【0104】
従って、画素の開口率を大幅に向上させることができると共に、駆動回路72のレイアウトも自由に設定することができ、回路素子の選択性の向上、設計の自由度の向上を実現させることができる。これは、表示装置10の製造コストの低廉化を図ることができるほか、表示装置10の利用形態(設置される環境や使用目的等)に応じて様々な構成の表示装置10を作製できることにつながる。
【0105】
更に、この実施の形態では、図10に示すように、回路基板130の一主面に、駆動回路72のほかに、行選択線74、信号線76及び抵抗制御線102を形成するようにしている。アクチュエータ部22が形成されたアクチュエータ基板32に行選択線74、信号線76及び抵抗制御線102を形成する場合は、アクチュエータ部22間の隙間を蛇行させながら配線する必要があり、配線設計の自由度が低くなることと、寄生インダクタンスや寄生抵抗の発生も懸念される。
【0106】
しかし、本実施の形態のように、行選択線74、信号線76及び抵抗制御線102を駆動回路72と共に回路基板130に形成することにより、アクチュエータ部22の配置に関係なく、自由に配線形成することができることから、配線設計の自由度が向上すると共に、寄生インダクタンスや寄生抵抗の低減も期待できる。
【0107】
回路基板130の構成材料としては、セラミックス、ガラス、プラスチック(板状もしくはフィルム状)等を用いることができる。例えばガラスについては、高耐熱性であることと、表面の欠陥が少ない、あるいは小さいことが好ましい。市販のものでは、コーニング社製のEagle2000、Code1737、日本板硝子社製のNA35、旭硝子社製のAN635を使用することができる。
【0108】
また、プラスチックを用いる場合は、軽量、堅牢、柔軟で、製造コスト的に有利なロール・ツー・ロール方式が適用できるという利点がある。しかし、耐熱性で問題があるため、低温でTFTを製造することが好ましい。
【0109】
一方、行選択線74への選択信号Ssの供給や、信号線76への画素信号Sdの供給、並びに論理ゲート90への電源供給として、図9に示すように、低圧ロジックIC136を用いることができる。この場合、回路基板130の一主面に形成された駆動部70から多数の配線を回路基板130の外部へと引き出す必要があるが、この方法として、図11に示すように、アクチュエータ部22と回路基板130との貼り合わせ部分から例えばACF(Anisotropic Conductive Film)138を介して直接FPC(Flexible Printed Circuit)やTAB(Tape Automated Bonding)などのケーブル140を通じて低圧ロジックIC136(図9参照)に接続する方法が考えられる。
【0110】
しかし、この方法の場合、ケーブル140を引き回すスペースが必要になることから、図1に示すように、多数の表示素子14を配列させて大型の表示装置10を構成した場合に、表示素子14間の接合部の隙間が大きくなるという問題が生じる。
【0111】
そこで、本実施の形態では、回路基板130としてガラスを用いる場合、図12に示すように、回路基板130の一主面から端面及び裏面にかけて配線パターン142を印刷し(端面印刷)、回路基板130の裏面において、ACF138及びケーブル140を通じて低圧ロジックIC136(図9参照)に接続する。
【0112】
回路基板130としてプラスチックあるいはセラミックスを用いる場合は、図10に示すように、回路基板130に、それぞれ駆動回路72に対応してスルーホール144を形成し、各スルーホール144から配線を引き出すようにすればよい。
【0113】
これらの方法においては、表示素子14間の接合部の隙間を限りなく小さくすることができ、大型の表示装置10を構成した場合に、各表示素子14の継ぎ目が目立たなくなり、画像表示上の品位を高めることができる。
【0114】
なお、駆動部70を回路基板130に形成した場合は、図11及び図12に示すように、回路基板130に1以上の通気孔170を形成することが好ましい。これにより、アクチュエータ部22の耐久性並びに表示素子14及び表示装置10の耐久性が著しく向上する。
【0115】
次に、本実施の形態に係る駆動回路72について説明する。該駆動回路72は、図13に示すように、論理ゲート90と、コンデンサC1と、駆動電圧発生回路94とを有する。
【0116】
論理ゲート90は、行選択線74から供給される選択信号Ssに基づいて、非選択時に信号線76からの画素信号Sdの入力を禁止し、選択時に信号線76からの画素信号Sdの入力を許可する。コンデンサC1は、選択時における論理ゲート90の出力を保持し、制御電圧Vc1として出力する。駆動電圧発生回路94は、前記コンデンサC1からの制御電圧Vc1と抵抗制御線102からの抵抗制御電圧Vgとに基づいてアクチュエータ部22を変位制御するための駆動電圧Vdを発生する。
【0117】
次に、本実施の形態に係る駆動回路72の具体例について図14を参照しながら説明する。
【0118】
この具体例に係る駆動回路72は、図14に示すように、論理ゲート90がトランスファゲートM1で構成され、駆動電圧発生回路94は、チャネル幅の大きいTFT(パワーTFT(M2))を有する。
【0119】
パワーTFT(M2)は、ゲートに、コンデンサC1の一方の端子が抵抗R2を介して接続され、ドレインには、チャネル幅の大きいTFT(パワーTFT(M3))を通じて電源電圧(60V)が印加される。また、パワーTFT(M2)のドレインは、抵抗R4を介してアクチュエータ部22における上部電極48bに接続されている。
【0120】
トランスファゲートM1、パワーTFT(M2)、パワーTFT(M3)は共に、エンハンスメント型のn−FETにて構成されている。図14に示されている抵抗R1及びR2は必ずしも接続する必要はない。また、コンデンサC1についてもパワーTFT(M2)のゲート−ソース間のキャパシタCgsにて代用することができる。
【0121】
また、行選択線74に供給される選択信号Ssは、高レベルが5V、低レベルが0Vに設定され、信号線76に供給される画素信号Sdは、高レベルが5V(属性:OFF)、低レベルが0V(属性:ON)に設定されている。
【0122】
そして、パワーTFT(M3)のゲートには、対応する抵抗制御線102を介して抵抗制御回路100の1つの出力回路104(図7参照)が接続されている。
【0123】
図7に示す抵抗制御回路100の動作について説明すると、まず、垂直シフト回路78によって1つの行が選択されると、垂直シフト回路78から同期信号Shが各出力回路104のカウンタ110に供給され、各カウンタ110において計数が行われ、更に各調整回路114がイネーブルとされる。イネーブル状態とされた調整回路114は、レジスタ112から今回の選択行に関するビット情報を読み出し、その読み出したビット情報と信号線76を通じて供給された今回の画素信号Sdの属性とを比較して、その比較結果に基づいた増幅用の信号Srを出力する。
【0124】
各増幅器106は、入力された増幅用の信号Srを所定の増幅率にて増幅して、対応する抵抗制御線102に出力する。
【0125】
表示部24では、垂直シフト回路78にて1つの行が選択されており、この選択された行に関する各画素には、それぞれ対応する信号線76と抵抗制御線102からそれぞれ画素信号Sdと抵抗制御電圧Vgが供給されることになる。
【0126】
そして、選択された画素においては、図14に示すように、信号線76を通じて供給された画素信号SdがトランスファゲートM1を介してコンデンサC1に蓄積され、該コンデンサC1での蓄積電圧が制御電圧Vc1としてパワーTFT(M2)のゲートに印加される。
【0127】
また、パワーTFT(M3)のゲートには、抵抗制御線102を通じて供給された抵抗制御電圧Vgが印加される。
【0128】
ここで、説明を簡単にするために、図15に示すように、4行走査で5階調(4ステップ/1フレーム)であって、特に、1行目の画素が1フレームの1ステップ目でON、3ステップ目でOFFした場合を想定する。
【0129】
図15において実線で囲む期間が選択期間、破線で囲む期間が非選択期間である。選択期間は、論理ゲート90(トランスファゲートM1)をONにして、パワーTFT(M2)のゲート電圧レベルを変更する期間である。また、アクチュエータ部22への充電は、1ステップの期間(=選択期間×走査行数)で行っている。
【0130】
そして、1行目の画素においては、ステップ1の選択期間で属性がOFFからONに切り換わり、アクチュエータ部22への充電が開始される。その後のステップ1の非選択期間並びにステップ2の選択期間及び非選択期間は、アクチュエータ部22への充電を維持する期間としてみることができる。
【0131】
従って、ステップ1及びステップ2で示すアクチュエータ部22への充電期間Taのうち、前回の属性がOFFであって、かつ、今回の属性がONの場合における選択期間を充電開始期間Ta1として定義することができ、それ以外の期間を充電維持期間Ta2として定義することができる。
【0132】
また、ステップ3の選択期間では、属性がONからOFFに切り換わり、アクチュエータ部22での放電が開始されることになる。その後の3ステップ目の非選択期間並びに4ステップ目の選択期間及び非選択期間は、アクチュエータ部22への放電を維持する期間としてみることができる。
【0133】
従って、ステップ3及びステップ4で示すアクチュエータ部22での放電期間Tbのうち、前回の属性がONであって、かつ、今回の属性がOFFの場合における選択期間を放電開始期間Tb1として定義することができ、それ以外の期間を放電維持期間Tb2として定義することができる。
【0134】
上述のことを前提として、画素信号Sdの属性と抵抗制御電圧Vgとの関係を説明する。まず、パワーTFT(M3)の入出力特性は、図16に示すように、Vg−Vsg≧0の領域において、0Vを基点として、Vg−Vsgの増加に伴ってドレイン電流Idの値が指数関数的に増加する特性を有する。
【0135】
そして、パワーTFT(M3)をスイッチングトランジスタとしてではなく、抵抗として使用するのであれば(説明を簡単にするために、Vsg=Vss(0V)とする)、ゲートに印加される電圧の下限Vgbとしては、0V付近となる電圧を設定でき、上限Vguとしては5V以上の電圧を設定することができる。
【0136】
本実施の形態では、画素信号Sdの属性がOFFからONに切り換わる期間(充電開始期間Ta1)において、抵抗制御電圧Vgとして例えば上限電圧Vguが出力される。このとき、パワーTFT(M3)は、いわゆる低抵抗状態となり、ドレイン電流Idは大きくなる。
【0137】
画素信号Sdの属性がONを維持する期間(充電維持期間Ta2)、あるいは画素信号Sdの属性がONからOFFに切り換わる期間(放電開始期間Tb1)、あるいは画素信号Sdの属性がOFFを維持する期間(放電維持期間Tb2)においては、抵抗制御電圧Vgとして例えば下限電圧Vgbが出力される。このとき、パワーTFT(M3)は、いわゆる高抵抗状態となり、ドレイン電流Idはほとんど流れない状態となる。
【0138】
次に、具体例に係る駆動回路72の動作について図17〜図19をも参照しながら説明する。この説明では、各アクチュエータ部22の下部電極48aに一定電位(例えば50V)が印加されている場合を想定して説明する。また、図18において、「1」は高レベル、「0」は低レベルを示す。
【0139】
まず、図17の時点t1において、行選択線74の選択信号Ssが高レベル、信号線76の画素信号Sdが高レベル(属性:OFF)になると(放電開始期間Tb1)、トランスファゲートM1からコンデンサC1に向かって電流が流れ、これにより、コンデンサC1に電荷が蓄積され(充電)、高レベル電圧(5V)が保持されることになる。即ち、コンデンサC1の出力である制御電圧Vc1が高レベルとなり、これによって、パワーTFT(M2)がONとなり、アクチュエータ部22の上部電極48bには、低レベルの駆動電圧Vd(0V)が印加される。
【0140】
これにより、アクチュエータ部22の一対の電極48a及び48b間には、高レベル電圧(50V)が印加されることになり、該アクチュエータ部22は、下方に変位し、該アクチュエータ部22に対応する画素は消光状態(OFF)となる。
【0141】
この放電開始期間Tb1においては、パワーTFT(M3)のゲートに、抵抗制御電圧Vgとして例えば下限電圧Vgbが印加されることから、ドレイン電流Idは小さくなる。即ち、パワーTFT(M3)のソース−ドレイン間の抵抗値が大きくなり、パワーTFT(M3)は、プルアップ抵抗として機能することになる。この場合、パワーTFT(M3)での電圧降下によってアクチュエータ部22の上部電極48bの電位をパワーTFT(M2)のソース電位(例えば接地電位)にすることができることから、パワーTFT(M3)のソース−ドレイン間に印加される電源電圧(例えば60V)による消費電力を低く抑えることができる。
【0142】
その後、時点t2において、行選択線74の選択信号Ssが低レベルになると(放電維持期間Tb2)、トランスファゲートM1はOFFとなる。その結果、トランスファゲートM1の出力インピーダンスが高くなり、コンデンサC1には高レベル電圧(5V)が保持された状態となる。従って、当該アクチュエータ部22に対応する画素は依然OFFのままである。
【0143】
その後、時点t3において、行選択線74の選択信号Ssが高レベル、信号線76の画素信号Sdが低レベル(属性:ON)になると(充電開始期間Ta1)、トランスファゲートM1のゲートには、高レベル電圧(5V)が印加されることから、該トランスファゲートM1はONとなる。このとき、コンデンサC1から信号線76に向かって電流が流れ(放電)、コンデンサC1には低レベル電圧(0V)が保持されることになる。即ち、コンデンサC1の出力である制御電圧Vc1が低レベルとなり、これによって、パワーTFT(M2)がOFFとなり、アクチュエータ部22の上部電極48bには、高レベルの駆動電圧Vd(60V)が印加される。
【0144】
これにより、アクチュエータ部22の一対の電極48a及び48b間には、低レベル電圧(−10V)が印加されることになり、該アクチュエータ部22は、上方に変位し、該アクチュエータ部22に対応する画素は発光状態(ON)となる。
【0145】
この充電開始期間Ta1においては、パワーTFT(M3)のゲートに、抵抗制御電圧Vgとして例えば上限電圧Vguが印加されることから、ドレイン電流Idは大きくなる。即ち、パワーTFT(M3)のソース−ドレイン間の抵抗値が小さくなり、これに伴い、図19の特性図に示すように、アクチュエータ部22のキャパシタンスとパワーTFT(M2)の抵抗によるCR時定数が小さくなり、アクチュエータ部22の充電が高速に行われることになる。
【0146】
その後、時点t4において、行選択線74の選択信号Ssが低レベルになると(充電維持期間Ta2)、トランスファゲートM1のゲートには、低レベル電圧(0V)が印加されることから、該トランスファゲートM1はOFFとなる。その結果、トランスファゲートM1の出力インピーダンスが高くなり、コンデンサC1には低レベル電圧(0V)が保持された状態となる。従って、当該アクチュエータ部22に対応する画素は依然ONのままである。
【0147】
この充電維持期間Ta2においては、パワーTFT(M3)のゲートに、抵抗制御電圧Vgとして例えば下限電圧Vgbが印加されることから、ドレイン電流Idは小さくなる。即ち、パワーTFT(M3)のソース−ドレイン間の抵抗値が大きくなり、アクチュエータ部22への充電のスピードが低下する。しかし、図19の特性図に示すように、アクチュエータ部22への充電は、充電開始期間Ta1においてほとんど完了しているため、充電スピードの低下による影響はほとんどない。逆に、不要な電流が流れないということから消費電力の低減において有利となる。
【0148】
このように、この具体例に係る駆動回路72においては、パワーTFT(M2)は、コンデンサC1からの制御電圧Vc1に基づいてアクチュエータ部22を変位制御するための駆動電圧Vdを発生する。コンデンサC1は、トランスファゲートM1の出力を保持し、パワーTFT(M2)に対して制御電圧Vc1として印加する。
【0149】
つまり、アクチュエータ部22に対して駆動電圧Vdを印加するパワーTFT(M2)を一般の論理回路に用いられている信号レベルにて動作させることができる。従って、パワーTFT(M2)のゲート耐圧については、通常のスイッチング素子として使用されているTFTと同様の規格で済む。このことから、例えばゲートに50V以上の電圧を印加するような高耐圧設計を施す必要がなくなり、パワーTFT(M2)のサイズを、高耐圧設計に特化したものよりも小さくすることができる。これは、駆動回路系の小型化につながり、アクチュエータ部22の面積に対応したスペース内で、高耐圧・大出力電流のパワーTFT(M2)を形成することができる。
【0150】
ところで、通常、TFTを抵抗として使用する場合は、デプレッション型FETを用いるのが一般的であるが、本実施の形態では、増幅器106及び抵抗制御線102を通じて抵抗制御電圧VgをパワーTFT(M3)のゲートに印加するようにしているため、増幅器106での増幅率の選定によって様々な電圧を出力することができ、パワーTFT(M3)として、エンハンスメント形FETを使用することも可能である。
【0151】
これは、例えばCdSe材料等のように、エンハンスメント形FETしか形成できない材料にも対応することができ、また、nチャネルのエンハンスメント形FETしか形成できない場合にも十分に対応させることができる。
【0152】
TFTの通常の使用例では、基板とソース端子とを接続して、3端子構造とすることが一般的である。この場合、パワーTFT(M3)のゲートに印加すべきゲート電圧を、流動的なソース電位に基づいて制御しなければならないため、各信号の電位関係をいちいち把握する必要があり、設計が面倒になると共に、設計の自由度も低下するおそれがある。
【0153】
しかし、本実施の形態では、パワーTFT(M3)を、ソース端子と分離し、かつ、半導体基板に対するバイアス端子を有する4端子構造としているため、パワーTFT(M3)のゲート電圧を、基板電位という固定電位に基づいて制御することができ、設計が容易になると共に、設計の自由度も向上する。
【0154】
もちろん、パワーTFT(M3)をスイッチングトランジスタとして使用することも可能であり、この場合においても、パワーTFT(M3)のON及びOFFのタイミングは、ゲート電位の基板電位に対する高低で決定されることとなる。つまり、基板電位という固定電位に基づいてパワーTFT(M3)のON/OFFを制御することができ、設計が容易になると共に、設計の自由度も広がる。
【0155】
更に、本実施の形態では、論理ゲート90をトランスファゲートM1で構成するようにしたので、論理ゲート90を1つのトランジスタにて構成することが可能となり、論理ゲート90を駆動電圧発生回路94と共に薄膜トランジスタにてアクチュエータ部22の面積に対応したスペース内で形成することができる。しかも、この構成で、駆動回路72として薄膜トランジスタを用いた場合、1つの導電型(例えばnチャネル)によるトランジスタの形成も可能となる。
【0156】
なお、選択行における画素のうち、充電開始期間Ta1の対象となっている画素のみならず、その画素に関する列方向に並ぶその他の画素についても、パワーTFT(M3)のソース−ドレイン間の抵抗が低くなり、大電流が流れるモード(大電流モード)となるが、その他の期間では、パワーTFT(M3)のソース−ドレイン間の抵抗が高くなり、消費電力が低下されたモード(低消費電力モード)となっているため、前記大電流モードによる影響はほとんど生じない。
【0157】
ちなみに、図15の例では、1フレーム=4ステップ×4選択期間=16選択期間のうち、4選択期間だけが大電流モードであり、残りの12選択期間は全て低消費電力モードである。
【0158】
また、実用的に、走査行数を128行、ステップ数を255とした場合において、図15と同様のON/OFFのタイミングであれば、1フレーム(=255ステップ×128選択期間=32640選択期間)のうち、128選択期間だけが大電流モードであり、残りの32512選択期間は低消費電力モードである。
【0159】
このように、充電開始期間Ta1での抵抗制御電圧Vgの供給が他の画素に波及するとしても、その影響はわずかであり、全体的にみて、低消費電力の効果は十分に発揮されていることがわかる。
【0160】
なお、この発明に係る表示装置は、上述の実施の形態に限らず、この発明の要旨を逸脱することなく、種々の構成を採り得ることはもちろんである。
【0161】
【発明の効果】
以上説明したように、本発明に係る表示装置によれば、以下の効果を奏することができる。
【0162】
(1)アクチュエータ部に対して駆動電圧を印加する回路を一般の論理回路に用いられている信号レベルにて動作させることができ、駆動回路系の小型化を図ることができる。
【0163】
(2)アクチュエータ部に対して駆動電圧を印加する回路として例えばTFTを用いた場合にそのサイズを小さくすることができ、アクチュエータ部の面積に対応したスペース内で、高耐圧・大出力電流のTFTを形成することができる。
【0164】
(3)アクチュエータ部に対して駆動電圧を印加する回路による画素面積の減少がなく、画素の開口率を確保することができる。
【0165】
(4)アクチュエータ部への充電を高速に行うことができ、かつ、低消費電力を図ることができる。
【図面の簡単な説明】
【図1】本実施の形態に係る表示装置の概略構成を示す斜視図である。
【図2】表示素子の構成を示す断面図である。
【図3】表示素子の画素構成を示す説明図である。
【図4】スペーサ層を薄くした場合の構成例を示す説明図である。
【図5】アクチュエータ部と画素構成体の構成例を示す断面図である。
【図6】表示素子の他の構成を示す断面図である。
【図7】本実施の形態に係る駆動部を示すブロック図である。
【図8】出力回路の構成を示すブロック図である。
【図9】本実施の形態に係る表示素子の構成を示す平面図である。
【図10】本実施の形態に係る表示素子の構成要素のうち、アクチュエータ基板と回路基板を示す分解斜視図である。
【図11】回路基板の一主面に形成された駆動部から多数の配線を回路基板の外部へ引き出す方法の一例を示す説明図である。
【図12】回路基板の一主面に形成された駆動部から多数の配線を回路基板の外部へ引き出す方法の他の例を示す説明図である。
【図13】本実施の形態に係る駆動回路を概略的に示す構成図である。
【図14】具体例に係る駆動回路を示す回路図である。
【図15】4行走査で5階調(4ステップ/1フレーム)の駆動パターンを示す説明図である。
【図16】パワーTFT(M3)の入出力特性を示す図である。
【図17】具体例に係る駆動回路の動作を示すタイミングチャートである。
【図18】具体例に係る駆動回路における各ポイントでのレベルを概略的に示す説明図である。
【図19】充電期間におけるアクチュエータ部の充電特性を示す図である。
【図20】提案例に係る表示装置を示す構成図である。
【図21】提案例に係る表示装置の周辺回路を示すブロック図である。
【図22】提案例に係る表示装置の他の周辺回路を示すブロック図である。
【図23】他の提案例に係る表示装置のアクチュエータ部とその周辺を示す平面図である。
【符号の説明】
10…表示装置 14…表示素子
20…光導波板 22…アクチュエータ部
30…画素構成体 32…アクチュエータ基板
46…圧電/電歪層 48a…下部電極
48b…上部電極 70…駆動部
72…駆動回路 74…行選択線
76…信号線 78…垂直シフト回路
80…水平シフト回路 90…論理ゲート
94…駆動電圧発生回路 100…抵抗制御回路
102…抵抗制御線 104…出力回路
114…調整回路 116…増幅器
M1…トランスファゲート M2、M3…パワーTFT
Vg…抵抗制御電圧
【発明の属する技術分野】
この発明は、画素に応じて配列され、変位動作に応じて対応する画素をON/OFF制御するアクチュエータ部を有する表示部と、入力信号に応じて、対応するアクチュエータ部を駆動制御する駆動回路が前記多数の画素に応じて配列された駆動部とを具備した表示装置に関する。
【0002】
【従来の技術】
本出願人は、例えば特開平7−287176号公報において、セラミック素子を用いた表示装置を提案している。この表示装置は、図20に示すように、画素毎に配列されたアクチュエータ部200を有し、各アクチュエータ部200は、圧電/電歪層202と該圧電/電歪層202の上面及び下面にそれぞれ形成された上部電極204と下部電極206とを具備したアクチュエータ部本体208と、該アクチュエータ部本体208の下部に配設された振動部210と固定部212からなる基体214とを有して構成されている。アクチュエータ部本体208の下部電極206は、振動部210と接触して、振動部210により前記アクチュエータ部本体208が支持されている。
【0003】
前記基体214は、振動部210及び固定部212が一体となってセラミックスにて構成され、更に、基体214には、前記振動部210が薄肉になるように凹部216が形成されている。
【0004】
また、アクチュエータ部本体208の上部電極204には、光導波板218との接触面積を所定の大きさにするための変位伝達部220が接続されており、図20の例では、前記変位伝達部220は、アクチュエータ部200が静止している通常状態において、光導波板218に近接して配置され、励起状態において前記光導波板218の光の波長以下の距離で接触するように配置されている。
【0005】
そして、前記光導波板218の例えば端部から光222を導入する。この場合、光導波板218の屈折率の大きさを調節することにより、全ての光222が光導波板218の前面及び背面において透過することなく内部で全反射する。この状態で、前記上部電極204及び下部電極206を通じてアクチュエータ部200に画像信号の属性に応じた電圧信号を選択的に印加して、該アクチュエータ部200に通常状態による静止と励起状態による変位を行わせることにより、前記変位伝達部220の光導波板218への接触・離隔が制御され、これにより、前記光導波板218の所定部位の散乱光(漏れ光)224が制御されて、光導波板218に画像信号に応じた映像の表示がなされる。
【0006】
この表示装置によれば、(1)消費電力を低減できる、(2)画面輝度を大きくすることができる、(3)カラー画面に適用した場合に、画素数を白黒画面の場合に比して増加させる必要がない、等の利点を有する。
【0007】
上述のような表示装置の周辺回路においては、例えば図21に示すように、多数の画素が配列された表示部230と、1つの行を構成する多数の画素(画素群)に対して共通とされた垂直選択線232が必要な行数分導出された垂直シフト回路234と、1つの列を構成する多数の画素(画素群)に対して共通とされた信号線236が必要な列数分導出された水平シフト回路238とを有して構成されている。
【0008】
そのため、水平シフト回路238から選択行の画素群に対して出力される表示情報(出力電圧)が非選択行に関する画素群にも印加されることになり、不必要な画素(アクチュエータ部)を駆動せざるを得ない。従って、不必要な消費電力が発生し、低消費電力化において不利になるおそれもある。
【0009】
また、垂直走査期間内に行選択を全ての行について実施するためには、(垂直走査期間/必要な選択行数)だけの時間しか画素発光ができないため、高輝度化に不利になるおそれもある。
【0010】
また、図22に示すように、行単位に水平シフト回路238を設けることが考えられるが、回路構成が非常に複雑になるという問題がある。
【0011】
そこで、本出願人は、上述の問題を解決するために、新規な表示装置を提案した(WO98/54609号公報参照)。
【0012】
この表示装置300は、図23に示すように、駆動部上に形成された下部電極302b、形状保持層304及び上部電極302aによって構成されたアクチュエータ部306の近傍にスイッチング用の薄膜トランジスタ(TFT:Thin Film Transistor)308が形成されている。
【0013】
そして、アクチュエータ部306の上部電極302aとTFT308のソース/ドレイン領域310とをコンタクト312を通じて電気的に接続し、選択線314とTFT308のゲート電極とをコンタクト316を通じて電気的に接続し、信号線318とTFT308のソース/ドレイン領域320とをコンタクト322を通じて電気的に接続する。
【0014】
これにより、形状保持層304によるアクチュエータ部306を用いた表示装置300の消費電力の低減化、高輝度化並びに配線形成の簡略化を図ることができる。
【0015】
【発明が解決しようとする課題】
ところで、アクチュエータ部306は、一対の電極を有するコンデンサ構造を有し、しかもその静電容量は大きい。ちなみに、15インチ、1024×768ドット(XGA)の液晶ディスプレイのセルサイズは、0.295mm角であって、その静電容量は0.9pF(但し、誘電率εr=6.8、セルギャップ=6μm)であるが、上述の表示装置300においては、40インチ、XGAの場合、セルサイズが0.8mm角で、その静電容量は0.8nFである。
【0016】
このように、形状保持層304によるアクチュエータ部306を用いた表示装置300は、液晶ディスプレイ等と比較して静電容量が大きいことから、高電圧・大電流駆動が必要となる。このことから、スイッチング素子としてTFT308を用いようとすると、TFT308の耐圧・出力電流を大きくするために、TFT308のサイズを大きくする必要がある。
【0017】
従って、1画素当たりのアクチュエータ部306の面積が確保できない、もしくは画素の開口率が小さくなるという問題がある。
【0018】
別途スイッチング素子をIC(Integrated Circuit)で設けた場合、画素数に相当するスイッチング素子を設けた駆動回路と、アクチュエータ部306が形成された基板(アクチュエータ基板)との間で多数本の配線が必要になり、前記アクチュエータ基板での配線パターンの形成が困難になるという新たな問題が生じるおそれがある。
【0019】
また、アクチュエータ部306をスイッチング駆動する際に、単純にプルアップ抵抗を設けて出力電圧をアクチュエータ部306に印加するような構成とした場合、アクチュエータ部306自体の静電容量が大きいことから、プルアップ抵抗とアクチュエータ部306の静電容量によるCR時定数が大きくなり、アクチュエータ部306への充電時間が長くなるおそれがある。これは、応答速度の低下につながり、動画の表示において不利になるおそれがある。
【0020】
そこで、プルアップ抵抗の値を低くすることも考えられるが、スイッチング素子がONとされている間に、無駄に電流が消費され、消費電力の増大をもたらすおそれがある。
【0021】
本発明はこのような課題を考慮してなされたものであり、アクチュエータ部に対して駆動電圧を印加する回路を一般の論理回路に用いられている信号レベルにて動作させることができ、駆動回路系の小型化を図ることができる表示装置を提供することを目的とする。
【0022】
また、本発明の他の目的は、アクチュエータ部に対して駆動電圧を印加する回路として例えばTFTを用いた場合に、そのサイズを小さくすることができ、アクチュエータ部の面積に対応したスペース内で、高耐圧・大出力電流のTFTを形成することを可能とする表示装置を提供することを目的とする。
【0023】
また、本発明の他の目的は、アクチュエータ部に対して駆動電圧を印加する回路による画素面積の減少がなく、画素の開口率を確保することができる表示装置を提供することにある。
【0024】
また、本発明の他の目的は、アクチュエータ部への充電を高速に行うことができ、かつ、低消費電力を図ることができる表示装置を提供することにある。
【0025】
【課題を解決するための手段】
本発明に係る表示装置は、画素に応じて配列され、変位動作に応じて対応する画素をON/OFF制御するアクチュエータ部を有する表示部と、各画素に対してそれぞれ選択/非選択を指示する多数の選択線と、選択状態にある各画素に対してそれぞれ画素信号を供給する多数の信号線と、1つの選択線からの指示と1つの信号線からの信号に応じて、対応するアクチュエータ部を駆動制御する駆動回路が前記多数の画素に応じて配列された駆動部とを具備し、前記アクチュエータ部は、一対の電極を有するコンデンサ構造を有し、前記駆動回路は、前記選択線からの選択信号に基づいて、非選択時に前記信号線からの信号の入力を禁止し、選択時に前記信号線からの信号の入力を許可する論理ゲートと、前記論理ゲートの出力信号に基づいて前記アクチュエータ部を変位制御するための駆動電圧を発生する駆動電圧発生回路とを有し、前記駆動電圧発生回路は、第1の薄膜トランジスタによるソース共通形増幅器と、該ソース共通形増幅器と電源との間に接続された第2の薄膜トランジスタとを有し、選択状態にある各画素の前記第2の薄膜トランジスタのゲートに対して抵抗制御電圧を印加する抵抗制御回路を有することを特徴とする。
【0026】
ここで、論理ゲートと駆動電圧発生回路との間には、選択時における前記論理ゲートの出力を保持し、該出力を制御電圧とするコンデンサを有する。このコンデンサとしては、論理ゲートと駆動電圧発生回路との間に積極的にコンデンサを接続するようにしてもよいし、第2の薄膜トランジスタにおけるゲート−ソース間のキャパシタにて代用することもできる。
【0027】
これにより、まず、選択時においては、論理ゲートを通じて入力された信号線からの信号がコンデンサにて保持される。非選択時においては、前回の選択時における信号がそのままコンデンサにて保持される。コンデンサにて保持された信号は、制御電圧として後段の駆動電圧発生回路に印加される。
【0028】
即ち、例えば1行目の画素群が選択されたとき、各信号線からの信号がこれら画素群についてのコンデンサにそれぞれ保持され、その後に非選択状態となった場合、各信号線からの信号は、論理ゲートにて入力が禁止されることから、コンデンサには供給されず、各コンデンサには、1行目の選択時における前記信号が保持されたままとなる。そして、次のフレーム(あるいはフィールド)にて再び1行目の画素群が選択されたときに、再び各信号線からの信号が論理ゲートを通じてコンデンサに供給され、それぞれ保持されることになる。
【0029】
一方、駆動電圧発生回路は、コンデンサにて保持されている信号が制御電圧として印加され、該制御電圧に基づいてアクチュエータ部を変位制御するための駆動電圧を発生する。従って、アクチュエータ部は、選択時においては、信号線からの信号に応じた制御電圧に基づいて変位制御され、非選択時においては、前回の選択時における変位状態が保持されることになる。
【0030】
上述の動作がフレーム(あるいはフィールド)単位に繰り返されることで、表示部に画像が表示されることになる。
【0031】
このように、本発明では、駆動電圧発生回路は、コンデンサからの制御電圧に基づいてアクチュエータ部を変位制御するための駆動電圧を発生する。コンデンサは、論理ゲートの出力を保持し、前記駆動電圧発生回路に対して前記制御電圧として印加する。
【0032】
つまり、駆動電圧発生回路には、一般の論理回路に用いられている信号レベルが印加されることになる。この信号レベルとしては、例えば5VTTLレベル、5VCMOSレベルといった5Vロジックレベルや3.3Vロジックレベル等の低ロジック電圧などがある。
【0033】
従って、本発明においては、アクチュエータ部に対して駆動電圧を印加する駆動電圧発生回路を一般の論理回路に用いられている信号レベルにて動作させることができ、駆動回路系の小型化を図ることができる。
【0034】
また、上述の構成により、前記選択信号の電圧や前記制御電圧として低ロジック電圧のバイナリ出力を適用することが可能となる。
【0035】
そして、本発明では、選択状態にある各画素の前記第2の薄膜トランジスタのゲートに対して抵抗制御電圧を印加する抵抗制御回路を有することから、アクチュエータ部への充電時及び放電時において、プルアップ抵抗の抵抗値を適宜変更することが可能となる。
【0036】
このことによる効果をアクチュエータ部に対する充電及び放電を主体に説明する。まず、アクチュエータ部に対する充電期間(例えば第1の薄膜トランジスタがOFFの期間)は、アクチュエータ部への充電が開始される期間(充電開始期間)と、アクチュエータ部への充電を維持する期間(充電維持期間)とを含み、アクチュエータ部に対する放電期間(第1の薄膜トランジスタがONの期間)は、アクチュエータ部での放電が開始される期間(放電開始期間)と、アクチュエータ部での放電を維持する期間(放電維持期間)とを含む。
【0037】
これら充電期間及び放電期間を画素の属性(ON/OFF)でみた場合、充電開始期間は、当該画素について、例えば前回の属性であるOFFから今回の属性であるONに切り換える期間を指し、充電維持期間は、当該画素の属性をONに維持させる期間を指す。
【0038】
また、放電開始期間は、当該画素について、例えば前回の属性であるONから今回の属性であるOFFに切り換える期間を指し、放電維持期間は、当該画素の属性をOFFに維持させる期間を指す。
【0039】
そして、例えば、アクチュエータ部への充電開始期間において、抵抗制御回路を通じて第2の薄膜トランジスタのゲートに高い電圧を印加する。これにより、第2の薄膜トランジスタのドレイン電流が大きくなる。即ち、第2の薄膜トランジスタの抵抗値が小さくなり、これに伴い、アクチュエータ部のキャパシタンスと第2の薄膜トランジスタの抵抗によるCR時定数が小さくなり、アクチュエータ部の充電が高速に行われることになる。
【0040】
一方、アクチュエータ部における上述の充電開始期間以外の期間(充電維持期間、もしくは放電開始期間、もしくは放電維持期間)においては、抵抗制御回路を通じて第2の薄膜トランジスタのゲートに低い電圧を印加する。これにより、第2の薄膜トランジスタの抵抗値が大きくなり、プルアップ抵抗として機能することになる。この場合、充電開始期間を除く充電期間、即ち、充電維持期間においては、第1の薄膜トランジスタがOFFであるため、プルアップ抵抗とアクチュエータ部のキャパシタンスからなる時定数で充電が継続される。このとき、第2の薄膜トランジスタの抵抗値が高くなるが、アクチュエータ部への充電は、充電開始期間においてほとんど完了しているため、充電への影響はない。逆に、不要な電流が流れないということから消費電力の低減において有利となる。
【0041】
放電期間においては、第1の薄膜トランジスタがONとなるので、第2の薄膜トランジスタでの電圧降下によってアクチュエータ部の一方の電極の電位を第1の薄膜トランジスタのソース電位(例えば接地電位)にすることができる。更に、充電維持期間と放電維持期間では、アクチュエータ部の一方の電極の電位に変化はない。特に、放電維持期間では、第1の薄膜トランジスタがONであるため、第2の薄膜トランジスタがプルアップ抵抗として機能することで、不要な電流による消費電力を低減することができる。つまり、第2の薄膜トランジスタに印加される電源電圧による消費電力を低く抑えることができる。
【0042】
そして、前記構成において、前記抵抗制御回路は、前記表示部における画素の列数と同じ本数の抵抗制御線と、前記各抵抗制御線に対応して接続され、選択状態にある各画素のそれぞれ少なくともアクチュエータ部への充電開始期間とそれ以外の期間とに応じて抵抗制御電圧を可変にして出力する出力回路とを有するようにしてもよい。この場合、前記抵抗制御電圧は、前記アクチュエータ部への充電開始期間に、前記第2の薄膜トランジスタのソース−ドレイン間抵抗の抵抗値が低くなる電圧とし、前記それ以外の期間(充電維持期間、もしくは放電開始期間、もしくは放電維持期間)は、前記第2の薄膜トランジスタによるソース−ドレイン間抵抗の抵抗値が高くなる電圧とする。
【0043】
また、前記構成において、ある画素の前記画素信号の属性をON又はOFFとし、該画素における前回の画素信号の属性と今回の画素信号の属性との遷移の情報を属性遷移情報と定義したとき、前記抵抗制御回路は、前記表示部における画素の列数と同じ本数の抵抗制御線と、前記各抵抗制御線に対応して接続され、選択状態にある各画素における前記属性遷移情報に応じた抵抗制御電圧を出力する出力回路とを有するようにしてもよい。この場合、前記抵抗制御電圧は、前記属性遷移情報が示す属性の遷移が、前記アクチュエータ部への充電開始を示す場合に、前記第2の薄膜トランジスタのソース−ドレイン間抵抗の抵抗値が低くなる電圧とし、前記属性遷移情報が示す属性の遷移が、前記アクチュエータ部への充電開始以外を示す場合に、前記第2の薄膜トランジスタによるソース−ドレイン間抵抗の抵抗値が高くなる電圧とする。
【0044】
これらの構成における抵抗制御回路による動作を説明すると、例えば1つの画素を見たとき、該画素に供給される画素信号の属性が例えば前回の属性がOFFで、かつ、今回の選択においてONに切り換わる場合は、該画素に対応する駆動回路では、まず、当該画素を含む行の選択によって、論理ゲートを介して画素信号がコンデンサの保持電圧レベルを変更し、変更後の保持電圧が制御電圧として駆動電圧発生回路に供給され、これにより、第1の薄膜トランジスタが例えばONからOFFに変わる。
【0045】
一方、抵抗制御回路では、当該画素に対応する出力回路からは、選択行に関する画素の属性に応じた抵抗制御電圧(例えば高レベルの電圧)が出力されることになる。この高レベルの抵抗制御電圧は、当該画素に対応する抵抗制御線を通じて第2の薄膜トランジスタのゲートに印加され、該第2の薄膜トランジスタにおける抵抗値が低くなり、アクチュエータ部は、急速に充電が行われることになる。
【0046】
これにより、アクチュエータ部の一方の電極の電位が電源の電位近くまで急速に上昇し、その結果、アクチュエータ部が変位動作して、当該画素が発光することとなる。
【0047】
当該画素に供給される画素信号の属性が例えば今回の選択においてONからOFFに切り換わる場合と、OFFを維持する場合は、上述とは逆に、第1の薄膜トランジスタがONになる。抵抗制御回路では、選択行に関する画素の属性に応じた抵抗制御電圧(例えば低レベルの電圧)が出力され、第2の薄膜トランジスタの抵抗値は高くなり、プルアップ抵抗として機能することになる。
【0048】
これにより、第2の薄膜トランジスタでの電圧降下によってアクチュエータ部の一方の電極の電位が第1の薄膜トランジスタのソース電位(例えば接地電位)とほぼ同じになり、アクチュエータ部が例えば復帰動作し、その結果、当該画素が消光する、又はアクチュエータ部の復帰動作、つまり、画素の消光を維持することとなる。
【0049】
最後に、当該画素に供給される画素信号の属性がONを維持する場合は、第1の薄膜トランジスタはOFFを維持することになる。抵抗制御回路では、選択行に関する画素の属性に応じた抵抗制御電圧(例えば低レベル電圧)が出力され、これにより、第2の薄膜トランジスタの抵抗値は高くなり、プルアップ抵抗として機能し、この抵抗値とアクチュエータ部のキャパシタンスからなる時定数で充電を継続する。この場合、上述したように、不要な電流が流れなくなるため、消費電力の低減において有利になる。
【0050】
ところで、通常、薄膜トランジスタを抵抗として使用する場合は、デプレッション型FETを用いるのが一般的であるが、上述のように、出力回路を通じて第2の薄膜トランジスタのゲートに印加すべき抵抗制御電圧を出力するようにしているため、出力回路の出力段に例えば増幅器を接続すれば、該増幅器の増幅率の選定によって様々な電圧を出力することができることから、第2の薄膜トランジスタとして、エンハンスメント形FETを使用することも可能である。
【0051】
これは、例えばCdSe材料等のように、nチャネルしか形成できない材料にも対応することができ、また、nチャネルのエンハンスメント形FETしか形成できない場合にも十分に対応させることができる。
【0052】
また、薄膜トランジスタの通常の使用例では、基板とソース端子とを接続して、3端子構造とすることが一般的である。この場合、第2の薄膜トランジスタのゲートに印加すべきゲート電圧を、流動的なソース電位に基づいて制御しなければならないため、各信号の電位関係をいちいち把握する必要があり、設計が面倒になると共に、設計の自由度も低下するおそれがある。
【0053】
しかし、本発明では、少なくとも前記第2の薄膜トランジスタは、ソース端子と分離され、かつ、半導体基板に対するバイアス端子を有する4端子構造とすれば、第2の薄膜トランジスタのゲート電圧を、基板電位という固定電位に基づいて制御することができ、設計が容易になると共に、設計の自由度も向上する。
【0054】
また、前記論理ゲートは、トランスファゲートであってもよい。この場合、論理ゲートを1つのトランジスタにて構成することが可能となり、論理ゲートを駆動電圧発生回路と共に薄膜トランジスタにてアクチュエータ部の面積に対応したスペース内で形成することができる。しかも、この構成で、駆動回路として薄膜トランジスタを用いた場合、1つの導電型(例えばnチャネル)によるトランジスタの形成も可能となる。
【0055】
【発明の実施の形態】
以下、本発明に係る表示装置の実施の形態例について、図1〜図19を参照しながら説明する。
【0056】
本実施の形態に係る表示装置10は、図1に示すように、表示装置10としての表示面積を有する導光板12の背面に、複数個の表示素子14が配列されて構成されている。
【0057】
表示素子14は、図2に示すように、光源16からの光18が導入される光導波板20と、該光導波板20の背面に対向して設けられ、かつ多数のアクチュエータ部22が画素に対応してマトリクス状あるいは千鳥状に配列された表示部24とを有する。
【0058】
画素の配列構成は、図3に示すように、2つのアクチュエータ部22にて1つのドットを構成し、更に、3つのドット(赤色ドット26R、緑色ドット26G及び青色ドット26B)で1つの画素28を構成する。また、図2の表示素子14においては、画素28の並びを水平方向に32個(96ドット)、垂直方向に32個(32ドット)としている。
【0059】
そして、この表示装置10は、図1に示すように、例えばVGA(Video Graphics Array)の規格に準拠すべく、水平方向に640画素(1920ドット)が並び、垂直方向に480画素(480ドット)が並ぶように、導光板12の背面に、表示素子14を水平方向に20個、垂直方向に15個配列させるようにしている。
【0060】
導光板12は、ガラス板やアクリル板等の可視光領域での光透過率が大であって、かつ、均一なものが使用され、各表示素子14間は、ワイヤボンディングや半田付け、端面コネクタ、裏面コネクタ等で接続することにより相互間の信号供給が行えるようになっている。
【0061】
なお、前記導光板12と各表示素子14の光導波板20は、屈折率が類似したものが好ましく、導光板12と光導波板20とを貼り合わせる場合には、透明な接着剤や液体を用いてもよい。この接着剤や液体は、導光板12や光導波板20と同様に、可視光領域において均一で、かつ、高い光透過率を有することが好ましく、また、屈折率も導光板12や光導波板20と近いものに設定することが、画面の明るさを確保する上で望ましい。
【0062】
ところで、各表示素子14においては、図2に示すように、各アクチュエータ部22上に、それぞれ画素構成体30が積層されている。
【0063】
表示部24は、例えばセラミックスにて構成されたアクチュエータ基板32を有し、該アクチュエータ基板32の各画素28に応じた位置にアクチュエータ部22が配設されている。前記アクチュエータ基板32は、一主面が光導波板20の背面に対向するように配置されており、該一主面は連続した面(面一)とされている。アクチュエータ基板32の内部には、各画素28に対応した位置にそれぞれ後述する振動部を形成するための空所34が設けられている。各空所34は、アクチュエータ基板32の他端面に設けられた径の小さい貫通孔36を通じて外部と連通されている。
【0064】
前記アクチュエータ基板32のうち、空所34の形成されている部分が薄肉とされ、それ以外の部分が厚肉とされている。薄肉の部分は、外部応力に対して振動を受けやすい構造となって振動部38として機能し、空所34以外の部分は厚肉とされて前記振動部38を支持する固定部40として機能するようになっている。
【0065】
つまり、アクチュエータ基板32は、最下層である基板層32Aと中間層であるスペーサ層32Bと最上層である薄板層32Cとの積層体であって、スペーサ層32Bのうち、アクチュエータ部22に対応する箇所に空所34が形成された一体構造体として把握することができる。基板層32Aは、補強用基板として機能するほか、配線用の基板としても機能するようになっている。なお、前記アクチュエータ基板32は、一体焼成であっても、後付けであってもよい。
【0066】
前記基板層32A、スペーサ層32B及び薄板層32Cの構成材料としては、例えば、安定化酸化ジルコニウム、部分安定化酸化ジルコニウム、酸化アルミニウム、酸化マグネシウム、酸化チタン、スピネル及びムライト等の高耐熱性、高強度及び高靭性を兼ね備えるものが好適に採用される。なお、基板層32A、スペーサ層32B及び薄板層32Cは、全て同一材料としてもよく、それぞれ別の材料としてもよい。
【0067】
そして、前記薄板層32Cの厚みとしては、アクチュエータ部22を大きく変位させるために、通常50μm以下とされ、好ましくは3〜20μm程度とされる。
【0068】
スペーサ層32Bは、アクチュエータ基板32に空所34を構成するものとして存在していればよく、その厚みは特に制限されるものではない。しかし一方で、空所34の利用目的に応じてその厚みを決定してもよく、その中でもアクチュエータ部22が機能する上で必要以上の厚みを有さず、例えば図4に示すように、薄い状態で構成されていることが好ましい。即ち、スペーサ層32Bの厚みは、利用するアクチュエータ部22の変位の大きさ程度であることが好ましい。
【0069】
このような構成により、薄肉の部分(振動部38の部分)の撓みが、その撓み方向に近接する基板層32Aにより制限され、意図しない外力の印加に対して、前記薄肉部分の破壊を防止するという効果が得られる。なお、基板層32Aによる撓みの制限効果を利用して、アクチュエータ部22の変位を特定値に安定させることも可能である。
【0070】
また、スペーサ層32Bを薄くすることで、アクチュエータ基板32自体の厚みが低減し、曲げ剛性を小さくすることができるため、例えばアクチュエータ基板32を別体に接着・固定するにあたって、相手方(例えば光導波板20)に対し、自分自身(この場合、アクチュエータ基板32)の反り等が効果的に矯正され、接着・固定の信頼性の向上を図ることができる。
【0071】
加えて、アクチュエータ基板32が全体として薄く構成されるため、アクチュエータ基板32を製造する際に、原材料の使用量を低減することができ、製造コストの観点からも有利な構造である。従って、スペーサ層32Bの具体的な厚みとしては、3〜50μmとすることが好ましく、中でも3〜20μmとすることが好ましい。
【0072】
一方、基板層32Aの厚みとしては、上述したスペーサ層32Bを薄く構成することから、アクチュエータ基板32全体の補強目的として、一般に50μm以上、好ましくは80〜300μm程度とされる。
【0073】
ここで、アクチュエータ部22と画素構成体30の具体例を図5に基づいて説明する。なお、図5は、外力に対して変形しない材料で構成されている桟42と、光導波板20との間に光遮蔽層44を設けた場合を示す。
【0074】
まず、アクチュエータ部22は、図5に示すように、前記振動部38と固定部40のほか、該振動部38上に直接形成された圧電/電歪層46と、該圧電/電歪層46の上面と下面に形成された一対の電極48(下部電極48a及び上部電極48b)とを有する。
【0075】
一対の電極48は、図5に示すように、圧電/電歪層46に対して上下に形成した構造や片側だけに形成した構造でもよいし、圧電/電歪層46の上部のみに一対の電極48を形成するようにしてもよい。
【0076】
一対の電極48を圧電/電歪層46の上部のみに形成する場合、一対の電極48の平面形状としては、多数のくし歯が相補的に対峙した形状のほか、特開平10−78549号公報にも示されているように、渦巻き状や多枝形状などを採用してもよい。
【0077】
ところで、図5に示すように、一対の電極48として、圧電/電歪層46の下面に下部電極48aを形成し、圧電/電歪層46の上面に上部電極48bを形成した場合においては、図2及び図5に示すように、アクチュエータ部22を空所34側に凸となるように一方向に屈曲変位させることも可能であり、その他、図6に示すように、アクチュエータ部22を光導波板20側に凸となるように、他方向に屈曲変位させることも可能である。なお、図6に示す例は、光遮蔽層44(図2参照)を形成しない場合を示す。
【0078】
一方、画素構成体30は、例えば図5に示すように、アクチュエータ部22上に形成された白色散乱体50と色フィルタ52と透明層54との積層体で構成される変位伝達部である。
【0079】
更に、前記積層体の他に、(1)前記白色散乱体50の代わりに光反射層と絶縁層を積層して介在させた場合、(2)アクチュエータ部22上に形成された画素構成体30である変位伝達部を有色散乱体と透明層の積層体で構成した場合、(3)前記変位伝達部を透明層、有色散乱体、光反射層及び絶縁層の積層体で構成した場合、等の組み合わせが考えられる。
【0080】
また、この表示素子14においては、図2、図5及び図6に示すように、光導波板20とアクチュエータ基板32との間において、画素構成体30以外の部分に形成された桟42を有して構成され、図6の例では、桟42の上面に直接光導波板20が固着された場合を示している。桟42の材質は、熱、圧力に対して変形しないものが好ましい。
【0081】
ここで、表示素子14の動作を図2及び図5を参照しながら簡単に説明する。まず、下部電極48aを電位の基準点(例えば50V)に取ると、上部電極48bに例えば高レベルの駆動電圧(60V)が印加された場合、上部電極48b及び下部電極48a間に低レベル電圧(−10V)がかかり、反対に、上部電極48bに低レベルの駆動電圧(0V)が印加された場合、上部電極48b及び下部電極48a間に高レベル電圧(50V)がかかることになる。
【0082】
このような状態で、光導波板20の例えば端部から光18が導入される。この場合、画素構成体30が光導波板20に接触していない状態で、光導波板20の屈折率の大きさを調節することにより、全ての光18を光導波板20の前面及び背面において透過することなく内部で全反射させるようにする。光導波板20の屈折率nとしては、1.3〜1.8が望ましく、1.4〜1.7がより望ましい。
【0083】
この例においては、アクチュエータ部22の自然状態において、画素構成体30の端面が光導波板20の背面に対して光18の波長以下の距離で接触しているため、光18は、画素構成体30の表面で反射し、散乱光62となる。この散乱光62は、一部は再度光導波板20の中で反射するが、散乱光62の大部分は光導波板20で反射されることなく、光導波板20の前面(表面)を透過することになる。これによって、全てのアクチュエータ部22がON状態となり、そのON状態が発光というかたちで具現され、しかも、その発光色は画素構成体30に含まれる色フィルタ52や白色散乱体50の色に対応したものとなる。この場合、全てのアクチュエータ部22に対応する画素がON状態となっているため、表示素子14の画面からは白色が表示されることになる。
【0084】
また、更には、アクチュエータ部の上部電極48bに対して、先に例示した低レベル電圧(−10V)が駆動電圧として印加されることにより、画素構成体30の端面が光導波板20の背面に対して押し付ける状態で接触し、より確実なON状態を作り出すことが可能となり、安定した表示が可能となる。
【0085】
この状態から、あるドット26に対応するアクチュエータ部22の上部電極48bに高レベルの駆動電圧(60V)が印加されると、当該アクチュエータ部22が図2に示すように、空所34側に凸となるように屈曲変位、即ち、下方に屈曲変位して、画素構成体30の端面が光導波板20から離隔し、当該アクチュエータ部22に対応する画素がOFF状態となり、そのOFF状態が消光というかたちで具現される。
【0086】
つまり、この表示素子14は、画素構成体30の光導波板20への接触の有無により、光導波板20の前面における光の発光(漏れ光62)の有無を制御することができる。
【0087】
そして、各表示素子14は、図7に示すように、駆動部70を有する。この駆動部70は、表示部24の各画素(アクチュエータ部22)に対応して配列され、対応するアクチュエータ部22を駆動制御する駆動回路72と、多数の画素(アクチュエータ部22)の行数に応じた本数の行選択線74と、多数の画素の列数に応じた本数の信号線76とを有する。
【0088】
また、この駆動部70は、垂直シフト回路78と、水平シフト回路80と、信号制御回路82と、抵抗制御回路100とを有する。
【0089】
垂直シフト回路78は、行選択線74に選択的に選択信号Ssを供給して、1行単位にアクチュエータ部22を順次選択する。水平シフト回路80は、信号線76にパラレルに画素信号Sdを出力して、前記垂直シフト回路78にて選択された行(選択行)の各駆動回路72にそれぞれ画素信号Sdを供給する。信号制御回路82は、水平シフト回路80と、入力される映像信号Sv及び同期信号Scに基づいて垂直シフト回路78及び水平シフト回路80を制御する。
【0090】
抵抗制御回路100は、表示部24における画素の列数と同じ本数の抵抗制御線102と、各抵抗制御線102に対応して接続された出力回路104とを有する。各出力回路104には、それぞれ対応する信号線76から画素信号Sdが供給され、対応する抵抗制御線102から、画素信号Sdに応じた抵抗制御電圧Vgが出力されるようになっている。
【0091】
具体的には、出力回路104は、図8に示すように、カウンタ110と、レジスタ112と、調整回路114と、増幅器116とを有する。増幅器116は例えばオペアンプ等で構成することができる。
【0092】
カウンタ110は、垂直シフト回路78(図7参照)からの同期信号Sh(行選択のタイミングに同期した信号)の入力毎に計数を行い、表示部24の行数+1を計数した時点で、初期値「1」に復帰するという計数動作を行う。つまり、カウンタ110での計数値が現在選択している行を示すこととなる。
【0093】
レジスタ112は、対応する出力回路104が管轄する列の画素毎の属性(ON/OFF)を1/0のビット情報として格納する記憶装置として機能する。
【0094】
調整回路114は、例えばカウンタ110での計数の終了を示す割込み入力に基づいてイネーブル状態となり、レジスタ112の記憶領域のうち、カウンタ110が示す計数値に対応するアドレスからビット情報を読み出して、その読み出したビット情報と信号線76を通じて供給された今回の画素信号Sdの属性とを比較して、その比較結果に基づいた増幅用の信号Srを出力する。
【0095】
増幅器106は、供給された増幅用の信号Srを所定の増幅率で増幅して、対応する抵抗制御線102に電圧信号(抵抗制御電圧Vg)として出力する。画素信号Sdの属性と抵抗制御電圧Vgとの関係は後述する。
【0096】
その後、今回の画素信号Sdの属性をビット情報として、レジスタ112の記憶領域のうち、カウンタ110が示す計数値に対応するアドレスに格納する。
【0097】
なお、垂直シフト回路78、水平シフト回路80、信号制御回路82及び抵抗制御回路100には、電源部84から電源電圧が供給される。駆動回路72の具体例については後述する。
【0098】
ここで、駆動部70の実装について説明する。駆動部70を表示素子14に実装する場合、アクチュエータ部22が形成されたアクチュエータ基板32のアクチュエータ部22の形成面に実装することが考えられる。しかし、この場合、画素の開口率に直接関わるアクチュエータ部22の面積を十分に確保できなくなるおそれがある。一方、アクチュエータ基板32のうち、アクチュエータ部22が形成されていない面に実装する場合、実装スペースの確保が困難であるだけでなく、工程が複雑になり、アクチュエータ基板32の歩留まりの低下を招くおそれがある。
【0099】
そこで、本実施の形態では、図9に示すように、多数の画素に応じて配列されたアクチュエータ部22をアクチュエータ基板32に形成し、駆動部70を別の回路基板130に形成し、光導波板20とアクチュエータ基板32とを貼り合わせ、更に、アクチュエータ基板32の裏面に回路基板130を貼り合わせる。
【0100】
具体的には、図10に示すように、一主面に多数のアクチュエータ部22(図9参照)が配列形成されたアクチュエータ基板32のほかに、一主面に駆動回路72(形成範囲を破線で示す)が配列形成された回路基板130を用意する。アクチュエータ基板32の一主面から他主面につながるスルーホール66(図5参照)を各アクチュエータ部22に対応して多数設け、該スルーホール66におけるアクチュエータ基板32の他主面側に電極パッド132を形成する。即ち、これら電極パッド132は、一主面に設けられたアクチュエータ部22に対応した位置に設けられることになる。
【0101】
一方、回路基板130は、アクチュエータ基板32の裏面に貼り合わせたときに、各電極パッド132に対応した位置にそれぞれ駆動回路72の出力パッド134が形成されている。これら電極パッド132と出力パッド134との電気的接続によって、回路基板130における各駆動回路72とアクチュエータ基板32における各アクチュエータ部22とが電気的に接続されることになる。
【0102】
これらアクチュエータ基板32と回路基板130との貼り合わせは、アクチュエータ基板32の裏面(多数の電極パッド132が形成された面)と回路基板130の一主面とを互いに合わせ、アクチュエータ基板32における電極パッド132と回路基板130における出力パッド134とを例えば半田や導電性樹脂などで貼り合わせる。この貼り合わせによって、アクチュエータ部22の一方の電極(例えば上部電極48b)と駆動回路72の出力とが電気的に接続されることになる。
【0103】
このような構成により、画素の開口率に直接関わるアクチュエータ部22を、駆動回路72の形成面積を考慮せずに配列形成することができ、駆動回路72についても、アクチュエータ部22の形成面積を考慮せずに配列形成することができる。
【0104】
従って、画素の開口率を大幅に向上させることができると共に、駆動回路72のレイアウトも自由に設定することができ、回路素子の選択性の向上、設計の自由度の向上を実現させることができる。これは、表示装置10の製造コストの低廉化を図ることができるほか、表示装置10の利用形態(設置される環境や使用目的等)に応じて様々な構成の表示装置10を作製できることにつながる。
【0105】
更に、この実施の形態では、図10に示すように、回路基板130の一主面に、駆動回路72のほかに、行選択線74、信号線76及び抵抗制御線102を形成するようにしている。アクチュエータ部22が形成されたアクチュエータ基板32に行選択線74、信号線76及び抵抗制御線102を形成する場合は、アクチュエータ部22間の隙間を蛇行させながら配線する必要があり、配線設計の自由度が低くなることと、寄生インダクタンスや寄生抵抗の発生も懸念される。
【0106】
しかし、本実施の形態のように、行選択線74、信号線76及び抵抗制御線102を駆動回路72と共に回路基板130に形成することにより、アクチュエータ部22の配置に関係なく、自由に配線形成することができることから、配線設計の自由度が向上すると共に、寄生インダクタンスや寄生抵抗の低減も期待できる。
【0107】
回路基板130の構成材料としては、セラミックス、ガラス、プラスチック(板状もしくはフィルム状)等を用いることができる。例えばガラスについては、高耐熱性であることと、表面の欠陥が少ない、あるいは小さいことが好ましい。市販のものでは、コーニング社製のEagle2000、Code1737、日本板硝子社製のNA35、旭硝子社製のAN635を使用することができる。
【0108】
また、プラスチックを用いる場合は、軽量、堅牢、柔軟で、製造コスト的に有利なロール・ツー・ロール方式が適用できるという利点がある。しかし、耐熱性で問題があるため、低温でTFTを製造することが好ましい。
【0109】
一方、行選択線74への選択信号Ssの供給や、信号線76への画素信号Sdの供給、並びに論理ゲート90への電源供給として、図9に示すように、低圧ロジックIC136を用いることができる。この場合、回路基板130の一主面に形成された駆動部70から多数の配線を回路基板130の外部へと引き出す必要があるが、この方法として、図11に示すように、アクチュエータ部22と回路基板130との貼り合わせ部分から例えばACF(Anisotropic Conductive Film)138を介して直接FPC(Flexible Printed Circuit)やTAB(Tape Automated Bonding)などのケーブル140を通じて低圧ロジックIC136(図9参照)に接続する方法が考えられる。
【0110】
しかし、この方法の場合、ケーブル140を引き回すスペースが必要になることから、図1に示すように、多数の表示素子14を配列させて大型の表示装置10を構成した場合に、表示素子14間の接合部の隙間が大きくなるという問題が生じる。
【0111】
そこで、本実施の形態では、回路基板130としてガラスを用いる場合、図12に示すように、回路基板130の一主面から端面及び裏面にかけて配線パターン142を印刷し(端面印刷)、回路基板130の裏面において、ACF138及びケーブル140を通じて低圧ロジックIC136(図9参照)に接続する。
【0112】
回路基板130としてプラスチックあるいはセラミックスを用いる場合は、図10に示すように、回路基板130に、それぞれ駆動回路72に対応してスルーホール144を形成し、各スルーホール144から配線を引き出すようにすればよい。
【0113】
これらの方法においては、表示素子14間の接合部の隙間を限りなく小さくすることができ、大型の表示装置10を構成した場合に、各表示素子14の継ぎ目が目立たなくなり、画像表示上の品位を高めることができる。
【0114】
なお、駆動部70を回路基板130に形成した場合は、図11及び図12に示すように、回路基板130に1以上の通気孔170を形成することが好ましい。これにより、アクチュエータ部22の耐久性並びに表示素子14及び表示装置10の耐久性が著しく向上する。
【0115】
次に、本実施の形態に係る駆動回路72について説明する。該駆動回路72は、図13に示すように、論理ゲート90と、コンデンサC1と、駆動電圧発生回路94とを有する。
【0116】
論理ゲート90は、行選択線74から供給される選択信号Ssに基づいて、非選択時に信号線76からの画素信号Sdの入力を禁止し、選択時に信号線76からの画素信号Sdの入力を許可する。コンデンサC1は、選択時における論理ゲート90の出力を保持し、制御電圧Vc1として出力する。駆動電圧発生回路94は、前記コンデンサC1からの制御電圧Vc1と抵抗制御線102からの抵抗制御電圧Vgとに基づいてアクチュエータ部22を変位制御するための駆動電圧Vdを発生する。
【0117】
次に、本実施の形態に係る駆動回路72の具体例について図14を参照しながら説明する。
【0118】
この具体例に係る駆動回路72は、図14に示すように、論理ゲート90がトランスファゲートM1で構成され、駆動電圧発生回路94は、チャネル幅の大きいTFT(パワーTFT(M2))を有する。
【0119】
パワーTFT(M2)は、ゲートに、コンデンサC1の一方の端子が抵抗R2を介して接続され、ドレインには、チャネル幅の大きいTFT(パワーTFT(M3))を通じて電源電圧(60V)が印加される。また、パワーTFT(M2)のドレインは、抵抗R4を介してアクチュエータ部22における上部電極48bに接続されている。
【0120】
トランスファゲートM1、パワーTFT(M2)、パワーTFT(M3)は共に、エンハンスメント型のn−FETにて構成されている。図14に示されている抵抗R1及びR2は必ずしも接続する必要はない。また、コンデンサC1についてもパワーTFT(M2)のゲート−ソース間のキャパシタCgsにて代用することができる。
【0121】
また、行選択線74に供給される選択信号Ssは、高レベルが5V、低レベルが0Vに設定され、信号線76に供給される画素信号Sdは、高レベルが5V(属性:OFF)、低レベルが0V(属性:ON)に設定されている。
【0122】
そして、パワーTFT(M3)のゲートには、対応する抵抗制御線102を介して抵抗制御回路100の1つの出力回路104(図7参照)が接続されている。
【0123】
図7に示す抵抗制御回路100の動作について説明すると、まず、垂直シフト回路78によって1つの行が選択されると、垂直シフト回路78から同期信号Shが各出力回路104のカウンタ110に供給され、各カウンタ110において計数が行われ、更に各調整回路114がイネーブルとされる。イネーブル状態とされた調整回路114は、レジスタ112から今回の選択行に関するビット情報を読み出し、その読み出したビット情報と信号線76を通じて供給された今回の画素信号Sdの属性とを比較して、その比較結果に基づいた増幅用の信号Srを出力する。
【0124】
各増幅器106は、入力された増幅用の信号Srを所定の増幅率にて増幅して、対応する抵抗制御線102に出力する。
【0125】
表示部24では、垂直シフト回路78にて1つの行が選択されており、この選択された行に関する各画素には、それぞれ対応する信号線76と抵抗制御線102からそれぞれ画素信号Sdと抵抗制御電圧Vgが供給されることになる。
【0126】
そして、選択された画素においては、図14に示すように、信号線76を通じて供給された画素信号SdがトランスファゲートM1を介してコンデンサC1に蓄積され、該コンデンサC1での蓄積電圧が制御電圧Vc1としてパワーTFT(M2)のゲートに印加される。
【0127】
また、パワーTFT(M3)のゲートには、抵抗制御線102を通じて供給された抵抗制御電圧Vgが印加される。
【0128】
ここで、説明を簡単にするために、図15に示すように、4行走査で5階調(4ステップ/1フレーム)であって、特に、1行目の画素が1フレームの1ステップ目でON、3ステップ目でOFFした場合を想定する。
【0129】
図15において実線で囲む期間が選択期間、破線で囲む期間が非選択期間である。選択期間は、論理ゲート90(トランスファゲートM1)をONにして、パワーTFT(M2)のゲート電圧レベルを変更する期間である。また、アクチュエータ部22への充電は、1ステップの期間(=選択期間×走査行数)で行っている。
【0130】
そして、1行目の画素においては、ステップ1の選択期間で属性がOFFからONに切り換わり、アクチュエータ部22への充電が開始される。その後のステップ1の非選択期間並びにステップ2の選択期間及び非選択期間は、アクチュエータ部22への充電を維持する期間としてみることができる。
【0131】
従って、ステップ1及びステップ2で示すアクチュエータ部22への充電期間Taのうち、前回の属性がOFFであって、かつ、今回の属性がONの場合における選択期間を充電開始期間Ta1として定義することができ、それ以外の期間を充電維持期間Ta2として定義することができる。
【0132】
また、ステップ3の選択期間では、属性がONからOFFに切り換わり、アクチュエータ部22での放電が開始されることになる。その後の3ステップ目の非選択期間並びに4ステップ目の選択期間及び非選択期間は、アクチュエータ部22への放電を維持する期間としてみることができる。
【0133】
従って、ステップ3及びステップ4で示すアクチュエータ部22での放電期間Tbのうち、前回の属性がONであって、かつ、今回の属性がOFFの場合における選択期間を放電開始期間Tb1として定義することができ、それ以外の期間を放電維持期間Tb2として定義することができる。
【0134】
上述のことを前提として、画素信号Sdの属性と抵抗制御電圧Vgとの関係を説明する。まず、パワーTFT(M3)の入出力特性は、図16に示すように、Vg−Vsg≧0の領域において、0Vを基点として、Vg−Vsgの増加に伴ってドレイン電流Idの値が指数関数的に増加する特性を有する。
【0135】
そして、パワーTFT(M3)をスイッチングトランジスタとしてではなく、抵抗として使用するのであれば(説明を簡単にするために、Vsg=Vss(0V)とする)、ゲートに印加される電圧の下限Vgbとしては、0V付近となる電圧を設定でき、上限Vguとしては5V以上の電圧を設定することができる。
【0136】
本実施の形態では、画素信号Sdの属性がOFFからONに切り換わる期間(充電開始期間Ta1)において、抵抗制御電圧Vgとして例えば上限電圧Vguが出力される。このとき、パワーTFT(M3)は、いわゆる低抵抗状態となり、ドレイン電流Idは大きくなる。
【0137】
画素信号Sdの属性がONを維持する期間(充電維持期間Ta2)、あるいは画素信号Sdの属性がONからOFFに切り換わる期間(放電開始期間Tb1)、あるいは画素信号Sdの属性がOFFを維持する期間(放電維持期間Tb2)においては、抵抗制御電圧Vgとして例えば下限電圧Vgbが出力される。このとき、パワーTFT(M3)は、いわゆる高抵抗状態となり、ドレイン電流Idはほとんど流れない状態となる。
【0138】
次に、具体例に係る駆動回路72の動作について図17〜図19をも参照しながら説明する。この説明では、各アクチュエータ部22の下部電極48aに一定電位(例えば50V)が印加されている場合を想定して説明する。また、図18において、「1」は高レベル、「0」は低レベルを示す。
【0139】
まず、図17の時点t1において、行選択線74の選択信号Ssが高レベル、信号線76の画素信号Sdが高レベル(属性:OFF)になると(放電開始期間Tb1)、トランスファゲートM1からコンデンサC1に向かって電流が流れ、これにより、コンデンサC1に電荷が蓄積され(充電)、高レベル電圧(5V)が保持されることになる。即ち、コンデンサC1の出力である制御電圧Vc1が高レベルとなり、これによって、パワーTFT(M2)がONとなり、アクチュエータ部22の上部電極48bには、低レベルの駆動電圧Vd(0V)が印加される。
【0140】
これにより、アクチュエータ部22の一対の電極48a及び48b間には、高レベル電圧(50V)が印加されることになり、該アクチュエータ部22は、下方に変位し、該アクチュエータ部22に対応する画素は消光状態(OFF)となる。
【0141】
この放電開始期間Tb1においては、パワーTFT(M3)のゲートに、抵抗制御電圧Vgとして例えば下限電圧Vgbが印加されることから、ドレイン電流Idは小さくなる。即ち、パワーTFT(M3)のソース−ドレイン間の抵抗値が大きくなり、パワーTFT(M3)は、プルアップ抵抗として機能することになる。この場合、パワーTFT(M3)での電圧降下によってアクチュエータ部22の上部電極48bの電位をパワーTFT(M2)のソース電位(例えば接地電位)にすることができることから、パワーTFT(M3)のソース−ドレイン間に印加される電源電圧(例えば60V)による消費電力を低く抑えることができる。
【0142】
その後、時点t2において、行選択線74の選択信号Ssが低レベルになると(放電維持期間Tb2)、トランスファゲートM1はOFFとなる。その結果、トランスファゲートM1の出力インピーダンスが高くなり、コンデンサC1には高レベル電圧(5V)が保持された状態となる。従って、当該アクチュエータ部22に対応する画素は依然OFFのままである。
【0143】
その後、時点t3において、行選択線74の選択信号Ssが高レベル、信号線76の画素信号Sdが低レベル(属性:ON)になると(充電開始期間Ta1)、トランスファゲートM1のゲートには、高レベル電圧(5V)が印加されることから、該トランスファゲートM1はONとなる。このとき、コンデンサC1から信号線76に向かって電流が流れ(放電)、コンデンサC1には低レベル電圧(0V)が保持されることになる。即ち、コンデンサC1の出力である制御電圧Vc1が低レベルとなり、これによって、パワーTFT(M2)がOFFとなり、アクチュエータ部22の上部電極48bには、高レベルの駆動電圧Vd(60V)が印加される。
【0144】
これにより、アクチュエータ部22の一対の電極48a及び48b間には、低レベル電圧(−10V)が印加されることになり、該アクチュエータ部22は、上方に変位し、該アクチュエータ部22に対応する画素は発光状態(ON)となる。
【0145】
この充電開始期間Ta1においては、パワーTFT(M3)のゲートに、抵抗制御電圧Vgとして例えば上限電圧Vguが印加されることから、ドレイン電流Idは大きくなる。即ち、パワーTFT(M3)のソース−ドレイン間の抵抗値が小さくなり、これに伴い、図19の特性図に示すように、アクチュエータ部22のキャパシタンスとパワーTFT(M2)の抵抗によるCR時定数が小さくなり、アクチュエータ部22の充電が高速に行われることになる。
【0146】
その後、時点t4において、行選択線74の選択信号Ssが低レベルになると(充電維持期間Ta2)、トランスファゲートM1のゲートには、低レベル電圧(0V)が印加されることから、該トランスファゲートM1はOFFとなる。その結果、トランスファゲートM1の出力インピーダンスが高くなり、コンデンサC1には低レベル電圧(0V)が保持された状態となる。従って、当該アクチュエータ部22に対応する画素は依然ONのままである。
【0147】
この充電維持期間Ta2においては、パワーTFT(M3)のゲートに、抵抗制御電圧Vgとして例えば下限電圧Vgbが印加されることから、ドレイン電流Idは小さくなる。即ち、パワーTFT(M3)のソース−ドレイン間の抵抗値が大きくなり、アクチュエータ部22への充電のスピードが低下する。しかし、図19の特性図に示すように、アクチュエータ部22への充電は、充電開始期間Ta1においてほとんど完了しているため、充電スピードの低下による影響はほとんどない。逆に、不要な電流が流れないということから消費電力の低減において有利となる。
【0148】
このように、この具体例に係る駆動回路72においては、パワーTFT(M2)は、コンデンサC1からの制御電圧Vc1に基づいてアクチュエータ部22を変位制御するための駆動電圧Vdを発生する。コンデンサC1は、トランスファゲートM1の出力を保持し、パワーTFT(M2)に対して制御電圧Vc1として印加する。
【0149】
つまり、アクチュエータ部22に対して駆動電圧Vdを印加するパワーTFT(M2)を一般の論理回路に用いられている信号レベルにて動作させることができる。従って、パワーTFT(M2)のゲート耐圧については、通常のスイッチング素子として使用されているTFTと同様の規格で済む。このことから、例えばゲートに50V以上の電圧を印加するような高耐圧設計を施す必要がなくなり、パワーTFT(M2)のサイズを、高耐圧設計に特化したものよりも小さくすることができる。これは、駆動回路系の小型化につながり、アクチュエータ部22の面積に対応したスペース内で、高耐圧・大出力電流のパワーTFT(M2)を形成することができる。
【0150】
ところで、通常、TFTを抵抗として使用する場合は、デプレッション型FETを用いるのが一般的であるが、本実施の形態では、増幅器106及び抵抗制御線102を通じて抵抗制御電圧VgをパワーTFT(M3)のゲートに印加するようにしているため、増幅器106での増幅率の選定によって様々な電圧を出力することができ、パワーTFT(M3)として、エンハンスメント形FETを使用することも可能である。
【0151】
これは、例えばCdSe材料等のように、エンハンスメント形FETしか形成できない材料にも対応することができ、また、nチャネルのエンハンスメント形FETしか形成できない場合にも十分に対応させることができる。
【0152】
TFTの通常の使用例では、基板とソース端子とを接続して、3端子構造とすることが一般的である。この場合、パワーTFT(M3)のゲートに印加すべきゲート電圧を、流動的なソース電位に基づいて制御しなければならないため、各信号の電位関係をいちいち把握する必要があり、設計が面倒になると共に、設計の自由度も低下するおそれがある。
【0153】
しかし、本実施の形態では、パワーTFT(M3)を、ソース端子と分離し、かつ、半導体基板に対するバイアス端子を有する4端子構造としているため、パワーTFT(M3)のゲート電圧を、基板電位という固定電位に基づいて制御することができ、設計が容易になると共に、設計の自由度も向上する。
【0154】
もちろん、パワーTFT(M3)をスイッチングトランジスタとして使用することも可能であり、この場合においても、パワーTFT(M3)のON及びOFFのタイミングは、ゲート電位の基板電位に対する高低で決定されることとなる。つまり、基板電位という固定電位に基づいてパワーTFT(M3)のON/OFFを制御することができ、設計が容易になると共に、設計の自由度も広がる。
【0155】
更に、本実施の形態では、論理ゲート90をトランスファゲートM1で構成するようにしたので、論理ゲート90を1つのトランジスタにて構成することが可能となり、論理ゲート90を駆動電圧発生回路94と共に薄膜トランジスタにてアクチュエータ部22の面積に対応したスペース内で形成することができる。しかも、この構成で、駆動回路72として薄膜トランジスタを用いた場合、1つの導電型(例えばnチャネル)によるトランジスタの形成も可能となる。
【0156】
なお、選択行における画素のうち、充電開始期間Ta1の対象となっている画素のみならず、その画素に関する列方向に並ぶその他の画素についても、パワーTFT(M3)のソース−ドレイン間の抵抗が低くなり、大電流が流れるモード(大電流モード)となるが、その他の期間では、パワーTFT(M3)のソース−ドレイン間の抵抗が高くなり、消費電力が低下されたモード(低消費電力モード)となっているため、前記大電流モードによる影響はほとんど生じない。
【0157】
ちなみに、図15の例では、1フレーム=4ステップ×4選択期間=16選択期間のうち、4選択期間だけが大電流モードであり、残りの12選択期間は全て低消費電力モードである。
【0158】
また、実用的に、走査行数を128行、ステップ数を255とした場合において、図15と同様のON/OFFのタイミングであれば、1フレーム(=255ステップ×128選択期間=32640選択期間)のうち、128選択期間だけが大電流モードであり、残りの32512選択期間は低消費電力モードである。
【0159】
このように、充電開始期間Ta1での抵抗制御電圧Vgの供給が他の画素に波及するとしても、その影響はわずかであり、全体的にみて、低消費電力の効果は十分に発揮されていることがわかる。
【0160】
なお、この発明に係る表示装置は、上述の実施の形態に限らず、この発明の要旨を逸脱することなく、種々の構成を採り得ることはもちろんである。
【0161】
【発明の効果】
以上説明したように、本発明に係る表示装置によれば、以下の効果を奏することができる。
【0162】
(1)アクチュエータ部に対して駆動電圧を印加する回路を一般の論理回路に用いられている信号レベルにて動作させることができ、駆動回路系の小型化を図ることができる。
【0163】
(2)アクチュエータ部に対して駆動電圧を印加する回路として例えばTFTを用いた場合にそのサイズを小さくすることができ、アクチュエータ部の面積に対応したスペース内で、高耐圧・大出力電流のTFTを形成することができる。
【0164】
(3)アクチュエータ部に対して駆動電圧を印加する回路による画素面積の減少がなく、画素の開口率を確保することができる。
【0165】
(4)アクチュエータ部への充電を高速に行うことができ、かつ、低消費電力を図ることができる。
【図面の簡単な説明】
【図1】本実施の形態に係る表示装置の概略構成を示す斜視図である。
【図2】表示素子の構成を示す断面図である。
【図3】表示素子の画素構成を示す説明図である。
【図4】スペーサ層を薄くした場合の構成例を示す説明図である。
【図5】アクチュエータ部と画素構成体の構成例を示す断面図である。
【図6】表示素子の他の構成を示す断面図である。
【図7】本実施の形態に係る駆動部を示すブロック図である。
【図8】出力回路の構成を示すブロック図である。
【図9】本実施の形態に係る表示素子の構成を示す平面図である。
【図10】本実施の形態に係る表示素子の構成要素のうち、アクチュエータ基板と回路基板を示す分解斜視図である。
【図11】回路基板の一主面に形成された駆動部から多数の配線を回路基板の外部へ引き出す方法の一例を示す説明図である。
【図12】回路基板の一主面に形成された駆動部から多数の配線を回路基板の外部へ引き出す方法の他の例を示す説明図である。
【図13】本実施の形態に係る駆動回路を概略的に示す構成図である。
【図14】具体例に係る駆動回路を示す回路図である。
【図15】4行走査で5階調(4ステップ/1フレーム)の駆動パターンを示す説明図である。
【図16】パワーTFT(M3)の入出力特性を示す図である。
【図17】具体例に係る駆動回路の動作を示すタイミングチャートである。
【図18】具体例に係る駆動回路における各ポイントでのレベルを概略的に示す説明図である。
【図19】充電期間におけるアクチュエータ部の充電特性を示す図である。
【図20】提案例に係る表示装置を示す構成図である。
【図21】提案例に係る表示装置の周辺回路を示すブロック図である。
【図22】提案例に係る表示装置の他の周辺回路を示すブロック図である。
【図23】他の提案例に係る表示装置のアクチュエータ部とその周辺を示す平面図である。
【符号の説明】
10…表示装置 14…表示素子
20…光導波板 22…アクチュエータ部
30…画素構成体 32…アクチュエータ基板
46…圧電/電歪層 48a…下部電極
48b…上部電極 70…駆動部
72…駆動回路 74…行選択線
76…信号線 78…垂直シフト回路
80…水平シフト回路 90…論理ゲート
94…駆動電圧発生回路 100…抵抗制御回路
102…抵抗制御線 104…出力回路
114…調整回路 116…増幅器
M1…トランスファゲート M2、M3…パワーTFT
Vg…抵抗制御電圧
Claims (8)
- 画素に応じて配列され、変位動作に応じて対応する画素をON/OFF制御するアクチュエータ部を有する表示部と、
各画素に対してそれぞれ選択/非選択を指示する多数の選択線と、
選択状態にある各画素に対してそれぞれ画素信号を供給する多数の信号線と、
1つの選択線からの指示と1つの信号線からの信号に応じて、対応するアクチュエータ部を駆動制御する駆動回路が前記多数の画素に応じて配列された駆動部とを具備し、
前記アクチュエータ部は、一対の電極を有するコンデンサ構造を有し、
前記駆動回路は、前記選択線からの選択信号に基づいて、非選択時に前記信号線からの信号の入力を禁止し、選択時に前記信号線からの信号の入力を許可する論理ゲートと、前記論理ゲートの出力信号に基づいて前記アクチュエータ部を変位制御するための駆動電圧を発生する駆動電圧発生回路とを有し、
前記駆動電圧発生回路は、第1の薄膜トランジスタによるソース共通形増幅器と、該ソース共通形増幅器と電源との間に接続された第2の薄膜トランジスタとを有し、
選択状態にある各画素の前記第2の薄膜トランジスタのゲートに対して抵抗制御電圧を印加する抵抗制御回路を有することを特徴とする表示装置。 - 請求項1記載の表示装置において、
前記抵抗制御回路は、
前記表示部における画素の列数と同じ本数の抵抗制御線と、
前記各抵抗制御線に対応して接続され、選択状態にある各画素のそれぞれ少なくともアクチュエータ部への充電開始期間とそれ以外の期間とに応じて抵抗制御電圧を可変にして出力する出力回路とを有することを特徴とする表示装置。 - 請求項2記載の表示装置において、
前記抵抗制御電圧は、
前記アクチュエータ部への充電開始期間に、前記第2の薄膜トランジスタのソース−ドレイン間抵抗の抵抗値が低くなる電圧とし、
前記それ以外の期間に、前記第2の薄膜トランジスタによるソース−ドレイン間抵抗の抵抗値が高くなる電圧とすることを特徴とする表示装置。 - 請求項1〜3のいずれか1項に記載の表示装置において、
少なくとも前記第2の薄膜トランジスタは、nチャネルのエンハンスメント形FETであることを特徴とする表示装置。 - 請求項1〜4のいずれか1項に記載の表示装置において、
少なくとも前記第2の薄膜トランジスタは、ソース端子と分離され、かつ、半導体基板に対するバイアス端子を有する4端子構造であることを特徴とする表示装置。 - 請求項1〜5のいずれか1項に記載の表示装置において、
前記論理ゲートは、トランスファゲートであることを特徴とする表示装置。 - 請求項1〜6のいずれか1項に記載の表示装置において、
前記論理ゲートと前記駆動電圧発生回路との間に、選択時における前記論理ゲートの出力を保持し、制御電圧とするコンデンサを有し、
前記駆動電圧発生回路は、前記制御電圧に基づいて前記アクチュエータ部を変位制御するための駆動電圧を発生することを特徴とする表示装置。 - 請求項7記載の表示装置において、
前記コンデンサは、前記第2の薄膜トランジスタにおけるゲート−ソース間のキャパシタであることを特徴とする表示装置。
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