JP2001318621A - 平面表示装置 - Google Patents
平面表示装置Info
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- JP2001318621A JP2001318621A JP2000134930A JP2000134930A JP2001318621A JP 2001318621 A JP2001318621 A JP 2001318621A JP 2000134930 A JP2000134930 A JP 2000134930A JP 2000134930 A JP2000134930 A JP 2000134930A JP 2001318621 A JP2001318621 A JP 2001318621A
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Abstract
(57)【要約】
【課題】電気的なフローティング状態に設定されるデー
タ線に基づく表示品位の低下を防止し、高精細な表示画
像の実現を可能にする。 【解決手段】平面表示装置は各々行方向に隣接して並ぶ
２個の表示画素ＰＸを含む複数の画素ブロックＢＬのマ
トリクスアレイ、各々対応列の画素ブロックＢＬの全表
示画素ＰＸに接続されるデータ線Ｘ1〜Ｘ2n、各々対応
行の画素ブロックＢＬの互いに異なる表示画素ＰＸに接
続されるゲート線Ｙ1A〜ＹmB、およびゲート線Ｙ1A〜Ｙ
mBを順次駆動するゲート線駆動部１２を含む液晶パネル
１０と、液晶パネル１０の一端側に固定されデータ線Ｘ
1〜Ｘ2nに画素データ信号を供給するデータ線駆動部２
２とを備える。特に、データ線Ｘ1〜Ｘ2nの各々は対応
列の画素ブロックＢＬで行方向に並ぶ２個の表示画素Ｐ
Ｘをデータ線駆動部２２から互いに等しい配線距離に設
定するように配置される。
タ線に基づく表示品位の低下を防止し、高精細な表示画
像の実現を可能にする。 【解決手段】平面表示装置は各々行方向に隣接して並ぶ
２個の表示画素ＰＸを含む複数の画素ブロックＢＬのマ
トリクスアレイ、各々対応列の画素ブロックＢＬの全表
示画素ＰＸに接続されるデータ線Ｘ1〜Ｘ2n、各々対応
行の画素ブロックＢＬの互いに異なる表示画素ＰＸに接
続されるゲート線Ｙ1A〜ＹmB、およびゲート線Ｙ1A〜Ｙ
mBを順次駆動するゲート線駆動部１２を含む液晶パネル
１０と、液晶パネル１０の一端側に固定されデータ線Ｘ
1〜Ｘ2nに画素データ信号を供給するデータ線駆動部２
２とを備える。特に、データ線Ｘ1〜Ｘ2nの各々は対応
列の画素ブロックＢＬで行方向に並ぶ２個の表示画素Ｐ
Ｘをデータ線駆動部２２から互いに等しい配線距離に設
定するように配置される。
Description
【０００１】
【発明の属する技術分野】本発明は、マトリクス状に配
列される複数の表示画素を持つ平面表示装置に関し、複
数列の表示画素が共通のデータ線を介して駆動される平
面表示装置に関する。
列される複数の表示画素を持つ平面表示装置に関し、複
数列の表示画素が共通のデータ線を介して駆動される平
面表示装置に関する。
【０００２】
【従来の技術】液晶表示装置に代表される平面表示装置
は、軽量かつ低消費電力という特性からパーソナルコン
ピュータや携帯情報端末などの機器で使用されている。
典型的な液晶表示装置は、液晶パネルおよびこの液晶パ
ネルを制御する制御部により構成される。液晶パネルは
マトリクス状に配置される複数の表示画素、複数の表示
画素の行に沿って形成される複数のゲート線、複数の表
示画素の列に沿って形成される複数のデータ線、これら
データ線およびゲート線の交差位置にそれぞれ隣接して
配置され各々対応ゲート線からの走査信号に応答して対
応データ線からの画素データ信号を対応表示画素に供給
する複数の薄膜トランジスタ（ＴＦＴ）を有する。制御
部はこれらゲート線をそれぞれ駆動するゲート線駆動回
路、これらデータ線をそれぞれ駆動するデータ線駆動回
路、これらゲート線駆動回路およびデータ線駆動回路の
動作を制御する表示タイミングコントロール部を含む。
各表示画素は対応ゲート線を介して駆動される薄膜トラ
ンジスタおよびこの薄膜トランジスタを介して対応デー
タ線に接続される画素電極を含み、画素データ信号に対
応するデータ線の電位がこの表示画素の光透過率を制御
するために薄膜トランジスタを介して画素電極に設定さ
れる。データ線駆動回路は例えば液晶パネルの一端側に
固定される複数のＴＡＢ−ＩＣで構成される。一般に、
これらＴＡＢ−ＩＣは複数のデータ線にそれぞれ接続さ
れる複数の出力端を持ち、各水平走査期間においてこれ
ら出力端から順次画素データ信号を出力するように構成
される。しかしながら、液晶パネルを高解像度化するた
めに画素サイズを低減して画素数を増大するような場合
には、パネル寸法の制約の下でＴＡＢ−ＩＣ数を増大し
なくてはならず、ＴＡＢ−ＩＣの全出力端とデータ線と
の接続ピッチも微細化され、これらの接続が困難な状況
となってくる。
は、軽量かつ低消費電力という特性からパーソナルコン
ピュータや携帯情報端末などの機器で使用されている。
典型的な液晶表示装置は、液晶パネルおよびこの液晶パ
ネルを制御する制御部により構成される。液晶パネルは
マトリクス状に配置される複数の表示画素、複数の表示
画素の行に沿って形成される複数のゲート線、複数の表
示画素の列に沿って形成される複数のデータ線、これら
データ線およびゲート線の交差位置にそれぞれ隣接して
配置され各々対応ゲート線からの走査信号に応答して対
応データ線からの画素データ信号を対応表示画素に供給
する複数の薄膜トランジスタ（ＴＦＴ）を有する。制御
部はこれらゲート線をそれぞれ駆動するゲート線駆動回
路、これらデータ線をそれぞれ駆動するデータ線駆動回
路、これらゲート線駆動回路およびデータ線駆動回路の
動作を制御する表示タイミングコントロール部を含む。
各表示画素は対応ゲート線を介して駆動される薄膜トラ
ンジスタおよびこの薄膜トランジスタを介して対応デー
タ線に接続される画素電極を含み、画素データ信号に対
応するデータ線の電位がこの表示画素の光透過率を制御
するために薄膜トランジスタを介して画素電極に設定さ
れる。データ線駆動回路は例えば液晶パネルの一端側に
固定される複数のＴＡＢ−ＩＣで構成される。一般に、
これらＴＡＢ−ＩＣは複数のデータ線にそれぞれ接続さ
れる複数の出力端を持ち、各水平走査期間においてこれ
ら出力端から順次画素データ信号を出力するように構成
される。しかしながら、液晶パネルを高解像度化するた
めに画素サイズを低減して画素数を増大するような場合
には、パネル寸法の制約の下でＴＡＢ−ＩＣ数を増大し
なくてはならず、ＴＡＢ−ＩＣの全出力端とデータ線と
の接続ピッチも微細化され、これらの接続が困難な状況
となってくる。
【０００３】従来、このような問題を解消するためにＴ
ＡＢ−ＩＣの出力端を対応するアナログスイッチを介し
て奇数列データ線および偶数列データ線に振分けて駆動
する分割駆動技術が知られている。この技術では、ＴＡ
Ｂ−ＩＣが１水平走査期間の前半でアナログスイッチ群
を介して奇数列データ線に順次画素データ信号を供給
し、この水平走査期間の後半でアナログスイッチ群を介
して偶数列データ線に順次画素データ信号を供給する。
このように画素データ信号が振分けられる場合、全ＴＡ
Ｂ−ＩＣの合計出力端数をデータ線数の１／２に低減す
ることができる。
ＡＢ−ＩＣの出力端を対応するアナログスイッチを介し
て奇数列データ線および偶数列データ線に振分けて駆動
する分割駆動技術が知られている。この技術では、ＴＡ
Ｂ−ＩＣが１水平走査期間の前半でアナログスイッチ群
を介して奇数列データ線に順次画素データ信号を供給
し、この水平走査期間の後半でアナログスイッチ群を介
して偶数列データ線に順次画素データ信号を供給する。
このように画素データ信号が振分けられる場合、全ＴＡ
Ｂ−ＩＣの合計出力端数をデータ線数の１／２に低減す
ることができる。
【０００４】
【発明が解決しようとする課題】しかし、この分割駆動
技術では、ＴＡＢ−ＩＣ出力とアナログスイッチによっ
て電気的に接続されないデータ線は電気的にフローティ
ング状態となる。各データ線はフローティング状態にお
いてこのデータ線に狭い間隔で隣接して容量結合するデ
ータ線の電位変化に影響されやすい。各行の表示画素の
全薄膜トランジスタは１水平走査期間に継続的に導通状
態に設定されるため、例えば奇数列データ線の電位がフ
ローティング状態となって偶数列データ線の電位変化の
影響を受けると、正しい画素データ信号の電位を表示画
素に設定し続けることができず、これが画面のフリッカ
やちらつきを発生させる原因となる。
技術では、ＴＡＢ−ＩＣ出力とアナログスイッチによっ
て電気的に接続されないデータ線は電気的にフローティ
ング状態となる。各データ線はフローティング状態にお
いてこのデータ線に狭い間隔で隣接して容量結合するデ
ータ線の電位変化に影響されやすい。各行の表示画素の
全薄膜トランジスタは１水平走査期間に継続的に導通状
態に設定されるため、例えば奇数列データ線の電位がフ
ローティング状態となって偶数列データ線の電位変化の
影響を受けると、正しい画素データ信号の電位を表示画
素に設定し続けることができず、これが画面のフリッカ
やちらつきを発生させる原因となる。
【０００５】本発明の目的は電気的なフローティング状
態に設定されるデータ線に基づく表示品位の低下を防止
し、高精細な表示画像の実現を可能にする平面表示装置
を提供することにある。
態に設定されるデータ線に基づく表示品位の低下を防止
し、高精細な表示画像の実現を可能にする平面表示装置
を提供することにある。
【０００６】
【課題を解決するための手段】本発明によれば、各々行
方向に隣接して並ぶ２個以上である所定数の表示画素を
含む複数の画素ブロックのマトリクスアレイ、各々対応
列の画素ブロックの全表示画素に接続される複数のデー
タ線、各々対応行の画素ブロックの互いに異なる表示画
素に接続される複数のゲート線、および複数のゲート線
を順次駆動するゲート線駆動部を含む液晶パネルと、液
晶パネルの一端側に固定され複数のデータ線に画素デー
タ信号をそれぞれ供給するデータ線駆動部とを備える平
面表示装置であって、各データ線は対応列の画素ブロッ
クにおいて行方向に並ぶ所定数の表示画素をデータ線駆
動部から互いに等しい配線距離に設定して液晶パネル上
でデータ線駆動部に対する負荷を一致させるように配置
される平面表示装置が提供される。
方向に隣接して並ぶ２個以上である所定数の表示画素を
含む複数の画素ブロックのマトリクスアレイ、各々対応
列の画素ブロックの全表示画素に接続される複数のデー
タ線、各々対応行の画素ブロックの互いに異なる表示画
素に接続される複数のゲート線、および複数のゲート線
を順次駆動するゲート線駆動部を含む液晶パネルと、液
晶パネルの一端側に固定され複数のデータ線に画素デー
タ信号をそれぞれ供給するデータ線駆動部とを備える平
面表示装置であって、各データ線は対応列の画素ブロッ
クにおいて行方向に並ぶ所定数の表示画素をデータ線駆
動部から互いに等しい配線距離に設定して液晶パネル上
でデータ線駆動部に対する負荷を一致させるように配置
される平面表示装置が提供される。
【０００７】この平面表示装置では、ゲート線駆動部が
各画素ブロックの互いに異なる表示画素にそれぞれ接続
されるゲート線を独立に駆動するため、従来のようなア
ナログスイッチにより電気的なフローティング状態に設
定されるデータ線を必要とせずに画素データ信号をこれ
ら表示画素に振分けることができる。さらに、この構成
では、データ線駆動部の出力端数を低減するだけでな
く、データ線数をデータ線駆動部の出力端数まで低減可
能である。また、各データ線は対応列の画素ブロックに
おいて行方向に並ぶ所定数の表示画素をデータ線駆動部
から互いに等しい配線距離に設定するよう配置されるた
め、液晶パネル上でデータ線駆動部に対する負荷を一致
させることができる。従って、データ線駆動部に対する
負荷のばらつきによる、画面のフリッカやちらつきも防
止できる。
各画素ブロックの互いに異なる表示画素にそれぞれ接続
されるゲート線を独立に駆動するため、従来のようなア
ナログスイッチにより電気的なフローティング状態に設
定されるデータ線を必要とせずに画素データ信号をこれ
ら表示画素に振分けることができる。さらに、この構成
では、データ線駆動部の出力端数を低減するだけでな
く、データ線数をデータ線駆動部の出力端数まで低減可
能である。また、各データ線は対応列の画素ブロックに
おいて行方向に並ぶ所定数の表示画素をデータ線駆動部
から互いに等しい配線距離に設定するよう配置されるた
め、液晶パネル上でデータ線駆動部に対する負荷を一致
させることができる。従って、データ線駆動部に対する
負荷のばらつきによる、画面のフリッカやちらつきも防
止できる。
【０００８】
【発明の実施の形態】以下、本発明の一実施形態に係る
平面表示装置を図面を参照して説明する。
平面表示装置を図面を参照して説明する。
【０００９】図１はこの平面表示装置の構造を概略的に
示す。この平面表示装置は、液晶層ＬＱがアレイ基板Ａ
Ｒおよび対向基板ＣＴ間に保持される構造の液晶パネル
１０およびこの液晶パネル１０を制御する制御回路基板
２０を備える。液晶パネル１０は各々行方向に隣接して
並ぶ２以上である所定数の表示画素ＰＸを含む複数の画
素ブロックＢＬのマトリクスアレイ部１１を有する。
示す。この平面表示装置は、液晶層ＬＱがアレイ基板Ａ
Ｒおよび対向基板ＣＴ間に保持される構造の液晶パネル
１０およびこの液晶パネル１０を制御する制御回路基板
２０を備える。液晶パネル１０は各々行方向に隣接して
並ぶ２以上である所定数の表示画素ＰＸを含む複数の画
素ブロックＢＬのマトリクスアレイ部１１を有する。
【００１０】図２は図１に示す液晶パネル１０の回路構
成を示す。複数の画素ブロックＢＬが例えばｍ行×ｎ列
のマトリクスを構成し、各々行方向に隣接して並ぶ２個
の表示画素ＰＸを含む場合、アレイ基板ＡＲはマトリク
ス状に配置されるｍ×２ｎ個の画素電極ＰＥ、これら画
素電極ＰＥの行に沿って形成されるｍ組のゲート線Ｙ1
A,Ｙ1B〜ＹmA,ＹmB、これら画素電極ＰＥの列に沿って
形成される２ｎ本のデータ線Ｘ1〜Ｘ2n、これらデータ
線Ｘ1〜Ｘ2nおよびゲート線Ｙ1A,Ｙ1B〜ＹmA,ＹmBの交
差位置にそれぞれ隣接して配置され各々対応ゲート線か
らの走査信号に応答して対応データ線の電位を対応画素
電極ＰＥに供給するスイッチング素子を構成する複数の
ポリシリコン薄膜トランジスタＷを有する。対向基板Ｃ
Ｔは複数の画素電極ＰＥに対向する単一のコモン電極Ｃ
Ｅを有する。また、アレイ基板ＡＲは各々対応行の画素
電極ＰＥを横切るように絶縁して形成されコモン電極Ｃ
Ｅの電位に設定されるｍ本の補助容量線を有する。各画
素電極ＰＥは補助容量線と協力して補助容量Ｃｓを構成
し、コモン電極ＣＥと協力して液晶容量を構成する。各
表示画素ＰＸは薄膜トランジスタＷ、画素電極ＰＥ、コ
モン電極ＣＥ、液晶容量、および補助容量Ｃｓを用いて
構成され、薄膜トランジスタＷを介して画素電極ＰＥに
設定される電位とコモン電極ＣＥに設定される電位との
電位差に対応する光透過率に設定される。各画素ブロッ
クＢＬは対応行において隣接する２個の奇数列および偶
数列表示画素ＰＸで構成される。
成を示す。複数の画素ブロックＢＬが例えばｍ行×ｎ列
のマトリクスを構成し、各々行方向に隣接して並ぶ２個
の表示画素ＰＸを含む場合、アレイ基板ＡＲはマトリク
ス状に配置されるｍ×２ｎ個の画素電極ＰＥ、これら画
素電極ＰＥの行に沿って形成されるｍ組のゲート線Ｙ1
A,Ｙ1B〜ＹmA,ＹmB、これら画素電極ＰＥの列に沿って
形成される２ｎ本のデータ線Ｘ1〜Ｘ2n、これらデータ
線Ｘ1〜Ｘ2nおよびゲート線Ｙ1A,Ｙ1B〜ＹmA,ＹmBの交
差位置にそれぞれ隣接して配置され各々対応ゲート線か
らの走査信号に応答して対応データ線の電位を対応画素
電極ＰＥに供給するスイッチング素子を構成する複数の
ポリシリコン薄膜トランジスタＷを有する。対向基板Ｃ
Ｔは複数の画素電極ＰＥに対向する単一のコモン電極Ｃ
Ｅを有する。また、アレイ基板ＡＲは各々対応行の画素
電極ＰＥを横切るように絶縁して形成されコモン電極Ｃ
Ｅの電位に設定されるｍ本の補助容量線を有する。各画
素電極ＰＥは補助容量線と協力して補助容量Ｃｓを構成
し、コモン電極ＣＥと協力して液晶容量を構成する。各
表示画素ＰＸは薄膜トランジスタＷ、画素電極ＰＥ、コ
モン電極ＣＥ、液晶容量、および補助容量Ｃｓを用いて
構成され、薄膜トランジスタＷを介して画素電極ＰＥに
設定される電位とコモン電極ＣＥに設定される電位との
電位差に対応する光透過率に設定される。各画素ブロッ
クＢＬは対応行において隣接する２個の奇数列および偶
数列表示画素ＰＸで構成される。
【００１１】液晶パネル１０は、さらにアレイ基板ＡＲ
の一端に沿ったマトリクスアレイ部１１の外側領域に配
置されるゲート線駆動回路１２を有する。このゲート線
駆動回路１２はマトリクスアレイ部１１から延出するゲ
ート線Ｙ1A,Ｙ1B〜ＹmA,ＹmBに接続され、これらゲート
線Ｙ1A,Ｙ1B〜ＹmA,ＹmBを順次駆動する。ここで、ゲー
ト線駆動回路１２はスイッチング素子を構成する薄膜ト
ランジスタＷと同様にアレイ基板ＡＲ上に一体的に形成
される複数のポリシリコン薄膜トランジスタで構成され
る。また、平面表示装置はアレイ基板ＡＲの一端および
制御回路基板２０の一端にそれぞれ固定される複数のＴ
ＡＢ−ＩＣ３０で構成されるデータ線駆動回路２２を有
する。データ線駆動回路２２はマトリクスアレイ部１１
から延出する奇数列データ線Ｘ1,ＸＸ3,…Ｘ2n-1および
偶数列データ線Ｘ2,Ｘ4,…,Ｘ2nに画素データ信号をそ
れぞれ供給する。このため、データ線駆動回路２２は画
素データ信号をそれぞれ出力する出力端Ｄ1〜Ｄnを持
つ。これら出力端Ｄ1〜Ｄnはマトリクスアレイ部１１の
外側領域でｎ本の共通データ線ＸＤ1〜ＸＤnにそれぞれ
接続され、これら共通データ線ＸＤ1〜ＸＤnはそれぞれ
２本の隣接データ線Ｘ1,Ｘ2；Ｘ3,Ｘ4；…Ｘ2n-1,Ｘ2n
に分岐される。従って、奇数列データ線Ｘ1,Ｘ3,…Ｘ2n
-1および偶数列データ線Ｘ2,Ｘ4,…,Ｘ2nはそれぞれ出
力端Ｄ1〜Ｄnから供給される画素データ信号に対応する
電位に設定される。ここで、共通データ線ＸＤ1〜ＸＤn
の各々は対応隣接データ線Ｘ1,Ｘ2；Ｘ3,Ｘ4；…Ｘ2n-
1,Ｘ2nと協力して対応列の画素ブロックＢＬに含まれる
２個の表示画素ＰＸをデータ線駆動回路２２から互いに
等しい配線距離に設定するように配置され、データ線駆
動回路２２に対する負荷を液晶パネル１０上で一致させ
る。
の一端に沿ったマトリクスアレイ部１１の外側領域に配
置されるゲート線駆動回路１２を有する。このゲート線
駆動回路１２はマトリクスアレイ部１１から延出するゲ
ート線Ｙ1A,Ｙ1B〜ＹmA,ＹmBに接続され、これらゲート
線Ｙ1A,Ｙ1B〜ＹmA,ＹmBを順次駆動する。ここで、ゲー
ト線駆動回路１２はスイッチング素子を構成する薄膜ト
ランジスタＷと同様にアレイ基板ＡＲ上に一体的に形成
される複数のポリシリコン薄膜トランジスタで構成され
る。また、平面表示装置はアレイ基板ＡＲの一端および
制御回路基板２０の一端にそれぞれ固定される複数のＴ
ＡＢ−ＩＣ３０で構成されるデータ線駆動回路２２を有
する。データ線駆動回路２２はマトリクスアレイ部１１
から延出する奇数列データ線Ｘ1,ＸＸ3,…Ｘ2n-1および
偶数列データ線Ｘ2,Ｘ4,…,Ｘ2nに画素データ信号をそ
れぞれ供給する。このため、データ線駆動回路２２は画
素データ信号をそれぞれ出力する出力端Ｄ1〜Ｄnを持
つ。これら出力端Ｄ1〜Ｄnはマトリクスアレイ部１１の
外側領域でｎ本の共通データ線ＸＤ1〜ＸＤnにそれぞれ
接続され、これら共通データ線ＸＤ1〜ＸＤnはそれぞれ
２本の隣接データ線Ｘ1,Ｘ2；Ｘ3,Ｘ4；…Ｘ2n-1,Ｘ2n
に分岐される。従って、奇数列データ線Ｘ1,Ｘ3,…Ｘ2n
-1および偶数列データ線Ｘ2,Ｘ4,…,Ｘ2nはそれぞれ出
力端Ｄ1〜Ｄnから供給される画素データ信号に対応する
電位に設定される。ここで、共通データ線ＸＤ1〜ＸＤn
の各々は対応隣接データ線Ｘ1,Ｘ2；Ｘ3,Ｘ4；…Ｘ2n-
1,Ｘ2nと協力して対応列の画素ブロックＢＬに含まれる
２個の表示画素ＰＸをデータ線駆動回路２２から互いに
等しい配線距離に設定するように配置され、データ線駆
動回路２２に対する負荷を液晶パネル１０上で一致させ
る。
【００１２】制御回路基板２０はゲート線駆動回路１２
およびデータ線駆動回路２２のタイミング制御を行うタ
イミングコントロール部２３を含む。このタイミングコ
ントロール部２３は外部コンピュータＰＣから供給され
るビデオ信号および同期信号を受取り、水平スタートパ
ルスＳＴＨ、水平クロック信号ＣＬＫ、垂直スタートパ
ルスＳＴＨ、垂直クロック信号φ，φバー、およびビデ
オ信号ＤＡＴＡを従来と同様に発生する。ここで、垂直
スタートパルスＳＴＶは各フレーム毎に発生されるパル
スであり、垂直クロック信号φ，φバーは１水平走査期
間に対応する垂直クロックサイクルで発生されるクロッ
ク信号であり、水平スタートパルスＳＴＨは１／２水平
走査期間毎に発生されるパルスであり、水平クロック信
号ＣＬＫは１／2ｎ水平走査期間に対応する水平クロッ
クサイクルで発生されるクロック信号である。ビデオ信
号ＤＡＴＡ、水平スタートパルスＳＴＨ、および水平ク
ロック信号ＣＬＫはデータ線駆動回路２２に供給され
る。垂直スタートパルスＳＴＶおよび垂直クロック信号
φ，φバーはＴＡＢ−ＩＣの空き配線３０を利用してゲ
ート線駆動回路１２に供給される。
およびデータ線駆動回路２２のタイミング制御を行うタ
イミングコントロール部２３を含む。このタイミングコ
ントロール部２３は外部コンピュータＰＣから供給され
るビデオ信号および同期信号を受取り、水平スタートパ
ルスＳＴＨ、水平クロック信号ＣＬＫ、垂直スタートパ
ルスＳＴＨ、垂直クロック信号φ，φバー、およびビデ
オ信号ＤＡＴＡを従来と同様に発生する。ここで、垂直
スタートパルスＳＴＶは各フレーム毎に発生されるパル
スであり、垂直クロック信号φ，φバーは１水平走査期
間に対応する垂直クロックサイクルで発生されるクロッ
ク信号であり、水平スタートパルスＳＴＨは１／２水平
走査期間毎に発生されるパルスであり、水平クロック信
号ＣＬＫは１／2ｎ水平走査期間に対応する水平クロッ
クサイクルで発生されるクロック信号である。ビデオ信
号ＤＡＴＡ、水平スタートパルスＳＴＨ、および水平ク
ロック信号ＣＬＫはデータ線駆動回路２２に供給され
る。垂直スタートパルスＳＴＶおよび垂直クロック信号
φ，φバーはＴＡＢ−ＩＣの空き配線３０を利用してゲ
ート線駆動回路１２に供給される。
【００１３】データ線駆動回路２２は例えば水平スター
トパルスＳＴＨを水平クロック信号ＣＬＫに同期して順
次シフトするシフトレジスタ、ビデオ信号ＤＡＴＡをこ
のシフトレジスタの並列出力端から得られる出力信号に
応答してそれぞれサンプリングするｎ個のアナログスイ
ッチ、およびこれらアナログスイッチによりサンプリン
グされた電圧信号を画素データ信号として出力端Ｄ1〜
Ｄnから出力するｎ個の出力バッファを含む。
トパルスＳＴＨを水平クロック信号ＣＬＫに同期して順
次シフトするシフトレジスタ、ビデオ信号ＤＡＴＡをこ
のシフトレジスタの並列出力端から得られる出力信号に
応答してそれぞれサンプリングするｎ個のアナログスイ
ッチ、およびこれらアナログスイッチによりサンプリン
グされた電圧信号を画素データ信号として出力端Ｄ1〜
Ｄnから出力するｎ個の出力バッファを含む。
【００１４】図３は図２に示すゲート線駆動回路１２の
回路構成を示す。ゲート線駆動回路１２はシフトレジス
タＳＲおよび出力回路ＯＥを有する。シフトレジスタＳ
Ｒは直列に接続されたｍ個のフリップフロップＦ1〜Ｆn
で構成され、垂直スタートパルスＳＴＶをおよび垂直ク
ロック信号φ，φバーに同期して一方向にシフトし、順
次これらフリップフロップＦ1〜Ｆnの出力端Ｙ1〜Ｙmか
ら出力する。出力回路ＯＥはｍ個のアンドゲートＧ１Ａ
〜ＧｍＡおよびｍ個のアンドゲートＧ１Ｂ〜ＧｍＢで構
成される。アンドゲートＧ１Ａ〜ＧｍＡは垂直クロック
信号φと出力端出力端Ｙ1〜Ｙmからの出力信号との論理
積をとって、走査信号を順次ゲート線Ｙ1A〜ＹmAに供給
する。他方、アンドゲートＧ１Ｂ〜ＧｍＢは垂直クロッ
ク信号φバーと出力端出力端Ｙ1〜Ｙmからの出力信号と
の論理積をとって、走査信号を順次ゲート線Ｙ1B〜ＹmB
に供給する。図４に示すように、垂直クロック信号φお
よび垂直クロック信号φバーは１／２水平走査期間の位
相差を持つクロックパルスである。このため、走査信号
は１／２水平走査期間ずつ順次ゲート線Ｙ1A,Ｙ1B,…,
ＹmA,ＹmB,に供給される。すなわち、各行において、奇
数列表示画素ＰＸは１水平走査期間の前半で画素データ
信号に応じた電位に設定され、偶数列表示画素ＰＸは１
水平走査期間の後半で画素データ信号に応じた電位に設
定される。
回路構成を示す。ゲート線駆動回路１２はシフトレジス
タＳＲおよび出力回路ＯＥを有する。シフトレジスタＳ
Ｒは直列に接続されたｍ個のフリップフロップＦ1〜Ｆn
で構成され、垂直スタートパルスＳＴＶをおよび垂直ク
ロック信号φ，φバーに同期して一方向にシフトし、順
次これらフリップフロップＦ1〜Ｆnの出力端Ｙ1〜Ｙmか
ら出力する。出力回路ＯＥはｍ個のアンドゲートＧ１Ａ
〜ＧｍＡおよびｍ個のアンドゲートＧ１Ｂ〜ＧｍＢで構
成される。アンドゲートＧ１Ａ〜ＧｍＡは垂直クロック
信号φと出力端出力端Ｙ1〜Ｙmからの出力信号との論理
積をとって、走査信号を順次ゲート線Ｙ1A〜ＹmAに供給
する。他方、アンドゲートＧ１Ｂ〜ＧｍＢは垂直クロッ
ク信号φバーと出力端出力端Ｙ1〜Ｙmからの出力信号と
の論理積をとって、走査信号を順次ゲート線Ｙ1B〜ＹmB
に供給する。図４に示すように、垂直クロック信号φお
よび垂直クロック信号φバーは１／２水平走査期間の位
相差を持つクロックパルスである。このため、走査信号
は１／２水平走査期間ずつ順次ゲート線Ｙ1A,Ｙ1B,…,
ＹmA,ＹmB,に供給される。すなわち、各行において、奇
数列表示画素ＰＸは１水平走査期間の前半で画素データ
信号に応じた電位に設定され、偶数列表示画素ＰＸは１
水平走査期間の後半で画素データ信号に応じた電位に設
定される。
【００１５】本実施形態の平面表示装置では、ゲート線
駆動回路２２が各画素ブロックＢＬの互いに異なる表示
画素ＰＸにそれぞれ接続される２本のゲート線Ｙ1A,Ｙ1
B；Ｙ2A,Ｙ2B；…；ＹmA,ＹmBを独立に駆動するため、
従来のようなアナログスイッチにより電気的なフローテ
ィング状態に設定されるデータ線を必要とせずに画素デ
ータ信号をこれら表示画素に振分けることができる。さ
らに、この構成では、データ線駆動回路２２の出力端数
を各行の画素数の１／２に低減可能である。また、デー
タ線ＸＤ1〜ＸＤnは対応列の画素ブロックＢＬにおいて
行方向に並ぶ２個の表示画素ＰＸをデータ線駆動回路２
２から互いに等しい配線距離に設定するよう配置される
ため、液晶パネル１０上でデータ線駆動回路２２に対す
る負荷を一致させることができる。従って、データ線駆
動回路２２に対する負荷のばらつきによる、画面のフリ
ッカやちらつきも防止できる。
駆動回路２２が各画素ブロックＢＬの互いに異なる表示
画素ＰＸにそれぞれ接続される２本のゲート線Ｙ1A,Ｙ1
B；Ｙ2A,Ｙ2B；…；ＹmA,ＹmBを独立に駆動するため、
従来のようなアナログスイッチにより電気的なフローテ
ィング状態に設定されるデータ線を必要とせずに画素デ
ータ信号をこれら表示画素に振分けることができる。さ
らに、この構成では、データ線駆動回路２２の出力端数
を各行の画素数の１／２に低減可能である。また、デー
タ線ＸＤ1〜ＸＤnは対応列の画素ブロックＢＬにおいて
行方向に並ぶ２個の表示画素ＰＸをデータ線駆動回路２
２から互いに等しい配線距離に設定するよう配置される
ため、液晶パネル１０上でデータ線駆動回路２２に対す
る負荷を一致させることができる。従って、データ線駆
動回路２２に対する負荷のばらつきによる、画面のフリ
ッカやちらつきも防止できる。
【００１６】図５は図２に示す液晶パネル１０の第１変
形例を示す。この液晶パネル１０では、データ線Ｘ1〜
Ｘnが画素ブロックＢＬの列数に対応して設けられ、デ
ータ線駆動回路２２の出力端Ｄ１〜Ｄｎにそれぞれ接続
される。これらデータ線Ｘ1〜Ｘnの各々は対応列の画素
ブロックＢＬを構成する２列の隣接表示画素ＰＸ間に配
置され、これら隣接表示画素ＰＸの薄膜トランジスタＷ
はこのデータ線に対して対称的に配置される。また、液
晶パネル１０はデータ線Ｘ1〜Ｘnと略平行に設定され所
定電位の電源線ＧＮＤにキャパシタを介して接続される
複数のダミーデータ線ＤＸ1〜ＤＸn+1を含み、各列の薄
膜トランジスタＷが対応ダミーデータ線と対応データ線
との間に配置される。例えばデータ線Ｘ1は第１列の表
示画素ＰＸおよび第２列の表示画素ＰＸ間に配置され
る。また、第１列の薄膜トランジスタＷはダミーデータ
線ＤＸ1と対応データ線Ｘ1との間に配置され、第２列の
薄膜トランジスタＷはダミーデータ線ＤＸ２と対応デー
タ線Ｘ1との間に配置される。ここで、データ線Ｘ1〜Ｘ
nの各々はさらに対応列の画素ブロックＢＬを構成する
２列の隣接表示画素ＰＸ間のスペースを透過する光を遮
る遮光部を構成する。さらに、ダミーデータ線ＤＸ1〜
ＤＸn+1の各々はさらに対応列の画素ブロックＢＬを構
成する２列の隣接表示画素ＰＸの外側スペースを透過す
る光を遮る遮光部を構成する。
形例を示す。この液晶パネル１０では、データ線Ｘ1〜
Ｘnが画素ブロックＢＬの列数に対応して設けられ、デ
ータ線駆動回路２２の出力端Ｄ１〜Ｄｎにそれぞれ接続
される。これらデータ線Ｘ1〜Ｘnの各々は対応列の画素
ブロックＢＬを構成する２列の隣接表示画素ＰＸ間に配
置され、これら隣接表示画素ＰＸの薄膜トランジスタＷ
はこのデータ線に対して対称的に配置される。また、液
晶パネル１０はデータ線Ｘ1〜Ｘnと略平行に設定され所
定電位の電源線ＧＮＤにキャパシタを介して接続される
複数のダミーデータ線ＤＸ1〜ＤＸn+1を含み、各列の薄
膜トランジスタＷが対応ダミーデータ線と対応データ線
との間に配置される。例えばデータ線Ｘ1は第１列の表
示画素ＰＸおよび第２列の表示画素ＰＸ間に配置され
る。また、第１列の薄膜トランジスタＷはダミーデータ
線ＤＸ1と対応データ線Ｘ1との間に配置され、第２列の
薄膜トランジスタＷはダミーデータ線ＤＸ２と対応デー
タ線Ｘ1との間に配置される。ここで、データ線Ｘ1〜Ｘ
nの各々はさらに対応列の画素ブロックＢＬを構成する
２列の隣接表示画素ＰＸ間のスペースを透過する光を遮
る遮光部を構成する。さらに、ダミーデータ線ＤＸ1〜
ＤＸn+1の各々はさらに対応列の画素ブロックＢＬを構
成する２列の隣接表示画素ＰＸの外側スペースを透過す
る光を遮る遮光部を構成する。
【００１７】この第１変形例では、上述した実施形態と
同様の効果を得ることができる。さらに、データ線駆動
回路２２の出力端数を各行の画素数の１／２に低減する
だけでなく、データ線数をこのデータ線駆動回路２２の
出力端数に等しい数に低減できる。また、データ線Ｘ1
〜Ｘnの各々が対応列の画素ブロックＢＬを構成する２
列の隣接表示画素ＰＸ間に配置され、これら隣接表示画
素ＰＸの薄膜トランジスタＷがこのデータ線に対して対
称的に配置されることから、データ線Ｘ1〜Ｘnを対応列
の画素ブロックＢＬにおいて行方向に並ぶ２個の表示画
素ＰＸをデータ線駆動回路２２から互いに等しい配線距
離に容易に設定することができると共に、寄生抵抗およ
び寄生容量をデータ線Ｘ1〜Ｘnの各々について上述の実
施形態よりも低減可能である。さらに複数のダミーデー
タ線ＤＸ1〜ＤＸn+1は所定電位の電源線ＧＮＤに電気的
に接続されるため、データ線Ｘ1〜Ｘnがこれらに隣接す
る画素ブロックとの容量結合によって電位変動しにくく
なる。また、データ線Ｘ1〜Ｘnおよびダミーデータ線Ｄ
Ｘ1〜ＤＸn+1はそれぞれ遮光部を構成するため、これら
から独立に遮光部を形成する必要がなくなる。
同様の効果を得ることができる。さらに、データ線駆動
回路２２の出力端数を各行の画素数の１／２に低減する
だけでなく、データ線数をこのデータ線駆動回路２２の
出力端数に等しい数に低減できる。また、データ線Ｘ1
〜Ｘnの各々が対応列の画素ブロックＢＬを構成する２
列の隣接表示画素ＰＸ間に配置され、これら隣接表示画
素ＰＸの薄膜トランジスタＷがこのデータ線に対して対
称的に配置されることから、データ線Ｘ1〜Ｘnを対応列
の画素ブロックＢＬにおいて行方向に並ぶ２個の表示画
素ＰＸをデータ線駆動回路２２から互いに等しい配線距
離に容易に設定することができると共に、寄生抵抗およ
び寄生容量をデータ線Ｘ1〜Ｘnの各々について上述の実
施形態よりも低減可能である。さらに複数のダミーデー
タ線ＤＸ1〜ＤＸn+1は所定電位の電源線ＧＮＤに電気的
に接続されるため、データ線Ｘ1〜Ｘnがこれらに隣接す
る画素ブロックとの容量結合によって電位変動しにくく
なる。また、データ線Ｘ1〜Ｘnおよびダミーデータ線Ｄ
Ｘ1〜ＤＸn+1はそれぞれ遮光部を構成するため、これら
から独立に遮光部を形成する必要がなくなる。
【００１８】図６は図２に示す液晶パネル１０の第２変
形例を示す。この液晶パネル１０では、第１変形例と同
様にデータ線Ｘ1〜Ｘnが画素ブロックＢＬの列数に対応
して設けられ、データ線駆動回路２２の出力端Ｄ１〜Ｄ
ｎにそれぞれ接続される。これらデータ線Ｘ1〜Ｘnの各
々は対応列の画素ブロックＢＬを構成する２列の隣接表
示画素ＰＸ間に配置され、これら隣接表示画素ＰＸの薄
膜トランジスタＷはこのデータ線に対して対称的に配置
される。これらデータ線Ｘ1〜Ｘnの各々は対応列の画素
ブロックＢＬを構成する２列の隣接表示画素ＰＸ間のス
ペースを透過する光を遮る遮光部を構成する。この第２
変形例では、複数の樹脂遮光部ＳＨが第１変形例で設け
られた複数のダミーデータ線ＤＸ1〜ＤＸn+1の代りに形
成され、各々対応列の画素ブロックＢＬを構成する２列
の隣接画素ＰＸの外側スペースを透過する光を遮る。こ
れら樹脂遮光部はアレイ基板ＡＲおよび対向基板ＣＴの
いずれか一方においてデータ線Ｘ1〜Ｘnと略平行に配置
される。
形例を示す。この液晶パネル１０では、第１変形例と同
様にデータ線Ｘ1〜Ｘnが画素ブロックＢＬの列数に対応
して設けられ、データ線駆動回路２２の出力端Ｄ１〜Ｄ
ｎにそれぞれ接続される。これらデータ線Ｘ1〜Ｘnの各
々は対応列の画素ブロックＢＬを構成する２列の隣接表
示画素ＰＸ間に配置され、これら隣接表示画素ＰＸの薄
膜トランジスタＷはこのデータ線に対して対称的に配置
される。これらデータ線Ｘ1〜Ｘnの各々は対応列の画素
ブロックＢＬを構成する２列の隣接表示画素ＰＸ間のス
ペースを透過する光を遮る遮光部を構成する。この第２
変形例では、複数の樹脂遮光部ＳＨが第１変形例で設け
られた複数のダミーデータ線ＤＸ1〜ＤＸn+1の代りに形
成され、各々対応列の画素ブロックＢＬを構成する２列
の隣接画素ＰＸの外側スペースを透過する光を遮る。こ
れら樹脂遮光部はアレイ基板ＡＲおよび対向基板ＣＴの
いずれか一方においてデータ線Ｘ1〜Ｘnと略平行に配置
される。
【００１９】この第２変形例では、複数の遮光部がダミ
ーデータ線ＤＸ1〜ＤＸn+1の代りに必要になることと、
データ線Ｘ1〜Ｘnとこれらに隣接する画素ブロックとの
容量結合を効果的に低減することができなくなることを
除いて第１変形例と同様の効果を得ることができる。
ーデータ線ＤＸ1〜ＤＸn+1の代りに必要になることと、
データ線Ｘ1〜Ｘnとこれらに隣接する画素ブロックとの
容量結合を効果的に低減することができなくなることを
除いて第１変形例と同様の効果を得ることができる。
【００２０】
【発明の効果】以上のように本発明によれば、電気的な
フローティング状態に設定されるデータ線に基づく表示
品位の低下を防止し、高精細な表示画像の実現を可能に
する平面表示装置を提供することができる。
フローティング状態に設定されるデータ線に基づく表示
品位の低下を防止し、高精細な表示画像の実現を可能に
する平面表示装置を提供することができる。
【図１】本発明の一実施形態に係る平面表示装置の構造
を概略的に示す図である。
を概略的に示す図である。
【図２】図１に示す液晶パネルの回路構成を示す図であ
る。
る。
【図３】図２に示すゲート線駆動回路の回路構成を示す
図である。
図である。
【図４】図３に示すゲート線駆動回路の動作を示すタイ
ムチャートである。
ムチャートである。
【図５】図２に示す液晶パネルの第１変形例を示す図で
ある。
ある。
【図６】図２に示す液晶パネルの第２変形例を示す図で
ある。
ある。
１０…液晶パネル ２０…制御回路基板 ３０…ＴＡＢ−ＩＣ １２…ゲート線駆動回路 ２２…データ線駆動回路 ２３…タイミングコントロール部 ＡＲ…アレイ基板 ＬＱ…液晶層 ＣＴ…対向基板 ＣＥ…コモン電極 ＰＥ…画素電極 ＰＸ…表示画素 ＢＬ…画素ブロック Ｘ1〜Ｘ2n…データ線 Ｙ1A,Ｙ1B,〜ＹmA,ＹmB…ゲート線
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 2H092 GA06 GA51 GA59 JA24 JB04 JB22 JB31 JB37 JB51 JB54 JB61 KA04 KA05 NA01 PA06 2H093 NA16 NA22 NC02 NC11 NC16 NC23 NC27 NC34 NC35 ND10 NE03 NE07 5C094 AA05 BA03 BA43 CA19 CA24 EA01 EA04 EA07 EB02 ED15 FB12 FB15 5G435 AA00 BB12 EE37 EE40 GG21
Claims (7)
- 【請求項１】 各々行方向に隣接して並ぶ２個以上であ
る所定数の表示画素を含む複数の画素ブロックのマトリ
クスアレイ、各々対応列の画素ブロックの全表示画素に
接続される複数のデータ線、各々対応行の画素ブロック
の互いに異なる表示画素に接続される複数のゲート線、
および前記複数のゲート線を順次駆動するゲート線駆動
部を含む液晶パネルと、前記液晶パネルの一端側に固定
され前記複数のデータ線に画素データ信号をそれぞれ供
給するデータ線駆動部とを備える平面表示装置であっ
て、各データ線は対応列の画素ブロックにおいて行方向
に並ぶ所定数の表示画素を前記データ線駆動部から互い
に等しい配線距離に設定して前記液晶パネル上で前記デ
ータ線駆動部に対する負荷を一致させるように配置され
ることを特徴とする平面表示装置。 - 【請求項２】 各表示画素は対応ゲート線により駆動さ
れる薄膜トランジスタ、および対応データ線に供給され
た画素データ信号の電位がこの薄膜トランジスタを介し
て印加される画素電極を含むことを特徴とする請求項１
に記載の平面表示装置。 - 【請求項３】 各画素ブロックは２個の隣接表示画素で
構成され、各データ線は対応列の画素ブロックを構成す
る２列の隣接表示画素間に配置され、これら隣接表示画
素の薄膜トランジスタはこのデータ線に対して対称的に
配置されることを特徴とする請求項２に記載の平面表示
装置。 - 【請求項４】 前記液晶パネルは各データ線と略平行に
設定され所定電位の電源線に電気的に接続される複数の
ダミーデータ線を含み、各列の薄膜トランジスタが対応
ダミーデータ線と対応データ線との間に配置されること
を特徴とする請求項３に記載の平面表示装置。 - 【請求項５】 各データ線はさらに対応列の画素ブロッ
クを構成する２列の隣接表示画素間のスペースを透過す
る光を遮る遮光部を構成することを特徴とする請求項３
に記載の平面表示装置。 - 【請求項６】 前記液晶パネルは各データ線と略平行に
設定され所定電位の電源線に電気的に接続される複数の
ダミーデータ線を含み、各列の薄膜トランジスタが対応
ダミーデータ線と対応データ線との間に配置される前記
複数のダミーデータ線の各々は対応列の画素ブロックを
構成する２列の隣接画素の外側スペースを透過する光を
遮る遮光部を構成することを特徴とする請求項５に記載
の平面表示装置。 - 【請求項７】 前記液晶パネルは、各々対応列の画素ブ
ロックを構成する２列の隣接画素の外側スペースを透過
する光を遮る複数の樹脂遮光部を含むことを特徴とする
請求項５に記載の平面表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000134930A JP2001318621A (ja) | 2000-05-08 | 2000-05-08 | 平面表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000134930A JP2001318621A (ja) | 2000-05-08 | 2000-05-08 | 平面表示装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001318621A true JP2001318621A (ja) | 2001-11-16 |
Family
ID=18643112
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000134930A Pending JP2001318621A (ja) | 2000-05-08 | 2000-05-08 | 平面表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001318621A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7403239B2 (en) | 2002-05-27 | 2008-07-22 | Samsung Electronics Co., Ltd. | Thin film transistor array panel for liquid crystal display |
| CN106782088A (zh) * | 2016-11-22 | 2017-05-31 | 上海天马微电子有限公司 | 柔性显示面板及柔性显示装置 |
| CN106816099A (zh) * | 2017-03-29 | 2017-06-09 | 上海天马有机发光显示技术有限公司 | 一种柔性显示装置及柔性显示装置的使用方法 |
| CN106847094A (zh) * | 2017-03-31 | 2017-06-13 | 上海天马微电子有限公司 | 一种柔性显示装置 |
-
2000
- 2000-05-08 JP JP2000134930A patent/JP2001318621A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7403239B2 (en) | 2002-05-27 | 2008-07-22 | Samsung Electronics Co., Ltd. | Thin film transistor array panel for liquid crystal display |
| CN106782088A (zh) * | 2016-11-22 | 2017-05-31 | 上海天马微电子有限公司 | 柔性显示面板及柔性显示装置 |
| CN106816099A (zh) * | 2017-03-29 | 2017-06-09 | 上海天马有机发光显示技术有限公司 | 一种柔性显示装置及柔性显示装置的使用方法 |
| CN106847094A (zh) * | 2017-03-31 | 2017-06-13 | 上海天马微电子有限公司 | 一种柔性显示装置 |
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