CN104347662A - 具有增强电场的三维双端存储器 - Google Patents

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Abstract

本发明描述了具有增强的电场特性的三维存储单元。举例来说，双端存储单元可以是由材料层堆叠构成的，其中各个层沿着与构建材料层堆叠的基板表面的法线方向形成非零角度的方向布置。在一些方面，所述方向可以与所述法线方向垂直或基本上垂直。在其他方面，所述方向可以与所述法线方向不垂直。当存储单元的内部角形成非垂直角时，可以得到增强的电场或电流密度，从而提供改善的开关时间和存储性能。

Description

具有增强电场的三维双端存储器
相关专利申请的交叉引用
本专利申请要求于2014年2月28日提交的美国非临时专利申请No.14/194,499的优先权，该非临时专利申请要求于2013年7月26日提交的美国临时专利申请No.61/859,090的优先权，这两份专利申请通过引用的方式全文并入本文中。
技术领域
本发明总体上涉及双端存储装置，例如，本发明描述了具有提供增强的电场特性的三维双端存储单元。
背景技术
双端存储器代表集成电路技术领域内的最近创新。虽然许多双端存储器技术处于开发阶段，但是提出的双端存储装置的多个技术概念已经被发明人表明并且处于一个或多个验证阶段以对相关的理论或技术进行证伪。发明人相信，多种双端存储器技术(例如，电阻型开关存储器、磁阻型存储器、铁电存储器，有机存储器，相变存储器，导电桥接存储器)有令人信服的证据来表明在半导体电子工业中比竞争性技术有大量优势。
特别是对电阻型开关存储器，发明人相信电阻型开关存储单元可以被配置成具有相应的不同电阻值的多个状态。例如，对于一位(bit)单元，电阻型开关存储单元可以被配置成处于低电阻状态，或者，可替代地，处于高电阻状态。多位单元可以具有其他状态，这些其他状态的电阻值互不相同并且不同于低电阻状态和高电阻状态的电阻值。电阻型开关存储单元的不同的电阻状态表示不同的逻辑信息状态，从而促成数字存储操作。因此，发明人相信许多这种存储单元的阵列可以提供许多位的数字存储。
发明人已经成功诱导电阻型开关存储器响应于外部条件而进入一个或另一个电阻状态。因此，按照晶体管的说法，施加或去除外部条件可以用来对存储器进行编程或去编程(例如，擦除)。此外，根据物理构成和电构造，电阻型开关存储单元可以总体上维持编程状态或去编程状态。根据存储单元设备的特性，维持一种状态会要求满足其他条件(例如，最小工作电压的存在与否、最小工作温度的存在与否等)或者不需满足任何条件。
发明人已经提出了几个电阻型开关技术的实用化建议以包括基于晶体管的存储器应用。例如，电阻型开关元件通常被认为至少部分上是用于数字信息电子存储的金属氧化物半导体(MOS)型存储器晶体管的可行的替代选择。电阻型开关存储装置的模型比非易失性闪存MOS型晶体管有一些潜在的技术优势。
鉴于上述内容，发明人希望继续开发双端存储技术的实用化。
发明内容
以下内容表示本说明书的简要综述，以便提供对本说明书的一些方面的基本理解。本发明内容不是本说明书的广泛综述。其目的既不是表明本说明书的关键或重要元素，也不是描述本说明书的任何特定实施例的范围或权利要求书的任何范围。其目的是以简化的形式提供本说明书的一些概念，作为本发明中呈现的更加详细的描述的前序。
本发明的多个方面提供具有增强电场特性的三维存储单元。在一些实施例中，双端存储单元可以是由材料层堆叠构成的，其中存储单元附近的材料层堆叠定向成与构建该材料层堆叠的基板表面偏离一个角度。在一些方面，所述存储单元可以与所述基板表面垂直或基本上垂直。在其他方面，所述材料层堆叠可以与基板表面不垂直，其中材料层堆叠与垂直方向形成一角度，以增强材料堆叠所形成的存储单元的电场或电流。
在本发明的替代或额外方面，提供了一种存储装置。所述存储装置可以包括半导体堆叠，所述半导体堆叠包括基本上沿着第一方向依次布置的多层，所述第一方向与支撑所述半导体堆叠的基板表面基本上垂直或倾斜。此外，所述存储装置可以包括存储单元，所述存储单元形成在所述半导体堆叠的子集内，并且包括图案化顶电极、电阻型开关层和图案化底电极，所述图案化顶电极、电阻型开关层和图案化底电极是由所述半导体堆叠中的多层中的相应层形成的并且沿着第二方向依次布置，其中所述第二方向与所述第一方向基本上垂直或倾斜。例如，所述存储单元可以与至少在所述半导体堆叠的子集附近的第一方向形成45度或45度以上的角度。
在一个或多个公开的实施例中，本发明提供了一种存储单元。所述存储单元可以包括底电极，所述底电极形成在包括多个互补金属氧化物半导体(CMOS)器件的CMOS基板上方，其中所述底电极包括与支撑所述存储单元的所述CMOS基板的顶表面基本上平行的顶部表面和底部表面，并且其中所述底电极进一步包括与所述CMOS基板的顶表面基本上垂直或倾斜的边缘表面。此外，所述存储单元可以包括设置在所述底电极与所述CMOS基板之间的电绝缘层以及与所述边缘表面相邻的开关存储层。此外，所述存储单元可以包括与所述开关存储层相邻并且被配置成响应于施加的偏压而被离子化的顶电极，并且在一个或多个实施例中，所述开关存储层被配置成能够渗透顶电极的离子，并且促成沿着可能与CMOS基板的顶表面平行或倾斜的方向形成穿过开关存储层的离子的导电路径。
在其他实施例中，提供了一种存储单元的制造方法。所述方法可以包括：在互补金属氧化物半导体(CMOS)基板的顶表面上方形成绝缘层；并且在绝缘层上方形成第一导电层作为第一图案化底电极。另外，所述方法可以包括：通过去除至少所述第一导电层的一部分对绝缘层进行蚀刻，以形成与CMOS基板的顶表面基本上垂直或者形成倾斜角度的第一表面和第二表面。除上述之外，所述方法可以包括：在至少所述第一表面上方形成开关材料层；并且使用第二导电层填充通过蚀刻所述绝缘层所形成的开口的至少一部分，以在第一表面附近的开口区域处形成与所述开关材料层相邻的第一图案化顶电极。
以下描述结合附图阐述了本说明书的某些说明性的方面。然而，这些方面表示可以实施本说明书的原理的多种方式的几种方式。当结合附图考虑时，本说明书的其他优点和新特征通过本说明书的以下具体实施方式会变得明显。
附图说明
结合附图，在理解以下详细描述时会明白本发明的多个方面、实施例、目的和优点，其中相似的附图标记始终指代相似的零件。在本说明书中，阐述了许多具体细节以便提供对本发明的透彻理解。然而，应当理解，可以在不具有这些具体细节或使用其他方法、部件、材料等的情况下来实施本发明的某些方面。在其他情况下，熟知的结构和设备被图示为方框图形式以便于描述本发明。
图1是根据本发明的多个实施例的示例性双端存储单元的方框图。
图2是根据额外公开的实施例的另一个示例性双端存储单元的方框图。
图3示出了根据再一个实施例的又另一个示例性双端存储单元的方框图。
图4和图4A图示了在一些实施例中具有增强的电场特性的示例性双端存储单元。
图5示出了在一个(一些)方面具有增强电场的多个双端存储单元在三维空间堆叠的实例的方框图。
图6图示了在多个实施例中具有增强电场特性的存储单元的示例阵列的方框图。
图7图示了根据替代实施例的存储单元的示例性阵列的方框图。
图8示出了根据又另一个替代实施例的存储单元的示例阵列的方框图。
图9图示了在另一个(一些)实施例中具有进一步增强的电场特性的存储单元的示例阵列的方框图。
图10示出了在额外的实施例中具有进一步增强的电场特性的存储单元的示例阵列的方框图。
图11图示了根据额外的实施例的用于制造双端存储器的示例性方法的流程图。
图12示出了促成实施一个或多个公开的实施例的示例工作环境的方框图。
图13图示了可以结合多个实施例实施的示例性计算环境的方框图。
具体实施方式
本发明涉及用于数字信息存储的双端存储单元。在一些实施例中，双端存储单元可以包括电阻技术，例如，电阻开关双端存储单元。本文中使用的电阻开关双端存储单元(也被称为电阻开关存储单元或电阻开关存储器)包括具有两个导电触点(在本文中也被称为电极或端(terminal))的电路元件，在两个导电触点之间具有作用区(也被称为开关层或开关媒介)。在电阻开关存储器的背景下，双端存储装置的作用区表现出多个稳定或半稳定的电阻状态，每个电阻状态具有不同的电阻。此外，可以响应于施加在该两个导电触点上的适宜的电信号而形成或激活多个状态的相应状态。该适宜的电信号可以是电压值、电流值、脉冲宽度、脉冲高度或电流极性等或它们的适当组合。电阻型开关双端存储装置的实例可以包括本专利申请的受让人目前正在开发的电阻型随机存取存储器，但不限于此。
本发明的实施例可以提供导电丝型存储单元。导电丝型存储单元的一个实例可以包括：p型或n型硅(Si)承载层(例如，p型或n型多晶硅、p型或n型SiGe等)、电阻型开关层(RSL)以及用于提供导电丝形成离子给RSL的作用金属层。p型或n型硅承载层可以包括p型或n型多晶硅、p型或n型SiGe等。RSL(在本领域中也可以被称为电阻型开关媒介(RSM))可以包括，例如，未掺杂的非晶硅层、具有本征特性的半导体层、硅的低价氧化物(例如，SiOx，其中x的值在0.1至2之间)等。作用金属层的实例可以包括：银(Ag)、金(Au)、钛(Ti)、氮化钛(TiN)或钛的其他适宜化合物、镍(Ni)、铜(Cu)、铝(Al)、铬(Cr)、钽(Ta)、铁(Fe)、锰(Mn)、钨(W)、钒(V)、钴(Co)、铂(Pt)和钯(Pd)，连同其他。在本发明的一些方面中可以采用其他适宜的导电材料以及上述或类似材料的化合物或组合来作为作用金属层。与上述实例类似的属于本发明的实施例的一些细节可以在转让给本专利申请的受让人的以下美国专利申请中找到：2007年10月19日提交的申请序列号11/875,541以及2009年10月8日提交的申请序列号12/575,921，出于所有目的这两个专利申请通过引用的方式全文并入本申请中。
应当理解，本文中的多个实施例可以利用具有不同的物理性质的多种存储单元技术。例如，不同的电阻型开关存储单元技术可以具有不同的离散的可编程电阻、不同的关联的编程/擦除电压以及其他相异的特征。例如，本发明的多个实施例可以采用对第一极性的电信号表现出第一开关响应(例如，编程为编程状态集合中的一个状态)并且对第二极性的电信号表现出第二开关响应(例如，擦除为擦除状态)的双极开关器件。双极开关器件例如与单极器件形成对比，这种单极器件响应于具有相同极性和不同幅值的电信号而表现出第一开关响应(例如，编程)和第二开关响应(例如，擦除)。
本发明的各种实施例是“双极”器件，其中编程电压和擦除电压具有相反的极性。发明人相信这些实施例比编程电压和擦除电压具有相同极性的“单极”器件更有优势。对于单极器件，层在高电压时以有限的电流导通(例如，编程)，并且层在低电压时以大电流进行破坏性加热过程(例如，擦除)。单极器件的一些缺点包括使用这种焦耳加热来擦除存储器会极大地限制与其他器件的存储集成并且极大地限制存储密度。另外，本发明的一些实施例具有较低的编程电压。在一些情况下，编程电压在约0.5V至约1.5V之间，在约0V至约2V之间，在约0.5V至约5V之间等。
本领域的普通技术人员将会理解或者通过本文提供的背景来理解的是，当本文的多个方面和实施例没有指明具体的存储单元技术或编程/擦除电压时，其意图是这些方面和实施例并入任何合适的存储单元技术并且通过适于该技术的编程电压/擦除电压来操作。应当进一步认识到，当需要本领域的普通技术人员已知的电路修改或者本领域的普通技术人员已知的对操作信号电平的修改来替代不同的存储单元技术时，包括替代的存储单元技术或信号电平变化的实施例被认为在本发明的范围内。
在本发明的各种实施例中，在制造如本文所述的存储装置时并且在功能上进行编程和擦除操作之前，一些实施例可以进行调节。可以通过初始形成信号(例如，形成电压、形成电流、形成电场等)实施调节，从而使存储单元在制造之后第一次被编程。具体地讲，例如，在一些实施例中，初始形成电压可以施加在存储单元的顶电极与存储单元的底电极之间，以促成随后在存储单元内形成导电丝。在发明人进行的初步实验中，初始形成信号需要比在调节存储单元之后相关的编程信号更高的幅值。举例来说，如果与双端存储单元相关的编程电压约为3V，那么调节存储单元会涉及约5V的初始形成电压。具有这种特性的存储装置的缺点是，可能需要两种不同类型的驱动电压电路来驱动存储单元，一个电路用于提供初始形成电压(可能永远不会再次使用，因而浪费芯片空间)，第二个电路用于提供编程电压。然而，本发明的多个实施例可以具有比发明人进行的双端存储单元的早期实验大为减小的初始形成电压。在这些实施例中，初始形成电压可以在约相同的电压至比相关的编程电压高1V的范围内。在其他实施例中，初始形成电压可以在与相关的编程电压大约相同的电压至比相关的编程电压高约0.5V的范围内。各种实施例的优点包括提供形成电压的电路可以大为简化，减小电路面积，或者折叠到编程电压电路中，从而避免专用于初始形成信号的额外电路。
本申请的发明人认为，例如电阻型开关存储装置的双端存储装置在电子存储的技术领域中具有各种优点。例如，电阻开关技术一般很小，从而每个电阻型开关器件消耗大约4F2的硅面积，其中F代表技术节点的最小特征尺寸(例如，如果包括两个电阻型开关器件的存储单元在相邻的硅空间中构成，那么因此会是大约8F2)。对于一组多个不相邻的器件而言，不相邻的电阻型开关器件，例如，彼此上下堆叠的类型，会仅仅消耗4F2。此外，每个存储单元具有两位、三位或更多位的多位器件就所消耗的单位硅面积上的位数而言甚至可以得到更大的密度。这些优点可以得到很大的半导体元件密度和存储密度，对于给定数量的数据存储位具有很低的制造成本。发明人还相信，电阻型开关存储器可以表现出很快的编程速度和很低的编程电流以及更小的单元尺寸，从而得到更大的元件密度。其他有益效果包括非易失性，具有能在不连续通电的情况下存储数据的能力，并且有能力构建在金属互连层之间，从而使基于电阻型开关的器件能用于二维以及三维的半导体架构。
本申请的发明人熟悉其他的非易失性、双端存储器结构。例如，铁电随机存取存储器(RAM)就是一个实例。一些其他的实例包括磁阻型RAM、有机RAM、相变RAM和导电桥接RAM等。双端存储技术具有不同的优缺点，并且优点与缺点之间的取舍很常见。例如，这些器件的多种子集可以具有较快的开关时间、良好的耐久性、高存储密度、低制造成本、长寿命等或者它们的组合。同时，各种子集还存在以下问题：难以制造，与许多常用的CMOS制造工艺存在兼容性问题，可读性差，开/关电阻比小(例如，导致很小的感测范围)或热稳定性差以及其它问题。尽管发明人认为电阻型开关存储技术是具有最多优点和最少缺点的最佳技术之一，但是其他的双端存储技术也可以用于适宜于本领域普通技术人员的一些公开的实施例。
为了对基于导电丝的电阻型开关存储单元进行编程，可以在存储单元上施加适当的编程电压，从而穿过存储单元的高电阻部分形成导电丝。这导致存储单元从高电阻状态变成低电阻状态。在一些电阻型开关器件中，可以实施擦除过程以便使导电丝至少部分地变形，从而使存储单元从低电阻状态返回到高电阻状态。在存储器的背景中，这种状态变化可以与二进制位的相应状态相关联。对于多个存储单元构成的阵列，存储单元的字、字节、页、块等可以被编程或擦除以表示二进制信息中的零或一，并且通过有效保持这些状态一段时间来存储二进制信息。
从广义上看，本发明的实施例由于比竞争性技术有众多优点，所以有可能替代市场上存在的其他类型的存储器。然而，本发明的发明人相信，有时候称为潜通路问题的问题正是电阻型开关存储单元用于高密度数据存储应用的阻碍。潜通路(也称为“漏电流”)表示的是流过将要存取的存储单元的相邻存储单元的不想要的电流，这在大型无源存储交叉型阵列中，特别是在与“开启”状态(较低电阻状态)的单元相连时，特别明显。
更详细地讲，潜通路电流是由存储阵列的附近位线或旁边位线的电压差引起的。例如，位于交叉型阵列的金属互连(例如，位线和字线)之间的存储单元可能不是真正意义的电绝缘体,因此响应于前述电压差会流过少量电流。另外，这些小电流会叠加在一起，特别是在由多个金属互连之间的多个电压差引起时。在存储操作期间，潜通路电流会与工作信号(例如，编程信号、擦除信号、读取信号等)共存并且减小工作容限，例如，读取编程单元(与第一物理状态相关)与擦除单元(与第二物理状态相关)之间的电流和/或电压容限。例如，结合选定存储单元的读取操作，与选定的存储单元共用读取通路的潜通路电流会与感测电流叠加，从而减小读取电路的感测容限。除增加功率消耗和焦耳加热以及牵涉到的缺点之外，潜通路电流会导致存储单元误差，会破坏存储器本身的可靠性的问题。一些公开的实施例被配置成缓和共用位线字线等的相邻存储单元或存储单元中的潜通路电流。
本发明的各种实施例提供一种双端存储装置，其由与双端存储装置所处的基板表面成角度的材料层堆叠组成。在各种实施例中，材料层堆叠可以包括位于双端存储装置的底电极与顶电极之间的至少一个开关层。在又一个实施例中，层堆叠额外地包括选择层。在另一个实施例中，层堆叠还可以包括导电层。在另外一些实施例中，层堆叠可以进一步包括开关层。在至少一个实施例中，层堆叠可以进一步包括阻挡层。在其他一些实施例中，层堆叠可以包括前述层的适当组合。在替代实施例或其他实施例中，材料层堆叠可以与基板表面垂直；在其他方面，材料层堆叠可以与基板表面基本上垂直。在一个或多个实施例中，材料层堆叠可以被构造成从垂直方向偏离正角度或负角度以增强相关存储单元(或其子集)的电流或电场。在一些实施例中，正角度可以是10度或10度以下，在其他实施例中，正角度可以是30度，在另外一些实施例中，正角度可以是45度或45度以下。
在各种公开的实施例中，基板可以是具有一个或多个CMOS兼容器件的互补金属氧化物半导体(CMOS)基板。在一个或多个实施例中，公开的存储装置可以是与现有的CMOS制造技术部分地或完全兼容的电阻型开关双端存储装置。因此，一些或所有公开的存储装置在制造时具有制造成本低、再加工有限等优点，发明人认为可以生产出高密度和高效率的双端存储器，并且从市场来看，与其他存储装置相比，制造问题更少。
现在参照附图，图1示出了根据本发明的多个方面的用于提供存储装置的示例性存储堆叠100的方框图。存储堆叠100可以包括在存储堆叠100的第一层的基板102(斜线阴影)。基板102可以是与一个或多个CMOS器件兼容的与CMOS相关的基板。在一些公开的实施例中，基板102可以包括在其中或在其上制造的多个CMOS器件(未示出)。上述基板102是电绝缘体104。电绝缘体104可以提供存储堆叠100的一个或多个作用元件(例如，存储单元、位线、字线等)的电隔离。如图1所示，电绝缘体104用细阴影区别开。
除上述之外，存储堆叠100可以包括在电绝缘体104上方的底电极106。底电极106被配置成覆盖电绝缘体104的顶表面的子集。例如，当基板102和电绝缘体104布置在半导体芯片的较大部分上(例如，几平方厘米的面积)时，底电极106可以在半导体芯片的大约几平方微米或几百平方纳米的子集内。作为另一个实例，底电极106可以是大约最小技术特征尺寸的几倍或更小。因此，底电极106可以具有大约几个双端存储单元的面积或更小。
第二电绝缘体104A在底电极106上方。在一些实施例中，电绝缘体104A在与底电极106的垂直或倾斜表面106B相同或基本上共面的平面内具有垂直或倾斜表面104B(例如，参照垂直或倾斜的双端存储单元112的放大的切口)。在另外的实施例中，开关层108设置成沿着底电极106的垂直或倾斜表面106A延伸。在一个任选的实施例中，开关层108可以进一步沿着电绝缘体104A的垂直或倾斜表面104B延伸。在一些实施例中，如图所示，开关层108可以进一步沿着电绝缘体104或电绝缘体104A，或两者的顶表面延伸。然而，在其他实施例中，开关层108可以被限制在底电极106与顶电极110之间的区域中，并且沿着底电极106的垂直或倾斜表面106A延伸。开关层108可以被配置成并保持一个或多个截然不同的状态。根据与存储堆叠100所采用的特定的双端存储器技术有关的物理度量的数值或数值范围可以区别(例如，测量)这些状态。例如，在电阻型开关存储器的情况中，可以根据开关层108的离散的电阻值(或电阻值的范围)来区别各个状态。
图1的切口112图示了存储堆叠100的存储单元114。存储单元114沿着方向116从底电极106布置到顶电极110，该方向与包括基板102的顶表面的平面的法线方向成角度，例如，垂直、基本上垂直、倾斜或其他角度(例如，参照下文的图3，基板的法线方向301)。在其他公开的实施例中，方向116可以不垂直于基板102的顶表面的法线方向，例如，偏离垂直零至10度，偏离垂直10度至20度，偏离垂直10度至30度，偏离垂直45度或更小，或者其他合适的角度或角度范围。
如切口112所示，存储单元114在其右侧包括底电极106，从而具有垂直或倾斜表面106A。开关层108与底电极106和垂直或倾斜表面106A相邻。顶电极110与开关层108相邻，从而在其左侧具有垂直或倾斜表面110A。如图1所示，底电极106、开关层108和顶电极110沿着与基板102的顶表面的法线方向垂直或基本上垂直的方向116布置。换句话讲，方向116与包括基板102的顶表面的平面平行或倾斜。这不同于发明人对单片存储单元堆叠提出的其他构思，例如，在单片存储单元堆叠中，堆叠中的层沿着与下方的半导体基板的顶表面的法线方向基本上平行的方向布置。
本申请的发明人相信，本文公开的存储单元的实施例可以提供相对于现有的存储单元技术的几个优势。首先，存储单元尺寸可以至少部分地由电极厚度控制。发明人相信，控制纳米级薄膜厚度一般比控制薄膜的纳米级侧向尺寸容易。因此，通过减小存储单元薄膜层的薄膜厚度可以增大存储单元密度。例如，在至少一个实施例中，开关层108可以具有在约1nm至约50nm的范围内的厚度。这会导致漏电流减小，可以将电阻型开关存储技术的导电丝限制在更狭小的区域内，可以提高性能，并且提供紧凑的三维存储单元集成等等。在本文所述的另外的实施例中，因为更小的存储单元尺寸，所以存储单元的工作电压会降低。另外，存储单元的工作速度会由于采用增强与例如存储单元114所示的存储单元相关的电流或电场的技术而得到提高。
根据不同的实施例，底电极106、开关层108和顶电极110可以采用各种材料。在一些实施例中，底电极106可以是由以下金属形成的图案化底电极：例如，W、Ti、TiN、TiW、Al、Cu等。另外，或相反，图案化底电极10可以包括导电的半导体，例如，p型硅、p型多晶硅、n型硅、n型多晶硅、SiGe化合物、多晶SiGe化合物、p型或n型SiGe或多晶SiGe等或它们的适当组合。
在一些实施例中，开关层108可以包括具有本征性质的非晶硅层(未有意掺入掺杂物、金属等)。另外，或相反，开关层108可以包括金属氧化物(例如，ZnO)、无定形硅、SiO2、SiOx(其中x是大于0且小于2的实数)(再者，未有意掺杂)、SiGeOx、硫族元素化物、金属氧化物等或它们的组合。
在各种实施例中，顶电极110可以是包括以下材料的图案化顶电极：例如，Cu、Ag、Ti、Al、W、Pd、Pt、Ni等或它们的适当组合。这些材料被配置成当在底电极106与顶电极110之间施加电压时大致在与开关层108的共同界面处产生金属离子。如本文所述，在开关层108内形成金属细丝是由于金属离子从顶电极110与开关层108之间的共同界面运动。
在一些实施例中，用作底电极106和顶电极110的材料可以倒转。因此，当在底电极106与顶电极110之间施加电压时大致在与开关层108的共同界面处会形成金属离子。
图2图示了本发明的替代的示例性存储装置200的方框图。在一个实施例中，存储装置200可以基本上类似于上述图1的存储装置100，不同之处在下文有描述。在其他实施例中，存储装置200可以在本文明确描述的方面之外的细节上不同于存储堆叠100(例如，在构成和尺寸上等)。在其他实施例中，存储装置200可以与存储堆叠100在一些方面相似并且在其他方面不同。
存储装置200可以任选地在基板层(未示出)上方包括电绝缘体202。底电极204在绝缘体层202上方。底电极204在绝缘体202的顶表面的子集上方侧向延伸。在至少一个实施例中，子集可以包括大约一个或多个存储单元的面积(例如，两个存储单元、四个存储单元等)，尽管在其他实施例中，子集可以具有更大的面积(例如，存储单元的页、存储单元的块或其他合适的存储单元组)。底电极204具有在第二绝缘体层202A下方的顶表面，以及在底电极204右侧的垂直或倾斜表面204A。选择层206在第二绝缘层202A上方层叠并且与底电极204的垂直或倾斜表面204A和第二绝缘层202A相邻。如图所示，选择层206可以延伸跨过绝缘体202的顶表面和第二绝缘层202A，或者如上所述，可以大致限制在垂直或倾斜表面区域中(例如，限制成与底电极204的垂直或倾斜表面204A大致相邻)。另外，开关层208位于选择层206上方，并且与选择层206的垂直或倾斜部分相邻。开关层208可以延伸跨过位于绝缘体202的顶表面上方或绝缘体202A的顶表面上方的选择层206的顶表面。顶电极210定位成与开关层208相邻。在其他实施例中，开关层208和选择层206可以主要约束在顶电极210与底电极204之间的区域内(例如，与包括存储装置200的基板层的顶表面的平面垂直或倾斜)，并且不需要延伸到绝缘体202或绝缘层202A的顶表面。
切口区域212示出了形成例如垂直存储单元、倾斜存储单元等术语的存储装置200的区域。如图所示，切口区域212放大以图示垂直/倾斜存储单元。特别地，底电极204是垂直/倾斜存储单元的左侧，与选择层206的一部分相邻。开关层208(例如，沉积的材料层、氧化材料层等)的一部分在选择层206的该部分的右侧，与顶电极210相邻。施加在顶电极210和底电极204上的合适的编程信号(例如，电压、电流、电场等)可以将垂直/倾斜存储单元编程为第一存储状态(例如，第一电阻值、选自多个电阻值的第一电阻值)。施加在顶电极210和底电极204上的合适的擦除信号(例如，电压、电流、电场等)可以将垂直/倾斜存储单元擦除为擦除状态(例如，第二电阻值)。
在一个或多个实施例中，顶电极210可以被配置成响应于编程信号而在开关层208与顶电极210的界面处被离子化，并且开关层208可以被配置成至少部分地渗透顶电极210的离子。与编程信号相关的电场可以使顶电极210的离子在开关层208内迁移，从而使开关层208的电阻减小到低电阻状态。在一些实施例中，开关层208内的离子迁移可以在开关层208内形成导电丝。导电丝可以具有基本上延伸穿过顶电极210与选择层206(和底电极204)之间的开关层208的厚度的长度尺寸。擦除信号可以使已经在开关层208内迁移的离子至少部分地朝着顶电极210迁移回来，从而增大开关层208的电阻到高电阻状态。例如，擦除信号可以使开关层208的导电细丝发生至少部分变形。
选择层206的适宜材料的示例可以包括金属氧化物、Ti、TiO2、Al2O3、HfO2、氧化物、SiO2、WO3、多晶硅、多晶SiGe、非线性元件、二极管等或它们的适当组合。在另外的实施例中，选择层206可以具有在约1纳米(nm)至约50nm的范围内的厚度。在一些实施例中，电阻型开关层208可以具有在约2nm至约50nm的范围内的厚度。
图3示出了根据本发明的替代或其他实施例的示例的存储单元300的方框图。在各种实施例中，存储单元300可以是双端存储单元。在至少一个实施例中，存储单元300可以是电阻型开关双端存储技术。另外，可以利用一种或多种CMOS兼容的制造工艺结合CMOS基板(未示出)部分地或整体地制造存储单元300。
在各种实施例中，存储单元300可以包括沿着与CMOS基板的顶表面的法线方向301不平行的方向302布置的一系列相邻的材料。在一些实施例中，方向302可以与法线方向301形成垂直角度或基本上垂直的角度。尽管在如图3所示的实施例中，存储单元300布置在与法线方向301垂直的方向302(例如，在水平方向上从左到右)，但是在其他实施例中，方向302可以形成与法线方向301不同的角度。例如，在各种实施例中，相对于法线方向的该角度可以在约45度至约90度的范围内(例如，45度、50度、60度、75度、80度、85度或一些其他的适当角度)。
存储单元300可以包括用作存储单元300的底电极304的第一图案化电极(在存储单元300的左侧的黑色阴影块)。底电极可以由Cu、Ag、Ti、Al、W、Pd、Pt、Ni、TiN、TiW或在电性上类似的材料或它们的适当组合构成。底电极304具有用作存储单元300的第一电触点的垂直或倾斜表面304A(例如，右侧表面)。在其他实施例中，存储单元300可以按照与图3所示相反的方式定向；例如，在一些实施例中，底电极可以在存储单元300的右侧，使得不同的垂直或倾斜表面(例如，左侧表面)用作第一电触点(例如，参照下文的图4A)。
与底电极304的垂直或倾斜表面304A相邻，存储单元300可以包括选择层306(在底电极304右侧的竖阴影块)。选择层306可以是由以下材料形成的：适宜的金属氧化物、TiO2、Al2O3、HfO2、适宜的氧化物、SiO2、WO3、多晶硅、多晶SiGe、掺杂的多晶硅、非线性元件、二极管等或它们的适宜组合。在一个或多个实施例中，选择层306可以用于激活或去激活存储单元300来进行存储操作。例如，通过以第一方式控制施加在选择层306上的信号(例如，第一偏压、第一电流、第一电场等)，可以激活存储单元300以及连接至选择层306的其他存储单元(未示出)的存储操作(例如，编程、擦除、写入等)。通过以第二方式控制施加在选择层306上的信号(例如，第二偏压、第二电流、第二电场等)，可以去激活存储单元300(以及连接至选择层304的其他存储单元)，或者可以控制流过器件的电流。在各种实施例中，选择层304可以具有在约1nm至约50nm之间的厚度。
在至少一个公开的实施例中，存储单元300可以包括导电层308(在选择层306右侧的水平阴影块)。如图所示，导电层308可以与选择层306相邻。另外，导电层308可以是由导电材料(例如，相对于开关层310)构成的。用于导电层308的合适的导电材料的实例可以包括合适的金属、合适的掺杂硅、掺杂的硅锗等。
除上述之外，存储单元300可以包括开关层310(在导电层308右侧的非阴影块)。开关层310可以是由电阻性的适宜材料(例如，相比于导电层308、选择层306或底电极304)构成的。此外，适宜材料可以至少部分地能够渗透与存储单元300相关的离子(例如，顶电极314的离子，见下文)。在一些实施例中，适宜的材料可以包括金属氧化物、无定形硅、SiO2、SiOx(其中x是大于0且小于2的数)、SiGeOx、硫属元素化物、金属氧化物、固体电解质、或另一种适宜的电阻性或离子可渗透性材料或它们的适宜组合。在本发明的各种实施例中，开关层310可以具有在约2nm至约50nm之间的厚度。在至少一个实施例中，开关层310厚度的下限可以小到约1nm。
在本发明的替代或额外实施例中，存储单元300可以包括阻挡材料312(在开关层310右侧的水平阴影块)，该阻挡材料被配置成例如限制从顶电极314过度注入金属离子到开关层310内，或者被配置成在制造存储单元300期间减少顶电极314到开关层310的扩散，或者被配置成氧气扩散阻挡层等。可以根据选择用于阻挡材料312的材料、阻挡材料312的厚度等或它们的适宜组合来对过度注入金属离子进行限制或者减少顶电极314的扩散。在一个或多个公开方面中，阻挡材料312可以是导电体。用作阻挡材料312的适宜材料的实例可以包括Ti、TiOx、TiN、Al、AlOx、Cu、CuOx、W、WOx、Hf、HfOx等或它们的适宜组合。
存储单元300可以包括顶电极314(在阻挡材料312右侧的十字线阴影的方框)。顶电极314可以被配置成响应于施加在存储单元300上的偏压而被离子化(例如，在顶电极314和开关层310的边界，或者在顶电极314和阻挡材料312的边界，或者在阻挡材料312和开关层310的边界等)。顶电极314的离子通过在开关层310内迁移而对适宜的偏压做出响应。这些离子可以在开关层310内形成导电丝，该导电丝可以将存储单元300设置成具有较低电阻的第一电阻状态。响应于第二适宜的偏压(例如，相比于适宜偏压的反向偏压，或者与该适宜偏压极性相同但幅值不同的偏压)，导电丝可以在开关层310内至少部分地变形，从而使存储单元300处于具有较高电阻的第二电阻状态。用于顶电极314的适宜材料的实例可以包括适宜的导电体。例如，适宜的导电体的实例可以包括Cu、Ag、Ti、Al、W、Pd、Pt或Ni或者响应于施加的偏压能被离子化的类似导电体或者它们的适当组合。
根据各种实施例，存储单元300可以包括一个或多个以下特征。在一个实例中，存储装置300的特征尺寸可以大于开关层310的厚度。在另一个实例中，开关层310内形成的导电细丝响应于合适的编程偏压可以沿着与存储单元300的相邻材料的布置顺序的方向类似的方向延伸(例如，沿着或基本上沿着方向302)，如上所述。在一些实施例中，类似的方向可以垂直于或基本上垂直于与存储单元300相关的CMOS基板的顶面的法线方向301。在其他实例中，类似的方向可以与法线方向形成在约45度与约90度之间的角度或另一个适宜的角度。在一些实施例中，顶电极304的垂直或倾斜表面304A以及选择层306、导电层308、开关层310、阻挡材料312或顶电极314的相应垂直/倾斜表面可以不垂直于底电极304或顶电极314的底面，从而与垂直方向偏离一角度。这个角度可以增强存储单元300的电流或电场，从而促成存储单元300以较低偏压、较低电流等工作。
图4和图4A分别图示了根据本发明的替代或额外实施例的示例的倾斜存储装置400和400A的方框图。首先参见图4，存储装置400可以包括底电极402(黑色阴影)、选择层404、开关材料层406和顶电极408。倾斜存储装置400的存储单元410以虚线椭圆示出。如图所示，底电极402在底电极402的右侧具有倾斜表面，该倾斜表面相对于底电极402的底面414具有存储堆叠角度412。存储堆叠角度412可以用于增强由存储装置400响应于在底电极402与顶电极408上施加的偏压而在底电极402的底部右角处观测的电场或电流。除其他有益效果之外，这种增强的电场还可以为存储装置400提供改善的开关性能(例如，减小的工作电压、改进的编程时间、擦除时间、写入时间等)。在至少一个实施例中，存储堆叠角度412可以是非零角度，在其他实施例中可以是45度或45度以上的角度，在其他实施例中可以是基本上90度，或者另一个适宜的角度。
倾斜存储装置400A图示了根据本发明的存储单元的替代布置。如图所示，倾斜存储装置400A具有相对于如上所述的倾斜的存储装置400在水平方向上倒转的底电极和顶电极。类似地，选择层和开关层相对于倾斜存储装置400在水平方向上倒转。倾斜存储单元402A以虚线椭圆切口示出。倾斜存储单元402A以如上所述的类似于如上所述的倾斜存储装置400的方式与倾斜存储装置400A的底电极的底表面形成存储堆叠角度404A。
图5示出了根据本发明的额外方面的示例的倾斜存储装置500的方框图。倾斜存储装置500可以至少部分地使用CMOS相关的制造技术来制造。此外，多个存储单元可以制造成三维阵列形式的倾斜存储装置500的一部分，从而具有布置在二维平面内的多个存储单元，并且包括在第三维度堆叠的多个二维布置的存储单元。
倾斜存储装置500可以包括具有多个CMOS器件的CMOS基板502。第一绝缘层504定位在倾斜存储装置500的基板502与存储单元层之间。存储单元层可以包括交替的多对位线和绝缘层。因此，第一存储层1508A可以包括第一位线层506A和第二绝缘层504A。倾斜存储装置500的额外存储层可以包括具有第二位线层506B和第三绝缘层504B的第二存储层2508B至具有第N位线层506C和第N+1绝缘层504C的存储层N508C，其中N是大于1的适宜整数。
在形成倾斜存储装置500的存储单元层1508A至存储单元层N508C(以下统称为存储单元层508A至508C)时，可以在存储单元层的区域(用交叉线阴影示出的中心区以及相对于开口的表面成倾斜角度的狭窄非阴影区)中形成通路、通道、开口等。可以使用合适的蚀刻技术、沟槽技术等用于去除堆叠的半导体薄膜或层的材料的技术来形成通路。通路会导致位线层506A、506B、506C(以下统称为506A至506C)的相应位线层的暴露的倾斜部分。注意，图5所示的通路暴露位线层506A至506C中的每一个的至少两个倾斜部分：一组左侧位线BL1,1、BL2,1,…BLN,1的右倾斜表面，和一组右侧位线BL1,2、BL2,2,…,BLN,2的类似的左倾斜表面。各个存储层堆叠510可以形成为在通路的侧边缘处与各个倾斜表面部分相邻，从而提供本文所述的用于存储单元的可编程的开关元件。存储层堆叠510可以包括选择层、开关层、阻挡层、导电层等或它们的适宜组合。
字线512可以形成在倾斜存储装置500的剩余部分内，并且可以放入被去除以形成如上所述的通路的存储层508A至508C的材料内的间隙或开口中。因此，字线512可以填充图5的交叉线区域并且标记为“字线512”。在操作中，字线512可以用作倾斜存储装置500的存储单元的顶电极，如切口512(在图5的左下侧的虚线圆)所示。位线层506A至506C的节段的垂直/倾斜部分(左侧或右侧)与存储层堆510的相邻部分和字线512的相邻节段的组合可以形成切口512的存储单元的对应存储单元。因此，位线层506A至506C中的每一个可以包括在与字线512的各个交叉点处的两个存储单元：在一组左侧位线BL1,1、BL2,1和BLN,1中的一个的对应的垂直/倾斜部分处的第一存储单元；和在一组右侧位线BL1,2、BL2,2和BLN,2的对应的垂直/倾斜部分处的第二存储单元。因此，如图5所示的倾斜存储装置500的实施例可以在N个位线的堆叠组与一个字线的每个交叉点处提供2×N个存储单元。倾斜存储装置500中延伸有多个字线512(例如，在页面的左右侧，未示出)和N个位线的额外堆叠组(例如，在页面的内外方向，未示出)，从而可以提供形成众多存储单元的三维阵列。
如切口512所示，各个存储单元可以在相关的位线的垂直/倾斜部分与存储堆叠层510中的相关层之间的界面处观测到增强的电流和电场强度。形成在相关位线的底部，与存储堆叠层510中的相关字线和相关层的的垂直/倾斜部分的部分竖直部分之间的小于90度的角度(例如，在切口512的右下部的阴影圆形区)可以提供增强的电流密度和电场强度。这会有利于各个存储单元用减小的电场或偏压幅值进行存储操作，从而导致更快的响应时间和整体提高的存储性能。
图6示出了根据本发明的替代或额外方面的示例的存储阵列600的方框图。存储阵列600可以包括沿着第一方向形成在对应的一组字线604下方的一组位线602，这组字线604在与第一方向垂直或基本上垂直的第二方向上延伸。位线602可以分别包括一组位线层，包括可以在第三维度堆叠(入页面和出页面方向)的位线层1602A(细阴影矩形)和位线层2602B(重叠在位线层1602A上方的黑阴影矩形)。尽管存储阵列600示出有两个位线层，但是应当认识到附加的位线层可以堆叠在图示的位线层602A、602B上方。
这组位线层602A、602B可以形成在合适的基板(例如，CMOS基板)上方，具有穿插的绝缘层(例如，参照上述图5的倾斜存储装置500)。字线604可以沿着与位线602的至少一个子集的各个位线交叉的方向形成在位线层602A、602B的上方。各个位线层602A、602B之间的材料可以被去除(例如，蚀刻、切除、溶解等)以在位线602之间形成开口或间隙。作为一个实例，在多组交叉的位线602和字线604之间的存储阵列600的区域中，绝缘材料可以填满间隙。在字线604与位线602之间的间隙交叉的存储阵列600的区域中，字线材料(例如，金属)可以填满间隙/开口，从而形成包括一个或多个存储单元的通路606。
形成在存储阵列600内的一组通路606由位线602之间的间隙上沿着各个字线604的虚线矩形示出。尽管存储阵列600图示了位于每个这种位置的通路606，但是本发明的其他实施例反而可以在这种位置的子集中形成通路606(例如，参照下文的图7)。如图所示，通路606可以沿着字线604形成在与存储阵列600的相邻位线602之间的间隙相交的结合点处。形成通路606可以包括使字线604延伸到位线602之间的间隙(例如，去除了位线材料的开口等；例如，参照以下的切口截面608)中。因此，通路606可以形成为填充与一个字线604相交的存储阵列600的位线层中的各个间隙。
在切口截面608(虚线椭圆)示出了通路606的垂直视图。从垂直视图可以明白，各个通路606具有左部和右部，该左部形成与一对相邻的位线602的倾斜接触，并且该右部形成与第二对相邻的位线602的倾斜接触。因此，在一些公开的实施例中，通路606可以包括基本上类似于图5的倾斜存储装置500的相应的存储装置。在其他实施例中，可以提供不同的结构(例如，具有更多或更少的位线层，一个或多个更少的或额外的开关层等)。
如图所示，切口截面608的存储装置包括向下延伸以形成与位线层602A、602B接触的倾斜接触(与字线604相交的黑色阴影矩形)的一部分字线604(交叉线阴影)，这些位线层形成在绝缘层504之间并且在CMOS基板502的上方，与参照上述图5的描述基本上相同。在图6的实施例中，字线604与每个位线层602A、602B形成两个倾斜的接触。存储堆叠层610在倾斜接触处，字线604与位线层602A、602B之间，该存储堆叠层包括开关层，并且任选地包括阻挡层、选择层或导电层或它们的适宜组合。具有如上所述穿插的存储堆叠层610的字线604和位线602A、602B的每个倾斜接触可以形成存储单元。因此，在切口截面608内形成至少四个存储单元(或者位线层2602B上方的额外位线层的更多个存储单元)。
通过在每对位线602之间形成通路606，各个通路606可以具有与一对位线602的两个倾斜接触。这能提供具有较高存储密度的存储阵列600。在其他实施例中，存储阵列可以具有形成在每对位线602的子集的通路606，使得通路606的子集形成与多对位线602的两个倾斜接触。这可以减小存储阵列的漏电流，从而提高感测容限而不是使存储密度最大化。
图7示出了根据一个或多个额外公开的实施例的示例性存储阵列700的俯视图的方框图。存储阵列700可以包括形成在CMOS基板上方并且在一组字线704下方的一组位线702。在存储阵列700中，位线702沿着垂直于或基本上垂直于字线704延伸的第二方向的第一方向延伸。在其他公开的实施例中，第一方向与第二方向之间的角度可以从垂直偏离一度或多度(例如，两度、五度、十度或另一个合适的角度)。例如，可以选择该角度以便给存储阵列700的存储单元提供在与图7的俯视图平行的平面内(例如，参照如下文所述的图9)测量的改善的电流密度或电场强度。这个偏向角可以代替或不同于从垂直偏离的第二偏向角，第二角在与图7的俯视图垂直的平面中测量(例如，如上文的图5的切口512所示)。
存储阵列700包括沿着对应的字线704的一组通路706。通路706位于多对位线702之间的选定间隙处并且在字线704之一的下方。在存储阵列700的实施例中，为通路706选择间隙使得每个位线702的各个节段(其中位线节段包括沿着存储阵列700的水平方向的位线层702A、702B的对应的未破损的宽度)与每个字线704的唯一一个通路706形成倾斜接触。这种构造可以显著减小例如可能在每个位线702与通路706交叉处产生的漏电流，如上述图6的示例性存储阵列所示。在替代实施例中，存储阵列700可以包括额外通路706，使得至少一个位线702与两个通路706相交，以将存储密度增加为超过存储阵列700所示的存储密度。根据特定存储应用的需要，增加或减少通路706可以提供存储密度与漏电流之间的取舍。
切口截面708图示了不存在通路706的多对位线702之间的示例性间隙的垂直视图(例如，在页面的平面内从下往上观察)。如图所示，存储阵列700形成在CMOS基板502和绝缘层504的上方，基本上类似于上述图5所示。位线层702A、702B形成在第一绝缘层504上方，在两个位线层之间具有额外的绝缘层。字线704在切口截面706的顶部横穿切口截面，并且在切口截面708的垂直视图所示的多对位线702之间的间隙中为绝缘材料706，并且绝缘材料706是在字线704下方且在位线层702A、702B之间延伸。因此，位线层702A、702B的左侧可以与通路706在切口截面708所示区域的左侧形成倾斜接触，但是不会在切口截面708内形成倾斜接触。
图8示出了根据本发明的其他实施例的示例的存储阵列800方框图。存储阵列800可以包括横贯一组字线804延伸的一组位线802。此外，字线800可以包括两组：第一组字线804A(字线804A)和第二组字线804B(字线804B)。如图所示，各个字线804A在各个字线804B之间穿插。此外，字线804A可以形成在存储阵列800的第一深度(在入页面和出页面方向上)，而字线804B可以形成在存储阵列800的第二深度。在图8的示例性存储阵列800中，字线804B形成在比字线804A更高的深度(例如，在上方)，尽管在替代实施例中可以采用其他布置。
虚线矩形的相应字线804示出了一组通路806。类似于存储阵列600，每个通路806沿着相应的多对位线802之间的字线804中的一个字线定位。在一些实施例中，通路806可以位于每一个这种位置，如存储阵列800所示。在其他实施例中，通路806可以选择性地位于这些位置的子集(例如，各个位线节段仅在其一个对应端与通路806相交，类似于上述图7所示的情形，或者位线节段的子集形成单个交叉并且另一个子集与一对通路806交叉的另一种适宜布置)。
切口截面808(虚线椭圆)图示了一个通路806的垂直视图。要注意，切口截面808代表形成在上述存储阵列800的第二深度的一个位线804B上的通路806。切口截面808所示的通路806示出了形成在CMOS基板502和绝缘层504上方的存储阵列800，这基本上类似于上述图5所示的情形。另外，一个或多个位线层802A、802B可以形成在绝缘层504上方，在两者之间穿插有额外的绝缘层。位线层802A、802B之间的通道、开口、间隙等包括形成在存储阵列800的第二深度(例如，高于字线804A)的字线804B。在字线804B下方并且在位线层802A、802B上方的虚线水平矩形示出了在第一深度(例如，低于字线804B)的字线804A，在切口截面808内更深。
通过在存储阵列800的不同深度采用交替的字线，可以减小字线804之间的间隙(例如，相比于上述存储阵列6或存储阵列7的字线之间的间隙)。一般来讲，在存储装置的相同深度(或者在相同平面上)的相邻字线之间的间隙会受到用于形成存储阵列的微影工具的最小特征尺寸的限制。然而，层与层的对准精度通常具有比微影工具的最小特征尺寸更高的精度和更细的分辨率。因此，当相邻字线形成在存储阵列的不同深度时，(例如，使得它们的横截面不相交，如切口截面808中的字线804B和字线804A所示)，可以形成更紧凑的阵列。在一些公开的实施例中，在存储阵列800的两个相应深度设置两个字线层804A、804B。然而，包括三个或三个以上个字线层的其他实施例可以设置在存储阵列的三个或三个以上个深度。
图9示出了根据其他公开的实施例的提供增强的电场强度或电流密度的示例的存储阵列900的方框图。存储阵列900可以包括一组位线902和一组字线904，这组字线包括字线WL1904A、WL2904B、WL3904C至WLN 904D(统称为字线904A至904D)，其中N是大于1的合适的正整数。根据存储阵列900，字线904A至904D可以沿着与位线902延伸的相应方向不垂直的方向延伸。此外，字线904A至904D可以具有沿着它们的长度并且在多对位线902之间的相应间隙(或者在多对位线之间的间隙的选定子集处；参照上述图7)处形成的一个或多个通路906。在至少一个实施例中，通路906可以与字线904A至904D基本上平行，它们的长度平行于或基本上平行于字线904A至904D所延伸的方向延伸。
每个通路906D与至少一个位线902形成倾斜接触。如切口截面908所示(实线圆)，通路906D沿着字线904D，位线902的位线902A在通路906D的右侧，从而与位线902A形成倾斜接触(例如，在左侧延伸到通路906D的位线902A的位线节段)。通路906D的至少一个角(在切口截面908中以带虚线边界的阴影圆图示的右上角)能够以小于直角的角度与位线902A相交(例如，小于90度，如切口截面908所示)。这种低于90度的角度可以给位于通路906D和位线902A的交叉处的存储单元提供增强的电流密度或增强的电场强度。应当理解，存储单元可以包括在通路906D和位线902A的交叉处的同样小于直角的一个或多个其他的角度(例如，通路904D的倾斜边缘以非直角延伸到存储阵列900的深度中，从而提供在与图9的页面垂直的平面内测量的第二非垂直角度；例如，参照上述图5及其切口截面512)。在906D和位线902A的交叉处的这些低于90度的角度可以给相关的存储单元提供额外增强的电场强度或电流密度。
图10示出了根据本发明的一个或多个额外的方面的示例的存储阵列1000的方框图。如图所示，存储阵列1000可以包括一组位线1002和一组字线1004，这组字线包括字线WL11004A、WL21004B、WL31004C至WL41004D(统称为字线1004A至1004D)。字线1004A至1004D相对于位线1002垂直或基本上垂直地重叠。在一些实施例中，位线1002可以包括多个位线层，如本文所述。
一组通路1006可以沿着字线1004A至1004D形成。通路1006可以沿着与字线1004A至1004D的长度不平行的方向形成。这种不平行的角度会导致通路1006在与一个位线1002的界面处形成低于90度的角度。这会导致在存储阵列1000的左下通路1006处的圆所表示的区域1008处增强的电流密度或电场强度。在至少一个实施例中，通路1006可以形成由存储阵列1000所示的不同角度(例如，相对于字线1004A至1004D的长度向下定向)。在至少一个实施例中，各个通路1006可以形成为以不同于其他通路1006和位线1002的其他交叉处的角度与位线1002相交。
已经参照存储单元的若干元件(例如，层等)之间或由这种存储单元组成的存储器架构之间的互连描述了上述示意图。应当理解，在本发明的一些适宜的替代方面，这些示意图可以包括其中说明的这些元件和层、所说明的元件/层中的一些或额外的元件/层。子元件还可以被实施为与其他的子元件电连接，而不是被包括在父系元件/层中。另外，要注意，一个或多个公开的过程可以并入提供集合功能的单个过程中。例如，编程过程可以包括读取过程，反过来，读取过程也可以包括编程过程，以便于通过单个过程对存储单元进行编程和读取。公开的架构的元件还可以与本文中并未专门描述的但是本领域的技术人员熟知的一个或多个其他元件互连。
根据上文描述的示例性示意图，通过参照图11的流程图会更好地理解能够根据本发明所公开的主题进行实施的过程方法。虽然为了简化说明的目的，图11的方法被图示并描述为一系列方框，但是应当理解并认识到，要求保护的主题不受方框顺序的限制，因为一些方框可以按照与本文图示并描述的顺序不同的顺序进行或者与其他方框同时进行。此外，并非所有图示的方框都是实施本文所述的方法必然需要的。另外，应当进一步认识到，整个说明书中公开的方法能够存储在制造品上以便于将这些方法传输并传送到电子设备。本文中使用的术语“制造品”旨在包括从任何计算机可读的设备、与载体结合的设备、存储介质获取的计算机程序。
图11示出了根据本发明的替代或额外方面的用于制造存储装置的示例的方法1100的流程图。在1102，方法1100可以包括在互补金属氧化物半导体(CMOS)基板的顶表面上形成绝缘层。在一些实施例中，CMOS基板可以包括多个CMOS器件。
在1104，方法1100可以包括在绝缘层上方形成第一导电层作为第一图案化底电极。第一导电层可以是由金属、导电半导体、p型或n型多晶硅、p型或n型多晶SiGe、导电半导体和金属或它们的适宜组合形成的。在1106，方法1100可以包括通过去除第一导电层的至少一部分在绝缘层上方形成开口，该开口形成第一垂直或倾斜表面和第二垂直或倾斜表面，这两个表面相对于CMOS基板的顶表面的法线方向形成非零角度。
在1108，方法1100可以包括至少在第一垂直或倾斜表面上方形成开关材料层。在一些实施例中，开关材料层可以包括由以下材料形成的电阻开关层：无定形硅、SiO2、SiOx(其中x是在0与2之间的正数)、SiGeOx、硫属元素化物、金属氧化物、固体电解质等或它们的适宜组合。在一些实施例中，形成开关材料层可以进一步包括在第一导电层与开关层之间形成选择层。选择层可以是由以下材料形成的：金属氧化物、TiO2、Al2O3、WO3、HfO3、HfO2、氧化物、SiO2、多晶硅、多晶SiGe、掺杂的多晶硅、掺杂的多晶SiGe、非线性元件、二极管等或它们的适宜组合。
在1110，方法1100可以包括使用第二导电层填充开口的至少一部分以在第一垂直或倾斜表面附近的开口区域处形成与开关材料层相邻的第一图案化顶电极。第二导电层可以包括被配置成响应于施加的偏压而被离子化的导电材料。导电材料的适宜的实例可以包括Cu、Ag、Ti、Al、W、Pd、Pt、Ni等或它们的适宜组合。
在替代或额外实施例中，方法1100可以进一步包括在开关层与第一图案化顶电极之间的阻挡材料。在一个或多个实施例中，阻挡材料可以包括Ti、TiO、TiN、Al、AlO、Cu、CuO、W、WO、Hf、HfO等或它们的适宜组合。
在额外实施例中，方法1100可以包括在第一导电层上方形成第二绝缘层。此外，方法1100可以包括在第二绝缘层上方形成第二导电层。在各种实施例中，形成开口可以包括去除第二导电层和第二绝缘层的一部分连同第一导电层的该部分。在这些各种实施例中，形成开口可以进一步包括分别在开口的第一侧和开口的第二侧在第二导电层的交叉处形成第三垂直或倾斜表面和第四垂直或倾斜表面。根据至少一些各种实施例，形成开关材料层可以进一步包括在第二垂直或倾斜表面、第三垂直或倾斜表面和第四垂直或倾斜表面上方形成开关材料层。在另一个实施例中，使用第二导电层填充开口的至少该部分可以进一步包括在第二垂直或倾斜表面、第三垂直或倾斜表面和第四垂直或倾斜表面附近形成与开关材料层相邻的第二导电层。在另一个实施方案中，方法1100可以另外包括将开口形成为相对于第一导电层成不垂直的角度，如在与CMOS基板的顶表面平行的平面内测量，或者将存储单元形成为具有与第一图案化底电极的长度不平行的长度，或者它们的组合。
为了提供本发明所公开的主题的多个方面的背景，图12以及以下讨论旨在提供对本发明所公开的主题的多个方面可以实施或执行的合适的环境的简要、概括的描述。虽然在半导体架构以及用于制造和操作这种架构的加工方法的一般背景下在上文描述了主题，但是本领域的技术人员应当认识到，本发明还可以结合其他的架构或过程方法来实施。此外，本领域的技术人员应当认识到，可以在处理系统或计算机处理器中独立地亦或结合主机(例如，如下文所述的图13的计算机1202)来实施所公开的过程，所述主机可以包括单处理器或多处理器计算机系统、微型计算设备、大型计算机以及个人计算机、手持式计算设备(例如，PDA、智能电话、智能手表)、基于微处理器的或可编程的消费电子产品或工业电子产品等。图示的方面还可以由分布式计算环境来实施，其中任务由通过通信网络连接的远程处理设备来执行。然而，有时候并非受权利要求书保护的创新的所有方面都可以在独立地电子设备上实施，例如，存储卡、闪存模块、移动存储器等。在分布式计算环境中，程序模块可以位于本地或远程存储器模块或设备上。
图12示出了根据本发明的多个方面的用于存储单元阵列1202的示例的工作及控制环境1200的方框图。在本发明的至少一个方面，存储单元阵列1202可以包括多种存储单元技术。特别地，存储单元阵列可以包括如本文所述的具有整流器特性的电阻型开关存储单元。
列控制器1206可以形成为与存储单元阵列1202相邻。此外，列控制器1206可以与存储单元阵列1202的位线电性连接。列控制器1206可以控制各个位线，从而在选定的位线上施加适宜的编程电压、擦除电压或读取电压。
此外，工作及控制环境1200可以包括行控制器1204。行控制器1204可以形成为与列控制器1206相邻，并且与存储单元阵列1202的字线电性连接。行控制器1204可以用适宜的选择电压来选择存储单元的特定的行。此外，行控制器1204可以通过在选定的字线施加合适的电压来进行编程、擦除或读取操作。
时钟源1208可以提供各个时钟脉冲以促成行控制器1204和列控制器1206的读取、写入和编程操作的时序。时钟源1208可以进一步响应于工作及控制环境1200所接收的外部或内部命令来选择字线或位线。输入/输出缓冲器1212可以通过I/O缓冲器或其他的I/O通信接口与外部主机设备连接上，例如，计算机或其他的处理设备(未示出，但是例如参照图12的计算机1202，如下所述)。输入/输出缓冲器1212可以被配置成接收写入数据、接收擦除指令、输出读出数据并且接收地址数据和命令数据以及用于各个指令的地址数据。地址数据可以通过地址寄存器1210被传输到行控制器1204和列控制器1206。此外，输入数据通过信号输入线被发送到存储单元阵列1202，并且通过信号输出线从存储单元阵列1202接收输出数据。可以从主机设备接收输入数据，并且输出数据可以通过I/O缓冲器被输送到主机设备。
从主机设备接收的指令可以被提供给命令接口1214。命令接口1214可以被配置成从主机设备接收外部控制信号，并且确定被输入到输出/输出缓冲器1212的数据是写入数据、命令还是地址。输入命令可以被输送到状态机1216。
状态机1216可以被配置成管理存储单元阵列1202的编程和再编程。状态机1216通过输入/输出接口1212和命令接口1214接收来自主机设备的命令，并且管理与存储单元阵列1202相关的读取、写入、擦除、数据输入、数据输出等功能。在一些方面，状态机1216可以发送并接收有关成功收到或执行各种命令的确认或否定确认。
为了实施读取、写入、擦除、输入、输出等功能，状态机1216可以控制时钟源1208。控制时钟源1208可以使输出脉冲被配置成促成行控制器1204和列控制器1206实施特定的功能。输出脉冲可以例如由列控制器1206输送到选定的位线，或者例如由行控制器1204输送到字线。
结合图13，下述系统和过程可以在硬件中实施，例如单个集成电路(IC)芯片、多个IC、专用集成电路(ASIC)等。另外，在每个过程中出现的一些或所有过程块的顺序不应当被视为限制。相反，应当理解，一些过程块可以按照多种顺序执行，本文中并未明确图示所有的顺序。
参照图13，用于实施要求保护的主题的多个方面的适宜环境1300包括计算机1302。计算机1302包括处理单元1304、系统存储器1306、编码解码器1335和系统总线1308。系统总线1308连接系统元件，包括但不限于将系统存储器1306连接至处理单元1304。处理单元1304可以是任意的各种可用的处理器。双微处理器和其他多处理器架构也可以用作处理单元1304。
系统总线1308可以是任意的几种类型的总线结构，包括存储器总线或存储器控制器、外围总线或外部总线和/或使用任意的各种可用的总线架构的局部总线，包括但不限于工业标准架构(Industrial Standard Architecture,ISA)、微通道架构(Micro-Channel Architecture,MSA)、扩展ISA(Extended ISA,EISA)、智能驱动电子设备(Intelligent Drive Electronics,IDE)、VESA局部总线(VLB)、外围组件互连(PCI)、插件总线、通用串行总线(USB)、高级图形端口(AGP)、个人计算机存储卡国际协会总线(PCMCIA)、火线(IEEE1394)以及小型计算机系统接口(SCSI)。
在各种实施例中，系统存储器1306包括可以采用一种或多种公开的存储器架构的易失性存储器1310和非易失性存储器1312。包括例如在启动期间用于在计算机1302的元件之间传递信息的基本例行程序的基本输入/输出系统(BIOS)存储在非易失性存储器1312中。此外，根据本发明，编码解码器1335可以包括编码器或解码器的至少一个，其中编码器或解码器的至少一个可以包括硬件、软件或硬件和软件的组合。尽管编码解码器1335被描述为独立的元件，但是编码解码器1335可以包括在非易失性存储器1312中。作为举例而非限制，非易失性存储器1312可以包括只读存储器(ROM)、可编程ROM(PROM)、电可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)或闪存。在至少一些公开的实施例中，非易失性存储器1312可以采用一种或多种公开的存储器架构。此外，非易失性存储器1312可以是计算机存储器(例如，与计算机1302或其主板物理集成的存储器)或移动存储器。可以实施公开的实施例的合适的移动存储器的实例可以包括安全数字(SD)卡、紧凑型闪存(CF)卡、通用串行总线(USB)记忆棒、智能卡、SIM卡等。易失性存储器1310包括充当外部高速缓冲存储器的高速缓冲存储器或随机存取存储器(RAM)，并且还可以采用在各种实施例中公开的一种或多种存储器架构。根据这些方面，易失性存储器可以存储写入操作重试逻辑(write operation retrylogic)(在图13中未示出)等。作为实例而非限制，RAM可采用多种形式，例如，静态RAM(SRAM)、动态RAM(DRAM)、同步DRAM(SDRAM)、双倍数据速率SDRAM(DDR SDRAM)、增强型SDRAM(ESDRAM)等等。
计算机1302还可以包括移动/非移动、易失性/非易失性计算机存储介质。图13示出了例如磁盘存储1314。磁盘存储1314包括但不限于以下器件：磁盘驱动器、固态硬盘(SSD)、软盘驱动器、磁带驱动器、Jaz驱动器、Zip驱动器、LS-100驱动器、闪存卡或记忆棒。此外，磁盘存储1314可以单独包括存储介质或者结合其他存储介质，包括但不限于光盘驱动器，例如，紧凑只读光盘存储器(CD-ROM)、光盘刻录驱动器(CD-R驱动器)、可重写光碟驱动器(CD-RW驱动器)或数字通用光盘ROM驱动器(DVD-ROM)。为了便于将磁盘存储器件1314连接至系统总线1308，通常使用移动或非移动接口，例如，接口1316。应当认识到存储装置1314可以存储与使用者有关的信息。这些信息可以存储在或提供给服务器或提供给在用户设备上运行的应用程序。在一个实施例中，使用者会被告知(例如，通过输出设备1336)存储在磁盘存储器1314并且/或者发送到服务器或应用程序的信息的类型。使用者有机会选择加入或退出收集这些信息并且/或者与服务器或应用程序共享(例如，当作来自输入设备1328的输入)。
应当理解，图13描述了用作使用者与合适的工作环境1300中描述的基本计算机资源之间的媒介物的软件。这种软件包括操作系统1318。可以存储在磁盘存储1314上的操作系统1318用于控制并配置计算机系统1302的资源。应用程序1320通过程序模块1324和程序数据1326，例如，存储在系统存储器1306或磁盘存储1314上的启动/关闭异动表等，利用由操作系统1318提供的资源管理。应当认识到要求保护的主题可以用各种操作系统或操作系统的组合来使用。
使用者通过输入设备1328键入命令或信息到计算机1302中。输入设备1328包括但不限于指向设备，例如鼠标、轨迹球、铁笔、触摸板、键盘、麦克风、操纵杆、游戏手柄、圆盘式卫星天线、扫描仪、电视调谐卡，数码相机、数码摄像机、网络摄像头等等。这些和其他输入设备经由接口1330通过系统总线1308连接至处理单元1304。接口1330包括例如串行端口、并行端口、游戏端口以及通用串行总线(USB)。输出设备1336使用与输入设备1328相同类型的一些端口。因此，例如，USB端口可以用于提供输入到计算机1302并且从计算机1302输出信息到输出设备1336。输出适配器1334被提供是为了说明存在要求专用适配器的一些输出设备1336，比如监视器、扬声器和打印机，连同其他输出设备。作为实例而非限制，输出适配器1334包括提供输出设备1336和系统总线1308之间的连接手段的视频卡和声卡。应当注意到，其他设备和/或设备的系统提供输入和输出能力两者，例如，远程计算机1338。
计算机1302可以在使用逻辑连接以连接到一个或多个远程计算机，例如远程计算机1338的网络环境中工作。远程计算机1338可以是个人计算机、服务器、路由器、网络PC、工作站、基于微处理器的装置、对等设备、智能电话、平板电脑或其他网络节点，并且通常包括相对于计算机1302描述的许多元件。为了简洁起见，远程计算机1338只图示出一个存储设备1340。远程计算机1338在逻辑上通过网络接口1342连接至计算机1302，然后经由通信连接1344来连接。网络接口1342包含有线和/或无线通信网络，例如，局域网(LAN)和广域网(WAN)和蜂窝网。LAN技术包括光纤分布式数据接口(FDDI)、铜缆分布数据接口(CDDI)、以太网、令牌环等。WAN技术包括但不限于点对点链接、电路开关网络，比如综合业务数字网(ISDN)及其变体、分组交换网络以及数字用户线(DSL)。
通信连接1344指的是用于将网络接口1342连接至总线1308的硬件/软件。尽管为了简洁起见，通信连接1344被图示为在计算机1302内，但是也可以在计算机1302外。连接至网络接口1342所需的硬件/软件包括(仅用于说明目的)内部和外部技术，例如，包括常规电话级调制解调器、电缆调制解调器和DSL调制解调器的调制解调器，ISDN适配器，以及有线和无线以太网卡，集线器和路由器。
本发明的图示的方面还可以由分布式计算环境来实施，其中某些任务由通过通信网络连接的远程处理设备来执行。在分布式计算环境中，程序模块或存储信息、指令等可以位于本地或远程存储器设备上。
此外，应当认识到，本文所述的多种元件可以包括电路，所述电路可以包括合适值的元件和电路元件，以便实施本主题创新的实施例。此外，可以认识到，可以在一个或多个IC芯片上实施许多所述多种元件。例如，在一个实施例中，可以在单个IC芯片上实施一组元件。在其他实施例中，可以在单个IC芯片上制造或实施一个或多个对应的元件。
本文中使用的术语“元件”、“系统”、“架构”等旨在表示计算机或电子相关的实体，或是硬件、软件与硬件的组合、软件(例如，执行中的软件)或固件。例如，元件可以是一个或多个晶体管、存储单元、晶体管或存储单元的布置、门阵列、可编程门阵列、专用集成电路、控制器、处理器、在处理器上运行的过程、半导体存储器存取或连接的目标可执行的程序或应用、计算机等或它们的适宜组合。元件可以包括可擦除的编程(例如，至少部分地存储在可擦除存储器上的过程指令)或不可擦除的编程(例如，在制造时烧录在不可擦除的存储器上的过程指令)。
以实例说明，从存储器执行的过程和处理器两者都可以是元件。作为另一个实例，架构可以包括电子硬件(例如，并联或串联的晶体管)的布置、处理指令和处理器，处理器按照适于电子硬件的布置的方式来实施处理指令。此外，架构可以包括单个元件(例如，晶体管、门阵列等)或元件的布置(例如，晶体管的串联或并联布置、与编程电路连接的门阵列、电源引线、接地、输入信号线和输出信号线等)。系统可以包括一个或多个元件以及一个或多个架构。一个示例的系统可以包括：包括交叉的输入/输出线和传输门(pass gate)晶体管的开关块架构；以及电源；信号发生器；通信总线；控制器；I/O接口；地址寄存器等。应当认识到，在定义上会有一些重叠，并且架构或系统可以是独立的元件或另一个架构、系统的元件等。
除上述之外，通过使用通常的制造技术、编程技术或工程技术来制造硬件、固件、软件或它们的任何适宜的组合，本发明所公开的主题可以实施为方法、装置或制造品以控制电子设备来实施本发明所公开的主题。本文中使用的术语“设备”、“制造品”旨在包含电子器件、半导体器件、计算机或可以从任何计算机可读器件、载体或介质存取的计算机程序。计算机可读介质可以包括硬件介质或软件介质。此外，介质可以包括非暂时性介质或传输介质。在一个实例中，非暂时性介质可以包括计算机可读的硬件介质。计算机可读的硬件介质的具体实例可以包括但不限于：磁性存储设备(例如，硬盘、软盘、磁带等)、光盘(例如，致密型光盘(CD)、数字通用光盘(DVD)等)、智能卡和快闪存储设备(例如，存储卡、存储条、U盘等)。计算机可读的传输介质可以包括载波等。当然，本领域的技术人员应当认识到，在不脱离本发明所公开的主题的范围或精神的情况下可以对这种配置进行多种修改。
上述描述的内容包括主题创新的实例。当然，为了描述主题创新的目的，不可能描述元件或方法的每个可以想到的组合，但是本领域的普通技术人员可以认识到，可以对主题创新进行许多进一步的组合和排列。因此，本发明所公开的主题旨在包含落入本发明的精神和范围内的所有这种替换、修改和变化。此外，就具体实施方式亦或权利要求书中使用的术语“包含”、“包括”、“有”、“具有”及其变化而言，当在权利要求中用作过渡词时，这个术语表示开放性包括，与术语“包含”或“包括”类似。
此外，本文中使用的文字“示例性”的意思是作为实例、举例或举例说明。本文中被描述为“示例性”的任何方面或设计不一定被理解为好于或优于其他的方面或设计。相反，使用词语“示例性”旨在以具体的方式来表述概念。本申请中使用的术语“或”旨在表示包括性的“或”，而不是排他性的“或”。也就是说，除非另外专门说明，或者从上下文清楚地清楚地理解到，“X采用A或B”旨在表示任何自然的包括性排列。也就是说，如果X采用A，X采用B，或X采用A和B两者，那么“X采用A或B”满足前述实例中的任意一种。此外，除非另外专门说明，或者从上下文清楚地理解到指代单数形式，本说明书和所附权利要求书中使用的冠词“一”和“一个”应当一般地被理解为“一个或多个”。
另外，具体实施方式的一些部分描述了对电子存储器内的数据位的算法和过程操作。这些过程的描述或表示是本领域的技术人员用于将他们的工作的实质有效地传达给其他的本领域的技术人员的方法。一般来讲，过程在这里被理解为导致期望结果的一致的动作序列。这些动作是需要对物理量进行物理操作的动作。通常，虽然未必，这些物理量的形式是能够被存储、传输、组合、比较或者说是操作的电信号和/或磁信号。
主要是出于经常使用的原因，为了方便，将这些信号表示为位、数值、元件、符号、字符、例项、数字等。然而，应当注意的是，所有的这些项和类似项会与适宜的物理量相关联，并且仅仅是应用于这些物理量的合适标签。除非另外专门说明，或者从上述讨论清楚地理解到，应当认识到的是，在整个本发明所公开的主题中，利用例如处理、计算、复制、仿制、确定或发送等术语的讨论指的是处理系统和/或类似的消费或工业电子产品或机器的动作或过程，这些系统和/或产品或机器将电路、寄存器或电子设备的存储器内的物理(电气或电子)量所表示的数据或信号，操作或变换成被表示为机器或计算机系统的存储器或寄存器的物理量的其他数据或信号，或被表示为其他这种信息存储、传输和/或显示设备中的物理量的其他数据或信号。
就上述元件、架构、电路、过程等所实现的多种功能而言，用于描述这些元件的术语(包括所谓的“构件”)旨在描述此类元件与执行所描述元件的特定功能的任何元件(例如，功能的等效形式)相对应，除非另外专门说明，即使在结构上不等效于本发明所公开的结构，只要这些结构在本文中执行实施例的示例性方面所说明的功能也可以。此外，虽然特定特征可能参照几个实施方式中的唯一一个被公开，但是这个特征也可以按照任何给定的或特定的应用所希望并对其有利的方式与其他实施方式的一个或多个其他特征相结合。还应当认识到，实施例包括系统以及计算机可读的介质，所述计算机可读的介质具有用于执行多个过程的动作和/或事件的计算机可执行的指令。
示例性实施方式可以包括：
1.一种存储单元，包括：
底电极，形成在包括多个互补金属氧化物半导体(CMOS)器件的CMOS基板上方，其中所述底电极包括与所述CMOS基板的法线方向基本上垂直的顶部和底部，并且进一步包括具有第三部分表面的第三部分，所述第三部分表面不垂直于所述CMOS基板的法线方向；
电绝缘层，设置在所述底电极与所述CMOS基板之间；
开关存储层，与所述第三部分表面相邻，并且不垂直于所述CMOS基板的法线方向；
第二绝缘层，至少部分地设置在所述底电极上；
至少一个通路，形成在所述第二绝缘层中，从而通过所述第二绝缘层暴露至少所述第三部分表面；以及
顶电极，与所述开关存储层相邻并且被配置成响应于施加的偏压而被离子化；其中：
所述开关存储层被配置成能够渗透所述顶电极的离子，并且促成沿着与所述CMOS基板形成非垂直角度的方向形成穿过所述开关存储层的离子的导电路径。
2.根据实施方式1所述的存储单元，其中所述电阻型存储材料包括开关层材料和选择层材料。
3.根据实施方式1所述的存储单元，进一步包括设置在所述顶电极与所述开关存储层之间的阻挡层，以及被配置成将所述顶电极与所述开关存储层电性连接的通路。
4.根据实施方式1所述的存储单元，存储装置的元件包括至少一个额外的存储单元，所述至少一个额外的存储单元与所述存储单元相同并且沿着与所述CMOS基板的法线方向平行的方向位于所述存储单元上方或下方，进一步包括设置在所述存储单元与所述至少一个额外的存储单元之间的绝缘层。
5.根据实施方式1所述的存储单元，存储装置的元件包括至少一个额外的存储单元，所述至少一个额外的存储单元具有与所述底电极基本上共面的第二底电极并且具有所述开关存储层的第二部分以及与所述CMOS基板的法线方向平行或倾斜的第二表面，并且所述至少一个额外的存储单元与所述顶电极相邻，位于所述顶电极的与所述存储单元相反的一侧上。
6.一种存储装置的制造方法，包括：
在互补金属氧化物半导体(CMOS)基板的顶表面上形成绝缘层；
在所述绝缘层上方形成第一导电层作为第一图案化底电极；
去除所述第一导电层的至少一部分并且至少在所述绝缘层上方的所述第一导电层中形成开口，所述开口形成所述第一导电层的第一倾斜表面和所述第一导电层的第二倾斜表面，所述第一倾斜表面和所述第二倾斜表面相对于所述CMOS基板的顶面的法线方向形成相应的非零角度；
至少在所述第一倾斜表面上方形成开关材料层；以及
使用第二导电层填充所述开口的至少一部分以在所述第一倾斜表面附近的所述开口的区域处形成与所述开关材料层相邻的第一图案化顶电极。
7.如实施方式6所述的方法，进一步包括：
在所述第一导电层上方形成第二绝缘层；以及
在所述第二绝缘层上方形成第二导电层，其中形成所述开口包括去除所述第二导电层和所述第二绝缘层的一部分连同所述第一导电层的该部分，并且分别在所述开口的第一侧和所述开口的第二侧在所述第二导电层的交叉处形成第三倾斜表面和第四倾斜表面。
8.根据实施方式7所述的方法，其中形成所述开关存储层进一步包括在所述第二倾斜表面、所述第三倾斜表面和所述第四倾斜表面上方形成所述开关材料层。
9.根据实施方式8所述的方法，其中使用所述第二导电层填充所述开口的所述至少一部分包括在所述第二倾斜表面、所述第三倾斜表面和所述第四倾斜表面附近形成与所述开关材料层相邻的所述第二导电层。
10.根据实施方式9所述的方法，进一步包括以下各项中的至少一个：
将所述开口形成为相对于所述第一导电层成一非垂直角度，如在与所述CMOS基板的顶表面平行的平面内所测量；或者
将所述存储单元形成为具有与所述第一图案化底电极的长度不平行的长度。
11.一种方法，包括：
在包括至少一个互补金属氧化物半导体器件的基板上方形成绝缘层；
在所述绝缘层上设置第一导电层；
至少图案化所述第一导电层以形成具有多个倾斜表面的多个第一电极，所述多个倾斜表面中的至少一个与包括所述基板的顶表面的平面不平行；
在所述多个第一电极上方形成电阻材料，所述电阻材料与所述多个倾斜表面中的所述至少一个电接触；
在所述电阻材料上方形成第二绝缘层；
在所述第二绝缘材料中形成通路，从而暴露与所述多个倾斜表面中的所述至少一个电接触的所述电阻材料的至少一部分；
在所述第二绝缘层上方至少在所述通路中设置第二导电层，从而将所述第二导电层中的一部分电接触至所述电阻材料的所述部分；以及
至少图案化所述第二导电层以形成多个第二电极。
12.根据实施方式11所述的方法，进一步包括形成厚度在1nm至50nm的范围内的所述电阻材料。
13.根据实施方式11所述的方法，进一步包括在形成所述第一导电层之后并且在形成所述第二导电层之前设置第三导电层、阻挡层或选择层中的至少一个。
14.根据实施方式11所述的方法，其中至少图案化所述第一导电层进一步包括沿着第一方向形成所述多个第一电极，至少图案化所述第二导电层进一步包括沿着第二方向形成所述多个第二电极，其中所述第一方向与所述第二方向基本上垂直或不垂直。
15.根据实施方式11所述的方法，其中形成所述通路进一步包括形成具有选自由以下各项组成的组的截面形状的所述通路：卵形、近似圆形、近似多边形、近似平行四边形。

Claims (20)

1.一种存储装置，包括：
半导体堆叠，包括基本上沿着第一维度依次布置的多层；以及
存储单元，形成在所述半导体堆叠的子集内，并且包括图案化顶电极、电阻型开关层和图案化底电极，所述图案化顶电极、电阻型开关层和图案化底电极是由所述半导体堆叠的多层中的各个层形成的并且沿着一个方向依次布置，其中至少在所述半导体堆叠的所述子集附近所述方向与所述第一维度形成45度或45度以上的角度。
2.根据权利要求1所述的存储装置，其中所述方向与所述第一维度形成80度或80度以上的角度。
3.根据权利要求1所述的存储装置，其中所述方向与所述第一维度形成近似90度的角度。
4.根据权利要求1所述的存储装置，所述存储单元进一步包括选择层，所述选择层是由以下材料形成的：金属氧化物、TiO2、Al2O3、WO3、HfO2、氧化物、SiO2、多晶硅、多晶SiGe、掺杂的多晶硅、掺杂的多晶SiGe、无定形多晶硅、无定形多晶SiGe、非线性元件或二极管，
其中，所述选择层设置在所述电阻型开关层与所述底电极层之间并且具有在约1纳米(nm)至约50nm的范围内的厚度。
5.根据权利要求1所述的存储装置，还包括：
设置在所述半导体堆叠下方的基板，所述基板包括多个互补金属氧化物半导体(CMOS)器件；以及
设置在所述基板与所述半导体堆叠之间的电绝缘层。
6.根据权利要求1所述的存储装置，
其中所述底电极层包括顶表面和额外表面，所述额外表面位于所述半导体堆叠的所述子集处并且与所述第一正交方向形成45度或45度以上的角度；
其中所述底电极层形成所述存储装置的位线，并且用作所述存储单元的所述底电极，并且用作所述存储装置的至少一个额外的存储单元的第二底电极；并且
其中所述顶电极层形成所述存储装置的字线，并且用作所述存储单元的所述顶电极，并且用作所述存储装置的至少一个额外的存储单元的第二顶电极。
7.根据权利要求1所述的存储装置，进一步包括形成为所述半导体堆叠的所述多层中的至少一层的一部分的一组位线，所述一组位线中的各个位线设置成与所述一组位线的其他位线基本上平行；以及
形成为所述半导体堆叠的所述多层中的至少第二层的一部分的一组字线，所述一组字线中的各个字线设置成与所述一组字线中的其他字线基本上平行，所述一组字线中的各个字线包括竖直部分和垂直或倾斜部分，所述垂直或倾斜部分具有相对于所述竖直部分的第二角度，所述第二角度形成至少一个直角至45度或45度以上的角度，
其中所述一组位线给所述存储装置的一组存储单元提供图案化顶电极或者提供图案化底电极，所述一组存储单元包括所述存储单元；并且
其中所述一组字线在与所述第一正交方向垂直的平面内与所述一组位线基本上垂直。
8.根据权利要求1所述的存储装置，还包括：
第二半导体堆叠，包括在所述半导体堆叠的上方或下方基本上沿着所述第一维度依次布置的第二组多层；以及
形成在所述第二半导体堆叠的子集内的第二存储单元。
9.根据权利要求8所述的存储装置，其中所述第二存储单元包括由所述第二半导体堆叠的所述第二组多层的各个层形成的第二图案化底电极、第二开关层和第二图案化顶电极。
10.根据权利要求9所述的存储装置，其中所述第二图案化底电极、所述第二开关层和所述第二图案化顶电极沿着所述方向或者沿着与所述第一正交方向形成第二角度的第二方向依次布置。
11.根据权利要求1所述的存储装置，其中所述电阻型开关层包括：无定形硅；SiO2；SiOx，其中x大于0且小于2；SiGeOx；硫属元素化物；HfOx；TiOx；TaOx或固体电解质。
12.根据权利要求1所述的存储装置，其中所述图案化底电极包括金属、导电半导体、p型或n型多晶硅或者p型或n型多晶SiGe。
13.根据权利要求1所述的存储装置，其中所述图案化顶电极包括由Cu、Ag、Ti、Al、W、Pd、Pt或Ni构成的导电体。
14.根据权利要求13所述的存储装置，其中所述图案化顶电极进一步包括设置在所述电阻型开关层与所述导电体之间的阻挡材料，其中所述阻挡材料包括：Ti；TiOx；TiN；Al；AlOx；Cu；CuOx；W；Hf；HfOx；Ta；TaOx，其中x大于0且小于2；或者WOz，其中z大于0且小于3。
15.根据权利要求1所述的存储装置，其中所述图案化顶电极被配置成响应于施加的偏压产生离子，并且其中所述电阻型开关材料被配置成响应于施加在所述图案化顶电极与所述图案化底电极上的编程偏压而至少部分地渗透所述离子。
16.根据权利要求1所述的存储装置，其中所述离子响应于所述编程偏压而在所述电阻型开关层内形成导电丝，并且进一步地，其中所述导电丝的长度尺寸基本上延伸穿过所述图案化顶电极与所述图案化底电极之间的所述电阻型开关层的厚度。
17.根据权利要求1所述的存储装置，还包括：
第二图案化底电极，具有第二顶表面和第二倾斜表面，所述第二图案化底电极的所述第二倾斜表面和所述图案化底电极的第一倾斜表面在所述半导体堆叠的子集的各个部分中与所述半导体堆叠的子集相交；
绝缘区，使所述图案化底电极与所述第二图案化底电极分开；以及通路，设置在所述绝缘区内；其中：
所述电阻型开关层包括第一部分和第二部分，所述第一部分与作为所述存储单元的一部分的所述图案化底电极的所述第一倾斜表面相邻，并且所述第二部分与作为所述存储装置的第二存储单元的一部分的所述第二图案化底电极的所述第二倾斜表面相邻，并且
所述通路选择性地暴露所述电阻型开关层的所述第一部分以及所述电阻型开关层的所述第二部分以与所述图案化顶电极电接触。
18.根据权利要求1所述的存储装置，其中所述通路的截面形状包括卵形、近似圆形、近似多边形或近似平行四边形。
19.根据权利要求1所述的存储装置，其中所述电阻型开关层具有在约1nm至约50nm的范围内的厚度。
20.根据权利要求1所述的存储装置，其中所述电阻型开关层包括沉积的材料或氧化的材料。
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