TW571373B - Semiconductor device, circuit substrate, and electronic machine - Google Patents

Semiconductor device, circuit substrate, and electronic machine Download PDF

Info

Publication number
TW571373B
TW571373B TW090100512A TW90100512A TW571373B TW 571373 B TW571373 B TW 571373B TW 090100512 A TW090100512 A TW 090100512A TW 90100512 A TW90100512 A TW 90100512A TW 571373 B TW571373 B TW 571373B
Authority
TW
Taiwan
Prior art keywords
layer
wiring
semiconductor device
electrode
solder
Prior art date
Application number
TW090100512A
Other languages
English (en)
Inventor
Nobuaki Hashimoto
Original Assignee
Seiko Epson Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Seiko Epson Corp filed Critical Seiko Epson Corp
Application granted granted Critical
Publication of TW571373B publication Critical patent/TW571373B/zh

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10Bump connectors ; Manufacturing methods related thereto
    • H01L24/11Manufacturing methods
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/28Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3114Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed the device being a chip scale package, e.g. CSP
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/28Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3157Partial encapsulation or coating
    • H01L23/3171Partial encapsulation or coating the coating being directly applied to the semiconductor body, e.g. passivation layer
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/34Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/525Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/5329Insulating materials
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10Bump connectors ; Manufacturing methods related thereto
    • H01L24/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/023Redistribution layers [RDL] for bonding areas
    • H01L2224/0231Manufacturing methods of the redistribution layers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/023Redistribution layers [RDL] for bonding areas
    • H01L2224/0235Shape of the redistribution layers
    • H01L2224/02351Shape of the redistribution layers comprising interlocking features
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/023Redistribution layers [RDL] for bonding areas
    • H01L2224/0236Shape of the insulating layers therebetween
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/023Redistribution layers [RDL] for bonding areas
    • H01L2224/0237Disposition of the redistribution layers
    • H01L2224/02377Fan-in arrangement
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • H01L2224/05541Structure
    • H01L2224/05548Bonding area integrally formed with a redistribution layer on the semiconductor or solid-state body
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • H01L2224/05599Material
    • H01L2224/056Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05647Copper [Cu] as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001Core members of the bump connector
    • H01L2224/1302Disposition
    • H01L2224/13022Disposition the bump connector being at least partially embedded in the surface
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001Core members of the bump connector
    • H01L2224/13099Material
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001Core members of the bump connector
    • H01L2224/13099Material
    • H01L2224/131Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001Core members of the bump connector
    • H01L2224/13099Material
    • H01L2224/131Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13144Gold [Au] as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02Bonding areas ; Manufacturing methods related thereto
    • H01L24/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01004Beryllium [Be]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01005Boron [B]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01006Carbon [C]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01013Aluminum [Al]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01022Titanium [Ti]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01024Chromium [Cr]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01029Copper [Cu]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01033Arsenic [As]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01056Barium [Ba]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01074Tungsten [W]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01078Platinum [Pt]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01079Gold [Au]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01082Lead [Pb]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013Alloys
    • H01L2924/014Solder alloys
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/095Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00 with a principal constituent of the material being a combination of two or more materials provided in the groups H01L2924/013 - H01L2924/0715
    • H01L2924/097Glass-ceramics, e.g. devitrified glass
    • H01L2924/09701Low temperature co-fired ceramic [LTCC]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/12Passive devices, e.g. 2 terminal devices
    • H01L2924/1204Optical Diode
    • H01L2924/12042LASER
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901Structure
    • H01L2924/1904Component type
    • H01L2924/19041Component type being a capacitor
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901Structure
    • H01L2924/1904Component type
    • H01L2924/19043Component type being a resistor
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30Technical effects
    • H01L2924/301Electrical effects
    • H01L2924/3011Impedance
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30Technical effects
    • H01L2924/35Mechanical effects
    • H01L2924/351Thermal stress

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)

Description

571373 經濟部智慧財產局員工消費合作社印製 A7 B7 五、發明説明(1 ) 【發明所屬之技術領域】 本發明係關於一種半導體裝置,尤其是關於一種封裝尺 寸接近晶片尺寸的半導體裝置。 【先前技術】 追求半導體裝置之高密度實裝,則裸晶片實裝較理想。 然而,裸晶片係品質之保證及處理上較困難。如此,開發了 接近於晶片尺寸之封裝的C S P ( chip scale package )。 在以各種形態所開發的C S P型半導體裝置中,作爲一 形態,設有形成圖案於半導體晶片之有源(a c t i y e )面側的 可撓性基板,而在該可撓性基板形成有複數外部電極者。又 ’也眾知在半導體晶片之有源面與可撓性基板之間注入樹脂 ,能得到吸收熱應力。 但是’若僅以樹脂無法充分吸收熱應力時,則需要其他 之手段。 本發明係解決如上述之課題者,其目的係在於提供一種 封裝尺寸接近晶片尺寸,與應力吸收層不同地可有效果地吸 收熱應力的半導體裝置及其製造方法,電路基板及電子機器 〇 【發明內容】 本發明之半導體裝置,其特徵爲具備: 具電極之半導體晶片,及 在上述半導體晶片上設成避開上述電極之至少一部分的 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公慶) -4- -----------辦衣----^—1T----------^ (請先閲讀背面之注意事項»填寫本頁) 571373 經濟部智慧財產局員工消費合作社印製 A7 B7 五、發明説明(2 ) 在上述半導體晶片上設成避開上述電極之至少一部分的 第1應力緩和層,及 從上述電極至上述第1應力緩和層之上所形成的第1導 通部,及 形成在位於上述第1應力緩和層上方之上述第1導通部 的外部電極; 上述第1應力緩和層係形成在表面具有凹陷部,上述第 1導通部係經上述凹陷部之上面所形成。 構成如此,由於導通部係形成向對於應力緩和層之表面 交叉之方向折曲,因此折曲狀態有變化而可吸收應力,能防 止斷線。 在位於上述凹陷部之上述第1導通部上,設有能塡充凹 陷內的彈性體也可以。 上述第1導通部係在上述第1應力緩和層上折曲所形成 也可以。 【實施方式】 在說明本發明之較佳實施形態之前,先說明作爲本發明 之前提的技術。 (第1前提技術) 第5圖係表示作爲本發明之前提之半導體裝置的平面圖 。該半導體裝置係被分類成所謂c S P者,由半導體晶片1 的電極1 2,向能動面1 a之中央方向形成有配線3,在各 本紙張尺度適用中國國家標準(CNS ) A4規格< 210X297公釐) -5 _ I---------裝----Ί--1T----.I# (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 571373 A7 ___B7___ 五、發明説明(3 ) 配線3設有外部電極5。因所有外部電線5係設於應力緩和 層7上,因此,可得到實裝於電路基板(未予圖示)時之應 力的緩和。又,在外部電極5上,作爲保護膜形成有焊錫光 阻層8。 又,如同圖所示,外部電極5係不是設在半導體晶片1 之電極1 2上而是設於半導體晶片1之能動領域(形成有能 動元件之領域)。將應力緩和層7設於能動領域,又將配線 3配設於能動領域內,即可將外部電極5設於能動領域內。 因此配置外部電極5時,成爲可提供能動領域內,亦即可提 供作爲一定面的領域,成爲外部電極5之設定位置的自由度 極增高。 藉將配線3在應力緩和層7上折曲,外部電極5係設成 格子狀地排列。又,在電極1 2與配線3之接合部,圖示之 電極1 2之大小與配線3之大小,係成爲 配線3 <電極1 2 惟形成 電極1 2 S配線3 較理想。尤其是,成爲 電極1 2 <配線3 時,不但配線3之電阻値變小,還可增加強度,故可防止斷 線。 第1 A圖至第4 E圖係表示說明第1前提技術的半導體 裝置之製造方法的說明圖,對應於第5圖之I - I線剖面。 首先,藉由周知技術,在晶圓1 0形成電極1 2其他之 元件。又,在本例子,電極1 2係以銘所形成。在電極1 2 作爲其他例子,也可使用絕合金系之材料(例如銘砂或銘石夕 ^紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐)ΤβΤ ---~' ----------批衣----Ί--1Τ--------^ (請先閲讀背面之注意事項再填寫本頁) 571373 經濟部智慧財產局員工消費合作社印製 A7 ___B7_五、發明説明(4 ) 銅等)。 又,在晶圓1 0之表面,爲了防止化學上變化形成有氧 化膜等所成的鈍化膜(未予圖示)。鈍化膜係不但避開電極 1 2,也避開實行切割之劃線所形成。在劃線未形成鈍化膜 ,即可避免切割時發生灰塵,又,也可防止發生鈍化膜之裂 痕。 如第1 A圖所示,在具有電極12之晶圓1 0塗佈感光 性之聚醯亞胺(例如以「旋轉塗覆法」)形成樹脂層. 1 4。樹脂層1 4係形成厚度1〜1 00//m之範圍,較理 想是形成約1 0 // m之厚度。又,在旋轉塗覆法中,由於聚 醯亞胺樹脂浪費較多,因此使用藉泵吐出帶狀聚醯亞胺樹脂 之裝置也可以。作爲此種裝置,有例如F A S公司所製的F .A S之超精密吐出型塗覆系統(參照美國專利第4 6 9 6 8 8 5號)等。 如第1 B圖所示,在樹脂層1 4,形成對於電極1 2之接觸孔1 4 a。具體而言,藉由曝光,顯像及燒成處理 ,由電極1 2附近除去聚醯亞胺樹脂,在樹脂層1 4形成接 觸孔14a。又,在同圖中,在形成接觸孔14a時,未留 下樹脂層1 4與電極1 2重疊之領域。在電極 1 2完全未留下樹脂層1 4,成爲下一工程以後所設置之配 線等的金屬之電氣性接觸形成良好狀態的優點者,惟並不一 定完全形成此等構造。亦即,即使在電極1 2之外周附近施 加樹脂層1 4之構造,電極1 2之一部分形成有孔成爲曝露 之步驟’即可充分達成目的。在此時,由於減少配線層之折 I紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) TjZ 一 ----------^----Γ---1T--------^ (請先閱讀背面之注意事項再填寫本頁) 571373 A7 B7 經濟部智慧財產局員工消費合作社印製 五、發明説明(5 ) 曲數,因此可防止依斷線等所產生之降低配線可靠性。在此 接觸1 4 a附設有推拔。所以,形成接觸孔1 4 a之端部, 樹脂層1 4係傾斜所形成。此等形狀,係設定曝光及顯示之 條件所形成。又,以〇 2電漿處理電極 1 2 1,即使有若干聚醯亞胺樹脂留在電極1 2上,也可完 全地除去該聚醯亞胺樹脂。如此所形成之樹脂層1 4,係作 爲完成如之半導體裝置成爲應力緩和層。 又在本例子在樹脂使用感光性聚醯亞胺樹脂,惟也可使 用沒有感光性之樹脂。例如矽變性聚醯亞胺樹脂,環氧樹脂 或矽變性環氧樹脂等,固化時之楊氏模數較低(1 X 1 〇 1 ϋ P a以下),使用可發揮應力緩和之動作之材質較理想。 如第1 C圖所示,藉濺散將鉻(C r )層1 6形成在晶 圓1 0全面。鉻(C r )層1 6係形成在自電極1 2上至樹 脂層1 4上。在此,鉻(C r )層1 6之材質,係由於與構 成樹脂層1 4之聚醯亞胺之密接性優異而被選擇。或考慮耐 裂痕性,也可以爲鋁或鋁矽,鋁銅等鋁合金或銅合金或銅( C u )或如金之延展性(延伸性質)的金屬也可以。又,若 選擇耐濕性優異之鈦,則可防止依腐蝕之斷線。鈦係與聚醯 亞胺之密接性之觀點也較理想,使用鈦鎢也可以。 考慮與鉻(C I·)層1 6之密接性,將聚醯亞胺等所構 成之樹脂層1 4之表面成爲粗糙較理想。例如曝露在電漿( 〇2,CF4)之乾處理;或實行依酸或鹼之濕處理,可將 樹脂層1 4之表面成爲粗糙。 又,在接觸孔1 4 a內,因樹脂層1 4之端部呈傾斜, I-------------Ί--1T------^ (請先閲讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) -8 - 571373 A7 B7 五、發明説明(6 ) 因此在該領域,鉻層1 6同樣地形成傾斜。鉻(C r )層1 6係在作爲完成品之半導體裝置成爲配線3 (參考第5圖) ,同時在製造途中,對於其後形成層時的聚醯亞胺樹脂成爲 擴散防止層。又,作爲擴散防止層並不被限定於鉻(C r ) ,上述之配線材料所有者有效。 如第1 D圖所示,在鉻(C r )層1 6上,塗佈光阻劑 形成光阻層1 8 〇 如第1 E圖所示,藉由曝光,顯像及燒成處理,除去光 阻層1 8之部分。留下之光阻層1 8係自電極1 2向樹脂層 1 4之中央方向所形成。具體而言,留下之光阻層 1 8係在樹脂層1 4上,形成一電極1 2上之光阻層1 8與 其他電極1 2上之光阻層1 8不會連續(各自獨立之狀態) 〇 僅留下藉由如第1 E圖所示之光阻層1 8所覆蓋之領域 (亦即以光阻層1 8做爲光罩)。蝕刻鉻(C I·)層1 6, 剝離光阻層。以上,在此等前工程適用晶片處理的金屬薄膜 形成技術者。如此被鈾刻之鉻(C r )層1 6係成爲如第2 A圖所示。 在第2A圖,鉻(C r )層1 6係形成在從電極1 2至 樹脂層1 4全面。具體而言,鉻(C r )層1 6係形成不連 續一電極1 2與另一電極1 2之間。亦即,可構成對應於各 該電極1 2之配線地,形成有鉻(C r )層1 6。 如第2 B圖所示,將銅(C u )層藉濺散形成在包括鉻 (C r )層1 6之最上層上面。銅(Cu)層2 0係成爲用 本紙張尺度適用中國國家標準(CNS ) Α4規格(210X297公釐) _ 9 _ 批衣-- (請先閱讀背面之注意事項再填寫本頁)
、1T 線 經濟部智慧財產局員工消費合作社印製 571373 A7 B7 五、發明説明(7 ) 於形成外部電極的基質層。或是代替銅(C u )層 2 0,形成鎳(N i )層也可以。 如第2 C圖所示地在銅(C u )層2 0之上面形成光阻 層2 2,如第2 D圖所示地將光阻層2 2之一部分施以曝光 ,顯像及燒成處理,予以除去。如此,除去領域係樹脂層1 4之上方且位於鉻(C r )層1 6上方之光阻層 2 2之至少一部分被除去。 如第2 E圖所示地,在光阻層2 2部分地被除去的領域 ,形成台座2 4。台座2 4係藉鍍銅所形成,形成將焊鍚.球 形成在上面。因此,台座24係形成在銅(Cu)層20之 上面,經由該銅(C u )層2 0及鉻(C I·)層 1 6而與電極導通。 如第3 A圖所示,在台座2 4上,厚層狀地形成成爲作 爲外部電極5 (參照第5圖)之焊錫球的焊錫2 6。在此, 厚度係對應於其後之焊錫球形成時被要求之球徑的焊錫量。 焊錫2 6之層係藉電解鍍或印刷等所形成。 如第3 B圖所示,剝離表示於第3A圖之光阻層2 2, 蝕刻銅(C u )層2 0。如此,台座2 4成爲光罩,僅銅( Cu)層20留在該台座24下方(參考第3C圖)。將台 座2 4上之焊錫2 6藉由濕槽成爲半球以上之球狀,作爲焊 錫球(參考第3 D圖)。 藉由以上之工程,形成有作爲外部電極5(參考第5圖 )之焊錫球。然後,如第4 A圖及第4 B圖所示地實行用於 防止鉻(C r )層1 6等之氧化’或提高完成的半導體裝置 本紙張尺度適用中國國家標準(CNS ) Α4規格(210X297公釐) -1〇 _ ----------¢—— (請先閱讀背面之注意事孑再填寫本頁)
、1T 經濟部智慧財產局員工消費合作社印製 571373 A7 B7 五、發明説明(8 ) 之耐濕性,或用於達成表面之機械上保護等目的的處理。 如第4 A圖所示,在晶圓1 〇全面藉塗佈形成感光性之 焊錫光阻層2 8。之後,實行曝光,顯像及燒成處理,除去 焊錫光阻層2 8中覆蓋焊錫2 6之部分及其附近之領域。如 此,留下之焊錫光阻層2 8係作爲氧化防止膜,或最後成爲 半導體裝置時之作爲保護膜,或作爲提高防濕性之目的的保 護膜。之後,實行電氣上特性之檢查,視需要印刷製品號碼 或製造者姓名。 之後,實行切割’如第4 C圖地切斷成各個半導體裝置 。在此,實行切斷之位置,係比較第4 B圖與第4 C圖可知 ,避開樹脂層1 4之位置。所以,因僅對於晶圓1 〇實行切 斷,可避開切斷性質不用之材料所成的複數層時之問題。切 斷工程係藉以往方法所實行。 依照所形成之半導體裝置,因樹脂層1 4成爲應力緩和 層7 (參考第5圖),因此,能緩和依電路基板(未予圖示 )與半導體晶片1 (參考第5圖)之間的熱膨脹係數之相差 所產生之應力。 依照如上所述的半導體裝置之製造方法,在晶圓處理大 致完成所有工程。換言之,成爲形成與實裝基板連接之外部 端子之工程可在晶圓處理內實行,而不必實行以往之封裝工 程,亦即處理各該半導體晶片,對於各該半導體晶片不必實 行各該內部引線接合工程或外部端子形成工程等。又,在形 成應力緩和層時,成爲不需要經圖形化之薄膜等之基板。由 這些理由,可得到低成本且高品質的半導體裝置。 本紙張尺度適用中國國家標準(CNS ) Α4規格(210X297公釐) -11 - I---------^-- (請先閱讀背面之注意事項再填寫本頁)
、1T 線 經濟部智慧財產局員工消費合作社印製 571373 A7 B7 經濟部智慧財產局員工消費合作社印製 五、發明説明(9 ) 在本例子,作爲應力緩和層之樹脂係使用感光性之聚醯 亞胺樹脂,惟除此以外也可使用非感光性樹脂。又在本例子 也可將配線層設成兩層以上,重疊多層則一般會增加層厚而 可降低配線電阻。尤其是,將配線中之一層作爲鉻(C r ) 時,由於銅或金係比鉻的電阻低,因此,組合所成者可降低 配線電阻。或是在應力緩和層上形成鈦層,而在該鈦層上形 成鎳層或白金及金所成之層也可以。或是將白金及金之兩層 作爲配線也可以。 (第2前提技術) 第6 A圖至第7 C圖係表示說明第2前提技術的半導體 裝置之製造方法的圖式。本技術係與第1前提技術相比較, 在第3 A圖以後之工程不相同,而至第2 E圖之工程係與第 1前提技術相同。因此,表示於第6 A圖之晶圓 1 1 0,電極 1 1 2,樹脂 1 1 4,鉻(C r )層 1 1 6, 銅(Cu)層120,光阻層122及台座124係與表示 於第2E圖之晶圓1〇,電極12,樹脂層14,鉻(Cr )層16,銅(Cu)層20,光阻層22及台座24相同 ’因製造方法也與表示於第1 A圖至第2 E圖者相同,故省 略說明。 在本技術中,如第6 A圖所示,在台座1 2 4上電鍍薄 焊錫1 2 6,剝離光阻層1 2 2,成爲如第6 B圖所示。又 將薄焊錫1 2 6作爲光阻層,如第6 C圖所示地蝕刻銅(C u )層 1 2 0 。 I--------辦衣-- (請先閲讀背面之注意事項再填寫本頁) 訂 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) -12 - 經濟部智慧財產局員工消費合作社印製 571373 A7 _______B7_ 五、發明説明(1〇 ) 然後,如第7 A圖所示,在晶圓1 1 0全面形成焊錫光 阻層1 2 8,如第7 Β圖所示,藉由曝光,顯像及燒成處理 除去台座1 2 4領域之焊錫光阻層1 2 8。 之後,如第7 C圖所示,在留下薄焊錫1 2 6之台座1 2 4上,電鍍比薄焊錫1 2 6厚的厚焊錫1 2 9。此乃依無 電解電鍍所實行。之後厚焊錫1 2 9係藉濕槽,與表示於第 3圖之狀態同樣地成爲半球以上之球狀。如此,厚焊錫1 2 9係成爲作爲外部電極5 (參考第5圖)之焊錫球。之後之 工程,係與上述第1前提技術相同。 藉由本技術,在晶圓處理上也可大致實行所有工程。又 在.本技術,厚焊錫1 2 9藉由無電解電鍍所形成。因此,省 略台座1 2 4,在銅層1 2 0上也可直接形上厚焊錫1 2 9 (第3前提技術) 第8 Α圖至第9 D圖係表示說明第3前提技術的半導體 裝置之製造方法的圖式。 表示於第8A圖之晶圓30,電極32,樹脂層34, 鉻(Cr)層36,銅(Cu)層40及光阻層42,係與 表示於第2 C圖之晶圓1 0 ’電極1 2,樹脂層1 4,鉻( Cr)層16,銅(Cu)層20之光阻層22相同,因製 造方法也與表示於第1 A圖至第2 C圖者相同,故省略說明 〇 之後,藉由曝光,顯像及燒成處理除去如第8圖所示之 I紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) 「13: · ----------1衣----:---1T------^ (請先閲讀背面之注意事項再填寫本頁) 571373 A7 B7 經濟部智慧財產局員工消費合作社印製 五、發明説明(11 ) 光阻層4 2之一部分。如第8 B圖所示,僅留下位於成爲配 線之鉻(C r )層3 6上方的光阻層4 2,除去其他位置之 光阻層4 2。 然後,鈾刻銅(C u )層4 0之後剝離光阻層4 2,如 第8 C圖所示,在鉻(C r )層3 6上僅留下銅.(Cu)層 40。如此,形成有鉻(Cr)層36及銅(Cu)層40 之兩層構造的配線。 以下,如第8 D圖所示,塗佈感光性焊錫光阻劑,俾形 成焊錫光阻層4 4。 、 如第9 A圖所示,在焊錫光阻層4 4形成接觸孔4 4 a: 。接觸孔4 4 a係在樹脂層3 4之上方,且形成在兩層構造 之配線表面層的銅(C u )層4 0上。又,接觸孔 4 4 a之形成係藉由曝光,顯像及燒成處理所實行。或是如 形成接觸孔4 4 a,在所定位置一面設置孔一面印刷焊錫光 阻劑也可以。 ' 然後,在接觸孔4 4 a印刷焊錫膏4 6形成隆起之形狀 (參考第9 B圖)。該焊錫膏4 6係藉由濕槽,如第 9 C圖所示,成爲焊錫球。之後,實行切斷,得到如第 9 D圖所示的各該半導體裝置。 在本技術,省略焊錫球之台座,且適用焊錫膏之印刷’ 能使焊錫球形成成爲容易,同時也能削減製造工程。 又,所製造的半導體裝置之配線爲鉻(c r )及銅(c u )之兩層。在此,鉻(C r )係與聚醯亞胺樹脂所成的樹 脂3 4之密接性優異,而銅(C u )係耐龜裂性優異。因耐 ----------批衣一---Ί--1T-------線 (請先閲讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) _ 14 - 571373 經濟部智慧財產局員工消費合作社印製 A7 B7 五、發明説明(12 ) 龜裂性優異,因此可防止配線之斷線,或電極3 2或能動元 件之損壞。或是,以銅(C u )及金的兩層,鉻及金的兩層 ,或鉻,銅及金的三層構成配線也可以。 在本技術,例舉無台座之例子,惟當然也可以設置台座 〇 (第4前提技術) 第10圖係表示說明第4前提技術的半導體裝置之製造 方法的圖式。 表示於同圖之晶圓130,電極132,樹脂層 134,鉻(Cr)層136,銅(Cu)層140及焊錫 光阻層1 4 4,係與表示於第9A圖之晶圓3 0,電極3 2 ’樹脂層34,鉻(Cr)層36,銅(Cu)層 4 0及焊錫光阻層4 4相同,因製造方法與表示於第8 A圖 至第9 A圖者相同而省略說明。 在本發明,在第9 B圖代替使用焊錫膏4 6,在形成於 焊錫光阻層1 4 4之接觸孔1 4 4 a,塗佈焊劑1 4 6並搭 載有焊錫孔1 4 8。然後,實行濕槽,檢查,蓋章及切斷工 程。 依照本技術,搭載事先所形成的焊錫球1 4 8,將此作 爲外部電極5 (參考第5圖)。又,與第1及第2前提技術 比較時,可省略台座2 4,1 2 4。又,配線3 (參照第5 圖)成爲鉻(Cr)層136及銅(Cu)層 1 4 0之兩層構造。 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) -15 - ----------批衣----„---IX------^ (請先閲讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 571373 A7 ______B7__ 五、發明説明(彳3 ) 在本技術列舉無台座之例子,惟當然也可設置台座。 (第5前提技術) 第1 1A圖至第1 2 C圖係表示說明第5前提技術的半 導體裝置之製造方法的圖式。 首先,如第1 1A圖所示,在具有電極5 2之晶圓 5 0黏接玻璃板5 4。在玻璃板5 4形成有對應於晶圓 50之電極52的孔54a,而塗有黏接劑56。 該玻璃板5 4之熱膨脹係數係成爲半導體晶片的晶圓5 0之熱膨脹係數,與實裝半導體裝置的電路基板之熱膨脹係 數之間的數値。由此,由於以切斷晶圓5 0所得到之半導體 晶片,玻璃板5 4,實裝有半導體裝置的電路基板(未予圖 示)之順序而變更熱膨脹係數之數値,因此減小連接部的熱 膨脹係數之相差而使熱應變變小。亦即,玻璃板5 4係成爲 應力緩和層。又,若具有同樣之熱膨脹係數者,代替玻璃板 5 4,也可使用陶瓷板。 將玻璃板5 4黏接於晶圓5 0時,藉由0 2電漿處理去 除進入孔5 4 a之黏接劑5 6,成爲如第1 1 B圖所示。 然後,如第1 1 C圖所示,在晶圓5 0全面的玻璃板5 4上,藉由濺散形成鋁層5 8。然後在孔5 4 a表面形成膜 即可得到較容易發生斷線之鋁的保護。之後,如第 1 2A圖所示形成光阻層5 9 ’如第1 2 B圖所示,藉由曝 光,顯像及燒成處理去除光阻層5 9之一部分。被去除之光 阻層5 9係配線圖形形成部以外之位置較理想。 i紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) .16- I !裝 ^ 訂 線 (請先閲讀背面之注意事項再填寫本頁) 571373 A7 B7 五、發明説明(14 ) ---------1 I ^-- (請先閱讀背面之注意事項再填寫本頁) 在第1 2 B圖中,光阻層5 9係留下自電極5 2之上方 至玻璃板5 4上方全面。又,中斷成不連續一電極5 2上方 與另一電極52上方之間。 · 之後,蝕刻鋁層5 8時,如第1 2 C圖所示,在成爲配 線之領域留下錦層5 8。亦即,鋁層5 8係自電極5 2至玻 璃板5 4上全面,形成作爲配線。又,電極5 2彼此間不會 導通,各個電極5 2成爲各値配線地形成有鋁層 5 8。或是,若需導通複數之電極5 2,則對應於此,形成 成爲配線的鋁層5 8也可以。又,作爲配線,除了鋁層5 8 以外,也可適用在第1前提技術所擇選之所有材料中之任何 一種材料。 藉由以上之工程,由於形成有來自電極5 2之配線。因 此,在作爲配線之鋁層5 8形成焊錫球,而從晶圓5 0切斷 成各個半導體裝置。這些工程係與上述第1前提技術同樣地 可實行。 經濟部智慧財產局員工消費合作社印製 依照本技術,玻璃板5 4係具有孔5 4 a者,而孔 5 4 a之形成係容易。因此,對於玻璃板5 4,並不需要如 事先形成突起電極或配線的圖形化,又,在成爲配線之鋁層 5 8等之形成工程,適用晶圓處理之金屬薄膜形成技術,大 約所有工程在晶圓處理能完成。 又,在玻璃板5 4上另外再設置應力吸收層,亦而例如 將聚醯亞胺樹脂等與第1前提技術同樣地再設置也可以。此 時,由於重設應力吸收層,因此玻璃板5 4之熱膨脹係數係 與矽同等也可以。 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) -17 - 571373 經濟部智慧財產局員工消費合作社印製 A7 ___ B7五、發明説明(15 ) (第6前提技術) 第13A圖至第13圖係表示說明第6前提技術的半導 體裝置之製造方法的圖式。在本技術係在應力緩和層選擇聚 醯亞胺板。聚醯亞胺係楊氏模數較低,適合作爲應力緩和層 之材料。除此以外,例如使用塑膠板或玻璃環氧系等之複合 板也可以。此時,若使用與實裝基板相同材料時,則熱膨脹 係數上沒有相差而較理想。尤其是,由於在現在作爲實裝基 板有較多塑膠基板,因此將塑膠板使用於應力緩和層上極有 效。 首先,如第1 3A圖所示,在具有電極6 2之晶圓 6 0黏接聚醯亞胺板6 4,成爲如第1 3 B圖所示。又,在 聚醯亞胺板6 9,事先塗上黏接劑6 6。 之後,如第1 3 C圖所示,在對應於電極6 2之領域使 用受激准分子雷射(excimer laser)等形成接觸孔 64a,如第1 3D圖所示,藉由濺散形成鋁層68。又除 了鋁層6 8以外,也可適用在第1前提技術所選擇之所有材 料中之任何材料。 如此,因形成與第1 1 C圖同樣之狀態,因此,在其後 實行第1 2 A圖以後之工程,即可製造半導體裝置。 依照本技術,由於使用並未形成孔之聚醯亞胺板6 4, 因此,成爲不需要圖形化之基板。其他效果係與上述第1至 第5前提技術同樣。 又,作爲其他技術,在應力緩和層事先實行鑽孔等之機 I I 裝 I —„ 訂 — 線 (請先閲讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) -18 - 571373 A7 B7 經濟部智慧財產局員工消費合作社印製 五、發明説明(16 ) 構加工設置孔,之後實行張貼於晶圓上等之配設處理也可以 。又,機械加工以外,也可以藉化學蝕刻或乾蝕刻設置孔。 又,使用化學蝕刻或乾蝕刻形成孔時,則在晶圓上也在其前 一事先工程實行也可以。 (第1實施形態) 本發明係更改良上述技術所創作者,以下參照圖式說明 本發明之較佳實施形態。 第1 4A圖至第1 4D圖係表示本發明之第1實施形態 的圖式。 在表示於第1 4A圖之半導體裝置1 5 0,斷續地形成 有聚醯亞胺所成的樹脂層1 5 2。樹脂層1 5 2係成爲應力 緩和層。作爲應力緩和層係感光性聚醯亞胺樹脂較理想,惟 與感光性之樹脂也可以。例如矽變性聚醯亞胺,環氧樹脂或 矽變性環氧樹脂等,固化時之楊氏模數低(1 X 1 0 1 Q P a以下),使用發揮應力緩和之動作的材質較理想。 又,在樹脂層1 5 2形成具有推拔的凹陷部1 5 2 a。 由於沿著該凹陷部1 5 2 a之表面形狀形成有配線 1 5 4,因此,配線1 5 4係在斷面形狀形成折彎。又,在 配線1 5 4形成有焊錫球1 5 7。如此配線1 5 4係配置於 作爲應力緩和層之樹脂層1 5 2,而且呈折曲,與僅平坦地 配置時相比較,成爲容易伸縮。因此,半導體裝置1 5 0實 裝於電路基板時,成爲容易吸收依熱膨脹係數之相差所產生 之應力。從有配線1 5 4之變位的部分(折曲部等)至焊錫 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) -19 - I I 裝 ; 訂 i —線 (請先閎讀背面之注意事項再填寫本頁) 571373 A7 B7 五、發明説明(17 ) 球1 5 7爲止,作爲樹脂層1 5 2,選擇彈性變形率較大之 材料較理想。此乃也共同相當於以下之實施形態。 又,在凹陷部1 5 2 a上方,具體而言,在相當於凹陷 部1 5 2 a之位置而凹陷狀地形成之配線領域,如第 1 4 A圖所示,設置彈性體1 5 6較理想。彈性體1 5 6係 以使用於作爲應力緩和層之樹脂層1 5 2之材料所形成即可 。藉由該彈性體1 5 6,更可吸收伸縮配線1 5 4之應力。 在形成最外層(保護層)之例如光阻劑,兼具彈性體1 5 6 之功能也可以。又,彈性體1 5 6係對應於各該凹陷部1 5 2 a分別個別地設置也可以。 如此,防止配線1 5 4之斷線,或是防止藉由應力經由 配線1 5 4而損壞電極1 5 8等情事。又,電極1 5 8及配 線1 5 4係以最外層(保護層)1 5 5覆蓋並被保護。 之後,在表示於第14B圖之半導體裝置160,從電 極1 6 9至第1樹脂層1 6 2上所形成的第1配線 16 4之第1樹脂層1 6 2上,形成有第2樹脂層1 66及 第2配線1 6 8。第1配線1 6 4係連接於電極1 6 9,而 第配線1 6 8係連接於第1配線1 6 4,在第2配線1 6 8 形成有焊錫球1 6 7。如此,若形成複數層之樹脂層及配線 時,則可增如配線之設計自由度。又,電極 1 6 9及配線1 6 4,1 6 8,係以最外層(保護層) 1 6 5覆蓋並被保護。 又,可忽略面積之細長配線係具有平面地擴展(寬度或 大小)之面狀地形成也可以。又,樹脂層成爲複數層時,成 I--------. I 裝-- (請先閱讀背面之注意事項再填寫本頁) 訂 線 經濟部智慧財產局員工消費合作社印製 本纸張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) · 20 - 571373 經濟部智慧財產局員工消費合作社印製 A7 B7 五、發明説明(18 ) 爲容易分散應力。又,將面狀地形成之配線設成 G N D (接地)電位或電源電壓電位,則阻抗控制成爲容易 ,成爲高頻特性極優異者。 以下,表示於第1 4 C圖之半導體裝置1 9 0係組合上 述半導體裝置150,160者。亦即,在第1樹脂層17 2上形成有第1配線1 7 4,而在第1配線1 7 4上具有凹 陷部1 7 6 a地形成有第2樹脂層1 7 6。形成於第2樹脂 層1 7 6上之第2配線1 7 8係在斷面形狀形成折曲。在第 2配線1 7 8形成有焊錫球1 7 7。又,電極1 7 9及配線 174,178係以最外層(保護層) 1 7 5覆蓋並被保護。依照本實施形態,可達成組合上述半 導體裝置150,160之效果。 以下,在表示於第1 4D圖之半導體裝置1 8 0,形成 在以虛線所示之領域的應力緩和層1 8 7上,形成有配線成 爲自電極1 8 2平面形狀地折曲,而在該配線1 8 4形成有 焊錫球等之突起電極1 8 6。在本實施形態,雖與上述半導 體裝置150 (參考第14A圖)之方向不同,因配線18 4折曲,因此在吸收應力之能力上優異。 又,將表示於第1 4 D圖的平面形狀地折曲之配線 1 8 4,如第1 4A圖至第1 4C圖所示地在立體上也折曲 也可以。如此,更提高斷線之防止效果。但是應力緩和層1 8 7必須存在於配線1 8 4下。又,電極1 8 2及配線1 8 4係以未予圖示之最外層(保護層)覆蓋並被保護。 本紙張尺度適用中國國家標準(CNS )八4規格(210X297公釐) -21 - I I I I I I I: I I —.. 訂 II I 線 (請先閲讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 571373 A7 B7_ 五、發明説明(19 ) (第2實施形態) 表示於第1 5圖之半導體裝置,係連接鋁墊片1 9 2, 及設於應力緩和層1 9 4上之焊錫球1 9 6的配線 2 〇 0,爲其特徵者。配線2 0 0係使用在第1前提技術等 所選擇之配線材料中任何材料均可以。該配線2 0 0係具有 蛇腹部2 0 0 a。蛇腹部2 0 0 a係如第1 4 D圖所示,配 線中形成空洞之狀態,隔著通常之配線連續形成有複數蛇腹 部2 0 0 a.。該蛇腹部2 0 0 a係比折曲之配線1 8 4具有 更優異之應力吸收性。由於具有該蛇腹2 0 0 a,半導體晶 片上之配線2 0 0避免產生裂痕,或避免對於鋁墊片1 9 2 或其他能動元件之損壞,提高作爲半導體裝置之可靠性。又 ,由於蛇腹部2 0 0 a係設在一條配線,因此用於應力吸收 構造的空間係微細者都足夠。由此,不超越C S P之類別, 維持半導體裝置之小型化下,可提高設計之自由度。又,在 本實施形態,蛇腹部2 0 0 a係對於平面方向之例子,惟將 此設於厚度方向也可以。 在以上所述之實施形態或前提技術,作爲外部電極係將 焊錫爲例子加以說明,惟其他使用例如金突起電極等,使用 已公知之連接用材料均無問題。又,外部電極係半導體晶片 之能動領域,在電極上以外,·可形成在任何個所。 (第3實施形態) 第1 6圖至第2 0圖係表示本發明之第3實施形態的圖 式。第1 6圖係表示本實施形態的半導體裝置之剖面的圖式 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) 7^2 I---------1¾衣----Ί--1T--------0 (請先聞讀背面之注意事項再填寫本頁) 571373 A7 B7 五、發明説明(20 ) 。該半導體裝置3 0 0係在半導體晶片3 0 2上具有複數層 (內層)構造,以焊錫光阻層3 5 0保護表面者。又,在本 實施形態中,也可適用其他實施形態及前提技術所說明的材 料或製造方法等。 第17A圖至第17B圖係表示第1層的圖式。更詳述 ,第1 7B圖係表示平面圖,而第1 7A圖係表示第 1 7 B圖之V I I — V I I線剖面圖。在半導體晶片 3 0 2,形成有信號被輸入或輸出的電極3 0 4。在電極3 0 4附近,形成端部成爲傾斜面之應力緩和層3 1 0。應力 緩和層3 1 0係絕緣體,具體而言,聚醯亞胺系樹脂較理想 。自電極3 0 4至應力緩和層3 1 0上,形成有信號配線3 1 2。信號配線3 1 2係如第1 7 B圖所示,所謂電極3 0 4係在相反側端部具有島形狀之連接部3 1 2 a,又圍繞該 連接部3 1 2 a且未接觸地形成有GND平面3 1 6。GN D平面3 1 6係連接於半導體晶片3 0 2之接地用電極(未 予圖示)。 第18A圖及第18B圖係表示第2層的圖式。更詳述 ,第1 8 B圖係表示平面圖,而第1 8A圖係表示第 1 8 B圖之V I I I — V I I I線剖面圖。如此等圖所示, 在上述之第1層上形成有應力緩和層3 2 0。但是,應力緩 和層3 2 0係避開第1層之信號配線3 1 2的連接部3 1 2 a之中央部所形成,自第1層之連接部3 1 2 a至第2層之 應力緩和層3 2 0上,形成有信號配線3 2 2。信號配線3 2 2係具有連接於連接部3 1 2 a之連接部 ί-- (請先閲讀背面之注意事項再填寫本頁) 、τ Γ 經濟部智慧財產局員工消費合作社印製 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) -23 - 571373 A7 B7 五、發明説明(21 ) , (請先閲讀背面之注意事項再填寫本頁) 3 22 a及另一連接部322b。又,在應力緩和層 3 2 0形成有與信號配線3 2 2未導通的信號配線3 2 4。 信號配線3 2 4係具有連接部3 2 4 a,3 2 4 b。又,在 應力緩和層320形成有其他之配線324,325,惟在 本發明因未具有直線關係,因此省略說明。又,圍繞信號配 '線3 2 2,3 2 4及配線3 2 4,3 2 5且未接觸地形成有 GND平面326。GND平面326係經由第1層之G N D平面3 1 6而連接於半導體晶片3 0 2之接地用電極(未 予圖示)。 經濟部智慧財產局員工消費合作社印製 第1 9 A圖及第1 9 B圖係表示第3層的圖式。更詳述 ’第1 9 B圖係表示平面圖,而1 9A圖係表示第1 9 B圖 之I X - I X線剖面圖。如此等圖所示,在上述之第2層上 形成有應力緩和層3 3 0。但是應力緩和層3 3 0係避開第 2層之信號配線3 2 2的連接部3 2 2 b之中央部所形成。 自第2層之連接部3 2 2 b至應力緩和層 3 3 0上,形成有信號配線3 3 2。信號配線3 3 2係具有 連接於第2層之連接部3 2 2 b的連接部3 3 2 a及另一連 接部3 3 2 b。又,在應力緩和層3 3 0形成有與信號配線 3 3 2未導通的信號配線3 3 4。該信號配線 334係具有連接部334a,334b。又圍繞信號配線 3 3 2及信號配線3 3 4,且未接觸地形成有G N D平面3 36。GND平面3 3 6係經由第1層之GND平面3 1 6 及第2層之GND平面3 2 6連接於半導體晶片 30 2之接地用電極(未予圖示)。 本紙張尺度適用中國國家標準(CNS ) A4規格(210X 297公釐) _ 24 571373 A7 B7 經濟部智慧財產局員工消費合作社印製 五 •發明説明 (22 ) 1 I 第 2 0 A 圖 及 第 2 0 B 圖係表 示 第 4 層 的 圖 式 〇 更 詳 述 1 1 I 5 第 2 0 B 圖 係 表 示2P 面 圖 ,而第 2 0 A 圖 係 表 示 第 1 1 2 0 B 圖 的 X — X 線 剖 面 圖 。如此 等 圖 所示 , 在 上 述之 第 3 姑 1 層 上 形 成 有 應 力 緩 和 層 3 4 0。但 是 應 力 緩 和 層 3 4 0 係 避 先 閱 1 I 讀 I 開 第 3 層 之 信 號 配 線 3 3 4 的連接 部 3 3 4 b 之 中 央 部 所形 背 1 I 成 〇 在 第 3 層 連 接 部 3 3 4 b上形成 有 連 接 部 冬 ί 1 1 I 3 4 2 , 在 該 連 接 部 3 4 2 上形成 有 銅 ( C U ) 所成 的 台 座 事 項 再 1 3 4 4 , 而 在 該 台 座 3 4 4 上形成有焊 錫 球 3 4 8 〇 焊 錫 球. 填 寫 本 1 裝 3 4 8 係成 爲 外 部 電 極 〇 又 圍繞連 接 部 3 4 2 > 且 未 接 觸 地 頁 、〆 1 1 形成 有 G N D 平面 3 4 6 〇 G N D 平面 3 4 6 係 經 由 第 1 層 1 之 G N D 平面 3 1 6 9 第 2 層之G N D 平面 1 1 I 3 2 6 及 第 3 層 之 G N D 平面3 3 6 而 連 接 於半 導 體 晶 片 3 1 訂 1 0 2 之 接 地用 電 極 ( 未予 圖 示)。 1 1 以 下 說 明 本 實 施 形 態 之導通 狀 態 〇 形成於半 導 體 晶 片 1 1 3 0 2 之 電 極 3 0 4 係 與 第 1層之 信 號 配 線 3 1 2 連 接 , 而 1 I 該 信 號 配 線 3 1 2 係 連 接 於 第2層 之 信 號 配 線 3 2 2 〇 該 信 線 I 號 配 線 3 2 2 係 經 由 其 連 接 部3 2 2 b 連 接 於 第 3 層 之 信 號 1 1 | 配 線 3 3 2 5 該 信 號 配 線 3 3 2係 經 由 其 連 接 部 3 3 2 b 連· 1 1 接 於 第 2 層 之 信 號 配 線 3 2 4 〇信 號 配 線 1 1 3 2 4 係 經 由 其 連 接 部 3 2 4 b連 接 於 第 3 層 之 信 號 配 線 3 1 1 3 4 〇 又 在 該 信 號 配 線 3 3 4之 連 接 部 3 3 4 b 經 由 連 1 I 接 部 3 4 2 及 台 座 3 4 4 形成有焊 錫 球 3 4 8 0 1 1 I 如 此 > 連 接 有 信 號 所 輸 入或所 輸 出的半 導 體 晶 片之任 夕匕*、 1 1 位 置 的 電 極 3 0 4 5 及作 爲 形成在半 導 體 晶 片 上 之任 位 置 1 1 1 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) -25 - 571373 經濟部智慧財產局員工消費合作社印製 A7 B7 五、發明説明(23 ) 的外部電極的焊錫球3 4 8。 當然,外部電極係如其他之實施形態或前提技術所述地 配成矩陣狀也可以。 又,第1層至第4層之GND平面316,3 26,3 3 6及3 4 6係均成爲相同之接電電位。 因此,依照本實施形態,電極3 0 4與焊錫球3 4 8之 間的配線,經由絕緣體,形成圍繞於接地電位之導體。亦即 ’因內部導體經由絕緣體圍繞於接地電位的外部導體,因此 ’成爲與同軸電纜同樣之構造。由此,信號不容易受雜訊之 影響,可得到理想的傳送路。因此,例如作爲 C P U之半導體裝置,成爲可實行如超過1 〇 GH z之高速 動作。 又,爲了減低層形成成本,也可省略形成在第1層或第 4層之GND平面3 16,346之任一方。 (其他之實施形態) 本發明係並不被限定於上述實施形態者,可實施各種變 形。例如,上述實施形態係在半導體裝置適用本發明,惟不 管是能動零件或受動零件,在各種面實裝用之電子零件均可 適用本發明。 第21圖係表示在面實裝用之電子零件適用本發明之例 子的圖式。表示於同圖之電子零件4 0 0係在晶片部 4 0 2之兩側設有電極4 1 4,例如有電阻器,電容器,線 圈,振盪器,濾波器’溫度察器,熱阻器,變阻器,保險絲 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) :26 - ' I I I 11 I 1 I 批衣 I —Ί · ~~ 訂 I ι、*·~ 線 (請先閱讀背面之注意事項再填寫本頁) 571373 經濟部智慧財產局員工消費合作社印製 A7 B7 五、發明説明(24 ) 等。在電極4 0 4,與上述之實施形態同樣地,經由應力緩 和層4 0 6形成有配線4 0 8。在該配線4 0 8,形成有突 起電極4 1 0。 又,第2 2圖係也表示在面實裝用之電子零件適用本發 明之例子的圖式,在該電子零件4 2 0之電極4 2 4,係形 成於晶片部4 2 2之實裝側的面,而經由應力緩和層4 2 6 形成有配線4 2 8。在該配線4 2 8形成有突起電極4 3 0 〇 又,此等電子零件400,420之製造方法,係與上 述實施形態或前提技術相同,故省略說明。又,形成應力緩 和層406,426所產生之效果,也與上述之實施形態或 前提技術相同。 第2 3圖係表示在適用本發明之半導體裝置形成保護層 之例子的圖式。因表示於同圖之半導體裝置4 4 0係在表示 於第4 C圖之半導體裝置形成保護層4 4 2者,因此保護層 4 4 2以外係與表示於第4 C圖之半導體裝置相同,故省略 說明。 保護層4 4 2係在半導體裝置4 4 0,形成在與實裝側 之相反側(亦即背面)。構成如此,可防止傷及背面。 又,可防止以背面之傷痕爲起點之裂痕所產生的半導體 晶片本體之損傷。 保護層4 4 2係切斷成作爲個片之半導體裝置4 4 0之 前’形成在晶圓之背面較理想。構成如此,對於複數半導體 裝置440可同時地形成保護層442。更具體而言,結束 本紙張尺度適用中國國家標準(CNS ) A4規格(210X29*7公釐) -27- ----------1¾衣----Ί--、玎------.線 (請先閲讀背面之注意事項.再填寫本頁) 571373 經濟部智慧財產局員工消費合作社印製 A7 __B7_五、發明説明(% ) 所有金屬薄膜形成工程之後才將保護層4 4 2形成在晶圓較 理想。構成如此,可順利地進行金屬薄膜形成工程。 保護層4 4 2係可耐於半導體裝置4 4 0之逆流工程的 高溫的材質較理想。更具體而言,可耐至焊錫之熔融溫度較 理想。又,保護層4 4 2係利用注封用樹脂之塗佈所形成。 或是,張貼具有黏接性之薄片以形成保護層4 4 2也可以。 該薄片係有機或無機均可以。 構成如此,由於半導體裝置之表面以矽以外之物質所覆 蓋,因此也可以提高標記性。 第2 4圖係表示在適用本發明之半導體裝置安裝散熱器 之例子的圖式。表示於同圖之半導體裝置4 5 0係在表示於 第4 C圖之半導體裝置安裝散熱器4 5 2者,由於散熱器4 52以外係與表示於第4C圖之半導體裝置相同,因此省略 說明。 散熱器4 5 2係在半導體裝置4 5 0,經由熱傳導性黏 接劑4 5 4安裝於與實裝側相反面亦即背面。構成如此,可 提高散熱性。散熱器4 5 2係具有多數散熱片4 5 6,大部 分以銅,銅合金,氮化鋁等所形成。又,在本例子係例舉具 有散熱片之例子,惟安裝未具有散熱片之僅爲板狀的散熱器 (散熱板)也可得到相對應之散熱效果。此時,因僅成爲安 裝板狀散熱器,因此處理容易,而且成爲可減低成本。 在上述實施形態或前提技術,係作爲外部端子將焊錫突 起或全突起事先設在半導體裝置側,惟作爲其他例子,係在 半導體裝置例不使用焊錫突起或金突起,例如將銅等台座仍 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) 728 - 11 1111 扯衣 : 訂 I n n 11 (請先閲讀背面之注意事項再填寫本頁} 571373 A7 B7 經濟部智慧財產局員工消費合作社印製 五、發明説明(26 ) 使用作爲外部端子也可以。又’在此時,則在半導體裝置所 實裝之實裝基板(母板)之接合部,半導體裝置實裝時之前 爲止必須事先設置焊錫。 又,上述實施形態所使用之聚醯亞胺樹脂係黑色較理想 。將黑色聚醯亞胺樹脂使用作爲應力緩和層,可避免半導體 晶片受到光時之誤作動,而且可提高耐光性能提高半導體裝 置之可靠性。 又,在第2 5圖係表示實裝利用上述之實施形態之方法 所製造的半導體裝置等之電子零件1 1 0 0的電路基板1 0 〇〇。作爲具備該電路基板1〇〇〇之電子機器,在第26 圖表示筆記型個人電腦1 2 0 0。 (圖式之簡單說明) 第1A圖至第1E圖係表示說明成爲本發明的半導體裝 置之製造方法的圖式。 第2 A圖至第2 E圖係表示說明成爲本發明的半導體裝 置之製造方法的圖式。 第3 A圖至第3 D圖係表示說明成爲本發明的半導體裝 置之製造方法的圖式。 第4 A圖至第4 C圖係表示說明成爲本發明的半導體裝 置之製造方法的圖式。 第5圖係表示成爲本發明之前提的半導體裝置的平面圖 〇 第6 A圖至第6 C圖係表示說明成爲本發明的半導體裝 ----------1¾衣-- (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) -29 - 571373 A7 B7 經濟部智慧財產局員工消費合作社印製 五 k發明説明(27 ) 1 1 置 之 製 造 方法的 圖式。 1 I 第 7 A圖 至 第7 C 圖 係表 示 說 明 成 爲 本 發 明 的半 導 體裝 1 I 置 之 製 造 方法 的 圖式。 請 1 第 8 A圖 至 第8 D 圖 係表 示 說 明 成 爲 本 發 明 的半 導 體裝 先 閱 讀 1 1 置 之 製 造 方法 的 圖式。 背 1 I 之 1 I 第 9 A圖 至 第9 D 圖 係表 示 說 明 成 爲 本 發 明 的半 導 體裝 注 意 1 I 事 1 置 之 製 造 方法 的 圖式。 項 再 1 I 第 1 0圖 係 表示說 明 成爲 本 發 明 的半 導 體 裝 置之 製 造方 填 馬 本 裝 I 法的 圖 式 〇 頁 '—^ 1 1 第 1 1 A 圖 至第1 1 C圖 係 表 示 說 明 成 爲 本 發明 的半導 1 體 裝 置 之 製造 方 法的圖 式 〇 1 I 第 1 2 A 圖 至第1 2 C圖 係 表 示 說 明成 爲 本 發明 的半導 訂 I 體 裝 置 之 製造 方法的圖 式 〇 1 1 1 第 1 3 A 圖 至第1 3 D圖 係 表 示 說 明 成 爲 本 發明 的 半導 1 1 體 裝 置 之 製造 方法的圖 式 〇 1 1 第 1 4 A 圖 至第1 4 D圖 係 表 示本 發 明 之 第 1實 施 形態 線 | 之半 導 體 裝置 的 圖式。 1 I 第 1 5圖 係 表示第 2 實施 形 態 之 半 導 體 裝 置 的圖 式 〇 ! 1 I 第 1 6圖 係 表示第 3 實施 形 態 之半 導 體. 裝 置 的圖 式 0 1 1 第 1 7 A 圖 至第1 7 B圖 係 表 示 說 明 第 3 實 施形 態 的半 1 導 體 裝 置 之製 造 方法的 圖 式。 1 I 第 1 8 A 圖 至第1 8 B圖 係 表 示 說 明 第 3 實 施形 態 的半 1 1 I 導 體 裝 置 之製 造 方法的 圖 式。 1 1 第 1 9 A 圖 至第1 9 B圖 係 表 示 說 明 第 3 實 施形 態 的半 1 1 1 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) _ 3〇 _ 571373 A7 B7 經濟部智慧財產局員工消費合作社印製 五、發明説明(28 ) 導體裝置之製造方法的圖式。 第2 Ο A圖至第2 Ο B圖係表示說明第3實施形態的半 導體裝置之製造方法的圖式。 第21圖係表示將本發明適用於面實裝用之電子零件之 例子的圖式。 第2 2圖係表示將本發明適用於面實裝用之電子零件之 例子的圖式。 第2 3圖係表示在適用本發明之半導體裝置形成保護層 之例子的圖式。 第2 4圖係表示適用本發明之半導體裝置安裝散熱器之 例子的圖式。 第2 5圖係表示實裝適用本發明之方法所製造的電子零 件之電路基板的圖式。 第2 6圖係表示具備實裝適用本發明之方法所製造的電 子零件之電路基板之電子機器的圖式。 (記號之說明) 1 半導體晶片 3 配線 5 外部電極 7 應力緩和層 8,2 8 焊錫光阻層 10 晶圓 12 電極 ---------I券-- (請先閱讀背面之注意事項再填寫本頁) 、τ 本紙張尺度適用中國國家標準(CNS ) Α4規格(210 X 297公釐) -31 - 571373 A7 五、發明説明(29 ) 1 4 樹 脂 層 1 4 ; a 接 觸 孔 1 6 鉻 ( C r ) 層 1 8 ,2 2 光 阻 層 2 0 銅 ( C U ) 層 2 4 台 座 2 6 焊 錫 I n 批衣 : 訂 線 (請先閲讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) -32 - 571373 A5 __B5 四、中文發明摘要(發明之名稱:半導體裝置 ) 封裝尺寸接近晶片尺寸,與應力吸收層特別地可有效果 地吸收熱應力的半導體裝置。半導體裝置1 5 0係具有電極 1 5 8之半導體晶片,及作爲設於半導體晶片上之應力緩和 層的樹脂層1 5 2,及在樹脂層1 5 2上方而形成於配線1 5 4之焊錫球1 5 7 ;樹脂層1 5 2係形成在表面具有凹陷 部1 5 2 a,而配線1 5 4係經凹陷部 1 5 2 a上所形成。 英文發明摘要(發明之名稱: ) -----------參------、1Τ------^ (請先閲讀背面之注意事項再填寫本頁各欄) 經濟部智慧財產局員工消費合作社印製 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐)-2 - 571373 A8 B8 C8 _ D8 六、申請專利範圍 第90100512號專利申請案 中文申請專利範圍修正本 (請先閲讀背面之注意事項再填寫本頁) 民國93年4月22日修正 1 . 一種半導體裝置,其特徵爲具備·· 具電極之半導體晶片,及 在上述半導體晶片上設成避開上述電極之至少一部分 的第1應力緩和層,及 從上述電極至上述第1應力緩和層之上所形成的第1 導通部,及 形成在位於上述第1應力緩和層上方之上述第1導通 部的外部電極; 上述第1應力緩和層係形成在表面具有凹陷部,上述 第1導通部係經上述凹陷部之上面所形成。 2 ·如申請專利範圍第1項所述之半導體裝置,其中 ,在位於上述凹陷部之上述第1導通部上,設有能塡充凹 陷內的彈性體者。 經濟部智慧財產局員工消費合作社印製 3 ·如申請專利範圍第1項所述之半導體裝置,其中 ,上述第1導通部係在上述第1應力緩和層上折曲所形成 者0 未紙張尺度適用中國國家標準(CNS ) A4規格(210 X 297公釐)
TW090100512A 1996-12-04 1997-12-02 Semiconductor device, circuit substrate, and electronic machine TW571373B (en)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP33904596 1996-12-04
JP35688096 1996-12-26

Publications (1)

Publication Number Publication Date
TW571373B true TW571373B (en) 2004-01-11

Family

ID=26576301

Family Applications (2)

Application Number Title Priority Date Filing Date
TW086118108A TW459323B (en) 1996-12-04 1997-12-02 Manufacturing method for semiconductor device
TW090100512A TW571373B (en) 1996-12-04 1997-12-02 Semiconductor device, circuit substrate, and electronic machine

Family Applications Before (1)

Application Number Title Priority Date Filing Date
TW086118108A TW459323B (en) 1996-12-04 1997-12-02 Manufacturing method for semiconductor device

Country Status (7)

Country Link
US (5) US6255737B1 (zh)
JP (4) JP3981710B2 (zh)
KR (1) KR100501662B1 (zh)
CN (1) CN100380612C (zh)
AU (1) AU5136498A (zh)
TW (2) TW459323B (zh)
WO (1) WO1998025298A1 (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8143728B2 (en) 2005-07-14 2012-03-27 Seiko Epson Corporation Electronic board and manufacturing method thereof, electro-optical device, and electronic apparatus

Families Citing this family (79)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW459323B (en) * 1996-12-04 2001-10-11 Seiko Epson Corp Manufacturing method for semiconductor device
JPH10321631A (ja) * 1997-05-19 1998-12-04 Oki Electric Ind Co Ltd 半導体装置およびその製造方法
JP3335575B2 (ja) * 1997-06-06 2002-10-21 松下電器産業株式会社 半導体装置およびその製造方法
US6333565B1 (en) * 1998-03-23 2001-12-25 Seiko Epson Corporation Semiconductor device and method of manufacturing the same, circuit board, and electronic instrument
CA2301083A1 (en) * 1998-06-12 1999-12-16 Hitachi, Ltd. Semiconductor device and method for manufacturing the same
US6396145B1 (en) 1998-06-12 2002-05-28 Hitachi, Ltd. Semiconductor device and method for manufacturing the same technical field
US6903451B1 (en) * 1998-08-28 2005-06-07 Samsung Electronics Co., Ltd. Chip scale packages manufactured at wafer level
JP3661444B2 (ja) * 1998-10-28 2005-06-15 株式会社ルネサステクノロジ 半導体装置、半導体ウエハ、半導体モジュールおよび半導体装置の製造方法
US6965165B2 (en) 1998-12-21 2005-11-15 Mou-Shiung Lin Top layers of metal for high performance IC's
US6930390B2 (en) * 1999-01-20 2005-08-16 Sony Chemicals Corp. Flexible printed wiring boards
US6707159B1 (en) * 1999-02-18 2004-03-16 Rohm Co., Ltd. Semiconductor chip and production process therefor
TW556329B (en) 1999-02-26 2003-10-01 Hitachi Ltd Wiring board, its production method, semiconductor device and its production method
US6228687B1 (en) * 1999-06-28 2001-05-08 Micron Technology, Inc. Wafer-level package and methods of fabricating
TW498468B (en) 1999-10-29 2002-08-11 Hitachi Ltd Semiconductor device
KR100430203B1 (ko) 1999-10-29 2004-05-03 가부시키가이샤 히타치세이사쿠쇼 반도체 장치 및 그 제조 방법
TW478089B (en) 1999-10-29 2002-03-01 Hitachi Ltd Semiconductor device and the manufacturing method thereof
US6710446B2 (en) * 1999-12-30 2004-03-23 Renesas Technology Corporation Semiconductor device comprising stress relaxation layers and method for manufacturing the same
JP2001237348A (ja) * 2000-02-23 2001-08-31 Hitachi Ltd 半導体装置およびその製造方法
JP4287020B2 (ja) * 2000-04-05 2009-07-01 Necトーキン株式会社 高周波電流抑制型放熱板
US6620720B1 (en) * 2000-04-10 2003-09-16 Agere Systems Inc Interconnections to copper IC's
KR100814622B1 (ko) * 2000-06-30 2008-03-18 소니 가부시끼 가이샤 반도체 장치 및 그 제조 방법
JP3440070B2 (ja) * 2000-07-13 2003-08-25 沖電気工業株式会社 ウェハー及びウェハーの製造方法
JP2002057252A (ja) * 2000-08-07 2002-02-22 Hitachi Ltd 半導体装置及びその製造方法
JP4174174B2 (ja) * 2000-09-19 2008-10-29 株式会社ルネサステクノロジ 半導体装置およびその製造方法並びに半導体装置実装構造体
US6696765B2 (en) 2001-11-19 2004-02-24 Hitachi, Ltd. Multi-chip module
DE10052452A1 (de) * 2000-10-23 2002-05-08 Siemens Ag Halbleiter-Anordnung und Verfahren zur Herstellung von derartigen Halbleiter-Anordnungen
US20020117753A1 (en) * 2001-02-23 2002-08-29 Lee Michael G. Three dimensional packaging
US6894399B2 (en) * 2001-04-30 2005-05-17 Intel Corporation Microelectronic device having signal distribution functionality on an interfacial layer thereof
US7071024B2 (en) 2001-05-21 2006-07-04 Intel Corporation Method for packaging a microelectronic device using on-die bond pad expansion
JP3454259B2 (ja) * 2001-09-07 2003-10-06 セイコーエプソン株式会社 マスクデータの生成方法、マスクおよび記録媒体、ならびに半導体装置の製造方法
US6646347B2 (en) * 2001-11-30 2003-11-11 Motorola, Inc. Semiconductor power device and method of formation
US7423336B2 (en) * 2002-04-08 2008-09-09 Micron Technology, Inc. Bond pad rerouting element, rerouted semiconductor devices including the rerouting element, and assemblies including the rerouted semiconductor devices
JP4495428B2 (ja) * 2002-09-17 2010-07-07 株式会社 液晶先端技術開発センター 薄膜トランジスタの形成方法
JP4213672B2 (ja) * 2003-04-15 2009-01-21 富士通マイクロエレクトロニクス株式会社 半導体装置及びその製造方法
DE10318074B4 (de) * 2003-04-17 2009-05-20 Qimonda Ag Verfahren zur Herstellung von BOC Modul Anordnungen mit verbesserten mechanischen Eigenschaften
JP3693056B2 (ja) * 2003-04-21 2005-09-07 セイコーエプソン株式会社 半導体装置及びその製造方法、電子装置及びその製造方法並びに電子機器
JP2004327527A (ja) * 2003-04-22 2004-11-18 Seiko Epson Corp 電子装置及びその製造方法並びに電子機器
JP3666495B2 (ja) * 2003-06-27 2005-06-29 セイコーエプソン株式会社 半導体装置及びその製造方法、回路基板並びに電子機器
JP3678239B2 (ja) * 2003-06-30 2005-08-03 セイコーエプソン株式会社 半導体装置及びその製造方法、回路基板並びに電子機器
US7470997B2 (en) * 2003-07-23 2008-12-30 Megica Corporation Wirebond pad for semiconductor chip or wafer
US20050046022A1 (en) * 2003-08-26 2005-03-03 Micrel, Incorporated Semiconductor devices integrated with wafer-level packaging
DE10339762B4 (de) * 2003-08-27 2007-08-02 Infineon Technologies Ag Chipstapel von Halbleiterchips und Verfahren zur Herstellung desselben
US8390126B2 (en) 2003-10-03 2013-03-05 Motorola Mobility Llc Method and arrangement for reduced thermal stress between substrates
JP4010298B2 (ja) 2003-12-17 2007-11-21 セイコーエプソン株式会社 半導体装置及びその製造方法、回路基板並びに電子機器
JP3855992B2 (ja) * 2003-12-17 2006-12-13 セイコーエプソン株式会社 半導体装置及びその製造方法、回路基板並びに電子機器
JP4412143B2 (ja) * 2004-01-14 2010-02-10 セイコーエプソン株式会社 検査用治具の製造方法
US7259468B2 (en) * 2004-04-30 2007-08-21 Advanced Chip Engineering Technology Inc. Structure of package
DE102004030140B3 (de) * 2004-06-22 2006-01-19 Infineon Technologies Ag Flexible Kontaktierungsvorrichtung
JP2006303408A (ja) * 2004-09-09 2006-11-02 Seiko Epson Corp 電子装置及びその製造方法
US7189594B2 (en) * 2004-09-10 2007-03-13 Agency For Science, Technology And Research Wafer level packages and methods of fabrication
US7176575B2 (en) * 2004-09-30 2007-02-13 Intel Corporation Input/output routing on an electronic device
CN102306635B (zh) 2004-11-16 2015-09-09 罗姆股份有限公司 半导体装置及半导体装置的制造方法
TWI254428B (en) * 2004-11-24 2006-05-01 Advanced Chip Eng Tech Inc FCBGA package structure
KR20060087273A (ko) * 2005-01-28 2006-08-02 삼성전기주식회사 반도체 패키지및 그 제조방법
US7413110B2 (en) * 2005-02-16 2008-08-19 Motorola, Inc. Method for reducing stress between substrates of differing materials
DE102005009358B4 (de) * 2005-03-01 2021-02-04 Snaptrack, Inc. Lötfähiger Kontakt und ein Verfahren zur Herstellung
KR100664310B1 (ko) * 2005-07-13 2007-01-04 삼성전자주식회사 웨이퍼 레벨 인캡슐레이션 칩 및 인캡슐레이션 칩 제조방법
CN100447973C (zh) * 2006-05-12 2008-12-31 联咏科技股份有限公司 芯片结构及其制造工艺
DE102006028536A1 (de) * 2006-06-21 2007-12-27 Axel Ahnert Verfahren zur Herstellung eines Schaltungsteils auf einem Substrat
US8421227B2 (en) * 2006-06-28 2013-04-16 Megica Corporation Semiconductor chip structure
JP4818005B2 (ja) * 2006-07-14 2011-11-16 Okiセミコンダクタ株式会社 半導体装置及びその製造方法
JP4273356B2 (ja) * 2007-02-21 2009-06-03 セイコーエプソン株式会社 半導体装置の製造方法
US8193636B2 (en) * 2007-03-13 2012-06-05 Megica Corporation Chip assembly with interconnection by metal bump
JP4924163B2 (ja) * 2007-04-06 2012-04-25 パナソニック株式会社 電子部品とその製造方法
JP2009021277A (ja) * 2007-07-10 2009-01-29 Murata Mfg Co Ltd 半導体素子および該半導体素子の製造方法
US8034702B2 (en) 2007-08-16 2011-10-11 Micron Technology, Inc. Methods of forming through substrate interconnects
TW200941601A (en) * 2008-03-19 2009-10-01 Chipmos Technologies Inc Conductive structure of a chip
JP5823089B2 (ja) * 2009-04-07 2015-11-25 大日本印刷株式会社 センサデバイス及びその製造方法
US8397380B2 (en) * 2009-06-01 2013-03-19 Taiwan Semiconductor Manufacturing Company, Ltd. Controlling warpage in BGA components in a re-flow process
JP5333342B2 (ja) 2009-06-29 2013-11-06 株式会社デンソー 半導体装置
TWM390545U (en) * 2009-11-12 2010-10-11 Mao Bang Electronic Co Ltd Integrated circuit with layout structure
US8294265B1 (en) * 2010-03-31 2012-10-23 Amkor Technology, Inc. Semiconductor device for improving electrical and mechanical connectivity of conductive pillers and method therefor
US8373282B2 (en) * 2011-06-16 2013-02-12 Taiwan Semiconductor Manufacturing Company, Ltd. Wafer level chip scale package with reduced stress on solder balls
US9978656B2 (en) * 2011-11-22 2018-05-22 Taiwan Semiconductor Manufacturing Company, Ltd. Mechanisms for forming fine-pitch copper bump structures
US9935038B2 (en) * 2012-04-11 2018-04-03 Taiwan Semiconductor Manufacturing Company Semiconductor device packages and methods
US9018757B2 (en) * 2013-07-16 2015-04-28 Taiwan Semiconductor Manufacturing Co., Ltd. Mechanisms for forming bump structures over wide metal pad
JP2018014414A (ja) * 2016-07-21 2018-01-25 トヨタ自動車株式会社 半導体装置
WO2018088265A1 (ja) * 2016-11-08 2018-05-17 株式会社村田製作所 電子部品
JP7202785B2 (ja) * 2018-04-27 2023-01-12 新光電気工業株式会社 配線基板及び配線基板の製造方法

Family Cites Families (95)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS528785A (en) 1975-07-10 1977-01-22 Citizen Watch Co Ltd Semiconductor device electrode structure
DE2929339A1 (de) 1978-07-24 1980-02-14 Citizen Watch Co Ltd Halbleiteranordnung
JPS5518069A (en) 1978-07-26 1980-02-07 Citizen Watch Co Ltd Protective construction of semiconductor device
JPS59188153A (ja) 1983-04-08 1984-10-25 Hitachi Ltd 多層配線を有する電子回路装置の製造方法
JPS61253826A (ja) 1985-05-07 1986-11-11 Hitachi Ltd 半導体装置およびその製造方法
JPH0624205B2 (ja) 1985-06-24 1994-03-30 株式会社日立製作所 半導体装置
JPS6221248A (ja) * 1985-07-19 1987-01-29 Fujitsu Ltd 高速icパツケ−ジ
JPS62155987A (ja) * 1985-12-27 1987-07-10 Hitachi Plant Eng & Constr Co Ltd 亜硝酸イオンが共存するジチオン酸含有廃水の処理方法
JPS6372143A (ja) 1986-09-16 1988-04-01 Toshiba Corp 集積回路装置
FR2604029B1 (fr) * 1986-09-16 1994-08-05 Toshiba Kk Puce de circuit integre possedant des bornes de sortie ameliorees
JPS63229839A (ja) 1987-03-19 1988-09-26 Nec Corp 半導体装置
JPS63307759A (ja) 1987-06-09 1988-12-15 Nec Corp 半導体集積回路
JPS641257A (en) * 1987-06-23 1989-01-05 Fujitsu Ltd Semiconductor device
JPH01108745A (ja) 1987-10-21 1989-04-26 Mitsubishi Electric Corp 半導体装置
JP2630326B2 (ja) 1988-02-02 1997-07-16 富士通株式会社 半導体装置用バンプ形成方法
JPH01209746A (ja) 1988-02-17 1989-08-23 Nec Corp 半導体装置
JPH01310549A (ja) * 1988-06-09 1989-12-14 Matsushita Electric Ind Co Ltd 半導体装置
JPH01313969A (ja) * 1988-06-13 1989-12-19 Hitachi Ltd 半導体装置
JPH02109358A (ja) * 1988-10-19 1990-04-23 Hitachi Ltd 半導体の実装構造体
JPH02130828A (ja) 1988-11-11 1990-05-18 Hitachi Ltd 微細配線の形成方法
JPH0320041A (ja) 1989-06-16 1991-01-29 Matsushita Electron Corp 半導体装置
JPH0323928A (ja) 1989-06-22 1991-01-31 Kanto Auto Works Ltd モール貼付装置
JPH0323928U (zh) 1989-07-19 1991-03-12
US5243221A (en) * 1989-10-25 1993-09-07 At&T Bell Laboratories Aluminum metallization doped with iron and copper to prevent electromigration
US5077598A (en) * 1989-11-08 1991-12-31 Hewlett-Packard Company Strain relief flip-chip integrated circuit assembly with test fixturing
JPH03173126A (ja) * 1989-11-30 1991-07-26 Mitsubishi Electric Corp 多層膜構造の半導体装置およびその製造方法
JPH03198342A (ja) 1989-12-26 1991-08-29 Nec Corp 半導体装置の製造方法
JPH0410429A (ja) 1990-04-26 1992-01-14 Matsushita Electron Corp 半導体装置
DE69125210T2 (de) * 1990-05-31 1997-08-07 Canon Kk Verfahren zur Herstellung einer Halbleitervorrichtung mit einer Verdrahtungsstruktur hoher Dichte
EP0464567B1 (en) * 1990-06-25 1997-08-06 Matsushita Electronics Corporation Cold cathode element
JPH0474427A (ja) 1990-07-16 1992-03-09 Matsushita Electron Corp Mis型半導体装置の製造方法
US5148266A (en) * 1990-09-24 1992-09-15 Ist Associates, Inc. Semiconductor chip assemblies having interposer and flexible lead
US5128746A (en) * 1990-09-27 1992-07-07 Motorola, Inc. Adhesive and encapsulant material with fluxing properties
JPH0474427U (zh) * 1990-11-07 1992-06-30
KR920017227A (ko) 1991-02-05 1992-09-26 김광호 반도체장치의 층간콘택 구조 및 그 제조방법
JPH04277696A (ja) * 1991-03-06 1992-10-02 Hitachi Ltd 多層配線基板及びその製造方法
US5111278A (en) * 1991-03-27 1992-05-05 Eichelberger Charles W Three-dimensional multichip module systems
JPH04313256A (ja) 1991-04-10 1992-11-05 Hitachi Ltd 半導体集積回路装置及びその形成方法
JPH04346231A (ja) 1991-05-23 1992-12-02 Canon Inc 半導体装置の製造方法
JP3173045B2 (ja) 1991-07-09 2001-06-04 ヤマハ株式会社 半導体装置
JPH05226416A (ja) 1991-07-09 1993-09-03 Oki Electric Ind Co Ltd フリップチップの実装方法
US5532516A (en) * 1991-08-26 1996-07-02 Lsi Logic Corportion Techniques for via formation and filling
JPH0555533A (ja) 1991-08-29 1993-03-05 Fujitsu Ltd 半導体集積回路
JP3256946B2 (ja) 1991-09-24 2002-02-18 ソニー株式会社 コンタクト形成方法
JP2833291B2 (ja) * 1991-10-09 1998-12-09 日本電気株式会社 Cmos型半導体集積回路装置
JP2731471B2 (ja) 1991-11-05 1998-03-25 アルプス電気株式会社 電気的接続構造
JPH05218136A (ja) 1992-02-03 1993-08-27 Nec Corp フリップチップ・ボンディング方法
JPH05267474A (ja) 1992-03-18 1993-10-15 Fujitsu Ltd 半導体装置
JPH05291262A (ja) 1992-04-07 1993-11-05 Toshiba Corp バンプ電極の形成方法
JP2865154B2 (ja) 1992-05-08 1999-03-08 日本電気株式会社 固体撮像装置の組み立て方法
JP2528769B2 (ja) 1992-05-13 1996-08-28 昭夫 宮田 枠組足場用転落防止部材
US5332868A (en) 1992-06-22 1994-07-26 Vlsi Technology, Inc. Method and structure for suppressing stress-induced defects in integrated circuit conductive lines
JPH0621061A (ja) 1992-07-03 1994-01-28 Nec Corp 半導体装置
JPH0669211A (ja) 1992-08-22 1994-03-11 Nec Corp 樹脂封止型半導体装置
JPH0677283A (ja) 1992-08-26 1994-03-18 Kyocera Corp 配線基板へのic素子の実装方法
CA2115947A1 (en) 1993-03-03 1994-09-04 Gregory C. Smith Wafer-like processing after sawing dmds
DE4328474C2 (de) * 1993-08-24 1996-09-12 Gold Star Electronics Mehrschichtverbindungsstruktur für eine Halbleitereinrichtung
KR970003731B1 (ko) 1993-10-14 1997-03-21 엘지반도체 주식회사 반도체 장치의 소자 격리막 제조방법
JPH07115151A (ja) 1993-10-14 1995-05-02 Toshiba Corp 半導体装置及びその製造方法
JPH07312380A (ja) * 1993-10-25 1995-11-28 Texas Instr Inc <Ti> 半導体デバイスのボンドパッドをリードフレームすなわちフレックス回路に相互接続する薄膜オーバレイを有するデバイスおよび製造方法
JP2599455Y2 (ja) * 1993-12-03 1999-09-06 沖電気工業株式会社 高速lsiパッケージ
JP2555964B2 (ja) * 1993-12-10 1996-11-20 日本電気株式会社 アライメント精度調査パターン
JP3450038B2 (ja) 1993-12-14 2003-09-22 沖電気工業株式会社 半導体装置及びその製造方法
JP3033662B2 (ja) * 1994-04-25 2000-04-17 日本電気株式会社 半導体素子実装用フィルムと半導体素子実装構造
JPH07335721A (ja) * 1994-06-13 1995-12-22 Mitsubishi Electric Corp アライメントマークを有する半導体装置
MY112145A (en) * 1994-07-11 2001-04-30 Ibm Direct attachment of heat sink attached directly to flip chip using flexible epoxy
JPH0831872A (ja) 1994-07-13 1996-02-02 Hitachi Ltd 半導体装置
US5489548A (en) * 1994-08-01 1996-02-06 Texas Instruments Incorporated Method of forming high-dielectric-constant material electrodes comprising sidewall spacers
TW368745B (en) * 1994-08-15 1999-09-01 Citizen Watch Co Ltd Semiconductor device with IC chip highly secured
JP3142723B2 (ja) 1994-09-21 2001-03-07 シャープ株式会社 半導体装置及びその製造方法
JP2792532B2 (ja) * 1994-09-30 1998-09-03 日本電気株式会社 半導体装置の製造方法及び半導体ウエハー
US5534731A (en) * 1994-10-28 1996-07-09 Advanced Micro Devices, Incorporated Layered low dielectric constant technology
JPH08167630A (ja) * 1994-12-15 1996-06-25 Hitachi Ltd チップ接続構造
JP2748870B2 (ja) 1994-12-20 1998-05-13 日本電気株式会社 基板接続方法
US5729588A (en) * 1994-12-28 1998-03-17 Lucent Technologies Inc. Enhanced recording verification system
US5525839A (en) 1994-12-30 1996-06-11 Vlsi Technology, Inc. Method of packing an IC die in a molded plastic employing an ultra-thin die coating process
JP3259562B2 (ja) 1995-01-27 2002-02-25 富士電機株式会社 バンプ付き半導体装置の製造方法
JPH08236654A (ja) * 1995-02-23 1996-09-13 Matsushita Electric Ind Co Ltd チップキャリアとその製造方法
JP3484554B2 (ja) * 1995-02-28 2004-01-06 日本テキサス・インスツルメンツ株式会社 半導体装置
JPH08250549A (ja) 1995-03-13 1996-09-27 Matsushita Electric Ind Co Ltd 半導体装置とその製造方法
EP0734059B1 (en) * 1995-03-24 2005-11-09 Shinko Electric Industries Co., Ltd. Chip sized semiconductor device and a process for making it
JPH08298269A (ja) * 1995-04-25 1996-11-12 Toshiba Microelectron Corp 半導体装置及びその製造方法
JP3963330B2 (ja) * 1995-04-26 2007-08-22 昭和電工株式会社 発光ダイオード
JPH08297139A (ja) 1995-04-26 1996-11-12 Mitsubishi Electric Corp 半導体加速度センサ
JP3522917B2 (ja) * 1995-10-03 2004-04-26 株式会社東芝 半導体装置の製造方法および半導体製造装置
US5861673A (en) * 1995-11-16 1999-01-19 Taiwan Semiconductor Manufacturing Company Method for forming vias in multi-level integrated circuits, for use with multi-level metallizations
US5702980A (en) * 1996-03-15 1997-12-30 Taiwan Semiconductor Manufacturing Company Ltd Method for forming intermetal dielectric with SOG etchback and CMP
US5841193A (en) * 1996-05-20 1998-11-24 Epic Technologies, Inc. Single chip modules, repairable multichip modules, and methods of fabrication thereof
JP3056689B2 (ja) * 1996-07-09 2000-06-26 松下電器産業株式会社 半導体装置及びその製造方法
TW459323B (en) * 1996-12-04 2001-10-11 Seiko Epson Corp Manufacturing method for semiconductor device
JP3085231B2 (ja) * 1997-02-20 2000-09-04 日本電気株式会社 半導体装置の製造方法
US5942801A (en) * 1997-12-18 1999-08-24 Advanced Micro Devices, Inc. Borderless vias with HSQ gap filled metal patterns having high etching resistance
US5946592A (en) * 1998-03-19 1999-08-31 Winbond Electronics, Corp. Combined in-situ high density plasma enhanced chemical vapor deposition (HDPCVD) and chemical mechanical polishing (CMP) process to form an intermetal dielectric layer with a stopper layer embedded therein
US6333565B1 (en) * 1998-03-23 2001-12-25 Seiko Epson Corporation Semiconductor device and method of manufacturing the same, circuit board, and electronic instrument
JP3420703B2 (ja) * 1998-07-16 2003-06-30 株式会社東芝 半導体装置の製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8143728B2 (en) 2005-07-14 2012-03-27 Seiko Epson Corporation Electronic board and manufacturing method thereof, electro-optical device, and electronic apparatus

Also Published As

Publication number Publication date
KR19990082268A (ko) 1999-11-25
US20090174068A1 (en) 2009-07-09
JP3981710B2 (ja) 2007-09-26
US7183189B2 (en) 2007-02-27
JP5278716B2 (ja) 2013-09-04
JP2012169679A (ja) 2012-09-06
JP5445732B2 (ja) 2014-03-19
US6255737B1 (en) 2001-07-03
KR100501662B1 (ko) 2005-11-14
US6608389B1 (en) 2003-08-19
JP5246403B2 (ja) 2013-07-24
TW459323B (en) 2001-10-11
CN100380612C (zh) 2008-04-09
US8384213B2 (en) 2013-02-26
WO1998025298A1 (fr) 1998-06-11
JP2009004815A (ja) 2009-01-08
AU5136498A (en) 1998-06-29
JP2008294481A (ja) 2008-12-04
US20030213981A1 (en) 2003-11-20
US7521796B2 (en) 2009-04-21
CN1210622A (zh) 1999-03-10
US20060249843A1 (en) 2006-11-09

Similar Documents

Publication Publication Date Title
TW571373B (en) Semiconductor device, circuit substrate, and electronic machine
TW388936B (en) Semiconductor device and manufacture thereof
JP4895054B2 (ja) 電子部品の実装方法
JP3876953B2 (ja) 半導体装置及びその製造方法、回路基板並びに電子機器
KR100385766B1 (ko) 외부 접속 전극들에 대응하여 분리 제공된 수지 부재들을구비하는 반도체 디바이스
JP4513973B2 (ja) 半導体装置の製造方法
KR20010075933A (ko) 반도체 패키지 및 그 제조방법
JP3279470B2 (ja) 半導体装置およびその製造方法
TW200843063A (en) Structure of semiconductor chip and package structure having semiconductor chip embedded therein
JP3173488B2 (ja) 半導体集積回路装置及びその製造方法
JP4359788B2 (ja) 半導体装置、電子部品、回路基板及び電子機器
JP2000323628A (ja) 半導体装置とその製造方法、およびこれを用いた電子機器
JP4362735B2 (ja) 半導体装置の製造方法
JP2001237347A (ja) ベアチップ実装基板およびそれを用いた実装方法
JP2001156097A (ja) 電子回路およびlsiチップ実装構造体並びに半導体装置の製造方法
CN101127336B (zh) 半导体装置及其制造方法、电路基板和电子设备
JP2005217443A (ja) 半導体装置及びその製造方法
JP2005217444A (ja) 半導体装置及びその製造方法
JP3726694B2 (ja) 半導体装置及びその製造方法、回路基板並びに電子機器
JP4328978B2 (ja) 半導体装置の製造方法
JP4273352B2 (ja) 半導体装置の製造方法
KR20040090424A (ko) 반도체 장치의 방열 구조 및 그 제조방법

Legal Events

Date Code Title Description
GD4A Issue of patent certificate for granted invention patent
GD4A Issue of patent certificate for granted invention patent
MM4A Annulment or lapse of patent due to non-payment of fees