JPH0831872A - 半導体装置 - Google Patents
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- JPH0831872A JPH0831872A JP6160934A JP16093494A JPH0831872A JP H0831872 A JPH0831872 A JP H0831872A JP 6160934 A JP6160934 A JP 6160934A JP 16093494 A JP16093494 A JP 16093494A JP H0831872 A JPH0831872 A JP H0831872A
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
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- H01L2224/732—Location after the connecting process
- H01L2224/73201—Location after the connecting process on the same surface
- H01L2224/73203—Bump and layer connectors
- H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/30—Technical effects
- H01L2924/35—Mechanical effects
- H01L2924/351—Thermal stress
- H01L2924/3511—Warping
Abstract
(57)【要約】
【目的】半導体素子と熱膨張係数が大きく異なる基板に
対して、高信頼なフリップチップ接続を実現する。 【構成】半導体素子１におけるバンプ４の形成面と反対
側の表面に熱膨張係数制御板３を張り合わせることによ
り半導体素子１と搭載基板５との熱膨張係数の差を低減
する半導体装置において、半導体素子１の厚さが前記熱
膨張係数制御板３の厚さの１０分の１以下の値を持つ。 【効果】ガラスエポキシ基板など低コストな基板に対し
て高信頼なフリップチップ接続が容易になるので、半導
体装置の低コスト化が図れる。
対して、高信頼なフリップチップ接続を実現する。 【構成】半導体素子１におけるバンプ４の形成面と反対
側の表面に熱膨張係数制御板３を張り合わせることによ
り半導体素子１と搭載基板５との熱膨張係数の差を低減
する半導体装置において、半導体素子１の厚さが前記熱
膨張係数制御板３の厚さの１０分の１以下の値を持つ。 【効果】ガラスエポキシ基板など低コストな基板に対し
て高信頼なフリップチップ接続が容易になるので、半導
体装置の低コスト化が図れる。
Description
【０００１】
【産業上の利用分野】本発明は半導体素子と基板を接続
する半導体装置に関する。
する半導体装置に関する。
【０００２】
【従来の技術】従来、半導体素子（チップ）の回路面に
突起電極（バンプ）を形成し、バンプを基板上の電極端
子と接続するフリップチップ方式があった。この方式
は、接続に要する面積が最小でかつ多数の端子を接続で
きるので、最高性能を必要とするスーパコンピュータや
大型コンピュータ等のチップ接続に用いられてきた。
突起電極（バンプ）を形成し、バンプを基板上の電極端
子と接続するフリップチップ方式があった。この方式
は、接続に要する面積が最小でかつ多数の端子を接続で
きるので、最高性能を必要とするスーパコンピュータや
大型コンピュータ等のチップ接続に用いられてきた。
【０００３】近年、ＬＳＩチップの高性能化，低コスト
化に伴い、ワークステーション等の小型コンピュータに
フリップチップ方式を用いる例が増加している。小型コ
ンピュータでは低コストなガラスエポキシ基板を用いる
が、ガラスエポキシ基板の熱膨張係数（１１×１０-6℃
-1）とＳｉチップの熱膨張係数（３×１０-6℃-1）との
差により発生する熱歪がバンプに加わり、ある温度サイ
クルが経過するとバンプが破断するという問題が生じ
る。
化に伴い、ワークステーション等の小型コンピュータに
フリップチップ方式を用いる例が増加している。小型コ
ンピュータでは低コストなガラスエポキシ基板を用いる
が、ガラスエポキシ基板の熱膨張係数（１１×１０-6℃
-1）とＳｉチップの熱膨張係数（３×１０-6℃-1）との
差により発生する熱歪がバンプに加わり、ある温度サイ
クルが経過するとバンプが破断するという問題が生じ
る。
【０００４】この熱歪を低減する方法には次に示すもの
が知られている。例えば、特開昭63−316447号公報で
は、図２に示すように、バンプ４によって接続された半
導体素子１と基板５の間全体に、バンプ４に等しい熱膨
張係数を有する樹脂６を充填してバンプ４を補強する。
また特開昭63−4635号公報では、図３に示すように、半
導体素子１のバンプ４と反対側の表面に熱膨張係数制御
板３を接合層２を介して張り合わせ、半導体素子１の熱
膨張収縮量を基板５に近付けてバンプ４を高信頼化する
方法が示されている。
が知られている。例えば、特開昭63−316447号公報で
は、図２に示すように、バンプ４によって接続された半
導体素子１と基板５の間全体に、バンプ４に等しい熱膨
張係数を有する樹脂６を充填してバンプ４を補強する。
また特開昭63−4635号公報では、図３に示すように、半
導体素子１のバンプ４と反対側の表面に熱膨張係数制御
板３を接合層２を介して張り合わせ、半導体素子１の熱
膨張収縮量を基板５に近付けてバンプ４を高信頼化する
方法が示されている。
【０００５】
【発明が解決しようとする課題】特開昭63−316447号公
報では、図２における樹脂６と半導体素子１の熱膨張係
数が異なっており、また樹脂６と基板５の熱膨張係数も
異なっているので、特に大型の半導体素子では外周部分
のバンプ４に大きな熱歪が生じる。このため使用できる
チップ寸法に制限があった。
報では、図２における樹脂６と半導体素子１の熱膨張係
数が異なっており、また樹脂６と基板５の熱膨張係数も
異なっているので、特に大型の半導体素子では外周部分
のバンプ４に大きな熱歪が生じる。このため使用できる
チップ寸法に制限があった。
【０００６】一方、特開昭63−4635号公報では、図４に
示すように、半導体素子１と熱膨張係数制御板３の熱膨
張係数に大きな差があると、熱膨張係数制御板３の膨張
収縮に伴い半導体素子１の反り量が増大し、半導体素子
１と基板５の間のバンプ４の接合界面に大きな引張り応
力が加わる。
示すように、半導体素子１と熱膨張係数制御板３の熱膨
張係数に大きな差があると、熱膨張係数制御板３の膨張
収縮に伴い半導体素子１の反り量が増大し、半導体素子
１と基板５の間のバンプ４の接合界面に大きな引張り応
力が加わる。
【０００７】図５、および図６を用いてバンプ４の接合
界面の様子を説明する。図５に示すように、半導体素子
１はデバイス等が形成されるシリコン層１０１と、層間
絶縁層１０２，配線層１０４，表面絶縁層１０３，電極
端子１０５からなる。一方、基板５は、ガラスポリイミ
ド層５０１，配線層５０３，表面絶縁層５０２，電極端
子５０４からなる。図６の矢印で示すように、半導体素
子１と基板５に対して垂直方向に引張り応力が加わる
と、接合強度の最も弱い界面、例えば、配線層１０４と
電極端子１０５との接合界面に亀裂１０６が形成され
る。コンピュータの運転開始や停止に伴う温度サイクル
は、繰り返し応力となって接合界面に加わるため、初期
に形成された微小な亀裂１０６はやがて成長し、遂には
電極端子１０５全面を剥離させる。このように、熱膨張
係数が半導体素子１と大きく異なる基板５を用いると、
バンプ４の接続信頼性が低下する。
界面の様子を説明する。図５に示すように、半導体素子
１はデバイス等が形成されるシリコン層１０１と、層間
絶縁層１０２，配線層１０４，表面絶縁層１０３，電極
端子１０５からなる。一方、基板５は、ガラスポリイミ
ド層５０１，配線層５０３，表面絶縁層５０２，電極端
子５０４からなる。図６の矢印で示すように、半導体素
子１と基板５に対して垂直方向に引張り応力が加わる
と、接合強度の最も弱い界面、例えば、配線層１０４と
電極端子１０５との接合界面に亀裂１０６が形成され
る。コンピュータの運転開始や停止に伴う温度サイクル
は、繰り返し応力となって接合界面に加わるため、初期
に形成された微小な亀裂１０６はやがて成長し、遂には
電極端子１０５全面を剥離させる。このように、熱膨張
係数が半導体素子１と大きく異なる基板５を用いると、
バンプ４の接続信頼性が低下する。
【０００８】本発明の目的は、半導体素子と熱膨張係数
が大きく異なる低コストな基板に対して、高信頼なフリ
ップチップ接続を実現することにある。
が大きく異なる低コストな基板に対して、高信頼なフリ
ップチップ接続を実現することにある。
【０００９】
【課題を解決するための手段】上記目的は、半導体素子
におけるバンプ形成面と反対側の表面に熱膨張係数制御
板を張り合わせることにより前記半導体素子と搭載基板
との熱膨張係数の差を低減する半導体装置において、前
記半導体素子の厚さが前記熱膨張係数制御板の厚さの１
０分の１以下の値を持つことにより達成される。
におけるバンプ形成面と反対側の表面に熱膨張係数制御
板を張り合わせることにより前記半導体素子と搭載基板
との熱膨張係数の差を低減する半導体装置において、前
記半導体素子の厚さが前記熱膨張係数制御板の厚さの１
０分の１以下の値を持つことにより達成される。
【００１０】
【作用】上記手段によれば、熱膨張係数制御板の外力に
対する抵抗すなわち剛性は、半導体素子に比べて圧倒的
に大きくなるため、熱膨張係数制御板の反り量は大幅に
低減される。半導体素子は熱膨張係数制御板に追従して
膨張収縮するので、半導体素子の反り量も同様に減少す
る。半導体素子と搭載基板の間の距離は一定に保持され
るので、バンプの接合界面に加わる引張り応力が減少
し、高信頼なフリップチップ接続を実現できる。
対する抵抗すなわち剛性は、半導体素子に比べて圧倒的
に大きくなるため、熱膨張係数制御板の反り量は大幅に
低減される。半導体素子は熱膨張係数制御板に追従して
膨張収縮するので、半導体素子の反り量も同様に減少す
る。半導体素子と搭載基板の間の距離は一定に保持され
るので、バンプの接合界面に加わる引張り応力が減少
し、高信頼なフリップチップ接続を実現できる。
【００１１】
【実施例】図１は本発明による半導体装置の一実施例を
示す断面図である。半導体素子１と基板５の対抗面上に
は、半導体素子１および基板５に形成された回路と電気
的に接続されたバンプ４が設けられている。半導体素子
１の回路面と反対側表面には、接合層２を介して熱膨張
係数制御板３が接合されている。本実施例では、半導体
素子１には厚さ０.１mm ，１０mm角のＳｉを用い、バン
プ４には、高さ120μｍ，ピッチ２５０μｍの３７Ｐｂ
−６３ｗｔ％Ｓｎ半田を用いた。接合層２には、蒸着に
より形成した金を用い、熱膨張係数制御板３には厚さ１
mm，１０mm角の銅板，配線基板５にはガラスエポキシ基
板を用いた。
示す断面図である。半導体素子１と基板５の対抗面上に
は、半導体素子１および基板５に形成された回路と電気
的に接続されたバンプ４が設けられている。半導体素子
１の回路面と反対側表面には、接合層２を介して熱膨張
係数制御板３が接合されている。本実施例では、半導体
素子１には厚さ０.１mm ，１０mm角のＳｉを用い、バン
プ４には、高さ120μｍ，ピッチ２５０μｍの３７Ｐｂ
−６３ｗｔ％Ｓｎ半田を用いた。接合層２には、蒸着に
より形成した金を用い、熱膨張係数制御板３には厚さ１
mm，１０mm角の銅板，配線基板５にはガラスエポキシ基
板を用いた。
【００１２】本実施例における効果を図７ないし図１０
を用いて説明する。図７は、図１に示した半導体装置お
いて、半導体素子１の反り量を算出するためにバンプ４
および基板５を除いて単純化した断面図である。図８
は、温度上昇時に半導体素子１と熱膨張係数制御板３の
熱膨張係数の差により反りが生じる様子を示した図であ
る。ここで、熱膨張係数制御板３の厚さを１mm一定と
し、半導体素子１の厚さｔを１mmから０.００１mm まで
薄くした際の、全体の反り量ｄを算出した（参考文献：
奥村敦吏：材料力学：コロナ社、ｐ２８２（昭34−1
2））。他の材料および寸法は図１に示した実施例と同
一とし、温度上昇は５０℃と仮定した。
を用いて説明する。図７は、図１に示した半導体装置お
いて、半導体素子１の反り量を算出するためにバンプ４
および基板５を除いて単純化した断面図である。図８
は、温度上昇時に半導体素子１と熱膨張係数制御板３の
熱膨張係数の差により反りが生じる様子を示した図であ
る。ここで、熱膨張係数制御板３の厚さを１mm一定と
し、半導体素子１の厚さｔを１mmから０.００１mm まで
薄くした際の、全体の反り量ｄを算出した（参考文献：
奥村敦吏：材料力学：コロナ社、ｐ２８２（昭34−1
2））。他の材料および寸法は図１に示した実施例と同
一とし、温度上昇は５０℃と仮定した。
【００１３】図９にその計算結果を示す。半導体素子１
の厚さｔを０.１mm 以下の薄さにするとチップの反り量
ｄは約１０μｍを下回り、ｔをさらに小さくすればｄを
約１μｍ以下にすることも可能となる。すなわち、半導
体素子１の厚さを熱膨張係数制御板３の厚さの約１０分
の１以下に薄くすれば、半導体素子１の反り量を充分に
小さくでき、したがって高信頼なフリップチップ接続を
実現できることが予想される。
の厚さｔを０.１mm 以下の薄さにするとチップの反り量
ｄは約１０μｍを下回り、ｔをさらに小さくすればｄを
約１μｍ以下にすることも可能となる。すなわち、半導
体素子１の厚さを熱膨張係数制御板３の厚さの約１０分
の１以下に薄くすれば、半導体素子１の反り量を充分に
小さくでき、したがって高信頼なフリップチップ接続を
実現できることが予想される。
【００１４】次に本実施例の有効性を実証するために、
図１に示した実施例、図２および図３に示した従来例の
温度サイクル加速試験を実施し、各方式のバンプの接続
信頼性を比較した。その結果を図１０に示す。ここで横
軸は、加速条件である−５５℃〜１５０℃、１サイクル
１時間の温度サイクルを加えた回数を示し、縦軸は各方
式において断線が生じたバンプ接合部の個数を累積不良
率として示している。
図１に示した実施例、図２および図３に示した従来例の
温度サイクル加速試験を実施し、各方式のバンプの接続
信頼性を比較した。その結果を図１０に示す。ここで横
軸は、加速条件である−５５℃〜１５０℃、１サイクル
１時間の温度サイクルを加えた回数を示し、縦軸は各方
式において断線が生じたバンプ接合部の個数を累積不良
率として示している。
【００１５】図２の従来例では、温度サイクル約１００
０回で全てのバンプに断線が生じた。図３の従来例も、
温度サイクル約１０００回でほとんどのバンプに断線が
生じた。これに対して本発明（図１）では、全てのバン
プの断線に要する温度サイクル数は約２倍の２０００回
に達した。この値は、実使用条件での接続寿命約３０年
に相当し、実用上充分な接続信頼性を示すものである。
図３の従来例は、本発明（図１）と同じ材料で構成され
ており、半導体素子１の厚さが０.５mm である点が異な
る。すなわち、図６において予測したように半導体素子
１の厚さを薄くすることでチップの反り量が減少し、バ
ンプに加わる応力が低減されて、バンプの接続寿命が向
上したことを示すものである。図１０の結果、少なくと
も半導体素子１の厚さを、熱膨張係数制御板３の厚さ１
mmの１０分の１とすることで、ガラスエポキシ基板に対
する高信頼なフリップチップ接続を実現できることが明
らかになった。
０回で全てのバンプに断線が生じた。図３の従来例も、
温度サイクル約１０００回でほとんどのバンプに断線が
生じた。これに対して本発明（図１）では、全てのバン
プの断線に要する温度サイクル数は約２倍の２０００回
に達した。この値は、実使用条件での接続寿命約３０年
に相当し、実用上充分な接続信頼性を示すものである。
図３の従来例は、本発明（図１）と同じ材料で構成され
ており、半導体素子１の厚さが０.５mm である点が異な
る。すなわち、図６において予測したように半導体素子
１の厚さを薄くすることでチップの反り量が減少し、バ
ンプに加わる応力が低減されて、バンプの接続寿命が向
上したことを示すものである。図１０の結果、少なくと
も半導体素子１の厚さを、熱膨張係数制御板３の厚さ１
mmの１０分の１とすることで、ガラスエポキシ基板に対
する高信頼なフリップチップ接続を実現できることが明
らかになった。
【００１６】以上、実施例に基づいて具体的に説明した
が、本発明は実施例に限定されるものでなく、本発明の
要旨の範囲内で以下に示すような実施例も可能である。
が、本発明は実施例に限定されるものでなく、本発明の
要旨の範囲内で以下に示すような実施例も可能である。
【００１７】図１に示した実施例は、半導体素子の背面
からの放熱が容易となるように熱膨張係数制御板を銅製
としたが、熱膨張係数制御板をガラスエポキシ基板で構
成しても同様に高信頼なフリップチップ接続を実現でき
る。セラミクス系材料、例えばムライト等を搭載基板と
して用いる場合は、熱膨張係数制御板としても同じムラ
イトを用いることが望ましい。発熱量が大きい半導体素
子をセラミクス基板に搭載する場合は、熱膨張係数制御
板としてアルミナナイトライド等の熱伝導率の高いセラ
ミクス系材料を用いればよい。
からの放熱が容易となるように熱膨張係数制御板を銅製
としたが、熱膨張係数制御板をガラスエポキシ基板で構
成しても同様に高信頼なフリップチップ接続を実現でき
る。セラミクス系材料、例えばムライト等を搭載基板と
して用いる場合は、熱膨張係数制御板としても同じムラ
イトを用いることが望ましい。発熱量が大きい半導体素
子をセラミクス基板に搭載する場合は、熱膨張係数制御
板としてアルミナナイトライド等の熱伝導率の高いセラ
ミクス系材料を用いればよい。
【００１８】半導体素子の大きさは図１の実施例のよう
に約１０mm角のチップサイズに限定する必要はない。図
１１に示すように約５〜８インチのウェハ７に接合層２
を介して熱膨張係数制御板３を接合し、ウェハ７を一つ
のデバイスとして基板にフリップチップ接続してもよ
い。ウェハ７のサイズが大きいほどウェハ７の反り量は
増大するので、本発明によりウェハ７の反り量を制御す
る方法は有効となる。あるいは、熱膨張係数制御板３に
接合されたウェハ７を個々のチップの大きさに切り出
し、各チップを検査，エージング後に良品チップのみを
基板に複数個搭載してもよい。この場合、複数のチップ
に対して熱膨張係数制御板の接合が一回で済むので、生
産性が向上する。
に約１０mm角のチップサイズに限定する必要はない。図
１１に示すように約５〜８インチのウェハ７に接合層２
を介して熱膨張係数制御板３を接合し、ウェハ７を一つ
のデバイスとして基板にフリップチップ接続してもよ
い。ウェハ７のサイズが大きいほどウェハ７の反り量は
増大するので、本発明によりウェハ７の反り量を制御す
る方法は有効となる。あるいは、熱膨張係数制御板３に
接合されたウェハ７を個々のチップの大きさに切り出
し、各チップを検査，エージング後に良品チップのみを
基板に複数個搭載してもよい。この場合、複数のチップ
に対して熱膨張係数制御板の接合が一回で済むので、生
産性が向上する。
【００１９】図１２は、本発明をマルチチップモジュー
ルへ応用した実施例である。基板５にはシリコンチップ
９とガリウム砒素チップ８がバンプ４を介して搭載され
ている。シリコンチップ９の回路面と反対側表面には、
接合層２を介して熱膨張係数制御板３が接合されてい
る。ガリウム砒素チップ８の回路面と反対側表面にも、
接合層２を介して熱膨張係数制御板３が接合されてい
る。従来、一つの基板に異なる材料の半導体素子を搭載
すると、基板と半導体素子の熱膨張係数の差が最も大き
いチップにおいてバンプに加わる熱歪が最も大きくな
る。本実施例では、熱膨張係数制御板３の接合により各
チップのバンプ４に加わる熱歪を同等のレベルに制御で
きるので、チップによる接続寿命のばらつきを小さくで
きる。よってチップの材料に関わらず同じチップサイ
ズ，同じバンププロセスを用いることが可能となり、生
産設備のコスト低減に寄与できる。
ルへ応用した実施例である。基板５にはシリコンチップ
９とガリウム砒素チップ８がバンプ４を介して搭載され
ている。シリコンチップ９の回路面と反対側表面には、
接合層２を介して熱膨張係数制御板３が接合されてい
る。ガリウム砒素チップ８の回路面と反対側表面にも、
接合層２を介して熱膨張係数制御板３が接合されてい
る。従来、一つの基板に異なる材料の半導体素子を搭載
すると、基板と半導体素子の熱膨張係数の差が最も大き
いチップにおいてバンプに加わる熱歪が最も大きくな
る。本実施例では、熱膨張係数制御板３の接合により各
チップのバンプ４に加わる熱歪を同等のレベルに制御で
きるので、チップによる接続寿命のばらつきを小さくで
きる。よってチップの材料に関わらず同じチップサイ
ズ，同じバンププロセスを用いることが可能となり、生
産設備のコスト低減に寄与できる。
【００２０】図１３は、図１に示した実施例と図２の従
来例を組み合わせた実施例である。半導体素子１の回路
面と反対側表面に、接合層２を介して熱膨張係数制御板
３を接合し、半導体素子１の回路面をバンプ４を介して
基板５へ接続する。その後、半導体素子１と基板５の間
全体に、バンプ４に等しい熱膨張係数を有する樹脂６を
充填してバンプ４を補強する。本実施例で熱膨張係数制
御板３により半導体素子１と基板５の間の熱歪は低減さ
れており、樹脂６でバンプ４を補強することにより、さ
らにバンプ４の接続性は向上する。
来例を組み合わせた実施例である。半導体素子１の回路
面と反対側表面に、接合層２を介して熱膨張係数制御板
３を接合し、半導体素子１の回路面をバンプ４を介して
基板５へ接続する。その後、半導体素子１と基板５の間
全体に、バンプ４に等しい熱膨張係数を有する樹脂６を
充填してバンプ４を補強する。本実施例で熱膨張係数制
御板３により半導体素子１と基板５の間の熱歪は低減さ
れており、樹脂６でバンプ４を補強することにより、さ
らにバンプ４の接続性は向上する。
【００２１】
【発明の効果】本発明によれば、熱膨張係数が半導体素
子と大きく異なる基板に対して、フリップチップ接続を
実現できる。特にガラスエポキシ基板など低コストな基
板に対してフリップチップ接続が可能になるので、半導
体装置の低コスト化が図れる。
子と大きく異なる基板に対して、フリップチップ接続を
実現できる。特にガラスエポキシ基板など低コストな基
板に対してフリップチップ接続が可能になるので、半導
体装置の低コスト化が図れる。
【図１】本発明の第１の実施例を示す断面図。
【図２】従来例を示す断面図。
【図３】他の従来例を示す断面図。
【図４】図３の従来例において半導体素子の反りに伴い
バンプに引張り応力が加わる様子を示す断面図。
バンプに引張り応力が加わる様子を示す断面図。
【図５】図３の従来例におけるバンプの接合界面の様子
を示す断面図。
を示す断面図。
【図６】図５におけるバンプの接合界面が剥離する様子
を示す断面図。
を示す断面図。
【図７】第１の実施例における半導体素子の反り量を算
出するために単純化した断面図。
出するために単純化した断面図。
【図８】図７のモデルにおいて、温度上昇時に半導体素
子に反りが生じる様子を示した説明図。
子に反りが生じる様子を示した説明図。
【図９】図７のモデルにおいて、半導体素子の厚さを変
えたときの反り量を算出した結果の特性図。
えたときの反り量を算出した結果の特性図。
【図１０】第１の実施例、および図２と図３に示した従
来例の温度サイクル試験における、各方式のバンプの接
続信頼性を比較した特性図。
来例の温度サイクル試験における、各方式のバンプの接
続信頼性を比較した特性図。
【図１１】本発明の第２の実施例を示す斜視図。
【図１２】本発明の第３の実施例を示す断面図。
【図１３】本発明の第４の実施例を示す断面図。
１…半導体素子、２…接合層、３…熱膨張係数制御板、
４…バンプ、５…基板。
４…バンプ、５…基板。
Claims (1)
- 【請求項１】半導体素子と、前記半導体素子が搭載され
る基板と、前記基板と前記半導体素子との対向する電極
端子の間に形成された突起電極からなり、前記半導体素
子の前記突起電極が形成された面と反対側の表面に、前
記半導体素子の熱膨張係数とは異なる熱膨張係数を有す
る熱膨張係数制御板を接合することにより、前記半導体
素子と前記基板との熱膨張係数の差を低減してなる半導
体装置において、前記半導体素子の厚さが前記熱膨張係
数制御板の厚さの１０分の１以下の値を持つことを特徴
とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6160934A JPH0831872A (ja) | 1994-07-13 | 1994-07-13 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6160934A JPH0831872A (ja) | 1994-07-13 | 1994-07-13 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0831872A true JPH0831872A (ja) | 1996-02-02 |
Family
ID=15725407
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6160934A Pending JPH0831872A (ja) | 1994-07-13 | 1994-07-13 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0831872A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007318183A (ja) * | 2007-09-03 | 2007-12-06 | Fujitsu Ltd | 積層型半導体装置 |
| US7446423B2 (en) | 2002-04-17 | 2008-11-04 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device and method for assembling the same |
| US7470979B2 (en) | 1996-12-04 | 2008-12-30 | Seiko Epson Corporation | Electronic component and semiconductor device, method of making the same and method of mounting the same, circuit board, and electronic instrument |
| US7521796B2 (en) | 1996-12-04 | 2009-04-21 | Seiko Epson Corporation | Method of making the semiconductor device, circuit board, and electronic instrument |
-
1994
- 1994-07-13 JP JP6160934A patent/JPH0831872A/ja active Pending
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7470979B2 (en) | 1996-12-04 | 2008-12-30 | Seiko Epson Corporation | Electronic component and semiconductor device, method of making the same and method of mounting the same, circuit board, and electronic instrument |
| US7511362B2 (en) | 1996-12-04 | 2009-03-31 | Seiko Epson Corporation | Electronic component and semiconductor device, method of making the same and method of mounting the same, circuit board, and electronic instrument |
| US7521796B2 (en) | 1996-12-04 | 2009-04-21 | Seiko Epson Corporation | Method of making the semiconductor device, circuit board, and electronic instrument |
| US7842598B2 (en) | 1996-12-04 | 2010-11-30 | Seiko Epson Corporation | Electronic component and semiconductor device, method of making the same and method of mounting the same, circuit board, and electronic instrument |
| US7888260B2 (en) | 1996-12-04 | 2011-02-15 | Seiko Epson Corporation | Method of making electronic device |
| US8115284B2 (en) | 1996-12-04 | 2012-02-14 | Seiko Epson Corporation | Electronic component and semiconductor device, method of making the same and method of mounting the same, circuit board and electronic instrument |
| US8384213B2 (en) | 1996-12-04 | 2013-02-26 | Seiko Epson Corporation | Semiconductor device, circuit board, and electronic instrument |
| US7446423B2 (en) | 2002-04-17 | 2008-11-04 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device and method for assembling the same |
| JP2007318183A (ja) * | 2007-09-03 | 2007-12-06 | Fujitsu Ltd | 積層型半導体装置 |
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