JPH07312380A - 半導体デバイスのボンドパッドをリードフレームすなわちフレックス回路に相互接続する薄膜オーバレイを有するデバイスおよび製造方法 - Google Patents

半導体デバイスのボンドパッドをリードフレームすなわちフレックス回路に相互接続する薄膜オーバレイを有するデバイスおよび製造方法

Info

Publication number
JPH07312380A
JPH07312380A JP5266617A JP26661793A JPH07312380A JP H07312380 A JPH07312380 A JP H07312380A JP 5266617 A JP5266617 A JP 5266617A JP 26661793 A JP26661793 A JP 26661793A JP H07312380 A JPH07312380 A JP H07312380A
Authority
JP
Japan
Prior art keywords
semiconductor device
flex circuit
thin film
layer
substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP5266617A
Other languages
English (en)
Inventor
Kurt P Wachtler
ピー．ワクトラー クルト
David N Walter
エヌ．ウオルター デビッド
Larry J Mowatt
ジェイ．モワット ラリー
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Texas Instruments Inc
Original Assignee
Texas Instruments Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Texas Instruments Inc filed Critical Texas Instruments Inc
Priority to JP5266617A priority Critical patent/JPH07312380A/ja
Publication of JPH07312380A publication Critical patent/JPH07312380A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/241—Disposition
    • H01L2224/24151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/24221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/24225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/241—Disposition
    • H01L2224/24151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/24221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/24225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/24227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the HDI interconnect not connecting to the same level of the item at which the semiconductor or solid-state body is mounted, e.g. the semiconductor or solid-state body being mounted in a cavity or on a protrusion of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1515—Shape
    • H01L2924/15153—Shape the die mounting substrate comprising a recess for hosting the device

Abstract

(57)【要約】 【目的】 さまざまな電子パッケージング技術をユニー
クな方法で組み合せてシングルおよびマルチ半導体デバ
イス用の非常に薄い、電気的および熱的に高性能のパッ
ケージを生成する。 【構成】 薄くて機械的に安定な基板すなわちパッケー
ジ材料（１２）が選定されそれも熱伝導度が高い。基板
すなわちパッケージング材料（１２）内の凹み（１４）
内に１個以上の半導体デバイスが収容され基板すなわち
パッケージング材料に直接取り付けられる。リードフレ
ームすなわちフレックス回路（２０）が前記基板すなわ
ちパッケージング材料上に半導体デバイスに隣接して配
置される。多層薄膜オーバレイ（１８）により１個以上
の半導体デバイスがリードフレームすなわちフレックス
回路上のリードに相互接続される。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は集積回路デバイスの分野
に関する。特に、本発明は半導体デバイスのボンドパッ
ドをリードフレームすなわちフレックス回路に電気的に
接続する薄膜オーバレイを有するデバイスに関する。
【０００２】
【従来の技術】電子産業では半導体デバイスのパッケー
ジングの改良が絶えず要求される。それはサイズ縮減さ
れたパッケージングおよび半導体デバイスの動作速度が
最適化されるパッケージングに対する要求である。
【０００３】所望されるパッケージングの一つの要求は
半導体デバイスが発生する熱により駆動される熱的要求
を管理しなければならないことである。所望されるパッ
ケージングのもう一つの要求はパッケージがその一部と
なる最終電子システムの絶えざるサイズ縮減に対する適
応性である。したがって、パッケージは電子システムへ
組み立てられる時に最少の体積変位で熱放散を最適化し
なければならない。さらにもう一つの要求はパッケージ
ングの設計および材料の選定は組立工程の欠点の低減を
支援し新たな組立資本や工作機械を必要とするものであ
ってはならない。
【０００４】図１にパッケージングを行う前の半導体デ
バイスをリードフレームにワイヤボンディングする従来
の方法を示す。図２にパッケージングを完了した後の図
１のデバイスを示す。しかしながら、より小型で薄いパ
ッケージ、バックグランドの薄いシリコンデバイス、よ
り小型で互いにより接近したボンドパッドおよびリード
フレーム回路、およびより平胆なワイヤボンドおよびよ
り薄いプラスチックモールドに対する産業上の要求によ
り従来のパッケージングでは問題が出始めている。この
問題点としてリードフレームハンドリング欠陥、より薄
い材料による熱管理欠陥およびアセンブリハンドリング
欠陥が含まれる。
【０００５】パッケージされたデバイスが必要とする物
理的面積を低減する一つの方法を図３に示す。パッケー
ジされていない半導体デバイスが取り付けられプリント
配線板（ＰＷＢ）へ直接ワイヤボンドされる。次に（図
示せぬ）接着剤すなわちエポキシの保護オーバコートが
プリント配線板の表面上の半導体デバイス、ワイヤボン
ドおよび対応する部分上に形成される。本方法の利点は
パッケージされたデバイスに較べてパッケージされない
半導体デバイスが必要とする物理的面積が低減されるこ
とである。一つの欠点はワイヤボンドが長くかつ支持さ
れず製造工程中に弯曲、破断もしくは短絡し易いことで
ある。もう一つの欠点は正規動作中に集積回路から発生
する熱の大部分をプリント配線板を介して放散しなけれ
ばならないことである。大概の接着剤すなわちエポキシ
は良好な導電体ではないため、プリント配線板を特殊な
熱管理特徴を有するように設計しなければ熱伝達が抑制
される。
【０００６】第２の欠点はアセンブリの収量およびＰＷ
Ｍの設計サイズの制限により、この技術は比較的ボンド
パッド数の少い半導体デバイスにしか適用できないこと
である。マルチデバイスシステムに対するもう一つの欠
点は最終システムの収量を許容可能なものとするために
組立てを行う前にデバイスをテストする必要があること
である。
【０００７】パッケージデバイスが必要とする物理的面
積を低減するもう一つの方法を図４に示す。ＴＡＢ（Ｔ
ａｐｅ Ａｕｔｏｍａｔｅｄ Ｂｏｎｄｅｄ）パッケー
ジされた半導体デバイスが直接プリント配線板（ＰＷ
Ｂ）に取り付けられる。ＴＡＢパッケージはワイヤボン
ドの替りに半導体ダイをプリント配線板へ電気的に接続
するのに使用される。次に（図示せぬ）ポリマーもしく
はプラスチック蓋の保護オーバコートがプリント配線板
の表面上の半導体デバイス、ＴＡＢパッケージおよび対
応する部分上に形成される。図３のデバイスと同様に、
この方法の一つの利点はパッケージされない半導体デバ
イスが必要とする物理的体積が従来のリードフレームパ
ッケージデバイスに較べて低減されることである。ワイ
ヤボンド上にＴＡＢを使用する利点として電気的性能が
優れ、物理的安定度が高く、リードの破断や短絡が少い
ことが含まれる。一つの欠点はＴＡＢリードが長く製造
工程中に弯曲、破断および時には短絡し易いことであ
る。前記したように、もう一つの欠点は正規動作中に集
積回路から発生する熱の大部分をプリント配線板を介し
て放散しなければならないことである。
【０００８】パッケージされたデバイスが必要とする物
理的面積を低減するもう一つの方法を図５に示す。半導
体デバイスがフェイスアップではなくフェイスダウンさ
れる点を除けば、この方法は図４に示し前記したものと
同じである。デバイスがフェイスダウンされることによ
り、ＴＡＢリードは短くなり代表的にデバイス中心から
大半径でファンアウトすることがない。パッケージリー
ドの長さが短くなるため電気的信号特性を改善すること
ができる。リードの長さを短くするには各リードの隣接
リードに対する中心間間隔を小さくする必要がある。し
たがって、このパッケージのアセンブリは著しく複雑に
なる。コスト効果的なアセンブリとするには非在来型の
フリップＴＡＢアセンブリ装置はさらに進展させる必要
がある。熱伝達はＴＡＢパッケージに組み込まれた図示
せぬヒートシンクを介して行われ熱グリースにより増強
される。熱グリースはＴＡＢパッケージとヒートシンク
間の界面に塗布される。
【０００９】パッケージされた半導体デバイスに必要な
物理的体積にはパッケージされたデバイスのピンおよび
組立てられたパッケージの全高を収容するのに必要な
“フットプリント”（面積）も含まれる。多数のピンを
有するパッケージされたデバイスには代表的に大きなフ
ットプリントが必要である。かつて多くのデバイスによ
り達成された機能が次第に少数のデバイス内へ統合され
る最近の傾向により、半導体デバイスはピン数が増え対
応するフットプリントが大きくなってより複雑なものと
なった。これらの複雑な半導体デバイスは図３〜図５に
示すようにプリント配線板（ＰＷＢ）に接続することが
できるが、このような接続方式では熱放散、所望するシ
ステム体積の低減もしくは受け入れられるシステムアセ
ンブリコストの達成という組合せ問題は完全には対処さ
れない。
【００１０】
【発明が解決しようとする課題】したがって、シングル
もしくはマルチ半導体デバイスに対する非常に薄く、電
気的および熱的に高性能のパッケージを提供するパッケ
ージ技術に対するニーズがある。
【００１１】
【課題を解決するための手段】ここに開示する本発明は
半導体デバイスのボンドパッドをリードフレームすなわ
ちフレックス回路に相互接続する薄膜オーバレイを有
し、さまざまな電子パッケージング技術をユニークな方
法で組み合せてシングルもしくはマルチ半導体デバイス
用の非常に薄い、電気的および熱的に高性能のパッケー
ジを生成するデバイスにより構成される。
【００１２】一実施例において、薄くて機械的に安定な
基板すなわちパッケージング材料が選定されそれも熱伝
導率が高い。基板すなわちパッケージング材料内の凹み
に１個以上の半導体デバイスが収容され基板すなわちパ
ッケージング材料へ直接取り付けられる。多数の層を有
する薄膜オーバレイにより各半導体デバイスがリードフ
レームすなわちフレックス回路に相互接続される。基板
すなわちパッケージング材料の凹み内に２個以上の半導
体デバイスを配置する場合には、薄膜オーバレイを使用
して２個以上の半導体デバイスを互いに接続することが
できる。リードフレームすなわちフレックス回路アーム
のリードピンは他のシステムハードウェアへの電気的お
よび機械的アタッチメント手段を提供する。
【００１３】本発明によるデバイスは従来のパッケージ
ングされたデバイスよりも薄くて電気的に高速であり、
熱放散特性が高い。薄くて機械的に安定で熱伝導率の高
い基板すなわちパッケージング材料の凹み内に１個以上
の半導体デバイスが配置されるため、このデバイスは従
来のパッケージされたデバイスよりも薄い。半導体デバ
イスとリードフレームすなわちフレックス回路間の電気
的経路が短くかつ従来のワイヤボンドされたデバイスの
電気的経路の距離に較べて電気的シールドが改善されて
いるためデバイスは高速となる。基板すなわちパッケー
ジング材料は薄くて熱伝導度が高いため、このデバイス
は既存のデバイスよりも高い熱放散特性を有している。
したがって、半導体デバイスから環境までの熱移行距離
が小さい。さらに基板すなわちパッケージング材料にヒ
ートシンクを付加して熱放散を増すことができる。
【００１４】本発明にしたがってリードフレームすなわ
ちフレックス回路を薄膜オーバレイを有する１個以上の
半導体デバイスに配線することは広範な電子パッケージ
ング応用に適用できる。ワイヤボンドすなわちＴＡＢ取
付けはんだ接合が省れるためパッケージされたデバイス
の信頼度が向上しまた製造および組立工程のステップが
低減されるため低コストとなる可能性がある。
【００１５】
【実施例】半導体デバイスのボンドパッドをリードフレ
ームすなわちフレックス回路に配線するデバイスを図６
に一般的に符号１０で示す。このデバイスはさまざまな
電子パッケージング技術をユニークな方法で組み合せて
シングルもしくはマルチ半導体デバイス用の薄くて、電
気的および熱的に高性能のパッケージを生成する。デバ
イスのサイズおよび形状は単に本応用を記述する目的に
すぎない。実際上、本発明によるデバイスはさまざまな
サイズおよび形状とすることができる。
【００１６】デバイス１０は半導体デバイス１６を収容
する凹み１４を有する基板すなわちパッケージング材料
１２を含んでいる。（図示せぬ）電気的接続用パッドを
有する半導体デバイス１６の表面は凹み１４と反対向き
とされる。半導体デバイス１６のパッドは薄膜オーバレ
イ１８を介して薄膜オーバレイ１８と基板すなわちパッ
ケージング材料１２との間に挟まれたリードフレームす
なわちフレックス回路２０に接続されている。
【００１７】デバイス１０を通る電気的経路はプリント
配線板（ＰＷＢ）もしくは（図示せぬ）他の外部回路か
ら生じる信号で開始され、その後信号はリードフレーム
すなわちフレックス回路２０のリードを通り、薄膜オー
バレイ１８内の信号経路を通って半導体デバイス１６へ
行く。プリント配線板（ＰＷＢ）や他の外部回路へ戻る
信号はこのシーケンスを逆の順序で伝播される。薄膜オ
ーバレイ内に電気的保護信号および／もしくは層を付加
することにより、薄膜オーバレイ１８は例えば高速伝送
線等の特別な電気的要求に適合するように設計すること
ができる。半導体デバイス１６が基板すなわちパッケー
ジング材料１２に直接取付けられるために半導体デバイ
ス１６の空中への１次熱経路も非常に短くなる。基板す
なわちパッケージング材料の（図示せぬ）ヒートシンク
を付加することによりこの熱経路を増強することができ
る。２次経路は薄膜オーバレイ１８を通る。
【００１８】一実施例によるデバイスの方法を図７〜図
１５に示す。この方法はセラミック、窒化アルミニウ
ム、モールドプラスチック、コンパウンドモールドプラ
スチック、フレックス回路／モールドプラスチック、Ｐ
ＷＢラミネート、メタル、人工ダイアモンド、一つ以上
のこれらの材料もしくは他の同種材料の組合せからなる
基板すなわちパッケージング材料を選定することから始
まる。基板すなわちパッケージング材料は薄くて機械的
に安定で熱伝導度が高くなければならない。基板すなわ
ちパッケージング材料はヒートスラグにより形成して熱
放散を容易にすることもできる。
【００１９】基板すなわちパッケージング材料１２が選
定されると、図７に示すように材料１２内に半導体デバ
イスの寸法と一致する凹み１４が形成すなわち加工され
る。図８に示すように、フレックス回路２０のリードフ
レームはワンステップ工程により基板すなわちパッケー
ジング材１２内へモールドするかもしくは後で別の操作
により付加することができる。図９に示すように、次に
半導体デバイス１６が手もしくは（ピックアンドプレー
スマシン等の）機械により凹み１４内に配置される。半
導体デバイス１６は接着剤、圧入もしくは他の同様な手
段により基板１２の凹み１４内に固定される。接着剤を
使用する場合には、ダイ取付材料はダイ特性およびシス
テムエンドユース応用に応じて弾性係数は高くしたり低
くしたり、熱伝導性もしくは非伝導性としたり、導電性
もしくは非導電性とすることができる。半導体デバイス
１６のエッジと凹み１４との間のギャップに接着剤を充
填してもしなくてもよい。凹み１４に対向する半導体デ
バイス１６の表面にはダイのボンドパッドを収容しなけ
ればならない。
【００２０】図１０に示すように、次に基板／ダイ／リ
ードフレームすなわちフレックス回路上の全体に誘電材
２２層が形成すなわち堆積される。誘電材の選定には液
状樹脂および／もしくは膜もしくはこれらの材料の組合
せを含むことができる。しかしながらポリエーテルイミ
ド（Ｇ．Ｅ．のブランド名ＵＬＴＥＭ）が層２２の有効
な誘電体として使用できる一つの材料である。適用方法
は液体を施すことから鋳造膜を配設することまでさまざ
まである。膜は熱プラスチックもしくは熱硬化材とする
ことができる。図１１に示すように、この点におけるオ
プショナルなステップとして誘電体層２２上にポリマー
層２４を形成することができる。したがって、誘電体層
２２がポリエーテルイミド層であれば、ポリ層２４とし
て受け入れられる材料はポリイミド材（デュポンのブラ
ンド名ＫＡＰＴＯＮ）でありそれが積層される。別々の
材料シートの替りに材料２２および２４の組合せ（例え
ば、材料２６膜上に塗布された材料２４）が一片の材料
とされる。
【００２１】図１２に示すように、次のステップでは
（例えば、オプショナルなポリ層２２のような）誘電層
２２の任意の層を通り、誘電材料２２を通って下向きに
半導体デバイス１６のボンドパッドへ、さらに下向きに
リードフレームすなわちフレックス回路２０の選定パッ
ドに達するビア２６を構成する必要がある。これは液
体、ガス、プラズマにより化学的にあるいは他の適切な
手段により除去（例えばレーザドリル）することにより
行われる。図１３に示すように、次に誘電体層２２の頂
部（オプショナルな層を使用する場合にはポリ層２４の
頂部）およびビア２６内に金属化層２８が堆積される。
堆積は標準ＨＤＩドライ堆積技術もしくは任意他の材料
堆積技術により実施することができる。代表的な金属化
材料はチタン、銅およびチタン等の金属の連続層であ
る。図１４に示すように、次に金属化層２８上で撮像お
よびホトリソグラフィ工程を行って金属化トラック３０
（２本のみを示す）が得られる。こうして得られるパタ
ーンの金属化トラックの数および位置はさまざまな半導
体デバイス、リードフレームすなわちフレックス回路お
よびパッケージの方位要求に適合するように変化させる
ことができる。図１５に示すように、次に金属化トラッ
ク３０および頂部誘電体層上にはんだマスクすなわち保
護オーバコート３２が形成される。
【００２２】図１６に示すように、他の実施例では、パ
ターン化された金属化層３０の頂部に誘電体層３４を形
成すなわち堆積させることから始まる、金属化トラック
３０中に誘電体層２２を形成すなわち堆積させるステッ
プが繰り返される。前記したように、誘電材の選定には
液状樹脂および／もしくは膜あるいはこれらの材料の組
合せを含むことができる。適用方法は液体を施すことか
ら１枚の鋳造膜を配設することまでさまざまである。図
１７に示すように、この点におけるオプショナルなステ
ップとして誘電体層３４上にポリマー層３５を形成する
ことができる。したがって、誘電体層３４が部分硬化樹
脂層であれば、層３５の受け入れ可能な材料は完全硬化
ポリイミド材である。
【００２３】図１８に示すように、次のステップでは誘
電体層３４（例えば、オプショナルなポリマー層３５）
上の任意の層を通り、誘電体層３４を下向きに金属化パ
ッド３０まで通り、さらにリードフレームすなわちフレ
ックス回路２０の選定リードまで下向きに通るビア３６
を構成する必要がある。図１９に示すように、次に誘電
体層３４の頂部（オプショナル層を使用する場合はポリ
層３５の頂部）およびビア３６内に金属化層３８が堆積
すなわち形成される。堆積は標準ドライ堆積技術もしく
は任意他の材料堆積技術により実施することができる。
図２０に示すように、次に金属化層３８上で撮像および
ホトリソグラフィ工程を実施して金属化トラック４０
（２本のみを示す）が得られる。こうして得られるパタ
ーンの金属化トラックの数および位置はさまざまな半導
体デバイスおよびパッケージング方位要求に適合するよ
うに変化させることができる。図２１に示すように、次
に金属化トラック４０および頂部誘電体層上にはんだマ
スクすなわち保護オーバコート４２が形成される。図に
おいて完成された薄膜オーバレイ１８は縮尺どおりでは
ない。実際上、薄膜オーバレイ１８は通常半導体デバイ
ス１６および基板すなわちパッケージング材料１２に較
べて高さが遙かに低い。
【００２４】誘電体層を形成すなわち堆積することで始
まり金属化層のパターニングで終るステップを必要に応
じて繰り返し所要の層数を有する薄膜オーバレイ１８を
構成することができる。最終金属化層をパターン化した
後で、金属化トラックを保護するためのはんだマスクす
なわちオーバコート層が形成される。完成された高密度
配線（ＨＤＩ）ランドグリッドアレイパッケージの側面
図を図２２に示す。薄膜オーバレイ１８は基板すなわち
パッケージング材料１２に較べて高さが低いことをお判
り願いたい。
【００２５】このパッケージに対して前記したフレック
ス回路すなわちリードフレームはこのパッケージのアセ
ンブリを次レベルの電子ハードウェア、ＰＷＢ等とする
ことができなければならない。しかしながら、図３６に
示すように、材料のこの延長部は製造操作中に材料の貴
重な表面積を利用する。フレックス回路すなわちリード
フレームのために必要な各パッケージ間の距離に注目さ
れたい。
【００２６】材料表面積の利用度を高めるための２つの
代替案がある。第１の案は図３７および図３８に示すよ
うにフレックス回路すなわちリードフレームを省くこと
である。これは可撓アームをＰＷＭ工程のアセンブリに
対して最短長にできる場合に可能となる。これにより薄
膜オーバレイ１８はフレックス回路すなわちリードフレ
ームとして作用することができる。次に、製造工程中の
パッケージ間距離を短縮することができる。
【００２７】第２の案では、可撓アームの長さが製造中
のパッケージ１０の効率的な間隔と考えられるものを越
えなければならない場合に、図２９に示すようにフレッ
クス回路５２が弯曲される。図３０に示すように、これ
によりパッケージは製造中にマルチパッケージキャリア
５４内に一緒にぴったりパッケージされる。
【００２８】図２３に示すように、別の実施例では半導
体ダイ１６から空中への熱経路がヒートシンク４４を付
加することにより強化される。基板すなわちパッケージ
ング材料１２およびヒートシンク４４の組成に応じて、
ヒートシンク４４は溶接、はんだ付け、接着、圧入され
るかもしくは任意他の適切な手段により基板すなわちパ
ッケージング材料１２上へ取り付けられる。ヒートシン
ク４４のサイズおよび形状は特定設計の熱放散および物
理空間の仕様に適合するように必要に応じて変えること
ができる。ヒートシンク４４は基板すなわちパッケージ
ング材料内に一つ以上のヒートスラグが組み込まれた基
板すなわちパッケージング材料と組み合せて使用するこ
ともできる。
【００２９】図２４に示すさらに別の実施例では、基板
すなわちパッケージング材料１２はＰＷＢラミネートで
ある。基板すなわちパッキング材料１２内の凹み１４は
半導体デバイス取付けに対してメタルベース４６を露呈
するように設計することもできる。メタルは基板の熱膨
張率をカストマイズして全体パッケージ熱放散特性を最
大限とするように選定することができる。（図示せぬ）
ヒートシンクをメタルベース４６に取付けて熱放散を高
めることもできる。
【００３０】図２５に示すさらに別の実施例では、第２
の半導体デバイス４８が基板すなわちパッケージング材
料１２内に配置され薄膜オーバレイ１８により半導体リ
ードフレームすなわちフレックス回路２０に接続されて
いる。１個の半導体デバイスを有するパッケージされた
デバイスを製作するための前記方法を補う付加ステップ
が必要であった。付加ステップは基板１２内に第２の凹
み５０を形成すなわち加工するのに必要である。半導体
デバイス４８が凹み５０内に配置され半導体デバイス１
６と同様に固定される。半導体デバイス１２および４８
を相互接続しない場合には、薄膜オーバレイ１８形成方
法および任意の付加ステップは前記したものと同じであ
り、半導体デバイス４８を含みそれを考慮するように拡
張されているにすぎない。しかしながら、半導体デバイ
ス１２および４８を相互接続する場合には、薄膜オーバ
レイ１８を修正して２個の半導体デバイス間の金属層配
線も含むようにする付加ステップが必要である。
【００３１】本発明によるパッケージされたデバイスは
（図示せぬ）３個以上の半導体デバイスを含むように拡
張することもできる。必要に応じて基板すなわちパッケ
ージング材料のサイズを拡大して所望数の半導体デバイ
スを保持するようにすることもできる。付加半導体デバ
イス用の付加凹みを拡大された基板すなわちパッケージ
ング材料内に形成すなわち加工しなければならない。半
導体デバイスを相互接続しない場合には、薄膜オーバレ
イ形成方法および任意の付加ステップは前記したものと
同じであり、付加半導体デバイスを含みかつ考慮するよ
うに拡張されているにすぎない。しかしながら、一部も
しくは全部の半導体デバイスを相互接続する場合には、
薄膜オーバレイを修正して半導体デバイス間の金属層配
線の一部を含むようにする少くとも一つの付加ステップ
が必要である。
【００３２】図２６に別の実施例によるフレックス回路
パッドの４側面を有するパッケージされたデバイスの平
面図を示す。図２７に示すように、フレックス回路パッ
ドの多数の側面を有するパッケージされたデバイスをテ
ストおよび／もしくはバーンインを行うことができる２
つ以上の側面上にＩ／Ｏを有し次にトリムオフするよう
に設計することができる。テスト／バーンインのために
Ｉ／Ｏへ行く回路はヒューズとして設計してダイが不良
品であれば１本のヒューズが飛んでテスト設定の平衡に
影響を及ぼさないようにすることができる。図２８にフ
レックス回路パッド５２が導電性接着剤もしくははんだ
によりプリント配線板（ＰＷＢ）に取り付けられている
マルチパッケージデバイスを示す。
【００３３】さらに別の実施例では、ダイおよびリード
フレームすなわちフレックス回路を取り付ける前に基板
すなわちパッケージング材料の上面および凹み上に解離
可能な材料５６が形成されている。図３１に解離可能材
料５６を有するパッケージされたデバイスを示す。材料
５６は融解、溶解もしくは剥離力による分離等の方法で
基板をダイおよびリードフレームすなわちフレックス回
路から解離して図３２のデバイスを残さなければならな
い。図３３に示すように、次に図３２のデバイスを導電
性接着剤によりＰＷＢへ直接取り付けるかもしくはリー
ドピンやフレックス回路アームへはんだ付けすることが
できる。図３４に示すように両面フレックス回路を有す
るパッケージされたデバイスをＰＷＢ上へ積み重ねるこ
ともできる。取付手段は導電性接着剤もしくははんだ付
けとすることができる。図３５に示すように、図３１の
デバイスはフレックス回路に取り付けられたはんだボー
ル５８やバンプを有することもできる。
【００３４】実施例について本発明を説明してきたが、
本明細書は制約的意味合いを有するものではない。当業
者ならば明細書を見れば他の実施例だけでなく実施例の
さまざまな修正が自明であると思われる。発明の真の範
囲に入るこれら任意の修正や実施例は特許請求の範囲に
入るものとする。
【００３５】以上の説明に関して更に以下の項を開示す
る。 （１） パッケージと、前記パッケージ内の半導体デバ
イスと、前記半導体デバイスの少くとも一側面に隣接す
る前記パッケージの表面上のリードフレームすなわちフ
レックス回路と、前記半導体デバイス上のボンドパッド
を前記リードフレームすなわちフレックス回路上のリー
ドに電気的に接続する薄膜オーバレイを具備するデバイ
ス。 （２） 第（１）項記載のデバイスにおいて、前記パッ
ケージには半導体デバイス以上の寸法を有する凹みが含
まれるデバイス。 （３） 第（２）項記載のデバイスにおいて、前記パッ
ケージには少くとも一つのヒートスラグが含まれるデバ
イス。 （４） 第（２）項記載のデバイスにおいて、凹み内に
デバイス取付接着剤が含まれるデバイス。
【００３６】（５） 第（１）項記載のデバイスにおい
て、前記薄膜オーバレイには少くとも一層の誘電材およ
び少くとも一層の導電材が含まれるデバイス。 （６） 第（５）項記載のデバイスにおいて、前記半導
体デバイスに隣接する薄膜オーバレイ層は誘電材層であ
るデバイス。 （７） 第（６）項記載のデバイスにおいて、前記導電
材層は各導体の第１の層へパターン化されるデバイス。
【００３７】（８） 第（７）項記載のデバイスにおい
て、前記半導体デバイスのボンドパッドから前記誘電材
層を通って各導体に達する導電材で充填されたビアおよ
び前記各導体から前記リードフレームすなわちフレック
ス回路のリードまでの導電材で充填された付加ビアを含
むデバイス。 （９） 第（８）項記載のデバイスにおいて、各導体の
前記第１の層に隣接する第２の誘電材層および各導体の
第２の層へパターン化された第２の導電材層を含むデバ
イス。
【００３８】（１０） 第（９）項記載のデバイスにお
いて、各導体の前記第１の層の１本の導体から前記第２
の誘電材層を通り各導体の第２の層の導体へ達する導電
材で充填されたビアを含むデバイス。 （１１） 第（１０）項記載のデバイスにおいて、各導
体の前記第２の層の導体から前記リードフレームすなわ
ちフレックス回路の各リードへ達する導電材で充填され
たビアを含むデバイス。 （１２） 第（１０）項記載のデバイスにおいて、各導
体の前記第１の層の導体から前記第２の誘電材層を通っ
て各導体の前記第２の層の導体へ達する導電材で充填さ
れたビアを含むデバイス。
【００３９】（１３） 第（９）項記載のデバイスにお
いて、さらに各導体の一層へパターン化された誘電材と
導電材の少くとももう一対の付加交番層を含み、各付加
誘電層は各導体の前の層に隣接しているデバイス。 （１４） 第（１３）項記載のデバイスにおいて、各導
体の前の層の導体から隣接誘電材層を通り各導体の別の
層へ達する導電材で充填されたビアを含むデバイス。 （１５） 第（６）項記載のデバイスにおいて、前記誘
電層と前記導電材層との間に少くとも第２の誘電体層を
含むデバイス。
【００４０】（１６） 第（１３）項記載のデバイスに
おいて、各誘電体層と次の導電材層との間に少くとも一
層の付加誘電体層を含むデバイス。 （１７） 第（１）項記載のデバイスにおいて、前記パ
ッケージ内に少くとも１個の付加半導体デバイスを含む
デバイス。 （１８） 第（１７）項記載のデバイスにおいて、前記
薄膜オーバレイにより前記半導体デバイスのボンドパッ
ドのいくつかが互いに接続され他のボンドパッドが前記
薄膜オーバレイの一層上の導電パッドに接続されるデバ
イス。
【００４１】（１９） 半導体デバイスと、リードフレ
ームすなわちフレックス回路と、前記半導体デバイス上
のボンドパッドを前記リードフレームすなわちフレック
ス回路上のリードに電気的に接続する薄膜オーバレイを
具備するデバイス。 （２０） パッケージ内に半導体デバイスを配置し、前
記半導体デバイスの少くとも一側面に隣接して前記パッ
ケージの表面上にリードフレームすなわちフレックス回
路を配置し、前記半導体デバイスの表面上に薄膜を形成
して前記半導体デバイス上のボンドパッドを前記リード
フレームすなわちフレックス回路に電気的に接続する、
ことからなる方法。
【００４２】（２１） 第（２０）項記載の方法におい
て、前記パッケージ内に少くとも１個の付加半導体デバ
イスを配置することを含む方法。 （２２） 第（２１）項記載の方法において、前記薄膜
オーバレイの形成には前記少くとも１個の付加半導体デ
バイス上のボンドパッドを前記薄膜オーバレイの前記層
上の導電パッドに接続することが含まれる方法。 （２３） 第（２１）項記載の方法において、前記薄膜
オーバレイの形成には前記半導体デバイスのいくつかの
ボンドパッドを互いに接続し他のボンドパッドを前記薄
膜の一層上の導電パッドに接続することが含まれる方
法。
【００４３】（２４） 第（２１）項記載の方法におい
て、前記半導体デバイスはその寸法に一致するパッケー
ジ内の凹み内に配置される方法。 （２５） 第（２４）項記載の方法において、前記半導
体デバイスを前記凹み内に配置する前に前記凹み内へ一
層のデバイス取付接着剤を堆積させることが含まれる方
法。
【００４４】（２６） 高密度配線ランドグリッドアレ
イパッケージデバイスはさまざまな電子パッケージング
技術をユニークな方法で組み合せてシングルおよびマル
チ半導体デバイス用の非常に薄い、電気的および熱的に
高性能のパッケージを生成する。薄くて機械的に安定な
基板すなわちパッケージング材料１２が選定されそれも
熱伝導度が高い。基板すなわちパッケージング材料１２
内の凹み１４内に１個以上の半導体デバイスが収容され
基板すなわちパッケージング材料に直接取り付けられ
る。リードフレームすなわちフレックス回路２０が前記
基板すなわちパッケージング材料上に半導体デバイスに
隣接して配置される。多層薄膜オーバレイ１８により１
個以上の半導体デバイスがリードフレームすなわちフレ
ックス回路上のリードに相互接続される。
【図面の簡単な説明】
【図１】リードフレームにワイヤボンドされた半導体デ
バイスの平面図。
【図２】リードピンを有するパッケージされた半導体デ
バイスの立面図。
【図３】プリント配線板の表面に取り付けられワイヤボ
ンドされた半導体デバイスの側面図。
【図４】プリント配線板の表面に取り付けられた半導体
デバイスの側面図。ＴＡＢ（Ｔａｐｅ Ａｕｔｏｍａｔ
ｅｄ Ｂｏｎｄｅｄ）パッケージにより半導体デバイス
がプリント配線板へ電気的に接続される。
【図５】フリップＴＡＢパッケージによりプリント配線
板に機械的および電気的に取り付けられる半導体デバイ
スの側面図。
【図６】一実施例に従って半導体デバイスのボンドパッ
ドをリードフレームすなわちフレックス回路に相互接続
する薄膜オーバレイを有するデバイスの側面図。
【図７】一実施例に従ってデバイスを製作する方法の連
続工程ステップ。
【図８】一実施例に従ってデバイスを製作する方法の連
続工程ステップ。
【図９】一実施例に従ってデバイスを製作する方法の連
続工程ステップ。
【図１０】一実施例に従ってデバイスを製作する方法の
連続工程ステップ。
【図１１】一実施例に従ってデバイスを製作する方法の
連続工程ステップ。
【図１２】一実施例に従ってデバイスを製作する方法の
連続工程ステップ。
【図１３】一実施例に従ってデバイスを製作する方法の
連続工程ステップ。
【図１４】一実施例に従ってデバイスを製作する方法の
連続工程ステップ。
【図１５】一実施例に従ってデバイスを製作する方法の
連続工程ステップ。
【図１６】別の実施例に従ってデバイスを製作する方法
の付加工程ステップ。
【図１７】別の実施例に従ってデバイスを製作する方法
の付加工程ステップ。
【図１８】別の実施例に従ってデバイスを製作する方法
の付加工程ステップ。
【図１９】別の実施例に従ってデバイスを製作する方法
の付加工程ステップ。
【図２０】別の実施例に従ってデバイスを製作する方法
の付加工程ステップ。
【図２１】別の実施例に従ってデバイスを製作する方法
の付加工程ステップ。
【図２２】実施例に従って構成される完成デバイスの側
面図。
【図２３】別の実施例に従ったデバイスの側面図。
【図２４】さらに別の実施例に従ったデバイスの側面
図。
【図２５】さらに別の実施例に従ったデバイスの側面
図。
【図２６】さらに別の実施例に従ったデバイスの平面
図。
【図２７】さらに別の実施例に従ったデバイスの平面
図。
【図２８】さらに別の実施例に従ってプリント配線板に
取り付けられるマルチデバイスの側面図。
【図２９】別の実施例に従って、各々が下へ折り曲げて
２個のデバイス間の間隔を最小限に抑えるフレックス回
路を有する２個のデバイスの部分側面図。
【図３０】さらに別の実施例に従ってパネルすなわちプ
リント配線板へ取り付けられるマルチデバイスの平面
図。
【図３１】さらに別の実施例に従ったデバイスの側面
図。
【図３２】基板すなわちパッケージング材料を除去した
後の図３１のデバイスの側面図。
【図３３】プリント配線板に取り付けた図３２のデバイ
スの側面図。
【図３４】互いにかつプリント配線板に取り付けた図３
２の多数のデバイスの側面図。
【図３５】さらに別の実施例に従ったデバイスの側面
図。
【図３６】一実施例に従ったマルチデバイスの平面図。
【図３７】さらに別の実施例に従ってマルチデバイスの
平面図。
【図３８】図３７のデバイスの側面図。
【符号の説明】
１２ 基板 １４ 凹み １８ 多層薄膜オーバレイ ２０ フレックス回路
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 25/18 (72)発明者 ラリー ジェイ．モワット アメリカ合衆国テキサス州アレン，マリー ゴールド ドライブ 1405

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】 パッケージと、前記パッケージ内の半導
    体デバイスと、前記半導体デバイスの少くとも一側面に
    隣接する前記パッケージの表面上のリードフレームすな
    わちフレックス回路と、前記半導体デバイス上のボンド
    パッドを前記リードフレームすなわちフレックス回路上
    のリードに電気的に接続する薄膜オーバレイを具備する
    デバイス。
  2. 【請求項２】 半導体デバイスをパッケージ内に配置
    し、前記半導体デバイスの少くとも一側面に隣接して前
    記パッケージの表面上にリードフレームすなわちフレッ
    クス回路を配置し、前記半導体デバイス上のボンドパッ
    ドを前記リードフレームすなわちフレックス回路に電気
    的に接続するための薄膜オーバレイを前記半導体デバイ
    スの表面上に形成することからなる方法。
JP5266617A 1993-10-25 1993-10-25 半導体デバイスのボンドパッドをリードフレームすなわちフレックス回路に相互接続する薄膜オーバレイを有するデバイスおよび製造方法 Pending JPH07312380A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP5266617A JPH07312380A (ja) 1993-10-25 1993-10-25 半導体デバイスのボンドパッドをリードフレームすなわちフレックス回路に相互接続する薄膜オーバレイを有するデバイスおよび製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP5266617A JPH07312380A (ja) 1993-10-25 1993-10-25 半導体デバイスのボンドパッドをリードフレームすなわちフレックス回路に相互接続する薄膜オーバレイを有するデバイスおよび製造方法

Publications (1)

Publication Number Publication Date
JPH07312380A true JPH07312380A (ja) 1995-11-28

Family

ID=17433307

Family Applications (1)

Application Number Title Priority Date Filing Date
JP5266617A Pending JPH07312380A (ja) 1993-10-25 1993-10-25 半導体デバイスのボンドパッドをリードフレームすなわちフレックス回路に相互接続する薄膜オーバレイを有するデバイスおよび製造方法

Country Status (1)

Country Link
JP (1) JPH07312380A (ja)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007335449A (ja) * 2006-06-12 2007-12-27 Denso Corp 半導体装置
JP2008294481A (ja) * 1996-12-04 2008-12-04 Seiko Epson Corp 半導体装置及びその製造方法
CN112997407A (zh) * 2018-10-30 2021-06-18 埃赛力达加拿大有限公司 采用引线框架和薄介电层掩膜焊垫限定的低电感激光驱动器封装
US20220238426A1 (en) * 2021-01-27 2022-07-28 Cree, Inc. Packaged electronic devices having dielectric substrates with thermally conductive adhesive layers
CN112997407B (zh) * 2018-10-30 2024-05-17 埃赛力达加拿大有限公司 采用引线框架和薄介电层掩膜焊垫限定的低电感激光驱动器封装

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008294481A (ja) * 1996-12-04 2008-12-04 Seiko Epson Corp 半導体装置及びその製造方法
US8384213B2 (en) 1996-12-04 2013-02-26 Seiko Epson Corporation Semiconductor device, circuit board, and electronic instrument
JP2007335449A (ja) * 2006-06-12 2007-12-27 Denso Corp 半導体装置
CN112997407A (zh) * 2018-10-30 2021-06-18 埃赛力达加拿大有限公司 采用引线框架和薄介电层掩膜焊垫限定的低电感激光驱动器封装
CN112997407B (zh) * 2018-10-30 2024-05-17 埃赛力达加拿大有限公司 采用引线框架和薄介电层掩膜焊垫限定的低电感激光驱动器封装
US20220238426A1 (en) * 2021-01-27 2022-07-28 Cree, Inc. Packaged electronic devices having dielectric substrates with thermally conductive adhesive layers

Similar Documents

Publication Publication Date Title
EP0617465B1 (en) A semiconductor device and package
US6201300B1 (en) Printed circuit board with thermal conductive structure
US6306686B1 (en) Method of fabricating an electronic package with interconnected chips
US8835221B2 (en) Integrated chip package structure using ceramic substrate and method of manufacturing the same
US7098533B2 (en) Printed circuit board with a heat dissipation element and package comprising the printed circuit board
US5289346A (en) Peripheral to area adapter with protective bumper for an integrated circuit chip
US5578525A (en) Semiconductor device and a fabrication process thereof
EP0498446B1 (en) Multichip packaged semiconductor device and method for manufacturing the same
JPH06236941A (ja) 電気及び光相互接続を有する高密度相互接続ランドグリッドアレイパッケージデバイス及びその製造方法
JPH0936549A (ja) ベアチップ実装用プリント基板
US5796038A (en) Technique to produce cavity-up HBGA packages
WO1997036325A1 (en) Packaging and interconnect system for integrated circuits
US6032355A (en) Method of forming thermal conductive structure on printed circuit board
US5966803A (en) Ball grid array having no through holes or via interconnections
US6432748B1 (en) Substrate structure for semiconductor package and manufacturing method thereof
US6207354B1 (en) Method of making an organic chip carrier package
JPH0575014A (ja) 半導体チツプの実装構造
AU629711B2 (en) Hybrid module electronics package
JPH07312380A (ja) 半導体デバイスのボンドパッドをリードフレームすなわちフレックス回路に相互接続する薄膜オーバレイを有するデバイスおよび製造方法
EP0607656A1 (en) Device having thin film overlay for interconnecting bond pads of a semiconductor device to a lead frame or flex circuit and method of making same
GB2293918A (en) Electronic circuit packaging
JP3486236B2 (ja) 半導体装置及びその製造方法
JP3850712B2 (ja) 積層型半導体装置
JPH08172142A (ja) 半導体パッケージ及びその製造方法並びに半導体装置
TW494549B (en) Semiconductor package having plural chips