JP2007335449A - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP2007335449A
JP2007335449A JP2006162191A JP2006162191A JP2007335449A JP 2007335449 A JP2007335449 A JP 2007335449A JP 2006162191 A JP2006162191 A JP 2006162191A JP 2006162191 A JP2006162191 A JP 2006162191A JP 2007335449 A JP2007335449 A JP 2007335449A
Authority
JP
Japan
Prior art keywords
substrate
electrode
semiconductor element
lead frame
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2006162191A
Other languages
English (en)
Other versions
JP4797817B2 (ja
Inventor
Toshio Suzuki
俊夫 鈴木
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Denso Corp
Original Assignee
Denso Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Denso Corp filed Critical Denso Corp
Priority to JP2006162191A priority Critical patent/JP4797817B2/ja
Publication of JP2007335449A publication Critical patent/JP2007335449A/ja
Application granted granted Critical
Publication of JP4797817B2 publication Critical patent/JP4797817B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/23Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L24/24Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/13Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304Transistor
    • H01L2924/1305Bipolar Junction Transistor [BJT]
    • H01L2924/13055Insulated gate bipolar transistor [IGBT]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181Encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Wire Bonding (AREA)

Abstract

【課題】樹脂封止型の半導体装置において、半導体素子の電極の配置の制約を受けることなく、当該電極の配置の高密度化に適した電極の取り出し構成を実現する。
【解決手段】モールド樹脂40の内部に、半導体素子10とリードフレーム30との間を跨ぐように熱可塑性樹脂よりなる基板20を設け、この基板20を、半導体素子10側に位置する表面に半導体素子10の電極11と電気的に接続された第1の電極21を有するとともに、リードフレーム30側に位置する表面にリードフレーム30と電気的に接続された第2の電極22を有するものとし、さらに、基板20を、当該基板20を構成する熱可塑性樹脂の内部に配線23を有し当該配線23を介して第1の電極21と第2の電極22とを電気的に接続してなるものとした。
【選択図】図1

Description

本発明は、半導体素子とリードフレームとを電気的に接続し、これら半導体素子およびリードフレームを、モールド樹脂にて封止してなる樹脂封止型の半導体装置に関する。
従来より、この種の樹脂封止型の半導体装置としては、一般に、表面に電極を有する半導体素子における電極とリードフレームとを金ワイヤやアルミワイヤなどのボンディングワイヤにて接続し、これら半導体素子、リードフレームおよびボンディングワイヤを、モールド樹脂にて封止したものが知られている。
このような半導体装置においては、半導体素子の高機能化に伴い、半導体素子の表面上の電極は増加する傾向にあるが、その一方で、半導体プロセスの微細化により、半導体素子のサイズは、ますます小型化する傾向にある。
つまり、半導体素子の電極の配置は高密度化する方向であり、上記したボンディングワイヤによる電極の取り出し構成では、ワイヤの間隔がより狭くなり、ワイヤボンディングを行うことが困難になってくる。また、ワイヤボンディングを行えたとしても、モールド成形時の樹脂の流れにより、ワイヤが変形し、隣のワイヤと接触してしまうという問題もある。
また、半導体素子が、たとえばパワー素子などを内蔵するものである場合には、半導体素子の表面の電極は、半導体素子の周辺部だけでなく中央部にも配置される。このような半導体素子の場合、ワイヤボンディングが行えたとしたも、特に半導体素子の中央部に接続されたワイヤにおいて、ワイヤが長くなり、接続抵抗が高くなる。
これについて、従来では、ボンディングワイヤの本数を増すことで対応しているが、ワイヤの本数を増加させることは、上記したワイヤ間隔やワイヤ同士の接触といった問題を顕著にすることになる。
一方、従来では、フィルム状の配線部材であるTAB(tape automated bonding)を介して、半導体素子とリードフレームとを電気的に接続するものが提案されている(たとえば、特許文献1、特許文献2参照)。
特開平2−283043号公報 特開平8−227962号公報
しかしながら、上述のTABを用いたものにおいては、半導体素子の表面の電極が半導体素子の周辺部および中央部に配置されている場合には、これに対応するようにTABの金属リードを配置することが困難である。また、このTABは、フィルム表面に2次元的に配線を設けたものであるため、半導体素子の電極の配置の高密度化への対応には限界がある。
本発明は、上記問題に鑑みてなされたものであり、樹脂封止型の半導体装置において、半導体素子の電極の配置の制約を受けることなく、当該電極の配置の高密度化に適した電極の取り出し構成を実現することを目的とする。
上記目的を達成するため、本発明は、モールド樹脂(40)の内部に、半導体素子(10)とリードフレーム(30)との間を跨ぐように熱可塑性樹脂よりなる基板(20)を設け、この基板(20)を、半導体素子(10)側に位置する表面に半導体素子(10)の電極(11)と電気的に接続された第1の電極(21)を有するとともに、リードフレーム(30)側に位置する表面にリードフレーム(30)と電気的に接続された第2の電極(22)を有するものとし、さらに、基板(20)を、当該基板(20)を構成する熱可塑性樹脂の内部に配線(23)を有し当該配線(23)を介して第1の電極(21)と第2の電極(22)とを電気的に接続してなるものとしたことを特徴とする。
それによれば、熱可塑性樹脂製の基板(20)によって半導体素子(10)の電極(11)とリードフレーム(30)とを電気的に接続できるが、この基板(20)は、表面ではなく内部に配線(23)を有するため、基板(20)の内部にて3次元的に配線(23)を配置することができ、また、半導体素子(10)の電極(11)と接続される第1の電極(21)は、基板(20)の表面にて2次元的に配置できる。さらに、この内部の配線(23)は基板(20)を構成する熱可塑性樹脂で封止されるため、当該配線(23)間の短絡を防止できる。
そのため、本発明によれば、半導体素子(10)の電極(11)の配置の制約を受けることなく、当該電極(11)の配置の高密度化に適した電極の取り出し構成を実現することができる。
ここで、このような構成において、半導体素子(10)を、当該半導体素子(10)の電極(11)が位置する表面に保護膜(12)を有するものとした場合には、基板(20)を、当該基板(20)を構成する熱可塑性樹脂によって保護膜(12)に接着させ、さらに、基板(20)を、当該基板(20)を構成する熱可塑性樹脂によってリードフレーム(30)に接着させることが好ましい。
このような構成によれば、基板(20)と半導体素子(10)との接続強度および基板(20)とリードフレーム(30)との接続強度が向上するため、結果的に、基板(20)の第1の電極(21)と半導体素子(10)の電極(11)との接続信頼性および基板(20)の第2の電極(22)とリードフレーム(30)との接続信頼性を向上させることができる。
また、基板(20)の内部において、配線(23)を、基板(20)の厚さ方向に積み重なった多層構造とすることが好ましい。
それによれば、基板(20)の内部において配線(23)の本数を効率よく増やすことができ、より高密度化に適したものとなり、結果的に、配線(23)の本数や1本当たりの幅を増加するなどの効果が得られ、配線(23)の低抵抗化が図れる。
また、半導体素子(10)における電極(11)が位置する表面とは反対側の裏面に、ヒートシンク(50)を接着し、当該ヒートシンク(50)を介して放熱がなされるようにすることが好ましい。
また、基板(20)における第1および第2の電極(21、22)が位置する表面とは反対側の面に、ヒートシンク(50)を接着し、当該ヒートシンク(50)を介して放熱がなされるようにすることが好ましい。
これらの構成のように、さらにヒートシンク(50)を設けることにより、半導体装置における放熱性の向上が図れる。
また、上記各構成においては、リードフレーム(30)におけるモールド樹脂(40)で封止されている部位のうち基板(20)の第2の電極(22)と接続されている部位以外の部位に、基板(20)の基板平面と直交する方向に屈曲した屈曲部(32)を設けることが好ましい。
また、上記各構成においては、基板(20)における第2の電極(22)が位置する部位以外の部位に、基板(20)の基板平面と直交する方向に屈曲した屈曲部(24)を設けてもよい。
これらの屈曲部(32、24)を有する構成とすることにより、基板(20)の第2の電極(22)とリードフレーム(30)との接続後の基板(20)の膨張・収縮によって当該接続部に発生するせん断応力を、これらの屈曲部(32、24)によって緩和することができる。
なお、特許請求の範囲およびこの欄で記載した各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示す一例である。
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、説明の簡略化を図るべく、図中、同一符号を付してある。
なお、本発明の半導体装置は、表面に電極を有する半導体素子と、半導体素子の電極と電気的に接続されたリードフレームと、これら半導体素子およびリードフレームを封止するモールド樹脂とを備える樹脂封止型の半導体装置であればよいが、以下の実施形態では、一例としてQFP(クワッドフラットパッケージ)に適用した例を示す。
(第1実施形態)
図1は、本発明の第1実施形態に係る樹脂封止型の半導体装置100の構成を示す図である。図1において、(a)は半導体装置100の全体概略断面図であり、(b)は(a)中の基板20の詳細構成を示す図であり、(c)は半導体装置100における基板20の内部構成を示す概略平面図である。
なお、図1(c)では、モールド樹脂40を省略するとともに、基板20を透過してその内部構成を示すが、基板20における第1の電極21および第2の電極22は省略してある。ここで、図1中の第1の電極21と半導体素子10の電極11との接続構成および第2の電極22とリードフレーム30との接続構成の各詳細については、それぞれ断面構成として図2(a)、図2(b)に示す。
本半導体装置100は、半導体素子10を備えている。この半導体素子10は、ICチップやダイオード、パワー素子など、この種の樹脂封止型の半導体装置に適用可能なものであり、シリコン半導体基板などに対して半導体プロセス技術を用いてトランジスタなどの素子を形成してなるものである。
本例では、半導体素子10は、IGBT(絶縁ゲート型バイポーラトランジスタ)や、MOSトランジスタ素子などのパワー素子を内蔵するものであり、その表面(図1(a)中の上面)には、半導体素子の電極としてのパッド電極11が設けられている。このパッド電極11は、図1(c)に示されるように、半導体素子10の周辺部および中央部に複数個配列されている。
本例では、これら半導体素子10の各パッド電極11は、図2(a)に示されるように、半導体素子10の表面側から下部電極11a、上部電極11bの2層が積層されたものとなっている。
下部電極11aは、通常のパワー素子に設けられる電極などと同様、Al(アルミニウム)などよりなるものである。また、上部電極11bは、基板20の第1の電極21と熱圧着を容易にするためのものであり、当該第1の電極21を構成するSnAgなどの金属と加熱・加圧により接合可能な材料よりなる。
具体的に、上部電極11bとしては、下部電極11aの側から順次Niメッキ、Auメッキが積層されたメッキ膜、いわゆるNi/Auメッキ膜を採用することができる。このようなメッキ膜は、無電解メッキや電気メッキなど、公知のメッキ方法により形成することができる。
また、図2(a)に示されるように、半導体素子10において、パッド電極11が位置する表面には、保護膜12が設けられている。そして、各パッド電極11は、この保護膜12の開口部から露出している。
この保護膜12は、通常のICチップなどに設けられ素子表面を保護するものであり、たとえば、ポリイミド膜やSiN(シリコン窒化膜)、SiO2(シリコン酸化膜)などよりなる。
半導体素子10の周囲には、リードフレーム30が配置されている。このリードフレーム30は通常のモールドパッケージにて用いられるものを採用することができ、たとえばCuや42アロイ合金などの金属からなるものである。
ここでは、このリードフレーム30は、図1に示されるように、半導体素子10の周囲を取り巻くように複数本設けられている。具体的には、QFPの形態となるように、平面矩形の半導体素子10の側辺4辺より、リードフレーム30は水平方向に平行に張り出している。
そして、各リードフレーム30においては、モールド樹脂40内に位置する部位であるインナーリードがモールド樹脂40に封止されて固定され、モールド樹脂40から突出する部位であるアウターリードにて外部と接続可能となっている。
また本例では、リードフレーム30は、図2(b)に示されるように、その表面にメッキ膜31を有する。このメッキ膜31は、基板20の第2の電極22とリードフレーム30との熱圧着を容易にするためのものであり、当該第1の電極21を構成するSnAgなどの金属と加熱・加圧により接合可能な材料よりなる。
なお、このメッキ膜31は、リードフレーム30における電極として機能するものであり、当該メッキ膜31は、リードフレーム30の表面の全体に設けられていてもよいが、リードフレーム30の表面のうち基板20の第2の電極22が接続される部位のみに、設けられていてもよい。
たとえば、このメッキ膜31としては、上記したパッド電極11の上部電極11bと同様のNi/Auメッキ膜や、Pd(パラジウム)、Auなどの貴金属のメッキ膜を採用することができる。
そして、モールド樹脂40の内部にて、このリードフレーム30と半導体素子10の電極11とは、基板20を介して電気的に接続されている。この基板20は、モールド樹脂40の内部において、半導体素子10とリードフレーム30との間を跨ぐように設けられている。
本例では、図1に示されるように、基板20は、半導体素子10におけるパッド電極11が位置する矩形状の表面を覆いつつ、半導体素子10からはみ出してリードフレーム30まで広がる矩形板状をなすものである。
この基板20は、加熱により軟化し流動性を示す性質を有する樹脂すなわち熱可塑性樹脂よりなるものである。ここで、基板20を構成する熱可塑性樹脂としては、たとえばポリイミドや液晶ポリマーなどが挙げられる。そして、基板20は、半導体素子10側に位置する表面に、第1の電極21を有し、リードフレーム30側に位置する表面に第2の電極22を有する。
第1の電極21は、半導体素子10の表面と対向する基板20の表面において上記パッド電極11に対応した位置にて複数個設けられており、第2の電極22は、リードフレーム30と対向する基板20の表面に設けられている。
そして、図1、図2に示されるように、基板20の第1の電極21は、半導体素子10のパッド電極11と電気的に接続されており、基板20の第2の電極22は、リードフレーム30と電気的に接続されている。
ここで、本例では、基板20の第1の電極21と半導体素子10のパッド電極11との接続、基板20の第2の電極22とリードフレーム30との接続は、熱圧着により行われている。具体的には、図2に示されるように、第1の電極21はパッド電極11における上部電極11bと熱圧着されており、第2の電極22はリードフレーム30のメッキ膜31と熱圧着されている。
これら基板20の第1の電極21および第2の電極22としては、たとえば、Sn(スズ)、Ag(銀)またはこれらの合金であるSnAg合金、さらには、半導体装置の分野で用いられる導電性接着剤を充填させたものなどを採用できる。
さらに、図1、図2に示されるように、基板20は、その内部にCu(銅)などよりなる配線23を有している。この配線23は、当該基板20を構成する熱可塑性樹脂に封止された状態で当該樹脂の内部、すなわち基板20の内部に配置されている。
そして、基板20においては、この配線23を介して第1の電極21と第2の電極22とが電気的に接続されている。具体的には、図1(b)、図2に示されるように、基板20の内部に設けられたビアホールやスルーホールを介して、配線23の一方が第1の電極21に、他方が第2の電極22に接続されている。
この基板20の配線23は、基板20の内部において1層もしくは、基板20の厚さ方向に積み重なった構造すなわち多層構造となっているものである。図1(b)では示さないが、後述の図3に示されるように、本例の配線23は、基板20の厚さ方向に積み重なった多層構造となっている。
こうして、本実施形態の半導体装置100においては、半導体素子10のパッド電極11とこれに対応するリードフレーム30とは、基板20の第1の電極21、配線23、第2の電極22を介して電気的に接続されている。なお、図1(c)では、個々のパッド電極11とリードフレーム30とを接続している配線23の一部を、図示しており、その他は省略してある。
また、本実施形態では、図1、図2に示されるように、パッド電極11が位置する半導体素子10の表面において保護膜12と基板20とが接着しており、一方、リードフレーム30と基板20とが接着している。
これら保護膜12と基板20との接着およびリードフレーム30と基板20との接着は、基板20を構成する熱可塑性樹脂によって行われている。つまり、この熱可塑性樹脂の持つ接着性を活かして基板20と保護膜12およびリードフレーム30とが接着されている。それによって、基板20と半導体素子10との接続強度、および、基板20とリードフレーム30との接続強度を向上させている。
そして、図1(a)に示されるように、本実施形態の半導体装置100は、上記した半導体素子10、基板20およびリードフレーム30が、上記モールド樹脂40により封止されている。
このモールド樹脂40は、エポキシ系樹脂などの通常のモールド材料からなるものであり、金型を用いたトランスファーモールド法や、ポッティング法、あるいはディップ法などにより形成できるものである。
次に、本実施形態の半導体装置100の製造方法について、その一例を述べる。図3は、基板20の製造方法を示す工程図であり、製造途中のワークを厚さ方向の断面にて模式的に示したものである。
まず、基板20の製造方法について述べる。図3(a)に示されるように、複数枚の熱可塑性樹脂よりなるシート20aを用意し、各シート20aにCu箔を貼り付け、この銅箔をホトエッチングなどによりパターニングすることにより、このパターニングされたCu箔を配線23として形成する。
また、各シート20aにおいて、第1の電極21および第2の電極22となる部位、および、配線23同士をつなぐべき部位に、パンチ加工やレーザ加工などで穴あけを行い、この穴の内部に、上記SnやAgなどの導体ペーストや導電性接着剤といった充填物23aを充填する。この充填は印刷法などにより実施する。
しかる後、各シート20aを積層し、加圧しながら加熱する。この加熱によって、シート20aを構成する熱可塑性樹脂を軟化させ、各シート20間を接合するとともに、充填物23aを硬化させる。
こうして、基板20ができあがる。出来上がりの基板20の厚さは、50〜300μm程度である。ここで、充填物23aのうち基板20の内部に位置するものは、配線23の導通を担うビアホールなどとして構成され、基板20の表面に位置するものは、上記した第1の電極21や第2の電極22として構成される。
そして、半導体素子10側の接続工程としては、この基板20と半導体素子10とを位置あわせし、基板20と半導体素子10とを加熱・加圧して接合する。これにより、基板20の第1の電極21と半導体素子10のパッド電極11とが熱圧着にて接合し、また、同時に、基板20を構成する熱可塑性樹脂が加熱・加圧により軟化して、半導体素子10の保護膜12に接着する。
一方、リードフレーム30側の接続工程としては、基板20の第2の電極22とリードフレーム30を位置合わせして、加熱・加圧による接合を行う。それにより、基板20の第2の電極22とリードフレーム30のメッキ膜31とが熱圧着にて接合し、また、同時に、基板20を構成する熱可塑性樹脂が加熱・加圧により軟化して、リードフレーム30に接着する。
ここで、上記の半導体素子10側の接続工程と、上記のリードフレーム30側の接続工程とで実行順序は問わず、どちらを先に行ってもよい。さらに、これら両接続工程を同時に行ってもよい。
つまり、基板20の第1の電極21と半導体素子10のパッド電極11との位置あわせ、および、基板20の第2の電極22とリードフレーム30との位置あわせを行った後、基板20と半導体素子10およびリードフレーム30との接続を同時に行うようにしてもよい。
こうして、基板20を介した半導体素子10とリードフレーム30との接続を行った後、たとえば、このものを金型にセットして、エポキシ樹脂などによるモールド成形を行う。その後は、リードカット、リードフォーミングなどを行うことにより、本実施形態の半導体装置100が完成する。
ところで、本実施形態によれば、熱可塑性樹脂製の基板20によって半導体素子10のパッド電極11とリードフレーム30とを電気的に接続しているが、この基板20は、表面ではなく内部に配線23を有するため、基板20の内部にて、3次元的に配線23を配置することができる。
また、内部の配線23は、基板20の表面にて第1の電極21および第2の電極22に取り出されるが、これら第1の電極21、第2の電極22は、それぞれ半導体素子10のパッド電極11の配置パターン、リードフレーム30の配置パターンに対応して、2次元的に配置することができる。
つまり、本実施形態の半導体装置10は、従来の接続部材であるTABやボンディングワイヤに比べて配線23のレイアウトの自由度が高いものとなる。
そのため、半導体素子10のパッド電極11がチップ周辺部および中央部に配置されていたとしても、また、半導体素子10が小さくなり、パッド電極11の配置が高密度になったとしても、半導体素子10とリードフレーム30との電気的な接続が容易に可能となる。
さらに、従来のボンディングワイヤでは、モールド樹脂の成型時におけるワイヤ流れによるワイヤ間の接触が懸念されるが、本実施形態では、この基板20の内部の配線23は、基板20を構成する熱可塑性樹脂で封止されているため、そのような懸念は回避され、当該配線23間の短絡を防止できる。
このように、本実施形態によれば、半導体素子10のパッド電極11の配置の制約を受けることなく、当該パッド電極11の配置の高密度化に適した電極の取り出し構成を実現することができる。
また、本実施形態では、基板20は、当該基板20を構成する熱可塑性樹脂によって保護膜12に接着しており、さらに、基板20は、当該熱可塑性樹脂によってリードフレーム30に接着している。
半導体素子10のパッド電極11が高密度になると、基板20の第1の電極21との接続面積が小さくなり、これら電極11、21同士の接続強度の低下が懸念される。しかし、本実施形態では、このように、基板20を構成する熱可塑性樹脂を、半導体素子10に接着していることから、基板20および半導体素子10同士の接続強度を保つことができる。
また、基板20を構成する熱可塑性樹脂を、リードフレーム30に接着していることから、基板20およびリードフレーム30同士の接続強度を保つことができる。このことから、本実施形態によれば、結果的に、基板20の第1の電極21と半導体素子10のパッド電極11との接続信頼性、および、基板20の第2の電極22とリードフレーム30との接続信頼性を向上させることができる。
また、本実施形態では、基板20内部の配線23を、基板20の厚さ方向に積み重なった多層構造とすることにより、基板20の内部において、極力少ないスペースにて、配線23の本数を効率よく増やすことができ、より高密度化に適したものとなる。そして結果的に、配線23の本数や1本当たりの幅を増加するなどの効果が得られ、配線23の低抵抗化を図ることができる。
また、上記した本実施形態の製造方法においては、上記した半導体素子10側の接続工程とリードフレーム30側の接続工程とを別々に行ってもよいが、これら両接続工程を同時に行うことにより、工程数の削減も可能となる。
この場合、半導体素子10のパッド電極11において、下部電極11a上に形成する上部電極11bを、Ni/Auメッキ膜とした場合を想定すると、Ni膜厚を0.5〜5μm、Au膜厚を10〜100nmとする。
また、この場合、リードフレーム30の表面のメッキ膜31についても、例えばリードフレーム30の母材をCuとし、その上にNi膜、Pd、Auなどの貴金属膜を順次積層したメッキ構成とした場合、当該Ni膜厚を0.5〜2μm、当該貴金属膜厚を20〜100nmというように、上部電極11bと同程度の膜厚にしておく。
このようにすれば、半導体素子10側の接続とリードフレーム30側の接続とを、同一加工条件(加熱・圧力・時間)にて、ほぼ同等の出来映えとすることができ、工程条件の設定も行いやすくなる。
また、従来のこの種の半導体装置においては、モールド樹脂の内部において半導体素子は、金属材料で構成されるアイランドに接着されるのが一般的であったが、本実施形態の半導体装置100においては、そのようなアイランドを必要としない。
従来では、半導体素子が大きいとアイランドも大きくなり、半導体装置に冷熱サイクルが加わった場合、アイランド端部に発生する応力によりモールド樹脂にクラックが発生する可能性がある。
それに対して、本実施形態では、熱可塑性樹脂の基板20であり、従来のアイランドよりも弾性率が低いものであるため、このような樹脂クラックを回避できるという効果もある。
(第2実施形態)
図4は、本発明の第2実施形態に係る樹脂封止型の半導体装置200の構成を示す全体概略断面図である。ここでは、上記第1実施形態と相違するところを中心に述べることとする。
図4に示されるように、本実施形態の半導体装置200においては、半導体素子10におけるパッド電極11が位置する表面とは反対側の裏面(図4中の下面)に、ヒートシンク50が接着されている。
そして、このヒートシンク50も、モールド樹脂40により封止されるとともに、ヒートシンク50における半導体素子10側とは反対側の面はモールド樹脂40から露出している。これにより、半導体素子10などから発生する熱は、ヒートシンク50を介して放熱されるようになっている。
このヒートシンク50は、たとえばCu、Fe(鉄)、Mo(モリブデン)、42アロイ、コバールなどの金属など、放熱性に優れた材料からなるものであり、たとえば矩形板状をなす。そして、ヒートシンク50と半導体素子10とは、たとえば伝熱性に優れた接着剤(図示せず)を介して接着され固定されている。
また、図5は、本実施形態の他の例としての樹脂封止型の半導体装置210の構成を示す全体概略断面図である。
この図5に示される半導体装置210においては、ヒートシンク50は、基板20における第1および第2の電極21、22が位置する表面とは反対側の面に接着されている。そして、このヒートシンク50は、モールド樹脂40により封止されるとともに、ヒートシンク50における基板20側とは反対側の面がモールド樹脂40から露出し、それにより、ヒートシンク50を介した放熱がなされるようになっている。
さらに、図6は、本実施形態のもうひとつの他の例としての樹脂封止型の半導体装置220の構成を示す全体概略断面図である。
この図6に示される半導体装置220では、ヒートシンク50は、半導体素子10におけるパッド電極11が位置する表面とは反対側の裏面、および、基板20における第1および第2の電極21、22が位置する表面とは反対側の面に、接着されている。つまり、このものは、上記図4および図5の構成を組み合わせ、ヒートシンク50を2個配置したものである。
そして、これらヒートシンク50は、モールド樹脂40により封止されるとともに、それぞれのヒートシンク50における接着面とは反対側の面がモールド樹脂40から露出している。それにより、本例では各ヒートシンク50を介した放熱がなされるようになっている。
こうして、本実施形態においては、上記図4〜図6に示されるように、さらにヒートシンク50を設けることにより、半導体装置200〜220における放熱性の向上を図ることができる。
(第3実施形態)
図7は、本発明の第3実施形態に係る樹脂封止型の半導体装置の要部構成、すなわち基板20の詳細構成を示す概略断面図である。なお、本実施形態の構成は、上記した各実施形態に適用可能なものである。
上記図1、図2に示される例では、基板20における配線23の1本について、半導体素子10のパッド電極11との接続部、およびリードフレーム30との接続部が、それぞれ1個であった。つまり、1本の配線23に対して、第1の電極21、第2の電極22がそれぞれ1個接続されていた。
それに対して、図7に示されるように、基板20における配線23の1本について、スルーホールやビアホールを介して、第1の電極21、第2の電極22をそれぞれ複数個接続し、半導体素子10のパッド電極11との接続部、リードフレーム30との接続部を複数個としてもよい。
上述したように、基板20の内部に配線23を配置することで、基板20の内部において配線23の本数を効率よく増やすことができ、結果的に、配線23の1本当たりの幅を増加することができ、配線23の低抵抗化が図れる。そのため、1本の配線23に複数個の接続部を設けることは有効である。
また、配線23の1本当たりの幅を広くすることで、第1の電極21や第2の電極22のサイズを大きくすることができ、このような点からも配線抵抗の低減を図ることが容易に行える。
(第4実施形態)
図8は、本発明の第4実施形態に係る樹脂封止型の半導体装置300の構成を示す全体概略断面図である。本実施形態は、上記した各実施形態に適用可能なものであり、ここでは、本実施形態の独自の構成を中心に述べる。
上記各実施形態に示したような半導体装置においては、基板20の第2電極22とリードフレーム30とを位置あわせして加熱・加圧することで、当該第2の電極22とリードフレーム30とを接続しているが、この接続後、基板20の膨張・収縮によって当該接続部には、せん断応力が発生する。
例えば、上記した基板20の第2の電極22とリードフレーム30との接続時の加熱により、基板20が基板平面と平行な方向に膨張し、その後、室温に戻したときに、基板20が同方向に収縮する。このような基板20の膨張・収縮により上記接続部に、せん断応力が発生するが、このせん断応力により、第2の電極22とリードフレーム30とが剥離する可能性がある。
この問題に対し、本実施形態の半導体装置300では、図8に示されるように、リードフレーム30におけるモールド樹脂40で封止されている部位、すなわちインナーリードのうち基板20の第2の電極22と接続されている部位以外の部位に、屈曲部32を設けている。
本例では、屈曲部32は、インナーリードのうち基板20の第2の電極22と接続されている部位とモールド樹脂40の端部に位置する部位との間に位置する部位に、設けられている。
この屈曲部32は、リードフレーム30を基板20の基板平面と直交する方向(つまり、図8中の上下方向)に屈曲させたものである。ここでは、屈曲部32は、例えばR0.2mm〜0.8mm程度の湾曲部である。このような屈曲部32は、上記した基板20の基板平面と平行な方向に変形しやすい部位である。
本実施形態によれば、基板20の第2の電極22とリードフレーム30との接続後の基板20の膨張・収縮によって当該接続部に発生するせん断応力を、屈曲部32によって緩和することができる。その結果、リードフレーム30と第2の電極22との接続部の強度をより適切に確保できる。
(第5実施形態)
図9は、本発明の第5実施形態に係る樹脂封止型の半導体装置400の構成を示す全体概略断面図である。本実施形態は、上記した各実施形態に適用可能なものであり、ここでは、本実施形態の独自の構成を中心に述べる。
本実施形態は、上記第4実施形態と同様に、基板20の第2電極22とリードフレーム30との接続後に当該接続部に発生するせん断応力による不具合を抑制することを、目的としたものである。
本実施形態の半導体装置400では、図9に示されるように、基板20における第2の電極22が位置する部位以外の部位に、基板20の基板平面と直交する方向に屈曲した屈曲部24を設けている。本例では、基板20のうち半導体素子10とリードフレーム30との間に位置する部位に、屈曲部24を設けている。
本例では、基板20の厚さは、例えば50〜200μm程度の薄いものであり、屈曲部24は、例えばR0.2mm〜0.8mm程度の湾曲部である。このような屈曲部24は、上記した基板20の基板平面と平行な方向に変形しやすい部位である。
そして、本実施形態によっても、基板20の第2の電極22とリードフレーム30との接続後の基板20の膨張・収縮によって当該接続部に発生するせん断応力を、屈曲部24によって緩和することができ、結果的に、リードフレーム30と第2の電極22との接続部の強度をより適切に確保できる。
また、図10は、本実施形態の他の例としての樹脂封止型の半導体装置410の構成を示す全体概略断面図である。この基板20に設ける屈曲部24としては、この図10に示されるような形状あっても、同様の効果を得ることができる。
また、上記各図においては、基板20における半導体素子10に対向する表面とリードフレーム30に対向する表面とが同一面であったが、この図10に示される半導体装置410のように、基板20における半導体素子10に対向する表面とリードフレーム30に対向する表面とが、異なる面であってもよい。
つまり、図10では、基板20において、その一面側に半導体素子10が設けられるとともに当該一面に第1の電極21が設けられ、当該一面とは反対側の他面側にリードフレーム30が設けられるとともに当該他面に第2の電極22が設けられている。この場合であっても、基板20内部にて、配線23の配置を適宜変更することにより、第1の電極21と第2の電極22との接続は容易に可能である。
また、上記図9、図10に示した本実施形態の半導体装置400、410ように、基板20によって上記せん断応力を緩和する場合、基板20をフレキシブル基板として構成すれば、効果的である。
(他の実施形態)
なお、上記各実施形態では、パッド電極11は、下部電極11a、上部電極11bの2層が積層されたものとしたが、基板20の第1の電極21と熱圧着などによって適切に電気的に接続可能なものであれば、パッド電極は下部電極11aの1層のみでもよいし、さらには、3層以上の構造であってもよい。
さらに、パッド電極11やリードフレーム30、さらには、基板20の第1の電極21および第2の電極22は、上記したように互いに熱圧着などにより電気的に接続可能であればよく、その材質については、上記例に限定されるものではない。また、各電極11、21、22、31同士の接合は熱圧着以外の手法であってもよい。
また、半導体装置としては、上記したQFPに限定されるものではなく、表面に電極を有する半導体素子の当該電極とリードフレームとを電気的に接続し、これらをモールド樹脂にて封止してなる樹脂封止型の半導体装置であるならば、たとえばSOP(スモールアウトラインパッケージ)、QFN(Quad Flat Non−leaded Package)などのモールドパッケージなどであってもよい。
また、上記実施形態ではリードフレーム30にメッキ膜31が形成されているものを示したが、メッキ膜31がなくてもよい。
本発明の第1実施形態に係る樹脂封止型の半導体装置の構成を示す図であり、(a)は全体概略断面図、(b)は(a)中の基板の詳細構成を示す図、(c)は半導体装置における基板の内部構成を示す概略平面図である。 (a)は基板の第1の電極と半導体素子の電極との接続構成を示す概略断面図、(b)は基板の第2の電極とリードフレームとの接続構成を示す概略断面図である。 第1実施形態における基板の製造方法を示す工程図である。 本発明の第2実施形態に係る樹脂封止型の半導体装置の構成を示す全体概略断面図である。 第2実施形態の他の例としての樹脂封止型の半導体装置の構成を示す全体概略断面図である。 第2実施形態のもうひとつの他の例としての樹脂封止型の半導体装置の構成を示す全体概略断面図である。 本発明の第3実施形態に係る樹脂封止型の半導体装置の要部構成を示す概略断面図である。 本発明の第4実施形態に係る樹脂封止型の半導体装置の構成を示す全体概略断面図である。 本発明の第5実施形態に係る樹脂封止型の半導体装置の構成を示す全体概略断面図である。 第5実施形態の他の例としての樹脂封止型の半導体装置の構成を示す全体概略断面図である。
符号の説明
10…半導体素子、11…半導体素子の電極としてのパッド電極、
12…保護膜、20…基板、21…基板の第1の電極、22…基板の第2の電極、
23…配線、24…基板の屈曲部、30…リードフレーム、
32…リードフレームの屈曲部、40…モールド樹脂、50…ヒートシンク。

Claims (7)

  1. 表面に電極(11)を有する半導体素子(10)と、
    前記半導体素子(10)の電極(11)と電気的に接続されたリードフレーム(30)と、
    これら半導体素子(10)およびリードフレーム(30)を封止するモールド樹脂(40)とを備える樹脂封止型の半導体装置において、
    前記モールド樹脂(40)の内部には、前記半導体素子(10)と前記リードフレーム(30)との間を跨ぐように熱可塑性樹脂よりなる基板(20)が設けられており、
    前記基板(20)は、前記半導体素子(10)側に位置する表面に前記半導体素子(10)の電極(11)と電気的に接続された第1の電極(21)を有するとともに、前記リードフレーム(30)側に位置する表面に前記リードフレーム(30)と電気的に接続された第2の電極(22)を有するものであり、
    さらに、前記基板(20)は、当該基板(20)を構成する熱可塑性樹脂の内部に配線(23)を有し当該配線(23)を介して前記第1の電極(21)と前記第2の電極(22)とを電気的に接続してなるものであることを特徴とする半導体装置。
  2. 前記半導体素子(10)は、前記電極(11)が位置する前記表面に保護膜(12)を有するものであり、
    前記基板(20)は、当該基板(20)を構成する前記熱可塑性樹脂によって前記保護膜(12)に接着しており、
    さらに、前記基板(20)は、当該基板(20)を構成する前記熱可塑性樹脂によって前記リードフレーム(30)に接着していることを特徴とする請求項1に記載の半導体装置。
  3. 前記基板(20)の内部において、前記配線(23)は、前記基板(20)の厚さ方向に積み重なった多層構造となっていることを特徴とする請求項1または2に記載の半導体装置。
  4. 前記半導体素子(10)における前記電極(11)が位置する前記表面とは反対側の裏面には、ヒートシンク(50)が接着され、当該ヒートシンク(50)を介して放熱がなされるようになっていることを特徴とする請求項1ないし3のいずれか1つに記載の半導体装置。
  5. 前記基板(20)における前記第1および第2の電極(21、22)が位置する表面とは反対側の面には、ヒートシンク(50)が接着され、当該ヒートシンク(50)を介して放熱がなされるようになっていることを特徴とする請求項1ないし4のいずれか1つに記載の半導体装置。
  6. 前記リードフレーム(30)における前記モールド樹脂(40)で封止されている部位のうち前記基板(20)の前記第2の電極(22)と接続されている部位以外の部位には、前記基板(20)の基板平面と直交する方向に屈曲した屈曲部(32)が設けられていることを特徴とする請求項1ないし5のいずれか1つに記載の半導体装置。
  7. 前記基板(20)における前記第2の電極(22)が位置する部位以外の部位には、前記基板(20)の基板平面と直交する方向に屈曲した屈曲部(24)が設けられていることを特徴とする請求項1ないし5のいずれか1つに記載の半導体装置。
JP2006162191A 2006-06-12 2006-06-12 半導体装置およびその製造方法 Expired - Fee Related JP4797817B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2006162191A JP4797817B2 (ja) 2006-06-12 2006-06-12 半導体装置およびその製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2006162191A JP4797817B2 (ja) 2006-06-12 2006-06-12 半導体装置およびその製造方法

Publications (2)

Publication Number Publication Date
JP2007335449A true JP2007335449A (ja) 2007-12-27
JP4797817B2 JP4797817B2 (ja) 2011-10-19

Family

ID=38934670

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2006162191A Expired - Fee Related JP4797817B2 (ja) 2006-06-12 2006-06-12 半導体装置およびその製造方法

Country Status (1)

Country Link
JP (1) JP4797817B2 (ja)

Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS635646U (ja) * 1986-06-30 1988-01-14
JPH02134857A (ja) * 1988-11-16 1990-05-23 Hitachi Ltd 半導体装置
JPH03109748A (ja) * 1989-09-25 1991-05-09 Hitachi Ltd 半導体装置
JPH04306855A (ja) * 1991-04-03 1992-10-29 Hitachi Ltd 樹脂封止型半導体装置及びその形成方法
JPH0521690A (ja) * 1991-07-17 1993-01-29 Hitachi Cable Ltd 放熱板付き多層リードフレーム
JPH0613496A (ja) * 1992-06-24 1994-01-21 Fuji Film Micro Device Kk 樹脂封止半導体装置およびそのためのリード
JPH0750312A (ja) * 1993-06-04 1995-02-21 Seiko Epson Corp 半導体装置およびその製造方法
JPH0794551A (ja) * 1993-09-25 1995-04-07 Nec Corp 半導体装置
JPH07312380A (ja) * 1993-10-25 1995-11-28 Texas Instr Inc <Ti> 半導体デバイスのボンドパッドをリードフレームすなわちフレックス回路に相互接続する薄膜オーバレイを有するデバイスおよび製造方法
WO1996012296A1 (fr) * 1994-10-18 1996-04-25 Hitachi, Ltd. Dispositif a semi-conducteur et son procede de fabrication
JPH08162589A (ja) * 1994-12-07 1996-06-21 Kyocera Corp 半導体装置

Patent Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS635646U (ja) * 1986-06-30 1988-01-14
JPH02134857A (ja) * 1988-11-16 1990-05-23 Hitachi Ltd 半導体装置
JPH03109748A (ja) * 1989-09-25 1991-05-09 Hitachi Ltd 半導体装置
JPH04306855A (ja) * 1991-04-03 1992-10-29 Hitachi Ltd 樹脂封止型半導体装置及びその形成方法
JPH0521690A (ja) * 1991-07-17 1993-01-29 Hitachi Cable Ltd 放熱板付き多層リードフレーム
JPH0613496A (ja) * 1992-06-24 1994-01-21 Fuji Film Micro Device Kk 樹脂封止半導体装置およびそのためのリード
JPH0750312A (ja) * 1993-06-04 1995-02-21 Seiko Epson Corp 半導体装置およびその製造方法
JPH0794551A (ja) * 1993-09-25 1995-04-07 Nec Corp 半導体装置
JPH07312380A (ja) * 1993-10-25 1995-11-28 Texas Instr Inc <Ti> 半導体デバイスのボンドパッドをリードフレームすなわちフレックス回路に相互接続する薄膜オーバレイを有するデバイスおよび製造方法
WO1996012296A1 (fr) * 1994-10-18 1996-04-25 Hitachi, Ltd. Dispositif a semi-conducteur et son procede de fabrication
JPH08162589A (ja) * 1994-12-07 1996-06-21 Kyocera Corp 半導体装置

Also Published As

Publication number Publication date
JP4797817B2 (ja) 2011-10-19

Similar Documents

Publication Publication Date Title
CN210200700U (zh) 芯片结构
EP2061080B1 (en) Semiconductor device, lead frame product used in the semiconductor device, and method for manufacturing the semiconductor device
KR0154858B1 (ko) 반도체 장치
JP5149854B2 (ja) 半導体装置
TWI628761B (zh) 一種封裝結構及其製造方法
KR20090052688A (ko) 전력 소자 패키지 및 그 제조 방법
KR20010012187A (ko) 볼그리드어레이 반도체패키지 및 그 제조방법
JP2002208656A (ja) 半導体装置
KR101293685B1 (ko) 반도체 디바이스용 높은 접착 라인 두께
JP5673423B2 (ja) 半導体装置および半導体装置の製造方法
JP2014236056A (ja) 半導体装置
US9331041B2 (en) Semiconductor device and semiconductor device manufacturing method
JP5262983B2 (ja) モールドパッケージおよびその製造方法
JP2004207275A (ja) 回路装置およびその製造方法
JP2010062316A (ja) 半導体装置及び半導体装置の製造方法
TW202201663A (zh) 引線框架、半導體裝置以及引線框架之製造方法
US20050098869A1 (en) Semiconductor device and method of manufacturing the same, circuit board, and electronic instrument
KR20120018756A (ko) Ic 패키지용 리드프레임 및 제조방법
JP2012253263A (ja) 半導体チップおよびその製造方法
JPH08306745A (ja) 半導体装置及びその製造方法
JP4797817B2 (ja) 半導体装置およびその製造方法
JP2010050288A (ja) 樹脂封止型半導体装置およびその製造方法
JP2006237503A (ja) 半導体装置およびその製造方法
KR200483254Y1 (ko) 반도체 패키지
JPH08148608A (ja) 半導体装置及びその製造方法及び半導体装置用基板

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20080620

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20110113

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20110125

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20110315

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20110705

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20110718

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140812

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140812

Year of fee payment: 3

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees