KR0154858B1 - 반도체 장치 - Google Patents

반도체 장치

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KR0154858B1
KR0154858B1 KR1019900005995A KR900005995A KR0154858B1 KR 0154858 B1 KR0154858 B1 KR 0154858B1 KR 1019900005995 A KR1019900005995 A KR 1019900005995A KR 900005995 A KR900005995 A KR 900005995A KR 0154858 B1 KR0154858 B1 KR 0154858B1
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오사무 호리우찌
겐 무라까미
히로미찌 스즈끼
하지메 하세베
간지 오오쓰까
유우지 시라이
다까유끼 오끼나가
다까시 에마따
Original Assignee
미따 가쓰시게
가부시끼가이샤 히다찌세이사꾸쇼
오오노 미노루
히다찌쪼 엘.에스.아이 엔지니어링 가부시끼가이샤
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Abstract

내용 없음

Description

반도체 장치
제1도는 본 발명의 QFP 구조를 채용하는 수지 봉지형 반도체 장치의 요부 평면도.
제2도는 상기 수지 봉지형 반도체 장치의 요부 단면도.
제3도 내지 제9도는 상기 수지 봉지형 반도체 장치를 형성하는 공정마다 나타내는 요부단면도.
제10도는 본 발명의 변형예인 QFP 구조의 수지 봉지형 반도체 장치의 평면도.
* 도면의 주요부분에 대한 부호의 설명
1 : 수지 봉지형 반도체 장치 2 : 반도체 펠릿(pellet)(반도체 칩)
3A : 내부리드 3B : 외부리드
3D : 타이바 4 : 필름기판
4A : 절연재 4B : 금속판
4C : 피복재 4D, 4E : 본딩용 리세스
4F : 관통공 4G 내지 4J : 절결부
본 발명은 반도체 장치에 관하여, 특히 수지봉지형 반도체 장치에 적용하는데 유효한 기술에 관한 것이다.
실장밀도가 높은 수지 봉지형 반도체 장치로서는 QFP(Quad Flat Package) 구조의 면실장형이 있다. QFP 구조의 수지 봉지형 반도체 장치는 태브 표면에 탑재된 반도체 펠릿을 수지 봉지부(레신)에서 봉하여 막고 있다. 상기 태브는 4방향으로 방사상으로 복수개 배치된 내부 리드의 선단으로 둘러싸인 영역내에 배치된다. 내부 리드의 타단측은 외부 리드와 일체로 구성된다. 상기 태브, 내부리드, 외부리드의 각각은 동일한 리드 프레임으로 형성된다. 이 리드 프레임은 펀칭으로 또는 부식으로 형성된다. 내부리드의 선단, 반도체 펠릿의 외부단자(본딩패드)의 각각은 본딩 와이어로 전기적으로 접속된다.
상기 QFP 구조의 수지 봉지형 반도체 장치는 외부리드의 개수(핀수)가 증가하는 경향에 있다. 본 발명자가 개방중의 수지 봉지형 반도체 장치는 공지기술은 아니지만 200개 이상의 외부리드로 구성된다. 이와같이 다수의 핀화가 된 QFP 구조의 수지 봉지형 반도체 장치는 리드사이 피치의 제약에 의하여 외형 사이즈가 증가됨과 동시에 리드가 미세화된다. 특히, 내부리드는 반도체 펠릿의 탑재된 위치에 향해서 집중함으로 외부리드에 비해서 더욱 미세화된다. 또, 반도체 펠릿은 고집적화에 의하여 사이즈가 축소됨으로 내부리드가 길어진다. 이 리드의 미세화 및 리드길이의 증가는 인덕턴스 성분을 증대한다.
리드중 전원용 리드에는 반도체 펠릿의 입출력단 회로가 일제히 동작하는 때에 대전류가 흐른다. 이 대전류는 전술한 인덕턴스 성분에 의하여 반도체 펠릿에 탑재된 회로에서 사용되는 전원에 흔들림이 생겨 전원 노이즈를 발생한다. 이 때문에 반도체 펠릿에 탑재된 회로에 오동작이 많이 발생하고, 수지 봉지형 반도체 장치의 전기적 신뢰성을 저하한다.
이와같은 기술과제를 해결하는 기술로서, U.S.P. 4,835,120에 기재되는 기술이 유효하다. 이 기술은 QFP 구조의 수지 봉지형 반도체 장치에 전원용 금속판을 설치한 것이다. 이 전원용 금속판은 내부리드에 마주대하는 위치에 절연재를 사이에 두고 배치된다. 전원용 금속판은 반도체 펠릿의 외부단자에 그 근방에 있어서 본딩 와이어로 전기적으로 접속된다. 또, 전원용 금속판은 전원용 내부리드의 타단측에 웰드법에 의하여 전기적으로 병렬로 삽입되고, 전원용 내부리드의 인덕턴스를 저감할 수가 있다. 따라서, QFP 구조의 수지 봉지형 반도체 장치는 전원 노이즈를 상기 전원용 금속판으로 저감할 수가 있다.
본 발명자는 상기한 QFP 구조의 수지 봉지형 반도체 장치에 있어서 다음의 문제점이 생기는 것을 알아냈다.
상기 수지 봉지형 반도체 장치는 반도체 펠릿의 외부단다, 전원용 내부리드의 각각과 전원용 금속판과의 사이를 와이어 본딩방식 및 웰드 방식의 2종류의 접속방식으로 접속한다. 이때문에, 상기 전원용 금속판과의 접속구조가 복잡하게 됨으로, QFP 구조의 수지 봉지형 반도체 장치의 구조가 복잡하게 된다고 하는 문제가 있었다.
또, 상기 QFP 구조의 수지 봉지형 반도체 장치는, 두 번의 접속공정을 필요로 하므로, 제조 프로세스가 증가한다고 하는 문제가 있었다.
또, 상기 QFP 구조의 수지 봉지형 반도체 장치는, 복수 종류의 전원을 사용하는 경우, 상기 전원용 금속판을 복수매 쌓아겹칠 필요가 발생하므로, QFP 구조의 수지 봉지형 반도체 장치의 구조가 복잡하게 된다고 하는 문제가 있었다.
또, 상기 QFP 구조의 수지 봉지형 반도체 장치는 수지 봉지부의 전역에 전원용 금속판을 설치함으로 전원용 금속판의 상하 각각의 수지의 접착면적이 저하한다. 그 때문에, 수지로 봉한후에 갈라짐이 생김으로, QFP 구조의 수지 봉지형 반도체 장치의 내습성이 열화한다고 하는 문제가 있었다.
또, 상기 QFP 구조의 수지 봉지형 반도체 장치는 수지 봉지부의 전역에 전원용 금속판을 설치함으로 수지로 봉하는 때의 수지의 유출경로가 저하한다. 이 때문에 수지의 유출성이 열화되고, 보이드의 발생등 QFP 구조의 수지 봉지형 반도체 장치의 생산율이 저하한다.
또, 상기 QFP 구조의 수지 봉지형 반도체 장치는 전원용 금속판 및 절연체가 펀칭가공으로 형성된다. 전원용 금속판의 단면은 펀칭 가공시에 연성이 있으므로 버어(burr)로서 돌출하고, 이 버어는 전원용 금속판과 내부리드와를 단락시킨다. 이 때문에, QFP 구조의 수지 봉지형 반도체 장치의 전기적 신뢰성이 저하한다고 하는 문제가 있었다.
또, 상기 QFP 구조의 수지로 봉한 반도체 장치는 상기 전원용 금속판의 하면전역이 노출된다. 전원용 금속판의 본딩 와이어의 본딩 영역의 표면은 금(Au)도금층이 설치된다. Au 도금층은 결합성을 향상할 목적으로 설치된다. 이 때문에, 상기 전원용 금속판의 하면적 위에 Au 도금층이 형성됨으로 Au의 사용층이 증대하고, QFP 구조의 수지 봉지형 반도체 장치의 제조비용이 증대한다고 하는 문제가 있었다.
또, 상기 QFP 구조의 수지 봉지형 반도체 장치는 전원용 금속판의 하면과 수지로 봉한 부와의 접착성이 나쁘다. 이 때문에, 상기 전원용 금속판과 수지로 봉한 부와의 계면에 박리가 생기고, 이 박리는 수지로 봉하여 막는부의 갈라짐을 유발함으로 QFP 구조의 수지 봉지형 반도체 장치의 내습성을 열화시킨다고 하는 문제가 있었다.
본 발명의 목적은 수지 봉지형 반도체 장치의 구조를 간단화하는 것이 가능한 기술을 제공하는 곳에 있다.
본 발명의 다른 목적은 수지 봉지형 반도체 장치의 제조 프로세스를 저감함이 가능한 기술을 제공함에 있다.
본 발명의 다른 목적은 수지 봉지형 반도체 장치의 전기적 신뢰성을 향상함이 가능한 기술을 제공함에 있다.
본 발명의 다른 목적은 수지 봉지형 반도체 장치의 생산율을 향상함이 가능한 기술을 제공함에 있다.
본 발명의 다른 목적은 수지 봉지형 반도체 장치의 제조비용을 저감함이 가능한 기술을 제공함에 있다.
본 발명의 상기 및 기타의 목적과 신규인 특징은 본 명세서의 설명 및 첨부도면에 의하여 명백해 질 것이다.
본원에 있어서 개시되는 발명중 대표적인 것의 개요를 간단히 설명하면, 하기와 같다.
(1) QFP 구조의 수지 봉지형 반도체 장치에 있어서, 방형상의 평면과 사방으로 둘러싸인 외주부로 이루어진 소자 형성면을 가지며, 상기 소자 형성면상에 복수의 제1 및 제2본딩패드가 형성된 반도체 펠릿과, 상기 반도체 펠릿 소자 형성면보다도 평면형상의 면적이 크고, 또 상기 반도체 펠릿이 그 위에 탑재되어 있는 주면과 이것에 대향하는 이면으로 이루어진 금속판과, 평면형상이 방형상을 하고 있으며, 상기 반도체 펠릿과 상기 금속판을 봉지하고 있는 수지 봉지체와 상기 제1본딩패드와 전기적으로 접속되며, 또한 각각이 상기 수지 봉지체의 4변으로부터 돌출되어 있는 외부리드와, 상기 수지 봉지체의 내부이며 또한 상기 제1본딩패드의 근방에 연장되어 위치하고 있는 선단부를 갖는 내부리드로 이루어진 복수의 제1리드와, 상기 금속판과 전기적으로 접속되며, 각각이 상기 수지 봉지체의 4변으로부터 돌출되어 있는 외부리드와, 상기 수지 봉지체의 내부이며, 동시 상기 제2본딩 패드로부터 떨어져 위치하고 있는 선단부를 갖는 내부리드로 이루어진 복수의 제2리드로서 상기 제2리드의 선단부는, 상기 제2리드의 선단부와 제2본딩패드간의 거리가 상기 제1리드의 선단부와 제1본딩패드간의 거리보다도 커지도록 배치되어 있는 제2리드와, 상기 제1리드의 선단부와, 상기 제1본딩패드를 각각 전기적으로 접속하고 있는 제1본딩와이어와, 상기 금속판의 제1부분과, 상기 제2본딩패드의 각각을 전기적으로 접속하고 있는 제2본딩와이어와, 상기 금속판의 제2부분과, 상기 제2리드의 선단부를 전기적으로 접속하고 있는 제3본딩와이어로 이루어지며, 상기 금속판은, 상기 금속판의 주면으로부터 이면에 달하는 복수의 관통공을 갖는다. 게다가, 상기 QFP 구조의 수지 봉지형 반도체 장치에 있어서, 상기 금속판은 전기 반도체 펠릿의 외주부에 따라 연장되는 제1부분과, 상기 제1부분에 연속하여 형성되고, 또 상기 제1부분으로부터 멀어지는 방사상 방향으로 연장되는 복수의 제2부분으로 이루어지며, 사기 금속판의 제2부분의 각각은 상기 제2리드의 폭보다도 크며 상기 제2부분의 각각의 위에는 상기 제2리드와 제1리드가 연장되어 배치되어 있다.
(2) 상기 (1)의 필름기판의 금속판을 동일 평면상에 놓고 전원의 종류마다 복수로 분할한다.
(3) 상기 (1)의 필름기판의 주변부분에 복수개의 관통공을 설치한다.
(4) 상기 (1)의 필름기판의 상기 수지의 주입구의 근방에 절결부를 설치한다.
(5) 상기 (1)의 필름기판은 평면형상을 사각형으로 구성하고, 이 필름기판의 사각형상의 모든 코너부에 절결부를 설치한다.
(6) 상기 (1)의 필름기판의 주변부중 상기 전원용 외부단자와 전원용 내부리드와의 사이의 영역이외의 영역을 제거한다.
(7) 상기 (1)의 필름기판의 절연재를 금속판에 비해서 약간 큰 사이즈로 구성한다.
(8) 상기 (1)의 QFP 구조의 수지 봉지형 반도체 장치의 형성방법에 있어서, 금속판위에 본딩용 리세스를 갖는 절연재를 적층한 필름기판을 형성하는 공정과, 이 필름기판의 노출하는 금속판 밑의 표면을 피복재로 덮는 공정과, 상기 필름기판의 절연재의 본딩용 리세스에서 노출하는 금속판위의 표면에 금속도금층을 형성하는 공정과, 상기 필름기판위의 대략 중앙부에 반도체 펠릿를 배치함과 동시에 이 필름기판위의 주변에 상기 필름기판의 금속판과 전기적으로 분리된 상태로 상기 내부리드를 배치하는 공정과, 상기 반도체 펠릿의 외부단자중 전원용 외부단자와 상기 필름기판의 금속판의 중앙부와의 사이, 상기 내부리드중 전원용 내부리드와 상기 금속판의 주변부와의 사이의 각각을 상기 금속도금층을 개재시켜서 본딩 와이어로 전기적으로 접속하는 공정과, 상기 필름기판, 반도체 펠릿 내부리드의 각각을 수지로 봉하는 공정과를 갖춘다.
(9) 상기 (8)의 필름기판의 금속판은 상기 절연재, 피복재의 각각에 비해서 작은 사이즈로 구성된다.
(10) 상기 (1) 내지 (9)의 반도체 펠릿은 필름기판의 절연재를 제거한 금속판의 표면위에 탑재된다.
(11) 상기 (1) 내지 (9)의 반도체 펠릿은 필름기판의 절연재의 표면위에 탑재되고, 상기 필름기판의 금속판의 노출하는 표면위에 금속도금층을 설치한다.
상기 (1)에 의하면, 각각 상이한 접속위치의 관계에 있는 상기 전원용 외부단자와 금속판과의 사이, 전원용 내부리드와 금속판과의 사이를 하나의 와이어 본딩 방식으로 접속할 (웰드방식을 없게함) 수가 있으므로, 이 접속구조를 간단화하고, QFP 구조의 수지 봉지형 반도체 장치의 구조를 간단화할 수가 있다. 또, 상기 전원용 외부단자와 금속판과의 사이, 전원용 내부리드와 금속판과의 사이의 각각을 한번의 와이어 본딩 공정으로 접속할 수가 있으므로, 접속공정수를 저감하고, QFP 구조의 수지 봉지형 반도체 장치의 제조 프로세서를 저감할 수가 있다. 또, 상기 필름기판의 금속판은, 상기 전원용 외부 단자와 전원용 외부단자와 금속판과의 사이, 전원용 내부리드와 금속판과의 사이의 각각을 한번의 와이어본딩 공정으로 접속할 수가 있으므로 접속공정수를 저감하고, QFP 구조의 수지 봉지형 막기형 반도체 장치의 제조 프로세스를 저감할 수가 있다. 또, 상기 필름기판의 금속판은, 상기 전원용 외부 단자와 전원용 외부리드와의 사이의 인덕턴스 성분을 저감하고, 전원 노이즈를 저감할 수가 있기 때문에 반도체 펠릿의 오동작을 저감하고, QFP 구조의 수지 봉지형 반도체 장치의 전기적 신뢰성을 향상할 수가 있다. 또, 상기 필름기판의 금속판은 반도체 펠릿의 이면 면적을 실질적으로 증가하고, 반도체 펠릿으로 발생한 열을 넓은 면적에서 수지 봉지부를 통하여 외부로 방출할 수가 있으므로, QFP 구조의 수지로 봉한 반도체 장치의 방열효율을 향상할 수가 있다.
상기 (2)에 의하면, 상기 필름기판의 금속판의 층수를 저감하고, 필름기판의 구조를 단순화할 수가 있기 때문에 수지 봉지형 반도체 장치의 구조를 간단화할 수가 있다.
상기 (3)에 의하면, 상기 필름기판위, 필름기판 아래의 각각의 수지를 상기 관통공을 통하여 접착할 수가 있으므로 수지로 봉한 부의 갈라짐 및 필름기판과 수지와의 박리를 방지하고, QFP 구조의 수지 봉지형 반도체 장치의 내습성을 향상할 수가 있다.
상기 (4)에 의하면, 상기 필름기판 위 아래 사이를 흐르는 수지의 유출경로를 증가하고, 수지의 유출성을 양호한 방향으로 향상할 수가 있으므로, 보이드 발생을 저감하고, QFP 구조의 수지 봉지형 반도체 장치의 생산률을 향상할 수가 있다.
상기 (5)에 의하면, 상기 필름기판의 상하면을 흐르는 수지의 유출경로를 더욱 증가함과 동시에 수지의 유출경로에 대칭성을 갖게하여 수지의 유출성을 보다 양호한 방향으로 향상할 수가 있으므로, QFP 구조의 수지 봉지형 반도체 장치의 생산률을 향상할 수가 있다.
상기 (6)에 의하면, 상기 필름기판위, 필름기판밑의 각각의 수지를 필름기판의 주변부를 제거한 영역에서 접착할 수가 있기 때문에 수지로 봉한 부의 갈라짐 및 필름기판과 수지와의 박리를 방지하고, QFP 구조의 수지 봉지형 반도체 장치의 내습성을 향상할 수 있음과 동시에 상기 필름기판의 상하 사이를 흐르는 수지의 유출경로를 증가하고, 수지의 유출성을 양호한 방향으로 향상할 수가 있으므로 보이드 발생을 저감하고, QFP 구조의 수지 봉지형 반도체 장치의 생산성을 향상할 수가 있다. 상기 (7)에 의하면, 상기 필름기판의 펀칭 가공시에 펀칭 공구가 금속판에 맞붙지 않고, 금속판의 단면의 버어의 발생이 없으므로 금속판과 내부리드와의 사이의 단락을 방지하고, QFP 구조의 수지 봉지형 반도체 장치의 전기적 신뢰성을 향상할 수가 있다. 또, 상기 필름기판의 금속판의 단부와 내부리드와의 사이의 격리거리를 상기 절연재로 증가할 수가 있으므로 양자간의 단락을 방지하고, QFP 구조의 수지 봉지형 반도체 장치의 전기적 신뢰성을 향상할 수가 있다.
상기 (8)에 의하면, 상기 필름기판의 절연재에 형성된 본딩용 개구에서 규정된 금속판위의 표면에만 금속도금층을 형성할 수가 있으므로 상기 금속도금층을 형성할 수가 있으므로 상기 금속도금층의 사용량을 저감하고, QFP 구조의 수지 봉지형 반도체 장치의 제품 비용을 저감할 수가 있다.
상기 (9)에 의하면, 상기 필름기판의 금속판의 단부를 피복재로 덮을 수가 있으므로, 보다 금속도금층의 사용량을 저감하고, QFP 구조의 수지 봉지형 반도체 장치의 제조비용을 저감할 수가 있다.
상기 (10)에 의하면, 상기 필름기판의 절연재에 해당하는 분, 반도체 펠릿의 이면측의 열방출 경로의 열저항을 저감할 수가 있으므로, QFP 구조의 수지 봉지형 반도체 장치의 방열효율을 향상할 수가 있다.
상기 (11)에 의하면, 상기 필름기판의 반도체 펠릿의 배치 면적에 해당하는 분, 상기 금속도금층이 설치되는 영역을 저감할 수 있으므로, QFP 구조의 수지 봉지형 반도체 장치의 제조비용을 저감할 수가 있다.
이하, 본 발명의 구성에 관하여 QFP 구조를 채용하는 수지 봉지형 반도체 장치에 본 발명을 적용한 실시예와 함께 설명한다.
또한, 실시예를 설명하기 위한 모든 그림에 있어서, 동일기능을 갖는 것은 동일부호를 붙이고, 그 반복되는 설명은 생략한다.
본 발명의 QFP 구조를 채용하는 수지 봉지형 반도체 장치를 제1도(요부 평면도), 제2도(제1도의 Ⅱ-Ⅱ 절단선으로 자른 단면도)의 각각으로 나타낸다.
QFP 구조를 채용하는 수지 봉지형 반도체 장치(1)는, 제1도 및 제2도에 나타내는 바와같이, 필름기판(4) 위에 반도체 펠릿(반도체 칩)(2), 내부리드(3A)의 각각이 배치된다. 반도체 펠릿(2)은 평면형상이 사각형상(본 실시예에 있어서는 실질적으로 정방형상)으로 구성된다. 내부리드(3A)는, 상기 반도체 펠릿(2)을 중심으로하고, 4방향으로 방사상으로 배치된다. 즉, 반도체 펠릿(2)은 내부리드(3A)의 선단부(펠릿측의 일단)에서 주위를 규정된 영역내에 배치된다. 상기 내부리드(3A)의 타단측은 외부리드(핀)(3B)에 일체로 구성된다. 상기 반도체 펠릿(2), 내부리드(3A), 필름기판(4)의 각각은 수지 봉지부(레신)(5)로 기밀하게 봉지된다. 수지 봉지부(5)는 그 각변이 상기 반도체 펠릿(2)의 사각형상의 각변에 대략 평행한 평면형상이 사각형으로 구성된다. 본 실시예의 QFP 구조를 채용하는 수지 봉지형 반도체 장치(1)는 40×40㎟의 외형 사이즈(수지 봉지부(5)의 사이즈)로 구성되고, 수지 봉지부의 사방으로부터 돌출되어 있는 232개의 외부리드(3B)를 갖추고 있다. 수지 봉지부(5)의 두께는 약 4mm로 구성된다.
상기 반도체 펠릿(2)은 예를들면 단결정 규소로 형성된다. 이에 한정되지 않지만, 반도체 펠릿(2)은 약 11.4×11.4㎟의 펠릿 사이즈로 구성되고, 약 0.4mm의 두께로 구성된다. 반도체 펠릿(2)의 표면의 소자형 선면에는 복수의 반도체 소자로 형성된 소정의 회로가 탑재된다. 이에 한정되지 않지만, 반도체 펠릿(2)은 CMOS 게이트 어레이로 구성된다.
상기 내부리드(3A) 중 수지 봉지체내에 있어서 길이가 긴 제1리드의 선단부는 반도체 펠릿(2)의 각변을 따라서 그것의 근방에 대향하여 배열된다. 내부리드(3A)는 상술과 같이 반도체 펠릿(2)을 중심으로 방사상으로 4방향으로 배치되고, 이 QFP 구조를 채용하는 수지 봉지형 반도체 장치(1)는 소위 4방향리드 구조로 구성된다. 내부리드(3A), 외부리드(3B)의 각각은 예를들면, Fe-Ni 합금(예를들면 42 또는 50%의 Ni를 함유)로 구성된다. 내부리드(3A), 외부리드(3B)의 각각은 동일한 리드 프레임으로 형성된다. 리드 프레임은 상기 합금판을 펀칭가공 또는 부식가공 함으로써 형성된다. 내부리드(3A), 외부리드(3B)의 각각은 예를들면 0.15mm의 두께로 형성된다.
또, 상기 내부리드(3A), 외부리드(3B)의 각각은 Cu 합금 또는 무산소동(OFC)으로 형성해도 좋다.
내부리드(3A)중, 기준전원전압 Vss가 인가되는 내부리드(3A) 즉, 제2리드는 필름기판(4)의 주변부와 겹치는 정도로 다른 내부리드(3A)에 비해서 짧게 구성된다. 기준 전원 전압 Vss는 예를들면 반도체 펠릿(2)에 탑재된 회로의 기준전위 OV이다. 반도체 펠릿(2)의 회로에는 긴(짧아도 좋다) 내부리드(3A)를 개재시켜서 동작 전원전압 Vcc가 공급된다. 동작 전원전압 Vcc는 예를들면 회로의 동작전압 5V이다.
상기 내부리드(3A)의 선단부, 상기 반도체 펠릿(2)의 표면 외주부에는 복수의 제1 및 제2외부단자(본딩패드)가 배치되어 있고 그 각각은 본딩 와이어(6)를 개재시켜서 전기적으로 접속된다. 본딩와이어(6)는 예를들면 Au 와이어를 사용하고, 이 Au 와이어는 예를들면 30 내지 32㎛ 정도의 직경의 것을 사용한다. 본딩와이어(6)는 이에 한정되지 않지만 볼본딩방식 또는 웨지본딩 방식으로 본딩된다.
내부리드(3A)의 상기 본딩 와이어(6)의 일단이 접속되는 본딩 영역의 표면에는 제2도에 나타내는 바와같이 금속도금층(8)이 설치된다. 이 금속도금층(8)은, 예를들면 Ag 도금층으로 형성하고, 예를들면 약 5 내지 10㎛ 정도의 막두께로 형성한다. 금속도금층(8)은 내부리드(3A)와 본딩와이어(6)와의 접착성을 향상할 목적으로 형성된다. 반도체 펠릿(2)의 외부단자는 기본적으로 알미늄 합금막으로 형성된다. 이 알미늄 합금막은 반도체 펠릿(2)에 탑재되는 회로사이를 접속하는 배선과 동일 도전층으로 형성된다. 상기 외부단자의 상기 본딩와이어(6)의 타단이 접속되는 영역의 표면에는 적어도 접착성을 향상하는 금속막을 형성한다.
상기 필름기판(4)은, 제2도에 나타내는 바와같이, 상층측(펠릿 탑재측)에서 절연재(4A), 금속판(4B), 피복재(4C)의 각각을 쌓아 겹친 다층구조로 구성된다. 본 실시예의 필름기판(4)은 동 제2도에 나타내는 바와같이 3층 구조로 구성된다.
상기 필름기판(4)의 절연재(4A)는 금속판(4B)의 반도체 펠릿(2)의 탑재측의 표면상으로 접착된다. 이 절연재(4A)는 주로 금속판(4B), 내부리드(3A)의 각각을 전기적으로 분리할 목적으로 구성된다. 절연재(4A)는 유리 에폭시계 수지 필름으로 형성되고, 예를들면 약 1.0mm의 두께로 형성된다. 절연재(4A)는 수지 봉지부(5)의 평면 사이즈에 비해서 작은 사이즈를 갖고, 이 수지 봉지부(5)의 거의 전역에 설치된다. 절연재(4A)는 예를들면 약 38×38㎟ 정도의 큰 사이즈로 구성된다.
상기 절연재(4A), 내부리드(3A)의 각각은 도시하지 않는 접착층으로 접착된다. 이 접착층은 예를들면, 약 20㎛ 정도의 막두께를 갖는 테이프상의 에폭시계 수지 접착제를 사용한다. 이 테이프상의 에폭시계 수지 접착제는 적어도 절연재(4A), 내부리드(3A)의 각각이 중합하는 전역에 설치된다. 제1도에 나타내는 바와같이 수지 봉지부(5)의 각부에서 반도체 펠릿(2)의 코너부 근방까지 각 내부리드(3A)를 따라서 테이프 지지용리드(3C)가 설치된다. 이 테이프 지지용리드(3C)는 상기 내부리드(3A), 외부리드(3B)의 각각과 동일한 리드프레임으로 형성된다. 테이프 지지용리드(3C)는, 상기 테이프상의 에폭시계 접착제의 풀칠하는 부분으로 사용되고, 내부리드(3A)의 위치의 불균형을 저감할 수 있도록 구성된다.
상기 절연재(4A)의 중앙부분에는 펠릿 탑재용 리세스(4K)가 구성되고, 이 펠릿 탑재용 리세스(4K)는 하층의 금속판(4B)의 표면을 노출시킨다. 상기 반도체 펠릿(2)은 이 펠릿 탑재용 리세스(4K)로 규정된 영역내에 있어서 금속판(4B)의 표면위에 탑재된다. 펠릿 탑재용 리세스(4K)로 규정된 영역내에 있어서 금속판(4B)의 표면상에는 금속도금층(7)이 설치된다. 금속도금층(7)은 예를들면 Ni 도금층, Au 도금층은, Au 도금층의 양을 저감하고, 또한 금속판(4B)의 표면과 Au 도금층과의 접착성을 향상한다. Ni 도금층은 예를들면 1 내지 8㎛ 정도의 막두께로 형성된다. Au 도금층은, 접착성을 향상하고, 또한 반도체 펠릿(2)의 이면과 Au-Si 공정합금을 형성하는 목적으로 형성된다. Au 도금층은 예를들면 0.3 내지 1.0㎛ 정도의 막두께로 형성된다. Au 도금층은 Ni 도금층과의 확산량이 많은 경우에 1.0㎛ 이상의 막두께로 형성된다. 즉 상기 반도체 펠릿(2), 금속판(4B)의 각각은 상기 금속도금층(7)을 계재시켜, Au-Si공정합금층을 형성하여 고착된다. 또, 양자는 수지 페이스트 등의 접착제에 의하여 접착해도 좋다.
상기 필름기판(4)의 절연재(4A)의 상기 펠릿 탑재용 리세스(4K)의 주위의 근방에는 본딩용 리세스(4D)가 배치된다. 이 본딩용 리세스(4D)는 반도체 펠릿(2)의 기준 전원전압 Vss가 인가되는 외부단자, 즉 제2본딩패드의 근방에 배치된다. 이에 한정되지 않지만, 본 실시예에 있어서는 본딩용 리세스(4D)는 8개 배치된다.
한편, 절연재(4A)의 주변부분(외부리드(3B)의 근방)에는 본딩용 리세스(4E)가 배치된다. 이 본딩용 리세스(4E)는 상기의 기준전원전압 Vss 인가되는 짧은 내부리드, 즉 제2리드(3A)의 선단부의 근방에 배치된다. 이 본딩용 리세스(4D), 상기 본딩용 리세스(4E)의 각각은 이에 한정되지 않지만 예를들면 직경 1.0mm의 관통공으로 형성된다. 즉, 본딩용 리세스(4D, 4E)의 각각은 금속판(4B)의 표면을 노출시킨다. 상기 본딩용 리세스(4D)는 반도체 펠릿(2)의 기준전원전압 Vss이 인가되는 외부단자, 즉 제2본딩패드와 금속판(4B)의 각각을 전기적으로 접속하는 리세스로 사용된다. 동일하게, 상기 본딩용 리세스(4E)는 기준전원전압 Vss가 인가되는 내부리드, 즉 제2리드(3A)와, 금속판(4B)의 각각을 전기적으로 접속하는 리세스로서 사용된다. 이 외부단자와 금속판(4B) 사이의 접속은 제2본딩와이어에 따라, 내부리드(3A)와 금속판(4B) 사이의 접속은 제3본딩와이어에 의해 실시된다. 이 본딩와이어(6)는 상기 반도체 펠릿(2)의 신호, 동작전원전압 Vcc의 각각이 인가되는 외부단자, 즉 제1본딩패드와 내부리드(3A)와의 사이를 접속하는 본딩와이어(6), 즉 제1본딩 와이어와 동일한 것이 사용된다. 제2리드의 선단부는 제2리드의 선단부와 제2본딩패드간의 거리가, 제1리드의 선단부와 제1본딩패드간의 거리보다 커지도록 배치되어 있다.
상기 기준전원전압 Vss가 인가되는 외부단자, 즉 제2본딩패드, 내부리드(3A)의 각각에 접속된 금속판(4B)은 상기 외부단자, 내부리드(3A)의 각각의 사이를 전기적으로 접속하는 기준전원전압용 배선으로서 사용된다. 이 기준전원전압용 배선으로서 사용되는 금속판(4B)은, 제1도에 나타내는 바와같이, 1개의 내부리드(3A)의 나비치수에 비해서 상당히 큰 나비치수로 구성된다. 단순 계산에 의하면, 금속판(4B)은 232개의 외부리드(3B)에 대응한 면적으로 형성되고, 기준전원전압 Vss가 인가되는 내부리드(3A)는 8개 배치됨으로 기준전원전압 Vss가 인가되는 1개의 내부리드(3A)에 대해서 금속판(4B)의 나비치수는 29개분의 내부리드(3A)의 나비치수와 그들의 격리치수와를 가산한 치수에 해당한다.
상기 금속판(4B)은 전기전도성이 양호한 재료로 형성되고, 이에 아울러 열전도성을 갖는 재료이면 최적이다. 즉, 금속판(4B)은 상술과 같이 기준전원전압용 배선으로서 사용됨으로, 저항치가 작은편이 좋다. 또, 금속판(4B)은 반도체 펠릿(2)에 탑재된 회로동작에서 발생하는 열을 반도체 펠릿(2)의 이런(회로 탑재면에 마주대하는 면) 측에서 수지 봉지부(5)를 개재시켜서 그 외부에 방열될 수 있도록 열저항치가 작은 편이 좋다. 반도체 펠릿(2)이 직접 탑재된 금속판(4B)(기준전원전압용 배선으로서 사용되는 금속판(4B)과는 동층이지만 전기적으로 분리시켜짐)은 반도체 펠릿(2)의 평면 면적에 비해서 그 평면형상의 면적이 약간 큰 사이즈로 형성되고, 넓은 면적으로 반도체 펠릿(2)에서 발생한 열을 외부로 방열될 수 있도록 구성된다. 이 금속판(4B)은 예를들면 Cu판(Cu박)으로 형성하고, 이 Cu판은 약 0.6 내지 0.8mm의 두께로 형성된다. 또 금속판(4B)은 Fe-Ni합금(함유량은 42 또는 50%인 Ni를 함유)도 좋다.
상기 금속판(4B)은 동일층에 있어서 복수개로 분할된다.
본 실시예에 있어서, 금속판(4B)은 4분할된다(반도체 펠릿(2)의 탑재된 영역을 함유하면 5분할 된다). 본 실시예에 있어서는 4분할된 금속판(4B)의 각각은 동일기준전원 전압용 배선으로서 사용된다. 이에 한정되지 않지만, 상기 분할된 금속판(4B)은 입력단회로용, 출력단회로용, 내부회로용의 각각에 나누어 사용할 수가 있다.
또, 분할된 금속판(4B)은 기준전원전압용 배선, 동작 전원전압용 배선의 각각으로 나누어서 사용할 수도 있다. 즉, 동일층내에 있어서 분할된 금속판(4B)의 각각에는 복수 전원의 각각이 인가된다.
상기 금속판(4B)은, 절연재(4A)의 평면형상과 실질적으로 동일형상으로 형상되고, 절연재(4A)의 평면 사이즈에 비해서 예를들면 0.2mm 정도이상 작게 형성된다. 이 금속판(4B)의 사이즈의 축소화의 제어는 후술하는 부식등에 의하여 실시한다. 금속판(4B)의 사이즈의 축소화는 필름기판(4)의 외형의 펀칭가공시에 필름기판(4)의 단면에 있어서, 금속판(4B)이 그 연성에 의하여 비어가 생기는 것을 방지할 목적을 실시된다. 이 비어의 발생은 필름기판(4)의 단면에 있어서 금속판(4B)과 내부리드(3A)와의 격리치수를 절연재(4A)를 개재시켜서 증가할 수가 있다.
상기 필름기판(4)의 피복재(4C)는 상기 금속판(4B)의 상기 절연재(4A) 각 접착된 면과 상이한 이면에 접착된다. 이 피복재(4C)는 예를들면 절연성을 갖는 약 10 내지 20㎛ 정도의 막두께를 갖는 솔더레지스트막(예를들면 열경화성 수지막)으로 형성된다. 이 피복재(4C)는 상기 금속판(4B)의 절연재(4A) 측의 표면중, 본딩용 리세스(4D, 4E), 펠릿 탑재용 리세스(4K)의 각각으로 규정된 영역내에 한하여 금속도금층(7)을 형성하는 도금용 마스크로서 사용된다.
또, 피복재(4C)는 필름기판(4)과 수지로 봉한 부(5)와의 접착성을 금속판(4B)에 비해서 향상할 수가 있다.
상기 피복재(4C)는 절연재(4A)의 평면형상과 실질적으로 동등하게 실질적으로 동일 사이즈로 형성된다. 즉, 피복재는, 상기 금속판(4B)의 평면 사이즈에 비해서 크게 형성되고, 금속판(4B)의 단면을 피복한다. 즉, 피복재(4C)는 상기 금속도금층(7)의 불필요한 영역을 보다 저감할 수가 있다.
필름기판(4)은 제1도 및 제2도에 나타내는 바와같이 금속판의 주면부터 이면에 달하는 복수의 관통공(4F)이 배치된다. 관통공(4F)은 필름기판(4)의 절연재(4A), 금속판(4B), 피복재(4C)의 각각을 통하여 필름기판(4)의 상하 각각의 수지 봉지부(5)를 밀착시킨다. 관통공(4F)은 이에 한정되지 않지만 필름기판(4)의 본딩용 리세스(4D, 4E)의 각각으로 규정된 영역내에 있어서, 규칙적으로 복수개 배치된다. 이 관통공(4F)은 상기 필름기판(4)의 단부와 동일하게 절연재(4A)에 형성되는 관통공(4F)에 비해서 금속판(4B)에 형성되는 관통공을 크게 형성한다. 또, 관통공(4F) 중금속판(4B)에 형성되는 관통공의 표면은 피복재(4C)로 피복된다. 이 관통공(4F)은, 이에 한정되지 않지만, 상기 본딩용 리세스(4D, 4F)의 사이즈와 실질적으로 동일 사이즈로 형성된다.
또, 제1도에 나타내는 바와같이, QFP 구조의 수지 봉지형 반도체 장치(1)는, 수지로 봉할때의 수지의 주입구(레신 게이트)를 그림중 좌상에 배치하고, 우하에 (화살표시 G방향으로) 향해서 수지를 주입하는 방식을 채용한다. 즉, 수지의 주입구는 수지 봉지부(5)의 하나의 코너부에 배치된다. 수지의 주입구는 수지 봉지부(5)의 코너부는 다른 코너부에 비해서 잘라져 있고, 또 타이바(3C)의 형상도 다른 코너부와 상이되어 있고, 수지의 주입구의 사이즈가 크게 취하여져 있는 바와같이 구성된다. 이와같은 주입방식을 채용하는 QFP 구조의 수지 봉지형 반도체 장치(1)는 상기 필름기판(4)의 상기 수지의 주입구에 마주대하는 그 근방에 절결부(4G)가 설치된다. 절결부(4G)는 필름기판(4)의 각변을 향해서 약 45도의 각도를 갖는 필름기판(4)의 코너부를 잘라낸 형상으로 구성된다. 절결부(4G)는 필름기판(4)의 코너부에서 각변을 따라서 약 5 내지 6mm의 치수로 잘라져 있다. 이 절결부(4G)는 수지로 봉할때에 필름기판(4)의 상하사이를 흐르는 수지의 유출 경로의 단면 사이즈를 증가할 수가 있다. 즉, 절결부(4G)는 수지로 봉할때에 금형(수지 봉지부(5)에 해당함)의 태반의 영역을 점유하는 필름기판(4)으로 수지의 흐름이 저지되지 않도록, 그리고 보이드가 발생하지 않도록 구성된다.
또, 상기 필름기판(4)은 상기 수지의 주입구의 근방이외의 다른 모든 코너부에 상기 절결부(4C)와 실질적으로 동일한 절결부(4H, 4I, 4J)의 각각이 설치된다. 즉, 필름기판(4)은 모든 코너부에 절결부(4G 내지 4J)를 형성하고, 대칭성을 갖게하여 보다 수지의 흐름을 양호하게 하도록 구성된다. 또, 이들의 절결부(4G 내지 4J)는 필름기판(4)에 형성된 관통공(4F)과 동일하게 필름기판(4)의 상하 각각의 수지 봉지부(5)의 접착성을 향상할 수가 있다.
상기 수지 봉지부(5)는 예를들면 페놀 경화형 에폭시계 수지로 형성된다. 이 페놀 경화형 에폭시계 수지에는 실리콘 고무 및 필터가 첨가된다. 실리콘 고무는 페놀 경화형 에폭시계 수지의 열팽창율을 저하시키는 작용이 있다. 필터는 산화규소입으로 형성되고, 동일하게 페놀 경화형 에폭시계 수지의 열팽창율을 저하시키는 작용이 있다. 즉, 이 페놀 경화형 에폭시계 수지는 저열팽창을 함으로 저응력화 된다.
다음에, 상기 QFP 구조의 수지 봉지형 반도체 장치(1)의 형성방법에 관하여, 제3도 내지 제9도(각 형성공정마다 나타내는 요부 단면도)를 사용하여 간단히 설명한다.
우선, 필름기판(4)의 기재의 일부가 되는 절연재(4A)를 준비한다. 절연재(4A)는 복수개의 QFP 구조의 수지 봉지형 반도체 장치(1)의 필름기판(4)의 절연재(4A)를 형성될 수 있도록, 테이프상으로 형성된다. 절연재(4A)는 사전에 펠릿 탑재용 리세스(4K), 본딩용 리세스(4D, 4E), 관통공(4F)의 일부가 되는 관통공(4F)의 각각이 형성된다. 이 펠릿 탑재용 리세스(4K), 본딩용 리세스(4D, 4E), 관통공(4F)의 각각은 예를들면 펀칭가공에 의하여 형성된다.
다음에, 제3도에 나타내는 바와같이, 상기 절연재(4A)의 이면에 금속판(4B)을 접착한다. 금속판(4B)은 절연재(4A)에 접착성을 갖는 경우에는 그대로 풀칠하여 붙이고, 절연재(4A)에 접착성을 갖지 않는 경우에는 접착제를 개재시켜서 절연재(4K)를 풀칠하여 붙인다.
다음에, 제4도에 나타내는 바와같이, 상기 금속판(4B)에 패터닝을 실시하고, 상기 제1도의 평면도에 나타내는 형상 즉 금속판(4B)의 외형을 규정하고 또한 관통공(4F)의 일부가 되는 관통공을 금속판(4B)에 형성한다. 금속판(4B)은 사진석판인쇄 기술로 형성된 부식 마스크로 사용하고, 등방성 부식을 사용하여, 패터닝된다. 필름기판(4)의 외형이 되는 금속판(4B)의 단면은 뒤에 규정되는 필름기판(4)의 외형치수에 비해서 약간 작은 사이즈로 형성된다. 이 금속판(4B)의 사이즈의 축소화는 부식의 사이드 에칭에 의하여, 또 사전에 에칭마스크의 사이즈를 축소함으로써 실시할 수 있다. 이 금속판(4B)의 단면의 치수의 축소화와 동시에, 금속판(4B)에 형성되는 관통공은 상기 절연재(4A)의 관통공(4F)에 비해서 큰 사이즈로 형성된다. 이 금속판(4B)에 관통공을 형성함으로써, 상기 절연재(4A)에 형성된 관통공(4F)과 함께 필름기판(4)의 관통공(4F)이 거의 완성된다. 또 금속판(4B)의 패터닝에 의하여 금속판(4B)을 복수의 전원마다 복수개로 분할할 수가 있다.
다음에, 제5도에 나타내는 바와같이, 상기 금속판(4B)의 노출하는 표면위에 피복재(4C)를 형성한다. 이 피복재(4C)는 솔더레지스트막 예를들면 열경화성 수지막을 도포하고, 경화시킴으로서 형성된다. 또, 이 열경화성수지는 금속판(4B)의 표면에만 선택적으로 도포된다.
다음에, 상기 금속판(4B)의 펠릿탑재용 리세스(4K), 본딩용 리세스(4D, 4E)의 각각에서 규정된 영역내의 노출하는 금속판(4B)의 표면상에 금속도금층(7)을 형성한다. 이 금속도금층(7)의 형성에 즈음하여서는 상기 절연재(4A) 및 피복재(4C)를 도금용 마스크로서 사용한다. 따라서, 금속도금층(7)은 상기 규정된 영역의 적은 영역에 있어서 형성된다.
다음에, 제6도에 나타내는 바와같이, 주로 상기 절연재(4A)의 외형이 되는 영역을 기계가공으로 펀칭하고, 필름기판(4)을 형성한다. 이 필름기판(4)의 금속판(4B)은, 절연재(4A)의 외형의 펀칭된 영역에 비해서 작은 사이즈로 형성되어 있으므로, 상기 펀칭시의 공구가 금속판(4B)에 맞붙지 않고, 버어의 발생이 없어진다.
또한, 상기 필름기판(4)의 관통공(4F)의 형성에 즈음하여 피복재(4C)가 관통공(4F) 내를 매입하는 등의 지장이 생기는 경우는 절연재(4A)에 형성되는 관통공(4F)을 필름기판(4)의 외형의 펀칭과 함께 펀칭가공으로 형성해도 좋다.
다음에 제7도에 나타내는 바와같이, 상기 필름기판(4)의 절연재(4A)의 표면위에 내부리드(3A)를 접착한다. 이 필름기판(4)에의 내부리드(3A)의 접착은 절연재(4A)의 표면에 풀로 붙어진 도시않는 에폭시계 접착제에 의하여 실시된다. 이 공정에 있어서, 내부리드(3A)는 외부리드(3B)와 함께 상기 제1도에 일점쇄선으로 나타낸 타이바(3D)를 개재시켜서 리드 프레임에 지지된 상태이다. 상기 리드 프레임은 펀칭가공 또는 부식가공에 의하여 형성되고, 내부리드(3A)의 선단측의 표면에는 리드 프레임의 형성 공정에 있어서 사전에 금속도금층(8)이 형성된다.
다음에, 제8도에 나타내는 바와같이, 상기 필름기판(4)의 펠릿 탑재용 리세스(4K)로 규정된 영역내의 금속판(4B)의 표면에 반도체 펠릿(2)을 탑재한다. 이 반도체 펠릿(2)은 금속도금층(7)을 개재시켜서 금속판(4B)의 표면에 고착된다.
다음에, 제9도에 나타내는 바와같이, 본딩공정을 실시하고, 반도체 펠릿(2)의 외부단자, 내부리드(3A)의 각각의 사이를 본딩와이어(6)로 전기적으로 접속한다. 이 접속과 함께 이 본딩 공정은 반도체 펠릿(2)의 기준전원전압 Vss가 인가되는 외부단자와 필름기판(4)의 금속판(4B)과의 사이, 기준전원전압 Vss가 인가되는 내부리드(3A)와 금속판(4B)의 사이의 각각을 본딩와이어(6)으로 전기적으로 접속한다. 전자의 접속은 본딩용 리세스(4D)를 통하여 후자의 접속은 본딩용 리세스(4E)를 통하여 각각 실시한다.
다음에, 상기 필름기판(4), 반도체 펠릿(2), 내부리드(3A)의 각각을 수지로 봉하여 막고, 수지 봉지부(5)를 형성한다.
다음에, 상기 수지 봉지부(5)의 외부에 돌출하는 외부리드(3B)를 타이바(3D)에서 잘라냄과 동시에 성형하고, 상기 제1도 및 제2도에 나타내는 QFP 구조의 수지 봉지형 반도체 장치(1)를 형성한다.
이와같이, QFP 구조의 수지 봉지형 반도체 장치(1)에 있어서, 금속판(4B) 위에 절연재(4A)를 적층한 필름기판(4) 위의 거의 중앙부에 반도체 펠릿(2)을 배치함과 동시에, 이 필름기판(4) 위의 주변에 상기 필름기판(4)의 금속판(4B)과 전기적으로 분리된 상태에서 내부리드(3A)를 배치하고, 상기 반도체 펠릿(2)의 외부단자중 기준전원전압 Vss용 외부단자와 상기 필름기판(4)의 금속판(4B)의 중앙부와의 사이, 상기 내부리드(3A) 중 기준전원전압 Vss용 내부리드(3A)와 상기 금속판(4B)의 주변부와의 사이의 각각을 본딩와이어(6)로 전기적으로 접속한다. 이 구성에 의하여, 각각 상이한 접속 위치의 관계에 있는 상기 기준전원전압 Vss용 외부단자와 금속판(4B)과의 사이, 기준전원전압 Vss용 내부리드(3A)와 금속판(4B)의 사이를 하나의 와이어 본딩 방식으로 접속할 수(웰드방식을 없게함)가 있으므로 이 접속구조를 단순화하고, QFP 구조의 수지 봉지형 반도체 장치(1)의 구조를 간단화할 수가 있다. 또, 상기 기준전원전압 Vss용 외부단자와 금속판(4B)과의 사이, 기준전원전압 Vss용 내부리드(3A)와 금속판(4B)과의 사이의 각각을 1회의 와이어 본딩 공정으로 접속할 수가 있으므로 접속 공정수를 저감하고, QFP 구조의 수지 봉지형 반도체 장치(1)의 제조 프로세스를 저감할 수가 있다. 또, 상기 필름기판(4)의 금속판(4B)은, 상기 기준전원전압 Vss용 외부단자와 기준전원전압 Vss용 외부리드(3A)와의 사이의 인덕턴스 성분을 저감하고, 전원 노이즈를 저감할 수가 있으므로 반도체 펠릿(2)의 오동작을 저감하고, QFP 구조의 수지 봉지형 반도체 장치(1)의 전기적 신뢰성을 향상할 수가 있다. 또, 상기 필름기판(4)의 금속판(4B)은 반도체 펠릿(2)의 이면 면적을 실질적으로 증가하고, 반도체 펠릿(2)에서 발생한 열을 넓은 면적에서 수지 봉한부(5)를 통하여 외부에 방출할 수가 있으므로, QFP 구조의 수지 봉지형 반도체 장치(1)의 방열효율을 향상할 수가 있다.
또, 상기 필름기판(4)의 금속판(4B)을 동일 평면상에 있어서 전원의 종류마다 복수의 분할을 한다. 이 구성에 의하여, 상기 필름기판(4)의 금속판(4B)의 층수를 저감하고(단층화하고), 필름기판의 구조를 단순화할 수가 있으므로, QFP 구조의 수지 봉지형 반도체 장치(1)의 구조를 간단화 할 수가 있다.
또, 상기 필름기판(4)의 주변부분에 복수개의 관통공(4F)을 설치한다. 이 구성에 의하여, 상기 필름기판(4) 위, 필름기판(4) 아래의 각각의 수지 봉지부(5)의 수지를 상기 관통공(4F)을 통하여 접착할 수가 있으므로 수지 봉지부(5)의 갈라짐 및 필름기판(4)과 수지와의 박리를 방지하고, QFP 구조의 수지 봉지형 반도체 장치(1)의 내습성을 향상할 수가 있다.
또, 상기 필름기판(4)의 상기 수지의 주입구의 근방에 절결부(4G)를 설치한다. 이 구성에 의하여, 상기 필름기판(4)의 상하사이에 흐르는 수지의 유출경로를 증가하고, 수지의 유출성을 양호한 방향으로 향상할 수가 있으므로 보이드의 발생을 저감하고, QFP 구조의 수지 봉지형 반도체 장치(1)의 생산률을 향상할 수가 있다.
또, 상기 필름기판(4)은 평면형상을 사각형상으로 구성하고, 이 필름기판(4)의 사각형상의 모든 코너부에 절결부(4G, 4H, 4I, 4J)의 각각을 설치한다. 이 구성에 의하여, 상기 필름기판(4)의 상하사이에 흐르는 수지의 유출경로를 더욱 증가함과 동시에, 수지의 유출경로에 대칭성을 갖게하고, 수지의 유출성을 보다 양호한 방향으로 향상할 수가 있기 때문에, QFP 구조의 수지 봉지형 반도체 장치(1)의 생산율을 보다 향상할 수가 있다.
또, 상기 필름기판(4)의 절연재(4A)를 금속판(4B)에 비해서 약간 큰 사이즈로 구성한다. 이 구성에 의하여, 필름기판(4)의 외형의 펀칭시에 금속판(4B)에 펀칭공구가 맞붙지 않아 금속판(4B)의 단면에 버어가 발생하지 않음으로 필름기판(4)의 금속판(4B)과 내부리드(3A)와의 단락을 방지하고, QFP 구조의 수지 봉지형 반도체 장치(1)의 전기적 신뢰성을 향상할 수가 있다. 또, 상기 필름기판(4)의 금속판(4B)의 단부와 내부리드(3A)와의 사이의 격리거리를 상기 절연재(4A)로 증가할 수가 있으므로 양자간의 단락을 방지하고, 보다 QFP 구조의 수지 봉지형 반도체 장치(1)의 전기적 신뢰성을 향상할 수가 있다.
또, 상기 QFP 구조의 수지 봉지형 반도체 장치(1)의 형성방법에 있어서, 금속판(4B) 위에 본딩용 리세스(4D, 4E)의 각각을 갖는 절연재(4A)를 적층한 필름기판(4)을 형성하는 공정과, 이 필름기판(4)의 노출하는 금속판(4B) 밑의 표면을 피복재(4C)로 덮는 공정과, 상기 필름기판(4)의 본딩용 리세스(4D, 4E)의 각각에서 노출하는 금속판(4B) 위의 표면에 금속도금층(7)을 형성하는 공정과, 상기 필름기판(4) 위의 대략 중앙부에 반도체 펠릿(2)을 배치함과 동시에, 이 필름기판(4) 위의 주변에 상기 필름기판(4)의 금속판(4B)과 전기적으로 분리된 상태에서 상기 내부리드(3A)를 배치하는 공정과, 상기 반도체 펠릿(2)의 외부단자중 기준전원전압 Vss용 외부단자와 상기 필름기판(4)의 금속판(4B)의 중앙부와의 사이, 상기 금속판(4B)의 주변부와의 사이의 각각을 상기 금속도금층(7)을 개재시켜서, 본딩와이어(6)로 전기적으로 접속하는 공정과, 상기 필름기판(4), 반도체 펠릿(2), 내부리드(3A)의 각각을 수지 봉지부(5)에서 봉하여 막는 공정과를 갖춘다. 이 구성으로, 상기 필름기판(4)의 절연재(4A)에 형성된 본딩용 리세스(4D, 4E)의 각각에서 규정된 금속판(4B) 위의 표면에만 금속도금층(7)을 형성할 수가 있으므로, 상기 금속도금층(7)의 사용량을 저감하고, QFP 구조의 수지 봉지형 반도체 장치(1)의 제조비용을 저감할 수가 있다.
또, 상기 필름기판(4)의 금속판(4B)은 상기 절연재(4A) 피복재(4C)의 각각에 비해서 작은 사이즈로 구성된다. 이 구성으로, 상기 필름기판(4)의 금속판(4B)의 단부를 피복재(4C)로 덮을 수가 있으므로 보다 금속도금층(7)의 사용량을 저감하고, QFP 구조의 수지 봉지형 반도체 장치(1)의 제조비용을 저감할 수가 있다.
또, 상기 반도체 펠릿(2)은 필름기판(4)의 절연재(4A)를 제거한 금속판(4B)의 표면상에 탑재된다. 이 구성으로, 상기 필름기판(4)의 절연재(4A)에 해당하는 분, 반도체 펠릿(2)의 이면측의 열방출 경로의 열저항을 저감할 수가 있으므로, QFP 구조의 수지 봉지형 반도체 장치(1)의 방열효율을 향상할 수가 있다.
또한, 본 발명은, 상기 QFP 구조의 수지 봉지형 반도체 장치(1)에 있어서, 상기 필름기판(4)의 절연재(4A)의 중앙부분에 펠릿 탑재용 리세스(4K)를 형성하지 않고, 반도체 펠릿(2)을 절연재(4A)의 표면위에 직접 탑재할 수가 있다. 이 경우, 상기 필름기판(4)의 펠릿 탑재용 리세스(4K)의 면적에 해당하는 부분, 상기 금속판(4B)의 표면에 금속도금층(7)이 설치되는 영역을(Au의 사용량을) 저감할 수가 있으므로, QFP 구조의 수지 봉지형 반도체 장치(1)의 제조비용을 저감할 수가 있다. 또, 필름기판(4)의 절연재(4A)와 금속판(4B)과의 접착면적이 증가함으로, 금속판(4B)을 복수로 분할한 경우에 있어서도, 절연재(4A)와 금속판(4B)과의 접착성을 높이고, QFP 구조의 수지 봉지형 반도체 장치(1)의 생산률을 향상할 수가 있다.
본 발명의 변형예인 QFP 구조를 채용하는 수지 봉지형 반도체 장치를 제10도(평면도)에 나타낸다.
제10도에 나타내는 바와같이, 변형예의 QFP 구조의 수지 봉지형 반도체 장치(1)는 제1도에 나타난 실시예의 QFP와 필름기판(4) 이외에는 같은 구조를 하고 있다. 본 변형예에 있어서는, 필름기판(4)은 반도체 펠릿(2)의 외주부에 따라 연장되는 부분 및 기준전원전압용 배선으로서 사용되는 영역이며, 상기 제1부분으로부터 멀어지는 방사상 방향으로 연장되는 복수의 제2부분을 잔존시키고, 그 이외의 영역을 제거하고 있다. 즉, 필름기판(4)에는 큰 절결부가 설치된다. 상기 제2부분의 각각은 상기 제2리드의 폭보다도 크고, 상기 제2부분의 각각의 위에는 상기 제2리드와 제1리드가 연장되어 연결되어 있다. 제10도의 QFP에 있어서는, 제2리드는 두 개의 제1리드간에 위치하고 있다.
이와같이, QFP 구조의 수지 봉지형 반도체 장치(1)에 있어서, 상기 필름기판(4)의 주변부중 전기 기준전원전압 Vss용 외부단자와 기준전원전압 Vss용 내부리드, 즉 제2리드(3A)와의 사이의 영역이외의 영역을 제거한다. 이 구성으로, 상기 필름기판(4)의 상하 각각의 수지 봉지부(5)의 수지를 필름기판(4)의 주변부를 제거한 영역에서 접착할 수가 있으므로, 수지로 봉한부(5)의 갈라짐 및 필름기판(4)과 수지 봉지부(5)와의 박리를 방지하고, QFP 구조의 수지로 봉한 반도체 장치(1)의 내습성을 보다 향상할 수가 있다. 또, 상기 필름기판(4)의 상하사이를 흐르는 수지의 유출경로를 증가하고, 수지의 유출성을 양호한 방향으로 향상할 수가 있으므로, 보이드의 발생을 저감하고, QFP 구조의 수지 봉지형 반도체 장치(1)의 생산률을 보다 향상할 수가 있다.
이상, 본 발명자에 의하여 이루어진 발명을 상기 실시예에 의거하여 구체적으로 설명했지만, 본 발명은 상기 실시예에 한정된 것은 아니고, 그 요지를 이탈하지 않는 범위에서 여러 가지로 변경이 가능한 것은 물론이다.
예를들면, 본 발명은 상기 QFP 구조의 수지 봉지형 반도체 장치(1)의 필름기판(4)의 피복재(4C)를 Sn-Ni합금등의 금속도금층으로 형성되어도 좋다.
또, 본 발명은, 상기 필름기판(4)의 금속판(4B)을 Fe-Ni합금판으로 형성하고, 피복재(4C)를 배제해도 좋다.
또, 본 발명은, QFP 구조이외의 수지 봉지형 반도체 장치, 구체적으로는 DIP(Dual In-line Package) 구조, SOP(Small Out-line Package) 구조, SOJ (Smal Out-line J-bend) 구조, ZIP(Zigzag In-line Package) 구조등의 수지 봉지형 반도체 장치에 적용할 수가 있다.
본원에 있어서 개시되는 발명중 대표적인 것으로 얻어지는 효과를 간단히 설명하면, 하기와 같다.
수지 봉지형 반도체 장치의 구조를 간단화 할 수가 있다.
수지 봉지형 반도체 장치의 제조 프로세스를 저감할 수가 있다.
수지 봉지형 반도체 장치의 내습성을 향상할 수가 있다.
수지 봉지형 반도체 장치의 전기적 신뢰성을 향상할 수가 있다.
수지 봉지형 반도체 장치의 생산률을 향상할 수가 있다.
수지 봉지형 반도체 장치의 제조비용을 저감할 수가 있다.

Claims (23)

  1. 방형상의 평면과 사방으로 둘러싸인 외주부로 이루어진 소자형성면을 가지며, 상기 소자 형성면상에 복수의 제1 및 제2본딩 패드가 형성된 반도체 펠릿과, 상기 반도체 펠릿의 외주부에 따라 연장되는 제1부분과, 상기 제1부분에 연속하여 형성되며 동시에 상기 제1부분에서 멀어지는 방사상 방향으로 연장되는 복수의 제2부분으로 이루어지는 금속판과, 평면형상이 방형상을 하고 있으며, 상기 반도체 펠릿과 상기 금속판을 봉지하고 있는 수지봉지체와, 상기 제1본딩패드와 전기적으로 접속되고 또 각각 상기 수지봉지체의 4변으로부터 돌출되어 있는 외부리드와, 상기 수지 봉지체의 내부이며 상기 제1본딩패드의 근방에 연장되어 위치하고 있는 선단부를 갖는 내부리드로 이루어진 복수의 제1리드와, 상기 금속판과 전기적으로 접속되고, 각각 상기 수지 봉지체의 4변으로부터 돌출되어 있는 외부리드와, 상기 수지 봉지체의 내부이며 상기 제2본딩 패드로부터 떨어져 위치하고 있는 선단부를 갖는 내부리드로 이루어진 복수의 제2리드로서, 상기 제2리드의 선단부를, 상기 제2리드의 선단부와 제2본딩패드간의 거리가 상기 제1리드의 선단부와 제1본딩패드간의 거리가 커지도록 배치되어 있는 제2리드와, 상기 제1리드의 선단부와, 상기 제1본딩 패드를 각각 전기적으로 접속하고 있는 제1본딩와이어와, 상기 금속판의 제1부분과, 상기 제2본딩패드의 각각을 전기적으로 접속하고 있는 제2본딩와이어와, 상기 금속판의 제2부분과, 상기 제2리드의 선단부를 전기적으로 접속하고 있는 제3본딩와이어로 이루어진 반도체 장치에 있어서, 상기 금속판의 제2부분의 각각은, 상기 제2리드의 폭보다도 크게, 상기 제2부분의 각각의 위에는, 상기 제2리드와 제1리드가 연장되어 배치되어 있는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서, 기준전원전압은 상기 제2본딩패드의 한 개에, 상기 제2리드를 통하여, 공급됨을 특징으로 하는 반도체 장치.
  3. 제2항에 있어서, 상기 금속판과 상기 제1 및 제2리드간에 개재하는 절연재를 추가로 가지고 있음을 특징으로 하는 반도체 장치.
  4. 제3항에 있어서, 상기 절연재는 유리에폭시 수지로 이루어지는 것을 특징으로 하는 반도체 장치.
  5. 제3항에 있어서, 상기 제1, 2 및 3본딩와이어는 금으로 이루어지는 것을 특징으로 하는 반도체 장치.
  6. 제3항에 있어서, 상기 절연재는 상기 금속판이 노출하는 복수의 개구를 가지며, 더욱이 상기 제2 및 제3본딩와이어는 상기 개구내에 노출되어 있음을 통하여 상기 금속판에 접착되어 있는 것을 특징으로 하는 반도체 장치.
  7. 제2항에 있어서, 상기 수지 봉지체 내에 있어서의 범위에서 상기 제1리드는 상게 제2리드보다도 긴 것을 특징으로 하는 반도체 장치.
  8. 제7항에 있어서, 상기 반도체 펠릿이 탑재되어 있는 다른 금속판을 가지고 있는 것을 특징으로 하는 반도체 장치.
  9. 제8항에 있어서, 상기 반도체 펠릿과 상기 다른 금속판은 각각 평면 형상이 실질적으로 방형상임을 특징으로 하는 반도체 장치.
  10. 제2항에 있어서, 상기 제1, 제2, 및 제3 본딩와이어는 금으로 이루어진 것을 특징으로 하는 반도체 장치.
  11. 제1항에 있어서, 상기 제2리드는 두 개의 상기 제1리드간에 위치하는 것을 특징으로 하는 반도체 장치.
  12. 방형상의 평면과 사방으로 둘러싸인 외주부로 이루어진 소자형성면을 가지며, 상기 소자 형성면상에 복수의 제1 및 제2본딩패드가 형성된 반도체 펠릿과, 상기 반도체 펠릿 소자 형성면보다도 평면형상의 면적이 크고, 상기 반도체 펠릿이 그 위에 탑재되어 있는 주면과 이것에 대향하는 이면으로 이루어진 금속판과, 평면 형상이 방형상을 하고 있으며, 상기 반도체 펠릿과 상기 금속판을 봉지하고 있는 수지 봉지체와, 상기 제1본딩패드와 전기적으로 접속되고, 각각이 상기 수지 봉지체의 4변으로부터 돌출되어 있는 외부리드와, 상기 수지 봉지체의 내부이며, 상기 제1본딩패드의 근방에 연장되어 위치하고 있는 선단부를 갖는 내부리드로 이루어진 복수의 제1리와, 상기 금속판과 전기적으로 접속되고, 각각이 상기 수지 봉지체의 4변으로부터 돌출되어 있는 외부리드와, 상기 수지 봉지체의 내부이며, 상기 제2본딩패드에서 떨어져 위치하고 있는 선단부를 갖는 내부리드로 이루어진 복수의 제2리드이며, 상기 제2리드의 선단부는, 상기 제2리드의 선단부와 제2본딩패드간의 거리가 상기 제1리드의 선단부와 제1본딩패드간의 거리보다도 커지도록 배치되어 있는 제2리드와, 상기 제1리드의 선단부와, 상기 제1본딩패드를 각각 전기적으로 접속하고 있는 제1본딩와이어와, 상기 금속판의 제1부분과 상기 제2본딩패드의 각각을 전기적으로 접속하고 있는 제2본딩와이어와, 상기 금속판의 제2부분과 상기 제2리드의 선단부를 전기적으로 접속하고 있는 제3본딩와이어로 이루어진 반도체 장치에 있이서, 상기 금속판은 상기 금속판의 주면으로부터 이면에 달하는 복수의 관통공을 갖고 있는 것을 특징으로 하는 반도체 장치.
  13. 제12항에 있어서, 기준전원전압은 상기 제2본딩패드의 한 개에 상기 제2리드를 통하여 공급되고 있는 것을 특징으로 하는 반도체 장치.
  14. 제13항에 있어서, 상기 금속판과 상기 제1 및 제2리드간에 개재하는 절연재를 추가로 가지고 있는 것을 특징으로 하는 반도체 장치.
  15. 제14항에 있어서, 상기 절연재는 유리에폭시 수지로 이루어지는 것을 특징으로 하는 반도체 장치.
  16. 제14항에 있어서, 상기 제1, 제2, 및 제3본딩와이어는 금으로 이루어지는 것을 특징으로 하는 반도체 장치.
  17. 제14항에 있어서, 상기 절연재는 상기 금속판이 노출하는 복수의 개구를 가지며, 상기 제2 및 제3본딩와이어는 상기 개구내에 노출되어 있는 상기 금속판에 접착되어 있는 것을 특징으로 하는 반도체 장치.
  18. 제13항에 있어서, 상기 수지 봉지체내에 있어서의 범위에서 상기 제1리드는 상기 제2리드보다도 긴 것을 특징으로 하는 반도체 장치.
  19. 제18항에 있어서, 상기 반도체 펠릿이 탑재되어 있는 다른 금속판을 가지고 있는 것을 특징으로 하는 반도체 장치.
  20. 제19항에 있어서, 상기 반도체 펠릿과 상기 다른 금속판은 각각 평면형상이 실질적으로 방형상임을 특징으로 하는 반도체 장치.
  21. 제13항에 있어서, 상기 제1, 제2, 및 제3본딩와이어는 금으로 이루어지는 것을 특징으로 하는 반도체 장치.
  22. 제12항에 있어서, 상기 금속판의 이면을 덮고 있는 피복재를 추가로 가지고 있는 것을 특징으로 하는 반도체 장치.
  23. 제22항에 있어서, 상기 피복재는 열경화성 수지임을 특징으로 하는 반도체 장치.
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