JPH05291262A - バンプ電極の形成方法 - Google Patents
バンプ電極の形成方法Info
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- JPH05291262A JPH05291262A JP8427092A JP8427092A JPH05291262A JP H05291262 A JPH05291262 A JP H05291262A JP 8427092 A JP8427092 A JP 8427092A JP 8427092 A JP8427092 A JP 8427092A JP H05291262 A JPH05291262 A JP H05291262A
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Abstract
(57)【要約】 （修正有）
【目的】 本発明は、バンプ電極を簡単なプロセスによ
り、信頼性の高い樹脂封止型半導体素子を提供する点。 【構成】 ポリイミド層７をバンプ電極９を被覆後、そ
の最上層が見えるまで等方性エッチングにより処理する
ことによりバンプ電極の側部を完全に覆うことができ
て、信頼性向上することが可能である。
り、信頼性の高い樹脂封止型半導体素子を提供する点。 【構成】 ポリイミド層７をバンプ電極９を被覆後、そ
の最上層が見えるまで等方性エッチングにより処理する
ことによりバンプ電極の側部を完全に覆うことができ
て、信頼性向上することが可能である。
Description
【０００１】
【産業上の利用分野】本発明は、半導体素子にポリイミ
ド層を形成する方法に係わり、特に、バンプ電極に好適
する。
ド層を形成する方法に係わり、特に、バンプ電極に好適
する。
【０００２】
【従来の技術】半導体素子の集積度の向上に伴って組立
工程も変化して、リードフレームを利用する方式に加え
て、いわゆるバンプ電極による手法が多用されており、
バンプ電極の改善が進められているのが現状である。
工程も変化して、リードフレームを利用する方式に加え
て、いわゆるバンプ電極による手法が多用されており、
バンプ電極の改善が進められているのが現状である。
【０００３】バンプ電極を利用する半導体素子を図１を
利用して説明すると、例えばシリコンから成る半導体基
板１の表面には、ノンド−プのCVD (Chemical Vapour D
epo-sition) 層２とBPSG(Boro Phospho Silicate Glas
s) 層３を被覆し、その一部に導電性金属例えばAlまた
はAl合金( (Al-Si,Al-Si-Cu)からなるパッド層４を形成
する。これは、半導体基板１に造り込む能動素子または
受動素子に電気的に接続することは当然であり、これに
バンプ電極９を重ねて形成する。
利用して説明すると、例えばシリコンから成る半導体基
板１の表面には、ノンド−プのCVD (Chemical Vapour D
epo-sition) 層２とBPSG(Boro Phospho Silicate Glas
s) 層３を被覆し、その一部に導電性金属例えばAlまた
はAl合金( (Al-Si,Al-Si-Cu)からなるパッド層４を形成
する。これは、半導体基板１に造り込む能動素子または
受動素子に電気的に接続することは当然であり、これに
バンプ電極９を重ねて形成する。
【０００４】説明が前後するが、CVD 層２とBPSG層３に
は，例えばPSG(Phospho SilicateGlass)層５と窒化珪素
層６の二重層を被覆する。金属製バンプ電極９を積層す
るパッド層４は、パッシベイション層内に埋め込まれて
いるために、両者の接触部分には、バリヤ金属層８を形
成してバンプ電極９をメッキにより固着するのに役立た
せると共にマイグレイション現象などを防止する。ま
た、ポリイミド層７でパッシベイション層を覆うが、金
属製バンプ電極９と接続状態にない（図１参照）。な
お、バンプ電極９にはインナリ−ド１０を接続すると共
に、半導体素子として完成するには、モールド樹脂１１
による封止工程を行う。
は，例えばPSG(Phospho SilicateGlass)層５と窒化珪素
層６の二重層を被覆する。金属製バンプ電極９を積層す
るパッド層４は、パッシベイション層内に埋め込まれて
いるために、両者の接触部分には、バリヤ金属層８を形
成してバンプ電極９をメッキにより固着するのに役立た
せると共にマイグレイション現象などを防止する。ま
た、ポリイミド層７でパッシベイション層を覆うが、金
属製バンプ電極９と接続状態にない（図１参照）。な
お、バンプ電極９にはインナリ−ド１０を接続すると共
に、半導体素子として完成するには、モールド樹脂１１
による封止工程を行う。
【０００５】なおポリイミド層７は、図１に明らかなよ
うに、バンプ電極９やバリヤ金属層８を覆っていない。
これには、ポリイミド層７を全面に被覆後、公知のフォ
トリソグラフィ技術によりパタ−ニング工程を行ってポ
リイミド層７に開孔を形成するためである。なお、この
プロセス工程は、主要なものを抜粋して説明しており、
省略した工程が多いことを付記する。
うに、バンプ電極９やバリヤ金属層８を覆っていない。
これには、ポリイミド層７を全面に被覆後、公知のフォ
トリソグラフィ技術によりパタ−ニング工程を行ってポ
リイミド層７に開孔を形成するためである。なお、この
プロセス工程は、主要なものを抜粋して説明しており、
省略した工程が多いことを付記する。
【０００６】
【発明が解決しようとする課題】このようにバンプ電極
の形成に際しては、露光装置などを利用する公知のフォ
トリソグラフィ技術が不可欠であり、工程が複雑で当然
工数も多くてコストも相当なものであり、複雑なために
事故が発生する頻度も簡単な工程に比べると大きい。
の形成に際しては、露光装置などを利用する公知のフォ
トリソグラフィ技術が不可欠であり、工程が複雑で当然
工数も多くてコストも相当なものであり、複雑なために
事故が発生する頻度も簡単な工程に比べると大きい。
【０００７】これに加えて、バンプ電極側壁には、ポリ
イミド層７が被覆されていないので半導体素子としての
信頼性が低下するのは否めない。これに加えて、インナ
リ−ド１０と金属製バンプ電極９は、モ−ルド樹脂１１
により覆われているので、その応力により、オンアルパ
ッシベイション層としてパッド層４を覆うPSG 層５と窒
化珪素層６の二重層にクラックが入り、パッド層４に連
続する配線層にも不良が発生する。
イミド層７が被覆されていないので半導体素子としての
信頼性が低下するのは否めない。これに加えて、インナ
リ−ド１０と金属製バンプ電極９は、モ−ルド樹脂１１
により覆われているので、その応力により、オンアルパ
ッシベイション層としてパッド層４を覆うPSG 層５と窒
化珪素層６の二重層にクラックが入り、パッド層４に連
続する配線層にも不良が発生する。
【０００８】本発明は、このような事情により成された
もので、特に、簡素なプロセスによるバンプ電極の形成
方法を提供することを目的とする。
もので、特に、簡素なプロセスによるバンプ電極の形成
方法を提供することを目的とする。
【０００９】
【課題を解決するための手段】半導体基板に絶縁物層を
被覆する工程と，前記絶縁物層部分にパッド層を重ねる
工程と，前記パッド層を埋めるパッシベイション層を形
成する工程と，前記パッド層に接続しかつパッシベイシ
ョン層を貫通する部分を備えるバンプ電極を形成する工
程と，前記パッシベイション層に接するバンプ電極部分
を覆うバリヤ金属層を設置する工程と，前記パッシベイ
ション層の露出部分ならびにバンプ電極の側部を保護す
るポリイミド層を被着する工程とに、本発明に係わるバ
ンプ電極の形成方法の特徴がある。
被覆する工程と，前記絶縁物層部分にパッド層を重ねる
工程と，前記パッド層を埋めるパッシベイション層を形
成する工程と，前記パッド層に接続しかつパッシベイシ
ョン層を貫通する部分を備えるバンプ電極を形成する工
程と，前記パッシベイション層に接するバンプ電極部分
を覆うバリヤ金属層を設置する工程と，前記パッシベイ
ション層の露出部分ならびにバンプ電極の側部を保護す
るポリイミド層を被着する工程とに、本発明に係わるバ
ンプ電極の形成方法の特徴がある。
【００１０】
【作用】本発明では、例えば金から成るバンプ電極を被
覆するポリイミド膜は、露光装置なしによる等方性エッ
チング処理をバンプ電極の上面が現れるまで行って、側
面をポリイミド膜で被覆して、半導体素子の信頼性を向
上する。
覆するポリイミド膜は、露光装置なしによる等方性エッ
チング処理をバンプ電極の上面が現れるまで行って、側
面をポリイミド膜で被覆して、半導体素子の信頼性を向
上する。
【００１１】この金から成るバンプ電極を覆うポリイミ
ド膜を等方性エッチングを行うのに際して、側部のポリ
イミド膜の除去がなかなか難しいとの知見を基にして、
バンプ電極の上面が現れるまで処理するのを要旨とする
本発明を完成した。
ド膜を等方性エッチングを行うのに際して、側部のポリ
イミド膜の除去がなかなか難しいとの知見を基にして、
バンプ電極の上面が現れるまで処理するのを要旨とする
本発明を完成した。
【００１２】
【実施例】本発明に係わる実施例を図２乃至図５を参照
して説明する。本発明に係わるバンプ電極を形成する第
一導電型の例えばシリコンから成る半導体基板１には、
受動素子もしくは能動素子を常法により形成しており、
その表面には、CVD 膜２とBPSG膜３を被覆する（図２参
照）。
して説明する。本発明に係わるバンプ電極を形成する第
一導電型の例えばシリコンから成る半導体基板１には、
受動素子もしくは能動素子を常法により形成しており、
その表面には、CVD 膜２とBPSG膜３を被覆する（図２参
照）。
【００１３】一方、前記能動素子や受動素子には、導電
性金属層から成る例えばAlまたはAl合金(Al-Si,Al-Si-C
u)製電極や配線層（いずれも図示せず）を設け、配線層
は、半導体基板１表面を覆う絶縁物層上に形成する。
性金属層から成る例えばAlまたはAl合金(Al-Si,Al-Si-C
u)製電極や配線層（いずれも図示せず）を設け、配線層
は、半導体基板１表面を覆う絶縁物層上に形成する。
【００１４】図１に明らかにするように、CVD 層２とBP
SG層３には、例えばPSG 層５と窒化珪素層６の二重層を
被覆する。即ち、CVD 膜２とBPSG膜３の積層体には、Al
またはAl合金(Al-Si,Al-Si-Cu)製のパッド電極４を公知
のフォトリソグラフィ法を利用するパタ−ニング工程に
より形成するが、大きさは、通常１００μｍ平方から８
０μｍ平方である。
SG層３には、例えばPSG 層５と窒化珪素層６の二重層を
被覆する。即ち、CVD 膜２とBPSG膜３の積層体には、Al
またはAl合金(Al-Si,Al-Si-Cu)製のパッド電極４を公知
のフォトリソグラフィ法を利用するパタ−ニング工程に
より形成するが、大きさは、通常１００μｍ平方から８
０μｍ平方である。
【００１５】水分からの影響を防止するために、例えば
厚さが０．４μｍのPSG 層５と、厚さが０．７５μｍの
窒化珪素層６から成るオンアル(On Al) パッシベイショ
ン層即ち絶縁物層の堆積工程により、パッド電極４を埋
め込むが、引き続いてパッド電極４の形成と同じく公知
のフォトリソグラフィ法によるパタ−ニング工程によ
り、パッド電極４を覆う堆積物部分を除去してパッシベ
イション層を貫通する窓１２を設けて、パッド電極４表
面を露出する。窓１２に露出したパッド電極４表面及び
パッシベイション層の側部には、バリヤ金属層８を形成
して金バンプ電極１３をメッキ工程で固着するのに利用
すると共にマイグレイションなどを防止する。
厚さが０．４μｍのPSG 層５と、厚さが０．７５μｍの
窒化珪素層６から成るオンアル(On Al) パッシベイショ
ン層即ち絶縁物層の堆積工程により、パッド電極４を埋
め込むが、引き続いてパッド電極４の形成と同じく公知
のフォトリソグラフィ法によるパタ−ニング工程によ
り、パッド電極４を覆う堆積物部分を除去してパッシベ
イション層を貫通する窓１２を設けて、パッド電極４表
面を露出する。窓１２に露出したパッド電極４表面及び
パッシベイション層の側部には、バリヤ金属層８を形成
して金バンプ電極１３をメッキ工程で固着するのに利用
すると共にマイグレイションなどを防止する。
【００１６】バリア金属層８としては、チタン、ニッケ
ル及びパラジュウムの３層構造とし、メッキ工程により
金製のバンプ電極９をメッキ工程固着用電極として利用
し、両者は連続状態となる。
ル及びパラジュウムの３層構造とし、メッキ工程により
金製のバンプ電極９をメッキ工程固着用電極として利用
し、両者は連続状態となる。
【００１７】金製のバンプ電極９の幅は、パッド電極４
の大きさに準ずるもので、高さがほぼ１８μｍである
が、各図では幅と逆に書かれていることを付記する。
の大きさに準ずるもので、高さがほぼ１８μｍである
が、各図では幅と逆に書かれていることを付記する。
【００１８】このように金製のバンプ電極９を設置後、
ポリイミド層７を全体にわたって被覆して図２の断面構
造とする。次に等方性エッチング処理を、金製のバンプ
電極９の最上層が見えるまで行うが、予め同一条件のダ
ミ−によりエッチング時間を決めておく。この処理によ
り、測部Ａにポリイミド層７が被着した金製のバンプ電
極９を形成して次工程に移行する。
ポリイミド層７を全体にわたって被覆して図２の断面構
造とする。次に等方性エッチング処理を、金製のバンプ
電極９の最上層が見えるまで行うが、予め同一条件のダ
ミ−によりエッチング時間を決めておく。この処理によ
り、測部Ａにポリイミド層７が被着した金製のバンプ電
極９を形成して次工程に移行する。
【００１９】次工程としては、金製のバンプ電極９に銅
または銅合金から成り幅が３０〜４０μｍ厚さが約３５
μｍのインナ−リ−ド１０をボンディング工程により固
着し、更に全体をトランスファモ−ルド法により樹脂層
１１を封止して樹脂封止型半導体素子を完成する（図４
参照）。
または銅合金から成り幅が３０〜４０μｍ厚さが約３５
μｍのインナ−リ−ド１０をボンディング工程により固
着し、更に全体をトランスファモ−ルド法により樹脂層
１１を封止して樹脂封止型半導体素子を完成する（図４
参照）。
【００２０】
1. このようなバンプ電極の形成方法では、製造工程が
簡略化されて、コストダウンとなる。
簡略化されて、コストダウンとなる。
【００２１】2. 金製のバンプ電極を覆うポリイミド層
のエッチングでは、側部がなかなか除去できないで、逆
に完全に被覆できる利点がある。このため、従来の製品
に比べて極めて有利な温度サイクル試験結果が得られ
た。これを図５の曲線図に示した。即ち縦軸に不良率、
横軸にサイクルを採ったところ、丸印の従来品は、３０
０や５００サイクルで三角印の本発明品と一桁以上の際
立つた相違が見られ、本発明の効果は明らかである。こ
れは、封止樹脂による応力が緩和されていることを示し
ている。
のエッチングでは、側部がなかなか除去できないで、逆
に完全に被覆できる利点がある。このため、従来の製品
に比べて極めて有利な温度サイクル試験結果が得られ
た。これを図５の曲線図に示した。即ち縦軸に不良率、
横軸にサイクルを採ったところ、丸印の従来品は、３０
０や５００サイクルで三角印の本発明品と一桁以上の際
立つた相違が見られ、本発明の効果は明らかである。こ
れは、封止樹脂による応力が緩和されていることを示し
ている。
【図１】従来の樹脂封止型半導体素子の要部を示す断面
図である。
図である。
【図２】本発明に係わる樹脂封止型半導体素子の製造工
程後を示す断面図である。
程後を示す断面図である。
【図３】図２の後の工程により得られる樹脂封止型半導
体素子の断面図である。
体素子の断面図である。
【図４】図３の後の工程により得られる樹脂封止型半導
体素子の断面図である。
体素子の断面図である。
【図５】本発明に係わる樹脂封止型半導体素子と従来品
の特性を示す曲線図である。
の特性を示す曲線図である。
１：半導体基板、 ２：CVD 層、 ３：BPSG層、 ４：パッド電極、 ５：PSG 層、 ６：窒化珪素層、 ７：ポリイミド層、 ８：バリヤ金属層、 ９：バンプ電極、 １０：インナーリード、 １１：封止樹脂層。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 23/31
Claims (1)
- 【請求項１】 半導体基板に絶縁物層を被覆する工程
と，前記絶縁物層部分にパッド層を重ねる工程と，前記
パッドを埋めるパッシベイション層を形成する工程と，
前記パッドに接続しかつパッシベイション層を貫通する
部分を備えるバンプ電極を形成する工程と，前記パッシ
ベイション層に接するバンプ電極部分を覆うバリヤ金属
層を設置する工程と，前記パッシベイション層の露出部
分ならびにバンプ電極の側部を保護するポリイミド層を
被着する工程とを具備することを特徴とするバンプ電極
の形成方法
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8427092A JPH05291262A (ja) | 1992-04-07 | 1992-04-07 | バンプ電極の形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8427092A JPH05291262A (ja) | 1992-04-07 | 1992-04-07 | バンプ電極の形成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05291262A true JPH05291262A (ja) | 1993-11-05 |
Family
ID=13825769
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8427092A Pending JPH05291262A (ja) | 1992-04-07 | 1992-04-07 | バンプ電極の形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05291262A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1998025297A1 (fr) * | 1996-12-04 | 1998-06-11 | Seiko Epson Corporation | Element electronique et dispositif a semiconducteur, procede de fabrication et de montage dudit dispositif, plaquette de circuit et materiel electronique |
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| US7183189B2 (en) | 1996-12-04 | 2007-02-27 | Seiko Epson Corporation | Semiconductor device, circuit board, and electronic instrument |
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| WO2010150912A1 (ja) * | 2009-06-24 | 2010-12-29 | 日本電気株式会社 | 半導体装置及びその製造方法並びにこれを用いた回路装置 |
| CN108400227A (zh) * | 2018-05-04 | 2018-08-14 | 佛山市国星半导体技术有限公司 | 一种倒装led芯片及其制作方法 |
-
1992
- 1992-04-07 JP JP8427092A patent/JPH05291262A/ja active Pending
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