KR19990082268A - 반도체 장치 및 그 제조 방법, 회로 기판 및 전자 기기 - Google Patents

반도체 장치 및 그 제조 방법, 회로 기판 및 전자 기기 Download PDF

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KR19990082268A
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노부아키 하시모토
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야스카와 히데아키
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Abstract

패키지 크기가 칩 크기에 가깝고, 응력 흡수층과는 별도로, 열 스트레스를 효과적으로 흡수할 수 있는 반도체 장치이다. 반도체 장치(150)는 전극(158)을 갖는 반도체 칩과, 반도체 칩 위에 제공되는 응력 완화층으로서의 수지층(152)과, 전극(158)으로부터 수지층(152) 위에 걸쳐 형성되는 배선(154)과, 수지층(152)의 윗쪽으로 배선(154)에 형성되는 땜납 볼(157)을 가지며, 수지층(152)은 표면에 오목부(152a)를 갖도록 형성되고, 배선(154)은 오목부(152a)의 위를 통하여 형성된다.

Description

반도체 장치 및 그 제조 방법, 회로 기판 및 전자 기기
반도체 장치의 고밀도 실장을 추구하면, 베어 칩 실장이 이상적이다. 그러나, 베어 칩은, 품질의 보증 및 취급이 어렵다. 그래서, 칩 크기에 가까운 패키지의 CSP(chip sca1e package)가 개발되어 있다.
각종 형태로써 개발되어 있는 CSP형의 반도체 장치 중에서, 1개의 형태로서, 반도체 칩의 능동 면 측에 패터닝된 플렉시블 기판이 실장되어 있고, 이 플렉시블 기판에 다수의 외부 전극이 형성되어 있는 것이 있다. 또한, 반도체 칩의 능동 면과 플렉시블 기판과의 사이에 수지를 주입하여, 열 스트레스의 흡수를 도모하는 것도 알려져 있다.
단, 수지만으로서는 열 스트레스의 흡수가 충분하지 않은 경우에는, 다른 수단이 필요하게 된다.
본 발명은, 상술한 바와 같은 과제를 해결하는 것이며, 그 목적은 패키지 크기가 칩 크기에 가깝고, 응력 흡수층과는 별도로, 열 스트레스를 효과적으로 흡수할 수 있는 반도체 장치 및 그 제조 방법, 회로 기판 및 전자기기를 제공하는 데에 있다.
본 발명은 반도체 장치 및 그 제조 방법, 회로 기판 및 전자기기에 관하며, 특히, 패키지 크기가 칩 크기에 가까운 반도체 장치 및 그 제조 방법, 회로 기판 및 전자기기에 관한 것이다.
도 1a 내지 도 1e는 본 발명의 전제로 이루어지는 반도체 장치 제조 방법을 설명하는 도면.
도 2a 내지 도 2e는 본 발명의 전제로 이루어지는 반도체 장치 제조 방법을 설명하는 도면.
도 3a 내지 도 3d는 본 발명의 전제로 이루어지는 반도체 장치 제조 방법을 설명하는 도면.
도 4a 내지 도 4c는 본 발명의 전제로 이루어지는 반도체 장치 제조 방법을 설명하는 도면.
도 5는 본 발명의 전제로 이루어지는 반도체 장치를 나타내는 평면도.
도 6a 내지 도 6c는 본 발명의 전제로 이루어지는 반도체 장치 제조 방법을 설명하는 도면.
도 7a 내지 도 7c는 본 발명의 전제로 이루어지는 반도체 장치 제조 방법을 설명하는 도면.
도 8a 내지 도 8d는 본 발명의 전제로 이루어지는 반도체 장치 제조 방법을 설명하는 도면.
도 9a 내지 도 9d는 본 발명의 전제로 이루어지는 반도체 장치 제조 방법을 설명하는 도면.
도 10은 본 발명의 전제로 이루어지는 반도체 장치 제조 방법을 설명하는 도면.
도 11a 내지 도 11c는 본 발명의 전제로 이루어지는 반도체 장치 제조 방법을 설명하는 도면.
도 12a 내지 도 12c는 본 발명의 전제로 이루어지는 반도체 장치 제조 방법을 설명하는 도면.
도 13a 내지 도 13d는 본 발명의 전제로 이루어지는 반도체 장치 제조 방법을 설명하는 도면.
도 14a 내지 도 14d는 본 발명의 제 1 실시예에 관한 반도체 장치를 나타내는 도면.
도 15는 제 2 실시예에 관한 반도체 장치를 나타내는 도면.
도 16은 제 3 실시예에 관한 반도체 장치를 나타내는 도면.
도 17a 및 도 17b는 제 3 실시예에 관한 반도체 장치 제조 방법을 설명하는 도면.
도 18a 및 도 18b는 제 3 실시예에 관한 반도체 장치 제조 방법을 설명하는 도면.
도 19a 및 도 19b는 제 3 실시예에 관한 반도체 장치 제조 방법을 설명하는 도면.
도 20a 및 도 20b는 제 3 실시예에 관한 반도체 장치 제조 방법을 설명하는 도면.
도 21은 면 실장용의 전자부품에 본 발명을 적용한 예를 도시하는 도면.
도 22는 면 실장용의 전자부품에 본 발명을 적용한 예를 도시하는 도면.
도 23은 본 발명을 적용한 반도체 장치에 보호 층을 형성한 예를 도게시하는 도면.
도 24는 본 발명을 적용한 반도체 장치에 방열기를 부착한 예를 도시하는 도면.
도 25는 본 발명에 관한 방법을 적용하여 제조된 전자부품을 실장한 회로 기판을 도시하는 도면.
도 26은 본 발명에 관한 방법을 적용하여 제조된 전자부품을 실장한 회로 기판을 구비하는 전자기기를 도시하는 도면.
본 발명에 관한 반도체 장치 제조 방법은, 전극의 형성된 웨이퍼를 준비하는 공정과,
상기 전극의 적어도 일부를 피하여 상기 웨이퍼에 제 1 응력 완화층을 제공하는 공정과,
상기 전극으로부터 상기 제 1 응력 완화층 위에 걸쳐 제 1 도통부를 형성하는 공정과,
상기 제 1 응력 완화층의 윗쪽으로 상기 제 1 도통부에 접속되는 외부 전극을 형성하는 공정과,
상기 웨이퍼를 개개의 한 조각으로 절단하는 공정을 가지며,
상기 제 1 응력 완화층을 제공하는 공정 및 상기 제 1 도통부를 형성하는 공정의 적어도 어느 한 쪽의 공정에서, 응력 완화를 증장시키는 구조를 형성한다.
본 발명에 의하면, 응력 완화층 위에 도통부 및 외부 전극을 형성하기 때문에, 외부 전극을 미리 제공하여 패터닝된 필름 등의 기판이 불필요하게 된다.
또한, 전극과 외부 전극을 접속하는 도통부는 설계에 따라서 자유롭게 형성할 수 있기 때문에, 전극의 배치에 관계없이 외부 전극의 배치를 결정할 수 있다. 따라서, 웨이퍼에 형성하는 소자의 회로 설계를 변경하지 않아도, 외부 전극의 위치가 다른 다양한 반도체 장치를 간단히 제조할 수 있다.
또한, 본 발명에 의하면, 웨이퍼에 응력 완화층, 도통부 및 외부 전극을 형성하고 나서, 웨이퍼가 절단되어 개개의 반도체 장치가 얻어진다. 따라서, 많은 반도체 장치에 대한 응력 완화층, 도통부 및 외부 전극의 형성을 동시에 행할 수 있기 때문에 제조공정을 간략화할 수 있다.
상기 응력 완화를 증장시키는 구조로서, 상기 제 1 응력 완화층의 표면에 오목부를 형성하고, 상기 제 1 도통부를 상기 오목부 위를 통하도록 형성하여도 좋다.
이렇게 하는 것으로, 도통부는 응력 완화층의 표면에 대하여 교차하는 방향으로 굴곡하여 형성되기 때문에, 굴곡상태가 변화하는 것으로 응력을 흡수할 수 있어서, 단선이 방지된다.
상기 응력 완화를 증장하는 구조로서, 상기 제 1 도통부를 형성하는 공정에 있어서, 상기 제 1 도통부를 상기 제 1 응력 완화층 위에 있어서의 평면방향으로 굴곡 형성하여도 좋다.
상기 오목부에 위치하는 상기 제 1 도통부 위에 탄성체를 충전하는 공정을 포함하여도 좋다. 이 탄성체에 의해서 응력이 더욱 흡수된다.
상기 제 1 도통부가 형성된 상기 제 1 응력 완화층 위에, 제 2 응력 완화층 및 상기 제 1 도통부에 접속되는 제 2 도통부를 제공하는 공정을 포함하여도 좋다.
이렇게 하는 것으로, 응력 완화층이 다수단으로 형성되어, 응력을 더욱 분산하기 쉽게 된다.
상기 제 1 도통부 및 상기 제 2 도통부 중 적어도 1개를, 두께 보다 더 큰 평면적 확장을 갖는 면 모양으로 형성하여도 좋다.
이렇게 하는 것으로, 신호가 면 모양의 접지 전위의 부근에 전달되기 때문에 이상적인 전송로가 된다.
상기 제 1 도통부가 형성된 상기 제 1 응력 완화층 위에, 제 2 응력 완화층 및 제 2 도통부를 제공하고,
상기 제 2 도통부가 형성된 상기 제 2 응력 완화층 위에, 제 3 응력 완화층 및 제 3 도통부를 제공하며,
상기 제 2 도통부를 선 모양으로 형성하고, 상기 제 1 및 제 3 도통부를, 상기 제 2 도통부 보다 큰 평면적 확장을 갖도록 면 모양으로 형성하여도 좋다.
이렇게 하는 것으로, 선 모양으로 형성되는 제 2 도통부는 한 쌍의 면 모양의 도통부에 끼워지기 때문에, 주위가 접지 전위의 배선으로 덮여지게 된다. 그렇게 하면, 동축 케이블과 같은 구조를 얻을 수 있고, 제 2 도통부를 통하는 신호가 노이즈의 영향을 받기 어렵게 된다.
상기 제 1 도통부를 끼우도록 병행으로, 접지 전위가 되는 한 쌍의 배선을 형성하여도 좋다.
이렇게 하는 것으로, 선 모양으로 형성되는 제 1 도통부는 한 쌍의 배선에 의해서 끼워지기 때문에, 주위가 접지 전위의 배선으로 덮여지게 된다. 그러면, 동축 케이블과 같은 구조를 얻을 수 있어서, 신호가 노이즈의 영향을 받기 어렵게 된다.
본 발명에 관한 반도체 장치는 전극을 갖는 반도체 칩과,
상기 반도체 칩 위에서 상기 전극의 적어도 일부를 피하도록 제공되는 제 1 응력 완화층과,
상기 전극으로부터 상기 제 1 응력 완화층 위를 걸쳐서 형성되는 제 1 도통부와,
상기 제 1 응력 완화층의 윗쪽에 위치하는 상기 제 1 도통부에 형성되는 외부 전극을 가지며,
상기 제 1 응력 완화층은 표면에 오목부를 갖도록 형성되며, 상기 제 1 도통부는 상기 오목부 위를 통하여 형성된다.
이렇게 하는 것으로, 도통부는 응력 완화층의 표면에 대하여 교차하는 방향으로 굴곡하여 형성되기 때문에, 굴곡상태가 변화하는 것으로 응력을 흡수할 수 있어서, 단선이 방지된다.
상기 오목부에 위치하는 상기 제 1 도통부 위에 있어서, 오목부 내를 충전하도록 탄성체가 제공되어도 좋다.
상기 제 1 도통부는 상기 제 1 응력 완화층 위에서 굴곡하여 형성되어도 좋다.
상기 제 1 도통부는 신축성 주름 모양으로 형성되어도 좋다.
상기 제 1 도통부가 형성된 상기 제 1 응력 완화층 위에, 제 2 응력 완화층 및 상기 제 1 도통부에 접속되는 제 2 도통부를 갖아도 좋다.
이렇게 하는 것으로, 응력 완화층이 다수단으로 형성되어, 더욱 응력을 분산하기 쉬워진다.
상기 제 1 도통부 및 상기 제 2 도통부로 이루어지는 2개의 도통부중 한쪽은 선 모양을 이루며, 다른 쪽은 상기 선 모양의 도통부 보다 더 넓은 평면적 확장을 갖는 면 모양으로 형성되어도 좋다.
상기 면 모양의 도통부는 접지 전위가 되어, 상기 선 모양의 도통부에는 신호가 입력되어도 좋다.
상기 제 1 도통부가 형성된 상기 제 1 응력 완화층 위에 제공되는 제 2 응력 완화층 및 제 2 도통부와,
상기 제 2 도통부가 형성된 상기 제 2 응력 완화층 위에 제공되는 제 3 응력 완화층 및 제 3 도통부를 가지며,
상기 제 2 도통부는 선 모양으로 형성되고, 상기 제 1및 제 3 도통부는 상기 제 2 도통부 보다 더 큰 평면적 확장을 갖도록 면 모양으로 형성되어도 좋다.
이렇게 하는 것으로, 선 모양으로 형성되는 제 2 도통부는 한 쌍의 면 모양의 도통부에 끼워지기 때문에, 주위가 접지 전위의 배선으로 덮여지게 된다. 그러면, 동축 케이블과 같은 구조를 얻을 수 있고, 제 2 도통부를 지나는 신호가 노이즈의 영향을 받기 어렵게 된다.
상기 제 1 도통부를 끼우도록 병행으로 형성되고, 접지 전위가 되는 한 쌍의 배선을 갖아도 좋다.
이렇게 하는 것으로, 선 모양으로 형성되는 제 1 도통부는 한 쌍의 배선에 의해서 끼워지기 때문에, 주위가 접지 전위의 배선으로 덮여지게 된다. 그러면, 동축 케이블과 같은 구조를 얻을 수 있어, 신호가 노이즈의 영향을 받기 어렵게 된다.
상기 반도체 칩의 상기 전극을 갖는 면과는 반대측 면에 보호막을 갖아도 좋다.
상기 반도체 칩의 상기 전극을 갖는 면과는 반대측 면에 방열기를 갖아 도 좋다.
본 발명에 관한 회로 기판에는 상기 반도체 장치가 실장된다.
본 발명에 관한 전자기기는 이 회로 기판을 갖는다.
본 발명의 적당한 실시예에 관해서 설명하기 전에, 본 발명의 전제로 이루어지는 기술을 설명한다.
(제 1 전제 기술)
도 5는 본 발명의 전제로 이루어지는 반도체 장치를 도시하는 평면도이다. 이 반도체 장치는, 소위 CSP로 분류되는 것으로, 반도체 칩(1)의 전극(12)으로부터, 능동면(1a)의 중앙 방향으로 배선(3)이 형성되고, 각 배선(3)에는 외부 전극(5)이 제공되어 있다. 모든 외부 전극(5)은 응력 완화층(7) 위에 제공되어 있기 때문에, 회로 기판(도시하지 않음)에 실장되었을 때의 응력의 완화를 꾀할 수 있다. 또한, 외부 전극(5) 위에는 보호막으로서 솔더레지스트층(8)이 형성되어 있다.
또한, 동도면이 도시하는 바와 같이 외부 전극(5)은 반도체 칩(1)의 전극(12) 위가 아니라 반도체 칩(1)의 능동영역(능동소자가 형성되어 있는 영역)에 제공되어 있다. 응력 완화층(7)을 능동영역에 제공하고, 또 배선(3)을 능동영역 내에 실장하는(끌어 들인다) 것으로, 외부 전극(5)을 능동영역 내에 제공할 수 있다. 따라서 외부 전극(5)을 배치할 때에 능동영역 내, 즉 일정한 면으로서의 영역이 제공될 수 있도록 되어, 외부 전극(5)의 설정 위치의 자유도가 매우 증가하게 된다.
그리고, 배선(3)을 응력 완화층(7) 위에서 굴곡시킴으로써, 외부 전극(5)은 격자형상으로 나열되도록 제공되어 있다. 또한 전극(12)과 배선(3)과의 접합부에 있어서, 도시되어 있는 전극(12)의 크기와 배선(3)의 크기는,
배선(3)<전극(12)
으로 되어있지만,
전극(12)≤배선(3)
으로 하는 것이 바람직하다. 특히,
전극(12)＜배선(3)
으로 되는 경우에는, 배선(3)의 저항치가 작아질 뿐만 아니라, 강도가 증가하므로 단선이 방지된다.
도 1a 내지 도 4c는 제 1 전제 기술에 관한 반도체 장치 제조 방법을 설명하는 도면이고, 도 5의 I-I 선단면에 대응한다.
우선, 주지의 기술에 의해서, 웨이퍼(10)에 전극(12) 그 밖의 소자를 형성하여 놓는다. 또 본예에서는 전극(12)은 알루미늄으로 형성된다. 전극(12)에 다른 예로서 알루미늄 합금계의 재료(예를 들면 알루미늄 실리콘이나 알루미늄 실리콘 동 등)를 사용하여도 좋다.
또한, 웨이퍼(10)의 표면에는 화학적 변화를 방지하기 위해 산화막 등으로 이루어지는 패시베이션막(도시하지 않음)이 형성되어 있다. 패시베이션막은, 전극(12)을 피할 뿐만아니라, 다이싱이 행하여지는 스크라이브 라인도 피하여 형성된다. 스크라이브 라인에 패시베이션막을 형성하지 않은 것으로, 다이싱때의 먼지의 발생을 피할 수 있고, 더우기, 패시베이션막의 분열의 발생도 방지할 수 있다.
도 1a에 도시하는 바와 같이 전극(12)을 갖는 웨이퍼(10)에, 감광성의 폴리이미드 수지를 도포하여(예를 들면「스핀 코팅법」으로써) 수지층(14)을 형성한다. 수지층(14)은 1 내지 100μm의 범위, 더욱 바람직하게는 10μm 정도의 두께로 형성되는 것이 바람직하다. 또, 스핀 코팅법으로서는, 필요 없게 되는 폴리이미드 수지가 많기 때문에, 펌프에 의해서 허리띠형상으로 폴리이미드 수지를 토출하는 장치를 사용하여도 좋다. 이러한 장치로서, 예를 들면 FAS사제의 FAS 초정밀 토출형 코팅 시스템(미국 특허 제 4696885호 참조) 등이 있다. 또한, 여기서 말하는 수지층(14)이 응력 완화층(7)(도 5참조)으로서의 기능을 갖는다.
도 1b에 도시하는 바와 같이, 수지층(14)에 전극(12)에 대한 콘텍트 홀(14a)을 형성한다. 구체적으로는 노광, 현상 및 소성처리에 의해서, 전극(12) 부근에서 폴리이미드 수지를 제거하는 것으로, 수지층(14)에 콘텍트 홀(14a)을 형성한다. 또한, 동도면에 있어서는, 콘텍트 홀(14a)을 형성하였을 때에 수지층(14)이 전극(12)과 겹치는 영역을 전혀 남기지 않았다. 전혀 수지층(14)을 전극(12)에 남기지 않는 것으로, 다음 공정 이후에 제공되는 배선 등의 금속과의 전기적인 콘텍트가 양호한 상태로 되는 이점이 있지만, 반드시 이러한 구조로 하여야만 하는 것은 아니다. 즉, 전극(12)의 외주 부근에 수지층(14)이 걸려 있는 구조라고 해도 전극(12)의 일부가 노출하도록 홀이 형성되어 있는 것이라면 충분한 목적이 달성된다. 이 경우에는, 배선층의 굴곡수가 줄기 때문에 단선 등에 의한 배선 신뢰성의 저하를 방지할 수 있다. 여기서, 콘텍트 홀(14a)에는 테이퍼가 부착되어 있다. 따라서, 콘텍트 홀(14a)을 형성하는 단부에 있어서, 수지층(14)은 경사하여 형성되어 있다. 이러한 형상은, 노광 및 현상의 조건을 설정하는 것으로 형성된다. 또한, 전극(12) 위를 02또는 CF4등으로 플라스마 처리하면, 가령 전극(12) 위에 약간 폴리이미드 수지가 남아 있다고 해도 그 폴리이미드 수지를 완전히 제거할 수 있다. 이렇게 하여 형성된 수지층(14)은 완성품으로서의 반도체 장치에 있어서 응력 완화층이 된다.
또한, 본 예에서는 수지에 감광성 폴리이미드 수지를 사용하였지만, 감광성이 없는 수지를 사용하여도 좋다. 예를 들면 실리콘 변성 폴리이미드 수지, 엑폭시 수지나 실리콘 변성 엑폭시 수지 등, 고화하였을 때의 영률이 낮고(1×1010pa 이하), 응력 완화의 작용을 다할 수 있는 재질을 사용하면 좋다.
도 1c에 도시하는 바와 같이 스패터링에 의해서 웨이퍼(10)의 전면에 크롬(Cr)층(16)을 형성한다. 크롬(Cr)층(16)은 전극(12)상에서 수지층(14)상에 걸쳐 형성된다. 여기서, 크롬(Cr)층(16)의 재질은 수지층(14)을 구성하는 폴리이미드와의 밀착성이 좋은 것부터 선택된다. 또는, 내 분열성을 고려하면, 알루미늄이나 알루미늄 실리콘, 알루미늄 카파 등의 알루미늄 합금 또는 카파 합금 또는 동(Cu) 또는 금과 같은 연전성(연장되는 성질)이 있는 금속이라도 좋다. 또는, 내습성에 뛰어 난 티탄을 선택하면, 부식에 의한 단선을 방지할 수 있다. 티탄은, 폴리이미드와의 밀착성의 관점에서도 바람직하고, 티탄 텅스텐을 사용하여도 좋다.
크롬(Cr)층(16)과의 밀착성을 고려하면, 폴리이미드 등으로 이루어지는 수지층(14)의 표면을 거칠게하는 것이 바람직하다. 예를 들면, 플라스마(02, CF4)에 노출하는 드라이 처리나, 산 또는 알칼리에 의한 웨트 처리를 행하는 것으로, 수지층(14)의 표면을 거칠게 할 수 있다.
또한, 콘텍트 홀(14a) 내에 있어서 수지층(14)의 단부가 경사져 있기 때문에, 이 영역에서는 크롬(Cr)층(16)도 이와 같이 경사지게 형성된다. 크롬(Cr)층(16)은, 완성품으로서의 반도체 장치에 있어서는 배선(3)(도 5참조)으로 되는 동시에, 제조 도중에 있어서는 그 후에 층을 형성할 때의 폴리이미드 수지에 대한 확산 방지층이 된다. 또 확산 방지층으로서는 크롬(Cr)에 한정되는 것이 아니라, 상술한 배선 재료 모든 것이 유효하다.
도 1d에 도시하는 바와 같이, 크롬(Cr)층(16) 위에, 포토 레지스트를 도포하여 레지스트층(18)을 형성한다.
도 1e에 도시하는 바와 같이, 노광, 현상 및 소성처리에 의해서, 레지스트층(18)의 일부를 제거한다. 남겨진 레지스트층(18)은 전극(12)으로부터 수지층(14)의 중앙 방향으로 향하여 형성되어 있다. 상세하게는, 남겨진 레지스트층(18)은 수지층(14) 위에서는, 하나의 전극(12) 위의 레지스트층(18)과 다른 전극(12) 위의 레지스트층(18)이 연속하지 않도록(각각 독립한 상태에) 되어 있다.
그리고, 도 1e에 도시하는 레지스트층(18)에 의해서 덮여진 영역만을 남겨 (즉 레지스트층(18)을 마스크로서), 크롬(Cr)층(16)을 에칭하고, 레지스트층(18)을 박리한다. 이상, 이들의 전공정에서는 웨이퍼 프로세스에 있어서의 금속 박막 형성 기술을 적용한 것이다. 이렇게 해서 에칭된 크롬(Cr)층(16)은 도 2a에 도시하게 된다.
도 2a에 있어서, 크롬(Cr)층(16)은 전극(12)으로부터 수지층(14)에 걸쳐서 형성되어 있다. 상세하게는, 크롬(Cr)층(16)은 하나의 전극(12)과 다른 전극(12)과의 사이가 연속하지 않도록 되어 있다. 즉, 각각의 전극(12)에 대응하는 배선을 구성할 수 있도록, 크롬(Cr)층(16)이 형성된다. 또한, 같은 신호가 입출력되는 것이라면, 전극(12)을 반드시 각각 독립으로 하여야만 하는 것이 아니라, 같은 신호를 전하는 배선을 전기적으로 일체 형성하여도 좋다.
도 2b에 도시하는 바와 같이, 적어도 크롬(Cr)층(16)을 포함하는 최상층 위에 동(Cu)층(20)을 스페터링에 의해서 형성한다. 동(Cu)층(20)은 외부 전극을 형성하기 위한 기초층이 된다. 또는, 동(Cu)층(20) 대신에, 니켈(Ni)층을 형성하여도 좋다.
도 2c에 도시하는 바와 같이 동(Cu)층(20) 위에 레지스트층(22)을 형성하고, 도 2d에 도시하는 바와 같이 레지스트층(22)의 일부를, 노광, 현상 및 소성처리하여 제거한다. 그러면, 제거하는 영역은 수지층(14)의 윗쪽이고, 또한, 크롬(Cr)층(16)의 윗쪽에 위치하는 레지스트층(22)의 적어도 일부가 제거된다.
도 2e에 도시하는 바와 같이, 레지스트층(22)이 부분적으로 제거된 영역에, 받침대(24)를 형성한다. 받침대(24)는 동(Cu) 도금에 의해 형성되며, 땜납 볼을 위에 형성하도록 되어 있다. 따라서, 받침대(24)는 동(Cu)층(20) 위에 형성되고, 이 동(Cu)층(20) 및 크롬(Cr)층(16)을 통하여 전극(12)과 도통한다.
도 3a에 도시하는 바와 같이, 받침대(24) 위에, 외부 전극(5)(도 5참조)으로서의 땜납 볼이 되는 땜납(26)을 두께층 형상으로 형성한다. 여기서 두께는, 그 후의 땜납 볼 형성 시에 요구되는 볼 직경에 대응한 땜납량으로 결정된다. 땜납(26)의 층은 전해도금이나 인쇄 등에 의해 형성된다.
도 3b에 도시하는 바와 같이, 도 3a에 도시하는 레지스트층(22)을 박리하여, 동(Cu)층(20)을 에칭한다. 그러면, 받침대(24)가 마스크로 되어 이 받침대(24)의 아래에만 동(Cu)층(20)이 남는다(도 3c 참조). 그리고, 받침대(24) 위의 땜납(26)을 웨트 백에 의해서 반구 이상의 볼 형상으로서 땜납 볼로 한다(도 3d 참조).
이상의 공정에 의해서 외부 전극(5)(도 5참조)으로서의 땜납 볼이 형성된다. 계속해서, 크롬(Cr)층(16) 등의 산화를 방지하기 위해서나, 완성한 반도체 장치에 있어서의 내습성의 향상이나, 표면의 기계적 보호 등의 목적을 달성하기 위한 처리를, 도 4a 및 도 4b에 도시하는 바와 같이 하여 행한다.
도 4a에 도시하는 바와 같이, 웨이퍼(10)의 전면에, 감광성의 솔더레지스트층(28)을 도포에 의해 형성한다. 그리고, 노광, 현상 및 소성처리를 행하여, 솔더레지스트층(28)중, 땜납(26)을 덮고 있는 부분 및 그 부근의 영역을 제거한다. 이렇게 해서, 남겨진 솔더레지스트층(28)은 산화 방지막으로서, 또 최종적으로 반도체 장치로 되었을 때의 보호막으로서나, 또한 방습성의 향상을 목적으로 한 보호막이 된다. 그리고, 전기적 특성 검사를 하여, 필요하면 제품번호나 제조자명 등을 인쇄한다.
계속해서, 다이싱을 행하여, 도 4c에 도시하는 바와 같이 개개의 반도체 장치로 절단한다. 여기서, 다이싱을 행하는 위치는, 도 4b와 도 4c를 비교하여 명백한 바와 같이, 수지층(14)을 피하는 위치이다. 따라서, 패시베이션막 등의 존재하지 않은 웨이퍼(10)에 대해서만 다이싱이 행하여지기 때문에, 성질이 다른 재료로 이루어지는 다수층을 절단할 때의 문제를 피할 수 있다. 다이싱 공정은 종래 대로의 방법에 의해서 행하여진다. 또, 도 4a 및 도 4b는 전극 보다 더 외측에 위치하는 수지층(14)의 도중까지를 도시하고 있지만, 도 4c는 전극 보다 더 외측에 위치하는 수지층(14)을 초월한 스크라이브 라인까지를 도시하고 있다.
이렇게 해서 형성된 반도체 장치에 의하면, 수지층(14)이 응력 완화층(7)(도 5참조)으로 되기 때문에, 회로 기판(도시하지 않음)과 반도체 칩(1)(도 5참조)과의 사이의 열팽창 계수의 차에 의한 응력이 완화된다.
이상 설명한 반도체 장치 제조 방법에 의하면, 웨이퍼 프로세스에 있어서 거의 모든 공정이 완결한다. 다시 말하면, 실장기판과 접속하는 외부단자를 형성하는 공정이 웨이퍼 프로세스 내에서 행할 수 있게 되어, 종래의 패키징 공정, 즉 개개의 반도체 칩을 취급하여, 개개의 반도체 칩에 대하여 각각 이너 리드 본딩 공정이나 외부 단자 형성 공정 등을 행하지 않아도 된다. 또한, 응력 완화층을 형성할 때에, 패터닝된 필름 등의 기판이 불필요하게 된다. 이들의 이유로, 저 비용이면서 고품질의 반도체 장치를 얻을 수 있다.
본 예에서는 응력 완화층으로서의 수지를 감광성의 폴리이미드 수지로 하였지만, 그 외에도 비감광성의 수지를 사용하여도 좋다. 또한 본 예에 있어서 배선층을 2층 이상으로 제공하여도 좋다. 층이 겹쳐지면 일반적으로 층 두께가 늘어나서, 배선 저항을 낮출 수 있다. 특히 배선중 1층을 크롬(Cr)으로 한 경우에는, 동(Cu)이나 금은, 크롬(Cr) 보다 더 전기적 저항이 낮기 때문에, 조합하는 것으로 배선 저항을 낮출 수 있다. 또는, 응력 완화층 위에 티탄층을 형성하고, 이 티탄층 위에 니켈층, 또는 백금 및 금으로 이루어지는 층을 형성하여도 좋다. 또는, 백금 및 금의 2층을 배선으로 하여도 좋다.
(제 2 전제 기술)
도 6a 내지 도 7c는 제 2 전제 기술에 관한 반도체 장치 제조 방법을 설명하는 도면이다. 본 기술은, 제 1 전제 기술과 비교하여, 도 3a 이후의 공정에 있어서 다르고, 도 2e까지의 공정은 제 1 실시예와 같다. 따라서, 도 6a에 도시하는 웨이퍼(110), 전극(112), 수지층(114), 크롬(Cr)층(116), 동(Cu)층(120), 레지스트층(122) 및 받침대(124)는 도 2e 도시하는 웨이퍼(10), 전극(12), 수지층(14), 크롬(Cr)층(16), 동(Cu)층(20), 레지스트층(22) 및 받침대(124)와 같고, 제조 방법도 도 1a 내지 도 2e에 도시하는 것과 같기 때문에 설명을 생략한다.
본 기술에서는 도 6a에 도시하는 바와 같이, 받침대(124) 위에 얇은 땜납(126)을 도금하여 레지스트층(122)을 박리하고, 도 6b에 도시하는 바와 같이 한다. 또한, 얇은 땜납(126)을 레지스트로서, 도 6c에 도시하는 바와 같이 동(CU)층(120)을 에칭한다.
계속해서, 도 7a에 도시하는 바와 같이 웨이퍼(110)의 전면에 감광성 솔더레지스트층(128)을 형성하고, 도 7b에 도시하는 바와 같이, 받침대(124) 영역의 솔더레지스트층(128)을 노광, 현상 및 소성처리에 의해 제거된다.
그리고, 도 7c에 도시하는 바와 같이, 얇은 땜납(126)이 남은 받침대(124) 위에, 얇은 땜납(126) 보다 더 두꺼운 땜납(129)을 도금한다. 이것은 무전해도금에 의해 행하여진다. 두꺼운 땜납(129)은 그 후, 웨트 백에 의해 도 3에 도시하는 상태와 같이 반구 이상의 볼 모양으로 된다. 이렇게 하여, 두꺼운 땜납(129)은 외부 전극(5)(도 5참조)으로서의 땜납 볼이 된다. 그 후의 공정은, 상술한 제 1 실시예와 같다. 또한, 얇은 땜납(126), 두꺼운 땜납(129)의 순서로 도금을 행하고, 그 후, 감광성의 솔더레지스트층(도 7a의 공정)을 행하여도 좋다.
본 기술에 의해서도, 웨이퍼 프로세스에 있어서 거의 모든 공정을 행할 수 있다. 또한, 본 실시예에는, 두꺼운 땜납(129)이 무전해도금에 의해서 형성된다. 따라서, 받침대(124)를 생략하고, 동(Cu)층(120) 위에 두꺼운 땜납(129)을 직접 형성할 수 있다.
(제 3 전제 기술)
도 8a 내지 도 9d는, 제3 실시예에 관한 반도체 장치 제조 방법을 설명하는 도면이다.
도 8a에 도시하는 웨이퍼(30), 전극(32), 수지층(34), 크롬(Cr)층(36), 동(Cu)층(40) 및 레지스트층(42)은, 도 2c에 도시하는 웨이퍼(10), 전극(12), 수지층(14), 크롬(Cr)층(16), 동(Cu)층(20) 및 레지스트층(22)과 같고, 제조 방법도 도 1a 내지 도 2c에 도시하는 것과 같으므로 설명을 생략한다.
그리고, 도 8a에 도시하는 레지스트층(42)의 일부를 노광, 현상 및 소성처리에 의해서 제거한다. 상세하게는 도 8b에 도시하는 바와 같이, 배선이 되는 크롬(CF)층(36)의 윗쪽에 위치하는 레지스트층(42)만을 남기고, 다른 위치의 레지스트층(42)을 제거한다.
계속해서, 동(Cu)층(40)을 에칭하여 레지스트층(42)을 박리하고, 도 8c에 도시하는 바와 같이, 크롬(Cr)층(36) 위에만 동(Cu)층(40)을 남긴다. 이렇게 해서, 크롬(Cr)층(36) 및 동(Cu)층(40)의 2층 구조에 의한 배선이 형성된다.
다음으로, 도 8d에 도시하는 바와 같이, 감광성의 솔더레지스트를 도포하여, 솔더레지스트층(44)을 형성한다.
도 9a에 도시하는 바와 같이, 솔더레지스트층(44)에 콘텍트 홀(44a)을 형성한다. 콘텍트 홀(44a)은 수지층(34)의 윗쪽으로서, 또한, 2층 구조의 배선의 표면층인 동(Cu)층(40) 위에 형성된다. 또한, 콘텍트 홀(44a)의 형성은, 노광, 현상 및 소성처리에 의해서 행하여진다. 또한, 콘텍트 홀(44a)이 형성되도록 소정 위치에 홀을 제공하면서 솔더레지스트를 인쇄하여도 좋다.
계속해서, 콘텍트 홀(44a)에 고조된 형상을 이루도록 땜납 크림(46)을 인쇄한다(도 9 B 참조). 이 땜납 크림(46)은 웨트 백에 의해서, 도 9c에 도시하는 바와 같이, 땜납 볼이 이루어진다. 그리고, 다이싱을 행하여 도 9d에 도시하는 개개의 반도체 장치를 얻는다.
본 기술에서는, 땜납 볼의 받침대가 생략되고, 또, 땜납 크림의 인쇄가 적용되는 것으로, 땜납 볼 형성이 용이화되는 동시에, 제조공정의 삭감에도 이어진다.
또한, 제조되는 반도체 장치의 배선이 크롬(Cr) 및 동(Cu)의 2층이다. 여기서, 크롬(Cr)은 폴리이미드 수지로 이루어지는 수지층(34)과의 밀착성이 좋고, 동(Cu)은 내(耐)분열성이 좋다. 내 분열성이 좋은 것으로, 배선의 단선, 또는 전극(32)이나 능동소자의 파손을 방지할 수 있다. 또는, 동(Cu) 및 금의 2층, 크롬 및 금의 2층, 또는 크롬, 동(Cu) 및 금의 3층으로 배선을 구성하여도 좋다.
본 기술에서는 받침대 없음의 예를 들었지만, 받침대를 실장하여도 좋은 것은 말할 필요도 없다.
(제 4 전제 기술)
도 10은 제 4 전제 기술에 관한 반도체 장치 제조 방법을 설명하는 도면이다.
동도면에 도시하는 웨이퍼(130), 전극(132), 수지층(134), 크롬(Cr)층(136), 동(Cu)층(140) 및 솔더레지스트층(144)은 도 9a에 도시하는 웨이퍼(30), 전극(32), 수지층(34), 크롬(Cr)층(36), 동(Cu)층(40) 및 솔더레지스트층(44)과 같고, 제조 방법도 도 8a 내지 도 9a에 도시하는 것과 같기 때문에 설명을 생략한다.
본 기술에서는, 도 9b에 있어서 땜납 크림(46)이 사용된 대신에, 솔더레지스트층(144)에 형성된 콘텍트 홀(144a)에, 플럭스(146)를 도포하여 땜납 볼(148)이 탑재되어 있다. 그 후, 웨트 백, 검사, 날인 및 다이싱 공정이 행하여진다.
본 기술에 의하면, 미리 형성된 땜납 볼(148)을 탑재하여, 이것을 외부 전극(5)(도 5참조)으로 한다. 또한, 제 1 및 제 2 전제 기술과 비교하면, 받침대(24, 124)를 생략할 수 있다. 또한, 배선(3)(도 5참조)이 크림(Cr)층(136) 및 동(Cu)층(140)의 2층 구조로 된다.
본 기술에서는 받침대 없음의 예를 들었지만, 받침대를 실장하여도 좋은 것은 말할 필요도 없다.
(제 5 전제 기술)
도 11a 내지 도 12c는 제5의 전제기술에 관한 반도체 장치 제조 방법을 설명하는 도면이다.
우선, 도 11a에 도시하는 바와 같이, 전극(52)을 갖는 웨이퍼(50)에 유리판(54)을 접착한다. 유리판(54)에는 웨이퍼(50)의 전극(52)에 대응하는 구멍(54a)이 형성되어 있고, 접착제(56)가 도포되어 있다.
이 유리판(54)의 열팽창계수는 반도체 칩이 되는 웨이퍼(54)의 열팽창계수와, 반도체 장치를 실장하는 회로 기판의 열팽창계수와의 사이의 값으로 되어 있다. 이것에서, 웨이퍼(54)를 다이싱하여 얻어지는 반도체 칩, 유리판(54), 반도체 장치가 실장되는 회로 기판(도시하지 않음)의 순서로 열팽창계수의 값이 변하기 때문에, 접속부에 있어서의 열팽창계수의 차가 작아지고 열응력이 작아진다. 즉, 유리판(54)은 응력 완화층이 된다. 또, 이러한 열팽창계수를 갖는 것이라면, 유리판(54) 대신에 세라믹스판을 사용하여도 좋다.
그리고, 유리판(54)을 웨이퍼(50)에 접착하면, 구멍(54)에 들어간 접착제(56)를 02플라스마 처리에 의해서 제거하여 도 11b에 도시하게 한다.
다음에, 도 11c에 도시하는 바와 같이, 웨이퍼(50)의 전면으로서 유리판(54) 위에, 스패터링에 의해서 알루미늄층(58)을 형성한다. 그 후에 구멍(54)의 표면에 막을 형성하면 비교적 단선의 발생하기 쉬운 알루미늄의 보호를 꾀할 수 있다. 다음에, 도 12a에 도시하는 바와 같이 레지스트층(59)을 형성하고, 도 12b에 도시하는 바와 같이, 노광, 현상 및 소성처리에 의해서 레지스트층(59)의 일부를 제거한다. 제거되는 레지스트층(59)은 배선 패턴 형성부 이외의 위치가 바람직하다.
도 12b에 있어서, 레지스트층(59)은 전극(52)의 윗쪽으로부터 유리판(54)의 윗쪽에 걸쳐 남겨져있다. 또한, 하나의 전극(52)의 윗쪽과 다른 전극(52)의 윗쪽과의 사이가 연속하지 않도록 도중에 끊긴다.
그리고, 알루미늄층(58)을 에칭하면, 도 12c에 도시하는 바와 같이, 배선이 되는 영역에 알루미늄층(58)이 남는다. 즉, 알루미늄층(58)은 전극(52)으로부터 유리판(54) 위에 걸쳐서 배선으로서 형성된다. 또, 전극(52) 끼리가 도통하지 않고, 개개의 전극(52)마다의 배선이 되도록 알루미늄층(58)이 형성되어 있다. 또는, 다수의 전극(52)을 도통시킬 필요가 있으면, 그것에 대응하여 배선이 되는 알루미늄층(58)을 형성하여도 좋다. 또한, 배선으로서 알루미늄층(58) 이외에, 제1 실시예에서 선택한 모든 재료중, 어느 하나를 적용할 수 있다.
이상의 공정에 의해서, 전극(52)으로부터의 배선이 형성되므로, 배선으로서의 알루미늄층(58)에 땜납 볼을 형성하여, 웨이퍼(50)로부터 개개의 반도체 장치로 절단한다. 이들의 공정은 상기 제1 실시예와 마찬가지로 하여 행할 수 있다.
본 기술에 의하면, 유리판(54)은 구멍(54a)을 갖지만, 구멍(54a)의 형성은 용이하다. 따라서, 유리판(54)에 대해서는 미리 범프나 배선을 형성해 놓은 것 같은 패터닝이 필요하지 않다. 또한, 배선이 되는 알루미늄층(58) 등의 형성 공정에는, 웨이퍼 프로세스에 있어서의 금속박막형성 기술이 적용되어, 거의 모든 공정이 웨이퍼 프로세스로써 완결한다.
또한 유리판(54) 위에 별도의 응력 흡수층, 예를 들면 폴리이미드 수지 등을 제1 실시예와 같이 또한 제공하여도 좋다. 이 경우에는 응력 흡수층을 제공하기 위한, 유리판(54)의 열팽창 계수는 실리콘과 동등하여도 좋다.
(제 6 전제 기술)
도 13a 내지 도 13d는 제6의 전제 기술에 관한 반도체 장치 제조 방법을 설명하는 도면이다. 본 기술에서는 응력 완화층에 폴리이미드판을 선택한다. 폴리이미드는 영율이 낮은 응력 완화층으로서 적당한 부재이기 때문이다. 또 그 밖에도 예를 들면 플라스틱판이나 유리 엑폭시계 등의 복합판을 사용하여도 좋다. 이 경우, 실장기판과 동재료를 사용하면 열팽창계수에 차가 없어지고 바람직하다. 특히 오늘날에는 실장기판으로서 플라스틱 기판이 많기 때문에, 플라스틱판을 응력 완화층에 사용하는 것은 유효하다.
우선, 도 13a에 도시하는 바와 같이, 전극(62)을 갖는 웨이퍼(60)에 폴리이미드판(64)을 접착하고, 도 13b에 도시하는 바와 같이 한다. 또, 폴리이미드판(64)에는, 미리 접착제(66)가 칠해져 있다. 이 접착제(66)에 응력 완화의 기능을 갖게 하는 재료를 선택하면 또한 좋다. 응력 완화 기능을 갖는 접착제로서 구체적으로는, 열가소성의 폴리이미드 수지나 실리콘 수지 등이 있다.
다음으로, 도 13c에 도시하는 바와 같이, 전극(62)에 대응하는 영역에 엑시머 레이저 등을 사용하여 콘텍트 홀(64a)을 형성하고, 도 13d에 도시하는 바와 같이, 알루미늄층(68)을 스패터링에 의해서 형성한다. 또한, 알루미늄층(68) 이외에, 제1 실시예로써 선택한 모든 재료중 어느 하나를 적용할 수 있다.
이렇게 해서, 도 11c와 같은 상태로 되기 때문에, 그 후, 도 12a 이후의 공정을 행하는 것으로 반도체 장치를 제조할 수 있다.
본 기술에 의하면, 구멍조차 형성되어 있지 않은 폴리이미드판(64)을 사용하기 때문에, 패터닝한 기판이 불필요하게 된다. 그 밖의 효과는 상기 제1 내지 제5 실시예와 같다.
또한 그 밖의 형태로서, 응력 완화층에 미리 드릴 등의 기계 가공을 행하여 구멍을 제공해 두고, 그 후에 웨이퍼 위에 접착시키는 등의 실장 프로세스를 행하여도 좋다. 또한 기계 가공 이외에도 케미컬 에칭이나 드라이 에칭에 의해 구멍을 제공할 수 있다. 또 케미컬 에칭이나 드라이 에칭을 사용하여 구멍을 형성하는 경우에는 웨이퍼 위에서도 그 전의 사전 공정으로 행하여도 좋다.
(제 1 실시예)
본 발명은, 상기 기술을 더욱 개량하기 위해 이루어진 것으로 이하 본 발명의 적당한 실시예에 관해서 도면을 참조하여 설명한다.
도 14a 내지 도 14d는 본 발명에 관한 제 1 실시예를 도시하는 도면이다.
도 14a에 도시하는 반도체 장치(150)에 있어서, 폴리이미드로 이루어지는 수지층(152)이 단속적으로 형성된다. 수지층(152)은 응력 완화층으로 된다. 응력 완화층으로서는 감광성 폴리이미드 수지가 바람직하지만, 감광성이 없는 수지라도 된다. 예를 들면 실리콘 변성 폴리이미드 수지, 엑폭시 수지나 실리콘 변성 엑폭시 수지 등, 고화하였을 때의 영율이 낮고(1×1010pa 이하), 응력 완화의 기능을 다할 수 있는 재질을 사용하면 좋다.
또한, 수지층(152)에는 테이퍼가 부착된 오목부(152a)가 형성되어 있다. 그리고, 이 오목부(152a)의 표면형상에 따라 배선(154)이 형성되어 있으므로, 배선(154)은 단면형상에 있어서 굴곡하고 있다. 또, 배선(154)에는 땜납 볼(157)이 형성되어 있다. 이와 같이 배선(154)은 응력 완화층으로서의 수지층(152)에 배치되고, 더구나, 굴곡하고 있는 것으로 단지 평탄하게 배치된 경우에 비하여 신축하기쉽게 된다. 따라서, 반도체 장치(150)가 회로 기판에 실장되었을 때에, 열팽창계수의 차에 의한 응력을 흡수하기 쉽게 된다. 배선(154)의 변위가 이러한 부분(굴곡부 등)에서 땜납 볼(157)까지는 수지층(152)으로서, 보다 탄성 변형율이 큰 재료를 선택하는 것이 바람직하다. 이 것은, 이하의 실시예에도 공통하여 해당된다.
또한, 오목부(152a)의 윗쪽, 구체적으로는 오목부(152a)에 상당하는 위치로서 구덩이 모양으로 형성된 배선 영역에는, 도 14a에 도시하는 바와 같이, 탄성체(156)를 제공하는 것이 바람직하다. 탄성체(156)는 응력 완화층으로서의 수지층(152)에 사용한 재료로 형성하면 좋다. 이 탄성체(156)에 의해서, 배선(154)을 신축시키는 응력을 더욱 흡수할 수 있다. 최외층(보호 층)을 형성하는 예를 들면 포토 레지스트에, 탄성체(156)의 기능을 겸하게 하여도 좋다. 또한, 탄성체(156)는 개개의 오목부(152a)에 대응하여 각각 개별로 제공하여도 된다.
이렇게 해서, 배선(154)의 단선이 방지되며, 또는, 응력에 의해서 배선(154)을 통하여 전극(158) 등을 파괴하는 것이 방지된다. 또, 전극(158) 및 배선(154)은 최외층(보호 층)(155)으로써 덮여 보호되고 있다.
다음에, 도 14b에 도시하는 반도체 장치(160)에 있어서, 전극(169)으로부터 제 1 수지층(162) 위에까지 형성되는 제 1 배선(164)의 제 1 수지층(162) 위에 있어서, 제 2 수지층(166) 및 제 2 배선(168)이 형성되어 있다. 제 1 배선(164)은 전극(169)에 접속되고, 제 2 배선(168)은 제 1 배선(164)에 접속되며, 제 2 배선(168)에 땜납 볼(167)이 형성되어 있다. 이와 같이, 다수층의 수지층 및 배선을 형성하면, 배선의 설계의 자유도가 증가한다. 또한, 전극(169) 및 배선(164, 168)은 최외층(보호 층)(165)으로써 덮여 보호되고 있다.
또한, 면적을 무시할 수 있는 만큼 가늘고 긴 배선을, 평면적인 확장 (폭 또는 크기)을 갖는 면 모양으로 형성할 수 있다. 또한, 수지층이 다수층이 되면, 응력을 분산하기 쉽게 된다. 더욱 면 모양으로 형성된 배선을 GND(접지) 전위 또는 전원 전압 전위로 설정하면, 임피던스 컨트롤이 용이하게 되고, 고주파특성이 대단히 뛰어난 것으로 된다.
다음에, 도 14c에 도시하는 반도체 장치(170)는 상기 반도체 장치(150, 160)를 조합한 것이다. 즉, 제 1 수지층(172) 위에 제 1 배선(174)이 형성되고, 제 1 배선(174) 위에는 오목부(176a)를 갖도록 제 2 수지층(176)이 형성되어 있다. 그리고, 제 2 수지층(l76) 위에 형성되는 제 2 배선(178)은 단면형상에 있어서 굴곡하고 있다. 또, 제 2 배선(178)에는 땜납 볼(177)이 형성되어 있다. 또한, 전극(179) 및 배선(174, 178)은 최외층(보호 층)(175)으로써 덮여 보호되고 있다. 본 실시예에 의하면, 상기 반도체 장치(150, 160)를 조합한 효과를 달성할 수 있다.
다음에, 도 14d에 도시하는 반도체 장치(180)에는 점선으로 도시하는 영역에 형성된 응력 완화층(187) 위에서, 전극(182)으로부터 평면형 위에 있어서 굴곡하도록 배선(184)이 형성되고, 이 배선(184)에 땜납 볼 등의 범프(186)가 형성되어 있다. 본 실시예에 있어서도, 상기 반도체 장치(150)(도 14a 참조)와는 방향이 다르지만, 배선(184)이 굴곡하고 있기 때문에, 응력을 흡수하는 능력에 있어서 우수하다.
또한, 도 14d에 도시하는 평면형상으로 굴곡하는 배선(184)을, 도 14a 내지 도 14c에 도시하는 바와 같이 입체적으로도 굴곡시켜도 좋다. 이렇게 하는 것으로, 단선의 방지 효과가 더욱 높아진다. 단, 응력 완화층(187)이 배선(184)의 아래에 존재하는 것이 꼭 필요하다. 또한, 전극(182) 및 배선(184)은 도시하지 않은 최외층(보호 층)으로써 덮여 보호되고 있다.
(제 2 실시예)
다음에, 도 15에 도시하는 반도체 장치(190)는 알루미늄 패드(192)와, 응력 완화층(194) 위에 제공된 땜납 볼(196)을 접속하는 배선(200)에 특징을 갖는다. 배선(200)은 제 1 전제기술 등으로 선택한 배선 재료 중 어느쪽의 것을 사용하여도 좋다. 이 배선(200)은 신축성 주름부(200a)를 갖는다. 신축성 주름부(200a)는 도 14d에 도시하는 바와 같이, 배선의 내부가 공동(슬릿)으로 되어 있는 상태이고, 통상의 배선을 끼워 다수의 신축성 주름부(200a)가 연속 형성된다. 이 신축성 주름부(200a)는 굴곡하는 배선(184) 보다 더 응력 흡수성에 우수하다. 이 신축성 주름부(200a)를 갖는 것으로, 반도체 칩상에서 배선(200)에 분열이 생기거나, 알루미늄 패드(192)나 그 밖의 능동 소자에의 대미지가 없어지고, 반도체 장치로서의 신뢰성이 향상한다. 또한, 신축성 주름부(200a)는 한 개의 배선에 제공되기 때문에, 응력 흡수 구조를 위한 스페이스는 미세한 것으로 충분하다. 이것에 의해서, CSP의 카테고리를 일탈하지 않도록, 반도체 장치의 소형화를 유지하면서, 설계의 자유도를 향상할 수 있다. 또, 본 실시예에 있어서, 신축성 주름부(200a)는 평면방향에 대해서의 예이지만, 이것을 두께 방향으로 제공하여도 된다.
이상 설명한 실시예 또는 전제기술에 있어서, 외부 전극으로서는 땜납을 예로 진술하였지만, 그 외에 예를 들면 금 범프를 사용하는 등, 이미 주지의 접속용의 재료를 사용하여도 아무런 문제가 없다. 또한, 외부 전극은 반도체 칩의 능동 영역으로서, 전극상 이외이면, 어디에서나 형성할 수 있다.
(제 3 실시예)
도 16 내지 도 20은 본 발명에 관한 제 3 실시예를 도시하는 도면이다. 도 16은 본 실시예에 관한 반도체 장치의 단면을 도시하는 도면이다. 이 반도체 장치(300)는 반도체 칩(302) 위에 다수층(4층) 구조를 가지며, 표면이 솔더레지스트(350)로써 보호되는 것이다. 또, 본 실시예에 있어서도, 다른 실시예 및 전제기술에 관해서 설명한 재료나 제조 방법 등을 적용할 수 있다.
도 17a 및 도 17b는 제 1 층을 도시하는 도면이다. 상세하게는 도 17b는 평면도이고, 도 17a는 도 17b의 VII-VII 선단면도이다. 반도체 칩(302)에는, 신호가 입력 또는 출력되는 전극(304)이 형성되어 있다. 전극(304)의 부근에는, 단부가 경사면으로 이루어진 응력 완화층(310)이 형성되어 있다. 응력 완화층(310)은 절연체이며, 구체적으로는 폴리이미드계 수지가 바람직하다. 그리고, 전극(304)으로부터 응력 완화층(310) 위에 걸쳐서 신호 배선(312)이 형성되어 있다. 신호 배선(312)은 도 17b에 도시하는 바와 같이, 전극(304)과는 반대측의 단부에 아일런드 형상의 접속부(312a)를 갖는다. 또한, 이 접속부(312a)를 둘러싸도록, 또한, 접촉하지 않도록 GND 플레인(316)이 형성되어 있다. GND 플레인(316)은 반도체 칩(302)의 접지용 전극(도시하지 않음)에 접속된다.
도 18a 및 도 18b는 제 2 층을 도시하는 도면이다. 상세하게는 도 18b는 평면도이고, 도 18a는 도 18b의 VIII-VIII 선단면도이다. 이들의 도면에 도시하는 바와 같이, 상술한 제 1 층의 위에 응력 완화층(320)이 형성되어 있다. 단, 응력 완화층(320)은 제 1 층의 신호 배선(312)의 접속부(312a)의 중앙부를 피하여 형성되어 있다. 그리고, 제 1 층의 접속부(312a)에서 제 2 층의 응력 완화층(320) 위에 걸쳐서 신호 배선(322)이 형성되어 있다. 신호 배선(322)은 접속부(312a)에 접속되는 접속부(322a) 및 또 하나의 접속부(322b)를 갖는다. 또한, 응력 완화층(320)에는 신호 배선(322)과는 도통하지 않는 신호 배선(324)이 형성되어 있다. 신호 배선(324)은 접속부(324a, 324b)를 갖는다. 또한, 응력 완화층(320)에는 다른 배선(324, 325)이 형성되어 있지만, 본 발명에는 직접 관계되지 않기 때문에 설명을 생략한다. 또한, 신호 배선(322, 324) 및 배선(324, 325)을 둘러싸고, 또한, 접촉하지 않도록, GND 플레인(326)이 형성되어 있다. GND 플레인(326)은 제 1 층의 GND 플레인(316)을 통하여 반도체 칩(302)의 접지용 전극(도시하지 않음)에 접속된다.
도 19a 및 도 19b는 제 3 층을 도시하는 도면이다. 상세하게는 도 19b는 평면도이고, 도 19a는 도 19b의 IX-IX 선단면도이다. 이들의 도면에 도시하는 바와 같이, 상술한 제 2 층의 위에 응력 완화층(330)이 형성되어 있다. 단, 응력 완화층(330)은 제 2 층의 신호 배선(322)의 접속부(322b)의 중앙부를 피하여 형성되어 있다. 그리고, 제 2 층의 접속부(322b)에서 응력 완화층(330) 위에 걸쳐서, 신호 배선(332)이 형성되어 있다. 신호 배선(332)은 제 2 층의 접속부(322b)에 접속되는 접속부(332a) 및 또 하나의 접속부(332b)를 갖는다. 또한, 응력 완화층(330)에는 신호 배선(332)과는 도통하지 않은 신호 배선(334)이 형성되어 있다. 이 신호 배선(334)은 접속부(334a, 334b)를 갖는다. 또한, 신호 배선(332) 및 신호 배선(334)을 둘러싸도록, 또한, 접촉하지 않도록 GND 플레인(336)이 형성되어 있다. GND 플레인(336)은 제 1 층의 GND 플레인(316) 및 제 2 층의 GND 플레인(326)을 통하여 반도체 칩(302)의 접지용 전극(도시하지 않음)에 접속된다.
도 20a 및 도 20b는 제4 층을 도시하는 도면이다. 상세하게는 도 20b는 평면도이고, 도 20a는 도 20b의 X-X 선단면도이다. 이들의 도면에 도시하는 바와 같이, 상술한 제 3 층의 위에 응력 완화층(340)이 형성되어 있다. 단, 응력 완화층(340)은 제 3 층의 신호 배선(334)의 접속부(334b)의 중앙부를 피하여 형성되어 있다. 그리고, 제 3 층의 접속부(334b) 위에 접속부(342)가 형성되고, 이 접속부(342) 위에 동(Cu)으로 이루어지는 받침대(344)가 형성되고, 이 받침대(344) 위에 땜납 볼(348)이 형성되어 있다. 땜납 볼(348)은 외부 전극으로 이루어진다. 또한, 접속부(342)를 둘러싸도록, 또한, 접촉하지 않도록 GND 플레인(346)이 형성되어 있다. GND 플레인(346)은 제 1 층의 GND 플레인(316), 제 2 층의 GND 플레인(326) 및 제 3 층의 GND 플레인(336)을 통하여 반도체 칩(302)의 접지용 전극(도시하지 않음)에 접속된다.
다음에, 본 실시예에 있어서의 도통 상태에 관해서 설명한다. 반도체 칩(302)에 형성되는 전극(304)은 제 1 층의 신호 배선(312)과 접속되고, 이 신호 배선(312)은 제 2 층의 신호 배선(322)에 접속된다. 이 신호 배선(322)은 그 접속부(322b)를 통하여 제 3 층의 신호 배선(332)에 접속되고, 이 신호 배선(332)은 그 접속부(332b)를 통하여 제 2 층의 신호 배선(324)에 접속된다. 신호 배선(324)은 그 접속부(324b)를 통하여 제 3 층의 신호 배선(334)에 접속된다. 그리고, 이 신호 배선(334)의 접속부(334b)에 접속부(342) 및 받침대(344)를 통하여 땜납 볼(348)이 형성되어 있다.
이렇게 해서, 신호가 입력 또는 출력되는 반도체 칩의 임의의 위치의 전극(304)과, 반도체 칩상의 임의의 위치에 형성되는 외부 전극으로서의 땜납 볼(348)이 접속되어 있다.
물론, 외부 전극은 다른 실시예 또는 전제 기술에서 언급하고 있는 바와 같이 매트릭스 형상으로 배치되어도 된다.
또한, 제 1 층 내지 제4 층의 GND 플레인(316, 326, 336 및 346)은 모두 같은 접지 전위로 되어 있다.
따라서, 본 실시예에 의하면 전극(304)과 땜납 볼(348)과의 사이의 배선이, 절연체를 통하여 접지 전위의 도체에 둘러싸이게 된다. 즉, 내부 도체가 절연체를 통하여 접지 전위의 외부 도체에 둘러싸이기 때문에, 동축 케이블과 같은 구조로 된다. 이것에 의해서, 신호가 노이즈의 영향을 받기 어렵게 되고, 이상적인 전송로를 얻을 수 있다. 그리고, 예를 들면 CPU로서의 반도체 장치라면, 1GHz를 초과하는 것 같은 고속 동작이 가능하게 된다.
또 층형성 비용의 저감을 꾀하기 위해서는, 제 1 층 또는 제 4 층에 형성되어 있는 GND 플레인(316, 346) 중 어느 하나를 생략하여도 좋다.
(그 밖의 실시예)
본 발명은 상기 실시예에 한정되는 것이 아니라, 다양한 변형이 가능하다. 예를 들면, 상기 실시예는 반도체 장치에 본 발명을 적용하였지만, 능동부품이 수동부품을 막론하고, 다양한 면 실장용의 전자 부품에 본 발명을 적용할 수 있다.
도 21은 면 실장용의 전자 부품에 본 발명을 적용한 예를 도시하는 도면이다. 동도면에 도시하는 전자 부품(400)은, 칩부(402)의 양측에 전극(404)이 제공되어 이루어지고, 예를 들면, 저항기, 콘덴서, 코일, 발진기, 필터, 온도 센서, 서미스터, 배리스터, 볼륨 또는 퓨즈 등이다. 전극(404)에는 상술한 실시예와 같이 응력 완화층(406)을 통하여 배선(408)이 형성되어 있다. 이 배선(408)에는 범프(410)가 형성된다.
또한, 도 22도 면 실장용의 전자 부품에 본 발명을 적용한 예를 도시하는 도면이고, 이 전자 부품(420)의 전극(424)은 칩부(422)의 실장측 면에 형성되어, 응력 완화층(426)을 통하여 배선(428)이 형성되어 있다. 이 배선(428)에는 범프(430)가 형성된다.
또한, 이들의 전자 부품(400, 420)의 제조 방법은, 상기 실시예와 같기 때문에 설명을 생략한다. 또한, 응력 완화층(406, 426)을 형성함으로써 효과도 상술한 실시예와 같다.
다음에, 도 23는 본 발명을 적용한 반도체 장치에 보호 층을 형성한 예를 도시하는 도면이다. 동도면에 도시하는 반도체 장치(440)는 도 4c에 도시하는 반도체 장치에 보호 층(442)을 형성한 것으로, 보호 층(442) 이외는 도 4c에 도시하는 반도체 장치와 같기 때문에 설명을 생략한다.
보호 층(442)은 반도체 장치(440)에 있어서, 실장측과는 반대면 즉 이면에 형성되어 있다. 이렇게 하는 것으로, 이면에 상처가 나는 것을 방지할 수 있다.
더욱이 이면의 상처를 기점으로 한 분열에 의한 반도체 칩 자체의 손상을 방지할 수 있다.
보호 층(442)은 한 조각으로서의 반도체 장치(440)에 절단되기 전에, 웨이퍼의 이면에 형성되는 것이 바람직하다. 이렇게 하는 것으로, 다수의 반도체 장치(440)에 대하여 동시에 보호 층(442)을 형성할 수 있다. 상세하게는 금속박막 형성 공정이 모두 완료하고 나서 보호 층(442)을 웨이퍼에 형성하는 것이 바람직하다. 이렇게 하는 것으로 금속 박막 형성 공정을 원활하게 할 수 있다.
보호 층(442)은 반도체 장치(440)의 리플로우 공정에 있어서의 고온에 버틸 수 있는 재질인 것이 바람직하다. 상세하게는 땜납의 용융 온도까지 버틸 수 있는 것이 바람직하다. 또한, 보호 층(442)은 포팅 수지의 도포에 의해 형성된다. 또는 점착성 또는 접착성을 갖는 시트를 붙여서 보호 층(442)을 형성하여도 좋다. 이 시트는 유기인가 무기인가를 문제삼지 않는다.
이와 같이 하면 반도체 장치의 표면이 실리콘 이외의 물질로 덮여지기 때문에, 예를 들면 마킹성도 향상된다.
다음에, 도 24는 본 발명을 적용한 반도체 장치에 방열기를 부착한 예를 도시하는 도면이다. 동도면에 도시하는 반도체 장치(450)는 도 4c에 도시하는 반도체 장치에 방열기(452)를 부착한 것으로, 방열기(452) 이외는 도 4c에 도시하는 반도체 장치와 같기 때문에, 설명을 생략한다.
방열기(452)는 반도체 장치(450)에 있어서, 실장측과는 반대면 즉 이면에, 열전도성 접착제(454)를 통하여 부착되어 있다. 이렇게 하는 것으로, 방열성이 향상한다. 방열기(452)는 다수의 핀(456)을 가지며, 동이나 동합금, 질화 알루미늄 등으로 형성되어 있는 것이 많다. 또 본 예에서는 핀 부착을 예로 들었지만, 핀을 갖지 않은 단순한 판 형상의 방열기(방열판)를 부착하여도 상응한 방열 효과를 얻을 수 있다. 이 경우는 단순한 판 모양의 부착이 되기 때문에, 핸들링이 용이하고, 더구나 비용저감이 가능해진다.
상기 실시예 또는 전제 기술에서는, 외부 단자로서 미리 반도체 장치측에 땜납 범프나 금 범프를 제공하였지만, 다른 예로서는 반도체 장치측에 땜납 범프나 금 범프를 사용하지 않고, 예를 들면 동 등의 받침대를 그대로 외부 단자로서 사용하여도 좋다. 또, 이 경우에는 반도체 장치가 실장되는 실장기판(머더 보드)의 접합부(랜드)에, 반도체 장치 실장시 전까지 미리 땜납을 제공해 둘 필요가 있다. 또한, 상기 실시예에 있어서 사용되는 폴리이미드 수지는, 흑색인 것이 바람직하다. 흑색의 폴리이미드 수지를 응력 완화층으로서 사용하는 것으로, 반도체 칩이 빛을 받았을 때의 오작동을 피할 수 있는 동시에, 내광성을 올려 반도체 장치의 신뢰성을 향상시킬 수 있다.
또한, 도 25에는 상술한 실시예에 관한 방법에 의해서 제조된 반도체 장치 등의 전자부품(1100)을 실장한 회로 기판(1000)이 도시되고 있다. 그리고, 이 회로 기판(1000)을 구비하는 전자기기로서, 도 26에는 노트형 퍼스널 컴퓨터(1200)가 도시되고 있다.

Claims (21)

  1. 전극의 형성된 웨이퍼를 준비하는 공정과,
    상기 전극의 적어도 일부를 피하여 상기 웨이퍼에 제 1 응력 완화층을 제공하는 공정과,
    상기 전극으로부터 상기 제 1 응력 완화층 위에 걸쳐 제 1 도통부를 형성하는 공정과,
    상기 제 1 응력 완화층의 윗쪽으로 상기 제 1 도통부에 접속되는 외부 전극을 형성하는 공정과,
    상기 웨이퍼를 개개의 한 조각으로 절단하는 공정을 가지며,
    상기 제 1 응력 완화층을 제공하는 공정 및 상기 제 1 도통부를 형성하는 공정의 적어도 어느 한 쪽의 공정에서, 응력 완화를 증장시키는 구조를 형성하는 반도체 장치 제조 방법.
  2. 제 1 항에 있어서, 상기 응력 완화층을 증장시키는 구조로서, 상기 제 1 응력 완화층의 표면에 오목부를 형성하고, 상기 제 1 도통부를 상기 오목부 위를 통하도록 형성하는 반도체 장치 제조 방법.
  3. 제 1 항에 있어서, 상기 응력 완화를 증장하는 구조로서, 상기 제 1 도통부를 형성하는 공정에 있어서, 상기 제 1 도통부를 상기 제 1 응력 완화층 위에 있어서의 평면 방향으로 굴곡 형성하는 반도체 장치 제조 방법.
  4. 제 2 항에 있어서, 상기 오목부에 위치하는 상기 제 1 도통부 위에 탄성체를 충전하는 공정을 포함하는 반도체 장치 제조 방법.
  5. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서, 상기 제 1 도통부가 형성된 상기 제 1 응력 완화층 위에, 제 2 응력 완화층 및 상기 제 1 도통부에 접속되는 제 2 도통부를 제공하는 공정을 포함하는 반도체 장치 제조 방법.
  6. 제 5 항에 있어서, 상기 제 1 도통부 및 상기 제 2 도통부중 적어도 1개를, 두께 보다 더 큰 평면적 확장을 갖는 면 모양으로 형성되는 반도체 장치 제조 방법.
  7. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서, 상기 제 1 도통부가 형성된 상기 제 1 응력 완화층 위에, 제 2 응력 완화층 및 제 2 도통부를 제공하고,
    상기 제 2 도통부가 형성된 상기 제 2 응력 완화층 위에, 제 3 응력 완화층 및 제 3 도통부를 제공하고,
    상기 제 2 도통부를 선 모양으로 형성하고, 상기 제 1 및 제 3 도통부를, 상기 제 2 도통부 보다 더 큰 평면적 확장을 갖도록 면 모양으로 형성하는 반도체 장치 제조 방법.
  8. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서, 상기 제 1 도통부를 끼우도록 병행으로, 접지 전위가 되는 한 쌍의 배선을 형성하는 반도체 장치 제조 방법.
  9. 전극을 갖는 반도체 칩과,
    상기 반도체 칩 위에서 상기 전극의 적어도 일부를 피하도록 제공되는 제 1 응력 완화층과,
    상기 전극으로부터 상기 제 1 응력 완화층 위에 걸쳐서 형성되는 제 1 도통부와,
    상기 제 1 응력 완화층의 윗쪽에 위치하는 상기 제 1 도통부에 형성되는 외부 전극을 가지며,
    상기 제 1 응력 완화층은 표면에 오목부를 갖도록 형성되며, 상기 제 1 도통부는 상기 오목부 위를 통하여 형성되는 반도체 장치.
  10. 제 9 항에 있어서, 상기 오목부에 위치하는 상기 제 1 도통부 위에 있어서, 오목부 내를 충전하도록 탄성체가 제공되어 이루어지는 반도체 장치.
  11. 제 9 항에 있어서, 상기 제 1 도통부는 상기 제 1 응력 완화층 위에서 굴곡하여 형성되는 반도체 장치.
  12. 제 11 항에 있어서, 상기 제 1 도통부는 신축성 주름 모양으로 형성되는 반도체 장치.
  13. 제 9 항에 있어서, 상기 제 1 도통부가 형성된 상기 제 1 응력 완화층 위에, 제 2 응력 완화층 및 상기 제 1 도통부에 접속되는 제 2 도통부를 갖는 반도체 장치.
  14. 제 13 항에 있어서, 상기 제 1 도통부 및 상기 제 2 도통부로 이루어지는 2개의 도통부 중 한쪽은 선 모양을 이루고, 다른 쪽은 상기 선 모양의 도통부 보다더 넓은 평면적 확장을 갖는 면 모양으로 형성되는 반도체 장치.
  15. 제 14 항에 있어서, 상기 면 모양의 도통부는 접지 전위로 되며, 상기 선 모양의 도통부에는 신호가 입력되는 반도체 장치.
  16. 제 9 항에 있어서, 상기 제 1 도통부가 형성된 상기 제 1 응력 완화층 위에 제공되는 제 2 응력 완화층 및 제 2 도통부와,
    상기 제 2 도통부가 형성된 상기 제 2 응력 완화층 위에 제공되는 제 3 응력 완화층 및 제 3 도통부를 가지며,
    상기 제 2 도통부는 선 모양으로 형성되고, 상기 제 1 및 제 3 도통부는, 상기 제 2 도통부 보다 큰 평면적 확장을 갖도록 면 모양으로 형성되는 반도체 장치.
  17. 제 9 항에 있어서, 상기 제 1 도통부를 끼우도록 병행으로 형성되어, 접지 전위가 되는 한 쌍의 배선을 갖는 반도체 장치.
  18. 제 9 항에 있어서, 상기 반도체 칩의 상기 전극을 갖는 면과는 반대측면에 보호막을 갖는 반도체 장치.
  19. 제 9 항에 있어서, 상기 반도체 칩의 상기 전극을 갖는 면과는 반대 측면에 방열기를 갖는 반도체 장치.
  20. 제 9 항 내지 제 19 항 중 어느 한 항에 기재된 반도체 장치가 실장된 회로 기판.
  21. 제 20 항에 기재된 회로 기판을 갖는 전자기기.
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