TW459323B - Manufacturing method for semiconductor device - Google Patents

Manufacturing method for semiconductor device Download PDF

Info

Publication number
TW459323B
TW459323B TW086118108A TW86118108A TW459323B TW 459323 B TW459323 B TW 459323B TW 086118108 A TW086118108 A TW 086118108A TW 86118108 A TW86118108 A TW 86118108A TW 459323 B TW459323 B TW 459323B
Authority
TW
Taiwan
Prior art keywords
layer
semiconductor device
stress relaxation
electrode
wiring
Prior art date
Application number
TW086118108A
Other languages
English (en)
Inventor
Nobuaki Hashimoto
Original Assignee
Seiko Epson Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Seiko Epson Corp filed Critical Seiko Epson Corp
Application granted granted Critical
Publication of TW459323B publication Critical patent/TW459323B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/11—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3114—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed the device being a chip scale package, e.g. CSP
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3157—Partial encapsulation or coating
    • H01L23/3171—Partial encapsulation or coating the coating being directly applied to the semiconductor body, e.g. passivation layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/525—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/5329—Insulating materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0231—Manufacturing methods of the redistribution layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0235—Shape of the redistribution layers
    • H01L2224/02351—Shape of the redistribution layers comprising interlocking features
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0236—Shape of the insulating layers therebetween
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02377—Fan-in arrangement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05541—Structure
    • H01L2224/05548—Bonding area integrally formed with a redistribution layer on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05647—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1302—Disposition
    • H01L2224/13022—Disposition the bump connector being at least partially embedded in the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13144—Gold [Au] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01004—Beryllium [Be]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01022—Titanium [Ti]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01024—Chromium [Cr]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01056—Barium [Ba]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01074—Tungsten [W]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/095—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00 with a principal constituent of the material being a combination of two or more materials provided in the groups H01L2924/013 - H01L2924/0715
    • H01L2924/097—Glass-ceramics, e.g. devitrified glass
    • H01L2924/09701—Low temperature co-fired ceramic [LTCC]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12042—LASER
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19041—Component type being a capacitor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19043—Component type being a resistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3011—Impedance
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)

Description

4 59 323 A7 經濟部智慧財產局員工消費合作社印製 B7____五、發明說明（1) C技術領域） 本發明係關於一種半導體裝置之製造方法’尤其是關 於一種封裝尺寸接近晶片尺寸的半導體裝置之製造方法。 (背景技術） 追求半導體裝置之高密度實裝，則裸晶片實裝較理想 。然而，裸晶片係品質之保證及處理上較困難。如此’開 發了接近於晶片尺寸之封裝的CSP ( chip scale package )0 在以各種形態所開發的C S P型半導體裝置中，作爲 一形態，設有形成圖案於半導體晶片之有源（achye )面 側的可撓性基板，而在該可撓性基板形成有複數外部電極 者。又，也眾知在半導體晶片之有源面與可撓性基板之間 注入樹脂，能得到吸收熱應力。 但是，若僅以樹脂無法充分吸收熱應力時，則需要其 他之手段。 本發明係解決如上述之課題者，其目的係在於提供一 種封裝尺寸接近晶片尺寸，與應力吸收層不同地可有效果 地吸收熱應力的半導體裝置及其製造方法，電路基板及電 子機器。 (發明之槪要） 本發明的半導體裝置之製造方法，其特徵爲具有： 準備形成電極之晶圓的步驟，及 ---------------裝--- (請先閲讀背面之注意事項再填寫本頁) .s]r .線· 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -4- 159 32 3 經濟部智慧財產局員工消费合作社印製 五、發明說明（2) 避開上述電極之至少一部分而在上述晶圓設置第1應 力緩和層的步驟，及 在從上述電極至上述第1應力緩和層上形成第1導通 部的步驟，及 在上述第1應力緩和層上方而形成連接於上述第1導 通部之外部電極的步驟， 將上述晶圓切斷成各該個片的步驟； 在設置上述第1應力緩和層之步驟及形成上述第1導 通層之步驟的至少任何一方的工程，上述第1導通部形成 折曲的構造者。 依照本發明，由於在應力緩和層上形成導通部及外部 電極，因此，不需要事先設置外部電極而形成圖案之薄膜 等之基板。 因連接電極與外部電極之導通部，係隨著設計可自由 地形成，因此不管電極之配置均可決定外部電極之配置。 所以，即使未變更形成於晶圓之元件的電路設計，也可簡 單地製造外部電極之不同位置的各種半導體裝置。 又，依照本發明，在晶圓形成應力緩和層，導通部及 外部電極之後，切斷晶圓而得到各該半導體裝置°因此， 可同時地實行對於很多半導體裝置之應力緩和層’導通部 及外部電極之形成，因而可簡化製造步驟。 作爲上述折曲之構造，在上述第1應力緩和層之表面 形成凹陷部，將上述第1導通部形成經上述凹陷部之上面 者也可以。 (請先閲讀背面之注意事項再填寫本頁) 裝 tr.-· 線 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -5- Α7 Β7 Λ Β 9 3.23 五、發明說明（3) 構成如此，由於導通部係形成向對於應力緩和層之表 面交叉之方向折曲，因此折曲狀態有變化而可吸收應力， 能防止斷線。 作爲上述折曲之構造，在形成上述第1導通部之步驟 1將上述第1導通部折曲形成向上述第1應力緩和層上的 平面方向者也可以。 包括在位於上述凹陷部之上述第1導通部上塡充彈性 體的步驟也可以。藉由該彈性體，應力更被吸收。 包括在上述第1導通部所形成之上述應力緩和層上面 ，設置連接於第2應力緩和層及上述第1導通部之第2導 通部的步驟也可以。 構成如此，應力緩和層形成複數段，更容易分散應力 〇 上述第1導通部及上述第2導通部中之至少一導通部 。形成具有比厚度大之平面上擴展的面狀也可以。 構成如此，由於信號在面狀之接地電位附近被傳送， 因此，成爲理想的傳送路。 在上述第1導通路所形成之上述第1應力緩和層上， 設置第2應力緩和層及第2導通部； 在上述第2導通部所形成之上述第2應力緩和層上， 設置第3應力緩和層及第3導通部； 將上述第2導通部形成線狀，並將上述第1及第3導 通部，形成具有比上述第2導通部大之平面上擴展的面狀 也可以。 ----II —------ I · I I ί <請先閱讀背面之注意事項再填寫本頁) 訂 --線· 經濟部智慧財產局貝工消费合作社印製 本紙張尺度適用中國國家標準（CNS)A4規格（210 χ 297公« ) -6- A7 B7 9 323 五、發明說明（4) 構成如此，由於形成線狀之第2導通部係被夾在一對 面狀之導通部。因此形成周圍被接地電位之配線所覆蓋。 如此，可得到與同軸電纜同樣之構造’經第2導通部之信 號不容易受到雜訊之影響。 隔著上述第1導通部平行地’形成作爲接地電位的一 對配線也可以。 構成如此，由於形成線狀之第1導通部係藉由一對配 線被夾住。因此，成爲周圍被接地電位之配線所覆蓋。如 此可得到與同軸電纜同樣之構造，信號不容易受到雜訊之 影響。 (實施發明所用的最佳形態） 在說明本發明之較佳實施形態之前，先說明作爲本發 明之前提的技術。 (第1前提技術） 第5圖係表示作爲本發明之前提之半導體裝置的平面 圖。該半導體裝置係被分類成所謂C S P者，由半導體晶 片1的電極1 2 ，向能動面1 a之中央方向形成有配線3 ，在各配線3設有外部電極5。因所有外部電線5係設於 應力緩和層7上，因此，可得到實裝於電路基板（未予圖 示）時之應力的緩和。又，在外部電極5上，作爲保護膜 形成有焊錫光阻層8。 又，如同圖所示，外部電極5係不是設在半導體晶片 本紙張尺度適用中國國家標準（CNS)A4規格（210 * 297公釐） 請 先 閱 讀 背 面 之 注 意 事 項 再 Λ | f裝 本 * 頁 訂- 線 經濟部智慧財產局負工消费合作社印製 4 59 32 3 A7 B7__ 五、發明說明（5) 1之電極1 2上而是設於半導體晶片1之能動領域（形成 有能動元件之領域）。將應力緩和層7設於能動領域’又 將配線3配設於能動領域內，即可將外部電極5設於能動 領域內。因此配置外部電極5時，成爲可提供能動領域內 ，亦即可提供作爲一定面的領域，成爲外部電極5之設定 位置的自由度極增高。 藉將配線3在應力緩和層7上折曲，外部電極5係設 成格子狀地排列。又，在電極1 2與配線3之接合部’圖 示之電極1 2之大小與配線3之大小，係成爲 配線3 <電極1 2 惟形成 電極1 2 S配線3 較理想。尤其是，成爲 電極1 2 <配線3 時，不但配線3之電阻値變小，還可增加強度，故可防止 斷線。 第1 A圖至第4 E圖係表示說明第1前提技術的半導 體裝置之製造方法的說明圖，對應於第5圖之I 一 I線剖 面。 首先，藉由周知技術，在晶圓1 0形成電極1 2其他 之元件。又，在本例子，電極1 2係以鋁所形成。在電極 1 2作爲其他例子，也可使用鋁合金系之材料（例如鋁矽 或鋁矽銅等）。 又，在晶圓1 0之表面，爲了防止化學上變化形成有 氧化膜等所成的鈍化膜（未予圖示）。鈍化膜係不但避開 電極1 2，也避開實行切割之劃線所形成。在劃線未形成 III-I— — — — — — — — — - 111 l· I 1 I ,— ^ILIIIi — (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局貝工消費合作社印製 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -8- A7 A7 4 59 32 3 B7 五、發明說明（6> 鈍化膜，即可避免切割時發生灰塵’又，也可防止發生鈍 化膜之裂痕。 (諳先閱讀背面之注意事項再填寫本頁) 如第1 A圖所示，在具有電極1 2之晶圓1 〇塗佈感 光性之聚醯亞胺（例如以「旋轉塗覆法」）形成樹脂層 1 4。樹脂層1 4係形成厚度1〜1 0 0 em之範圍，較 理想是形成約1 0 4 m之厚度《又，在旋轉塗覆法中，由 於聚醯亞胺樹脂浪費較多，因此使用藉泵吐出帶狀聚醯亞 胺樹脂之裝置也可以。作爲此種裝置，有例如F A S公司 所製的F A S之超精密吐出型塗覆系統（參照美國專利第 4696885 號）等。 經濟部智慧財產局員工消费合作社印製 如第1 B圖所示，在樹脂層1 4，形成對於電極 12之接觸孔14a。具體而言，藉由曝光，顯像及燒成 處理，由電極1 2附近除去聚醯亞胺樹脂，在樹脂層1 4 形成接觸孔1 4 a 。又，在同圖中，在形成接觸孔1 4 a 時，未留下樹脂層1 4與電極1 2重疊之領域。在電極 1 2完全未留下樹脂層1 4 ，成爲下一工程以後所設置之 配線等的金屬之電氣性接觸形成良好狀態的優點者，惟並 不一定完全形成此等構造。亦即，即使在電極1 2之外周 附近施加樹脂層1 4之構造，電極1 2之一部分形成有孔 成爲曝露之步驟，即可充分達成目的。在此時，由於減少 配線層之折曲數，因此可防止依斷線等所產生之降低配線 可靠性。在此接觸1 4 a附設有推拔。所以’形成接觸孔 1 4 a之端部，樹脂層1 4係傾斜所形成。此等形狀’係 設定曝光及顯示之條件所形成。又，以〇 2電漿處理電極 本紙張尺度適用甲國國家標準（CNS)A4規格（210 X 297公釐） -9 _ 經濟部智慧財產局員工消费合作杜印製 4 5 9 3 2 3 a? _____B7__ 五、發明說明（7) 1 2 1，即使有若干聚醯亞胺樹脂留在電極1 2上’也可 完全地除去該聚醯亞胺樹脂。如此所形成之樹脂層1 4 ’ 係作爲完成如之半導體裝置成爲應力緩和層。 又在本例子在樹脂使用感光性聚醯亞胺樹脂，惟也可 使用沒有感光性之樹脂。例如矽變性聚醯亞胺樹脂，環氧 樹脂或矽變性環氧樹脂等，固化時之楊氏模數較低（1 X lQiapa以下），使用可發揮應力緩和之動作之材質較 理想。 如第1 C圖所示，藉濺散將鉻（C r )層1 6形成在 晶圓1 0全面。鉻（C r )層1 6係形成在自電極1 2上 至樹脂層1 4上。在此，鉻（C r )層1 6之材質，係由 於與構成樹脂層14之聚醯亞胺之密接性優異而被選擇。 或考慮耐裂痕性，也可以爲鋁或鋁矽，鋁銅等鋁合金或銅 合金或銅（C u )或如金之延展性（延伸性質）的金屬也 可以。又，若選擇耐濕性優異之鈦，則可防止依腐蝕之斷 線。鈦係與聚醯亞胺之密接性之觀點也較理想，使用鈦鎢 也可以。 考慮與鉻（C r )層1 6之密接性，將聚醯亞胺等所 構成之樹脂層1 4之表面成爲粗II較理想。例如曝露在電 漿（〇2 ’ CF4)之乾處理；或實行依酸或鹼之濕處理， 可將樹脂層14之表面成爲粗糙。 又’在接觸孔1 4 a內，因樹脂層1 4之端部呈傾斜 ，因此在該領域，鉻層1 6同樣地形成傾斜。鉻（c r ) 層1 6係在作爲完成品之半導體裝置成爲配線3 (參考第 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注意事項再填窝本頁) -r 訂--· -線. ' 10 - 4 ... A7 5 9 32 3____B7____ 五、發明說明（8) 1 H ^1 ί· n _1 n I n (後先¾讀背面之注意事項再填寫本頁) 5圖），同時在製造途中’對於其後形成層時的聚醯亞胺 樹脂成爲擴散防止層。又’作爲擴散防止層並不被限定於 鉻（C r )，上述之配線材料所有者有效。 如第1D圖所示’在鉻（Cr)層16上’塗佈光阻 劑形成光阻層1 8。 如第1 E圖所示’藉由曝光’顯像及燒成處理，除去 光阻層18之部分。留下之光阻層18係自電極12向樹 脂層1 4之中央方向所形成。具體而言，留下之光阻層 1 8係在樹脂層1 4上，形成一電極1 2上之光阻層1 8 與其他電極12上之光阻層18不會連續（各自獨立之狀 態）。 -線 僅留下藉由如第1E圖所示之光阻層18所覆蓋之領 域（亦即以光阻層1 8做爲光罩）。蝕刻鉻（C r )層1 6 ，剝離光阻層。以上，在此等前工程適用晶片處理的金 屬薄膜形成技術者。如此被蝕刻之鉻（C r )層1 6係成 爲如第2 A圖所示。 經濟部智慧財產局S工消t合作社印製 在第2 A圖，鉻（C r )層1 6係形成在從電極1 2 至樹脂層1 4全面。具體而言，鉻（C r )層1 6係形成 不連續一電極1 2與另一電極1 2之間。亦即，可構成對 應於各該電極1 2之配線地，形成有鉻（C r )層1 6。 如第2 B圖所示，將銅（C u )層藉濺散形成在包括 鉻（Cr)層16之最上層上面。銅（Cu)層20係成 爲用於形成外部電極的基質層。或是代替銅（C u )層 20，形成鎳（Ni)層也可以。 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -11 - 459 323 A7 B7____ 五、發明說明（9) 如第2 C圖所示地在銅（C u )層2 0之上面形成光 阻層2 2 ，如第2 D圖所示地將光阻層2 2之一部分施以 曝光，顯像及燒成處理，予以除去。如此，除去領域係樹 脂層1 4之上方且位於鉻（C r )層1 6上方之光阻層 2 2之至少一部分被除去。 如第2 E圖所示地，在光阻層2 2部分地被除去的領 域，形成台座2 4。台座2 4係藉鍍銅所形成，形成將焊 錫球形成在上面。因此，台座2 4係形成在銅（C u )層 20之上面，經由該銅（Cu)層2 0及鉻（C r )層 1 6而與電極導通。 如第3 A圖所示，在台座2 4上，厚層狀地形成成爲 作爲外部電極5 (參照第5圖）之焊錫球的焊錫2 6。在 此，厚度係對應於其後之焊錫球形成時被要求之球徑的焊 錫量。焊錫2 6之層係藉電解鍍或印刷等所形成。 如第3 B圖所示，剝離表示於第3A圖之光阻層2 2 ，蝕刻銅（C u )層2 0。如此，台座2 4成爲光罩，僅 銅（Cu )層20留在該台座24下方（參考第3 C圖） 。將台座2 4上之焊錫2 6藉由濕槽成爲半球以上之球狀 ，作爲焊錫球（參考第3D圖）。 藉由以上之工程，形成有作爲外部電極5 (參考第5 圖）之焊錫球。然後，如第4A圖及第4B圖所示地實行 用於防止鉻（C r )層1 6等之氧化*或提高完成的半導 體裝置之耐濕性，或用於達成表面之機械上保護等目的的 處理。 ---------------& ———l·—),» ψι—r-----痒 I、 (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局貝工消費合作社印製 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公嫠） -12- 5 3 32 3 A7 __:_B7__ 五、發明說明（id) (靖先閱讀背面之注意事項再填寫本頁) 如桌4 A圖所不’在晶圓1 〇全面藉塗佈形成感光性 之焊錫光阻層2 8。之後，實行曝光，顯像及燒成處理， 除去焊錫光阻層2 8中覆蓋焊錫2 6之部分及其附近之領 域。如此，留下之焊錫光阻層2 8係作爲氧化防止膜，或 最後成爲半導體裝置時之作爲保護膜，或作爲提高防濕性 之目的的保護膜。之後，實行電氣上特性之檢査，視需要 印刷製品號碼或製造者姓名。 之後，實行切割，如第4 C圖地切斷成各個半導體裝 置。在此，實行切斷之位置，係比較第4 Β圖與第4 C圖 可知，避開樹脂層1 4之位置。所以，因僅對於晶圓1 〇 實行切斷，可避開切斷性質不用之材料所成的複數層時之 問題。切斷工程係藉以往方法所實行。 依照所形成之半導體裝置，因樹脂層1 4成爲應力緩 和層7 (參考第5圖），因此，能緩和依電路基板（未予 圖示）與半導體晶片1 (參考第5圖）之間的熱膨脹係數 之相差所產生之應力。 經濟部智慧財產局員工消费合作社印1 依照如上所述的半導體裝置之製造方法，在晶圓處理 大致完成所有工程。換言之，成爲形成與實裝基板連接之 外部端子之工程可在晶圓處理內實行，而不必實行以往之 封裝工程，亦即處理各該半導體晶片，對於各該半導體晶 片不必實行各該內部引線接合工程或外部端子形成工程等 。又，在形成應力緩和層時，成爲不需要經圖形化之薄膜 等之基板。由這些理由，可得到低成本且高品質的半導體 裝置。 -13- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 4 59 323 A7 B7__ 五、發明說明（11) 在本例子，作爲應力緩和層之樹脂係使用感光性之聚 醯亞胺樹脂，惟除此以外也可使用非感光性樹脂。又在本 例子也可將配線層設成兩層以上，重疊多層則一般會增加 層厚而可降低配線電阻。尤其是’將配線中之一層作爲鉻 (C r )時，由於銅或金係比鉻的電阻低，因此，組合所 成者可降低配線電阻。或是在應力緩和層上形成鈦層，而 在該鈦層上形成鎳層或白金及金所成之層也可以。或是將 白金及金之兩層作爲配線也可以。 (第2前提技術） 第6 A圖至第7 C圖係表示說明第2前提技術的半導 體裝置之製造方法的圖式。本技術係與第1前提技術相比 較，在第3A圖以後之工程不相同，而至第2 E圖之工程 係與第1前提技術相同。因此，表示於第6 A圖之晶圓 110，電極 112 ，樹脂 114，鉻（Cr)層 116 ，銅（Cu)層120，光阻層122及台座124係與 表示於第2E圖之晶圓10，電極12，樹脂層14，鉻 (Cr)層16 ，銅（Cu)層20，光阻層22及台座 2 4相同，因製造方法也與表示於第1 A圖至第2 E圖者 相同，故省略說明。 在本技術中，如第6A圖所示，在台座1 2 4上電鍍 薄焊錫1 2 6，剝離光阻層1 2 2，成爲如第6 B圖所示 。又將薄焊錫1 2 6作爲光阻層，如第6 C圖所示地蝕刻 銅（Cu)層 120。 ;丨---1 I ----- 裝--- (锖先閲讀背面之注意Ϋ項再填k本頁) SJ-· 線. 經濟部智慧財產局貝工消費合作社印製 本紙張尺度適用中因國家標準（CNS)A4規格（210 X 297公釐） -14- 4 59 323 A7 ____B7____ 五、發明說明（1公 (請先閱讀背面之注意事項再填寫本頁) 然後’如第7 A圖所示，在晶圓1 1 〇全面形成焊錫 光阻層1 2 8 ，如第7 B圖所示，藉由曝光，顯像及燒成 處理除去台座1 2 4領域之焊錫光阻層1 2 8。 之後’如第7 C圖所示，在留下薄焊錫1 2 6之台座 1 2 4上，電鍍比薄焊錫1 2 6厚的厚焊錫1 2 9。此乃 依無電解電鍍所實行。之後厚焊錫1 2 9係藉濕槽，與表 示於第3圖之狀態同樣地成爲半球以上之球狀。如此，厚 焊錫1 2 9係成爲作爲外部電極5 (參考第5圖）之焊錫 球°之後之工程，係與上述第1前提技術相同。 藉由本技術，在晶圓處理上也可大致實行所有工程。 又在本技術，厚焊錫1 2 9藉由無電解電鍍所形成。因此 ，省略台座1 2 4，在銅層1 2 0上也可直接形上厚焊錫 (第3前提技術） 第8A圖至第9 D圖係表示說明第3前提技術的半導 體裝置之製造方法的圖式。 經濟部智慧財產局員工消费合作社印製 表示於第8A圖之晶圓30 ，電極32 ，樹脂層34 ，鉻（Cr)層36，銅（Cu)層40及光阻層42 ’ 係與表示於第2C圖之晶圓10，電極12，樹脂層14 ，鉻（Cr)層16 ，銅（Cu)層20之光阻層22相 同，因製造方法也與表示於第1 A圖至第2 C圖者相同’ 故省略說明。 之後，藉由曝光，顯像及燒成處理除去如第8圖所示 -15- 本紙張尺度適用中國國家標準（CNS)A4規格（210 * 297公釐） d59323 五、發明說明（13) 之光阻層4 2之一部分。如第8 B圖所示’僅留下位於成 爲配線之鉻（C r )層3 6上方的光阻層4 2 ’除去其他 (請先間讀背面之泣意事項再填寫本頁) 位置之光阻層4 2 ° 然後，蝕刻銅（C u )層4 0之後剝離光阻層4 2 ， 如第8C圖所示，在鉻（◦ r )層36上僅留下銅（Cu )層40。如此，形成有鉻r )層3 6及銅（Cu) 層4 0之兩層構造的配線。 以下，如第8 D圖所示，塗佈感光性焊錫光阻劑，俾 形成焊錫光阻層4 4。 如第9 A圖所示’在焊錫光阻層4 4形成接觸孔4 4 a 。接觸孔4 4 a係在樹脂層3 4之上方’且形成在兩層 構造之配線表面層的銅（c u )層4 0上。又’接觸孔 4 4 a之形成係藉由曝光’顯像及燒成處理所實行。或是 如形成接觸孔4 4 a ’在所定位置一面設置孔一面印刷焊 錫光阻劑也可以。 經濟部智慧財產局員工消费合作社印製 然後，在接觸孔4 4 a印刷焊錫膏4 6形成隆起之形 狀（參考第9 B圖）。該焊錫膏4 6係藉由濕槽，如第 9 C圖所示，成爲焊錫球。之後’實行切斷’得到如第 9 D圖所示的各該半導體裝置。 在本技術，省略焊錫球之台座，且適用焊錫膏之印刷 ，能使焊錫球形成成爲容易’同時也能削減製造工程。 又，所製造的半導體裝置之配線爲鉻（c r )及銅（ C u )之兩層。在此，鉻（C r )係與聚醯亞胺樹脂所成 的樹脂3 4之密接性優異，而銅（c u )係耐龜裂性優異 本紙張尺度適用中國國家標準(CNS)A4規格（210 X 297公. 16- 459323 五、發明說明（14) 。因耐龜裂性優異，因此可防止配線之斷線，或電極3 2 或能動元件之損壞。或是，以銅（C u )及金的兩層，鉻 及金的兩層，或鉻，銅及金的三層構成配線也可以。 在本技術，例舉無台座之例子，惟當然也可以設置台 座。 (第4前提技術） 第1 0圖係表示說明第4前提技術的半導體裝置之製 造方法的圖式。 表示於同圖之晶圓130，電極132，樹脂層 134，鉻（Cr)層 136，銅（Cu)層 140 及焊 錫光阻層144，係與表示於第9A圖之晶圓30，電極 32，樹脂層34，鉻（Cr)層36，銅（Cu)層 4 0及.焊錫光阻層4 4相同，因製造方法與表示於第8 A 圖至第9 A圖者相同而省略說明。 在本發明，在第9 B圖代替使用焊錫膏4 6 ，在形成 於焊錫光阻層1 4 4之接觸孔1 4 4 a ，塗佈焊劑1 4 6 並搭載有焊錫孔1 4 8。然後，實行濕槽，檢查，蓋章及 切斷工程。 依照本技術，搭載事先所形成的焊錫球1 4 8，將此 作爲外部電極5 (參考第5圖）。又，與第1及第2前提 技術比較時，可省略台座2 4，1 2 4。又’配線3(參 照第5圖）成爲鉻（Cr)層136及銅（Cu)層 1 4 0之兩層構造。 本紙張尺度適用中國ΐ|家標準（CNS)A4規格（210 X 297公釐） 請 先 閲 讀 背 面 之 注 項 再 填 窯- 本 頁 經濟部智慧財產局員工消t合作社印製 -17- ^9 323 B； 經濟部智慧財產局員工消費合作社印製 五、發明說明（15) 在本技術列舉無台座之例子，惟當然也可設置台座。 (第5前提技術） 第1 1 A圖至第1 2 C圖係表示說明第5前提技術的 半導體裝置之製造方法的圖式。 首先，如第1 1 A圖所示，在具有電極5 2之晶圓 5 0黏接玻璃板5 4。在玻璃板5 4形成有對應於晶圓 5 0之電極5 2的孔5 4 a ，而塗有黏接劑5 6。 該玻璃板5 4之熱膨脹係數係成爲半導體晶片的晶圓 5 0之熱膨脹係數’與實裝半導體裝置的電路基板之熱膨 脹係數之間的數値。由此，由於以切斷晶圓5 0所得到之 半導體晶片，玻璃板5 4，實裝有半導體裝置的電路基板 (未予圖不）之順序而變更熱膨脹係數之數値，因此減小 連接部的熱膨脹係數之相差而使熱應變變小。亦即，玻璃 板5 4係成爲應力緩和層。又，若具有同樣之熱膨脹係數 者，代替玻璃板5 4，也可使用陶瓷板。 將玻璃板5 4黏接於晶圓5 0時，藉由0 2電漿處理去 除進入孔54a之黏接劑56，成爲如第1 1B圖所示。 然後，如第1 1 C圖所示，在晶圓5 0全面的玻璃板 54上，藉由濺散形成鋁層58。然後在孔54a表面形 成膜即可得到較容易發生斷線之鋁的保護。之後，如第 12A圖所示形成光阻層59，如第12B圖所示，藉由 曝光，顯像及燒成處理去除光阻層5 9之一部分。被去除 之光阻層5 9係配線圖形形成部以外之位置較理想。 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐) .18- (請先闓讀背面之注意事項再填f本頁) 裝 • ltr·· -I線 A7 B7 69 323 五、發明說明（ιέ) 在第1 2 Β圖中’光阻層5 9係留下自電極5 2之上 方至玻璃板5 4上方全面。又’中斷成不連續一電極5 2 上方與另一電極5 2上方之間。 之後*触刻銘層5 8時’如第1 2 C圖所示，在成爲 配線之領域留下鋁層5 8。亦即，鋁層5 8係自電極5 2 至玻璃板5 4上全面，形成作爲配線。又，電極5 2彼此 間不會導通，各個電極5 2成爲各個配線地形成有鋁層 5 8。或是，若需導通複數之電極5 2，則對應於此，形 成成爲配線的鋁層5 8也可以。又，作爲配線，除了鋁層 5 8以外，也可適用在第1前提技術所擇選之所有材料中 之任何一種材料。 藉由以上之工程*由於形成有來自電極5 2之配線。 因此，在作爲配線之鋁層5 8形成焊錫球，而從晶圓5 0 切斷成各個半導體裝置。這些工程係與上述第1前提技術 同樣地可實行。 依照本技術，玻璃板5 4係具有孔5 4 a者，而孔 5 4 a之形成係容易。因此，對於玻璃板5 4，並不需要 如事先形成突起電極或配線的圖形化，又，在成爲配線之 鋁層5 8等之形成工程，適用晶圓處理之金屬薄膜形成技 術，大約所有工程在晶圓處理能完成。 又，在玻璃板5 4上另外再設置應力吸收層’亦而例 如將聚醯亞胺樹脂等與第1前提技術同樣地再設置也可以 。此時，由於重設應力吸收層，因此玻璃板5 4之熱膨脹 係數係與矽同等也可以。 本紙張尺度適用中國國家標準（CNS)A4規格（210x 297公釐） _ ---------------裝--- (請先閱讀背面之注意事項再填k-本頁) 訂 線- 經濟部智慧財產局員工消费合作社印製 〇 ,9 323 A7 B7 經濟部智慧財產局員工消費合作社印製 五、發明說明（17) (第6前提技術） 第1 3A圖至第1 3圖係表示說明第6前提技術的半 導體裝置之製造方法的圖式。在本技術係在應力緩和層選 擇聚醯亞胺板。聚醯亞胺係楊氏模數較低，適合作爲應力 緩和層之材料。除此以外，例如使用塑膠板或玻璃環氧系 等之複合板也可以。此時，若使用與實裝基板相同材料時 ，則熱膨脹係數上沒有相差而較理想。尤其是，由於在現 在作爲實裝基板有較多塑膠基板，因此將塑膠板使用於應 力緩和層上極有效。 首先，如第1 3A圖所示，在具有電極6 2之晶圓 60黏接聚醯亞胺板64，成爲如第13B圖所示。又， 在聚醯亞胺板6 9，事先塗上黏接劑6 6。 之後，如第1 3 C圖所示，在對應於電極6 2之領域 使用受激准分子雷射（excimer laser)等形成接觸孔 64a ，如第1 3D圖所示，藉由濺散形成鋁層68。又 除了鋁層6 8以外，也可適用在第1前提技術所選擇之所 有材料中之任何材料。 如此，因形成與第1 1 C圖同樣之狀態’因此，在其 後實行第1 2 A圖以後之工程，即可製造半導體裝置。 依照本技術，由於使用並未形成孔之聚醯亞胺板6 4 ，因此，成爲不需要圖形化之基板。其他效果係與上述第 1至第5前提技術同樣。 又，作爲其他技術’在應力緩和層事先實行鑽孔等之 -I 11<-11 I — — — — — — · I I J l· I 1·1 — — — — — — — — — I f - ί {請先閱讀背面之注意事項再填窝本頁) 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -20- Α7 Β7 59 323 五、發明說明（β 機構加工設置孔，之後實行張貼於晶圓上等之配設處理也 可以。又，機械加工以外，也可以藉化學蝕刻或乾蝕刻設 置孔。又，使用化學蝕刻或乾蝕刻形成孔時，則在晶圓上 也在其前一事先工程實行也可以。 (第1實施形態） 本發明係更改良上述技術所創作者，以下參照圖式說 明本發明之較佳實施形態。 第1 4Α圖至第1 4D圓係表示本發明之第1實施形 態的圖式。 在表示於第1 4Α圖之半導體裝置1 5 0 ，斷續地形 成有聚醯亞胺所成的樹脂層1 5 2。樹脂層1 5 2係成爲 應力緩和層。作爲應力緩和層係感光性聚醯亞胺樹脂較理 想，惟與感光性之樹脂也可以。例如矽變性聚醯亞胺，環 氧樹脂或矽變性環氧樹脂等，固化時之楊氏模數低（1 X 1 0 1 P a以下），使用發揮應力緩和之動作的材質較理 想。 又，在樹脂層1 5 2形成具有推拔的凹陷部1 5 2 a 。由於沿著該凹陷部1 5 2 a之表面形狀形成有配線 1 5 4，因此，配線1 5 4係在斷面形狀形成折彎。又， 在配線1 5 4形成有焊錫球1 5 7。如此配線1 5 4係配 置於作爲應力緩和層之樹脂層1 5 2 ，而且呈折曲，與僅 平坦地配置時相比較，成爲容易伸縮。因此，半導體裝置 1 5 0實裝於電路基板時，成爲容易吸收依熱膨脹係數之 請 先 閲 讀 背 Sj 之 注 意 事 項 再 填論· I裝 頁 訂· 經濟部智慧財產局員工消費合作社印$ 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐〉 -21 - 五、發明說明（ 相差所產生之應力。從有配線1 5 4之變位的部分（折曲 部等）至焊錫球1 5 7爲止’作爲樹脂層1 5 2，選擇彈 性變形率較大之材料較理想。此乃也共同相當於以下之實 施形態。 又’在凹陷部1 5 2 a上方’具體而言，在相當於凹 陷部1 5 2 a之位置而凹陷狀地形成之配線領域，如第 1 4 A圖所示，設置彈性體1 5 6較理想。彈性體1 5 6 係以使用於作爲應力緩和層之樹脂層1 5 2之材料所形成 即可。藉由該彈性體1 5 6 ，更可吸收伸縮配線1 5 4之 應力。在形成最外層（保護層）之例如光阻劑，兼具彈性 體1 5 6之功能也可以。又，彈性體1 5 6係對應於各該 凹陷部1 5 2 a分別個別地設置也可以。 如此，防止配線1 5 4之斷線，或是防止藉由應力經 由配線15 4而損壞電極1 5 8等情事。又，電極1 5 8 及配線1 5 4係以最外層（保護層）1 5 5覆蓋並被保護 0 經濟部智慧財產局員工消費合作社印製 之後，在表示於第1 4B圖之半導體裝置1 6 0，從 電極1 6 9至第1樹脂層1 6 2上所形成的第1配線 1 6 4之第1樹脂層1 6 2上，形成有第2樹脂層1 6 6 及第2配線1 6 8。第1配線1 6 4係連接於電極1 6 9 ，而第配線1 6 8係連接於第1配線1 6 4 ’在第2配線 1 6 8形成有焊錫球1 6 7。如此’若形成複數層之樹脂 層及配線時，則可增如配線之設計自由度。又’電極 169及配線164，168，係以最外層（保護層） ^紙張尺度適用_國國家標準（CNS)A4規格（210 X 297公>22- A7 五、發明說明（2d) 1 6 5覆蓋並被保護。 又，可忽略面積之細長配線係具有平面地擴展（寬度 或大小）之面狀地形成也可以。又，樹脂層成爲複數層時 ’成爲容易分散應力。又，將面狀地形成之配線設成 G N D (接地）電位或電源電壓電位，則阻抗控制成爲容 易，成爲高頻特性極優異者。 以下，表示於第1 4 C圖之半導體裝置1 9 0係組合 上述半導體裝置150 ，160者。亦即，在第1樹脂層 1 7 2上形成有第1配線1 7 4，而在第1配線1 7 4上 具有凹陷部1 7 6 a地形成有第2樹脂層1 7 6。形成於 第2樹脂層1 7 6上之第2配線1 7 8係在斷面形狀形成 折曲。在第2配線178形成有焊錫球177。又，電極 1 7 9及配線1 7 4，1 7 8係以最外層（保護層） 1 7 5覆蓋並被保護。依照本實施形態，可達成組合上述 半導體裝置150，160之效果。 以下，在表示於第1 4D圖之半導體裝置1 8 0，形 成在以虛線所示之領域的應力緩和層1 8 7上，形成有配 線成爲自電極1 8 2平面形狀地折曲，而在該配線1 8 4 形成有焊錫球等之突起電極1 8 6。在本實施形態，雖與 上述半導體裝置1 5 0 (參考第1 4A圖）之方向不同， 因配線1 8 4折曲’因此在吸收應力之能力上優異。 又，將表示於第1 4 D圖的平面形狀地折曲之配線 1 8 4，如第1 4 A圖至第1 4 C圖所示地在立體上也折 曲也可以。如此，更提高斷線之防止效果。但是應力緩和 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） —-----------裝—— (請先閲讀背面之注意事項再旗k本頁) tr.-. -線· 經濟部智慧財產局員工消費合作社印製 -23- ί 59 323 Α7 Β7 五、發明說明（21) 層1 8 7必須存在於配線1 8 4下。又，電極1 8 2及配 線1 8 4係以未予圖示之最外層（保護層）覆蓋並被保護 經濟部智慧財產局貝工消費合作社印製 (第2實施形態） 表示於第1 5圖之半導體裝置，係連接鋁墊片1 9 2 ’及設於應力緩和層1 9 4上之焊錫球1 9 6的配線 2 0 0，爲其特徵者。配線2 0 0係使用在第1前提技術 等所選擇之配線材料中任何材料均可以。該配線2 0 0係 具有蛇腹部2 0 0 a 。蛇腹部2 0 0 a係如第1 4 D圖所 示，配線中形成空洞之狀態，隔著通常之配線連續形成有 複數蛇腹部2 0 0 a 。該蛇腹部2 0 0 a係比折曲之配線 1 8 4具有更優異之應力吸收性。由於具有該蛇腹2 0 0 a ，半導體晶片上之配線2 0 0避免產生裂痕，或避免對 於鋁墊片1 9 2或其他能動元件之損壞，提高作爲半導體 裝置之可靠性。又，由於蛇腹部2 0 0 a係設在一條配線 ，因此用於應力吸收構造的空間係微細者都足夠。由此， 不超越C S P之類別，維持半導體裝置之小型化下，可提 高設計之自由度。又，在本實施形態，蛇腹部2 0 0 a係 對於平面方向之例子，惟將此設於厚度方向也可以。 在以上所述之實施形態或前提技術，作爲外部電極係 將焊錫爲例子加以說明，惟其他使用例如金突起電極等， 使用已公知之連接用材料均無問題。又’外部電極係半導 體晶片之能動頜域，在電極上以外，可形成在任何個所。 請 先 閱 讀 背 面 之 注 項 再 A 1 Γ裝 本 · 頁 訂- 線 本紙張尺度遶用中國國家標準（CNS)A4規格（210 X 297公釐） -24 - 經濟部智慧財產局員工消费合作社印製 Δ 59 323 at __Β7 五、發明說明（29 (第3實施形態） 第1 6圖至第2 0圖係表示本發明之第3實施形態的 圖式。第1 6圖係表示本實施形態的半導體裝置之剖面的 圖式。該半導體裝置3 0 0係在半導體晶片3 0 2上具有 複數層（內層）構造，以焊錫光阻層3 5 0保護表面者。 又，在本實施形態中，也可適用其他實施形態及前提技術 所說明的材料或製造方法等。 第1 7A圖至第1 7B圖係表示第1層的圖式。更詳 述，第1 7 B圖係表示平面圖，而第1 7A圖係表示第 1 7 B圖之V I I — V I I線剖面圖。在半導體晶片 3 0 2，形成有信號被輸入或輸出的電極3 0 4。在電極 3 0 4附近，形成端部成爲傾斜面之應力緩和層3 1 0。 應力緩和層3 1 0係絕緣體，具體而言，聚醯亞胺系樹脂 較理想。自電極304至應力緩和層310上，形成有信 號配線3 1 2。信號配線3 1 2係如第1 7 B圖所示，所 謂電極3 0 4係在相反側端部具有島形狀之連接部3 1 2 a ，又圍繞該連接部3 1 2 a且未接觸地形成有GND平 面3 1 6。GND平面3 1 6係連接於半導體晶片3 0 2 之接地用電極（未予圖示）。 第1 8A圖及第1 8 B圖係表示第2層的圖式。更詳 述，第1 8B圖係表示平面圖，而第1 8A圖係表示第 18B圖之VI I I—VI I I線剖面圖。如此等圖所示 ，在上述之第1層上形成有應力緩和層3 2 0。但是’應、 at---------裝.1 I f (請先閲讀背面之注意事項再填寫本頁) 訂· -線 本紙張尺度適用中國國家標準（CNS)A4規格（210 * 297公釐） •25- 4 59 323 A7 ----- B7 i、發明說明（2公 (請先閲讀背面之注意事項再填宵本頁) 力緩和層3 2 0係避開第1層之信號配線3 1 2的連接部 3 1 2 a之中央部所形成，自第1層之連接部3 1 2 a至 第2層之應力緩和層3 2 0上，形成有信號配線3 2 2。 信號配線3 2 2係具有連接於連接部3 1 2 a之連接部 3 2 2 a及另一連接部3 2 2b。又，在應力緩和層 3 2 〇形成有與信號配線3 2 2未導通的信號配線3 2 4 。信號配線324係具有連接部324a ，324b。又 ’在應力緩和層320形成有其他之配線3 24，325 ’惟在本發明因未具有直線關係，因此省略說明=又，圍 繞信號配線322，324及配線324，325且未接 觸地形成有GND平面3 2 6。GND平面3 2 6係經由 第1層之GND平面3 1 6而連接於半導體晶片3 0 2之 接地用電極（未予圖示）。 經濟部智慧財產局員工消t合作社印製 第19A.圖及第1 9 B圖係表示第3層的圖式。更詳 述，第1 9 B圖係表示平面圖，而1 9 A圖係表示第1 9 B圖之I X— I X線剖面圖。如此等圖所示，在上述之第 2層上形成有應力緩和層3 3 0。但是應力緩和層3 3 0 係避開第2層之信號配線3 2 2的連接部3 2 2 b之中央 部所形成。自第2層之連接部3 2 2 b至應力緩和層 330上，形成有信號配線332。信號配線332係具 有連接於第2層之連接部3 2 2 b的連接部3 3 2 a及另 一連接部3 3 2 b。又’在應力緩和層3 3 0形成有與信 號配線3 3 2未導通的信號配線3 3 4。該信號配線 334係具有連接部334a ’ 334b。又圍繞信號配 -26- 本紙張尺度適用中國國家標準（CNS>A4規格（210 X 297公釐） Α7Β7 經濟部智慧財產局員工消费合作社印製 五、發明說明（24) 線3 3 2及信號配線3 3 4，且未接觸地形成有GNTD平 面336 。GND平面336係經由第1層之GND平面 3 1 6及第2層之GND平面3 2 6連接於半導體晶片 3 0 2之接地用電極（未予圖示）。 第2 0A圖及第2 0 B圖係表示第4層的圖式。更詳 述’第2 0 B圖係表示平面圖，而第2 0A圖係表示第 2 0 B圖的X - X線剖面圖。如此等圖所示，在上述之第 3層上形成有應力緩和層3 4 0。但是應力緩和層3 4 0 係避開第3層之信號配線3 3 4的連接部3 3 4 b之中央 部所形成。在第3層連接部3 3 4 b上形成有連接部 342 ’在該連接部342上形成有銅（Cu)所成的台 座344，而在該台座344上形成有焊錫球348。焊 錫球3 4 8係成爲外部電極。又圍繞連接部3 4 2，且未 接觸地形成有GND平面3 4 6。GND平面3 4 6係經 由第1層之GND平面3 16，第2層之GND平面 3 2 6及第3層之GND平面3 3 6而連接於半導體晶片 3 0 2之接地用電極（未予圖示）。 以下，說明本實施形態之導通狀態。形成於半導體晶 片302之電極304係與第1層之信號配線312連接 ’而該信號配線3 1 2係連接於第2層之信號配線3 2 2 。該信號配線3 2 2係經由其連接部3 2 2 b連接於第3 層之信號配線3 3 2，該信號配線3 3 2係經由其連接部 3 3 2 b連接於第2層之信號配線3 2 4。信號配線 3 2 4係經由其連接部3 2 4 b連接於第3層之信號配線 閱 讀 背 之 i± 項 再 填 1 Γ裝 頁' tr. 線 本紙張尺度適用中囷國家標準（CNS)A4規格（210 X 297公釐） -27- 經濟部智慧財產局員工消費合作社印製 ΛΒ9323 五、發明說明（29 334。又’在該信號配線334之連接部334b，經 由連接部3 4 2及台座3 44形成有焊錫球3 4 8。 如此，連接有信號所輸入或所輸出的半導體晶片之任 意位置的電極3 0 4 ’及作爲形成在半導體晶片上之任意 位置的外部電極的焊錫球3 4 8。 當然’外部電極係如其他之實施形態或前提技術所述 地配成矩陣狀也可以。 又，第1層至第4層之GND平面316 ，326 ， 3 3 6及3 4 6係均成爲相同之接電電位。 因此，依照本實施形態，電極3 0 4與焊錫球3 4 8 之間的配線’經由絕緣體，形成圍繞於接地電位之導體。 亦即，因內部導體經由絕綠體圍繞於接地電位的外部導體 ，因此，成爲與同軸電纜同樣之構造。由此，信號不容易 受雜訊之影響.，可得到理想的傳送路。因此，例如作爲 C P U之半導體裝置，成爲可實行如超過1 〇 GH z之高 速動作。 又，爲了減低層形成成本，也可省略形成在第1層或 第4層之GND平面3 16 ，346之任一方。 (其他之實施形態） 本發明係並不被限定於上述實施形態者，可實施各種 變形。例如，上述實施形態係在半導體裝置適用本發明， 惟不管是能動零件或受動零件，在各種面實裝用之電子零 件均可適用本發明。 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公爱） n I i 1--------· I l· I l· I I 1 ^ 0 I--Lli- ( (請先閲讀背面之注意事項再填y本頁) -28- 經濟部智慧財產局員工消費合作杜印製 A7 B7 五、發明說明（2凃 第2 1圖係表示在面實裝用之電子零件適用本發明之 例子的圖式。表示於同圖之電子零件4 0 0係在晶片部 4 0 2之兩側設有電極4 1 4，例如有電阻器，電容器’ 線圈，振盪器，濾波器，溫度察器，熱阻器，變阻器’保 險絲等。在電極4 0 4 ，與上述之實施形態同樣地，經由 應力緩和層4 0 6形成有配線4 0 8。在該配線4 0 8 ’ 形成有突起電極4 1 0。 又，第2 2圖係也表示在面實裝用之電子零件適用本 發明之例子的圖式，在該電子零件4 2 0之電極4 2 4 ’ 係形成於晶片部4 2 2之實裝側的面，而經由應力緩和層 4 2 6形成有配線4 2 8。在該配線4 2 8形成有突起電 極 4 3 0。 又，此等電子零件400，420之製造方法，係與 上述實施形態或前提技術相同，故省略說明。又，形成應 力緩和層4 0 6 ，4 2 6所產生之效果，也與上述之實施 形態或前提技術相同。 第2 3圖係表示在適用本發明之半導體裝置形成保護 層之例子的圖式。因表示於同圖之半導體裝置4 4 0係在 表示於第4 C圖之半導體裝置形成保護層4 4 2者，因此 保護層4 4 2以外係與表示於第4 C圖之半導體裝置相同 ，故省略說明。 保護層4 4 2係在半導體裝置4 4 0，形成在與實裝 側之相反側（亦即背面）。構成如此’可防止傷及背面。 又，可防止以背面之傷痕爲起點之裂痕所產生的半導 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -29- — —— illlll — — — * I !- l· I I ί β 11111_ , ί - ' (請先閲讀背面之注意事項再填寫本頁)
經濟部智慧財產局員工消费合作社印M -9 32 3 A7 __B7_____ 五、發明說明（27) 體晶片本體之損傷。 保護層4 4 2係切斷成作爲個片之半導體裝置4 4 0 之前，形成在晶圓之背面較理想=構成如此，對於複數半 導體裝置4 4 0可同時地形成保護層4 4 2。更具體而言 ，結束所有金屬薄膜形成工程之後才將保護層4 4 2形成 在晶圓較理想。構成如此，可順利地進行金屬薄膜形成工 程。 保護層4 4 2係可耐於半導體裝置4 4 0之逆流工程 的高溫的材質較理想。更具體而言，可耐至焊錫之熔融溫 度較理想。又，保護層4 4 2係利用注封用樹脂之塗佈所 形成。或是，張貼具有黏接性之薄片以形成保護層4 4 2 也可以。該薄片係有機或無機均可以。 構成如此，由於半導體裝置之表面以矽以外之物質所 覆蓋，因此也可以提高標記性。 第2 4圖係表示在適用本發明之半導體裝置安裝散熱 器之例子的圖式。表示於同圖之半導體裝置4 5 0係在表 示於第4 C圖之半導體裝置安裝散熱器4 5 2者，由於散 熱器4 5 2以外係與表示於第4 C圖之半導體裝置相同， 因此省略說明。 散熱器4 5 2係在半導體裝置4 5 0，經由熱傳導性 黏接劑4 5 4安裝於與實裝側相反面亦即背面。構成如此 ，可提高散熱性。散熱器4 5 2係具有多數散熱片4 5 6 ，大部分以銅，銅合金，氮化鋁等所形成。又，在本例子 係例舉具有散熱片之例子’惟安裝未具有散熱片之僅爲板 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公爱) — — — — — — — — — — — — — — - 1 I I I I I » — — — — — — — — I (請先閲讀背面之注意事項再填寫本頁) 459 323 A7 B7 五、發明說明（28) 狀的散熱器（散熱板）也可得到相對應之散熱 ，因僅成爲安裝板狀散熱器，因此處理容易， 減低成本。 在上述實施形態或前提技術，係作爲外部 突起或全突起事先設在半導體裝置側1惟作爲 係在半導體裝置例不使用焊錫突起或金突起， 台座仍使用作爲外部端子也可以。又，在此時 體裝置所實裝之實裝基板（母板）之接合部， 實裝時之前爲止必須事先設置焊錫。 又，上述實施形態所使用之聚醯亞胺樹脂 想。將黑色聚醯亞胺樹脂使用作爲應力緩和層 導體晶片受到光時之誤作動，而且可提高耐光 導體裝置之可靠性。 又，在第2 5圖係表示實裝利用上述之實 法所製造的半導體裝置等之電子零件1 1 0 0 1000。作爲具備該電路基板1000之電 第2 6圖表示筆記型個人電腦1 2 0 0。 效果。此時 而且成爲可 端子將焊錫 其他例子， 例如將銅等 ，則在半導 半導體裝置 係黑色較理 ，可避免半 性能提高半 施形態之方 的電路基板 子機器，在 請 先 閱 讀 背 面 意 事 項 再 ά ·y〜裝 本， 頁 訂， 線 經濟部智慧財產局員工消費合作社印製 (圖式之簡單說明） 第1 A圖至第1 E圖係表示說明成爲本發明的半導體 裝置之製造方法的圖式。 第2 A圖至第2 E圖係表示說明成爲本發明的半導體 裝置之製造方法的圖式。 第3 A圖至第3 D圖係表示說明成爲本發明的半導體 本紙張尺度適用中國國家標準（CNS)A4規格<210 X 297公釐） -31 · ^0323 A7 B7 五、發明說明（29) 裝置之製造方法的圖式。 第4A圖至第4 C圖係表示說明成爲本發明的半1導體 裝置之製造方法的圖式。 第5圖係表示成爲本發明之前提的半導 圖。 第6A圖至第6C圖係表示說明成爲本發明的半導體 裝置之製造方法的圖式。 第7A圖至第7 C圖係表示說明成爲本發明的半導體 裝置之製造方法的圖式。 第8 A圖至第8 D圖係表示說明成爲本發明的半導體 裝置之製造方法的圖式。 第9 A圖至第9 D圖係表示說明成爲本發明的半導體 裝置之製造方法的圖式。 第1 0圖係表示說明成爲本發明的半導體裝置之製造 方法的圖式。 第1 1 A圖至第1 1 C圖係表示說明成爲本發明的半 導體裝置之製造方法的圖式。 第1 2A圖至第1 2 C圖係表示說明成爲本發明的半 導體裝置之製造方法的圖式。 第1 3A圖至第1 3D圖係表示說明成爲本發明的半 導體裝置之製造方法的圖式。 第1 4A圖至第1 4D圖係表示本發明之第1實施形 態之半導體裝置的圖式。 第1 5圖係表示第2實施形態之半導體裝置的圖式。 請 先 閱 讀 背 面 之 注 意 事 項 再 i裝 頁 訂· 線 經濟部智慧財產局貝工消费合作社印製 本紙張尺度適用中困國家標準（CNS)A4規格（210 X 2S7公藿） -32- Λ59 32 3 Α7 Β7 經濟部智慧財產局員工消费合作社印製 五、發明說明（30) 第1 6圖係表示第3實施形態之半導體裝置的圖式。 第1 7 A圖至第1 7 B圖係表示說明第3實施形態的 半導體裝置之製造方法的圖式° 第1 8 A圖至第1 8 B圖係表示說明第3實施形態的 半導體裝置之製造方法的圖式。 第1 9 A圖至第1 9 B圖係表示說明第3實施形態的 半導體裝置之製造方法的圖式。 第2 0 A圖至第2 0 B圖係表示說明第3實施形態的 半導體裝置之製造方法的圖式° 第2 1圖係表示將本發明適用於面實裝用之電子零件 之例子的圖式。 第2 2圖係表示將本發明適用於面實裝用之電子零件 之例子的圖式。 第2 3圖係表示在適用本發明之半導體裝置形成保護 層之例子的圖式。 第2 4圖係表示適用本發明之半導體裝置安裝散熱器 之例子的圖式。 第2 5圖係表示實裝適用本發明之方法所製造的電子 零件之電路基板的圖式。 第2 6圖係表示具備實裝適用本發明之方法所製造的 電子零件之電路基板之電子機器的圖式。 (記號之說明） 1 半導體晶片 請 先 閱 讀 背 Sj 之 注 項 $ · Γ裝 頁 訂· 線 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公* ) •33- 經濟部智慧財產局員工消費合作社印製 0 9 3 2. 3 A7 五、發明說明（31) 3 配線 5 外 部 電 極 7 (* //〇*· 力 緩 和 層 8 j 2 8 焊 錫 光 阻 1 0 晶 圓 1 2 電 極 1 4 樹 脂 層 1 4 a 接 觸 孔 1 6 鉻 ( C r ) 層 1 8 1 2 2 光 阻 層 2 0 銅 ( C U ) 層 2 4 台 座 2 6 焊 錫 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -34-

Claims (1)

  1. 經濟部智慧財產局員Η消費合作社印製 ^2 3 六、申請專利範圍 1 . 一種半導體裝置之製造方法，其特徵爲具有： 準備形成電極之晶圓的步驟，及 避開上述電極之至少一部分而在上述晶圓設置第1應 力緩和層的步驟，及 在從上述電極至上述第1應力緩和層上形成第1導通 部的步驟，及 在上述第1應力緩和層上方而肜成連接於上述第1導 通部之外部電極的步驟， 將上述晶圓切斷成各該個片的步驟： 在設置上述第1應力緩和層之步驟及形成上述第1導 通層之步驟的至少任何一方的工程，上述第1導通部形成 折_的構造者。 2.如申請專利範圍第1項所述之半導體裝置之製造 方法，其中，作爲上述折曲之構造，在上述第1應力緩和 層之表面形成凹陷部，將上述第1導通部形成經上述凹陷 部之上面者。 3 .如申請專利範圍第1項所述之半導體裝置之製造 方法，其中，作爲上述折曲之構造，在形成上述第1導通 部之步驟，將上述第1導通部折曲形成向上述第1應力緩 和層上的平面方向者。 4.如申請專利範圍第2項所述之半導體裝置之製造 方法，其中，包括在位於在上述凹陷部之上述第1導通部 上塡充彈性體的步驟者。 5 .如申請專利範圍第1項至第4項中任何一項所述 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公袭〉 -35- ------- - · I J 1 ---11* ! -! * ^^ ·· {請先閲讀背面之注項再C4頁) ， A B8 C8 D8 0323 六、申請專利範圍 之半導體裝置之製造方法，其中，包括在上述第1導通部 所形成之上述應力緩和層上面，設置連接於第2應力緩和 層及上述第1導通部之第2導通部的步驟者。 6 .如申請專利範圍第5項所述之半導體裝置之製造 方法’其中，上述第1導通部及上述第2導通部中之至少 一導通部，形成具有比厚度大之平面上擴展的面狀者。 7 ·如申請專利範圍第1項至第4項中任何一項所述 之半導體裝置之製造方法，其中， 在上述第1導通路所形成之上述第1應力緩和層上， 設置第2應力緩和層及第2導通部； 在上述第2導通部所形成之上述第2應力緩和層上， 設置第3應力緩和層及第3導通部： 將上述第2導通部形成線狀，並將上述第1及第3導 通部’形成具，有比上述第2導通部大之平面上擴展的面狀 者。 8 _如申請專利範圍第1項至第4項中任何一項所述 之半導體裝置之製造方法，其中，隔著上述第1導通部平 行地，形成作爲接地電位的一對配線者。 Η----- - - - -- I I - · I I I 1 |紅：— I 一 ： I I I I - W · I (靖先閱讀背面之注意事項再I,奉頁) 經濟部智慧財產局貝工消費合作社印紫 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -3S-
TW086118108A 1996-12-04 1997-12-02 Manufacturing method for semiconductor device TW459323B (en)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP33904596 1996-12-04
JP35688096 1996-12-26

Publications (1)

Publication Number Publication Date
TW459323B true TW459323B (en) 2001-10-11

Family

ID=26576301

Family Applications (2)

Application Number Title Priority Date Filing Date
TW086118108A TW459323B (en) 1996-12-04 1997-12-02 Manufacturing method for semiconductor device
TW090100512A TW571373B (en) 1996-12-04 1997-12-02 Semiconductor device, circuit substrate, and electronic machine

Family Applications After (1)

Application Number Title Priority Date Filing Date
TW090100512A TW571373B (en) 1996-12-04 1997-12-02 Semiconductor device, circuit substrate, and electronic machine

Country Status (7)

Country Link
US (5) US6255737B1 (zh)
JP (4) JP3981710B2 (zh)
KR (1) KR100501662B1 (zh)
CN (1) CN100380612C (zh)
AU (1) AU5136498A (zh)
TW (2) TW459323B (zh)
WO (1) WO1998025298A1 (zh)

Families Citing this family (80)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW459323B (en) * 1996-12-04 2001-10-11 Seiko Epson Corp Manufacturing method for semiconductor device
JPH10321631A (ja) * 1997-05-19 1998-12-04 Oki Electric Ind Co Ltd 半導体装置およびその製造方法
JP3335575B2 (ja) * 1997-06-06 2002-10-21 松下電器産業株式会社 半導体装置およびその製造方法
US6333565B1 (en) * 1998-03-23 2001-12-25 Seiko Epson Corporation Semiconductor device and method of manufacturing the same, circuit board, and electronic instrument
CA2301083A1 (en) * 1998-06-12 1999-12-16 Hitachi, Ltd. Semiconductor device and method for manufacturing the same
US6396145B1 (en) 1998-06-12 2002-05-28 Hitachi, Ltd. Semiconductor device and method for manufacturing the same technical field
US6903451B1 (en) * 1998-08-28 2005-06-07 Samsung Electronics Co., Ltd. Chip scale packages manufactured at wafer level
JP3661444B2 (ja) * 1998-10-28 2005-06-15 株式会社ルネサステクノロジ 半導体装置、半導体ウエハ、半導体モジュールおよび半導体装置の製造方法
US6965165B2 (en) 1998-12-21 2005-11-15 Mou-Shiung Lin Top layers of metal for high performance IC's
US6930390B2 (en) * 1999-01-20 2005-08-16 Sony Chemicals Corp. Flexible printed wiring boards
US6707159B1 (en) * 1999-02-18 2004-03-16 Rohm Co., Ltd. Semiconductor chip and production process therefor
TW556329B (en) 1999-02-26 2003-10-01 Hitachi Ltd Wiring board, its production method, semiconductor device and its production method
US6228687B1 (en) * 1999-06-28 2001-05-08 Micron Technology, Inc. Wafer-level package and methods of fabricating
TW498468B (en) 1999-10-29 2002-08-11 Hitachi Ltd Semiconductor device
KR100430203B1 (ko) 1999-10-29 2004-05-03 가부시키가이샤 히타치세이사쿠쇼 반도체 장치 및 그 제조 방법
TW478089B (en) 1999-10-29 2002-03-01 Hitachi Ltd Semiconductor device and the manufacturing method thereof
US6710446B2 (en) * 1999-12-30 2004-03-23 Renesas Technology Corporation Semiconductor device comprising stress relaxation layers and method for manufacturing the same
JP2001237348A (ja) * 2000-02-23 2001-08-31 Hitachi Ltd 半導体装置およびその製造方法
JP4287020B2 (ja) * 2000-04-05 2009-07-01 Ｎｅｃトーキン株式会社 高周波電流抑制型放熱板
US6620720B1 (en) * 2000-04-10 2003-09-16 Agere Systems Inc Interconnections to copper IC's
KR100814622B1 (ko) * 2000-06-30 2008-03-18 소니 가부시끼 가이샤 반도체 장치 및 그 제조 방법
JP3440070B2 (ja) * 2000-07-13 2003-08-25 沖電気工業株式会社 ウェハー及びウェハーの製造方法
JP2002057252A (ja) * 2000-08-07 2002-02-22 Hitachi Ltd 半導体装置及びその製造方法
JP4174174B2 (ja) * 2000-09-19 2008-10-29 株式会社ルネサステクノロジ 半導体装置およびその製造方法並びに半導体装置実装構造体
US6696765B2 (en) 2001-11-19 2004-02-24 Hitachi, Ltd. Multi-chip module
DE10052452A1 (de) * 2000-10-23 2002-05-08 Siemens Ag Halbleiter-Anordnung und Verfahren zur Herstellung von derartigen Halbleiter-Anordnungen
US20020117753A1 (en) * 2001-02-23 2002-08-29 Lee Michael G. Three dimensional packaging
US6894399B2 (en) * 2001-04-30 2005-05-17 Intel Corporation Microelectronic device having signal distribution functionality on an interfacial layer thereof
US7071024B2 (en) 2001-05-21 2006-07-04 Intel Corporation Method for packaging a microelectronic device using on-die bond pad expansion
JP3454259B2 (ja) * 2001-09-07 2003-10-06 セイコーエプソン株式会社 マスクデータの生成方法、マスクおよび記録媒体、ならびに半導体装置の製造方法
US6646347B2 (en) * 2001-11-30 2003-11-11 Motorola, Inc. Semiconductor power device and method of formation
US7423336B2 (en) * 2002-04-08 2008-09-09 Micron Technology, Inc. Bond pad rerouting element, rerouted semiconductor devices including the rerouting element, and assemblies including the rerouted semiconductor devices
JP4495428B2 (ja) * 2002-09-17 2010-07-07 株式会社 液晶先端技術開発センター 薄膜トランジスタの形成方法
JP4213672B2 (ja) * 2003-04-15 2009-01-21 富士通マイクロエレクトロニクス株式会社 半導体装置及びその製造方法
DE10318074B4 (de) * 2003-04-17 2009-05-20 Qimonda Ag Verfahren zur Herstellung von BOC Modul Anordnungen mit verbesserten mechanischen Eigenschaften
JP3693056B2 (ja) * 2003-04-21 2005-09-07 セイコーエプソン株式会社 半導体装置及びその製造方法、電子装置及びその製造方法並びに電子機器
JP2004327527A (ja) * 2003-04-22 2004-11-18 Seiko Epson Corp 電子装置及びその製造方法並びに電子機器
JP3666495B2 (ja) * 2003-06-27 2005-06-29 セイコーエプソン株式会社 半導体装置及びその製造方法、回路基板並びに電子機器
JP3678239B2 (ja) * 2003-06-30 2005-08-03 セイコーエプソン株式会社 半導体装置及びその製造方法、回路基板並びに電子機器
US7470997B2 (en) * 2003-07-23 2008-12-30 Megica Corporation Wirebond pad for semiconductor chip or wafer
US20050046022A1 (en) * 2003-08-26 2005-03-03 Micrel, Incorporated Semiconductor devices integrated with wafer-level packaging
DE10339762B4 (de) * 2003-08-27 2007-08-02 Infineon Technologies Ag Chipstapel von Halbleiterchips und Verfahren zur Herstellung desselben
US8390126B2 (en) 2003-10-03 2013-03-05 Motorola Mobility Llc Method and arrangement for reduced thermal stress between substrates
JP4010298B2 (ja) 2003-12-17 2007-11-21 セイコーエプソン株式会社 半導体装置及びその製造方法、回路基板並びに電子機器
JP3855992B2 (ja) * 2003-12-17 2006-12-13 セイコーエプソン株式会社 半導体装置及びその製造方法、回路基板並びに電子機器
JP4412143B2 (ja) * 2004-01-14 2010-02-10 セイコーエプソン株式会社 検査用治具の製造方法
US7259468B2 (en) * 2004-04-30 2007-08-21 Advanced Chip Engineering Technology Inc. Structure of package
DE102004030140B3 (de) * 2004-06-22 2006-01-19 Infineon Technologies Ag Flexible Kontaktierungsvorrichtung
JP2006303408A (ja) * 2004-09-09 2006-11-02 Seiko Epson Corp 電子装置及びその製造方法
US7189594B2 (en) * 2004-09-10 2007-03-13 Agency For Science, Technology And Research Wafer level packages and methods of fabrication
US7176575B2 (en) * 2004-09-30 2007-02-13 Intel Corporation Input/output routing on an electronic device
CN102306635B (zh) 2004-11-16 2015-09-09 罗姆股份有限公司 半导体装置及半导体装置的制造方法
TWI254428B (en) * 2004-11-24 2006-05-01 Advanced Chip Eng Tech Inc FCBGA package structure
KR20060087273A (ko) * 2005-01-28 2006-08-02 삼성전기주식회사 반도체 패키지및 그 제조방법
US7413110B2 (en) * 2005-02-16 2008-08-19 Motorola, Inc. Method for reducing stress between substrates of differing materials
DE102005009358B4 (de) * 2005-03-01 2021-02-04 Snaptrack, Inc. Lötfähiger Kontakt und ein Verfahren zur Herstellung
KR100664310B1 (ko) * 2005-07-13 2007-01-04 삼성전자주식회사 웨이퍼 레벨 인캡슐레이션 칩 및 인캡슐레이션 칩 제조방법
JP4419926B2 (ja) 2005-07-14 2010-02-24 セイコーエプソン株式会社 半導体装置
CN100447973C (zh) * 2006-05-12 2008-12-31 联咏科技股份有限公司 芯片结构及其制造工艺
DE102006028536A1 (de) * 2006-06-21 2007-12-27 Axel Ahnert Verfahren zur Herstellung eines Schaltungsteils auf einem Substrat
US8421227B2 (en) * 2006-06-28 2013-04-16 Megica Corporation Semiconductor chip structure
JP4818005B2 (ja) * 2006-07-14 2011-11-16 Ｏｋｉセミコンダクタ株式会社 半導体装置及びその製造方法
JP4273356B2 (ja) * 2007-02-21 2009-06-03 セイコーエプソン株式会社 半導体装置の製造方法
US8193636B2 (en) * 2007-03-13 2012-06-05 Megica Corporation Chip assembly with interconnection by metal bump
JP4924163B2 (ja) * 2007-04-06 2012-04-25 パナソニック株式会社 電子部品とその製造方法
JP2009021277A (ja) * 2007-07-10 2009-01-29 Murata Mfg Co Ltd 半導体素子および該半導体素子の製造方法
US8034702B2 (en) 2007-08-16 2011-10-11 Micron Technology, Inc. Methods of forming through substrate interconnects
TW200941601A (en) * 2008-03-19 2009-10-01 Chipmos Technologies Inc Conductive structure of a chip
JP5823089B2 (ja) * 2009-04-07 2015-11-25 大日本印刷株式会社 センサデバイス及びその製造方法
US8397380B2 (en) * 2009-06-01 2013-03-19 Taiwan Semiconductor Manufacturing Company, Ltd. Controlling warpage in BGA components in a re-flow process
JP5333342B2 (ja) 2009-06-29 2013-11-06 株式会社デンソー 半導体装置
TWM390545U (en) * 2009-11-12 2010-10-11 Mao Bang Electronic Co Ltd Integrated circuit with layout structure
US8294265B1 (en) * 2010-03-31 2012-10-23 Amkor Technology, Inc. Semiconductor device for improving electrical and mechanical connectivity of conductive pillers and method therefor
US8373282B2 (en) * 2011-06-16 2013-02-12 Taiwan Semiconductor Manufacturing Company, Ltd. Wafer level chip scale package with reduced stress on solder balls
US9978656B2 (en) * 2011-11-22 2018-05-22 Taiwan Semiconductor Manufacturing Company, Ltd. Mechanisms for forming fine-pitch copper bump structures
US9935038B2 (en) * 2012-04-11 2018-04-03 Taiwan Semiconductor Manufacturing Company Semiconductor device packages and methods
US9018757B2 (en) * 2013-07-16 2015-04-28 Taiwan Semiconductor Manufacturing Co., Ltd. Mechanisms for forming bump structures over wide metal pad
JP2018014414A (ja) * 2016-07-21 2018-01-25 トヨタ自動車株式会社 半導体装置
WO2018088265A1 (ja) * 2016-11-08 2018-05-17 株式会社村田製作所 電子部品
JP7202785B2 (ja) * 2018-04-27 2023-01-12 新光電気工業株式会社 配線基板及び配線基板の製造方法

Family Cites Families (95)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS528785A (en) 1975-07-10 1977-01-22 Citizen Watch Co Ltd Semiconductor device electrode structure
DE2929339A1 (de) 1978-07-24 1980-02-14 Citizen Watch Co Ltd Halbleiteranordnung
JPS5518069A (en) 1978-07-26 1980-02-07 Citizen Watch Co Ltd Protective construction of semiconductor device
JPS59188153A (ja) 1983-04-08 1984-10-25 Hitachi Ltd 多層配線を有する電子回路装置の製造方法
JPS61253826A (ja) 1985-05-07 1986-11-11 Hitachi Ltd 半導体装置およびその製造方法
JPH0624205B2 (ja) 1985-06-24 1994-03-30 株式会社日立製作所 半導体装置
JPS6221248A (ja) * 1985-07-19 1987-01-29 Fujitsu Ltd 高速ｉｃパツケ−ジ
JPS62155987A (ja) * 1985-12-27 1987-07-10 Hitachi Plant Eng & Constr Co Ltd 亜硝酸イオンが共存するジチオン酸含有廃水の処理方法
JPS6372143A (ja) 1986-09-16 1988-04-01 Toshiba Corp 集積回路装置
FR2604029B1 (fr) * 1986-09-16 1994-08-05 Toshiba Kk Puce de circuit integre possedant des bornes de sortie ameliorees
JPS63229839A (ja) 1987-03-19 1988-09-26 Nec Corp 半導体装置
JPS63307759A (ja) 1987-06-09 1988-12-15 Nec Corp 半導体集積回路
JPS641257A (en) * 1987-06-23 1989-01-05 Fujitsu Ltd Semiconductor device
JPH01108745A (ja) 1987-10-21 1989-04-26 Mitsubishi Electric Corp 半導体装置
JP2630326B2 (ja) 1988-02-02 1997-07-16 富士通株式会社 半導体装置用バンプ形成方法
JPH01209746A (ja) 1988-02-17 1989-08-23 Nec Corp 半導体装置
JPH01310549A (ja) * 1988-06-09 1989-12-14 Matsushita Electric Ind Co Ltd 半導体装置
JPH01313969A (ja) * 1988-06-13 1989-12-19 Hitachi Ltd 半導体装置
JPH02109358A (ja) * 1988-10-19 1990-04-23 Hitachi Ltd 半導体の実装構造体
JPH02130828A (ja) 1988-11-11 1990-05-18 Hitachi Ltd 微細配線の形成方法
JPH0320041A (ja) 1989-06-16 1991-01-29 Matsushita Electron Corp 半導体装置
JPH0323928A (ja) 1989-06-22 1991-01-31 Kanto Auto Works Ltd モール貼付装置
JPH0323928U (zh) 1989-07-19 1991-03-12
US5243221A (en) * 1989-10-25 1993-09-07 At&T Bell Laboratories Aluminum metallization doped with iron and copper to prevent electromigration
US5077598A (en) * 1989-11-08 1991-12-31 Hewlett-Packard Company Strain relief flip-chip integrated circuit assembly with test fixturing
JPH03173126A (ja) * 1989-11-30 1991-07-26 Mitsubishi Electric Corp 多層膜構造の半導体装置およびその製造方法
JPH03198342A (ja) 1989-12-26 1991-08-29 Nec Corp 半導体装置の製造方法
JPH0410429A (ja) 1990-04-26 1992-01-14 Matsushita Electron Corp 半導体装置
DE69125210T2 (de) * 1990-05-31 1997-08-07 Canon Kk Verfahren zur Herstellung einer Halbleitervorrichtung mit einer Verdrahtungsstruktur hoher Dichte
EP0464567B1 (en) * 1990-06-25 1997-08-06 Matsushita Electronics Corporation Cold cathode element
JPH0474427A (ja) 1990-07-16 1992-03-09 Matsushita Electron Corp Ｍｉｓ型半導体装置の製造方法
US5148266A (en) * 1990-09-24 1992-09-15 Ist Associates, Inc. Semiconductor chip assemblies having interposer and flexible lead
US5128746A (en) * 1990-09-27 1992-07-07 Motorola, Inc. Adhesive and encapsulant material with fluxing properties
JPH0474427U (zh) * 1990-11-07 1992-06-30
KR920017227A (ko) 1991-02-05 1992-09-26 김광호 반도체장치의 층간콘택 구조 및 그 제조방법
JPH04277696A (ja) * 1991-03-06 1992-10-02 Hitachi Ltd 多層配線基板及びその製造方法
US5111278A (en) * 1991-03-27 1992-05-05 Eichelberger Charles W Three-dimensional multichip module systems
JPH04313256A (ja) 1991-04-10 1992-11-05 Hitachi Ltd 半導体集積回路装置及びその形成方法
JPH04346231A (ja) 1991-05-23 1992-12-02 Canon Inc 半導体装置の製造方法
JP3173045B2 (ja) 1991-07-09 2001-06-04 ヤマハ株式会社 半導体装置
JPH05226416A (ja) 1991-07-09 1993-09-03 Oki Electric Ind Co Ltd フリップチップの実装方法
US5532516A (en) * 1991-08-26 1996-07-02 Lsi Logic Corportion Techniques for via formation and filling
JPH0555533A (ja) 1991-08-29 1993-03-05 Fujitsu Ltd 半導体集積回路
JP3256946B2 (ja) 1991-09-24 2002-02-18 ソニー株式会社 コンタクト形成方法
JP2833291B2 (ja) * 1991-10-09 1998-12-09 日本電気株式会社 Ｃｍｏｓ型半導体集積回路装置
JP2731471B2 (ja) 1991-11-05 1998-03-25 アルプス電気株式会社 電気的接続構造
JPH05218136A (ja) 1992-02-03 1993-08-27 Nec Corp フリップチップ・ボンディング方法
JPH05267474A (ja) 1992-03-18 1993-10-15 Fujitsu Ltd 半導体装置
JPH05291262A (ja) 1992-04-07 1993-11-05 Toshiba Corp バンプ電極の形成方法
JP2865154B2 (ja) 1992-05-08 1999-03-08 日本電気株式会社 固体撮像装置の組み立て方法
JP2528769B2 (ja) 1992-05-13 1996-08-28 昭夫 宮田 枠組足場用転落防止部材
US5332868A (en) 1992-06-22 1994-07-26 Vlsi Technology, Inc. Method and structure for suppressing stress-induced defects in integrated circuit conductive lines
JPH0621061A (ja) 1992-07-03 1994-01-28 Nec Corp 半導体装置
JPH0669211A (ja) 1992-08-22 1994-03-11 Nec Corp 樹脂封止型半導体装置
JPH0677283A (ja) 1992-08-26 1994-03-18 Kyocera Corp 配線基板へのｉｃ素子の実装方法
CA2115947A1 (en) 1993-03-03 1994-09-04 Gregory C. Smith Wafer-like processing after sawing dmds
DE4328474C2 (de) * 1993-08-24 1996-09-12 Gold Star Electronics Mehrschichtverbindungsstruktur für eine Halbleitereinrichtung
KR970003731B1 (ko) 1993-10-14 1997-03-21 엘지반도체 주식회사 반도체 장치의 소자 격리막 제조방법
JPH07115151A (ja) 1993-10-14 1995-05-02 Toshiba Corp 半導体装置及びその製造方法
JPH07312380A (ja) * 1993-10-25 1995-11-28 Texas Instr Inc <Ti> 半導体デバイスのボンドパッドをリードフレームすなわちフレックス回路に相互接続する薄膜オーバレイを有するデバイスおよび製造方法
JP2599455Y2 (ja) * 1993-12-03 1999-09-06 沖電気工業株式会社 高速ｌｓｉパッケージ
JP2555964B2 (ja) * 1993-12-10 1996-11-20 日本電気株式会社 アライメント精度調査パターン
JP3450038B2 (ja) 1993-12-14 2003-09-22 沖電気工業株式会社 半導体装置及びその製造方法
JP3033662B2 (ja) * 1994-04-25 2000-04-17 日本電気株式会社 半導体素子実装用フィルムと半導体素子実装構造
JPH07335721A (ja) * 1994-06-13 1995-12-22 Mitsubishi Electric Corp アライメントマークを有する半導体装置
MY112145A (en) * 1994-07-11 2001-04-30 Ibm Direct attachment of heat sink attached directly to flip chip using flexible epoxy
JPH0831872A (ja) 1994-07-13 1996-02-02 Hitachi Ltd 半導体装置
US5489548A (en) * 1994-08-01 1996-02-06 Texas Instruments Incorporated Method of forming high-dielectric-constant material electrodes comprising sidewall spacers
TW368745B (en) * 1994-08-15 1999-09-01 Citizen Watch Co Ltd Semiconductor device with IC chip highly secured
JP3142723B2 (ja) 1994-09-21 2001-03-07 シャープ株式会社 半導体装置及びその製造方法
JP2792532B2 (ja) * 1994-09-30 1998-09-03 日本電気株式会社 半導体装置の製造方法及び半導体ウエハー
US5534731A (en) * 1994-10-28 1996-07-09 Advanced Micro Devices, Incorporated Layered low dielectric constant technology
JPH08167630A (ja) * 1994-12-15 1996-06-25 Hitachi Ltd チップ接続構造
JP2748870B2 (ja) 1994-12-20 1998-05-13 日本電気株式会社 基板接続方法
US5729588A (en) * 1994-12-28 1998-03-17 Lucent Technologies Inc. Enhanced recording verification system
US5525839A (en) 1994-12-30 1996-06-11 Vlsi Technology, Inc. Method of packing an IC die in a molded plastic employing an ultra-thin die coating process
JP3259562B2 (ja) 1995-01-27 2002-02-25 富士電機株式会社 バンプ付き半導体装置の製造方法
JPH08236654A (ja) * 1995-02-23 1996-09-13 Matsushita Electric Ind Co Ltd チップキャリアとその製造方法
JP3484554B2 (ja) * 1995-02-28 2004-01-06 日本テキサス・インスツルメンツ株式会社 半導体装置
JPH08250549A (ja) 1995-03-13 1996-09-27 Matsushita Electric Ind Co Ltd 半導体装置とその製造方法
EP0734059B1 (en) * 1995-03-24 2005-11-09 Shinko Electric Industries Co., Ltd. Chip sized semiconductor device and a process for making it
JPH08298269A (ja) * 1995-04-25 1996-11-12 Toshiba Microelectron Corp 半導体装置及びその製造方法
JP3963330B2 (ja) * 1995-04-26 2007-08-22 昭和電工株式会社 発光ダイオード
JPH08297139A (ja) 1995-04-26 1996-11-12 Mitsubishi Electric Corp 半導体加速度センサ
JP3522917B2 (ja) * 1995-10-03 2004-04-26 株式会社東芝 半導体装置の製造方法および半導体製造装置
US5861673A (en) * 1995-11-16 1999-01-19 Taiwan Semiconductor Manufacturing Company Method for forming vias in multi-level integrated circuits, for use with multi-level metallizations
US5702980A (en) * 1996-03-15 1997-12-30 Taiwan Semiconductor Manufacturing Company Ltd Method for forming intermetal dielectric with SOG etchback and CMP
US5841193A (en) * 1996-05-20 1998-11-24 Epic Technologies, Inc. Single chip modules, repairable multichip modules, and methods of fabrication thereof
JP3056689B2 (ja) * 1996-07-09 2000-06-26 松下電器産業株式会社 半導体装置及びその製造方法
TW459323B (en) * 1996-12-04 2001-10-11 Seiko Epson Corp Manufacturing method for semiconductor device
JP3085231B2 (ja) * 1997-02-20 2000-09-04 日本電気株式会社 半導体装置の製造方法
US5942801A (en) * 1997-12-18 1999-08-24 Advanced Micro Devices, Inc. Borderless vias with HSQ gap filled metal patterns having high etching resistance
US5946592A (en) * 1998-03-19 1999-08-31 Winbond Electronics, Corp. Combined in-situ high density plasma enhanced chemical vapor deposition (HDPCVD) and chemical mechanical polishing (CMP) process to form an intermetal dielectric layer with a stopper layer embedded therein
US6333565B1 (en) * 1998-03-23 2001-12-25 Seiko Epson Corporation Semiconductor device and method of manufacturing the same, circuit board, and electronic instrument
JP3420703B2 (ja) * 1998-07-16 2003-06-30 株式会社東芝 半導体装置の製造方法

Also Published As

Publication number Publication date
TW571373B (en) 2004-01-11
KR19990082268A (ko) 1999-11-25
US20090174068A1 (en) 2009-07-09
JP3981710B2 (ja) 2007-09-26
US7183189B2 (en) 2007-02-27
JP5278716B2 (ja) 2013-09-04
JP2012169679A (ja) 2012-09-06
JP5445732B2 (ja) 2014-03-19
US6255737B1 (en) 2001-07-03
KR100501662B1 (ko) 2005-11-14
US6608389B1 (en) 2003-08-19
JP5246403B2 (ja) 2013-07-24
CN100380612C (zh) 2008-04-09
US8384213B2 (en) 2013-02-26
WO1998025298A1 (fr) 1998-06-11
JP2009004815A (ja) 2009-01-08
AU5136498A (en) 1998-06-29
JP2008294481A (ja) 2008-12-04
US20030213981A1 (en) 2003-11-20
US7521796B2 (en) 2009-04-21
CN1210622A (zh) 1999-03-10
US20060249843A1 (en) 2006-11-09

Similar Documents

Publication Publication Date Title
TW459323B (en) Manufacturing method for semiconductor device
JP3335575B2 (ja) 半導体装置およびその製造方法
TW480636B (en) Electronic component and semiconductor device, method for manufacturing and mounting thereof, and circuit board and electronic equipment
US5864470A (en) Flexible circuit board for ball grid array semiconductor package
JP3876953B2 (ja) 半導体装置及びその製造方法、回路基板並びに電子機器
US6368894B1 (en) Multi-chip semiconductor module and manufacturing process thereof
JP2001298115A (ja) 半導体装置及びその製造方法、回路基板並びに電子機器
JP4513973B2 (ja) 半導体装置の製造方法
JP3281591B2 (ja) 半導体装置およびその製造方法
JP2001007252A (ja) 半導体装置およびその製造方法
JPH11191572A (ja) 半導体装置とその製造方法
JP4359788B2 (ja) 半導体装置、電子部品、回路基板及び電子機器
JP2003287559A (ja) 半導体装置の製造方法
JP2001094228A (ja) 半導体装置の実装構造
JP4822019B2 (ja) 配線基板、半導体装置及びこれらの製造方法、回路基板並びに電子機器
JP4362735B2 (ja) 半導体装置の製造方法
JP3841135B2 (ja) 半導体装置、回路基板及び電子機器
JPH08213497A (ja) 半導体装置及びその製造方法
JP4735855B2 (ja) 配線基板、半導体装置及びこれらの製造方法
JP2005217443A (ja) 半導体装置及びその製造方法
JP2005217444A (ja) 半導体装置及びその製造方法
JP2001156097A (ja) 電子回路およびｌｓｉチップ実装構造体並びに半導体装置の製造方法
JP4822018B2 (ja) 配線基板、半導体装置及びこれらの製造方法、回路基板並びに電子機器
JP4817548B2 (ja) 半導体装置およびその接続構造
JPH05259368A (ja) 電子回路素子搭載用リードフレーム

Legal Events

Date Code Title Description
GD4A Issue of patent certificate for granted invention patent
MM4A Annulment or lapse of patent due to non-payment of fees