JP5823089B2 - センサデバイス及びその製造方法 - Google Patents

Description

本発明は、外部回路と接続するパッドを有するセンサデバイス及びその製造方法に関する。

近年、各種電子機器の小型軽量化、多機能化や高機能化が進み、実装される電子部品にも高密度化が要求されている。このような要求に応じて各種電子部品が半導体デバイスとして製造されるものが増加している。このため、回路素子として製造される半導体デバイス以外に力学量を検出するセンサ等も半導体デバイスを用いて製造されて、小型軽量化が図られている。例えば、ＭＥＭＳ（Ｍｉｃｒｏ Ｅｌｅｃｔｒｏ Ｍｅｃｈａｎｉｃａｌ Ｓｙｓｔｅｍｓ）技術を用いて小型で単純な構造を有する加速度センサあるいは角速度センサでは、外力に応じて変位する可動部を半導体基板に形成し、この可動部の変位がピエゾ抵抗素子を利用して検出されるタイプの力学量センサ（いわゆるピエゾ抵抗型センサ）等が実用化されている。

上述の力学量センサの具体例を図１０及び図１１に示す。図１０は、ピエゾ抵抗素子を用いた３軸の加速度センサ１００を示す平面図である。図１１は、図１０に示す拡大領域Ａ部分の構成を示す平面図である。図１０において、加速度センサ１００は、上述のような可動部を有するセンサ素子を形成する素子形成領域１０２を有する基板１０１を備える。この素子形成領域１０２内の４箇所には、可動部の変位をＸＹＺの３軸方向で検出する複数のピエゾ抵抗素子１０３が設けられている。また、素子形成領域１０２の周辺領域には、複数の接続パッド１０５が形成されている。複数の接続パッド１０５は、加速度センサ１００内部と外部回路とを電気的に接続するためのパッド群である。

図１１において、素子形成領域１０２内のピエゾ抵抗素子１０３等は、複数の金属配線１０４により接続パッド１０５と電気的に接続されている。金属配線１０４は、ピエゾ抵抗素子１０３の検出信号を接続パッド１０５から外部に出力し、また、加速度センサ１００内部に電流や電圧等を供給するための配線である。

加速度センサ１００は、パッケージサイズが縮小化される傾向にあり、金属配線１０４の配線幅や接続パッド１０５のサイズも縮小化される傾向にある。このため、各金属配線１０４の配線幅や各接続パッド１０５のサイズが相互に異なると、金属配線１０４と接続パッド１０５を含む部分の抵抗値にバラツキが発生し、各ピエゾ抵抗素子１０３に流れる電流を変動させる要因となる。その結果、金属配線１０４と接続パッド１０５を含む部分の抵抗値のバラツキがセンサ部の検出感度に影響を及ぼすことになる。

上述の抵抗値のバラツキによるセンサ部の検出感度に対する影響を軽減する加速度センサが特許文献１に開示されている。この加速度センサでは、ピエゾ抵抗素子と外部接続端との間を接続する引き出し電極のパターン形状を工夫することにより、各抵抗値が概略等しくなるようにしている。

特開２００３−１０１０３３号公報

しかしながら、上述のような加速度センサ等を含む力学量センサは、様々な用途で利用されるため、接続される外部回路や外部ＩＣの接続端子の配置も多種多様である。このため、外部回路や外部ＩＣに設けられた接続端子の機能や配置に応じて力学量センサの接続パッドの配置を合わせる必要がある。すなわち、力学量センサは、接続される外部回路やＩＣの接続端子の配置に応じて内部の配線パターンの設計を変更する必要があり、設計の自由度を妨げるとともに、製造コストを上昇させる要因となる。

図１０及び図１１に示した加速度センサ１００では、複数のピエゾ抵抗素子によりＸＹＺの３軸にそれぞれ対応するブリッジ回路を構成し、印加される加速度に応じて各ブリッジ回路に流れる電流の変化を検出することにより、加速度を検出するようにしている。すなわち、可動部のＸＹＺ３軸の変位に応じて各ピエゾ抵抗素子の抵抗値が変化し、各ブリッジ回路が非平衡状態になった時に流れる電流の変化によりＸＹＺ３軸の加速度を検出するようにしている。このため、加速度センサ１００に外力が印加されない状態では、各ブリッジ回路に電流が流れない平衡状態を維持するように、各ピエゾ抵抗素子と接続パッドとの間を接続する配線の抵抗値も考慮して、配線パターンを設計する必要がある。

したがって、上述の図１０及び図１１に示した加速度センサ１００のように１層の金属配線で形成されている場合は、接続される外部回路や外部ＩＣの接続端子の機能や配置に応じて内部の配線パターンを変更することは、上記事情により設計及び製造が困難である。すなわち、外部回路や外部ＩＣ側の要求に応じて、その都度、配線パターンの設計を変更する手間と、設計変更に応じたマスク等を準備する手間がかかり、設計側の負担と製造側の負担を増大させ、製造コストを上昇させる要因になる。

本発明は上記の課題に鑑み、外部回路や外部ＩＣに設けられた接続端子の機能や配置に応じてセンサ内部の配線パターンの設計や製造工程を変更せずに、配線パターンを容易に変更可能なセンサデバイス及びその製造方法を提供することを目的とする。

本発明の実施の形態に係るセンサデバイスは、素子形成領域を有する基板と、前記素子形成領域に形成された複数のセンサ素子と、前記素子配置領域を除く前記基板上に形成された複数の接続パッドと、前記基板上に形成され前記複数のセンサ素子と電気的に接続された複数の第１配線と、前記基板上に形成され前記複数の接続パッドと電気的に接続された複数の第２配線と、前記第１配線及び前記第２配線が形成された層と異なる層に前記複数の第１配線及び前記複数の第２配線と交差するように形成された複数の第３配線と、前記複数の第１配線及び前記複数の第２配線と前記複数の第３配線との間に形成され、前記複数の第１配線及び前記複数の第２配線と前記複数の第３配線とが交差する位置に複数の貫通孔が形成された絶縁層と、を備えることを特徴とする。

本発明の実施の形態に係るセンサデバイスの製造方法は、複数のセンサ素子を形成する素子形成領域と、前記素子形成領域を除く領域に形成された複数の接続パッドと、を有する基板を備えるセンサデバイスの製造方法であって、前記基板上に前記複数のセンサ素子と電気的に接続する複数の第１配線を形成し、前記基板上に前記複数の接続パッドと電気的に接続する複数の第２配線を形成し、前記第１配線及び前記第２配線が形成された層と異なる層に前記複数の第１配線及び前記複数の第２配線と交差するように複数の第３配線を形成し、前記複数の第１配線及び前記複数の第２配線と前記複数の第３配線との間に絶縁層を形成し、前記複数の第１配線及び前記複数の第２配線と前記複数の第３配線とが交差する位置に対応して前記絶縁層に複数の貫通孔を形成し、前記複数の貫通孔を選択して前記複数の第１配線と前記複数の第２配線と前記複数の第３配線とを電気的に相互に接続する位置を変更し、前記複数のセンサ素子と前記複数の接続パッドとを電気的に相互に接続する位置を変更することを特徴とする。

本発明によれば、外部回路に設けられた接続端子の機能や配置に応じて、センサ内部の配線パターンの設計や製造工程を変更せずに、配線パターンを容易に変更可能にするセンサデバイス及びその製造方法を提供することができる。

本発明の一実施の形態に係る加速度センサの全体構成を示す図である。 図１の拡大領域Ａの構成を示す図である。 図２のＡ−Ａ線から見た断面を示す図である。 図２のＡ−Ａ線から見た断面における加速度センサの製造方法を示す図であり、（Ａ）は基板の準備工程を示す図、（Ｂ）はピエゾ抵抗素子及び下層配線の形成工程を示す図、（Ｃ）は絶縁層及びコンタクトホールの形成工程を示す図、（Ｄ）は上層配線の形成工程を示す図である。 図１のＢ−Ｂ線から見た断面における加速度センサの製造方法を示す図であり、（Ａ）はシリコン膜の加工工程を示す図、（Ｂ）はシリコン基板の加工工程を示す図、（Ｃ）はシリコン基板の加工工程を示す図、（Ｄ）は上層配線の形成工程とガラス基板の接合工程を示す図である。 図１の拡大領域Ａにおける配線パターンの変更例を示す図である。 図２のＡ−Ａ線から見た断面及び図１のＢ−Ｂ線から見た断面における加速度センサの製造工程の変更例を示す図であり、（Ａ）はＡ−Ａ線断面の絶縁層の形成工程を示す図、（Ｂ）はＢ−Ｂ線断面の絶縁層の形成工程を示す図、（Ｃ）はＡ−Ａ線断面のコンタクトホール及び上層配線の形成工程を示す図、（Ｄ）はＢ−Ｂ線断面のコンタクトホール及び上層配線の形成工程を示す図である。 本発明の一実施の形態に係る加速度センサの変形例の全体構成を示す図である。 本発明の一実施の形態に係る加速度センサにおける絶縁層、下層配線及び上層配線構造の変更例を示す図である。 従来の加速度センサの全体構成を示す図である。 図１０の拡大領域Ａの構成を示す図である。

以下、図面を参照して、本発明の一実施の形態を詳細に説明する。なお、本実施の形態では、加速度センサに適用した場合について説明する。

（センサデバイスの構成）
図１は、本実施の形態に係る加速度センサ２００の全体構成を示す平面図である。図２は、図１に示す拡大領域Ａの部分の構成を示す平面図である。図３は、図２に示すＡ−Ａ線から見た断面を示す図である。

図１において、加速度センサ２００の全体構成は、上述のような可動部を有するセンサ素子を形成する素子形成領域２０２を有する基板２０１を備える。図１において、２１０は可動部を構成する錘部（図示せず）を接合する錘接合部であり、２１１〜２１４は錘接合部２１０を変位可能に支持する可撓部である。２１５は可撓部２１１〜２１４を支持するフレーム部である。素子形成領域２０２内の可撓部２１１〜２１４上の４箇所には、可動部の変位をＸ（図１の横方向），Ｙ（図１の縦方向），Ｚ（図１の紙面に対する奥行き方向）の３軸方向で検出する１２個のピエゾ抵抗素子２２１〜２２４，２３１〜２３８が形成されている。本実施の形態では、ピエゾ抵抗素子２２１〜２２４はＹ軸方向、ピエゾ抵抗素子２３２，２３４，２３５，２３７はＸ軸方向、ピエゾ抵抗素子２３１，２３３，２３６，２３８はＺ軸方向をそれぞれ検出するものとする。但し、これらピエゾ抵抗素子２２１〜２２４，２３１〜２３８に設定した各軸方向は限定するものではない。また、図１において、素子形成領域２０２より外側の右側部領域には、複数の接続パッド２０６が形成されている。複数の接続パッド２０６は、加速度センサ２００内部と外部回路とを電気的に接続するためのパッド群である。なお、複数の接続パッド２０６の配置は、図１に示す領域に限定するものではなく、素子形成領域２０２に干渉しない範囲で任意に変更してもよい。

また、基板２０１上には、第１上層配線群２０４Ａ、第２上層配線群２０４Ｂ、第１下層配線群２０５Ａ及び第２下層配線群２０５Ｂが形成されている。第１上層配線群２０４Ａは、各ピエゾ素子２２１〜２２４，２３１〜２３８と第１下層配線群２０５Ａとを電気的に接続するための配線群である。第１下層配線群２０５Ａは、第１上層配線群２０４Ａと第２上層配線群２０４Ｂとを電気的に接続するための配線群である。第２上層配線群２０４Ｂは、第１下層配線群２０５Ａと第２下層配線群２０５Ｂとを電気的に接続するための配線群である。第２下層配線群２０５Ｂは、第２上層配線群２０４Ｂと複数の接続パッド２０６とを電気的に接続するための配線群である。例えば、第１上層配線群２０４Ａ、第２上層配線群２０４Ｂ、第１下層配線群２０５Ａ及び第２下層配線群２０５Ｂの幅は、２〜３μｍ、接続パッド２０６の大きさは、１００μｍ×１００μｍであるものとする。なお、これらの寸法は限定されない。

次に、図１に示す拡大領域Ａの構成について図２及び図３を参照して説明する。図２において、２３１及び２３２は、ピエゾ抵抗素子である。ピエゾ抵抗素子２３１及び２３２の各一端部は、上記第１上層配線群２０４Ａに含まれる上層配線２４０及び２４１の一端部に電気的に接続される。上層配線２４０及び２４１は、絶縁層２７０（図３参照）を介してピエゾ抵抗素子２３１及び２３２より上層に形成されている。ピエゾ抵抗素子２３１及び２３２の各一端部と、上層配線２４０及び２４１の各一端部との間の絶縁層２７０には、コンタクトホール（貫通孔）２４０ａ及び２４１ａが形成されている。ピエゾ抵抗素子２３１及び２３２の各一端部と上層配線２４０及び２４１の各一端部とは、コンタクトホール２４０ａ及び２４１ａを介して電気的に接続される。

上層配線２４０及び２４１の他端部側の下層には、絶縁層２７０（図３参照）を介して下層配線２５１及び２５２が形成されている。上層配線２４０及び２４１の各他端部は、下層配線２５１及び２５２の一端部に電気的に接続される。上層配線２４０及び２４１の各他端部と、下層配線２５１及び２５２の各一端部との間の絶縁層２７０には、コンタクトホール２４０ｂ及び２４１ｂが形成されている。上層配線２４０及び２４１の各他端部と下層配線２５１及び２５２の各一端部とは、コンタクトホール２４０ｂ及び２４１ｂを介して電気的に接続される。

下層配線２５１及び２５２の他端部側の上層には、絶縁層２７０（図３参照）を介して上層配線２４２〜２４４が形成されている。上層配線２４２〜２４４は、下層配線２５１及び２５２の他端部に対して垂直方向に交差するように形成されている。下層配線２５１及び２５２の各他端部は、上層配線２４２〜２４４との交差部に電気的に接続される。下層配線２５１と上層配線２４２とが交差する部分の絶縁層２７０には、コンタクトホール２４２ａが形成されている。下層配線２５２と上層配線２４４とが交差する部分の絶縁層２７０には、コンタクトホール２４４ａが形成されている。下層配線２５１及び２５２と上層配線２４２及び２４４とが各々交差する部分は、コンタクトホール２４２ａ及び２４４ａを介して電気的に接続される。なお、図２では、図１に示した第２上層配線群２０４Ｂに対応する上層配線として上層配線２４２〜２４４の３本を示しているが、これは図示する本数を減らして説明を単純化するためのものである。実際は、上層配線群２０４Ｂは、接続パッド２０６と同数又は同数以上設ければ良い。

上層配線２４２〜２４４の下層には、絶縁層２７０（図３参照）を介して下層配線２５３〜２５７が形成されている。上層配線２４２〜２４４は、下層配線２５３〜２５７の各一端部に対して垂直方向に交差するように形成されている。下層配線２５３と上層配線２４２とが交差する部分の絶縁層２７０には、コンタクトホール２４２ｂが形成されている。下層配線２５４と上層配線２４４とが交差する部分の絶縁層２７０には、コンタクトホール２４４ｂが形成されている。下層配線２５３及び２５４と上層配線２４２及び２４４とが各々交差する部分は、コンタクトホール２４２ｂ及び２４４ｂを介して電気的に接続される。

下層配線２５３〜２５７の他端部の上層には、絶縁層２７０（図３参照）を介して接続パッド２６１〜２６５が形成されている。下層配線２５３〜２５７の各他端部と接続パッド２６１〜２６５との間の絶縁層２７０には、コンタクトホール２６１ａ〜２６５ａが形成されている。下層配線２５３〜２５７の各他端部と接続パッド２６１〜２６５とは、コンタクトホール２６１ａ〜２６５ａを介して電気的に接続される。

なお、上記拡大領域Ａ以外の他のピエゾ素子２２１〜２２４，２３３〜２３８は、第１上層配線群２０４Ａ及び第１下層配線群２０５Ａと、第２上層配線群２０４Ｂ及び第２下層配線群２０５Ｂとの間の絶縁層２７０に形成されたコンタクトホール（図示せず）を介して他の接続パッド２０６と電気的に接続される。

（加速度センサ２００の製造方法）
次に、図１〜図３に示した加速度センサ２００の製造方法について、図４及び図５を参照して説明する。図４（Ａ）〜（Ｄ）は、主に図２のＡ−Ａ線により図３に示した加速度センサ２００のピエゾ抵抗素子、下層配線及び上層配線部分の断面構成に基づいて、その製造工程を説明するための図である。図５（Ａ）〜（Ｄ）は、主に図１に示した素子領域２０２部分をＢ−Ｂ線から見た断面構成に基づいて、その製造工程を説明するための図である。

まず、図３に示した加速度センサ２００のピエゾ抵抗素子、下層配線及び上層配線部分の断面構成に基づいて、その製造工程を図４（Ａ）〜（Ｃ）を参照して説明する。

（１）基板の準備（図４（Ａ）参照）
本実施の形態では、基板２０１として、例えば、シリコン膜３１０、酸化シリコン膜３２０、シリコン基板３３０を積層したＳＯＩ基板２０１を用意する。シリコン膜３１０は、図１に示した錘接合部２１０、可撓部２１１〜２１４及びフレーム部２１５を構成する層である。酸化シリコン膜３２０は、シリコン膜３１０とシリコン基板３３０とを接合する層であり、かつエッチングストッパ層として機能する層である。シリコン基板３３０は、錘部（図示せず）と図１に示したフレーム部２１５を構成する層である。ＳＯＩ基板２０１は、ＳＩＭＯＸないし、貼り合せ法等により作成される。ＳＯＩ基板２０１では、シリコン膜３１０、シリコン酸化膜３２０、シリコン基板３３０の厚みは、例えば、それぞれ、５μｍ、２μｍ、６００μｍであるものとする。加速度センサ２００の外周は、例えば、２ｍｍ×２ｍｍであるものとする。なお、これらの寸法は限定されない。

（２）ピエゾ抵抗素子拡散用マスク及びピエゾ抵抗素子の形成（図４（Ｂ）参照）
次に、ＳＯＩ基板２０１のシリコン膜３１０側にピエゾ抵抗素子に対応する不純物を拡散させるための拡散用マスクを形成する。拡散用マスクの材料としては、例えば、シリコン窒化膜（Ｓｉ_３Ｎ_４）やシリコン酸化膜（ＳｉＯ_２）などを用いることができる。ここでは、シリコン酸化膜をシリコン膜全面に熱酸化あるいはプラズマＣＶＤ法により成膜した後、シリコン窒化膜を成膜し、シリコン窒化膜上に、ピエゾ抵抗素子に対応するレジストパターン（図示せず）を形成し、シリコン窒化膜、シリコン酸化膜にピエゾ抵抗素子に対応する開口をＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）及び熱リン酸などのウェットエッチングにより形成する。次に、拡散用マスクを用いてピエゾ抵抗素子をイオン注入法により形成する。この結果、図４（Ｂ）に示すように、表面の不純物の拡散濃度を所定の拡散濃度（例えば、１×１０¹⁷〜１×１０¹⁹ａｔｍｓ／ｃｍ³、好ましくは１×１０¹⁸ａｔｍｓ／ｃｍ³）に調整したピエゾ抵抗素子２３１を形成することができる。

（３）下層配線拡散用マスク及び下層配線の形成（図４（Ｂ）参照）
次に、ピエゾ抵抗素子拡散用マスクをエッチング等により除去した後、上述のピエゾ抵抗素子拡散用マスクの形成と同様に、シリコン膜３１０側に下層配線に対応する拡散用マスクのレジストパターンを形成する。そして、上述の熱拡散法によりシリコン膜３１０側に下層配線に対応する不純物を拡散させる。この結果、図４（Ｂ）に示すように、表面の不純物の拡散濃度を所定の拡散濃度（例えば、１×１０^１９〜１×１０^２１ａｔｍｓ／ｃｍ³）に調整した下層配線２５１，２５３，２５４を形成することができる。

（４）絶縁層およびコンタクトホールの形成（図４（Ｃ）参照）
次に、シリコン膜３１０上に絶縁層２７０を形成する。例えば、シリコン膜３１０の表面を熱酸化あるいはプラズマＣＶＤ法などを用いて、絶縁層２７０としてＳｉＯ₂層を形成する。絶縁層２７０上にレジストをマスクとしたＲＩＥによって、図３に示したコンタクトホール２４０ａ，２４０ｂ，２４２ａ，２４２ｂ，２６１ａを形成する。これらのコンタクトホール２４０ａ，２４０ｂ，２４２ａ，２４２ｂ，２６１ａは、図２に示したピエゾ抵抗素子２３１、上層配線２０４，２４２、下層配線２５１，２５３のレイアウトに対応するものである。すなわち、この時点におけるコンタクトホールの形成は、予め加速度センサ内部の配線レイアウトが決定されていることを前提としている。なお、予め加速度センサ内部の配線レイアウトが決定されていない場合は、後述するように、加速度センサ２００に接続される外部回路等が決定した時点で配線レイアウトを決定して、最後にコンタクトホールと上層配線を形成するようにしてもよい。

次に、主に図１の素子形成領域２０２内の可動部（錘接合部２１０、可撓部２１１〜２１４、錘部）と、可動部を支持するフレーム部２１５とを形成する製造工程について、図５（Ａ）〜（Ｄ）を参照して説明する。図５（Ａ）〜（Ｄ）は、図１に示したＢ−Ｂ線から見た断面部分の構成を、その製造工程順に示した図である。

（５）シリコン膜の加工（図１及び図５（Ａ）参照）
シリコン膜３１０をシリコン酸化膜３２０の上面が露出するまでＲＩＥなどによりエッチングを行い、図４（Ｄ）に示す開口２１６を形成して、図１に示すフレーム部２１５、錘接合部２１０、可撓部２１１〜２１４を画定する。なお、この工程の前に、上述の絶縁層およびコンタクトホールの形成（図４（Ｃ）参照）において、絶縁層２７０には、同時にコンタクトホール２３２ａ，２３４ａ，２３４ｂ，２３６ａ，２３６ｂ，２３８ａ，２３８ｂ，２４１ａが形成されている。

（６）シリコン基板の加工（図５（Ｂ）参照）
フレーム部３３１の内枠に沿った開口を有するマスクを用いて、シリコン基板３３０をエッチングしてギャップ３６０を形成する。ギャップ３６０は、錘部３３２が下方（ガラス基板側）へ変位するために必要な間隔である。例えば、５〜１０μｍである。ギャップ３６０の値は、センサのダイナミックレンジに応じて適宜設定することができる。

（７）シリコン基板の加工（図５（Ｃ）参照）
次に、フレーム部３３１、錘部３３２を画定するためのマスクをシリコン基板３３０の下面に形成する。このマスクを用いてシリコン基板３３０をシリコン酸化膜３２０の下面が露出するまでエッチングを行なう。エッチングにはＤＲＩＥ（Ｄｅｅｐ Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）を用いるのが好ましい。

（７）不要なシリコン酸化膜の除去（図５（Ｄ）参照）
エッチングストッパとして用いた部分の不要なシリコン酸化膜をＲＩＥあるいはウェットエッチングにより除去する。これにより、シリコン酸化膜３２０は、フレーム部２１５とフレーム部３３１、錘接合部２１０と錘部３３２の間に存在することとなる。

（８）上層配線及び接続パッドの形成（図２、図４（Ｄ）及び図５（Ｄ）参照）
次に、図１に示した第１下層配線群２０５Ａ及び第２下層配線群２０５Ｂに対応する第１上層配線群２０４Ａ及び第２上層配線群２０４Ｂと、接続パッド２０６を形成する。第１上層配線群２０４Ａ及び第２上層配線２０４Ｂと、接続パッド２０６は、Ａｌ，Ａｌ−Ｓｉ，Ａｌ−Ｎｄなどの金属材料をスパッタ法などにより成膜し、それをパターニングすることで得られる。図４（Ｄ）では、下層配線２５１，２５３，２５４に対応する上層配線２４０，２４２と接続パッド２６１を形成した場合を示す。図５（Ｄ）では、ピエゾ抵抗素子２３２，２３４，２３６，２３８間を接続する第１上層配線群２０４Ａを形成した場合を示す。なお、上層配線２４０及び第１上層配線群２０４Ａとピエゾ抵抗素子２３１，２３２，２３４，２３６，２３８の間でオーミックコンタクトを形成するために、熱処理を施す。なお、上層配線２４０，２４２及び第１上層配線群２０４Ａ上に保護膜としてシリコン窒化膜（Ｓｉ_３Ｎ_４）などの膜を設けてもよい。また、第２上層配線群２０４Ｂも同様に形成し、第２上層配線群２０４Ｂ上にも保護膜としてシリコン窒化膜（Ｓｉ_３Ｎ_４）などの膜を設けてもよい。保護膜を形成する場合は、接続パッド２０６上にも保護膜が形成されるが、この保護膜形成後に接続パッド２０６上の保護膜を開口して、接続パッド２０６と外部回路や外部ＩＣと電気的に接続する接続点を形成するようにしてもよい。

（９）ガラス基板の接合（図５（Ｄ）参照）
次に、センサ本体３００と支持基板３７０とを接合する。支持基板３７０の材料としてガラスを用いる場合には、Ｎａイオンなどの可動イオンを含む、いわゆるパイレックス（登録商標）ガラスであって、ＳＯＩ基板２０１との接合には陽極接合を用いる。なお、陽極接合時の静電引力により錘部３３２が支持基板３７０の上面にスティッキングするのを防ぐために、ガラス基板３７０の上面にスパッタ法によりＣｒなどのスティッキング防止膜（図示せず）を形成しておいてもよい。これによりセンサ本体３００とガラス基板３７０が接合され、加速度センサ２００が構成される。

以上のように、加速度センサ２００を製造する際に、ピエゾ抵抗素子２２１〜２２４，２３１〜２３８と、複数の接続パッド２０６との間を接続する配線を、第１上層配線群２０４Ａ、第２上層配線群２０４Ｂ、第１下層配線群２０５Ａ及び第２下層配線群２０５Ｂとして形成した。また、第２上層配線群２０４Ｂは、第１下層配線群２０５Ａ及び第２下層配線群２０５Ｂと垂直方向に交差するように形成した。さらに、第２上層配線群２０４Ｂと第１下層配線群２０５Ａ及び第２下層配線群２０５Ｂとの間に形成する絶縁層２７０には、第２上層配線群２０４Ｂと第１下層配線群２０５Ａ及び第２下層配線群２０５Ｂとの各交差部にコンタクトホールを形成した。そして、交差部のコンタンクトホールを選択することにより、ピエゾ抵抗素子と接続パッドとの間を電気的に相互に接続する配線パターンを任意に変更することを可能にした。以下に、配線パターンの具体例について説明する。

例えば、図２に示すように、コンタクトホール２４０ａ，２４０ｂ，２４２ａ，２４２ｂ，２６１ａを選択することにより、ピエゾ抵抗素子２３１と接続パッド２６１との間を相互に電気的に接続する配線パターンは、上層配線２４０→下層配線２５１→上層配線２４２→下層配線２５３を経由する。また、図２に示すように、コンタクトホール２４１ａ，２４１ｂ，２４４ａ，２４４ｂ，２６２ａを選択することにより、ピエゾ抵抗素子２３２と接続パッド２６２との間を相互に電気的に接続する配線パターンは、上層配線２４１→下層配線２５２→上層配線２４４→下層配線２５４を経由する。

また、例えば、図６に示すように、コンタクトホール２４０ａ，２４０ｂ，２４２ａ，２４２ｃ，２６５ａを選択することにより、ピエゾ抵抗素子２３１と接続パッド２６５との間を相互に電気的に接続する配線パターンは、上層配線２４０→下層配線２５１→上層配線２４２→下層配線２５７を経由する。また、図６に示すように、コンタクトホール２４１ａ，２４１ｂ，２４４ａ，２４４ｃ，２６１ａを選択することにより、ピエゾ抵抗素子２３２と接続パッド２６１との間を相互に電気的に接続する配線パターンは、上層配線２４１→下層配線２５２→上層配線２４４→下層配線２５３を経由する。

以上のように、本実施の形態に係る加速度センサ２００は、コンタクトホールを選択するだけでピエゾ抵抗素子と接続パッドとの間を電気的に接続する配線パターンを任意に変更することが可能になる。このため、加速度センサ２００に接続される外部回路や外部ＩＣの接続端子の機能や配置に応じて、コンタクトホールを選択する位置を変更するだけでピエゾ抵抗素子と接続パッドとの間を電気的に相互に接続する配線パターンを変更することが可能になる。したがって、本実施の形態に係る加速度センサ２００は、外部回路や外部ＩＣに設けられた接続端子の機能や配置に応じてセンサ内部の配線パターンの設計や製造工程を変更せずに、配線パターンを容易に変更可能である。その結果、センサ内部の配線パターンを変更する際の設計側及び製造側の負担を大幅に軽減することができ、製造コストの上昇を抑制することが可能になる。

（製造工程の変更例）
上記実施の形態では、図４（Ｃ）で説明したように絶縁層の形成後にコンタクトホールを形成する場合を示したが、コンタクトホールは、センサデバイスの製造工程の後半、例えば、図５（Ｃ）において説明した不要なシリコン酸化膜を除去した後に形成するようにしてもよい。この例について図７（Ａ）〜（Ｄ）を参照して説明する。図７（Ａ）及び（Ｃ）は図２のＡ−Ａ線に対応する断面図であり、（Ａ）は絶縁層２７０の形成工程を示す図、（Ｃ）はコンタクトホール及び上層配線の形成工程を示す図である。図７（Ｂ）及び（Ｄ）は図１のＢ−Ｂ線に対応する断面図であり、（Ｂ）は絶縁層２７０の形成工程を示す図、（Ｄ）はコンタクトホール及び上層配線の形成工程を示す図である。

（１）絶縁層の形成（図７（Ａ）、（Ｂ）参照）
上述の図４（Ｃ）及び図５（Ａ）で説明した工程と同様に、シリコン膜３１０の表面を熱酸化あるいはプラズマＣＶＤ法などを用いて、絶縁層２７０としてＳｉＯ₂層を形成する。この場合、コンタクトホールは形成しない。

（２）コンタクトホール及び上層配線の形成（図７（Ｃ）、（Ｄ）参照）
上述の図５（Ｄ）で説明したガラス基板を接合する前に、絶縁層２７０上にコンタクトホールを形成し、続いて上層配線を形成する。上述の図４（Ｃ）及び図５（Ａ）で説明した工程と同様に、絶縁層２７０上にレジストをマスクとしたＲＩＥによって、図３に示したコンタクトホール２４０ａ，２４０ｂ，２４２ａ，２４２ｂ，２６１ａを形成する。これらのコンタクトホール２４０ａ，２４０ｂ，２４２ａ，２４２ｂ，２６１ａは、図２に示したピエゾ抵抗素子２３１、上層配線２０４，２４２、下層配線２５１，２５３のレイアウトに対応するものである。また、同時に絶縁層２７０上にレジストをマスクとしたＲＩＥによって、コンタクトホール２３２ａ，２３４ａ，２３４ｂ，２３６ａ，２３６ｂ，２３８ａ，２３８ｂ，２４１ａを形成する。続いて、上述の図４（Ｄ）及び図５（Ｄ）で説明した工程と同様に、第１上層配線群２０４Ａ及び第２上層配線群２０４Ｂを、Ａｌ，Ａｌ−Ｓｉ，Ａｌ−Ｎｄなどの金属材料をスパッタ法などにより成膜し、それをパターニングする。図７（Ｃ）では、下層配線２５１，２５３，２５４に対応する上層配線２４０，２４２を形成した場合を示す。図７（Ｄ）では、ピエゾ抵抗素子２３２，２３４，２３６，２３８間を接続する第１上層配線群２０４Ａを形成した場合を示す。なお、上層配線２４０及び第１上層配線群２０４Ａとピエゾ抵抗素子２３１，２３２，２３４，２３６，２３８の間でオーミックコンタクトを形成するために、熱処理を施す。なお、上層配線２４０，２４２及び第１上層配線群２０４Ａ上に保護膜としてシリコン窒化膜（Ｓｉ_３Ｎ_４）などの膜を設けてもよい。また、第２上層配線群２０４Ｂも同様に形成し、第２上層配線群２０４Ｂ上にも保護膜としてシリコン窒化膜（Ｓｉ_３Ｎ_４）などの膜を設けてもよい。

以上のように、コンタクトホール及び上層配線を形成する工程を変更することにより、加速度センサ２００に接続される外部回路等が決定した時点で配線レイアウトを決定して、最後にコンタクトホールと上層配線を形成することが可能になる。この場合もコンタクトホールを形成する位置を配線レイアウトに応じて変更するだけでよく、センサ内部の配線パターンを変更する設計側及び製造側の負担を大幅に軽減することができ、製造コストの上昇を抑制することが可能になる。

（接続パッドレイアウトの変更例）
上記実施の形態では、図１に示したように複数の接続パッド２０６を基板２０１の右辺部に配置する例を示したが、この配置に限定するものではなく、例えば、図８に示すように、基板２０１の上辺部と右辺部に配置するようにしてもよい。なお、図８に示す加速度センサ２００では、図１に示した加速度センサ２００と同一の構成部分に同一符号を付し定。

図８に示す加速度センサ２００では、基板２０１の上辺部に複数の接続パッド２０６を形成し、これら接続パッド２０６とピエゾ抵抗素子２２１，２２２，２３５，２３７とを電気的に相互に接続するようにしたことが、図１に示した加速度センサ２００の構成と異なる部分である。

上辺部に形成した接続パッド２０６とピエゾ抵抗素子２２１，２２２，２３５，２３７との間を接続する配線は、第１上層配線群２０４Ａ、第１下層配線群２０５Ａ、第３上層配線群２０４Ｃ、及び第２下層配線群２０５Ｂである。第３上層配線群２０４Ｃは、新たに形成した上層配線群である。第３上層配線群２０４Ｃは、第１下層配線群２０５Ａと第２下層配線群２０５Ｂと垂直方向で交差するように形成されている。第３上層配線群２０４Ｃと、第１下層配線群２０５Ａ及び第２下層配線群２０５Ｂとの間に形成される絶縁層２７０（図示せず）には、第３上層配線群２０４Ｃと第１下層配線群２０５Ａ及び第２下層配線群２０５Ｂとが交差する各交差部にコンタクトホール（図示せず）が形成されている。

以上の構成により、図８に示す加速度センサ２００では、交差部のコンタンクトホールを選択することにより、ピエゾ抵抗素子２２１，２２２，２３５，２３７と上辺部の複数の接続パッド２０６との間を相互に電気的に接続する配線パターンを任意に変更することが可能である。

したがって、図８に示す加速度センサ２００では、基板２０１の右辺部と上辺部に形成した複数の接続パッド２０６とピエゾ抵抗素子２２１〜２２４，２３１〜２３８との間を相互に電気的に接続する配線パターンの変更を、コンタクトホールを選択する位置を変更するだけで可能である。このため、この加速度センサ２００に接続される外部回路や外部ＩＣの接続端子の機能や配置に応じて、コンタクトホールを選択する位置を変更するだけでピエゾ抵抗素子と接続パッドとの間を電気的に接続する配線パターンを変更することが可能になる。その結果、図８の加速度センサ２００は、外部回路や外部ＩＣに設けられた接続端子の機能や配置に応じてセンサ内部の配線パターンの設計や製造工程を変更せずに、配線パターンを容易に変更可能である。その結果、センサ内部の配線パターンを変更する際の設計側及び製造側の負担を大幅に軽減することができ、製造コストの上昇を抑制することが可能になる。

なお、上記下層配線群、上層配線群及びコンタクトホールの構成は、図１及び図８に示した接続パッド２０６の配置例だけに適用するものではなく、その他の接続パッドの配置例にも適用可能である。例えば、基板２０１の左右辺部及び上下辺部の４辺部に複数の接続パッドを配置した場合にも上記下層配線群、上層配線群及びコンタクトホールの構成は適用可能である。また、接続パッド２０６は、ピエゾ抵抗素子２２１〜２２４，２３１〜２３８が有する接続端子数よりも多く形成してもよい。

（絶縁層、下層配線及び上層配線の変更例）
上記実施の形態では、図４（Ｄ）及び図５（Ｄ）に示したように、一層構造の絶縁層２７０にコンタクトホールを形成し、この絶縁層２７０の上層に上層配線２０４Ａ，２０４Ｂ等を形成する場合を示したが、この構造に限定するものではなく、例えば、図９に示すような構造にしてもよい。図９は、絶縁層、下層配線及び上層配線の構造変更例の断面を示す図である。

図９において、シリコン層４０１（基板２０１に相当）には、ピエゾ抵抗素子４０１が形成され、その上層に絶縁層４０３が形成される。この絶縁層４０３のピエゾ抵抗素子４０１と電気的に接続する部分にはコンタクトホール４０３ａが形成される。次いで、絶縁層４０３の上層には、コンタクトホール４０３ａと後述する上層配線層４０６との間を電気的に接続する下層配線層４０５が形成される。次いで、下層配線層４０５の上層には、絶縁層４０４が形成される。この絶縁層４０４の上層配線層４０６と電気的に接続する部分にはコンタクトホール４０４ａが形成される。次いで、絶縁層４０４の上層には、外部と接続するための上層配線層４０６（接続パッド２０６に相当）が形成される。

上記のような構造を図１及び図８に示した加速度センサ２００に適用しても良い。以上のように、絶縁層、下層配線及び上層配線の構造を変更した場合でも、ピエゾ抵抗素子と上層配線層との間を電気的に接続する際に、コンタクトホールを選択することにより、その配線経路を任意に変更することが可能になる。

このため、この加速度センサ２００に接続される外部回路や外部ＩＣの接続端子の機能や配置に応じて、コンタクトホールを選択する位置を変更するだけでピエゾ抵抗素子と接続パッドとの間を電気的に接続する配線パターンを変更することが可能になる。その結果、加速度センサ２００では、外部回路や外部ＩＣに設けられた接続端子の機能や配置に応じてセンサ内部の配線パターンの設計や製造工程を変更せずに、配線パターンを容易に変更可能である。その結果、センサ内部の配線パターンを変更する際の設計側及び製造側の負担を大幅に軽減することができ、製造コストの上昇を抑制することが可能になる。

２００…加速度センサ、２０１…基板（ＳＯＩ基板）、２０２…素子形成領域、２２１〜２２４，２３１〜２３８…ピエゾ抵抗素子、２０６，２６１〜２６５…接続パッド、２０４Ａ…第１上層配線群、２０４Ｂ…第２上層配線群、２０４Ｂ…第３上層配線群、２０５Ａ…第１下層配線群、２０５Ｂ…第２下層配線群、２４０〜２４４…上層配線、２４０ａ〜２４２ａ，２４０ｂ〜２４２ｂ，２４４ａ，２４４ｂ，２６１ａ〜２６５ａ…コンタクトホール、２５１〜２５７…下層配線。

Claims (10)

1. 外力に応じて変位する可動部の変位をピエゾ抵抗素子からなるセンサ素子を利用して検出するセンサデバイスであって、
   素子形成領域を有する半導体基板と、
   前記素子形成領域に形成された前記可動部と、前記可動部の可撓部に形成された複数の前記センサ素子と、
   前記素子形成領域を除く前記半導体基板上に形成された複数の接続パッドと、
   前記半導体基板表面に形成され前記複数のセンサ素子と電気的に接続された複数の第１配線と、
   前記半導体基板表面に形成され前記複数の接続パッドと電気的に接続された複数の第２配線と、
   前記第１配線及び前記第２配線が形成された層と異なる層に前記複数の第１配線及び前記複数の第２配線と交差するように形成された複数の第３配線と、
   前記複数の第１配線及び前記複数の第２配線と前記複数の第３配線との間に形成され、前記複数の第１配線及び前記複数の第２配線と前記複数の第３配線とが交差する位置に複数の貫通孔が形成された絶縁層と、を備え、
   前記複数の接続パッドの数は、前記複数のセンサ素子が有する接続端子数よりも多く、
   前記複数の第３配線の数は、前記複数の接続パッドの数よりも多いことを特徴とするセンサデバイス。
2. 前記複数の第３配線は、第３配線毎に前記複数の第１配線の各一端部及び前記複数の第２配線の各一端部と交差する複数の交差部を有し、
   前記絶縁層には、前記複数の交差部に前記貫通孔が形成され、
   前記複数の貫通孔を選択して前記複数の第１配線と前記複数の第２配線と前記複数の第３配線とを電気的に相互に接続する位置を変更することで、前記複数のセンサ素子と前記複数の接続パッドとの間を電気的に相互に接続する配線パターンが変更可能であることを特徴とする請求項１記載のセンサデバイス。
3. 前記複数の第３配線は、第３配線毎に前記複数の第１配線の各一端部及び前記複数の第２配線の各一端部と異なる位置で交差する複数の交差部を有し、
   前記絶縁層の複数の貫通孔は、前記第３配線毎に異なる位置の前記交差部に形成されたことを特徴とする請求項２記載のセンサデバイス。
4. 前記複数の接続パッドは、前記素子形成領域を除く前記基板上の複数の領域に形成され、
   前記複数の第２配線は、前記複数の領域に形成された前記複数の接続パッドと電気的に接続され、
   前記複数の第３配線は、前記複数の第１配線及び前記複数の第２配線と交差するように形成されたことを特徴とする請求項１記載のセンサデバイス。
5. 前記複数の接続パッドは、前記素子形成領域を除く前記基板上の周辺領域全体に形成され、
   前記複数の第２配線は、前記周辺領域全体に形成された前記複数の接続パッドと電気的に接続され、
   前記複数の第３配線は、前記複数の第１配線及び前記複数の第２配線と交差するように形成されたことを特徴とする請求項１記載のセンサデバイス。
6. 外力に応じて変位する可動部の変位をピエゾ抵抗素子からなるセンサ素子を利用して検出するセンサデバイスであり、前記可動部と前記可動部の可撓部に複数の前記センサ素子とが形成された素子形成領域と、前記素子形成領域を除く領域に形成されて前記複数のセンサ素子が有する接続端子数よりも多い数の複数の接続パッドと、を有する半導体基板を備えるセンサデバイスの製造方法であって、
   前記素子形成領域の前記可撓部に前記複数のセンサ素子を形成し、
   前記半導体基板表面に前記複数のセンサ素子と電気的に接続する複数の第１配線及び複数の第２配線を形成し、
   前記複数のセンサ素子、前記複数の第１配線及び前記複数の第２配線が形成された前記半導体基板上に絶縁層を形成し、
   前記複数の第１配線及び前記複数の第２配線と複数の第３配線とが交差する位置に対応して前記絶縁層に複数の貫通孔を形成し、
   前記絶縁層上に前記複数の第１配線及び前記複数の第２配線と交差するように前記複数の接続パッドの数よりも多い前記複数の第３配線を形成するとともに、前記複数の第２配線に接続する前記複数の接続パッドを形成するものであって、
   前記複数の貫通孔を形成する位置を選択して前記複数の第１配線と前記複数の第２配線と前記複数の第３配線とを電気的に相互に接続する位置を変更し、前記複数のセンサ素子と前記複数の接続パッドとの間を電気的に相互に接続する配線パターンを変更することを特徴とするセンサデバイスの製造方法。
7. 前記複数の第３配線は、第３配線毎に前記複数の第１配線の各一端部及び前記複数の第２配線の各一端部と交差する複数の交差部を有するように形成し、
   前記複数の交差部に対応する位置の前記絶縁層に前記複数の貫通孔を形成し、
   前記複数の貫通孔を選択して前記複数の第１配線と前記複数の第２配線と前記複数の第３配線とを電気的に相互に接続する位置を変更し、前記複数のセンサ素子と前記複数の接続パッドとの間を電気的に相互に接続する配線パターンを変更することを特徴とする請求項６記載のセンサデバイスの製造方法。
8. 前記複数の第３配線は、第３配線毎に前記複数の第１配線の各一端部及び前記複数の第２配線の各一端部と異なる位置で交差する複数の交差部を有するように形成し、
   前記異なる位置で交差する複数の交差部に対応する位置の前記絶縁層に前記複数の貫通孔を形成したことを特徴とする請求項６記載のセンサデバイスの製造方法。
9. 前記素子形成領域を除く前記基板上の複数の領域に前記複数の接続パッドを形成し、
   前記複数の領域に形成された前記複数の接続パッドと電気的に接続するように前記複数の第２配線を形成し、
   前記複数の第１配線及び前記複数の第２配線と交差するように前記複数の第３配線を形成したことを特徴とする請求項６記載のセンサデバイスの製造方法。
10. 前記素子形成領域を除く前記基板上の周辺領域全体に前記複数の接続パッドを形成し、
    前記周辺領域全体に形成された前記複数の接続パッドと電気的に接続するように前記複数の第２配線を形成し、
    前記複数の第１配線及び前記複数の第２配線と交差するように前記複数の第３配線を形成したことを特徴とする請求項６記載のセンサデバイスの製造方法。