KR20210149058A - 핵생성 억제 코팅물 형성용 재료 및 이를 포함하는 디바이스 - Google Patents

핵생성 억제 코팅물 형성용 재료 및 이를 포함하는 디바이스 Download PDF

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KR20210149058A
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nic
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마이클 헬란더
스코트 니콜라스 게닌
츠빈 왕
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오티아이 루미오닉스 인크.
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Abstract

광전자 디바이스는 디바이스의 측방향 측면의 제1 부분에서 디바이스의 표면 상에 배치된 핵생성 억제 코팅물(NIC: nucleation inhibiting coating); 및 디바이스의 상기 측방향 측면의 제2 부분에서 디바이스의 표면 상에 배치된 전도성 코팅물;을 포함하되, 전도성 코팅물의 초기 고착 확률(initial sticking probability)은 제1 부분의 표면에 대해서보다 NIC에 대해서 실질적으로 더 낮아, 제1 부분에 전도성 코팅물이 실질적으로 없고; NIC는 다음 화학식 (I)에 의해서 예시된 것과 같은 화학식을 갖는 화합물을 포함한다.
Figure pct00051

Description

핵화-억제 코팅을 형성하기 위한 재료 및 그것을 포함하는 디바이스
관련 출원
본 개시내용은 2019년 3월 7일자로 출원된 미국 임시 특허 출원 제62/815,267호, 2019년 3월 22일자로 출원된 미국 임시 특허 출원 제62/822,715호 및 2019년 4월 5일자로 출원된 미국 임시 특허 출원 제62/830,338호의 우선권의 이익을 주장하며, 이들 각각의 내용이 본원에 인용되어 포함된다.
기술분야
본 개시내용은 광전자 디바이스, 특히 핵생성 억제 코팅물, 및 디바이스에 사용되기 위해 이를 포함하는 이러한 디바이스에 관한 것이다.
유기 발광 다이오드(OLED: organic light emitting diode)와 같은 광전자 디바이스에서, 적어도 하나의 반도체 층은 애노드 및 캐소드와 같은 한 쌍의 전극 사이에 배치된다. 애노드 및 캐소드는 전원에 전기적으로 결합되고, 적어도 하나의 반도체 층을 통해 서로를 향해 이동되는 정공 및 전자를 각각 생성한다. 한 쌍의 정공과 전자가 결합되면, 광자가 방출될 수 있다.
OLED 디스플레이 패널은 복수의 픽셀(및/또는 이의 서브 픽셀(들)(2541-2543))을 포함할 수 있으며, 복수의 픽셀은 각각 연관된 한 쌍의 전극을 가지며, 일반적으로 진공 상태에서 하부 재료의 노출된 표면 상에 노출된 표면에 전도성 코팅물을 증착하여 형성된다. 일부 응용분야에서, OLED 제조 공정에서 각각의 픽셀 및/또는 서브픽셀에 대해 패턴화된 전극을 제공하는 것이 바람직할 수 있다.
이렇게 하는 한 가지 방법은 전도성 코팅물의 증착 동안 미세 금속 마스크(FMM: fine metal mask)의 삽입을 포함한다. 그러나, 전도성 코팅물 증착 공정은 고온에서 발생되며, 이는 FMM을 재사용하는 능력 및/또는 달성할 수 있는 패턴의 정확성에 영향을 미치며, 수반되는 비용, 노력 및 복잡성이 증가된다.
이렇게 하기 위한 한 가지 방법은 전도성 코팅물을 증착하는 단계, 및 이후에, 패턴을 형성하기 위해 레이저 드릴링 공정에 의해 원하지 않는 영역을 제거하는 단계를 포함한다. 그러나 제거 공정은 종종 제조 공정의 수율에 영향을 줄 수 있는 잔해의 생성 및/또는 존재를 관여시킨다.
전도성 코팅물의 패터닝된 증착을 제공하기 위한 개선된 메커니즘을 제공하는 것이 유리할 것이다.
본 개시내용의 실시예는 이제 하기 도면을 참조하여 설명될 것이며, 상이한 도면에서의 동일한 참조 번호는 동일한 요소를 나타낸다.
도 1은 본 개시내용의 일 실시예에 따른 예시적인 전계발광 디바이스의 단면 측면으로부터의 블록도이다.
도 2도 1의 전계발광 디바이스의 기판(100)의 백플레인 층의 예시적인 단면도이며, 이 안에 구현된 박막 트랜지스터(TFT: thin film transistor)를 도시한다.
도 3도 2의 백플레인 층에 도시된 하나 이상의 TFT에 의해 제공될 수 있는 것과 같은 예시적인 회로에 대한 회로도이다.
도 4도 1의 예시적인 전계발광 디바이스의 단면도이다.
도 5는 디바이스의 적어도 하나의 제2 전극의 패턴화된 증착을 지원하는 증가된 두께의 적어도 하나의 예시적인 픽셀 정의층(PDL: pixel definition layer)을 도시하는, 도 1의 전계발광 디바이스의 단면도이다.
도 6은 본 개시내용의 일 실시예에 따른 표면에 흡착된 흡착원자의 상대적인 에너지 상태를 나타내는 예시적인 에너지 프로파일이다.
도 7은 본 개시내용의 일 실시예에 따른, 하부 재료의 노출된 표면 상에 제1 패턴으로 선택적 코팅을 증착하기 위한 예시적인 공정을 도시하는 개략도이다.
도 8a는 본 개시내용의 일 실시예에 따른 픽셀(들)(및/또는 이의 서브 픽셀(들))에 대응되는 임의의 발광 영역의 측방향 측면(들)을 가리지 않는 애퍼처를 내부에 갖는, 도 7의 공정과 함께 사용되기에 적합한 예시적인 개방 마스크를 도시하는 개략도이다.
도 8b는 본 개시내용의 일 실시예에 따른 외부 픽셀(들)(및/또는 이의 서브 픽셀(들))에 대응되는 발광 영역의 측방향 측면(들)을 가리는 애퍼처를 내부에 갖는, 도 7의 공정과 함께 사용되기에 적합한 예시적인 개방 마스크를 도시하는 개략도이다.
도 8c는 본 개시내용의 일 실시예에 따른 외부 픽셀(들)(및/또는 이의 서브 픽셀(들)) 전부가 아닌 일부에 대응되는 발광 영역의 측방향 측면(들)을 가리는 애퍼처를 내부에 갖는, 도 7의 공정과 함께 사용되기에 적합한 예시적인 개방 마스크를 도시하는 개략도이다.
도 8d는 각각 영역의 제1 세트를 정의하는 복수의 애퍼처를 내부에 갖는 도 7의 공정과 함께 사용되기에 적합한 예시적인 개방 마스크를 도시하는 개략도이며, 영역의 제1세트는 내에 있는 일부 픽셀(들)(및/또는 이의 서브 픽셀)에 대응되는 발광 영역의 측방향 측면을 가리지 않으나, 이러한 영역 너머에 있는 일부 픽셀(들)(및/또는 이의 서브 픽셀(들))에 대응되는 발광 영역의 측방향 측면(들)을 가린다.
도 9는 선택적 코팅물이 핵생성 억제 코팅물(NIC: nucleation inhibiting coating)인 도 7의 선택적 코팅물의 증착된 패턴을 포함하는 노출된 표면 상의 제1 패턴의 전도성 코팅물을 증착하기 위한 예시적인 공정을 도시하는 개략도이다.
도 10a는 선택적 코팅물이 NIC인 도 7의 선택적 코팅물의 증착된 패턴을 포함하는 노출된 표면 상에 제2 패턴의 핵생성 촉진 코팅물(NPC: nucleation promoting coating)인 선택적 코팅물을 증착하기 위한 예시적인 공정을 도시하는 개략도이다.
도 10b도 10a의 NPC의 증착된 제2 패턴을 포함하는 노출된 표면 상에 제3 패턴으로 전도성 코팅물을 증착하기 위한 예시적인 공정을 도시하는 개략도이다.
도 11a는 본 개시내용의 일 실시예에 따른, 하부 재료의 노출된 표면 상에 제1 패턴으로 NPC를 증착하기 위한 예시적인 공정을 도시하는 개략도이다.
도 11b도 11a의 NPC의 증착된 패턴을 포함하는 노출된 표면 상에 제2 패턴으로 NIC를 증착하기 위한 예시적인 공정을 도시하는 개략도이다.
도 11c도 11b의 NIC의 증착된 제2 패턴을 포함하는 노출된 표면 상에 제3 패턴으로 전도성 코팅물을 증착하기 위한 예시적인 공정을 도시하는 개략도이다.
도 12A 내지 C는 본 개시내용의 일 실시예에 따른, 프린팅 공정에서 노출된 표면 상에 패턴으로 선택적 코팅물을 증착하기 위한 예시적 공정의 예시적인 스테이지(stage)를 도시하는 개략도이다.
도 13은 본 개시내용의 일 실시예에 따른, 도 1의 디바이스에 사용되기에 적합한 예시적인 패턴화된 전극을 평면도로 예시하는 개략도이다.
도 14는 라인 13-13을 따라 취해진 도 14의 디바이스의 예시적인 단면도를 예시하는 개략도이다.
도 15a는 본 개시내용의 일 실시예에 따른, 도 1의 디바이스에 사용되기에 적합한 복수의 예시적인 전극 패턴을 평면도로 예시하는 개략도이다.
도 15b는 라인 15B-15B를 따라 취해진 도 15a의 디바이스의 중간 스테이지에서의 예시적인 단면도를 예시하는 개략도이다.
도 15c는 라인 15C-15C를 따라 취해진 도 15a의 디바이스의 예시적인 단면도를 예시하는 개략도이다.
도 16은 본 개시내용의 일 실시예에 따른 예시적인 패터닝된 보조 전극을 갖는 디바이스의 단면도를 예시하는 개략도이다.
도 17a는 본 개시내용의 실시예에 따른 발광 영역(들) 및/또는 비발광 영역의 예시적인 배열을 평면도로 도시한 개략도이다.
도 17b는 본 개시내용의 일 실시예에 따른 비발광성 영역과 중첩되는 제1 예시적인 보조 전극을 나타내는, 도 17a의 일 부분의 세그먼트를 예시하는 개략도이다.
도 17c는 본 개시내용의 일 실시예에 따른 비발광성 영역과 중첩되는 제2 예시적인 보조 전극을 나타내는, 도 17a의 일 부분의 세그먼트를 예시하는 개략도이다.
도 17d는 본 개시내용의 일 실시예에 따른 비발광성 영역과 중첩되는 제3 예시적인 보조 전극을 나타내는, 도 17a의 일 부분의 세그먼트를 예시하는 개략도이다.
도 18은 본 개시내용의 일 실시예에 따른 적어도 하나의 발광 영역 및 적어도 하나의 비발광 영역과 중첩되는 보조 전극의 예시적인 패턴을 평면도로 예시하는 개략도이다.
도 19a는 본 개시내용의 일 실시예에 따른 다이아몬드 구성의 복수의 발광 영역 그룹을 갖는 디바이스의 예시적인 패턴을 평면도로 예시한 개략도이다.
도 19b는 라인 19B-19B를 따라 취해진 도 19a의 디바이스의 예시적인 단면도를 예시하는 개략도이다.
도 19c는 라인 19C-19C를 따라 취해진 도 19a의 디바이스의 예시적인 단면도를 예시하는 개략도이다.
도 20은 본 개시내용의 제1 실시예에 따른 추가의 예시적인 증착 단계를 갖는 도 4의 디바이스의 예시적인 단면도를 예시하는 개략도이다.
도 21은 본 개시내용의 제2 실시예에 따른 추가의 예시적인 증착 단계를 갖는 도 4의 디바이스의 예시적인 단면도를 예시하는 개략도이다.
도 22은 본 개시내용의 제3 실시예에 따른 추가의 예시적인 증착 단계를 갖는 도 4의 디바이스의 예시적인 단면도를 예시하는 개략도이다.
도 23은 본 개시내용의 제4 실시예에 따른 추가의 예시적인 증착 단계를 갖는 도 4의 디바이스의 예시적인 단면도를 예시하는 개략도이다.
도 24A 내지 C는 본 개시내용의 일 실시예에 따른 선택적 증착 및 후속적인 제거 공정에 의해 노출된 표면 상의 패턴으로 전도성 코팅물을 증착하기 위한 예시적인 공정의 예시적인 스테이지를 도시하는 개략도이다.
도 25a는 본 개시내용의 일 실시예에 따른 적어도 하나의 보조 전극과 함께, 적어도 하나의 예시적인 픽셀 영역 및 적어도 하나의 예시적인 광 투과성 영역을 포함하는 투명 전계발광 디바이스의 일 실시예를 평면도로 예시하는 개략도이다.
도 25b는 라인 25B-25B를 따라 취해진 도 25a의 디바이스의 예시적인 단면도를 예시하는 개략도이다.
도 26a는 본 개시내용의 일 실시예에 따른 적어도 하나의 예시적인 픽셀 영역 및 적어도 하나의 예시적인 광 투과성 영역을 포함하는 투명 전계발광 디바이스의 일 실시예를 평면도로 예시하는 개략도이다.
도 26b는 라인 26B-26B를 따라 취해진 도 26a의 디바이스의 예시적인 단면도를 예시하는 개략도이다.
도 27a 내지 도 27d는 본 개시내용의 일 실시예에 따른 상이한 두께의 제2 전극을 갖는 발광 영역을 제공하도록 디바이스를 제조하기 위한 예시적 공정의 예시적인 스테이지를 도시하는 개략도이다.
도 28a 내지 도 28d는 본 개시내용의 일 실시예에 따른 상이한 두께의 제2 전극을 갖는 서브 픽셀 영역을 갖는 디바이스를 제조하기 위한 예시적 공정의 예시적인 스테이지를 도시하는 개략도이다.
도 29는 본 개시내용의 일 실시예에 따른 보조 전극에 제2 전극이 결합된 디바이스의 예시적인 단면도를 예시하는 개략도이다.
도 30a 내지 도 30i는 본 개시내용의 일 실시예에 따른 전도성 코팅물을 갖는 증착 계면에서 NIC의 다양한 잠재적 거동을 도시하는 개략도이다.
도 31은 본 개시내용의 일 실시예에 따른 막 핵의 형성을 예시하는 개략도이다.
도 32는 본 개시내용의 일 실시예에 따른 예시적인 시뮬레이션 모델 하에서 고려되는 다양한 이벤트들을 예시하는 개략도이다.
본 개시내용에서, 특정한 아키텍처, 계면 및/또는 기술을 한정됨 없이 포함하는 본 개시내용의 완전한 이해를 제공하기 위해, 제한이 아닌 설명의 목적으로, 특정한 세부사항이 제시된다. 일부 경우에, 잘 알려진 시스템, 기술, 구성요소, 디바이스, 회로, 방법 및 응용 프로그램에 대한 자세한 설명은, 불필요한 세부 사항으로 본 개시 내용의 설명을 모호하게 하지 않도록 생략된다.
또한, 여기에서 재생된 블록도는 기술의 원리를 구현하는 예시적인 구성요소의 개념적 뷰를 나타낼 수 있다는 점이 이해될 것이다.
따라서, 시스템 및 방법 구성요소는 도면에서 적절한 경우 통상적인 기호로 표현되었으며, 본 개시내용의 실시예를 이해하는 것과 관련된 특정 세부사항만을 도시하여, 본 명세서의 설명의 이점을 갖는 당업자에게 쉽게 명백할 세부사항으로 본 개시내용을 모호하게 하지 않는다.
여기에 제공된 모든 도면은 축척에 따라 작도되지 않을 수 있고, 어떤 식으로든 본 개시내용을 한정하는 것으로 간주되지 않을 수 있다.
점선 윤곽선으로 표시된 피처나 작동은 일부 실시예에서 선택 사항으로 간주될 수 있다.
발명의 내용
본 개시내용의 목적은 선행 기술의 적어도 하나의 단점을 제거하거나 완화하는 것이다.
본 개시내용은 광전자 디바이스의 측방향 측면의 제1 부분에서 이의 표면 상에, 광전자 디바이스를 제조하는 제조 공정에서, 선택적으로 배치될 수 있는 핵생성 억제 코팅물(NIC)을 개시하며, 이 핵생성 억제 코팅물은, 전도성 코팅물을 형성하기 위한 주어진 재료에 비하여, 표면의 초기 고착 확률(initial sticking probability)(S 0)보다 실질적으로 작은 초기 고착 확률(S 0)을 갖는 표면을 갖는다. 따라서, 개방 마스크 및/또는 마스크 없는 증착 공정을 포함하여, 전도성 코팅물이 디바이스의 표면 상에 증착되는 경우, 전도성 코팅물은 제1 부분 내에 남아 있지 않는 경향이 있는 한편, 전도성 코팅물은 표면의 측방향 측면의 제2 부분 내에 남아 있는 경향이 있다. 일부 비제한적인 실시예에서, NIC는 미세 금속 마스크(FMM)를 사용하여 제1 부분 내에 선택적으로 증착될 수 있다. NIC는 전도성 코팅물이 증착될 수 있는 온도보다 실질적으로 더 낮은 온도에서 증착될 수 있기 때문에, FMM은 재사용될 수 있고/있거나, 증착된 전도성 코팅물의 정확한 패턴이 달성될 수 있고, 수반되는 비용 및 노력의 절감이 달성될 수 있다.
일부 비제한적인 실시예에서, NIC는 화학식 (I), (II), (III), (IV), (V), (VI), (VII) 및 (VIII)로 구성된 군으로부터 선택된 화학식을 갖는 화합물을 포함할 수 있다:
Figure pct00001
Figure pct00002
.
본 개시내용의 넓은 양태에 따르면, 광전자 디바이스가 개시되며, 이는 디바이스의 측방향 측면의 제1 부분에서 디바이스의 표면 상에 배치된 핵생성 억제 코팅물(NIC: nucleation inhibiting coating); 디바이스의 상기 측방향 측면의 제2 부분에서 디바이스의 표면 상에 배치된 전도성 코팅물을 포함하되, 전도성 코팅물의 초기 고착 확률은 제1 부분의 표면에 대해서보다 NIC에 대해서 실질적으로 더 낮아, 제1 부분에 전도성 코팅물이 실질적으로 없고; 상기 NIC는 화학식 (I), (II), (III), (IV), (V), (VI), (VII), 및 (VIII)로 구성된 군으로부터 선택된 화학식을 갖는 화합물을 포함한다.
Figure pct00003
Figure pct00004
.
실시예들은 이들이 구현될 수 있는 본 개시내용의 양태들과 관련하여 위에서 설명되었다. 실시예들은, 실시예가 설명되는 양태와 함께 구현될 수 있지만, 이 양태 또는 다른 양태의 다른 실시예와 함께 구현될 수 있다는 점을 당업자는 이해할 것이다. 예시들이 상호 배타적이거나, 또는 그렇지 않으면, 서로 양립할 수 없는 경우, 이것은 당업자에게 자명할 것이다. 일부 실시예는 하나의 양태와 관련하여 설명될 수 있지만, 당업자에게 자명한 바와 같이, 다른 양태에도 적용 가능할 수 있다.
본 개시내용의 일부 양태 또는 실시예는 NIC 및 내부에 선택적으로 증착된 이러한 NIC를 갖는 광전자 디바이스를 제공할 수 있다.
발명을 실시하기 위한 구체적인 내용
전계발광 디바이스
본 개시내용은 일반적으로 전자 디바이스에 관한 것으로, 보다 상세하게는 광전자 디바이스에 관한 것이다. 광전자 디바이스는 일반적으로 전기 신호를 광자로, 그리고 이 반대로 변환하는 임의의 디바이스를 포함한다.
본 개시내용에서, "광자" 및 "광"이라는 용어는 유사한 개념을 지칭하기 위해 혼용될 수 있다.
본 발명에서, 광자는 가시광선 스펙트럼, 적외선(IR) 및/또는 자외선(UV) 영역에 있는 파장을 가질 수 있다.
유기 광전자 디바이스는 디바이스의 하나 이상의 활성층이 주로 유기 재료, 및 더 구체적으로 유기 반도체 재료로 형성되는 임의의 광전자 디바이스를 포함할 수 있다.
본 개시내용에서, 유기 재료가 매우 다양한 유기(탄소-함유) 분자, 및/또는, PCT 공개 번호 WO 2012/017074호에 기재된 것들을 한정됨 없이 포함하는 유기 폴리머를 한정됨 없이 포함할 수 있다는 점이 당업자에 의해서 이해될 것이다. 또한, 원소 및/또는 무기 화합물을 한정됨 없이 포함하는 다양한 무기물로 도핑된 유기물은 여전히 유기물로 간주될 수 있다는 점이 당업자에 의해 이해될 수 있다. 또한, 다양한 유기 재료가 사용될 수 있으며, 여기에 기술된 공정은 일반적으로 이러한 유기 재료의 전체 범위에 적용 가능하다는 점이 당업자에 의해서 이해될 것이다.
본 개시내용에서, 무기물은 주로 무기물을 포함하는 물질을 의미할 수 있다. 본 개시내용에서, 무기 재료는, 금속, 유리 및/또는 광물을 한정됨 없이 포함하는, 유기 재료로 간주되지 않는 임의의 재료를 포함할 수 있다.
광전자 디바이스가 발광 공정을 통해 광자를 방출하는 경우, 디바이스는 전계발광 디바이스로 간주될 수 있다. 일부 비제한적인 실시예에서, 전계발광 디바이스는 유기발광다이오드(LED)(OLED: organic light-emitting diode) 디바이스일 수 있다. 일부 비제한적인 실시예에서, 전계발광 디바이스는 전자 디바이스의 파트(part)일 수 있다. 비제한적 예로서, 전계발광 디바이스는 OLED 조명 패널 또는 모듈, 및/또는, 스마트폰, 태블릿, 랩톱, e-리더 및/또는 일부 다른 전자 디바이스, 예를 들어, 모니터 및/또는 텔레비전 세트의 OLED 디스플레이 또는 모듈일 수 있다.
일부 비제한적인 실시예에서, 전계발광 디바이스는 태양 에너지를 광자로 변환하는 유기 광전지(OPV: organic photo-voltaic) 디바이스일 수 있다. 일부 비제한적인 실시예에서, 전계발광 디바이스는 전계발광 퀀텀닷 디바이스일 수 있다. 본 개시내용에서, 특별히 달리 명시되지 않는 한, OLED 전계발광 디바이스에 대한 참조가 이루어질 것이며, 이러한 개시내용은, 일부 실시예에서, OPV 및/또는 퀀텀닷 디바이스를 한정됨 없이 포함하는 다른 전계발광 디바이스에도 당업자에게 명백한 방식으로 동일하게 적용될 수 있다는 점이 이해된다.
이러한 전계발광 디바이스의 구조체는 두 가지 측면, 즉 단면 측면 및/또는 측방향(평면도) 측면의 각각으로부터 설명될 것이다.
아래에 단면 측면을 소개하는 맥락에서, 이러한 전계발광 디바이스의 구성요소는 실질적으로 평면 측방향 적층(strata)으로 도시되어 있다. 이러한 실질적으로 평면적인 표현은 단지 예시의 목적을 위한 것이라는 점, 및, 일부 비제한적인 실시예에서, 층 또는 적층의 실질적으로 완전한 부재를 포함하는 상이한 두께 및 치수의 국부화된 실질적으로 평면인 적층, 및/또는 비평면 전이 영역(측방향 갭 및 또한 불연속 포함)에 의해 분리된 층(들) 및/또는 적층이 있을 수 있다는 점을 당업자는 이해할 것이다. 따라서, 예시적인 목적을 위해, 전계발광 디바이스가 실질적으로 층화된 구조체로서 단면 측면에서 아래에 도시되지만, 아래에서 논의되는 평면도 측면에서, 이러한 디바이스는 피처를 정의하도록 다양한 토포그래피를 예시할 수 있으며, 각각의 피처는 단면 측면에서 논의된 계층화된 프로파일을 실질적으로 나타낼 수 있다.
단면 측면
도 1은 본 개시내용에 따른 예시적인 전계발광 디바이스의 단면 측면으로부터의 단순화된 블록도이다. 전체적으로 100으로 도시된 전계발광 디바이스는, 제1 전극(120), 유기층(130), 및 제2 전극(140)을 포함하는 복수의 층을 각각 포함하는 프론트플레인(10)이 배치된 기판(110)을 포함한다. 일부 비제한적인 예에서, 배리어 코팅물(1550)(도 15c)은 층(120, 130, 140) 및/또는 그 위에 배치된 기판(110)을 둘러싸거나 및/또는 캡슐화하도록 제공될 수 있다.
예시를 위해, 하부 재료의 노출된 층은 111이라고 한다. 도 1에서, 노출 층(111)은 제2 전극(140)인 것으로 도시된다. 관련 기술분야의 통상의 기술자는, 비제한적인 예로서, 제1 전극(120)의 증착 시, 노출 층이 기판(110)의 111a로서 도시될 수 있다는 점을 이해할 것이다.
본 개시내용에서, 전술한 측방향 측면에 대해 실질적으로 일반적으로 연장되는 방향 관례를 따르며, 여기서 기판(110)은 전계발광 디바이스(100)의 "하부"로 간주되고, 층(120, 130, 140)은 기판(11)의 "상부"에 배치된다. 이러한 관례에 따르면, 비록 (하나 이상의 층(120, 130, 140)이 증착 공정에 의해 도입될 수 있는 제조 공정 동안을, 제한됨 없이, 포함하는 일부 실시예의 경우일 수 있는 것과 같이) 기판(110)은, 증착 재료(미도시)가 위쪽으로 이동하여 상부 표면에 박막으로서 증착되는 것을 허용하도록 층(120, 130, 140) 중 하나, 제한됨 없이, 예를 들어, 제1 전극(120)이 배치될 상부 표면이 물리적으로 기판(110) 아래에 있도록 물리적으로 반전되기는 하나, 제2전극(140)은 도시된 전계발광 디바이스(100)의 상부에 있다.
일부 비제한적인 실시예에서, 디바이스(100)는 전원(15)에 전기적으로 결합될 수 있다. 이렇게 결합될 때, 디바이스(100)는 본원에 설명된 바와 같이 광자를 방출할 수 있다.
일부 비제한적인 실시예에서, 디바이스(100)는 이로부터의 광자의 방출 방향에 따라 분류될 수 있다. 일부 비제한적인 실시예에서, 생성된 광자가 디바이스(100)의 하부에서 기판(100)을 향하여 그리고 이를 통해서, 그리고 기판(110)의 상부에 배치된 층(120, 130, 140)으로부터 멀어지는 방향으로 방출되는 경우, 디바이스(100)는 배면 발광 디바이스로 간주될 수 있다. 일부 비제한적인 실시예에서, 광자가 디바이스(100)의 하부에서 기판(110)으로부터 멀어지는 방향으로, 그리고/또는 기판(110)의 상부에 중간층(120, 130)과 함께 배치된 상부층(140)을 향하여 그리고/또는 통하여 방출되는경우, 디바이스(100)는 전면 발광 디바이스로 간주될 수 있다. 일부 비제한적인 실시예에서, 디바이스(100)가 하부(기판(110)을 향해서 그리고 이를 통해서)와 상부(상부층(140)을 향해서 그리고 이를 통해서) 모두에서 광자를 방출하도록 구성된 경우, 이는 양면 발광 디바이스로 간주될 수 있다.
박막 형성
프론트플레인(10) 층(120, 130, 140)은 하부 재료의 타겟 노출 표면(111)(및/또는, 본원에 개시된 선택적 증착의 경우를 한정됨 없이 포함하여, 일부 비제한적인 실시예에서, 이러한 표면의 적어도 하나의 타겟 영역)의 상부에 차례로 배치될 수 있으며, 이 하부 재료는, 일부 비제한적인 실시예에서, 때때로 기판(110) 및, 박막인 개재된 하측 층(120, 130, 140)일 수 있다. 일부 비제한적인 실시예에서, 전극(120, 140)은 적어도 하나의 박막 전도성 코팅물(930)(도 9) 층으로 형성될 수 있다.
도 1에 도시된 각각의 층(120, 130, 140) 및 기판(110)의 두께는 단지 예시적인 것이며, 다른 층(120, 130, 140)에 대한 (그리고/또는 기판(110)의) 두께를 반드시 나타내는 것은 아니다.
하부 재료의 노출 표면(111) 상에 증착 동안 박막의 형성은 핵생성 및 성장 과정을 포함한다. 필름 형성의 초기 스테이지 동안, 충분한 수의 증기 단량체(예: 원자 및/또는 분자)는, 기판(110)(또는 개재된 하측 층(120, 130, 140))의 제공된 표면(111) 상에 초기 핵을 형성하도록 일반적으로 증기상으로부터 응축된다. 증기 단량체가 이러한 표면에 계속 충돌함에 따라, 이러한 초기 핵의 사이즈와 밀도는, 작은 클러스터 또는 아일랜드(island)를 형성하도록 증가된다. 포화 아일랜드 밀도에 도달한 후, 인접한 아일랜드들은 통상적으로 융합되기 시작하여, 아일랜드 밀도를 감소시키면서, 평균 아일랜드 사이즈를 증가시킨다. 인접한 아일랜드의 융합은 실질적으로 폐쇄된 막이 형성될 때까지 계속될 수 있다.
박막 형성에는 1) 아일랜드(볼머-웨버(Volmer-Weber)), 2) 층별 (프랑크 - 반 데르 메르웨(Frank-van der Merwe)) 및 3) 스트란스키-크라스타노프(Stranski-Krastanov)의 세 가지 기본 성장 모드가 있을 수 있다. 섬 성장은 통상적으로 단량체의 안정한 클러스터가 표면에서 핵을 형성하고 성장하여 별개의 아일랜드를 형성할 때 발생된다. 이러한 성장 모드는 단량체 사이의 상호 작용이 단량체와 표면 사이의 상호 작용보다 더 강할 때 발생된다.
핵생성 속도는 단위 시간당 얼마나 많은 수의 주어진 사이즈의 핵(자유 에너지가 이러한 핵의 클러스터를 성장시키거나 축소시키도록 푸쉬하지 않는 경우)("임계 핵")이 표면 상에 형성되는지를 설명한다. 막 형성의 초기 스테이지 동안, 핵의 밀도가 낮고 따라서 핵이 표면의 상대적으로 작은 부분을 덮기 때문에(예컨대, 이웃하는 핵 사이에 큰 간격/공간이 있음), 표면 상의 단량체의 직접적인 충돌로부터 핵이 성장할 가능성이 낮다. 따라서, 임계 핵이 성장하는 속도는 통상적으로 표면 상에 흡착된 단량체(예컨대, 흡착원자)가 이동하여 근처 핵에 부착되는 속도에 따라 달라진다.
흡착원자가 표면 상에 흡착된 후, 흡착원자는 표면으로부터 탈착될 수 있거나, 또는 탈착되거나, 다른 흡착원자와 상호 작용하여 작은 클러스터를 형성하거나, 성장하는 핵에 부착되기 전에 표면 상에서 약간의 거리를 이동할 수 있다. 초기 흡착 후 흡착원자가 표면 상에 남아 있는 평균 시간의 양은 하기 식으로 주어진다:
Figure pct00005
상기 식에서, v는 표면 상에 있는 흡착원자의 진동 주파수이며, k는 볼쯔만(Boltzmann) 상수이며, T는 온도이며, E des 631(도 6)은 표면으로부터 흡착원자를 탈착시키기 위해서 관련된 에너지이다. 이 식으로부터, E des 631의 값이 낮을수록, 흡착원자가 표면으로부터 탈착되기가 더 쉬우므로, 흡착원자가 표면에 남아 있는 시간이 더 짧아지게 된다는 점을 주의한다. 흡착원자가 확산할 수 있는 평균 거리는 하기 식으로 주어진다:
Figure pct00006
상기 식에서, a 0 는 격자 상수이며, E s 621(도 6)은 표면 확산을 위한 활성화 에너지이다. 낮은 값 및/또는 높은 값의 경우, 흡착원자는 탈착 전에 더 짧은 거리를 확산하고, 따라서 성장하는 핵에 부착되거나 다른 흡착원자 또는 흡착원자의 클러스터와 상호 작용할 가능성이 적다.
막 형성의 초기 스테이지 동안에, 흡착된 흡착원자는 클러스터를 형성하도록 상호 작용할 수 있으며, 단위 면적당 클러스터의 임계 농도는 하기 식으로 주어진다:
Figure pct00007
상기 식에서, E i i 흡착원자를 함유하는 임계 클러스터를 개별 흡착원자로 해리하는 데 관련된 에너지이며, n 0 은 흡착 부위의 총 밀도이며, N 1 은 하기에 의해 주어진 단량체 밀도이다:
Figure pct00008
상기 식에서,
Figure pct00009
는 증기 충돌 속도이다. 통상적으로, i는 증착되는 재료의 결정 구조에 따라 달라지고, 안정적인 핵을 형성하기 위한 임계 클러스터 사이즈를 결정한다.
클러스터를 성장시키기 위한 임계 단량체 공급 속도는 증기 충돌의 속도 및 탈착 전에 흡착원자가 확산될 수 있는 평균 면적에 의해 주어진다:
Figure pct00010
따라서, 임계 핵생성 속도는 상기 식의 조합으로 주어진다:
Figure pct00011
상기 식으로부터, 흡착된 흡착원자에 대하여 낮은 탈착 에너지를 갖거나 흡착원자의 확산을 위한 높은 활성화 에너지를 갖거나, 고온에 있거나, 또는 증기 충돌 속도에 노출된 표면에 대해서는 임계 핵생성 속도가 억제될 것이라는 점이 주의된다.
결함, 레지(ledge) 또는 스텝 에지와 같은 기판 불균질성의 부위는 E des 631을 이러한 부위에서 관찰되는 더 높은 핵 밀도로 증가시킬 수 있다. 또한, 표면 상의 불순물이나 오염은 또한 E des 631을 증가시켜, 더 높은 핵의 밀도로 이어진다. 고진공 조건 하에서 수행되는 증착 공정의 경우, 표면 상에 있는 오염 재료의 유형과 밀도는 진공 압력 및 이 압력을 구성하는 잔류 가스의 조성에 의해 영향을 받는다.
고진공 조건 하에서, 표면 상에 충돌하는 분자의 플럭스(cm2-초 당)는 하기 식으로 주어진다:
Figure pct00012
상기 식에서, P는 압력이며, M은 분자량이다. 따라서, H2O와 같은 반응성 가스의 더 높은 분압은 증착 동안에 표면 상의 더 높은 오염 밀도로 이어질 수 있으며, E des 631의 증가 및 따라서 더 높은 핵의 밀도로 이어질 수 있다.
본 개시내용이 적어도 하나의 층 또는 코팅물과 관련하여, 증착의 관점에서, 박막 형성에 대해 논의하지만, 관련 기술 분야의 통상의 기술자는, 일부 비제한적인 실시예에서, 전계발광 디바이스(100)의 다양한 구성요소가 다양한 기술을 사용하여 선택적으로 증착될 수 있다는 점을 인식할 것이며, 다양한 기술은, 증발(열 증발 및/또는 전자빔 증발을 한정됨 없이 포함함), 포토리소그래피, 프린팅(잉크젯 및/또는 증기 분사 프린팅, 릴 대 릴 프린팅 및/또는 미세 접촉 전사 프린팅을 한정됨 없이 포함함), 물리적 기상 증착(PVD: physical vapor deposition)(스퍼터링을 한정됨 없이 포함함), 화학 기상 증착(CVD: chemical vapor deposition)(플라즈마 강화 CVD(PECVD: plasma-enhanced CVD)를 한정됨 없이 포함함), 유기 기상 증착(OVPD), 레이저 어닐링, 레이저 유도 열화상(LITI: laser-induced thermal imaging) 패터닝, 원자층 증착(ALD: atomic-layer deposition), 코팅(스핀 코팅, 딥 코팅, 라인 코팅 및/또는 스프레이 코팅을 한정됨 없이 포함함), 및/또는 이들의 조합을 한정됨 없이 포함할 수 있다. 이러한 공정은 섀도우 마스크와 조합하여 사용될 수 있으며, 이 마스크는, 일부 비제한적인 실시예에서, 노출된 하부 재료의 표면의 특정 부분 상에 증착된 재료의 증착을 마스킹 및/또는 방지함으로써 패턴을 형성하기 위해 다양한 층 및/또는 코팅의 증착 동안 개방형 마스크 및/또는 미세 금속 마스크(FMM)일 수 있다.
본 개시내용에서, 용어 "증발" 및/또는 "승화"는 일반적으로 소스 재료가 고체 상태의 타겟 표면 (및/또는 타겟 영역(들) 및/또는 이의 부분(들))에 증착되도록 증기로 변환되는 증착 공정(가열에 의한 것을 포함하나 이에 한정되지 않음)을 지칭하기 위해 상호교환적으로 사용될 수 있다. 이해되는 바와 같이, 증발 과정은, 하나 이상의 소스 재료가 저압(한정됨 없이 진공을 포함함) 환경 하에서 증발 또는 승화되고, 하나 이상의 증발된 소스 재료의 탈승화를 통해 타겟 표면(및/또는 타겟 영역(들) 및/또는 이의 부분(들)) 상에 증착되는 PVD 과정의 한 유형이다. 다양한 상이한 증발 소스들이 소스 재료를 가열하기 위해 사용될 수 있고, 따라서, 소스 재료가 다양한 방식들로 가열될 수 있다는 점이 당업자에 의해서 이해될 것이다. 비제한적 실시예를 들어, 소스 재료는 전기 필라멘트, 전자 빔, 유도 가열, 및/또는 저항 가열에 의해 가열될 수 있다. 일부 비제한적인 실시예에서, 소스 재료는 가열된 도가니, 가열된 보트(boat), 크누센(Knudsen) 셀(분사 증발기(effusion evaporator) 소스일 수 있음) 및/또는 임의의 다른 유형의 증발 소스에 로딩될 수 있다.
일부 비제한적인 실시예에서, 증착 소스 재료는 혼합물 및/또는 화합물일 수 있다. 일부 비제한적인 실시예에서, 증착 소스 재료의 혼합물의 적어도 하나의 성분은 증착 공정 동안 증착되지 않을 수 있다(또는, 일부 비제한적인 실시예에서, 이러한 혼합물의 다른 성분과 비교하여, 비교적 소량으로 증착됨).
본 개시내용에서, 증착 메커니즘에 관계없이, 재료의 층 두께에 대한 참조는 타겟 노출 표면(111)(및/또는 타겟 영역(들) 및/또는 이의 부분(들))에 증착된 재료의 양을 나타내며, 이는 기준 층 두께를 갖는 재료의 균일한 두꺼운 층으로 타겟 표면 (및/또는 타겟 영역(들) 및/또는 이의 부분(들))을 덮는 재료의 양에 대응된다. 비제한적 예로서, 재료의 10 nm의 층 두께를 증착하는 것은, 표면 상에 증착된 재료의 양이 10 nm 두께인 재료의 균일한 두께 층을 형성하기 위한 재료의 양에 대응되는 점을 나타낸다. 비제한적인 예로서, 위에서 논의된 박막이 형성되는 메커니즘과 관련하여, 단량체(원자 및/또는 분자를 한정됨 없이 포함함)의 가능한 스택킹 또는 클러스터링으로 인해, 증착된 재료의 실제 두께는 불균일할 수 있다는 점이 이해될 것이다. 비제한적 예로서, 10 nm의 층 두께를 증착하는 것은 10 nm 초과의 실제 두께를 갖는 증착된 재료의 일부 부분, 또는 10 nm 미만의 실제 두께를 갖는 증착된 재료의 다른 부분을 생성할 수 있다. 따라서, 표면 상에 증착된 재료의 특정 층 두께는, 일부 비제한적인 실시예에서, 타겟 표면(및/또는 이의 타겟 영역(들))에 걸쳐 증착된 재료의 평균 두께에 대응될 수 있다.
본 개시내용에서, 재료의 X 개의 단층(monolayer)을 증착하는 것에 대한 참조는 재료의 구성 분자 및/또는 원자의 X 개의 단일 층으로 노출 표면(111)의 원하는 영역을 덮는 재료의 양을 증착하는 것을 의미한다. 본 개시내용에서, 재료의 분율 0.X 개의 단층을 증착하는 것에 대한 참조는 재료의 구성 분자 및/또는 원자의 단일 층으로 표면의 원하는 영역의 분율 0.X을 덮는 재료의 양을 증착하는 것을 의미한다. 비제한적인 예로서, 분자 및/또는 원자의 가능한 스택킹 및/또는 클러스터링으로 인해, 표면의 원하는 영역에 걸쳐 증착된 재료의 실제 국부적 두께가 불균일할 수 있다는 점을 당업자는 이해할 것이다. 비제한적 예로서, 재료의 1 단층을 증착하는 것은 재료에 의해 덮이지 않은 표면의 원하는 영역의 일부 국부적 영역으로 귀결되는 한편, 표면의 원하는 영역의 다른 국부적 영역은 위에 증착된 다수의 원자 또는 분자층을 가질 수 있다.
본 개시내용에서, 타겟 표면(및/또는 이의 타겟 영역(들))은, 임의의 적절한 결정 메커니즘에 의해 결정된 바와 같이 타겟 표면(및/또는 이의 타겟 영역(들)) 상에서 재료의 실질적 부존재인 경우, 재료가 "실질적으로 결여된", "실질적으로 없는" 또는 재료에 의해 "실질적으로 덮이지 않은" 것으로 간주될 수 있다.
일부 비제한적인 실시예에서, 표면에 있는 재료의 양을 측정하는 한 가지 척도는 이러한 재료에 의한 표면의 백분율 커버리지이며, 일부 비제한적인 실시예에서, 이러한 재료에 의한 표면의 백분율이 10%를 초과하지 않고, 8%를 초과하지 않고, 5%를 초과하지 않고 3%를 초과하지 않고/하거나 1%를 초과하지 않는 경우, 표면은 실질적으로 재료가 으로 간주될 수 있다. 일부 비제한적인 실시예에서, 표면 커버리지는 투과 전자 현미경, 원자력 현미경 및/또는 주사 전자 현미경을 포함하나 이에 한정되지 않는 다양한 이미징 기술을 사용하여 평가될 수 있다.
일부 비제한적인 실시예에서, 재료의 표면은, 이를 통한 광 투과율이, 일부 비제한적 실시예에서, 전자기 스펙트럼의 가시 영역에서, 유사한 조성 및 이러한 재료의 치수의 참조 재료의 광 투과율의 90% 초과, 92% 초과, 95% 초과 및/또는 98% 초과인 경우, 전기 전도성 재료가 실질적으로 없는 것으로 간주될 수 있다.
본 개시내용에서, 예시의 간략성을 위해서, 층(들)의 두께 프로파일 및/또는 에지 프로파일을 한정됨 없이 포함하는 증착된 재료의 세부사항은 생략되었다. 핵생성 억제 화합물 및/또는 코팅물(NIC)(910)(도 9)과 전도성 코팅물(930) 사이의 계면에서 다양한 가능한 에지 프로파일이 본원에서 논의된다.
기판(110)
일부 실시예에서, 기판(110)은 베이스 기판(112)을 포함할 수 있다. 일부 실시예에서, 베이스 기판(112)은, 규소(Si), 유리, 금속(금속 호일 포함), 사파이어, 불화리튬(LiF) 및/또는 베이스 기판(112)으로서 사용하기에 적합한 다른 무기 재료를 한정됨 없이 포함하는 무기 재료, 및/또는, 규소계 폴리머를 한정됨 없이 포함하는 폴리머를 한정됨 없이 포함하는 유기 재료를 한정됨 없이 포함하는 베이스 기판(112)으로서 사용되기에 적합한 재료로 형성될 수 있다. 일부 실시예에서, 베이스 기판(112)은 강성 또는 가요성일 수 있다. 일부 실시예에서, 기판(112)은 적어도 하나의 평평한 표면에 의해 정의될 수 있다. 기판(110)은, 제1 전극(120), 적어도 하나의 유기층(130) 및/또는 제2 전극(140)을 한정됨 없이 포함하는 전계발광 디바이스(100)의 나머지 프론트플레인(10) 구성요소를 지지하는 적어도 하나의 표면을 갖는다.
일부 비제한적인 실시예에서, 이러한 표면은 유기 표면 및/또는 무기 표면일 수 있다.
일부 실시예에서, 기판(110)은, 베이스 기판(112)에 추가하여, 베이스 기판(112)의 노출 표면(111) 상에 지지된 하나 이상의 추가의 유기 및/또는 무기 층(본원에 도시되지 않거나 구체적으로 설명되지 않음)을 포함할 수 있다.
일부 비제한적인 실시예에서, 이러한 추가의 층은 적어도 하나의 유기 층(130) 중 하나 이상을 포함, 대체 및/또는 보충할 수 있는 하나 이상의 유기 층을 포함 및/또는 형성할 수 있다.
일부 비제한적인 실시예에서, 이러한 추가의 층은 하나 이상의 전극을 포함 및/또는 형성할 수 있는 하나 이상의 무기 층을 포함할 수 있으며, 이는 일부 비제한적인 실시예에서, 제1 전극(120) 및/또는 제2 전극(140)을 포함, 대체 및/또는 보충할 수 있다.
일부 비제한적인 실시예에서, 이러한 추가 층은 반도체 재료의 백플레인 층(20)(도 2)을 포함하고/하거나, 이것으로 형성되고/되거나, 이것으로서 형성될 수 있다. 일부 비제한적인 실시예에서, 백플레인 층(20)은 전자 구성요소(200)(도 2)를 포함하는 백플레인 층(20)이 포토리소그래피 공정에 의해 형성될 수 있다는 점에서 디바이스(100)의 프론트플레인(10)과 상이하며, 이 공정은 프론트플레인(10) 층(120, 130, 140) 중 하나 이상의 증착의 경우와 같이 저압 (진공을 한정됨 없이 포함함) 환경 하에서 제공되지 않고/않거나, 이의 도입을 선행할 수 있다.
본 개시내용에서, 반도체 재료는 일반적으로 밴드 갭을 나타내는 재료로서 설명될 수 있다. 일부 비제한적인 실시예에서, 이러한 밴드 갭은 반도체 재료의 최고준위 점유 분자 궤도(HOMO: highest occupied molecular orbital)와 최저준위 점유 분자 궤도(LUMO: lowest unoccupied molecular orbital) 사이에 형성될 수 있다. 따라서 반도체 재료는 일반적으로 전도성 재료(한정됨 없이 금속을 포함함)보다 낮지만 절연 재료(한정됨 없이 유리를 포함함)보다 큰 전기 전도도를 나타낸다. 일부 비제한적인 실시예에서, 반도체 재료는 유기 반도체 재료를 포함할 수 있다. 일부 비제한적인 실시예에서, 반도체 재료는 무기 반도체 재료를 포함할 수 있다.
본원에 구현된 백플레인 및 TFT 구조체(들)
도 2는 백플레인 층(20)을 포함하는 전계발광 디바이스(100)의 기판(110)의 일 실시예의 단순화된 단면도이다. 일부 비제한적인 실시예에서, 기판(110)의 백플레인(20)은, 트랜지스터, 저항기 및/또는 커패시터를 한정됨 없이 포함하는 하나 이상의 전자 및/또는 광전자 구성요소를 포함할 수 있으며, 이러한 구성요소는 능동 매트릭스 및/또는 수동 매트릭스 디바이스로서 작동하는 디바이스(100)를 지원할 수 있다. 일부 비제한적인 실시예에서, 그러한 구조체는 200에 도시된 것과 같은 박막 트랜지스터(TFT) 구조체일 수 있다. 일부 비제한적인 실시예에서, TFT 구조체(200)는 다양한 층(210, 220, 230, 240, 250, 270, 270, 280) 및/또는 베이스 기판(112) 위의 기판(110)의 백플레인 층(20)의 부분을 형성하기 위해 유기 및/또는 무기 재료를 사용하여 제조될 수 있다. 도 2에서, 도시된 TFT 구조체(200)는 상부 게이트 TFT이다. 일부 비제한적인 실시예에서, 층(210, 220, 230, 240, 250, 270, 270, 280) 중 하나 이상을 한정됨 없이 포함하는 TFT 기술 및/또는 구조체는, 저항기 및/또는 커패시터를 한정됨 없이 포함하는 비트랜지스터(non-transistor) 구성요소를 구현하기 위해 사용될 수 있다.
일부 비제한적인 실시예에서, 백플레인(20)은, TFT 구조체(200)의 구성요소를 지지하기 위한 베이스 기판(112)의 노출 표면(111) 상에 증착된 버퍼층(210)을 포함할 수 있다. 일부 비제한적인 실시예에서, TFT 구조체(200)는 반도체 활성 영역(220), 게이트 절연층(230), TFT 게이트 전극(240), 층간 절연층(250), TFT 소스 전극(270), TFT 드레인 전극(270) 및/또는 TFT 절연층(280)을 포함할 수 있다. 일부 비제한적인 실시예에서, 반도체 활성 영역(220)은 버퍼층(210)의 일 부분 위에 형성되고, 게이트 절연층(230)은 반도체 활성 영역(220)을 실질적으로 덮도록 증착된다. 일부 비제한적인 실시예에서, 게이트 절연막(230) 상부에 게이트 전극(240)이 형성되고, 그 위에 층간 절연층(250)이 증착된다. TFT 소스 전극(270)과 TFT 드레인 전극(270)은, 이들이 반도체 활성 영역(220)과 전기적으로 연결되도록 층간 절연층(250)과 게이트 절연층(230) 모두를 관통하여 형성되어 개구부를 통해서 연장되도록 형성된다. 그 다음, TFT 절연층(280)은 TFT 구조체(200) 위에 형성된다.
일부 비제한적인 실시예에서, 백플레인(20)의 층(210, 220, 230, 240, 250, 270, 270, 280) 중 하나 이상은 포토리소그래피를 사용하여 패터닝될 수 있으며, 포토리소그래피는 하부 디바이스 층을 덮고 있는 포토레지스트의 선택적 부분을 UV 광에 노출시키기 위해 포토마스크를 사용한다. 사용된 포토레지스트의 유형에 따라, 다음으로, 상기 포토마스크의 노출된 부분 또는 비노출 부분은 하부 디바이스 층의 원하는 부분을 드러내기 위해 더 제거될 수 있다. 일부 실시예에서, 포토레지스트는 파지티브 포토레지스트로서, UV 광에 노출된 이의 선택적 부분이 이후에 실질적으로 제거 가능하지 않은 한편, 노출되지 않은 나머지 부분은 이후에 실질적으로 제거 가능하다. 일부 비제한적인 실시예에서, 포토레지스트는 네거티브 포토레지스트로서, UV 광에 노출된 이의 선택적 부분이 이후에 실질적으로 제거 가능한 한편, 노출되지 않은 나머지 부분은 이후에 실질적으로 제거 가능하지 않다. 따라서 패턴화된 표면은, 이러한 층(210, 220, 230, 240, 250, 270, 270, 280)의 노출된 부분을 효과적으로 제거하기 위해, 화학적으로 그리고/또는 물리적으로 세척되는 것을 한정됨 없이 포함하여, 식각될 수 있다.
또한, 상부 게이트 TFT 구조체(200)가 도 2에 도시되지만, 당업자는, 하부 게이트 TFT 구조체를 한정됨 없이 포함하는 다른 TFT 구조체가 본 개시내용의 범위로부터 벗어나지 않으면서 백플레인(20)에 형성될 수 있다는 점을 이해할 것이다.
일부 비제한적인 실시예에서, TFT 구조체(200)는 n형 TFT 및/또는 p형 TFT일 수 있다. 일부 비제한적인 실시예에서, TFT 구조체(200)는 비정질 Si(a-Si), 인듐 갈륨 아연 산화물(IGZO) 및/또는 저온 다결정 Si(LTPS: low-temperature polycrystalline Si) 중 임의의 하나 이상을 포함할 수 있다.
제1 전극(120)
제1 전극(120)은 기판(110) 위에 증착되고 전원(15)의 단자에 전기적으로 결합된다. 일부 비제한적인 실시예에서, 제1 전극(120)은 전원(15)의 단자에 직접적으로 결합된다. 일부 비제한적인 실시예에서, 제1 전극(120)은 적어도 하나의 구동 회로(300)(도 3)를 통해 전원(15)의 단자에 결합되며, 이 구동회로는, 일부 비제한적인 실시예에서, 기판(110)의 백플레인(20)에 있는 적어도 하나의 TFT 구조체(200)를 포함할 수 있다.
일부 비제한적인 실시예에서, 제1 전극(120)은 애노드(341)(도 3) 및/또는 캐소드(342)(도 3)를 포함할 수 있다. 일부 비제한적인 실시예에서, 제1 전극(120)은 애노드(341)이고, 전원(15)의 파지티브 단자에 전기적으로 결합된다.
일부 비제한적인 실시예에서, 제1 전극(120)은 기판(110)(의 일 부분) 위에 적어도 하나의 박막을 증착함으로써 형성될 수 있다. 일부 비제한적인 실시예에서, 기판(110)의 측방향 측면에 걸쳐 공간적 배열로 배치된 복수의 제1 전극(120)이 있을 수 있다. 일부 비제한적인 실시예에서, 이러한 적어도 하나의 제1 전극(120) 중 하나 이상은 공간적 배열에서 측방향 측면으로 배치된 TFT 절연층(280)(의 일 부분) 위에 증착될 수 있다. 만약 이렇다면, 일부 비제한적인 실시예에서, 이러한 적어도 하나의 제1 전극(120) 중 적어도 하나는, 도 2에 도시된 바와 같이, 백플레인(20)의 TFT 구조체(200)의 전극(240, 270, 270)에 전기적으로 결합되도록 대응되는 TFT 절연층(280)의 개구부를 통해 연장될 수 있다. 도 2에서, 적어도 하나의 제1 전극(120)의 일 부분이 TFT 드레인 전극(270)에 결합된 것으로 도시된다.
일부 비제한적인 실시예에서, 하나 이상의 제1 전극(120) 및/또는 이의 하나 이상의 박막은, 마그네슘(Mg), 알루미늄(Al), 칼슘(Ca), 아연(Zn), 은(Ag), 카드뮴(Cd), 바륨(Ba) 및/또는 이테르븀(Yb), 및/또는 이러한 재료를 함유하는 합금을 한정됨 없이 포함하는 이들의 조합을 한정됨 없이 포함하는 하나 이상의 금속 재료, 제한됨 없이, 정정됨 없이 불소 주석 산화물(FTO: fluorine tin oxide), 인듐 아연 산화물(IZO: indium zinc oxide), 및/또는 인듐 주석 산화물(ITO: indium tin oxide)과 같은 3성분 조성물을 한정됨 없이 포함하는 투명 전도성 산화물(TCO: transparent conducting oxide)을 한정됨 없이 포함하는 하나 이상의 금속 산화물, 및/또는 다양한 비율의 이들의 조합, 및/또는 하나 이상은, 한정됨 없이, 박막일 수 있는 적어도 하나의 층인 이들의 조합을 한정됨 없이 포함할 수 있다.
일부 비제한적인 실시예에서, 제1 전극(120)을 포함하는 박막은 다양한 기술을 사용하여 선택적으로 도포되고, 증착되고/되거나 처리될 수 있으며, 다양한 기술은, 증발(열 증발 및/또는 전자빔 증발을 한정됨 없이 포함함), 포토리소그래피, 프린팅(잉크젯 및/또는 증기 분사 프린팅, 릴 대 릴 프린팅 및/또는 미세 접촉 전사 프린팅을 한정됨 없이 포함함), PVD(스퍼터링을 한정됨 없이 포함함), CVD(플라즈마 강화 CVD(PECVD: plasma-enhanced CVD)를 한정됨 없이 포함함), OVPD, 레이저 어닐링, LITI 패터닝, ALD, 코팅(스핀 코팅, 딥 코팅, 라인 코팅 및/또는 스프레이 코팅을 한정됨 없이 포함함), 및/또는 이들의 조합을 한정됨 없이 포함할 수 있다.
제2 전극(140)
제2 전극(140)은 유기층(130) 위에 증착되고, 전원(15)의 단자에 전기적으로 결합된다. 일부 비제한적인 실시예에서, 제2 전극(140)은 전원(15)의 단자에 직접적으로 결합된다. 일부 비제한적인 실시예에서, 제2 전극(140)은 적어도 하나의 구동 회로(300)를 통해 전원(15)의 단자에 결합되며, 이 구동회로는, 일부 비제한적인 실시예에서, 기판(110)의 백플레인(20)에 있는 적어도 하나의 TFT 구조체(200)를 포함할 수 있다.
일부 비제한적인 실시예에서, 제2 전극(140)은 애노드(341) 및/또는 캐소드(342)를 포함할 수 있다. 일부 비제한적인 실시예에서, 제2 전극(130)은 캐소드(342)이고, 전원(15)의 네거티브 단자에 전기적으로 결합된다.
일부 비제한적인 실시예에서, 제2 전극(140)은, 전도성 코팅물(930)을, 일부 비제한적인 실시예에서, 적어도 하나의 박막으로서 유기층(130)(의 일 부분) 위에 증착함으로써 형성될 수 있다. 일부 비제한적인 실시예에서, 유기층(130)의 측방향 측면에 걸쳐 공간적 배열로 배치된 복수의 제2 전극(140)이 있을 수 있다.
일부 비제한적인 실시예에서, 하나 이상의 제2 전극(140)은, Mg, 알루미늄(Al), 칼슘(Ca), 아연(Zn), 은(Ag), 카드뮴(Cd), 바륨(Ba) 및/또는 이테르븀(Yb), 및/또는 이러한 재료를 함유하는 합금을 한정됨 없이 포함하는 이들의 조합을 한정됨 없이 포함하는 하나 이상의 금속 재료, 제한됨 없이, 정정됨 없이 불소 주석 산화물(FTO: fluorine tin oxide), 인듐 아연 산화물(IZO: indium zinc oxide), 및/또는 인듐 주석 산화물(ITO: indium tin oxide)과 같은 3성분 조성물을 한정됨 없이 포함하는 투명 전도성 산화물(TCO: transparent conducting oxide)을 한정됨 없이 포함하는 하나 이상의 금속 산화물, 및/또는 다양한 비율의 이들의 조합, 및/또는 하나 이상은, 한정됨 없이, 박막일 수 있는 적어도 하나의 층인 이들의 조합을 한정됨 없이 포함할 수 있다.
일부 비제한적인 실시예에서, 제2 전극(140)을 포함하는 박막은 다양한 기술을 사용하여 선택적으로 도포되고, 증착되고/되거나 처리될 수 있으며, 다양한 기술은, 증발(열 증발 및/또는 전자빔 증발을 한정됨 없이 포함함), 포토리소그래피, 프린팅(잉크젯 및/또는 증기 분사 프린팅, 릴 대 릴 프린팅 및/또는 미세 접촉 전사 프린팅을 한정됨 없이 포함함), PVD(스퍼터링을 한정됨 없이 포함함), CVD(플라즈마 강화 CVD(PECVD: plasma-enhanced CVD)를 한정됨 없이 포함함), OVPD, 레이저 어닐링, LITI 패터닝, ALD, 코팅(스핀 코팅, 딥 코팅, 라인 코팅 및/또는 스프레이 코팅을 한정됨 없이 포함함), 및/또는 이들의 조합을 한정됨 없이 포함할 수 있다.
구동 회로
도 3은 백플레인(20)에 도시된 하나 이상의 TFT 구조체(200)에 의해 제공될 수 있는 것과 같은 예시적인 구동 회로에 대한 회로도이다. 도시된 실시예에서, 전체적으로 300으로 도시된 회로는 제1 전극(120) 및 제2 전극(140)에 전류를 공급하기 위한, 그리고 디바이스(100)(및/또는 픽셀(340)(및/또는 이의 서브 픽셀(들)(2541-2543)(도 25a))로부터의 광자의 방출을 제어하는 능동 매트릭스 OLED(AMOLED) 디바이스(100)(및/또는 픽셀(340)(및/또는 이의 서브 픽셀(들)(2541-2543))를 위한 구동 회로의 일 예이다. 도시된 회로(300)는 복수의 p형 상부 게이트 박막 TFT 구조체(200)를 포함하지만, 회로(300)는, 하나 또는 복수의 박막층으로서 형성되든 그렇지 않든, 하나 이상의 p형 하부 게이트 TFT 구조체(200), 하나 이상의 n형 상부 게이트 TFT 구조체(200), 하나 이상의 n형 하부 게이트 TFT 구조체(200), 하나 이상의 다른 TFT 구조체(들)(200), 및/또는 이들의 임의의 조합을 동등하게 포함할 수 있다. 회로(300)는, 일부 비제한적인 실시예에서, 스위칭 TFT(310), 구동 TFT(320) 및 저장 커패시터(330)를 포함한다.
OLED 디스플레이(100)의 픽셀(340)(및/또는 이의 서브 픽셀)은 다이오드(340)에 의해 표현된다. 스위칭 TFT(310)의 소스(311)는 데이터(또는 일부 비제한적인 실시예에서 열 선택) 라인(30)에 연결된다. 스위칭 TFT(310)의 게이트(312)는 게이트(또는 일부 비제한적인 실시예에서 행 선택) 라인(31)에 연결된다. 스위칭 TFT(310)의 드레인(313)은 구동 TFT(320)의 게이트(322)에 결합된다.
구동 TFT(320)의 소스(321)는 전원(15)의 파지티브(또는 네거티브) 단자에 결합된다. 전원(15)의 (파지티브) 단자는 전원 공급 라인(VDD)(32)으로 표시된다.
구동 TFT(320)의 드레인(323)은 다이오드(340)(OLED 디스플레이(100)의 픽셀(340)(및/또는 이의 서브 픽셀(들)(2541-2543))을 나타냄)의 애노드(341)(일부 비제한적인 실시예에서, 제1 전극(120)일 수 있음)에 결합되어, 구동 TFT(320)와 다이오드(340)(OLED 디스플레이(100)의 픽셀(340)(및/또는 이의 서브 픽셀(들)(2541-2543))가 전원 공급 라인(VDD)(32)과 접지 사이에 직렬로 결합된다.
다이오드(340)(OLED 디스플레이(100)의 픽셀(340)(및/또는 이의 서브픽셀(들)(2541-2543))을 나타냄)의 캐소드(342)(일부 비제한적인 실시예에서, 제2 전극(140)일 수 있음)는 회로(300)에서 저항기(350)로 표시된다.
스토리지 커패시터(330)는 각각의 양단에서 구동 TFT(320)의 소스(321) 및 게이트(322)에 결합된다. 구동 TFT(320)는 스토리지 커패시터(330)에 저장된 전하의 전압에 따라 다이오드(340)(OLED 디스플레이(100)의 픽셀(340)(및/또는 이의 서브 픽셀(들)(2541-2543)을 나타냄)에 흐르는 전류를 조절하여, 다이오드(340)(OLED 디스플레이(100)의 픽셀(340)(및/또는 이의 서브 픽셀(들)(2541-2543))을 나타냄)가 원하는 휘도를 출력하도록 한다. 스토리지 커패시터(330)의 전압은 스위칭 TFT(310)에 의해 설정되며, 이를 데이터 라인(30)에 연결한다.
일부 비제한적인 실시예에서, 보상 회로(370)는 제조 공정 동안의 변동 및/또는 시간 경과에 따른 스위치 TFT(310) 및/또는 구동 TFT(320)의 열화로부터의 트랜지스터 특성의 임의의 편차를 보상하기 위해 제공된다.
유기층(130)
일부 비제한적인 실시예에서, 유기층(130)은 복수의 반도체층(131, 133, 135, 137, 139)을 포함할 수 있으며, 이들 중 임의의 것은, 일부 비제한적인 실시예에서, 박막에 적층된 구성으로 배치될 수 있으며, 이는 정공 주입층(HIL: hole injection layer)(131), 정공 수송층(HTL: hole transport layer)(133), EL(135), 전자 수송층(ETL: electron transport layer)(137) 및/또는 전자 주입층(EIL: electron injection layer)(139)을 한정됨 없이 포함할 수 있다. 본 개시내용에서, OLED 디바이스(100)의 반도체 층(131, 133, 135, 137, 139)이, 일부 비제한적인 실시예에서, 유기 반도체 재료를 포함할 수 있기 때문에, 용어 "반도체층(들)"은 "유기층(들)"과 상호교환적으로 사용될 수 있다.
일부 비제한적인 실시예에서, 유기층(130)을 구성하는 적층체로 반도체층(131, 133, 135, 137, 139)을 포함하는 박막은 다양한 기술을 사용하여 선택적으로 도포되고, 증착되고/되거나 처리될 수 있으며, 다양한 기술은, 증발(열 증발 및/또는 전자빔 증발을 한정됨 없이 포함함), 포토리소그래피, 프린팅(잉크젯 및/또는 증기 분사 프린팅, 릴 대 릴 프린팅 및/또는 미세 접촉 전사 프린팅을 한정됨 없이 포함함), PVD(스퍼터링을 한정됨 없이 포함함), CVD(플라즈마 강화 CVD(PECVD: plasma-enhanced CVD)를 한정됨 없이 포함함), OVPD, 레이저 어닐링, LITI 패터닝, ALD, 코팅(스핀 코팅, 딥 코팅, 라인 코팅 및/또는 스프레이 코팅을 한정됨 없이 포함함), 및/또는 이들의 조합을 한정됨 없이 포함할 수 있다.
당업자는 반도체 층(131, 133, 135, 137, 139) 중 하나 이상을 생략 및/또는 결합함으로써 디바이스(100)의 구조가 변경될 수 있다는 점을 쉽게 이해할 것이다.
또한, 유기층(130)의 반도체층(131, 133, 135, 137, 139) 중 임의의 것은 임의의 수의 서브층을 포함할 수 있다. 또한, 이러한 층(131, 133, 135, 137, 139) 중 임의의 것 및/또는 이의 서브층(들)은 다양한 혼합물(들) 및/또는 조성 구배(들)를 포함할 수 있다. 또한, 당업자는, 디바이스(100)가 무기 및/또는 유기금속 재료를 함유하는 하나 이상의 층을 포함할 수 있고, 반드시 유기 재료로만 구성된 디바이스로 한정되는 것이 아니라는 점을 이해할 것이다. 비제한적인 예로서, 디바이스(100)는 하나 이상의 퀀텀닷을 포함할 수 있다.
일부 비제한적인 실시예에서, HIL(131)은, 일부 비제한적인 실시예에서, 제1 전극(120)일 수 있는 애노드(341)에 의한 정공 주입을 용이하게 할 수 있는 정공 주입 재료를 사용하여 형성될 수 있다.
일부 비제한적인 실시예에서, HTL(133)은, 일부 비제한적인 실시예에서, 높은 정공 이동성을 나타낼 수 있는 정공 수송 재료를 사용하여 형성될 수 있다.
일부 비제한적인 실시예에서, ETL(137)은, 일부 비제한적인 실시예에서, 높은 정공 이동성을 나타낼 수 있는 전자 수송 재료를 사용하여 형성될 수 있다.
일부 비제한적인 실시예에서, EIL(139)은, 일부 비제한적인 실시예에서, 제2 전극(140)일 수 있는 캐소드(342)에 의한 전자 주입을 용이하게 할 수 있는 전자 주입 재료를 사용하여 형성될 수 있다.
일부 비제한적인 실시예에서, EL(135)은, 비제한적인 예로서, 호스트 재료를 적어도 하나의 에미터 재료로 도핑함으로써 형성될 수 있다. 일부 비제한적인 실시예에서, 에미터 재료는 형광 에미터, 인광 에미터, 열 활성화 지연 형광(TADF: thermally activated delayed fluorescence) 에미터 및/또는 이들의 복수의 임의의 조합일 수 있다.
일부 비제한적인 실시예에서, 디바이스(100)는, 유기 층이 적어도 EL(135) 및 전형적으로 전도성 박막 전극들(120, 140) 사이에 개재된 유기 재료의 여러 층을 포함하는 OLED일 수 있다. 전원(15)에 의해 제1 전극(120) 및 제2 전극(140)에 전압이 인가되면, 정공은, 일부 비제한적인 실시예에서, 제1 전극(120)일 수 있는 애노드(341)를 통해 유기층(130)으로 주입되며, 전자는, 일부 비제한적인 실시예에서, 제2 전극(140)일 수 있는 캐소드(342)를 통해 유기층(130)으로 주입된다.
주입된 정공과 전자는, 서로 도달하고 만날 때까지 다양한 반도체층(131, 133, 135, 137, 139)을 통해 이동하는 경향이 있다. 정공과 전자가 밀접하게 있을 때, 이들은 쿨롱(Coulomb) 힘으로 인해 서로 끌어당기는 경향이 있고, 일부 실시예에서는, 엑시톤(exciton)이라고 하는 결합 상태의 전자-정공 쌍을 형성하도록 결합될 수 있다. 특히 EL(135)에 엑시톤이 형성되면, 광자가 방출되는 방사 재결합 과정을 통해 엑시톤이 붕괴될 수 있다. 방사 재결합 과정의 유형은 엑시톤의 스핀 상태에 따라 달라질 수 있다. 일부 실시예에서, 엑시톤은 단일항 또는 삼중항 스핀 상태를 갖는 것으로 특징으로 할 수 있다. 일부 비제한적인 실시예에서, 단일항 엑시톤의 복사 붕괴는 형광으로 귀결될 수 있다. 일부 비제한적인 실시예에서, 삼중항 엑시톤의 복사 붕괴는 인광으로 귀결될 수 있다.
보다 최근에, 한정됨 없이, TADF를 포함하는 OLED에 대한 다른 발광 메커니즘이 제안되고 조사되었다. 일부 비제한적인 실시예에서, TADF 방출은 열 에너지의 도움으로 시스템 간 역 교차 과정(reverse inter-system crossing process)을 통해 삼중항 엑시톤이 단일 엑시톤으로 전환된 후 단일항 엑시톤의 복사 붕괴를 통해 발생된다.
일부 비제한적인 실시예에서, 엑시톤은, 특히 엑시톤이 EL(135)에서 형성되지 않은 경우, 광자가 방출되지 않는 비방사성 공정을 통해 붕괴될 수 있다.
본 개시내용에서, OLED 디바이스(100)의 "내부 양자 효율"(IQE: internal quantum efficiency)이라는 용어는 디바이스(100)에서 생성된 모든 전자-정공 쌍 중 방사 재결합 과정을 통해 붕괴되어 광자를 방출하는 비율을 지칭한다.
본 개시내용에서, OLED 디바이스(100)의 "외부 양자 효율"(EQE)이라는 용어는 디바이스(100)에 의해 방출된 광자의 수에 대해 디바이스(100)에 전달된 전하 캐리어의 비율을 지칭한다. 일부 비제한적인 실시예에서, 100%의 EQE는 디바이스(100) 내로 주입되는 각각의 전자에 대해 하나의 광자가 방출됨을 나타낸다.
당업자는 디바이스(100)의 EQE가, 일부 비제한적인 실시예에서, 동일한 디바이스(100)의 IQE보다 실질적으로 더 낮을 수 있다는 점을 이해할 것이다. 주어진 디바이스(100)의 EQE와 IQE 사이의 차이는, 일부 비제한적인 실시예에서, 제한됨 없이, 디바이스(100)의 다양한 구성요소에 의해 유발되는 광자의 흡착 및 반사를 포함하는 다수의 인자에 기인할 수 있다.
일부 비제한적인 실시예에서, 디바이스(100)는 유기층(130)이 적어도 하나의 퀀텀닷을 포함하는 활성층을 포함하는 전계발광 퀀텀닷 디바이스일 수 있다. 전원(15)에 의해 제1 전극(120)과 제2 전극(140)에 전류가 제공되면, 이들 사이의 유기층(130)을 포함하는 활성층으로부터 광자가 방출된다.
당업자는, 디바이스(100)의 구조가, 정공 차단층(미도시), 전자 차단층(미도시), 추가의 전하 수송 층(미도시) 및/또는 추가의 전하 주입 층(미도시)을 한정됨 없이 포함하는 유기층(130) 스택 내의 적절한 위치(들)에 하나 이상의 추가의 층(미도시)을 도입하는 것에 의해 변경될 수 있다는 점을 용이하게 이해할 것이다.
배리어 코팅물(1550)
일부 비제한적인 실시예에서, 배리어 코팅물(1550)(도 15c)은 제1 전극(120), 제2 전극(140), 및 디바이스(100)의 유기 층(130)의 다양한 반도체층 및/또는 그 위에 배치된 기판(110)을 둘러싸고/싸거나 캡슐화하기 위해 제공될 수 있다.
일부 비제한적인 실시예에서, 배리어 코팅물(1550)은, 유기 층(130) 및/또는 캐소드(342)(일부 비제한적인 실시예에서, 제2 전극(140)일 수 있음)를 포함하는 디바이스(100)의 다양한 층(120, 130, 140)이 습기 및/또는 주변 공기에 노출되는 것을 억제하기 위해 제공될 수 있으며, 이는 이러한 층(120, 130, 140)이 산화되기 쉽기 때문이다.
일부 비제한적인 실시예에서, 매우 불균일한 표면에 대한 배리어 코팅물(1550)의 도포는 이러한 표면에 대한 배리어 코팅물(1550)의 불량한 접착 가능성을 증가시킬 수 있다.
일부 비제한적인 실시예에서, 배리어 코팅물(1550)의 부재 및/또는 불충분하게 도포된 배리어 코팅물(1550)은 디바이스(100)의 결함 및/또는 부분적 그리고/또는 전체 고장을 유발하고/하거나 이에 기여할 수 있다. 일부 비제한적인 실시예에서, 불충분하게 도포된 배리어 코팅물(1550)은 디바이스(100)에 대한 배리어 코팅물(1550)의 접착력을 감소시킬 수 있다. 일부 비제한적인 실시예에서, 배리어 코팅물(1550)의 불충분한 접착은, 특히 디바이스(100)가 구부러지거나 구부러지는 경우, 배리어 코팅물(1550)이 디바이스(100)에서 전체적으로 또는 부분적으로 벗겨질 가능성을 증가시킬 수 있다. 일부 비제한적인 실시예에서, 불충분하게 도포된 배리어 코팅물(1550)은, 배리어 코팅물(1550)의 도포 동안 배리어 코팅물(1550)이 도포되는 디바이스(100)의 하부 표면과 배리어 코팅물(1550) 사이에 에어 포켓이 갇히는 것을 허용할 수 있다.
일부 비제한적인 실시예에서, 배리어 코팅물(1550)은 박막 캡슐화일 수 있고, 다양한 기술을 사용하여 선택적으로 도포되고, 증착되고/되거나 처리될 수 있으며, 다양한 기술은, 증발(열 증발 및/또는 전자빔 증발을 한정됨 없이 포함함), 포토리소그래피, 프린팅(잉크젯 및/또는 증기 분사 프린팅, 릴 대 릴 프린팅 및/또는 미세 접촉 전사 프린팅을 한정됨 없이 포함함), PVD(스퍼터링을 한정됨 없이 포함함), CVD(플라즈마 강화 CVD(PECVD: plasma-enhanced CVD)를 한정됨 없이 포함함), OVPD, 레이저 어닐링, LITI 패터닝, ALD, 코팅(스핀 코팅, 딥 코팅, 라인 코팅 및/또는 스프레이 코팅을 한정됨 없이 포함함), 및/또는 이들의 조합을 한정됨 없이 포함할 수 있다.
일부 비제한적인 실시예에서, 배리어 코팅물(1550)은 미리 형성된 배리어 필름을 디바이스(100) 상에 라미네이팅함으로써 제공될 수 있다. 일부 비제한적인 실시예에서, 배리어 코팅물(1550)은, 유기 재료, 무기 재료 및/또는 이들의 임의의 조합 중 적어도 하나를 포함하는 다층 코팅물을 포함할 수 있다. 일부 비제한적인 실시예에서, 배리어 코팅물(1550)은 게터 재료 및/또는 건조제를 더 포함할 수 있다.
측방향 측면
일부 비제한적인 실시예에서, OLED 디바이스(100)가 조명 패널을 포함하는 경우를 포함하여, 디바이스(100)의 전체 측방향 측면은 단일 조명 요소에 대응될 수 있다. 따라서, 도 1에 도시된 실질적으로 평면인 단면 프로파일은 실질적으로 디바이스(100)의 전체 측방향 측면을 따라 연장될 수 있어서, 광자는 실질적으로 디바이스(100)의 측방향 범위 전체를 따라 디바이스로부터 방출된다. 일부 비제한적인 실시예에서, 이러한 단일 조명 요소는 디바이스(100)의 단일 구동 회로(300)에 의해 구동될 수 있다.
일부 비제한적인 실시예에서, OLED 디바이스(100)가 디스플레이 모듈을 포함하는 경우를 포함하여, 디바이스(100)의 측방향 측면은 디바이스(100)의 복수의 발광 영역으로 세분될 수 있고, 여기서 디바이스 구조체(100)의 단면 측면은, 한정됨 없이, 도 1에 도시된 각각의 발광 영역(들) 내에서, 에너지가 공급될 때 이로부터 광자가 방출되도록 한다.
발광 영역
일부 비제한적인 실시예에서, 디바이스(100)의 개별 발광 영역은 측방향 패턴으로 배치될 수 있다. 일부 비제한적인 실시예에서, 패턴은 제1 측방향을 따라 연장될 수 있다. 일부 비제한적인 실시예에서, 패턴은 또한, 일부 비제한적인 실시예에서, 제1 측방향에 대해 실질적으로 수직일 수 있는 제2 측방향을 따라 연장될 수 있다. 일부 비제한적인 실시예에서, 패턴은 이러한 패턴으로 다수의 요소를 가질 수 있으며, 각각의 요소는 하나 이상의 피처를 특징으로 하며, 이는, 이의 발광 영역에 의해 방출되는 광의 파장, 이러한 발광 영역의 형태, 치수(제1 및/또는 제2 측방향(들) 중 하나 또는 둘 모두를 따라), 배향(제1 및/또는 제2 측방향(들) 중 하나 또는 둘 모두에 대한), 및/또는 패턴 내 이전 요소로부터의 간격(제1 및/또는 제2 측방향(들) 중 하나 또는 둘 모두에 대한)을 한정됨 없이 포함할 수 있다. 일부 비제한적인 실시예에서, 패턴은 제1 및/또는 제2 측방향(들) 중 하나 또는 둘 모두에서 반복될 수 있다.
일부 비제한적인 실시예에서, 디바이스(100)의 각각의 개별 발광 영역은 디바이스(100)의 백플레인(20) 내의 대응되는 구동 회로(300)와 연관되고 이에 의해 구동되며, 여기서 다이오드(340)는 연관된 발광 영역에 대한 OLED 구조체에 대응된다. 일부 비제한적인 실시예에서, 발광 영역이 제1(행) 측방향과 제2(열) 측방향으로 확장되는 규칙적인 패턴으로 배치되는 경우를 한정됨 없이 포함하여, 백플레인(20)에 신호 라인(30, 31)이 있을 수 있으며, 이는, 제1 측방향으로 연장되는 발광 영역의 각각의 행에 대응되는 게이트 라인(또는 행 선택)(31)일 수 있으며, 백플레인에 신호 라인(30, 31)이 있을 수 있으며, 이는, 일부 비제한적인 실시예에서, 제2 측방향으로 연장되는 발광 영역의 각각의 열에 대응되는 데이터(또는 열 선택) 라인(30)일 수 있다. 이러한 비제한적인 구성에서, 행 선택 라인(31) 상의 신호는 이에 전기적으로 결합된 스위칭 TFT(들)(310)의 각각의 게이트(312)에 전력을 공급할 수 있으며, 데이터 라인(30) 상의 신호는 이에 전기적으로 결합된 스위칭 TFT(들)(310)의 각각의 소스에 전력을 공급할 수 있어, 행 선택 라인(31)/데이터 라인(30) 쌍의 신호는 전원(15)의 파지티브 단자(전원 공급 라인 VDD(32)로 표시됨)에 의해, 이러한 쌍과 연관된 발광 영역의 OLED 구조체의 애노드(341)(일부 비제한적인 실시예에서, 제1 전극(120)일 수 있으며, 이로부터의 광자의 방출을 유발함), 및 캐소드(342)(일부 비제한적인 실시예에서 제2 전극(140)일 수 있으며, 전원(15)의 네거티브 단자에 전기적으로 결합됨)를 전기적으로 연결하고 전력을 공급할 것이다.
일부 비제한적인 실시예에서, 디바이스(100)의 각각의 발광 영역은 단일 디스플레이 픽셀(340)에 대응된다. 일부 비제한적인 실시예에서, 각각의 픽셀(340)은 주어진 파장에서 광을 방출한다. 일부 비제한적인 실시예에서, 파장은, 한정됨 없이, 가시광선 스펙트럼, 자외선 스펙트럼 및/또는 적외선 스펙트럼의 색상에 대응된다.
일부 비제한적인 실시예에서, 디바이스(100)의 각각의 발광 영역은 디스플레이 픽셀(340)의 서브 픽셀(2541-2543)에 대응된다. 일부 비제한적인 실시예에서, 복수의 서브 픽셀(2541-2543)은 단일 디스플레이 픽셀(340)을 형성하거나 나타내기 위해 결합될 수 있다.
일부 비제한적인 실시예에서, 단일 디스플레이 픽셀(340)은 3개의 서브 픽셀(2541-2543)에 의해서 표현될 수 있다. 일부 비제한적인 실시예에서, 3개의 서브 픽셀(2541-2543)은 각각 적색(R) 서브 픽셀(2541), 녹색(G) 서브 픽셀(2542) 및/또는 청색(B) 서브 픽셀(2543)로서 표시될 수 있다. 일부 비제한적인 실시예에서, 단일 디스플레이 픽셀(340)은 4개의 서브 픽셀(2541-2543)로 표시될 수 있으며, 여기서 이러한 서브 픽셀(2541-2543) 중 3개는 R, G 및 B 서브 픽셀(2541-2543)로서 표시될 수 있으며, 제4 서브 픽셀(2541-2543)은 백색(W) 서브 픽셀(2541-2543)로서 표시될 수 있다. 일부 비제한적인 실시예에서, 주어진 서브 픽셀(2541-2543)에 의해 방출된 광의 방출 스펙트럼은 서브 픽셀(2541-2543)이 표시되는 색상에 대응된다. 일부 비제한적인 실시예에서, 광의 파장은 이러한 색상에 대응되지 않지만, 파장을 대응되는 파장으로 변환하기 위해 당업자에게 명백한 방식으로 추가 처리가 수행된다.
서로 다른 색상의 서브 픽셀(2541-2543)의 파장이 다를 수 있으므로, 특히, 실질적으로 균일한 두께 프로파일을 갖는 공통 전극(120, 140)이 상이한 색상의 서브 픽셀(2541-2543)을 위해서 사용되는 경우, 이러한 서브 픽셀(2541-2543)의 광학 특성은 다를 수 있다.
결과적으로, 다양한 굴절률을 갖는 코팅물 및 다수의 박막층에 의해 생성된 광학 인터페이스의 존재는, 일부 비제한적인 실시예에서, 한정됨 없이, OLED 디바이스(100)를 포함하는 광전자 디바이스를 구성하기 위해서 사용될 수 있는 것과 같이, 상이한 색상의 서브 픽셀(2541-2543)에 대해 상이한 광학 미세공동 효과를 생성할 수 있다.
디바이스(100)에서 관찰된 미세공동 효과에 영향을 미칠 수 있는 일부 요인은, 총 경로 길이(일부 비제한적인 실시예에서, 방출된 광자가 아웃 커플링(out-coupled)되기 전에 통과하는 디바이스(100)의 총 두께에 대응될 수 있음), 및 다양한 층 및 코팅물의 굴절률을 한정됨 없이 포함한다.
일부 비제한적인 실시예에서, 픽셀(340)(및/또는 이의 서브 픽셀)의 발광 영역(들)의 측방향 측면(410) 내 및 이에 걸쳐 전극(120, 140)의 두께를 조절하는 것은 관찰 가능한 미세공동 효과에 영향을 미칠 수 있다. 일부 비제한적인 실시예에서, 이러한 영향은 전체 광 경로 길이의 변화에 기인될 수 있다.
일부 비제한적인 실시예에서, 전극(120, 140)의 두께 변화는 또한, 전체 광 경로 길이의 변화에 더하여, 일부 비제한적인 실시예에서, 이를 통과하는 광의 굴절률을 변화시킬 수 있다. 일부 비제한적인 실시예에서, 이것은 특히, 전극(120, 140)이 적어도 하나의 박막 전도성 코팅물(930)로 형성되는 경우일 수 있다.
일부 비제한적인 실시예에서, 디바이스(100)의 광학적 특성, 및/또는, 일부 비제한적인 실시예에서, 적어도 하나의 광학 미세공동 효과를 조절함으로써 변경될 수 있는 픽셀(340)(및/또는 이의 서브 픽셀)의 발광 영역(들)의 측방향 측면(410)에 걸쳐 광학적 특성은 방출된 광의 방출 스펙트럼, 강도(한정됨 없이, 광도를 포함함) 및/또는 각도 분포(한정됨 없이, 방출된 광의 밝기 및/또는 색상 시프트의 각도 의존성을 포함함)를 한정됨 없이 포함한다.
일부 비제한적인 실시예에서, 서브 픽셀은 제1 디스플레이 픽셀(340)을 나타내는 제1 세트의 다른 서브 픽셀(2541-2543) 및 또한 제2 디스플레이 픽셀(340)을 나타내는 다른 서브 픽셀(2541-2543)의 제2 세트와 연관되어, 제1 및 제2 디스플레이 픽셀(340)은 연관된 동일한 서브 픽셀(들)(2541-2543)을 가질 수 있다.
디스플레이 픽셀(340)로의 서브 픽셀(2541-2543)의 패턴 및/또는 조직은 계속해서 발전되고 있다. 현재 및 미래의 모든 패턴 및/또는 조직은 본 개시내용의 범위에 속하는 것으로 간주된다.
비발광 영역
일부 비제한적인 실시예에서, 디바이스(100)의 다양한 발광 영역 은 적어도 하나의 측방향으로, 하나 이상의 비발광 영역에 의해 실질적으로 둘러싸이고 분리되며, 이 비발광 영역에서, 한정됨 없이, 도 1에 도시된 디바이스 구조체(100)의 단면 측면을 따른 구조 및/또는 구성은 이로부터 방출되는 광자를 실질적으로 억제하도록 변화된다. 일부 비제한적인 실시예에서, 비발광 영역은 발광 영역이 실질적으로 없는 측방향 측면의 영역을 포함한다.
따라서, 도 4의 단면도에 도시된 바와 같이, 유기층(130)의 다양한 반도체 층의 측방향 토폴로지는, 적어도 하나의 비발광 영역으로 둘러싸여 있는(적어도 하나의 측방향으로) 적어도 하나의 발광 영역을 정의하도록 변경될 수 있다.
일부 비제한적인 실시예에서, 단일 디스플레이 픽셀(340)(및/또는 이의 서브픽셀)에 대응되는 발광 영역은, 측방향 측면(420)을 갖는 적어도 하나의 비발광 영역에 의해 적어도 하나의 측방향으로 둘러싸여 있는 측방향 측면(410)을 갖는 것으로 이해될 수 있다.
OLED 디스플레이의 단일 디스플레이 픽셀(340)(및/또는 이의 서브 픽셀)에 대응되는 발광 영역에 적용되는 전계발광 디바이스(100)의 단면 측면의 구현의 비제한적인 예가 이제 설명될 것이다. 이러한 구현의 피처는 발광 영역에 특정한 것으로 도시되지만, 당업자는 일부 비제한적인 실시예에서 하나 이상의 발광 영역이 공통 피처를 포함할 수 있다는 점을 이해할 것이다.
일부 비제한적인 실시예에서, 제1 전극(120)(일부 비제한적인 실시예에서 애노드(341)일 수 있음)은, 일부 비제한적인 실시예에서, 발광 영역의 측방향 측면(410)의 적어도 일 부분 내에서 디바이스(100)의 노출된 상부층 위에 배치될 수 있다. 일부 비제한적인 실시예에서, 적어도 픽셀(들)(340)(및/또는 이의 서브 픽셀(들)(2541-2543))의 발광 영역의 측방향 측면(410) 내에서, 노출된 상부층은, 제1 전극의 증착 시에, 단일 디스플레이 픽셀(340)(및/또는 이의 서브 픽셀)에 대응되는 발광 영역에 대한 구동 회로(300)를 구성하는 다양한 TFT 구조체의 TFT 절연층(280)을 포함할 수 있다.
일부 비제한적인 실시예에서, TFT 절연층(280)에는 제1 전극(120)이 TFT 전극(240, 270, 270) 중 하나(도 4에 도시된 비제한적인 예로서, 한정됨 없이, TFT 드레인 전극(270)을 포함함)에 전기적으로 결합되는 것을 허용하도록 이를 통해 연장되는 개구부(430)가 형성될 수 있다.
도 4에서, 당업자는, 구동 회로(300)가, 제한됨 없이, 스위칭 TFT(310), 구동 TFT(320) 및/또는 저장 커패시터(330)를 포함하는 복수의 TFT 구조체를 포함한다는 점을 이해할 것이다. 도 4에서, 예시의 간략성을 위해서, 단 하나의 TFT 구조체(200)가 도시되나, 이러한 TFT 구조체(200)가 구동 회로(300)를 포함하는 이러한 복수의 TFT 구조체를 나타낸다는 점이 당업자에 의해서 이해될 것이다.
단면 측면에서, 각각의 발광 영역의 구성은, 일부 비제한적인 실시예에서, 둘러싸는 비발광 영역(들)의 실질적으로 측방향 측면(420) 전체에 걸쳐 적어도 하나의 픽셀 정의층(PDL)(440)을 도입함으로써 정의될 수 있다. 일부 비제한적인 실시예에서, PDL(440)은 절연성 유기 및/또는 무기 재료를 포함할 수 있다.
도시된 바와 같이, 일부 비제한적인 실시예에서, PDL(440)이 또한, 그리고/또는 대신에, 증착된 제1 전극(120)의 적어도 일 부분 및/또는 이의 외측 에지 위에 증착될 수 있지만, 일부 비제한적인 실시예에서, PDL(440)은 실질적으로 TFT 절연층(280) 위에 증착된다.
일부 비제한적인 실시예에서, 도 4에 도시된 바와 같이, PDL(440)의 단면 두께 및/또는 프로파일은, 픽셀(340)(및/또는 이의 서브픽셀)에 대응되는 둘러싸인 발광 영역의 측면(410)과 둘러싸는 비발광 영역의 측방향 측면(420)의 경계를 따라 증가된 두께의 영역에 의해 각각의 (서브) 픽셀의 발광 영역에 실질적으로 골짜기 형상의 구성을 부여할 수 있다.
일부 비제한적인 실시예에서, PDL(440)의 프로파일은, 한정됨 없이 포함하여, 일부 비제한적인 실시예에서, 둘러싸는 비발광 영역의 측방향 측면(420)과 둘러싸인 발광 영역의 측방향 측면(410) 사이의 경계로부터 떨어져서, 실질적으로 이러한 비발광 영역의 측방향 측면(420) 내에서, 이러한 골짜기 형상 구성을 넘어 감소된 두께를 가질 수 있다.
일부 비제한적인 실시예에서, 유기층(130)(및/또는 이의 하나 이상의 반도체 층(131, 133, 135, 137, 139))은, 픽셀(들)(340)(및/또는 이의 서브 픽셀(들)(2541-2543))의 이러한 발광 영역의 측방향 측면(410)의 적어도 일 부분을 포함하는 디바이스(100)의 노출 표면(111) 위에 증착될 수 있다. 일부 비제한적인 실시예에서, 적어도 픽셀(들)(340)(및/또는 이의 서브 픽셀(들)(2541-2543))의 발광 영역의 측방향 측면(410) 내에서, 이러한 노출 표면(111)은, 유기층(130)(및/또는 이의 반도체 층(131, 133, 135, 137, 139))의 증착 시에, 제1 전극(120)을 포함할 수 있다.
일부 비제한적인 실시예에서, 유기층(130)(및/또는 이의 반도체층(131, 133, 135, 137, 139))은 또한, 픽셀(들)(340)(및/또는 이의 서브 픽셀(들)(2541-2543))의 발광 영역의 측방향 측면(410)을 넘어 그리고, 둘러싸는 비발광 영역(들)의 측방향 측면(420) 내에 적어도 부분적으로 연장될 수 있다. 일부 비제한적인 실시예에서, 이러한 둘러싸는 비발광 영역(들)의 노출된 상부층은, 유기 층(130)(및/또는 이의 반도체 층(131, 133, 135, 137, 139))의 증착 시에, PDL(들)(440)을 포함할 수 있다.
일부 비제한적인 실시예에서, 제2 전극(140)(일부 비제한적인 실시예에서 캐소드(342)일 수 있음)은, 픽셀(들)(340)(및/또는 이의 서브 픽셀(들)(2541-2543))의 발광 영역의 측방향 측면(410)의 적어도 일부를 포함하는 디바이스(100)의 노출 표면(111) 위에 배치될 수 있다. 일부 비제한적인 실시예에서, 적어도 픽셀(들)(340)(및/또는 이의 서브 픽셀(들)(2541-2543))의 발광 영역의 측방향 측면(410) 내에서, 이러한 노출된 상부층은, 제2 전극(130)의 증착 시에, 유기층(130)(및/또는 이의 반도체 층(131, 133, 135, 137, 139))을 포함할 수 있다.
일부 비제한적인 실시예에서, 제2 전극(140)은 또한, 픽셀(들)(340)(및/또는 이의 서브 픽셀(들)(2541-2543))의 발광 영역의 측방향 측면(410)을 넘어 그리고, 둘러싸는 비발광 영역(들)의 측방향 측면(420) 내에 적어도 부분적으로 연장될 수 있다. 일부 비제한적인 실시예에서, 이러한 둘러싸는 비발광 영역(들)의 노출된 상부층은, 제2 전극(140)의 증착 시에, PDL(들)(440)을 포함할 수 있다.
일부 비제한적인 실시예에서, 제2 전극(140)은 둘러싸는 비발광 영역(들)의 측방향 측면(420)의 실질적으로 전부 또는 상당한 부분 전체에 걸쳐 연장될 수 있다.
투과율
유기 발광 디바이스(100)는, 기판(110)뿐만 아니라, 일부 비제한적인 실시예에서 애노드(341)일 수 있는 제1 전극(120)(배면 발광 및/또는 양면 발광 디바이스의 경우) 및/또는, 일부 비제한적인 실시예에서 캐소드(342)일 수 있는 제2 전극(140)(전면 발광 및/또는 양면 발광 디바이스의 경우) 중 어느 하나 또는 둘 다를 통해 광자를 방출하기 때문에, 제1 전극(120) 및/또는 제2 전극(140) 중 하나 또는 둘 모두를, 일부 비제한적인 실시예에서, 적어도 디바이스(100)의 발광 영역(들)의 측방향 측면(410)의 실질적인 부분에 걸쳐, 실질적으로 광자(또는 광) 투과성("투과성")으로 만드는 것이 바람직할 수 있다. 본 개시내용에서, 전극(120, 140), 이러한 요소가 형성되는 재료를 한정됨 없이 포함하는, 이러한 투과성 요소 및/또는 이의 특성은, 일부 비제한적인 실시예에서, 적어도 일 파장 범위 내에서, 실질적으로 투과성("투명")인, 그리고/또는, 일부 비제한적인 실시예에서, 부분적으로 투과성("반투과성")인 요소, 재료 및/또는 이의 특성을 포함할 수 있다.
적어도 발광 영역(들)의 측방향 측면(410)의 상당한 부분에 걸쳐 디바이스(100)에 투과 특성을 부여하기 위해 다양한 메커니즘이 채택되어 왔다.
일부 비제한적인 실시예에서, 한정됨 없이 포함하여, 디바이스(100)가 배면 발광 디바이스 및/또는 양면 발광 디바이스인 경우, 둘러싸는 기판(110)의 투과율을 적어도 부분적으로 감소시킬 수 있는, 픽셀(340)(및/또는 이의 서브 픽셀(들)(2541-2543))의 발광 영역과 연관된 구동 회로(300)의 TFT(들)(200)는, 발광 영역의 측방향 측면(410) 내에서 기판(110)의 투과 특성에 영향을 미치는 것을 피하기 위해 둘러싸는 비발광 영역(들)의 측방향 측면(420) 내에 위치될 수 있다.
일부 비제한적인 실시예에서, 디바이스(100)가 양면 발광 디바이스인 경우, 픽셀(340)(및/또는 이의 서브 픽셀(들)(2541-2543))의 발광 영역의 측방향 측면(410)과 관련하여, 전극(120, 140) 중 제1 전극은, 이웃하는 및/또는 인접한 픽셀(들)(340)(및/또는 이의 서브 픽셀(들)(2541-2543))의 측방향 측면(410)과 관련하여, 한정됨 없이 포함하여, 본원에 개시된 메커니즘 중 적어도 하나에 의해 실질적으로 투과성으로 만들어질 수 있으며, 전극(120, 140) 중 제2 전극은, 한정됨 없이 포함하여, 본원에 개시된 메커니즘 중 적어도 하나에 의해 실질적으로 투과성으로 만들어질 수 있다. 따라서, 픽셀(340)(및/또는 이의 서브 픽셀(들)(2541-2543))의 제1 발광 영역의 측방향 측면(410)은 실질적으로 전면 발광형으로 만들어질 수 있는 반면, 이웃 픽셀(340)(및/또는 이의 서브 픽셀(들)(2541-2543))의 제2 발광 영역의 측방향 측면(410)은 실질적으로 배면 발광으로 만들어질 수 있어, 교대 픽셀(340)(및/또는 이의 서브 픽셀(들)(2541-2543)) 시퀀스로, 픽셀(340)(및/또는 이의 서브 픽셀(들)(2541-2543))의 실질적으로 절반은 실질적으로 전면 발광하고, 픽셀(340)(및/또는 이의 서브 픽셀(들)(2541-2543))의 실질적으로 절반은 실질적으로 배면 발광하는 한편, 각각의 픽셀(340)(및/또는 이의 서브 픽셀(2541-2543))의 단일 전극(120, 140)만이 실질적으로 투과성으로 만들어진다.
일부 비제한적인 실시예에서, 전극(120, 140)(배면 발광 디바이스 및/또는 양면 발광 디바이스의 경우, 제1 전극(120), 및/또는 전면 발광 디바이스 및/또는 양면 발광 디바이스의 경우, 제2 전극(140))을 투과성으로 만드는 메커니즘은 이러한 전극(120, 140)을 투과성 재료로 형성하는 것이다.
일부 비제한적인 실시예에서, 특히, 이러한 전도성 코팅물(930)의 경우, 실질적으로 수십 나노미터(nm)까지의 비교적 얇은 층 두께는 OLED 디바이스(100)에 사용하기 위한 감소된 미세공동 효과를 한정됨 없이 포함하는, 향상된 투과 품질 및 유리한 광학 특성에 기여할 수 있다.
일부 비제한적인 실시예에서, 투과성 품질을 향상시키기 위한 전극(120, 140)의 두께 감소는 전극(120, 140)의 시트 저항의 증가를 수반할 수 있다.
일부 비제한적인 실시예에서, 한정됨 없이 Mg를 포함하는 금속을 한정됨 없이 포함하는 전기 전도성 재료가 광자를 감쇠시키고/시키거나 흡수하기 때문에, 일부 비제한적인 실시예에서, 표면 상의 전기 전도성 재료의 양을 측정하는 한 가지 척도는 투과율이다.
일부 비제한적인 실시예에서, 재료의 표면은, 이를 통한 투과율이, 일부 비제한적 실시예에서, 전자기 스펙트럼의 가시 영역에서, 유사한 조성 및 이러한 재료의 치수의 참조 재료의 투과율보다 90% 초과, 92% 초과, 95% 초과 및/또는 98% 초과인 경우, 전기 전도성 재료가 실질적으로 없는 것으로 간주될 수 있다.
일부 비제한적인 실시예에서, 높은 시트 저항을 갖는 적어도 하나의 전극(120, 140)을 갖는 디바이스(100)는 작동 시 전원(15)에 결합될 때, 큰 전류-저항(IR) 강하를 생성한다. 일부 비제한적인 실시예에서, 그러한 IR 강하는 전원(15)의 레벨(VDD)을 증가시킴으로써 어느 정도 보상될 수 있다. 그러나, 일부 비제한적인 실시예에서, 적어도 하나의 픽셀(340)(및/또는 이의 서브 픽셀(들)(2541-2543))에 대해 높은 시트 저항으로 인한 IR 강하를 보상하기 위해 전원(15)의 레벨을 증가시키는 것은 디바이스(100)의 효과적인 작동을 유지하기 위해 다른 구성 요소에 공급되는 전압의 레벨을 증가시키는 것을 요구할 수 있다.
일부 비제한적인 실시예에서, 전극(120, 140)을 실질적으로 투과성으로 만드는 능력에 상당한 영향을 미치지 않으면서 (TCO, 금속 박막 및/또는 금속 합금 박막의 임의의 조합의 하나 이상의 박막층을 사용함으로써)디바이스(100)에 대한 전력 공급 요구를 감소시키기 위해, 보조 전극(1650)(도 16) 및/또는 버스바 구조체는, 전류가 디바이스(100)의 다양한 발광 영역(들)에 보다 효과적으로 전달되도록 하는 동시에 투과 전극(120, 140)의 시트 저항 및 연관된 IR 강하를 감소시키도록 디바이스(100) 상에 형성될 수 있다.
일부 비제한적인 실시예에서, AMOLED 디스플레이 디바이스의 공통 전극용 시트 저항 사양은, 디스플레이 디바이스의 (패널) 사이즈 및/또는 디바이스(패널)양단의 전압 변동에 대한 허용 오차를 한정됨 없이 포함하는 여러 매개변수에 따라 달라질 수 있다. 일부 비제한적인 실시예에서, 시트 저항 사양은 패널 사이즈가 증가함에 따라 증가될 수 있다(즉, 더 낮은 시트 저항이 지정됨). 일부 비제한적인 실시예에서, 전압 변동에 대한 허용 오차가 감소함에 따라 시트 저항 사양이 증가될 수 있다.
일부 비제한적인 실시예에서, 시트 저항 사양은 다양한 패널 사이즈에 대한 이러한 사양을 준수하기 위해 보조 전극(1650)의 예시적인 두께를 유도하기 위해서 사용될 수 있다. 비제한적 일 실시예에서, 0.64의 애퍼처율은 모든 디스플레이 패널 사이즈에 대해 가정되었고, 다양한 예시적 패널 사이즈에 대한 보조 전극(1650)의 두께는 아래 표 1에서, 예를 들어, 0.1 V 및 0.2 V의 예시적인 전압 허용 오차에 대해 계산되었다.
Figure pct00013
비제한적 예로서, 전면 방출 디바이스의 경우, 일부 비제한적인 실시예에서, 캐소드(342)일 수 있는 제2 전극(140)은 투과성으로 만들어질 수 있다. 반면에, 일부 비제한적인 실시예에서, 이러한 보조 전극(1650)은 실질적으로 투과성이 아닐 수 있지만, 제2 전극(140)의 유효 시트 저항을 감소시키기 위해 제2 전극(140)에 전기적으로 결합될 수 있다.
일부 비제한적인 실시예에서, 이러한 보조 전극(1650)은 픽셀(340)(및/또는 이의 서브 픽셀)의 발광 영역(들)의 측방향 측면(410)으로부터의 광자의 방출을 방해하지 않도록 측방향 측면 및/또는 단면 측면 중 하나 또는 둘 모두에 위치결정되고/되거나 형상화될 수 있다.
일부 비제한적인 실시예에서, 전극(120, 140)(배면 발광 디바이스 및/또는 양면 발광 디바이스의 경우, 제1 전극(120), 및/또는 전면 발광 디바이스 및/또는 양면 발광 디바이스의 경우, 제2 전극(140))을 만드는 메커니즘은, 이러한 전극(120, 140)을 이의 발광 영역(들)의 측방향 측면(410)의 적어도 일 부분에 걸쳐, 그리고/또는, 일부 비제한적인 실시예에서, 이들을 둘러싸는 비발광 영역(들)의 측방향 측면(420)의 적어도 일 부분에 걸쳐 패턴으로 형성하는 것이다. 일부 비제한적인 실시예에서, 이러한 메커니즘은, 위에서 논의된 바와 같이, 픽셀(340)(및/또는 이의 서브 픽셀)의 발광 영역(들)의 측방향 측면(410)으로부터의 광자의 방출을 방해하지 않도록 측방향 측면 및/또는 단면 측면 중 하나 또는 둘 모두에 위치 및/또는 형상으로 보조 전극(1650)을 형성하기 위해서 사용될 수 있다.
일부 비제한적인 실시예에서, 이들 및/또는 다른 메커니즘의 조합이 사용될 수 있다.
또한, 일부 비제한적인 실시예에서, 한정됨 없이, 제1 전극(120), 제2 전극(140) 및/또는 보조 전극(1650)을 포함하는 전극들 중 하나 이상을, 디바이스(100)의 픽셀(들)(340)(및/또는 이의 서브 픽셀(들)(2541-2543))에 대응되는 발광 영역 (들)의 측방향 측면(410)의 적어도 실질적인 일 부분에 걸쳐 실질적으로 투과성으로 만드는 것에 추가하여, 광자가 실질적으로 측방향 측면(들)(410)에 걸쳐 방출되도록 하기 위해, 디바이스(100)의 비발광 영역(들)의 측방향 측면(들)(420) 중 적어도 하나를, 디바이스(100)가 외부 표면에 입사되는 광자에 대해 실질적으로 투과성이도록, 하부 및 상부 방향 모두에서 실질적으로 투과성으로 만들어, 이러한 외부 입사광의 실질적인 일 부분이 본원에 개시된 바와 같이 디바이스(100) 내부에서 생성된 광자의 방출(상부 방출, 하부 방출 및/또는 양면 방출)에 더하여 디바이스(100)를 통해 투과될 수 있는 것이 바람직할 수 있다.
전도성 코팅물(930)
일부 비제한적인 실시예에서, 하부 재료의 노출 표면(111) 상에 전도성 코팅물(930)을 증착하기 위해 사용되는 전도성 코팅 재료(931)(도 9)는 혼합물 및/또는 화합물일 수 있다.
일부 비제한적인 실시예에서, 이러한 혼합물 및/또는 화합물의 적어도 하나의 성분은 이러한 표면에 증착되지 않을 수 있고, 증착 동안 이러한 노출 표면(111)에 증착되지 않을 수 있고/있거나, 이러한 노출 표면(111) 상에 증착되는 이러한 혼합물 및/또는 화합물의 잔류 성분(들)의 양에 비해 소량으로 증착될 수 있다.
일부 비제한적인 실시예에서, 이러한 혼합물 및/또는 화합물의 이러한 적어도 하나의 성분은 실질적으로 단지 나머지 성분(들)만을 선택적으로 증착시키는 나머지 성분(들)에 대한 특성을 가질 수 있다. 일부 비제한적인 실시예에서, 특성은 증기압일 수 있다.
일부 비제한적인 실시예에서, 이러한 혼합물 및/또는 화합물의 이러한 적어도 하나의 성분은 나머지 성분에 비해 더 낮은 증기압을 가질 수 있다.
일부 비제한적인 실시예에서, 전도성 코팅 재료(931)는, Cu가 Mg보다 더 낮은 증기압을 갖는 구리-마그네슘(Cu-Mg) 혼합물 및/또는 화합물일 수 있다.
일부 비제한적인 실시예에서, 노출 표면(111) 상에 전도성 코팅물(930)을 증착하기 위해서 사용되는 전도성 코팅 재료(931)는 실질적으로 순수할 수 있다.
일부 비제한적인 실시예에서, Mg를 증착하기 위해 사용되는 전도성 코팅 재료(931)는, 일부 비제한적인 실시예에서, 실질적으로 순수한 Mg를 포함한다. 일부 비제한적인 실시예에서, 실질적으로 순수한 Mg는 순수한 Mg에 비해 실질적으로 유사한 특성을 나타낼 수 있다. 일부 비제한적인 실시예에서, Mg의 순도는 약 95% 이상, 약 98% 이상, 약 99% 이상, 약 99.9% 이상, 및/또는 약 99.99% 이상일 수 있다.
일부 비제한적인 실시예에서, 노출 표면(111) 상에 전도성 코팅물(930)을 증착하기 위해 사용되는 전도성 코팅 재료(931)는 Mg 대신에 그리고/또는 Mg와의 조합으로 다른 금속을 포함할 수 있다. 일부 비제한적인 실시예에서, 이러한 다른 금속을 포함하는 전도성 코팅 재료(931)는, 한정됨 없이, Yb, Cd, Zn 및/또는 이들 중 임의의 조합을 포함하는 고압 증기압 재료를 포함할 수 있다.
일부 비제한적인 실시예에서, 투과성 전극(120, 140)을 형성하기 위해 전형적으로 사용되는 재료는, 한정됨 없이, FTO, IZO 및/또는 ITO와 같은 3성분 조성물을 포함하는 TCO를 포함한다. 일부 비제한적인 실시예에서, 한정됨 없이, Ag, Al을 포함하는 금속의 얇은 층을 증착함으로써, 그리고/또는, 한정됨 없이, 마그네슘 은(Mg:Ag) 합금 및/또는 이테르븀 은(Yb:Ag) 합금을 포함하는 금속 합금의 얇은 층을 증착함으로써 형성된 박막을 한정됨 없이 포함하는 박막의 전기 전도성 코팅물(930)은 광투과 특성을 나타낼 수 있다. 일부 비제한적인 실시예에서, 합금은 부피 기준으로 약 1:9 내지 약 9:1 범위의 조성을 포함할 수 있다. 일부 비제한적인 실시예에서, 전극(120, 140)은 전도성 코팅물(930)들의 임의 조합의 복수의 층으로 형성될 수 있으며, 이들 중 임의의 하나 이상은 TCO, 금속 박막, 금속 합금 박막 및/또는 이들 중 임의의 조합으로 구성될 수 있다.
패터닝
전술한 결과로서, 픽셀(340)(및/또는 이의 서브 픽셀)의 발광 영역(들)의 측방향 측면(410) 및/또는 발광 영역(들)을 둘러싸는 비발광 영역(들)의 측방향 측면(420)에 걸쳐서, 패턴으로, 디바이스(100)의 전면(10) 층의 노출 표면(111) 상에, 한정됨 없이 포함하여, 제1 전극(120), 제2 전극(140) 및/또는 유기층(130)(및/또는 이들의 반도체층) 및/또는 보조 전극(1650)(있는 경우) 중 적어도 하나를 증착하는 것이 바람직할 수 있다. 일부 비제한적인 실시예에서, 제1 전극(120), 제2 전극(140) 및/또는 보조 전극(1650)은 복수의 전도성 코팅물(930) 중 적어도 하나에 증착될 수 있다.
일부 비제한적인 실시예에서, 이러한 패터닝은 다양한 기술을 사용하여, 적어도 하나의 층이 선택적으로 증착되는 영역(들)에 걸쳐 내부에 애퍼처 패턴을 갖는 적어도 하나의 층 각각에 대한 섀도우 마스크를 사용함으로써 달성될 수 있으며, 다양한 기술은, 제한됨 없이, 증발(열 증발 및/또는 전자빔 증발을 한정됨 없이 포함), 포토리소그래피, 프린팅(잉크젯 및/또는 증기 분사 프린팅, 릴 대 릴 프린팅 및/또는 미세 접촉 전사 프린팅을 한정됨 없이 포함), PVD(스퍼터링을 한정됨 없이 포함함), CVD(PECVD를 한정됨 없이 포함함), OVPD, 레이저 어닐링, LITI 패터닝, ALD, 코팅물(스핀 코팅, 딥 코팅, 라인 코팅 및/또는 스프레이 코팅을 한정됨 없이 포함함), 및/또는 이들의 조합을 포함할 수 있다.
일부 비제한적인 실시예에서, 한정됨 없이, 제1 전극(120), 제2 전극(140) 및/또는 보조 전극(1650)을 포함하는 패터닝된 전극은, 픽셀(들)(340)(및/또는 이의 서브 픽셀(들)(2541-2543))에 대응되는 발광 영역(들)의 측방향 측면(들)(410) 및/또는 및/또는 이들을 둘러싸는 비발광성 영역(들)의 측방향 측면(들)(420)에 걸쳐, 그 위에 전도성 코팅물(930)의 증착에 불연특성을 생성하는 다양한 토포그래피를 부여하는 피처를 생성하는 이러한 마스크를 사용함으로써 달성될 수 있다.
도 5는 디바이스(100)와 실질적으로 유사하지만, 픽셀(들)(340)(및/또는 이의 서브 픽셀(들)(2541-2543))에 대응되는 발광 영역(들)의 측방향 측면(들)(410)을 둘러싸는 비발광 영역의 측방향 측면(들)(420)에 걸쳐 복수의 융기된 PDL(440)을 더 포함하는 디바이스(500)의 예시적인 단면도를 도시한다.
일부 비제한적인 실시예에서, 개방 마스크 및/또는 마스크 없는 증착 공정을 사용하여, 전도성 코팅물(930)이 증착될 때, 전도성 코팅물(930)은 픽셀(들)(340)(및/또는 이의 서브 픽셀(들)(2541-2543))에 대응되는 발광 영역(들)의 측방향 측면(들)(410)에 걸쳐 그 위에 (도면에서) 제2 전극(140)을 형성하기 위해 증착되고, 이를 둘러싸는 비발광 영역의 측방향 측면(들)(420)에 걸쳐, PDL(440)의 상부에 전도성 코팅물(930)의 영역을 형성하기 위해 증착된다. 제2 전극(140)의 각각(세그먼트)이 적어도 하나의 전도성 영역(들)(930) 중 어느 것과도 전기적으로 결합되지 않도록 하기 위해, PDL(들)(440)의 두께는 제2 전극(들)(140)의 두께보다 더 크다. 일부 비제한적인 실시예에서, 도면에 도시된 바와 같이, PDL(들)(440)에는 제2 전극(들)(140) 중 어느 하나(세그먼트)가 적어도 하나의 전도성 영역(들)(930) 중 어느 하나에 전기적으로 결합될 가능성을 추가로 감소시키기 위해 언더컷 프로파일이 제공될 수 있다.
일부 비제한적인 실시예에서, 디바이스(500) 위에 배리어 코팅물(1650)을 도포하는 것은 디바이스(500)의 고도로 불균일한 표면 토포그래피와 관련하여 디바이스(500)에 대한 배리어 코팅물(1650)의 불량한 접착을 초래할 수 있다.
이러한 섀도우 마스크는 일부 비제한적인 실시예에서 FMM일 수 있다.
당업자는, FMM이, 일부 비제한적인 실시예에서, 수십 미크론 이하 정도의 피처 사이즈를 갖는 비교적 작은 피처를 형성하기 위해서 사용될 수 있다는 점을 이해할 것이다.
일부 비제한적인 실시예에서, FMM은, 섀도우 마스크 증착 공정 동안, 특히 전도성 코팅물(930)의 증착을 위해서 사용될 수 있는 것과 같은 고온에서 변형될 수 있다.
일부 비제한적인 실시예에서, FMM의 기계적(한정됨 없이, 인장을 포함함) 강도에 대한 제한 및/또는 특히 고온 증착 공정에서 섀도우 효과는 이러한 FMM을 사용하여 달성할 수 있는 피처의 종횡비에 대한 제약을 부여할 수 있다.
일부 비제한적인 실시예에서, 이러한 FMM을 사용하여 달성할 수 있는 패턴의 유형과 수는 제한될 수 있다. 비제한적 예로서, FMM의 각각의 부분은 물리적으로 지지될 것이다. 결과적으로, 일부 비제한적인 실시예에서, 비제한적인 예로서, 패턴이 격리된 피처를 특정하는 경우를 포함하여, 일부 패턴은 단일 처리 스테이지에서 달성될 수 없을 수 있다.
일부 비제한적인 실시예에서, 한정됨 없이, 디바이스(100)의 전체 표면에 걸쳐 퍼져 있는 보조 전극(1650) 및/또는 버스바 구조체를 포함하는 반복 구조체를 생성하기 위해서 사용될 수 있는 FMM은 FMM에 형성될 다수의 애퍼처를 요구할 수 있다. 일부 비제한적인 실시예에서, 많은 수의 애퍼처의 형성은 FMM의 구조적 무결성을 손상시킬 수 있다. 일부 비제한적인 실시예에서, 특히 고온 증착 공정에서, 이러한 FMM은 공정 중에 심각한 뒤틀림 또는 변형을 겪을 수 있으며, 이는 애퍼처의 모양 및 위치를 왜곡시킬 수 있으며, 이는 성능 및/또는 수율의 저하와 함께 선택적인 증착 패턴을 변화시킬 수 있다.
일부 비제한적인 실시예에서, 이러한 FMM은 고온 증착 공정 동안 뒤틀리는 경향을 나타낼 수 있으며, 이는, 일부 비제한적인 실시예에서, 내부 애퍼처의 모양과 위치를 왜곡시킬 수 있으며, 이는 성능 및/또는 수율의 저하와 함께 선택적 증착 패턴을 변화시킬 수 있다.
일부 비제한적인 실시예에서, 연속적인 증착, 특히 고온 증착 공정에서 이러한 FMM을 반복적으로 사용하면 증착된 재료가 이에 부착될 수 있으며, 이는 FMM의 피처를 애매하게 할 수 있고, 성능 및/또는 수율의 저하와 함께 선택적 증착 패턴을 변화시킬 수 있다.
일부 비제한적인 실시예에서, FMM은 이러한 부착된 재료를 제거하기 위해 주기적으로 세척될 수 있다. 이러한 세척 절차는, 일부 비제한적인 실시예에서, 시간 소모적이고/이거나 비용이 많이 들 수 있다.
일부 비제한적인 실시예에서, 이러한 세정 공정에 관계없이, 특히 고온 증착 공정에서 이러한 FMM을 계속 사용하는 것은 원하는 패터닝을 생성하는 데 있어 이 FMM이 비효율적이 되게 할 수 있으며, 이때 복잡하고 값비싼 공정에서 이 FMM은 폐기 및/또는 교체될 수 있다.
일부 비제한적인 실시예에서, 다른 색상의 서브 픽셀(들)(2541-2543)에 대응되는 발광 영역(들)의 측방향 측면(410)에 대해 한 색상의 서브 픽셀(들)(2541-2543)에 대응되는 발광 영역(들)의 측방향 측면(410)에 걸쳐 유기 층(및/또는 이의 반도체 층)의 두께를 변경함으로써 상이한 색상(및/또는 파장)의 서브 픽셀(들)(2541-2543)과 연관된 광학 미세공동 효과를 튜닝하는 것이 바람직할 수 있다. 일부 비제한적인 실시예에서, 패터닝을 수행하기 위해 FMM을 사용하는 것은 OLED 디스플레이(100)를 위한 생산 환경에서 그리고/또는, 일부 비제한적인 실시예에서, 적어도 일부 경우에, 이러한 광학 미세공동 조정 효과를 제공하기 위해 요구되는 정밀도를 제공하지 않을 수 있다.
핵생성 억제 및/또는 촉진 재료 특성
일부 비제한적인 실시예에서, 전도성 코팅물(930)은 전극(120, 140) 및/또는 보조 전극(1650)을 형성하기 위해 전도성 코팅물(930)의 복수의 층 중 적어도 하나로서, 또는 적어도 하나로서 사용될 수 있으며, 하부의 노출 표면 상에 증착되는 것에 대해 상대적으로 낮은 친화도를 나타낼 수 있어서, 박막 전도성 코팅물(930)의 증착이 억제된다.
재료의 상대적 친화성 또는 이의 결여, 및/또는 재료 위에 증착된 전도성 코팅물(930)을 갖는 것에 대한 재료의 특성은 각각 "핵생성 촉진" 및/또는 "핵생성 억제"로 지칭될 수 있다.
본 개시내용에서, "핵생성 억제"는, 전도성 코팅물(930) 및/또는 재료의 증착에 대해 상대적으로 낮은 친화도를 나타내는 표면을 가져 이러한 표면 상에 전도성 코팅물(930)의 증착이 억제되는 코팅물, 재료 및/또는 이의 층을 지칭한다.
본 개시내용에서, "핵생성 촉진"은, 전도성 코팅물(930) 및/또는 재료의 증착에 대해 상대적으로 높은 친화도를 나타내는 표면을 가져 이러한 표면 상에 전도성 코팅물(930)의 증착이 촉진되는 코팅물, 재료 및/또는 이의 층을 지칭한다.
이러한 용어에서, "핵생성"이라는 용어는 기상 상태의 분자가 표면에 응축되어 핵을 형성하는 박막 형성 과정의 핵생성 스테이지를 인용한다.
특정 이론에 구속되기를 원하지 않으면서, 이러한 핵의 형상과 사이즈 및 이러한 핵이 아일랜드로, 이후 박막으로 순차적으로 성장하는 것은, 한정됨 없이 포함하여, 증기와 표면과 응축된 막 핵 사이의 계면 장력과 같은 여러 인자에 따라 달라진다고 가정된다.
본 개시내용에서, 이러한 친화력은 다양한 방식으로 측정될 수 있다.
표면의 핵생성 억제 및/또는 핵생성 촉진 특성의 한 척도는, 한정됨 없이 Mg를 포함하는 주어진 전기 전도성 재료에 대한 표면의 초기 고착 확률 또는 초기 고착 계수(initial sticking coefficient)(S 0 )이다. 본 개시내용에서, 용어 "고착 확률" 및 "고착 계수"는 상호교환적으로 사용될 수 있다.
일부 비제한적인 실시예에서, 고착 확률(S)은 다음에 의해서 주어질 수 있다:
Figure pct00014
상기 식에서, N ads 는 노출 표면(111)(즉, 막에 포함됨) 상에 남아있는 흡착된 단량체의 수이며, N total 은 표면 상에 충돌하는 단량체의 총 수이다. 1과 같은 고착 확률(S)은 표면에 충돌하는 모든 단량체가 흡착된 후 이어서 성장하는 막에 포함됨을 나타낸다. 0과 같은 고착 확률(S)은 표면에 충돌하는 모든 단량체가 탈착된 후 이어서 막이 표면 상에 형성되지 않음을 나타낸다. 다양한 표면 상에 금속의 고착 확률(S)은 문헌[Walker et al., J. Phys. Chem. C 2007, 111, 765 (2006)]에 기재된 바와 같은 이중 수정 결정 마이크로밸런스(QCM: dual quartz crystal microbalance) 기법을 한정됨 없이 포함하는 고착 확률(S)을 측정하는 다양한 기법을 사용하여 평가될 수 있다.
섬의 밀도가 증가됨에 따라(예컨대, 평균 막 두께 증가) 고착 확률(S)이 바뀔 수 있다. 비제한적 예로서, 낮은 초기 고착 확률(S 0)은 평균 필름 두께가 증가함에 따라 증가될 수 있다. 이는, 아일랜드가 없는 표면, 비제한적 예로서, 베어 기판(110)과 아일랜드 밀도가 높은 영역 사이의 고착 확률(S)의 차이에 기반하여 이해될 수 있다. 비제한적 예로서, 아일랜드의 표면에 충돌하는 단량체는 1에 접근하는 고착 확률(S)을 가질 수 있다.
따라서, 초기 고착 확률(S 0)은 임의의 상당한 수의 임계 핵이 형성되기 전의 표면의 고착 확률(S)로서 지정될 수 있다. 초기 고착 확률(S 0)의 하나의 측정값은 재료의 증착의 초기 스테이지 동안 상기 재료에 대한 표면의 고착 확률(S)을 포함할 수 있으며, 여기서 상기 표면에 걸쳐 증착된 재료의 평균 두께는 임계값 이하이다. 일부 비제한적 실시예의 설명에서, 초기 고착 확률(S 0)에 대한 임계값은, 비제한적 예로서, 1 nm로서 지정될 수 있다. 다음으로, 평균 고착 확률
Figure pct00015
은 다음에 의해 주어질 수 있다:
Figure pct00016
상기 식에서, S nuc 는 아일랜드에 의해 덮인 영역의 고착 확률(S)이며, A nuc 는 아일랜드에 의해 덮여진 기판 표면의 영역의 백분율이다.
하부 재료(도면에서 기판(110))의 노출 표면(111)에 흡착된 흡착원자의 에너지 프로파일의 예가 도 6에 예시된다. 구체적으로, 도 6은 다음에 대응되는 예시적인 정성적 에너지 프로파일을 도시한다: 로컬 저에너지 부위로부터 탈출하는 흡착원자 (610); 노출 표면(111) 상에서 흡착원자의 확산 (620); 및 흡착원자의 탈착 (630).
(610)에서, 로컬 저에너지 부위는, 흡착원자가 더 낮은 에너지에 있을 하부 재료의 노출 표면(111) 상의 임의의 부위일 수 있다. 전형적으로, 핵생성 부위는, 한정됨 없이, 스텝 에지, 화학적 불순물, 결합 부위, 및/또는 킹크(kink)를 포함하는, 노출 표면(111) 상의 결함 및/또는 이상을 포함할 수 있다. 일단 흡착원자가 로컬 저에너지 부위에 갇히면, 일부 비제한적인 실시예에서, 일반적으로 표면 확산이 일어나기 전에 에너지 배리어가 있을 수 있다. 이러한 에너지 배리어는 도 6에서 ΔE 611로 표시된다. 일부 비제한적인 실시예에서, 로컬 저에너지 부위를 탈출하기 위한 에너지 배리어(ΔE 611)가 충분히 크면, 부위가 핵생성 부위로서 작용할 수 있다.
620에서, 흡착원자는 노출 표면(111) 상에서 확산될 수 있다. 비제한적 예로서, 로컬화된 흡수물의 경우, 흡착원자는, 흡착원자가 탈착되고/되거나 성장하는 막 안으로, 그리고/또는 흡착원자 클러스터에 의해 형성된 성장하는 아일랜드에 포함될 때까지, 최소 표면 전위 근처에서 진동하고, 다양한 이웃하는 부위로 이동하는 경향이 있다. 도 6에서, 흡착원자의 표면 확산과 연관된 활성화 에너지는 E S 621로서 표시된다.
630에서, 흡착원자의 표면으로부터의 탈착과 연관된 활성화 에너지는 E des 631로서 표시된다. 당업자는 탈착되지 않은 임의의 흡착원자가 노출 표면(111) 상에 남을 수 있다는 점을 이해할 것이다. 비제한적 예로서, 이러한 흡착원자는 노출 표면(111) 상에 확산될 수 있고, 성장하는 막 및/또는 코팅물의 일부로서 포함될 수 있고/있거나, 노출 표면(111) 상에 아일랜드를 형성하는 흡착원자의 클러스터의 일부가 될 수 있다.
도 6에 도시된 에너지 프로파일(610, 620, 630)에 기반하여, 탈착을 위한 상대적으로 낮은 활성화 에너지(E des 631) 및/또는 표면 확산을 위한 상대적으로 높은 활성화 에너지(E s 631)를 나타내는 NIC 910 재료는 다양한 응용분야에서 사용하기에 특히 유리할 수 있다고 가정될 수 있다.
표면의 핵생성 억제 및/또는 핵생성 촉진 특성의 한 척도는 기준 표면 상의 동일한 전도성 재료의 초기 증착 속도에 대한 표면 상의, 한정됨 없이 Mg를 포함하는 주어진 전기 전도성 재료의 초기 증착 속도이며, 두 표면 모두 전도성 재료의 증발 플럭스를 받거나 이에 노출된다.
핵생성 억제 및/또는 촉진 재료 특성에 영향을 미치는 선택적 코팅물
일부 비제한적인 실시예에서, 하나 이상의 선택적 코팅물(710)(도 7)은 박막 전도성 코팅물(930)의 도포를 위해 제공되도록 핵생성 억제 특성(및/또는 반대로 핵생성 촉진 특성)을 변경하기 위해 하부 재료의 노출 표면(111)의 적어도 제1 부분(701)(도 7)에 선택적으로 도포될 수 있다. 일부 비제한적인 실시예에서, 이러한 선택적 코팅물(들)(710)이 도포되지 않은 하부 재료의 노출 표면(111)의 제2 부분(703)(도 7)이 있을 수 있어, 이의 핵생성 억제 특성(및/또는 역으로 핵생성 촉진 특성)은 실질적으로 변경되지 않는다.
이러한 선택적 코팅물(710)은 NIC(910) 및/또는 핵생성 촉진 화합물 및/또는 코팅물(NPC(1020)(도 10))일 수 있다.
이러한 선택적 코팅물(710)의 사용은, 일부 비제한적인 실시예에서, 전도성 코팅물(930)을 증착하는 스테이지 동안 FMM을 사용하지 않고 전도성 코팅물(930)의 선택적 증착을 촉진 및/또는 허용할 수 있다는 점이 당업자에 의해서 이해될 것이다.
일부 비제한적인 실시예에서, 전도성 코팅물(930)의 이러한 선택적 증착은 패턴일 수 있다. 일부 비제한적인 실시예에서, 이러한 패턴은, 픽셀(340)(및/또는 이의 서브 픽셀)의 하나 이상의 발광 영역(들)의 측방향 측면(410) 내에서 그리고/또는, 일부 비제한적인 예에서, 이러한 발광 영역(들)을 둘러쌀 수 있는 하나 이상의 비발광 영역(들)의 측방향 측면(420) 내에서 디바이스(100)의 상부 및/또는 하부 중 적어도 하나의 투과율을 제공하고/하거나 증가시키는 것을 용이하게 할 수 있다.
일부 비제한적인 실시예에서, 전도성 코팅물(930)은, 한정됨 없이, 일부 비제한적인 실시예에서, 애노드(341) 및/또는 캐소드(342) 중 하나로 작용하는 제1 전극(120) 및/또는 제2 전극(140), 및/또는 이의 전도성을 지원하기 위한 보조 전극(1650)을 포함하는 전극일 수 있는 디바이스(100)를 위한 전도성 구조체의 층을, 일부 비제한적인 실시예에서, 형성하기 위해 증착될 수 있다.
일부 비제한적인 실시예에서, 한정됨 없이, Mg를 포함하는 주어진 전도성 코팅물(930)에 대한 NIC(910)는, 노출 표면(111) 상의 전도성 코팅물(930)(일 실시예에서 Mg)의 증착이 억제되도록 증기 형태의 전도성 코팅물(930)(일 실시예에서 Mg)에 대해 비교적 낮은 초기 고착 확률(S 0)을 나타내는 표면을 갖는 화합물 및/또는 코팅물을 지칭할 수 있다. 따라서, 일부 비제한적인 실시예에서, NIC(910)의 선택적 도포는 그 위에 전도성 코팅물(930)의 증착을 위해 제공되는 (NIC(910)의) 노출 표면(111)의 초기 고착 확률(S 0)을 감소시킬 수 있다.
일부 비제한적인 실시예에서, 한정됨 없이, Mg를 포함하는 주어진 전도성 코팅물(930)에 대한 NPC(1020)는, 노출 표면(111) 상의 전도성 코팅물(930)(일 실시예에서 Mg)의 증착이 촉진되도록 증기 형태의 전도성 코팅물(930)(일 실시예에서 Mg)에 대해 비교적 높은 초기 고착 확률(S 0)을 나타내는 노출 표면(111)을 갖는 화합물 및/또는 코팅물을 지칭할 수 있다. 따라서, 일부 비제한적인 실시예에서, NPC(1020)의 선택적 도포는 그 위에 전도성 코팅물(930)의 증착을 위해 제공되는 (NPC(1020)의) 노출 표면(111)의 초기 고착 확률(S 0)을 증가시킬 수 있다.
선택적 코팅물(710)이 NIC(910)인 경우, NIC(910)이 도포될 하부 재료의 노출 표면(111)의 제1 부분(701)은 이후에, 핵생성 억제 특성이 증가되거나, 대안적으로 핵생성 촉진 특성이 감소된 (어느 경우든, 제1 부분(701)에 도포된 NIC(910)의 표면은 그 위의 전도성 코팅물(930)의 증착에 대해 감소된 친화성을 갖는다) (NIC(910)의) 처리된 표면을 나타낼 것이다. 대조적으로, 이러한 NIC(910)가 도포되지 않은 제2 부분(703)은, 핵생성 억제 특성, 또는 대안적으로, 핵생성 촉진 특성(어느 경우에나, 선택적 코팅물(710)이 실질적으로 없는 하부 기판(110)의 노출 표면(111)은 실질적으로 변경되지 않은 전도성 코팅물(930)의 증착에 대한 친화도를 갖는다)을 갖는 하부 기판(110)의 노출 표면(111)을 계속 제공할 것이다.
선택적 코팅물(710)이 NPC(1020)인 경우, NPC(1020)이 도포될 하부 재료의 노출 표면(111)의 제1 부분(701)은 이후에, 핵생성 억제 특성이 감소되거나, 대안적으로 핵생성 촉진 특성이 증가된 (어느 경우든, 제1 부분(701)에 도포된 NPC(1020)의 표면은 그 위의 전도성 코팅물(930)의 증착에 대해 증가된 친화성을 갖는다) (NPC(1020)의) 처리된 표면을 나타낼 것이다. 대조적으로, 이러한 NPC(1020)가 도포되지 않은 제2 부분(703)은, 핵생성 억제 특성, 또는 대안적으로, 핵생성 촉진 특성(어느 경우에나, NPC(1020)이 실질적으로 없는 하부 기판(110)의 노출 표면(111)은 실질적으로 변경되지 않은 전도성 코팅물(930)의 증착에 대한 친화도를 갖는다)을 갖는 하부 기판(110)의 노출 표면(111)을 계속 제공할 것이다.
일부 비제한적인 실시예에서, NIC(910) 및 NPC(1020) 모두는 박막 전도성 코팅물(930)의 도포를 위해 제공되도록 핵생성 억제 특성(및/또는 반대로 핵생성 촉진 특성)을 각각 변경하기 위해 하부 재료의 노출 표면(111)의 각각의 제1 부분(701) 및 NPC 부분(1002)에 선택적으로 도포될 수 있다. 일부 비제한적인 실시예에서, 선택적 코팅물(710)이 도포되지 않은 하부 재료의 노출 표면(111)의 제2 부분(703)이 있을 수 있어, 이의 핵생성 억제 특성(및/또는 역으로 핵생성 촉진 특성)은 실질적으로 변경되지 않는다.
일부 비제한적인 실시예에서, 제1 부분(701) 및 NPC 부분(1002)은 중첩될 수 있어, NIC(910) 및/또는 NPC(1020)의 제1 코팅물이 이러한 중첩 영역에서 하부 재료의 노출 표면(111)에 선택적으로 적용될 수 있으며, NIC(910) 및/또는 NPC(1020) 중 제2 코팅물이 제1 코팅물의 처리된 노출된 표면에 선택적으로 도포될 수 있다. 일부 비제한적인 실시예에서, 제1 코팅물은 NIC(910)이다. 일부 비제한적인 실시예에서, 제1 코팅물은 NPC(1020)이다.
일부 비제한적인 실시예에서, 선택적 코팅물(710)이 도포된 제1 부분(701)(및/또는 NPC 부분(1002))은 제거 영역을 포함할 수 있으며, 이 영역에서, 도포된 선택적 코팅물(710)은, 박막 전도성 코팅물(930)의 도포를 위한 하부 재료의 덮이지 않은 표면을 제공하도록 제거되어, 이의 핵생성 억제 특성(및/또는 역으로 핵생성 촉진 특성)은 실질적으로 변경되지 않는다.
일부 비제한적인 실시예에서, 하부 재료는, 기판(110), 및/또는, 한정됨 없이, 제1 전극(120), 제2 전극(140), 유기층(130)(및/또는 이의 반도체 층 중 적어도 하나) 및/또는 이들 중 임의의 조합을 포함하는 프론트플레인(10) 층 중 적어도 하나로부터 선택된 적어도 하나의 층일 수 있다.
일부 비제한적인 실시예에서, 전도성 코팅물(930)은 특정 재료 특성을 가질 수 있다. 일부 비제한적인 실시예에서, 전도성 코팅물(930)은, 단독으로든 또는 화합물 및/또는 합금으로든, Mg를 포함할 수 있다.
비제한적 예로서, 순수한 및/또는 실질적으로 순수한 Mg는, 일부 유기 표면에 대한 Mg의 낮은 고착 확률(S)로 인해 일부 유기 표면에 쉽게 증착되지 않을 수 있다.
선택적 코팅물의 도포
일부 비제한적인 실시예에서, 선택적 코팅물(710)을 포함하는 박막은 다양한 기술을 사용하여 선택적으로 도포되고, 증착되고/되거나 처리될 수 있으며, 다양한 기술은, 제한됨 없이, 증발(한정됨 없이, 열 증발 및/또는 전자빔 증발을 포함함), 포토리소그래피, 프린팅(한정됨 없이, 잉크젯 및/또는 증기 분사 프린팅, 릴 대 릴 프린팅 및/또는 미세 접촉 전사 프린팅을 포함함), PVD(한정됨 없이, 스퍼터링을 포함함), CVD(한정됨 없이, PECVD를 포함함), OVPD, 레이저 어닐링, LITI 패터닝, ALD, 코팅물(한정됨 없이, 스핀 코팅, 딥 코팅, 라인 코팅 및/또는 스프레이 코팅을 포함함), 및/또는 이들의 조합을 포함할 수 있다.
도 7은, 하부 재료의 노출 표면(111)(도면에서는 설명의 편의를 위해 단지 기판(110))의 제1 부분(701) 상에 선택적 코팅물(710)을 선택적으로 증착하기 위한 챔버(70)에서의, 전체적으로 700으로 도시된, 증발 공정의 비제한적인 실시예를 예시하는 예시적인 개략도이다.
공정 700에서, 일정량의 선택적 코팅 재료(711)는, 선택적 코팅 재료(711)를 증발시키고/시키거나 승화(712)시키기 위해 진공 하에서 가열된다. 일부 비제한적인 실시예에서, 선택적 코팅 재료(711)는 선택적 코팅물(710)을 형성하기 위해서 사용되는 재료를 전체적으로 그리고/또는 실질적으로 포함한다. 증발된 선택적 코팅 재료(712)는 노출 표면(111)을 향해 화살표(71)로 표시된 방향을 포함하여 챔버(70) 전체에 걸쳐 분산된다. 증발된 선택적 코팅 재료(712)가 노출 표면(111) 상에, 즉 제1 부분(701)에 입사되면, 선택적 코팅물(710)이 위에 형성된다.
일부 비제한적인 실시예에서, 선택적 코팅 재료(711)의 증착은 개방 마스크 및/또는 마스크 없는 증착 공정을 사용하여 수행될 수 있어, 선택적 코팅물(710)은 (선택적 코팅물(710)의) 처리된 표면을 생성하기 위해 실질적으로 하부 재료(도면에서, 기판(110))의 노출 표면(111) 전체에 걸쳐 형성된다.
FMM의 것과 대조적으로, 개방 마스크의 피처 사이즈가 일반적으로 제조되는 디바이스(100)의 사이즈와 비슷하다는 점이 당업자에 의해 이해될 것이다. 일부 비제한적인 실시예에서, 이러한 개방 마스크는 일반적으로 디바이스(100)의 사이즈에 대응될 수 있는 애퍼처를 가질 수 있으며, 일부 비제한적인 실시예에서, 이 디바이스의 사이즈는, 한정됨 없이, 제조 중 이러한 디바이스(100)의 에지를 마스킹하도록, 마이크로 디스플레이의 경우 약 1인치, 모바일 디스플레이의 경우 약 4-6인치, 및/또는 랩톱 및/또는 태블릿 디스플레이의 경우 약 8-17인치에 대응될 수 있다. 일부 비제한적인 실시예에서, 개방 마스크의 피처 사이즈는 약 1 cm 정도 그리고/또는 더 클 수 있다. 일부 비제한적인 실시예에서, 개방 마스크에 형성된 애퍼처는, 일부 비제한적인 실시예에서, 픽셀(340)(및/또는 이의 서브 픽셀)에 각각 대응되는 복수의 발광 영역(들)(410), 및/또는 둘러싸는 그리고/또는 개재되는 비발광 영역(들)의 측방향 측면(들)(420)을 둘러싸도록 사이즈가 결정될 수 있다.
일부 비제한적인 실시예에서, 원하는 경우, 개방 마스크의 사용이 생략될 수 있다는 점이 당업자에 의해 이해될 것이다. 일부 비제한적인 실시예에서, 본원에 기술된 개방 마스크 증착 과정은, 타겟 노출 표면(111) 전체가 노출되도록, 개방 마스크를 사용하지 않고 대안적으로 수행될 수 있다.
일부 비제한적인 실시예에서, 공정 700에 대한 도면에 도시된 바와 같이, 선택적 코팅물(710)은, 선택적 코팅 재료(711)와 노출 표면(111) 사이에, 일부 비제한적인 실시예에서, FMM일 수 있는 섀도우 마스크(715)의 개재에 의해, 노출 표면(111)의 일 부분에만, 예시된 예에서 제1 부분(701)에만, 선택적으로 증착될 수 있다. 섀도우 마스크(715)는 이를 통해 연장되는 적어도 하나의 애퍼처(716)를 구비하여, 증발된 선택적 코팅 재료(712)의 일 부분이 애퍼처(716)를 통과하고 노출 표면(111)에 입사하여 선택적 코팅물(710)을 형성한다. 증발된 선택적 코팅 재료(712)가 애퍼처(716)를 통과하지 않고 섀도우 마스크(715)의 표면(717)에 입사되는 경우, 이것은 제2 부분(703) 내에 선택적 코팅물(710)을 형성하도록 노출 표면(111) 상에 배치되는 것으로부터 배제된다. 따라서, 노출 표면(111)의 제2 부분(703)에는 선택적 코팅물(710)이 실질적으로 없다. 일부 비제한적인 실시예(미도시)에서, 섀도우 마스크(715)에 입사된 선택적 코팅 재료(711)는 섀도우 마스크(715)의 표면(717) 상에 증착될 수 있다.
따라서, 선택적 코팅물(710)의 증착이 완료되면 패턴화된 표면이 생성된다.
일부 비제한적인 실시예에서, 예시의 간략성을 위해서, 도 7에 사용된 선택적 코팅물(710)은 NIC(910)일 수 있다. 일부 비제한적인 실시예에서, 예시의 간략성을 위해서, 도 7에 사용된 선택적 코팅물(710)은 NPC(1020)일 수 있다.
도 8a 내지 도 8d는 개방 마스크의 비제한적인 예를 예시한다.
도 8a는 내부에 형성된 애퍼처(810)를 갖고/갖거나 정의하는 개방 마스크(800)의 비제한적인 예를 예시한다. 일부 비제한적인 실시예에서, 도시된 바와 같이, 개방 마스크(800)의 애퍼처(810)는 디바이스(100)의 사이즈보다 더 작아서, 마스크(800)가 디바이스(100) 상에 오버레이될 때, 마스크(800)는 디바이스(100)의 에지를 덮는다. 일부 비제한적인 실시예에서, 도시된 바와 같이, 디바이스(100)의 픽셀(들)(340)(및/또는 이의 서브 픽셀(들)(2541-2543))의 전부 및/또는 실질적으로 전부에 대응되는 발광 영역의 측방향 측면(들)(410)은 애퍼처(810)를 통해 노출되는 한편, 비노출 영역(820)은 디바이스(100)의 외측 에지(81)와 애퍼처(810) 사이에 형성된다. 일부 비제한적인 실시예에서, 디바이스(100)의 전기 접촉부 및/또는 다른 구성요소(미도시)는, 이러한 구성요소가 개방 마스크 증착 공정 전반에 걸쳐 실질적으로 영향을 받지 않은 상태로 유지되도록 이러한 비노출 영역(820)에 위치될 수 있다는 점이 당업자에 의해 이해될 것이다.
도 8b도 8a의 애퍼처(810)보다 더 작은, 내부에 형성된 애퍼처(811)를 구비하고/하거나 정의하는 개방 마스크(801)의 비제한적인 예를 도시하며, 마스크(801)가 디바이스(100) 상에 오버레이될 때, 마스크(801)는 적어도 일부 픽셀(들)(340)(및/또는 이의 서브 픽셀(들)(2541-2543))에 대응되는 발광 영역(들)의 적어도 측방향 측면(들)(815)을 덮는다. 도시된 바와 같이, 일부 비제한적인 실시예에서, 최외측 픽셀(들)(340)(및/또는 이의 서브 픽셀(들)(2541-2543))에 대응되는 발광 영역(들)의 측방향 측면(들)(815)은 디바이스(100)의 외측 에지(81)와 애퍼처(811) 사이에 형성된 디바이스(100)의 비노출 영역(813) 내에 위치되고, 증발된 선택적 코팅 재료(712)가 비노출 영역(813)에 입사하는 것을 방지하기 위해 개방 마스크 증착 공정 동안 마스킹된다.
도 8c는, 적어도 일부 픽셀(들)(340)(및/또는 이의 서브 픽셀(들)(2541-2543))에 대응되는 발광 영역(들)의 측방향 측면(들)(816)을 노출시키면서, 적어도 일부 픽셀(들)(340)(및/또는 이의 서브 픽셀(들)(2541-2543))에 대응되는 발광 영역(들)의 측방향 측면(들)(815)을 덮는 패턴을 정의하는, 내부에 형성된 애퍼처(812)를 구비하고/하거나 정의하는 개방 마스크(802)의 비제한적인 예를 예시한다. 도시된 바와 같이, 일부 비제한적인 실시예에서, 적어도 일부 픽셀(들)(340)(및/또는 이의 서브 픽셀(들)(2541-2543))에 대응되는 발광 영역(들)의 측방향 측면(들)(815)은 디바이스(100)의 비노출 영역(814) 내에 위치되고, 증발된 선택적 코팅 재료(712)가 비노출 영역(814)에 입사하는 것을 방지하기 위해 개방 마스크 증착 공정 동안 마스킹된다.
도 8a 내지 도 8c에서, 최외곽 픽셀(340)(및/또는 이의 서브 픽셀(들)(2541-2543))의 적어도 일부에 대응되는 발광 영역(들)의 측방향 측면(815)은, 예시된 바와 같이, 마스킹되었으나, 일부 비제한적인 실시예에서, 개방 마스크(800-802)의 애퍼처는 디바이스(100)의 다른 발광 영역(들)의 측방향 측면(410) 및/또는 비발광 영역(들)의 측방향 측면(420)을 마스킹하도록 성형될 수 있다는 점을 당업자는 이해할 것이다.
또한, 도 8a 내지 도 8c는 단일 애퍼처(810-812)를 갖는 개방 마스크(800-802)를 도시하나, 이러한 개방 마스크(800-802)는, 일부 비제한적인 실시예(미도시)에서, 디바이스(100)의 하부 재료의 노출 표면(111)의 다수의 영역을 노출시키기 위한 추가 애퍼처(미도시)를 가질 수 있다는 점을 당업자는 이해할 것이다.
도 8d는 복수의 애퍼처(817a-817d)를 갖고/갖거나 정의하는 개방 마스크(803)의 비제한적인 실시예를 예시한다. 애퍼처(817a-817d)는, 일부 비제한적인 실시예에서, 다른 영역(822)을 마스킹하면서 디바이스(100)의 특정 영역(821)을 선택적으로 노출시키도록 위치된다. 일부 비제한적인 실시예에서, 적어도 일부 픽셀(들)(340)(및/또는 이의 서브 픽셀(들)(2541-2543))에 대응되는 특정 발광 영역(들)의 측방향 측면(819)은 영역(821)의 애퍼처(817a-817d)를 통해 노출되는 한편, 적어도 하나의 일부 픽셀(들)(340)(및/또는 이의 서브 픽셀(들)(2541-2543))에 대응되는 다른 발광 영역(들)의 측방향 측면(818)은 영역(822) 내에 있고 따라서 마스킹된다.
도 9는, 한정됨 없이 포함하는, 도 7의 증발 공정 700에 의한 제1 부분(701) 상에 선택적으로 증착된 NIC(910)가 실질적으로 없는 하부 재료의 노출 표면(111)(도면에서는 설명의 편의를 위해 단지 기판(110))의 제2 부분(703) 상에 전도성 코팅물(930)을 선택적으로 증착하기 위한 챔버(70)에서의, 전체적으로 900으로 도시된, 증발 공정의 결과의 비제한적인 실시예를 예시하는 예시적인 개략도이다. 일부 비제한적인 실시예에서, 제2 부분(703)은 제1 부분(701) 너머에 있는 노출 표면(111)의 부분을 포함한다.
NIC(910)가 하부 재료의 노출 표면(111)(도면에서, 기판(110))의 제1 부분(701) 상에 증착되면, 전도성 코팅물(930)은 NIC(910)가 실질적으로 없는 노출 표면(111)의 제2 부분(703) 상에 증착될 수 있다.
공정 900에서, 일정량의 전도성 코팅 재료(931)는, 전도성 코팅 재료(931)를 증발시키고/시키거나 승화(932)시키기 위해 진공 하에서 가열된다. 일부 비제한적인 실시예에서, 전도성 코팅 재료(931)는 전도성 코팅물(930)을 형성하기 위해서 사용되는 재료를 전체적으로 그리고/또는 실질적으로 포함한다. 증발된 전도성 코팅 재료(932)는 제1 부분(701) 및 제2 부분(703)의 노출 표면(111)을 향해 화살표(91)로 표시된 방향을 포함하여 챔버(70) 전체에 걸쳐 분산된다. 증발된 전도성 코팅 재료(932)이 노출 표면(111)의 제2 부분(703)에 입사될 때, 전도성 코팅물(930)이 그 위에 형성된다.
일부 비제한적인 실시예에서, 공정 900에 대한 도면에 도시된 바와 같이, 전도성 코팅물(930)의 증착은 개방 마스크 및/또는 마스크 없는 증착 공정을 사용하여 수행될 수 있어, 전도성 코팅물(930)은 (전도성 코팅물(930)의) 처리된 표면을 생성하기 위해 실질적으로 하부 재료(도면에서, 기판(110))의 노출 표면(111) 전체에 걸쳐 형성된다.
일부 비제한적인 실시예에서, 전도성 코팅물(930)은, 전도성 코팅 재료(931)와 노출 표면(111) 사이에, 일부 비제한적인 실시예에서 개방 마스크일 수 있는 섀도우 마스크(미도시)의 개재함으로써, 하부 재료의 노출 표면(111)의 일 부분에만 선택적으로 증착될 수 있다.
실제로, 도 9에 도시된 바와 같이, 증발된 전도성 코팅 재료(932)는 제1 부분(701)에 걸쳐서 NIC(910)의 노출 표면(111)뿐만 아니라 실질적으로 NIC(910)이 없는 제2 부분(703)에 걸쳐서 기판(110)의 노출 표면(111) 모두에 입사된다.
제1 부분(701)에서 NIC(910)의 노출 표면(111)은 제2 부분(703)에서 기판(110)의 노출 표면(111)에 비해 상대적으로 낮은 초기 고착 확률(S 0)을 나타내기 때문에, 전도성 코팅물(930)은 NIC(910)가 실질적으로 없는 제2 부분(703)에서 기판(110)의 노출된 표면에만 실질적으로 선택적으로 증착된다. 대조적으로, 제1 부분(701)에 걸쳐서 NIC(910)의 노출 표면(111)에 입사되는 증발된 전도성 코팅 재료(932)는 도시된 바와 같이(933) 증착되지 않는 경향이 있으며, 제1 부분(701)에 걸쳐서 NIC(910)의 노출 표면(111)에는 전도성 코팅물(930)이 실질적으로 없다.
일부 비제한적인 실시예에서, 제2 부분(703)에서 기판(110)의 노출 표면(111) 상의 증발된 전도성 코팅 재료(932)의 초기 증착 속도는 제1 부분(701)에서 NIC(910)의 노출 표면(111) 상의 증발된 전도성 코팅 재료(932)의 초기 증착 속도의 약 200배 이상 및/또는 그 초과, 약 550배 이상 및/또는 그 초과, 약 900배 이상 및/또는 그 초과, 약 1,000배 이상 및/또는 그 초과, 약 1,500배 이상 및/또는 그 초과, 약 1,900배 이상 및/또는 그 초과, 그리고/또는 약 2,000배 이상 및/또는 그 초과일 수 있다.
도 10a 내지 도 10b는, 한정됨 없이 포함하는, 도 7의 증발 공정 700에 의한 제1 부분(701) 상에 선택적으로 증착된 NIC(910)가 실질적으로 없는 하부 재료의 노출 표면(111)(도면에서는 설명의 편의를 위해 단지 기판(110))의 제2 부분(703) 상에 전도성 코팅물(930)을 선택적으로 증착하기 위한 챔버(70)에서의, 전체적으로 1000으로 도시된, 증발 공정의 비제한적인 실시예를 예시한다.
도 10a는 공정 1000의 스테이지 1001을 설명하며, 여기서 NIC(910)가 하부 재료(도면에서 기판(110))의 노출 표면(111)의 제1 부분(701) 상에 증착되면, NPC(1020)가 노출 표면(111)의 NPC 부분(1002) 상에 증착될 수 있다. 도면에서, 비제한적인 실시예로서, NPC 부분(1002)은 제1 부분(701) 내에서 완전히 연장된다. 결과적으로, 도면에서, 비제한적인 실시예로서, 제2 부분(703)은 제1 부분(701) 너머에 있는 노출 표면(111)의 부분을 포함한다.
스테이지 1001에서, 일정량의 NPC 재료(1021)는 NPC 재료(1021)를 증발시키고/시키거나, 승화(1022)시키기 위해서 진공 하에서 가열된다. 일부 비제한적인 실시예에서, NPC 재료(1021)는 NPC(1020)을 형성하기 위해서 사용되는 재료를 전체적으로 그리고/또는 실질적으로 포함한다. 증발된 NPC 재료(1022)는 제1 부분(701) 및 NPC 부분(1002)의 노출 표면(111)을 향해 화살표(101)로 표시된 방향을 포함하여 챔버(70) 전체에 걸쳐 분산된다. 증발된 NPC 재료(1022)가 노출 표면(111)의 NPC 부분(1002)에 입사되면, NPC(1020)가 그 위에 형성된다.
일부 비제한적인 실시예에서, NPC 재료(1021)의 증착은 개방 마스크 및/또는 마스크 없는 증착 기술을 사용하여 수행될 수 있어, NPC(1020)는 (NPC(1020)의) 처리된 표면을 생성하기 위해 실질적으로 하부 재료(도면에서, NIC(910))의 노출 표면(111) 전체에 걸쳐 형성된다.
일부 비제한적인 실시예에서, 스테이지 1001에 대한 도면에 도시된 바와 같이, NPC(1020)은, NPC 재료(1021)와 노출 표면(111) 사이에, 일부 비제한적인 실시예에서, FMM일 수 있는 섀도우 마스크(1025)의 개재에 의해, 노출 표면(111)의(도면에서, NIC(910)의) 일 부분에만, 예시된 예에서, NPC 부분(1002)에만, 선택적으로 증착될 수 있다. 섀도우 마스크(1025)는 이를 통해 연장되는 적어도 하나의 애퍼처(1026)를 구비하여, 증발된 NPC 재료(1022)의 일 부분이 애퍼처(1026)를 통과하고 (도면에서, 비제한적인 예로서, NIC(910)의) 노출 표면(111)에 입사하여 NPC(1020)을 형성한다. 증발된 NPC 재료(1022)가 애퍼처(1026)를 통과하지 않고 섀도우 마스크(1025)의 표면(1027)에 입사되는 경우, 이것은 NPC 부분(1002) 내에 NPC(1020)를 형성하도록 노출 표면(111) 상에 배치되는 것으로부터 배제된다. 따라서 NPC 부분(1002) 너머에 있는 노출 표면(111)의 부분(1003)에는 NPC(1020)가 실질적으로 없다. 일부 비제한적인 실시예(미도시)에서, 섀도우 마스크(1025)에 입사된 NPC 재료(1021)는 섀도우 마스크의 표면(1027) 상에 증착될 수 있다.
제1 부분(701)에서 NIC(910)의 노출 표면(111)은 전도성 코팅물(930)에 대해 상대적으로 낮은 초기 고착 확률(S 0)을 나타내지만, 일부 비제한적인 실시예에서, NPC 코팅물(1020)이 NPC 부분(1002)에서 노출된 표면(도면에서 NIC(910)의) 상에 여전히 선택적으로 증착되도록 NPC 코팅물(1020)에 대해 반드시 이와 같지 않을 수 있다.
따라서, NPC(1020)의 증착이 완료되면 패턴화된 표면이 생성된다.
도 10b는 공정 1000의 스테이지 1004를 설명하며, 이 스테이지에서, NIC(910)가 하부 재료(도면에서, 기판(110))의 노출 표면(111)의 제1 부분(701) 상에 증착되고, NPC(1020)가 노출 표면(111)의(도면에서, NIC(910)의) NPC 부분(1002) 상에 증착되면, 전도성 코팅물(930)은 NPC 부분(1002) 및 노출 표면(111)(도면에서 기판(110))의 제2 부분(703) 상에 증착될 수 있다.
스테이지 1004에서, 일정량의 전도성 코팅 재료(931)는, 전도성 코팅 재료(931)를 증발시키고/시키거나 승화(932)시키기 위해 진공 하에서 가열된다. 일부 비제한적인 실시예에서, 전도성 코팅 재료(931)는 전도성 코팅물(930)을 형성하기 위해서 사용되는 재료를 전체적으로 그리고/또는 실질적으로 포함한다. 증발된 전도성 코팅 재료(932)는 제1 부분(701)의, NPC 부분(1002)의, 그리고 제2 부분(703)의 노출 표면(111)을 향해 화살표(102)로 표시된 방향을 포함하여 챔버(70) 전체에 걸쳐 분산된다. 증발된 전도성 코팅 재료(932)가 노출 표면(111)의(NPC(1020)의) NPC 부분(1002) 및 노출 표면(111)의(기판(110)의) 제2 부분(703), 즉, NIC(910)의 노출 표면(111) 이외의 부분 상에 입사되면, 전도성 코팅물(930)이 그 위에 형성된다.
일부 비제한적인 실시예에서, 스테이지 1004에 대한 도면에 도시된 바와 같이, 전도성 코팅물(930)의 증착은 개방 마스크 및/또는 마스크 없는 증착 공정을 사용하여 수행될 수 있어, 전도성 코팅물(930)은 (전도성 코팅물(930)의) 처리된 표면을 생성하기 위해 실질적으로 하부 재료(하부 재료가 NIC(910)인 경우 이외)의 노출 표면(111) 전체에 걸쳐 형성된다.
일부 비제한적인 실시예에서, 전도성 코팅물(930)은, 전도성 코팅 재료(931)와 노출 표면(111) 사이에, 일부 비제한적인 실시예에서 개방 마스크일 수 있는 섀도우 마스크(미도시)의 개재함으로써, 하부 재료의 노출 표면(111)의 일 부분에만 선택적으로 증착될 수 있다.
실제로, 도 10b에 도시된 바와 같이, 증발된 전도성 코팅 재료(932)은, NPC 부분(1002) 너머에 있는 제1 부분(701)에 걸쳐 NIC(910)의 노출 표면(111)뿐만 아니라, NPC 부분(1002)에 걸쳐 NPC(1020)의 노출 표면(111) 및 NIC(910)가 실질적으로 없는 제2 부분(703)에 걸쳐 기판(110)의 노출 표면(111) 모두에 입사된다.
NPC 부분(1002) 너머에 있는 제1 부분(701)에서 NIC(910)의 노출 표면(111)은 제2 부분(703)에서 기판(110)의 노출 표면(111)에 비해 상대적으로 낮은 초기 고착 확률(S 0)을 나타내기 때문에, 그리고/또는 NPC 부분(1002)의 NPC(1020)의 노출 표면(111)은, NPC 부분(1002) 너머에 있는 제1 부분(701)에서 NIC(910)의 노출 표면(111) 및 제2 부분(703)에서 기판(110)의 노출 표면(111) 모두에 비해 상대적으로 높은 초기 고착 확률(S 0)을 나타내기 때문에, 전도성 코팅물(930)은 NPC 부분(1002) 및 제2 부분(703)에서 기판(110)의 노출된 표면에만 실질적으로 선택적으로 증착되며, 두 부분 모두는 NIC(910)가 실질적으로 없다. 대조적으로, NPC 부분(1002) 너머에 있는 제1 부분(701)에 걸쳐서 NIC(910)의 노출 표면(111)에 입사되는 증발된 전도성 코팅 재료(932)는 도시된 바와 같이(823) 증착되지 않는 경향이 있으며, NPC 부분(1002) 너머에 있는 제1 부분(701)에 걸쳐서 NIC(910)의 노출 표면(111)에는 전도성 코팅물(930)이 실질적으로 없다.
따라서, 전도성 코팅물(930)의 증착이 완료되면 패턴화된 표면이 생성된다.
도 11a 내지 도 11b는, 한정됨 없이 포함하는, 도 7의 증발 공정 700에 의한 제1 부분(701) 상에 선택적으로 증착된 NIC(910)가 실질적으로 없는 하부 재료의 노출 표면(111)의 제2 부분(1103)(도 11c) 상에 전도성 코팅물(930)을 선택적으로 증착하기 위한 챔버(70)에서의, 전체적으로 1100으로 도시된, 증발 공정의 비제한적인 실시예를 예시한다.
도 11a는 공정 1100의 스테이지 1001을 설명하며, 여기에서, 일정량의 NPC 재료(1021)는 NPC 재료(1021)를 증발시키고/시키거나, 승화(1022)시키기 위해서 진공 하에서 가열된다. 일부 비제한적인 실시예에서, NPC 재료(1021)는 NPC(1020)을 형성하기 위해서 사용되는 재료를 전체적으로 그리고/또는 실질적으로 포함한다. 증발된 NPC 재료(1022)는 노출 표면(111)(도면에서 기판(110))을 향해 화살표(1110)로 표시된 방향을 포함하여 챔버(70) 전체에 걸쳐 분산된다. 증발된 NPC 재료(1022)이 노출 표면(111) 상에, 즉 NPC 부분(1002)에 입사되면, NPC(1020)가 그 위에 형성된다.
일부 비제한적인 실시예에서, NPC 재료(1021)의 증착은 개방 마스크 및/또는 마스크 없는 증착 공정을 사용하여 수행될 수 있어, NPC(1020)는 (NPC(1020)의) 처리된 표면을 생성하기 위해 실질적으로 하부 재료(도면에서, 기판(110))의 노출 표면(111) 전체에 걸쳐 형성된다.
일부 비제한적인 실시예에서, 스테이지 1001에 대한 도면에 도시된 바와 같이, NPC(1020)은, NPC 재료(1021)와 노출 표면(111) 사이에, 일부 비제한적인 실시예에서, FMM일 수 있는 섀도우 마스크(1025)의 개재에 의해, 노출 표면(111)의 일 부분에만, 예시된 예에서, NPC 부분(1002)에만, 선택적으로 증착될 수 있다. 섀도우 마스크(1025)는 이를 통해 연장되는 적어도 하나의 애퍼처(1026)를 구비하여, 증발된 NPC 재료(1022)의 일 부분이 애퍼처(1026)를 통과하고 노출 표면(111)에 입사하여 NPC(1020)을 형성한다. 증발된 NPC 재료(1022)가 애퍼처(1026)를 통과하지 않고 섀도우 마스크(1025)의 표면(1027)에 입사되는 경우, 이것은 NPC 부분(1002) 너머에 있는 노출 표면(111)의 부분(703) 내에 NPC(1020)를 형성하도록 노출 표면(111) 상에 배치되는 것으로부터 배제된다. 따라서 부분(703)에는 NPC(1020)가 실질적으로 없다. 일부 비제한적인 실시예(미도시)에서, 섀도우 마스크(1025)에 입사된 NPC 재료(1021)는 섀도우 마스크의 표면(1027) 상에 증착될 수 있다.
따라서, NPC(1020)의 증착이 완료되면 패턴화된 표면이 생성된다.
도 11b는 공정 1100의 스테이지 1102를 설명하며, 여기서 NPC(1020)가 하부 재료(도면에서 기판(110))의 노출 표면(111)의 NPC 부분(1002) 상에 증착되면, NIC(910)가 노출 표면(111)의 제1 부분(701) 상에 증착될 수 있다. 도면에서, 비제한적인 실시예로서, 제1 부분(701)은 NPC 부분(1002) 내에서 완전히 연장된다. 결과적으로, 도면에서, 비제한적인 실시예로서, 제2 부분(1103)은 제1 부분(701) 너머에 있는 노출 표면(111)의 부분을 포함한다.
스테이지 1102에서, 일정량의 NIC 재료(1111)는 NIC 재료(1111)를 증발시키고/시키거나, 승화(1112)시키기 위해서 진공 하에서 가열된다. 일부 비제한적인 실시예에서, NIC 재료(1111)는 NIC(910)를 형성하기 위해서 사용되는 재료를 전체적으로 그리고/또는 실질적으로 포함한다. 증발된 NIC 재료(1112)는 제1 부분(701)의, 제1 부분(701)을 넘어 연장되는 NPC 부분(1002)의, 그리고 제2 부분(703)의 노출 표면(111)을 향해 화살표(1120)로 표시된 방향을 포함하여 챔버(70) 전체에 걸쳐 분산된다. 증발된 NIC 재료(1112)가 노출 표면(111)의 제1 부분(701)에 입사되면, NIC(910)가 그 위에 형성된다.
일부 비제한적인 실시예에서, NIC 재료(1111)의 증착은 개방 마스크 및/또는 마스크 없는 증착 공정을 사용하여 수행될 수 있어, NIC(910)는 (NIC(910)의) 처리된 표면을 생성하기 위해 실질적으로 하부 재료의 노출 표면(111) 전부에 걸쳐 형성된다.
일부 비제한적인 실시예에서, 스테이지 1102에 대한 도면에 도시된 바와 같이, NIC(910)은, NIC 재료(1111)와 노출 표면(111) 사이에, 일부 비제한적인 실시예에서, FMM일 수 있는 섀도우 마스크(1115)의 개재에 의해, 노출 표면(111)의(도면에서, NPC(1020)의) 일 부분에만, 예시된 예에서, 제1 부분(701)에만, 선택적으로 증착될 수 있다. 섀도우 마스크(1115)는 이를 통해 연장되는 적어도 하나의 애퍼처(1116)를 구비하여, 증발된 NIC 재료(1112)의 일 부분이 애퍼처(1116)를 통과하고 (도면에서, 비제한적인 예로서, NPC(1020)의) 노출 표면(111)에 입사하여 NIC(910)을 형성한다. 증발된 NIC 재료(1112)가 애퍼처(1116)를 통과하지 않고 섀도우 마스크(1115)의 표면(1117)에 입사되는 경우, 이것은 제1 부분(701) 너머의 부분(1003) 내에 NIC(910)를 형성하도록 노출 표면(111) 상에 배치되는 것으로부터 배제된다. 따라서, 제1 부분(701) 너머에 있는 노출 표면(111)의 부분(1003)에는 NIC(910)가 실질적으로 없다. 일부 비제한적인 실시예(미도시)에서, 섀도우 마스크(1115)에 입사된 NIC 재료(1112)는 섀도우 마스크의 표면(1117) 상에 증착될 수 있다.
NPC 부분(1002)에서 NPC(1020)의 노출 표면(111)은 전도성 코팅물(930)에 대해 상대적으로 높은 초기 고착 확률(S 0)을 나타내지만, 일부 비제한적인 실시예에서, NIC 코팅물(910)에 대해 반드시 이와 같지 않을 수 있다. 그럼에도 불구하고, 일부 비제한적인 실시예에서, NIC 코팅물(910)에 대한 이러한 친화성은 NIC 코팅물(910)이 제1 부분(701)에서 노출 표면(111)(도면에서, NPC(1020)의) 상에 여전히 선택적으로 증착되도록 될 수 있다.
따라서, NIC(910)의 증착이 완료되면 패턴화된 표면이 생성된다.
도 11c는 공정 1100의 스테이지 1104를 설명하며, 이 스테이지에서, NIC(910)가 하부 재료(도면에서, NPC(1020))의 노출 표면(111)의 제1 부분(701) 상에 증착되면, 전도성 코팅물(930)은 노출 표면(111)의(도면에서, NPC 부분(1002) 너머의 부분(703)에 걸쳐 기판(110)의, 그리고 제1 부분(701) 너머의 NPC 부분(1002)에 걸쳐 NPC(1020)의) 제2 부분(1103) 상에 증착될 수 있다.
스테이지 1104에서, 일정량의 전도성 코팅 재료(931)는, 전도성 코팅 재료(931)를 증발시키고/시키거나 승화(932)시키기 위해 진공 하에서 가열된다. 일부 비제한적인 실시예에서, 전도성 코팅 재료(931)는 전도성 코팅물(930)을 형성하기 위해서 사용되는 재료를 전체적으로 그리고/또는 실질적으로 포함한다. 증발된 전도성 코팅 재료(932)는 제1 부분(701)의, NPC 부분(1002)의, 그리고 NPC 부분(1002) 너머의 부분(703)의 노출 표면(111)을 향해 화살표(1130)로 표시된 방향을 포함하여 챔버(70) 전체에 걸쳐 분산된다. 증발된 전도성 코팅 재료(932)가 제1 부분(701) 너머의 노출 표면(111)의(NPC(1020)의) NPC 부분(1002) 및 노출 표면(111)의(기판(110)의) NPC 부분(1002) 너머의 부분(703), 즉, NIC(910)의 노출 표면(111) 이외의 제2 부분(1103) 상에 입사되면, 전도성 코팅물(930)이 그 위에 형성된다.
일부 비제한적인 실시예에서, 스테이지 1104에 대한 도면에 도시된 바와 같이, 전도성 코팅물(930)의 증착은 개방 마스크 및/또는 마스크 없는 증착 공정을 사용하여 수행될 수 있어, 전도성 코팅물(930)은 (전도성 코팅물(930)의) 처리된 표면을 생성하기 위해 실질적으로 하부 재료(하부 재료가 NIC(910)인 경우 이외)의 노출 표면(111) 전체에 걸쳐 형성된다.
일부 비제한적인 실시예에서, 전도성 코팅물(930)은, 전도성 코팅 재료(931)와 노출 표면(111) 사이에, 일부 비제한적인 실시예에서 개방 마스크일 수 있는 섀도우 마스크(미도시)의 개재함으로써, 하부 재료의 노출 표면(111)의 일 부분에만 선택적으로 증착될 수 있다.
실제로, 도 11c에 도시된 바와 같이, 증발된 전도성 코팅 재료(932)은, NPC 부분(1002) 너머에 있는 제1 부분(701)에 걸쳐 NIC(910)의 노출 표면(111)뿐만 아니라, NPC 부분(1002)에 걸쳐 NPC(1020)의 노출 표면(111) 및 NPC 부분(1002) 너머에 있는 부분(703)에 걸쳐 기판(110)의 노출 표면(111) 모두에 입사된다.
제1 부분(701)에서 NIC(910)의 노출 표면(111)은, NPC 부분(1002) 너머에 있는 부분(703)에서 기판(110)의 노출 표면(111)에 비해 상대적으로 낮은 초기 고착 확률(S 0)을 나타내기 때문에, 그리고/또는 제1 부분(701) 너머에 있는 NPC 부분(1002)의 NPC(1020)의 노출 표면(111)은, 제1 부분(701) 너머에 있는 NIC(910)의 노출 표면(111) 및 NPC 부분(1002) 너머에 있는 부분(703)에서 기판(110)의 노출 표면(111) 모두에 비해 상대적으로 높은 초기 고착 확률(S 0)을 나타내기 때문에, 전도성 코팅물(930)은 제1 부분(701) 너머에 있는 NPC 부분(1002) 및 NPC 부분(1002) 너머에 있는 부분(703)에서 기판(110)의 노출된 표면 상에만 실질적으로 선택적으로 증착되며, 두 부분 모두는 NIC(910)가 실질적으로 없다. 대조적으로, 제1 부분(701)에 걸쳐서 NIC(910)의 노출 표면(111)에 입사되는 증발된 전도성 코팅 재료(932)는 도시된 바와 같이(1133) 증착되지 않는 경향이 있으며, 제1 부분(701)에 걸쳐서 NIC(910)의 노출 표면(111)에는 전도성 코팅물(930)이 실질적으로 없다.
따라서, 전도성 코팅물(930)의 증착이 완료되면 패턴화된 표면이 생성된다.
일부 비제한적인 실시예에서, 제2 부분(703)에서 기판(110)의 노출 표면(111) 상의 증발된 전도성 코팅 재료(932)의 초기 증착 속도는 제1 부분(701)에서 NIC(910)의 노출 표면(111) 상의 증발된 전도성 코팅 재료(932)의 초기 증착 속도의 약 200배 이상 및/또는 그 초과, 약 550배 이상 및/또는 그 초과, 약 900배 이상 및/또는 그 초과, 약 1,000배 이상 및/또는 그 초과, 약 1,500배 이상 및/또는 그 초과, 약 1,900배 이상 및/또는 그 초과, 그리고/또는 약 2,000배 이상 및/또는 그 초과일 수 있다.
도 12A 내지 C는 하부 재료의 노출 표면(111)(도면에서는, 설명의 편의를 위해 기판(110)) 상에, 일부 비제한적인 실시예에서 NIC(910) 및/또는 NPC(1020)일 수 있는 선택적 코팅물(710)을 선택적으로 증착하기 위한, 전체적으로 1200으로 도시된, 프린팅 공정의 비제한적인 실시예를 예시한다.
도 12A는 공정 1200의 일 스테이지를 설명하며, 여기서 돌출부(1211)를 갖는 스탬프(1210)는 돌출부(1211)의 노출된 표면(1212) 상에 선택적 코팅물(710)을 구비한다. 선택적 코팅물(710)이 다양한 적절한 메커니즘을 사용하여 돌출부 표면(1212)에 증착되고/되거나 도포될 수 있다는 점을 당업자는 이해할 것이다.
도 12B는 공정 100의 일 스테이지를 설명하며, 여기서 스탬프(1210)는 노출 표면(111)과 근접되어(1201), 선택적 코팅물(710)이 노출 표면(111)과 접촉되고 여기에 접착되도록 한다.
도 12C는 공정 1200의 일 스테이지를 설명하며, 여기서 스탬프(1210)는 노출 표면(111)으로부터 멀어지게 이동되고(1203), 노출 표면(111)에 도포된 선택적 코팅물(710)을 남겨둔다.
패턴화된 전극의 선택적 증착
전술된 것은, 일부 비제한적인 실시예에서, 제2 전극(140)(일부 비제한적인 실시예에서 캐소드(342)일 수 있음) 및/또는 보조 전극(1650)일 수 있는 패턴화된 전극을, 고온 전도성 코팅물(930) 증착 공정 내에서 FMM을 사용하지 않으면서, 형성하기 위해 적어도 하나의 전도성 코팅물(930)의 선택적 증착을 달성하기 위해 조합될 수 있다. 일부 비제한적인 실시예에서, 이러한 패터닝은 디바이스의 투과율을 허용하고/하거나 향상시킬 수 있다.
도 13은 평면도에서 예시의 패턴화된 전극(1300)을 도시하며, 이 도면에서, 제2 전극(140)은 전계발광 디바이스(1400)(도 14)에서 사용되기에 적합한 캐소드(342)로서 작용하며, 즉 패턴화된 전극(1300)을 제외하고, 디바이스(100)와 실질적으로 유사하다. 전극(1300)은 내부에 패터닝된 복수의 애퍼처(1220)를 갖거나 정의하는 단일의 연속적 구조체를 포함하는 패턴(1310)으로 형성되며, 여기서 애퍼처(1220)는 캐소드(342)가 없는 디바이스(100)의 영역에 대응된다.
도면에서, 비제한적인 실시예로서, 패턴(1310)은, 픽셀(들)(340)(및/또는 이의 서브 픽셀(들)(2541-2543))에 대응되는 발광 영역(들)의 측방향 측면(들)(410)과 이러한 발광 영역을 둘러싸는 픽셀(들)(340)(및/또는 이의 서브 픽셀(들)(2541-2543))에 대응되는 비발광 영역(들)의 측방향 측면(들)(420) 사이의 구별 없이, 디바이스(100)의 전체 측방향 범위에 걸쳐 배치된다. 따라서, 예시된 실시예는, 외부 입사광은, 본원에 개시된 바와 같이, 디바이스(100) 내부에서 생성된 광자의 방출(전면 발광, 배면 발광 및/또는 양면 발광)에 추가하여, 디바이스(100)를 통해 투과될 수 있도록 외부 표면에 입사되는 광에 대해 실질적으로 투과성인 디바이스(100)에 대응될 수 있다.
디바이스(100)의 투과율은, 한정됨 없이, 구멍(1220)의 평균 사이즈, 및/또는 구멍(1220)의 간격 및/또는 밀도를 포함하여, 채용된 패턴(1310)을 변경함으로써 조정 및/또는 수정될 수 있다.
이제 도 14를 참조하면, 도 13의 라인 14-14를 따라 취해진 디바이스(1400)의 단면도가 도시된다. 도면에서, 디바이스(1400)는 기판(110); 일부 비제한적인 실시예에서 애노드(341)일 수 있는 제1 전극(120); 및 유기층(130)을 포함하는 것으로 도시된다. 일부 비제한적인 실시예에서, 선택적 코팅물(710), 즉 NPC(1020)는 유기층(130)의 노출 표면(111)의 실질적으로 모두에 배치된다. 일부 비제한적인 실시예에서, NPC(1020)는 생략될 수 있다.
선택적 코팅물(710), 즉 NIC(910)는 하부 재료의 노출 표면(111) 상의 패턴(1310)에 실질적으로 대응되는 패턴으로 선택적으로 배치되며, 이 하부 재료는 도면에 도시된 바와 같이 NPC(1020)이지만, 일부 비제한적인 실시예에서, NPC가 생략된 경우, 유기층(130)일 수 있다.
도면에서 제2 전극(140)이고, 일부 비제한적인 예에서 캐소드(342)일 수 있는 패턴화된 전극(1300)을 형성하기에 적합한 전도성 코팅물(930)은, 고온 전도성 코팅 증착 공정 동안 어떠한 FMM을 사용하지 않는 개방형 마스크 및/또는 마스크 없는 증착 공정을 사용하여, 하부 재료의 노출 표면(111)의 실질적으로 모두에 배치된다. 하부 재료는 패턴(1310)에 배치된 NIC(910)의 영역, 및 NIC(910)가 증착되지 않은 패턴(1310)의 NPC(1020)의 영역(또는, 일부 비제한적인 실시예에서, NPC(1020)가 생략된 경우, 유기층(130))을 모두 포함한다. 일부 비제한적인 실시예에서, NIC(910)의 영역은 패턴(1310)에 도시된 애퍼처(1320)에 실질적으로 대응될 수 있는 한편, NPC(1020)의 영역(또는 NPC(1020)가 생략된 경우 유기층(130))은 패턴(1310)의 제2 부분(703)에 실질적으로 대응될 수 있다.
NIC(910)가 배치된 패턴(1310)의 이러한 영역(애퍼처(1320)에 대응됨)의 핵생성 억제 특성으로 인해, 이러한 영역에 배치된 전도성 코팅물(930)은 남아 있지 않는 경향이 있어, 패턴(1310)의 제2 부분(703)에 실질적으로 대응되는 전도성 코팅물(930)의 선택적 증착 패턴으로 귀결되며, 구멍(1320)에 대응되는 패턴(1310)의 이러한 영역에는 실질적으로 전도성 코팅물(930)이 없게 한다.
다시 말해서, 캐소드(342)를 형성할 전도성 코팅물(930)은 패턴(1310)에서 애퍼처(1320)를 둘러싸지만 점유하지 않는 NPC(1020)(또는, 일부 비제한적인 실시예에서, NPC(1020)가 생략된 경우, 유기층(130))의 이러한 영역에만 선택적으로 실질적으로 증착된다.
도 15a는 전극(1520, 1540)의 복수의 패턴을 도시하는 개략도를 평면도로 도시한다.
일부 비제한적인 실시예에서, 전극(1520)의 제1 패턴은, 제1 측방향으로 연장되는 복수의 세장형의 이격된 영역을 포함한다. 일부 비제한적인 실시예에서, 전극(1520)의 제1 패턴은 복수의 제1 전극(120)을 포함할 수 있고, 이 중 적어도 하나는, 일부 비제한적인 실시예에서, 애노드(341)일 수 있다. 일부 비제한적인 실시예에서, 전극의 제1 패턴(1520)을 포함하는 복수의 영역은 전기적으로 결합될 수 있다.
일부 비제한적인 실시예에서, 전극의 제2 패턴(1540)은, 제2 측방향으로 연장되는 복수의 세장형의 이격된 영역을 포함한다. 일부 비제한적인 실시예에서, 제2 측방향은 제1 측방향에 실질적으로 수직일 수 있다. 일부 비제한적인 실시예에서, 전극의 제2 패턴(1540)은 복수의 제2 전극(140)을 포함할 수 있고, 이 중 적어도 하나는, 일부 비제한적인 실시예에서, 캐소드(342)일 수 있다. 일부 비제한적인 실시예에서, 전극의 제2 패턴(1540)을 포함하는 복수의 영역은 전기적으로 결합될 수 있다.
일부 비제한적인 실시예에서, 전극의 제1 패턴(1520) 및 전극의 제2 패턴(1540)은, 전체적으로 1500으로 도시된, 디바이스의 일부를 형성할 수 있으며, 이 디바이스는 복수의 PMOLED 요소(1401)를 포함할 수 있다.
일부 비제한적인 실시예에서, 픽셀(들)(340)(및/또는 이의 서브 픽셀(들)(2541-2543))에 대응되는 발광 영역(들)의 측방향 측면(들)(1510)은 전극의 제1 패턴(1620)이 전극의 제2 패턴(1440)과 중첩되는 곳에 형성된다. 일부 비제한적인 실시예에서, 비발광 영역의 측방향 측면(들)(1530)은 측방향 측면(들)(1610) 이외의 임의의 측방향 측면에 대응된다.
일부 비제한적인 실시예에서, 전원(15)의 파지티브 단자일 수 있는 제1 단자는, 일부 비제한적인 실시예에서, 전극의 제1 패턴(1520) 중 적어도 하나에 전기적으로 결합된다. 일부 비제한적인 실시예에서, 제1 단자는 적어도 하나의 구동 회로(300)를 통해 전극의 제1 패턴(1520) 중 적어도 하나에 결합된다. 일부 비제한적인 실시예에서, 전원(15)의 네거티브 단자일 수 있는 제2 단자는, 일부 비제한적인 실시예에서, 전극의 제2 패턴(1540) 중 적어도 하나에 전기적으로 결합된다. 일부 비제한적인 실시예에서, 제2 단자는 적어도 하나의 구동 회로(300)를 통해 전극의 제2 패턴(1540) 중 적어도 하나에 결합된다.
이제 도 15b를 참조하면, 도 15a의 라인 15B-15B를 따라 취해진, 중간 증착 스테이지 1500b에서 디바이스(1500)의 단면도가 도시된다. 도면에서, 스테이지 1500b의 디바이스는 기판(110)을 포함하는 것으로 도시된다. 일부 비제한적인 실시예에서, 선택적 코팅물(710), 즉 NPC(1020)는 기판(110)의 노출 표면(111)의 실질적으로 모두에 배치된다. 일부 비제한적인 실시예에서, NPC(1020)는 생략될 수 있다.
선택적 코팅물(710), 즉 NIC(910)는 하부 재료의 노출 표면(111) 상의 전극의 제1 패턴(1520)에 실질적으로 대응되는 패턴으로 선택적으로 배치되며, 이 하부 재료는 도면에 도시된 바와 같이 NPC(1020)이지만, 일부 비제한적인 실시예에서, NPC가 생략된 경우, 기판(110)일 수 있다.
도면에서 제1 전극(120)이고, 일부 비제한적인 예에서 애노드(341)일 수 있는 전극의 제1 패턴(1520)을 형성하기에 적합한 전도성 코팅물(930)은, 고온 전도성 코팅 증착 공정 동안 어떠한 FMM을 사용하지 않는 개방형 마스크 및/또는 마스크 없는 증착 공정을 사용하여, 하부 재료의 노출 표면(111)의 실질적으로 모두에 배치된다. 하부 재료는 제1 패턴(1520)에 배치된 NIC(910)의 영역, 및 NIC(910)가 증착되지 않은 제1 패턴(1520)의 NPC(1020)의 영역(또는, 일부 비제한적인 실시예에서, NPC(1020)가 생략된 경우, 기판(110))을 모두 포함한다. 일부 비제한적인 실시예에서, NPC(1020)(또는, NPC(1020)가 생략된 경우, 기판(110))의 영역은 제1 패턴(1520)의 세장형의 이격된 영역에 실질적으로 대응될 수 있는 한편, NIC(910)의 영역은 그 사이의 갭에 실질적으로 대응될 수 있다.
NIC(910)가 배치된 제1 패턴(1520)의 영역(그 사이의 갭에 대응됨)의 핵생성 억제 특성으로 인해, 이러한 영역들 상에 배치된 전도성 코팅물(930)은 남아 있지 않은 경향이 있어서, 제1 패턴(1520)의 세장형의 이격된 영역에 실질적으로 대응되는 전도성 코팅물(930)의 선택적 증착의 패턴으로 귀결되며, 이격된 영역 사이의 갭에는 전도성 코팅물(930)이 실질적으로 없게 한다.
다시 말해서, 전극의 제1 패턴(1520)을 형성할 전도성 코팅물(930)은 제1 패턴(1520)의 세장형의 이격된 영역을 정의하는 NPC(1020)의 이러한 영역(또는, 일부 비제한적인 실시예에서, NPC(1020)가 생략된 경우, 기판(110))에만 실질적으로 선택적으로 증착된다.
이제 도 15c를 참조하면, 도 15a의 라인 15C-15C를 따라 취해진 디바이스(1500)의 단면도가 도시된다. 도면에서, 디바이스(1500)는 기판(110); 일부 비제한적인 실시예에서 애노드(341)일 수 있는 도 15b에 도시된 바와 같이 증착된 전극의 제1 패턴(1520); 및 유기층(들)(130)을 포함하는 것으로 도시된다.
일부 비제한적인 실시예에서, 유기 층(들)(130)은 디바이스(1500)의 실질적으로 모든 측방향 측면(들)에 걸쳐 공통 층으로서 제공될 수 있다. 일부 비제한적인 실시예에서, 유기 층(들)(130)은, 한정됨 없이, HIL(131), HTL(133), EL(135), ETL(137) 및/또는 EIL(139)을 포함하는 유기 및/또는 무기 재료의 임의의 수의 층을 포함할 수 있다.
일부 비제한적인 실시예에서, 선택적 코팅물(710), 즉 NPC(1020)는 유기층(130)의 노출 표면(111)의 실질적으로 모두에 배치된다. 일부 비제한적인 실시예에서, NPC(1020)는 생략될 수 있다.
선택적 코팅물(710), 즉 NIC(910)는 하부 재료의 노출 표면(111) 상의 전극의 제2 패턴(1540)에 실질적으로 대응되는 패턴으로 선택적으로 배치되며, 이 하부 재료는 도면에 도시된 바와 같이 NPC(1020)이지만, 일부 비제한적인 실시예에서, NPC가 생략된 경우, 유기층(130)일 수 있다.
도면에서 제2 전극(140)이고, 일부 비제한적인 예에서 캐소드(342)일 수 있는 전극의 제2 패턴(1540)을 형성하기에 적합한 전도성 코팅물(930)은, 고온 전도성 코팅 증착 공정 동안 어떠한 FMM을 사용하지 않는 개방형 마스크 및/또는 마스크 없는 증착 공정을 사용하여, 하부 재료의 노출 표면(111)의 실질적으로 모두에 배치된다. 하부 재료는 제2 패턴(1540)에 배치된 NIC(910)의 영역, 및 NIC(910)가 증착되지 않은 제2 패턴(1540)의 NPC(1020)의 영역(또는, 일부 비제한적인 실시예에서, NPC(1020)가 생략된 경우, 유기층(130))을 모두 포함한다. 일부 비제한적인 실시예에서, NPC(1020)(또는, NPC(1020)가 생략된 경우, 유기층(130))의 영역은 제2 패턴(1540)의 세장형의 이격된 영역에 실질적으로 대응될 수 있는 한편, NIC(910)의 영역은 그 사이의 갭에 실질적으로 대응될 수 있다.
NIC(910)가 배치된 제2 패턴(1540)의 영역(그 사이의 갭에 대응됨)의 핵생성 억제 특성으로 인해, 이러한 영역들 상에 배치된 전도성 코팅물(930)은 남아 있지 않은 경향이 있어서, 제2 패턴(1540)의 세장형의 이격된 영역에 실질적으로 대응되는 전도성 코팅물(930)의 선택적 증착의 패턴으로 귀결되며, 이격된 영역 사이의 갭에는 전도성 코팅물(930)이 실질적으로 없게 한다.
다시 말해서, 전극의 제2 패턴(1540)을 형성할 전도성 코팅물(930)은 제2 패턴(1540)의 세장형의 이격된 영역을 정의하는 NPC(1020)의 이러한 영역(또는, 일부 비제한적인 실시예에서, NPC(1020)가 생략된 경우, 유기층(130))에만 실질적으로 선택적으로 증착된다.
일부 비제한적인 실시예에서, 전극의 제1 패턴 및/또는 전극의 제2 패턴(1540) 중 하나 또는 둘 다를 형성하기 위해 이후에 도포되는 NIC(910)의 그리고 전도성 코팅물(930)의 두께는, 한정됨 없이, 원하는 도포 및 원하는 성능 특성을 포함하는 다양한 파라미터에 따라 변할 수 있다. 일부 비제한적인 실시예에서, NIC(910)의 두께는 이후에 도포되는 전도성 코팅물(930)의 두께와 비슷하고/하거나 실질적으로 더 작을 수 있다. 이후에 도포되는 전도성 코팅의 선택적 패터닝을 달성하기 위해 비교적 얇은 NIC(910)를 사용하는 것은, 한정됨 없이, PMOLED 디바이스를 포함하는 가요성 디바이스(1500)를 제공하는 데 적합할 수 있다. 일부 비제한적인 실시예에서, 상대적으로 얇은 NIC(910)는, 배리어 코팅물(1550)이 도포될 수 있는 상대적으로 평평한 표면을 제공할 수 있다. 일부 비제한적인 실시예에서, 배리어 코팅물(1550)의 도포를 위해 이러한 비교적 평평한 표면을 제공하는 것은 이러한 표면에 대한 배리어 코팅물(1550)의 접착을 증가시킬 수 있다.
제1 패턴의 전극(1520) 중 적어도 하나 및 제2 패턴의 전극(1540) 중 적어도 하나는 전원(15)에, 직접적으로든 그리고/또는, 일부 비제한적인 실시예에서, 픽셀(들)(340)에 대응되는 발광 영역(들)의 측방향 측면(들)(1510)로부터 광자 방출을 제어하기 위해 각각의 구동 회로(들)(300)(및/또는 이의 서브 픽셀(들)(2541-2543))를 통해서든, 전기적으로 연결될 수 있다.
도 15a 내지 도 15c에 도시된 전극의 제2 패턴(1540)으로 제2 전극(140)을 형성하는 공정이, 일부 비제한적인 실시예에서, 유사한 방식으로 디바이스(1500)를 위한 보조 전극(1650)을 형성하기 위해서 사용될 수 있다는 점을 당업자는 이해할 것이다. 일부 비제한적인 실시예에서, 제2 전극(140)은 공통 전극을 포함할 수 있으며, 이는, 일부 비제한적인 실시예에서, 캐소드(342)일 수 있으며, 보조 전극(1650)은 전극의 제2 패턴(1540)으로 증착될 수 있고, 일부 비제한적인 실시예에서, 제2 전극(140) 위 그리고/또는, 일부 비제한적인 실시예에서, 제2 전극 아래에 전기적으로 결합될 수 있다. 일부 비제한적인 실시예에서, 이러한 보조 전극(1650)에 대한 전극의 제2 패턴(1540)은, 제2 패턴(1540)의 세장형의 이격된 영역이 실질적으로, 픽셀(들)(340)(및/또는 이의 서브 픽셀(들)(2541-2543))에 대응되는 발광 영역(들)의 측방향 측면(들)(410)을 둘러싸는 비발광 영역(들)의 측면(들)(420) 내에 놓이도록 될 수 있다. 일부 비제한적인 실시예에서, 이러한 보조 전극(1650)에 대한 전극의 제2 패턴(1540)은, 제2 패턴(1540)의 세장형의 이격된 영역이 실질적으로, 픽셀(들)(340)(및/또는 이의 서브 픽셀(들)(2541-2543))에 대응되는 발광 영역(들)의 측방향 측면(들)(410) 및/또는 이들을 둘러싸는 비발광 영역(들)의 측방향 측면(들)(420) 내에 놓이도록 될 수 있다.
도 16은 디바이스(100)와 실질적으로 유사한 디바이스(1600)의 예시적인 단면도를 도시하나, 비제한적인 실시예에서, 캐소드(342)일 수 있는 제2전극(140)과 전기적으로 결합되는(미도시) 상기 패턴으로 배치된 적어도 하나의 보조전극(1650)을 더 포함한다.
디바이스(1600)는 기판(110); 일부 비제한적인 실시예에서 애노드(341)일 수 있는 제1 전극(120); 및 유기층(130)을 포함하는 것으로 도시된다.
일부 비제한적인 실시예에서, 선택적 코팅물(710), 즉 NPC(1020)는 유기층(130)의 노출 표면(111)의 실질적으로 모두에 배치된다. 일부 비제한적인 실시예에서, NPC(1020)는 생략될 수 있다.
일부 비제한적인 실시예에서, 캐소드(342)일 수 있는 제2 전극(140)은 NPC(1020)(또는, NPC(1020)가 생략된 경우, 유기층(130))의 노출 표면의 실질적으로 모두에 배치된다.
일부 비제한적인 실시예에서, 특히, 전면 발광 디바이스(1600)에서, 일부 비제한적인 실시예에서, 캐소드(342)일 수 있는 제2 전극(140)은, 비제한적 실시예로서, 제2 전극(140)의 존재와 관련된 광학적 간섭(한정됨 없이, 감쇠, 반사 및/또는 확산을 포함함)을 감소시키기 위해 전도성 코팅물(930)(미도시)의 비교적 얇은 층을 증착함으로써 형성될 수 있다. 일부 비제한적인 실시예에서, 다른 곳에서 논의된 바와 같이, 일부 비제한적인 실시예에서, 캐소드(342)일 수 있는 제2 전극(140)의 감소된 두께는 일반적으로 제2 전극(140)의 시트 저항을 증가시킬 수 있으며, 이는, 일부 비제한적인 실시예에서, 디바이스(1600)의 성능 및/또는 효율성을 감소시킬 수 있다. 제2 전극(140)에 전기적으로 결합된 보조 전극(1650)을 제공함으로써, 시트 저항, 및 따라서, 제2 전극(140)과 연관된 IR 강하가, 일부 비제한적인 실시예에서, 감소될 수 있다.
일부 비제한적인 실시예에서, 디바이스(1600)는 배면 발광 및/또는 양면 발광 디바이스(1600)일 수 있다. 이러한 실시예에서, 제2 전극(140)은 이러한 디바이스(1600)의 광학적 특성에 실질적으로 영향을 미치지 않으면서 비교적 두꺼운 층으로서 형성될 수 있다. 그럼에도 불구하고, 이러한 시나리오에서도, 제2 전극(140)은 그럼에도 불구하고, 비제한적인 실시예로서, 전도성 코팅물(930)(미도시)의 비교적 얇은 층으로서 형성될 수 있어, 디바이스(1600)는, 외부 표면에 입사하는 광의 실질적인 부분이 본원에 개시된 바와 같이 디바이스(100) 내부에서 생성된 광자의 방출에 더하여 디바이스(100)를 통해 투과될 수 있도록, 이러한 외부 입사광에 대해 실질적으로 투과성일 수 있다.
선택적 코팅물(710), 즉 NIC(910)는 하부 재료의 노출 표면(111) 상의 패턴으로 선택적으로 배치되며, 이 하부 재료는 도면에 도시된 바와 같이 NPC(1020)이지만, 일부 비제한적인 실시예에서, NPC가 생략된 경우, 유기층(130)일 수 있다. 일부 비제한적인 실시예에서, 도면에 도시된 바와 같이, NIC(910)는 일련의 평행한 행(1620)인 패턴으로 배치될 수 있다.
패턴화된 보조 전극(1650)을 형성하기에 적합한 전도성 코팅물(930)은, 고온 전도성 코팅 증착 공정 동안 어떠한 FMM을 사용하지 않는 개방형 마스크 및/또는 마스크 없는 증착 공정을 사용하여, 하부 재료의 노출 표면(111)의 실질적으로 모두에 배치된다. 하부 재료는 행의 패턴(1620)에 배치된 NIC(910)의 영역, 및 NIC(910)가 증착되지 않은 NPC(1020)의 영역(또는, 일부 비제한적인 실시예에서, NPC(1020)가 생략된 경우, 유기층(130))을 모두 포함한다.
NIC(910)가 배치된 행(1620)의 핵생성 억제 특성으로 인해, 이러한 행(1620) 상에 배치된 전도성 코팅물(930)은 남아 있지 않은 경향이 있어, 패턴의 제2 부분(703)에 실질적으로 대응되는 전도성 코팅물(930)의 선택적 증착 패턴으로 귀결되며, 행(1620)에 전도성 코팅물(930)이 실질적으로 없게 한다.
다시 말해서, 보조 전극(1650)을 형성할 전도성 코팅물(930)은 행(1620)을 둘러싸지만 점유하지 않는 NPC(1020)(또는, 일부 비제한적인 실시예에서, NPC(1020)가 생략된 경우, 유기층(130))의 이러한 영역에만 선택적으로 실질적으로 증착된다.
일부 비제한적인 실시예에서, 디바이스(1600)의 측방향 측면의 특정 행(1620)만을 덮도록, 그리고 이의 다른 영역은 덮이지 않도록 보조 전극(1650)을 선택적으로 증착하는 것은 보조 전극(1650)의 존재와 관련된 광 간섭을 제어하고/하거나 감소시킬 수 있다.
일부 비제한적인 실시예에서, 보조 전극(1650)은 일반적인 시야 거리에서 육안으로 쉽게 검출될 수 없는 패턴으로 선택적으로 증착될 수 있다.
일부 비제한적인 실시예에서, 보조 전극(1650)은, 이러한 디바이스의 전극의 유효 저항을 감소시키기 위해서를 포함하여, OLED 디바이스 이외의 디바이스에 형성될 수 있다.
보조 전극(1650)
도 16에 도시된 공정을 한정됨 없이 포함하는, 일부 비제한적인 실시예에서, NIC(910) 및/또는 NPC(1020)일 수 있는 선택적 코팅물(710)을 사용함으로써 고온 전도성 코팅물(930) 증착 공정 동안 FMM을 사용하지 않고, 한정됨 없이, 제2 전극(140) 및/또는 보조 전극(1650)을 포함하는 전극을 패턴화하는 능력은 다양한 구성의 보조 전극(1650)이 배치되는 것을 허용한다.
도 17a는 복수의 발광 영역(1710a-1710j) 및 이들을 둘러싸는 적어도 하나의 비발광 영역(1720)을 갖는 전계발광 디바이스(1700)의 일 부분을 평면도로 도시한다. 일부 비제한적인 실시예에서, 디바이스(1700)는 발광 영역들(1710a-1710j) 각각이 픽셀(340) 및/또는 이의 서브 픽셀에 대응되는 AMOLED 디바이스일 수 있다.
도 17b 내지 도 17d는, 이웃하는 발광 영역(1710a 및 1710b)에 대응되는 디바이스(1700)의 일 부분 및 이들 사이의 적어도 하나의 비발광 영역(1720)의 일 부분의 예를, 이 위에 오버레이된 보조 전극(1650)의 상이한 구성(1750b-1750d)과 함께 도시한다. 일부 비제한적인 실시예에서, 도 17b 내지 도 17d에 명시적으로 예시되지는 않았지만, 일부 비제한적인 실시예에서, 공통 캐소드(342)일 수 있는 디바이스(1700)의 제2 전극(140)은 적어도 두 개의 발광 영역(1710a, 1710b) 및 이들 사이의 적어도 하나의 비발광 영역(1720)의 일 부분을 실질적으로 덮는 것으로 이해된다.
도 17b에서, 보조 전극 구성(1750b)은 2개의 이웃하는 발광 영역(1710a, 1710b) 사이에 배치되고, 제2 전극(140)에 전기적으로 연결된다. 이 실시예에서, 보조 전극 구성(1750b)의 폭(α)은 이웃하는 발광 영역(1710a, 1710b) 사이의 분리 거리(δ)보다 더 작다. 결과적으로, 보조 전극 구성(1730b)의 각각의 측부 상의 적어도 하나의 비발광 영역(1720) 내에 갭이 존재한다. 일부 비제한적인 실시예에서, 이러한 배열은 보조 전극 구성(1750b)이, 일부 비제한적인 실시예에서, 발광 영역 (1710a 및 1710b) 중 적어도 하나로부터의 디바이스(1700)의 광 출력을 간섭할 가능성을 감소시킬 수 있다. 일부 비제한적인 실시예에서, 이러한 배열체는 보조 전극 구성(1750b)이 상대적으로 두꺼운 경우(일부 비제한적인 실시예에서, 수백 나노미터 초과 그리고/또는 수 마이크론 정도의 두께)에 적절할 수 있다. 일부 비제한적인 실시예에서, 보조 전극 구성(1750b)의 높이(두께) 대 이의 폭의 비율("종횡비")은 약 0.05보다 더 클 수 있으며, 예를 들어, 약 0.1 이상, 약 0.2 이상, 약 0.5 이상, 약 0.8 이상, 약 1 이상, 및/또는 약 2 이상일 수 있다. 비제한적 예로서, 보조 전극(1750b)의 높이(두께)는, 약 80 nm 이상, 약 100 nm 이상, 약 200 nm 이상, 약 500 nm 이상, 약 700 nm 이상, 약 1000 nm 이상, 약 1500 nm 이상, 약 1700 nm 이상, 또는 약 2000 nm 이상과 같이 약 50 nm 초과일 수 있다.
도 17c에서, 보조 전극 구성(1750c)은 2개의 이웃하는 발광 영역(1710a, 1710b) 사이에 배치되고, 제2 전극(140)에 전기적으로 연결된다. 본 실시예에서, 보조 전극 구성(1750c)의 폭(α)은 이웃하는 발광 영역(1710a, 1710b) 사이의 분리 거리(δ)와 실질적으로 동일하다. 결과적으로, 보조 전극 구성(1750c)의 양쪽에 있는 적어도 하나의 비발광 영역(1720) 내에 갭이 없다. 일부 비제한적인 실시예에서, 이러한 배열체는, 비제한적인 예로서, 높은 픽셀 밀도 디바이스(1700)에서 이웃하는 발광 영역(1710a, 1710b) 사이의 분리 거리(δ)가 비교적 작은 경우에 적절할 수 있다.
도 17d에서, 보조 전극(1750d)은 2개의 이웃하는 발광 영역(1710a, 1710b) 사이에 배치되고, 제2 전극(140)에 전기적으로 연결된다. 본 실시예에서, 보조 전극 구성(1750d)의 폭(α)은 이웃하는 발광 영역(1710a, 1710b) 사이의 분리 거리(δ)보다 더 크다. 결과적으로, 보조 전극 구성(1750d)의 일 부분은 이웃하는 발광 영역(171a 및/또는 1710b) 중 적어도 하나의 일 부분과 중첩된다. 도면은 보조 전극 구성(1750d)의 이웃하는 발광 영역(1710a, 1710b) 각각과의 중첩의 정도를 도시하나, 일부 비제한적인 실시예에서, 보조 전극 구성(1750d)과 이웃하는 발광 영역(1710a, 1710b) 중 적어도 하나 사이의 중첩 정도 및/또는, 일부 비제한적 실시예에서, 중첩 프로파일은 변경되고/되거나 조절될 수 있다.
도 18은, 디바이스(1800)의 픽셀(들)(340)(및/또는 이의 서브 픽셀(들)(2541-2543))에 대응될 수 있는 발광 영역(1810)의 측방향 측면 및 발광 영역(1810)을 둘러싸는 비발광 영역(1820)의 측방향 측면 모두에 걸쳐 중첩되는 격자로서 형성된 보조 전극(1650)의 패턴(1850)의 예를 도시하는 개략도를 평면도로 도시한다.
일부 비제한적인 실시예에서, 보조 전극 패턴(1850)은 발광 영역(1810)의 임의의 측방향 측면을 실질적으로 덮지 않도록, 실질적으로 비발광 영역(1820)의 측방향 측면의 전체가 아닌 일부에만 걸쳐 연장된다.
도면에서 보조 전극 패턴(1850)은 이의 모든 요소가 서로 물리적으로 연결되고, 전기적으로 연결되고, 일부 비제한적인 실시예에서 제1 전극(120) 및/또는 제2 전극(140)일 수 있는 적어도 하나의 전극에 전기적으로 연결되도록 연속적인 구조체로서 형성되는 것으로 도시되나, 일부 비제한적인 실시예에서, 보조 전극 패턴(1850)은, 서로 전기적으로 연결된 상태를 유지하면서 서로 물리적으로 연결되지 않은 보조 전극 패턴(1850)의 복수의 개별 요소로서 제공될 수 있다는 점을 당업자는 이해할 것이다. 그럼에도 불구하고, 보조 전극 패턴(1850)의 이러한 개별 요소는, 디바이스(1800)의 광학적 특성을 실질적으로 방해하지 않으면서 이의 효율을 증가시키도록, 개별 요소가 전기적으로 결합되는 적어도 하나의 전극의, 그리고 결과적으로 디바이스(1800)의 시트 저항을 여전히 실질적으로 낮출 수 있다.
일부 비제한적인 실시예에서, 보조 전극(1650)은 픽셀(들)(340)(및/또는 이의 서브 픽셀(들)(2541-2543))의 다양한 배열체를 갖는 디바이스(100)에 채용될 수 있다. 일부 비제한적인 실시예에서, (서브)픽셀 배열체는 실질적으로 다이아몬드 형상일 수 있다.
비제한적 예로서, 도 19a는, 디바이스(1900)에서, 다이아몬드 구성의 PDL(440)을 포함하는 복수의 비발광 영역의 측방향 측면에 의해 둘러싸인, 서브 픽셀에 각각 대응되는 발광 영역(1941-1943)의 복수 그룹을 평면도로 도시한다. 일부 비제한적인 실시예에서, 구성은 제1 행 및 제2 행의 교대 패턴으로 발광 영역(1941-1943) 및 PDL(440)의 패턴에 의해 정의된다.
일부 비제한적인 실시예에서, PDL(440)을 포함하는 비발광 영역의 측방향 측면은 실질적으로 타원형일 수 있다. 일부 비제한적인 실시예에서, 제1 행에서 비발광 영역의 측방향 측면의 장축은 정렬되고, 제2 행에서 비발광 영역의 측방향 측면의 장축에 대해 실질적으로 수직이다. 일부 비제한적인 실시예에서, 제1 행의 비발광 영역의 측방향 측면의 장축은 제1 행의 축에 실질적으로 평행하다.
일부 비제한적인 실시예에서, 제1 그룹(1941)은 제1 파장에서 광을 방출하는 서브 픽셀(2541-2543)에 대응되고, 일부 비제한적인 실시예에서, 제1 그룹(1941)의 서브 픽셀(2541-2543)은 적색(R) 서브 픽셀(2541)에 대응될 수 있다. 일부 비제한적인 실시예에서, 제1 그룹(1941)의 발광 영역의 측방향 측면은 실질적으로 다이아몬드 형상의 구성을 가질 수 있다. 일부 비제한적인 실시예에서, 제1 그룹(1941)의 발광 영역은 PDL(440)이 선행되고 후속되는 제1 행의 패턴으로 있다. 일부 비제한적인 실시예에서, 제1 그룹(1941)의 발광 영역의 측방향 측면은, 동일한 행의 PDL(440)을 포함하는 선행되고 후속되는 비발광 영역의 측방향 측면뿐만 아니라, 제2 행의 선행하는 그리고 후속되는 패턴의 PDL(440)을 포함하는 인접한 비발광 영역의 측방향 측면과 약간 중첩된다.
일부 비제한적인 실시예에서, 제2 그룹(1942)은 제2 파장에서 광을 방출하는 서브 픽셀(2541-2543)에 대응되고, 일부 비제한적인 실시예에서, 제2 그룹(1942)의 서브 픽셀(2541-2543)은 녹색(G) 서브 픽셀(2542)에 대응될 수 있다. 일부 비제한적인 실시예에서, 제2 그룹(1941)의 발광 영역의 측방향 측면은 실질적으로 타원형 구성을 가질 수 있다. 일부 비제한적인 실시예에서, 제2 그룹(1941)의 발광 영역은 PDL(440)이 선행되고 후속되는 제2 행의 패턴으로 있다. 일부 비제한적인 실시예에서, 제2 그룹(1941)의 발광 영역의 측방향 측면 중 일부의 장축은 제1 각도에 있을 수 있으며, 제1 각도는 일부 비제한적인 실시예에서, 제2 행의 축에 대해 45°일 수 있다. 일부 비제한적인 실시예에서, 제2 그룹(1941)의 발광 영역의 측방향 측면 중 다른 것의 장축은 제2 각도에 있을 수 있으며, 제2 각도는 일부 비제한적인 실시예에서, 제1 각도에 대해 실질적으로 수직일 수 있다. 일부 비제한적인 실시예에서, 측방향 측면이 제1 각도에서 장축을 갖는 제1 그룹(1941)의 발광 영역 은, 측방향 측면이 제2 각도에서 장축을 갖는 제1 그룹(1941)의 발광 영역 과 번갈아가며 나타난다.
일부 비제한적인 실시예에서, 제3 그룹(1943)은 제3 파장에서 광을 방출하는 서브 픽셀(2541-2543)에 대응되고, 일부 비제한적인 실시예에서, 제3 그룹(1943)의 서브 픽셀(2541-2543)은 청색(B) 서브 픽셀(2543)에 대응될 수 있다. 일부 비제한적인 실시예에서, 제3 그룹(1943)의 발광 영역의 측방향 측면은 실질적으로 다이아몬드 형상의 구성을 가질 수 있다. 일부 비제한적인 실시예에서, 제3 그룹(1943)의 발광 영역은 PDL(440)이 선행되고 후속되는 제1 행의 패턴으로 있다. 일부 비제한적인 실시예에서, 제3 그룹(1943)의 발광 영역의 측방향 측면은, 동일한 행의 PDL(440)을 포함하는 선행되고 후속되는 비발광 영역의 측방향 측면뿐만 아니라, 제2 행의 선행하는 그리고 후속되는 패턴의 PDL(440)을 포함하는 인접한 비발광 영역의 측방향 측면과 약간 중첩된다. 일부 비제한적인 실시예에서, 제2 행의 패턴은 제3 그룹(1943)의 영역과 교대로 나타나는 제1 그룹(1941)의 발광 영역을 포함하며, 각각을 PDL(440)이 선행하고 후속한다.
이제 도 19b를 참조하면, 도 19a의 라인 19B-19B를 따라 취해진 디바이스(1900)의 예시적인 단면도가 도시된다. 도면에서, 디바이스(1900)는 기판(110) 및 제1 전극(120)의 복수의 요소를 포함하는 것으로 도시되어 있으며, 이 제1 전극은, 일부 비제한적인 실시예에서, 기판의 표면 상에 형성된 애노드(들)(341)일 수 있다. 기판(110)은 베이스 기판(112)(예시의 간략성을 위해서 미도시) 및/또는, 각각의 서브 픽셀에 대응되는 적어도 하나의 TFT 구조체(200)를 포함하는 적어도 하나의 구동 회로(300)(예시의 간략성을 위해서 미도시)를 포함할 수 있다. PDL(440)은, PDL(들)(440)을 포함하는 비발광 영역(들)에 의해 분리된 제1 전극(120)의 각각의 요소 위에 발광 영역(들)을 정의하도록 제1 전극(120)의 요소들 사이에서 기판(110) 위에 형성된다. 도면에서, 발광 영역(들)은 모두 제2 그룹(1942)에 대응된다.
일부 비제한적인 실시예에서, 유기층(130)은 둘러싸는 PDL(440)들 사이의 제1 전극(120)의 각각의 요소 상에 증착된다. 일부 비제한적인 실시예에서, 유기층(130)은, 한정됨 없이, HTL(131), HIL(133), EL(135), EIL(137) 및/또는 ETL(139)을 포함하는 복수의 유기 및/또는 무기 반도체층을 포함할 수 있다.
일부 비제한적인 실시예에서, 캐소드(342)일 수 있고, 일부 비제한적인 실시예에서, 공통 캐소드일 수 있는 제2 전극(140)은, 일부 비제한적인 실시예에서, 제2 그룹(1942)의 발광 영역(들) 위에 증착되어 이의 서브 픽셀(들)(2541-2543)과 주변 PDL(440) 위에 형성될 수 있다.
일부 비제한적인 실시예에서, NIC(910)는 서브 픽셀(2541-2543)의 제2 그룹(1942)의 발광 영역(들)의 측방향 측면에 걸쳐 제2 전극(140) 위에 선택적으로 증착되어, NIC(910)가 실질적으로 없는 제2 전극(140)의 부분 위에, 즉, PDL(440)을 포함하는 비발광 영역(들)의 측방향 측면에 걸쳐, 전도성 코팅물(930)의 선택적 증착을 허용한다. 일부 비제한적인 실시예에서, 전도성 코팅물(930)은 PDL(440)의 경사진 부분에 남아 있는 경향이 없을 수 있으나, NIC(910)가 코팅된 이러한 경사 부분의 베이스로 내려가는 경향이 있기 때문에, 전도성 코팅물(930)은 PDL(440)의 실질적으로 평평한 부분을 따라 축적되는 경향이 있을 수 있다. 일부 비제한적인 실시예에서, PDL(440)의 실질적으로 평평한 부분 상의 전도성 코팅물(930)은 제2 전극(140)에 전기적으로 결합될 수 있는 적어도 하나의 보조 전극(1650)을 형성할 수 있다.
일부 비제한적인 실시예에서, NIC(910)는 또한 인덱스 매칭 코팅으로 작용할 수 있다. 일부 비제한적인 실시예에서, NIC(910)는 또한 아웃커플링 층으로서 작용할 수 있다.
일부 비제한적인 실시예에서, 박막 캡슐화(TFE: Thin Film Encapsulation) 층(1950)은 디바이스(1900)를 캡슐화하기 위해 제공될 수 있다. 일부 비제한적인 실시예에서, TFE는 일종의 배리어 코팅물(1550)로 간주될 수 있다.
이제 도 19c를 참조하면, 도 19a의 라인 19C-19C를 따라 취해진 디바이스(1900)의 예시적인 단면도가 도시된다. 도면에서, 디바이스(1900)는 기판(110) 및 제1 전극(120)의 복수의 요소를 포함하는 것으로 도시되어 있으며, 이 제1 전극은, 일부 비제한적인 실시예에서, 기판의 표면 상에 형성된 애노드(들)(341)일 수 있다. 기판(110)은 베이스 기판(112)(예시의 간략성을 위해서 미도시) 및/또는, 각각의 서브 픽셀에 대응되는 적어도 하나의 TFT 구조체(200)를 포함하는 적어도 하나의 구동 회로(300)(예시의 간략성을 위해서 미도시)를 포함할 수 있다. PDL(440)은, PDL(들)(440)을 포함하는 비발광 영역(들)에 의해 분리된 제1 전극(120)의 각각의 요소 위에 발광 영역(들)을 정의하도록 제1 전극(120)의 요소들 사이에서 기판(110) 위에 형성된다. 그림에서, 발광 영역(들)은 교대로 제1 그룹(1941)과 제3 그룹(1943)에 대응된다.
일부 비제한적인 실시예에서, 유기층(130)은 둘러싸는 PDL(440)들 사이의 제1 전극(120)의 각각의 요소 상에 증착된다. 일부 비제한적인 실시예에서, 유기층(130)은, 한정됨 없이, HTL(131), HIL(133), EL(135), EIL(137) 및/또는 ETL(139)을 포함하는 복수의 유기 및/또는 무기 반도체층을 포함할 수 있다.
일부 비제한적인 실시예에서, 캐소드(342)일 수 있고, 일부 비제한적인 실시예에서, 공통 캐소드일 수 있는 제2 전극(140)은, 일부 비제한적인 실시예에서, 제2 그룹(1942)의 발광 영역(들) 위에 증착되어 이의 서브 픽셀(들)(2541-2543)과 주변 PDL(440) 위에 형성될 수 있다.
일부 비제한적인 실시예에서, NIC(910)는 서브 픽셀(2541-2543)의 제1 그룹(1941)의 그리고 서브 픽셀(2541-2543)의 제3 그룹의 발광 영역(들)의 측방향 측면에 걸쳐 제2 전극(140) 위에 선택적으로 증착되어, NIC(910)가 실질적으로 없는 제2 전극(140)의 부분 위에, 즉, PDL(440)을 포함하는 비발광 영역(들)의 측방향 측면에 걸쳐, 전도성 코팅물(930)의 선택적 증착을 허용한다. 일부 비제한적인 실시예에서, 전도성 코팅물(930)은 PDL(440)의 경사진 부분에 남아 있는 경향이 없을 수 있으나, NIC(910)가 코팅된 이러한 경사 부분의 베이스로 내려가는 경향이 있기 때문에, 전도성 코팅물(930)은 PDL(440)의 실질적으로 평평한 부분을 따라 축적되는 경향이 있을 수 있다. 일부 비제한적인 실시예에서, PDL(440)의 실질적으로 평평한 부분 상의 전도성 코팅물(930)은 제2 전극(140)에 전기적으로 결합될 수 있는 적어도 하나의 보조 전극(1650)을 형성할 수 있다.
일부 비제한적인 실시예에서, NIC(910)는 또한 인덱스 매칭 코팅으로 작용할 수 있다. 일부 비제한적인 실시예에서, NIC(910)는 또한 아웃커플링 층으로서 작용할 수 있다.
일부 비제한적인 실시예에서, 박막 캡슐화 층(1950)은 디바이스(1900)를 캡슐화하기 위해 제공될 수 있다.
이제 도 20을 참조하면, 도 4에 단면도로 도시된 디바이스(100)를 포함하지만, 여기에 설명된 다수의 추가 증착 단계를 갖는 디바이스(2000)가 도시된다.
디바이스(2000)는 하부 재료, 즉, 도면에서, 일부 비제한적인 실시예에서 캐소드(342)일 수 있는 제2 전극(140)의 노출된 표면 위에 선택적으로 증착된 NIC(910)를 도시하며, 이는 픽셀(들)(340)(및/또는 이의 서브 픽셀(들)(2541-2543))에 대응되는 발광 영역(들)의 측방향 측면(410)에 실질적으로 대응되는 디바이스(2000)의 제1 부분(701) 내에 있고, 제1 부분(701)을 둘러싸는 비발광 영역(들)의 측방향 측면(들)(420)에 실질적으로 대응되는 디바이스(2000)의 제2 부분(703) 내에 있지 않다.
일부 비제한적인 실시예에서, NIC(910)는 섀도우 마스크를 사용하여 선택적으로 증착될 수 있다.
NIC(910)는, 제1 부분(701) 내에서, 보조 전극(1650)을 형성하기 위해 이후에 도포될 전도성 코팅물(930)에 대해 상대적으로 낮은 초기 고착 확률(S 0)(즉, 상대적으로 낮은 탈착 에너지)을 갖는 표면을 제공한다.
NIC(910)의 선택적 증착 후에, 전도성 코팅물(930)은 디바이스(2000) 위에 증착되지만, 보조 전극(1650)을 형성하도록, 실질적으로 NIC(910)가 없는 제2 부분(703) 내에만 실질적으로 남아 있다.
일부 비제한적인 실시예에서, 전도성 코팅물(930)은 개방 마스크 및/또는 마스크 없는 증착 공정을 사용하여 증착될 수 있다.
보조 전극(1650)은, 제2 전극(140)의 시트 저항을 감소시키도록, 도시된 바와 같이, 실질적으로 NIC(910)가 없는 제2 부분(703)에 걸쳐 제2 전극(140) 위에 배치되고 이와 물리적으로 접촉되는 것을 포함하여, 제2 전극(140)에 전기적으로 결합된다.
일부 비제한적인 실시예에서, 전도성 코팅물(930)은, 제2 부분(703)에서 전도성 코팅물(930)에 대한 높은 초기 고착 확률(S 0)을 보장하도록 제2 전극(140)과 실질적으로 동일한 재료를 포함할 수 있다.
일부 비제한적인 실시예에서, 제2 전극(140)은 실질적으로 순수한 Mg, 및/또는 Mg와, 한정됨 없이, Ag를 포함하는 다른 금속의 합금을 포함할 수 있다. 일부 비제한적인 실시예에서, Mg:Ag 합금 조성은 체적 기준으로 약 1:9 내지 약 9:1 범위일 수 있다. 일부 비제한적인 실시예에서, 제2 전극(140)은, 한정됨 없이, ITO 및/또는 IZO와 같은 삼원 금속 산화물, 및/또는 금속 및/또는 금속 산화물의 조합을 포함하는 금속 산화물을 포함할 수 있다.
일부 비제한적인 실시예에서, 보조 전극(1650)을 형성하기 위해 사용되는 전도성 코팅물(930)은 실질적으로 순수한 Mg를 포함할 수 있다.
이제 도 21을 참조하면, 도 4에 단면도로 도시된 디바이스(100)를 포함하지만, 여기에 설명된 다수의 추가 증착 단계를 갖는 디바이스(2100)가 도시된다.
디바이스(2100)는 하부 재료, 즉, 도면에서, 일부 비제한적인 실시예에서 캐소드(342)일 수 있는 제2 전극(140)의 노출된 표면 위에 선택적으로 증착된 NIC(910)를 도시하며, 이는 픽셀(들)(340)(및/또는 이의 서브 픽셀(들)(2541-2543))에 대응되는 발광 영역(들)의 측방향 측면(410)의 일 부분에 실질적으로 대응되는 디바이스(2100)의 제1 부분(701) 내에 있고, 제2 부분(703) 내에 있지 않다. 도면에서, 제1 부분(701)은 발광 영역(들)을 정의하는 PDL(440)의 경사진 부분의 범위를 따라 부분적으로 연장된다.
일부 비제한적인 실시예에서, NIC(910)는 섀도우 마스크를 사용하여 선택적으로 증착될 수 있다.
NIC(910)는, 제1 부분(701) 내에서, 보조 전극(1650)을 형성하기 위해 이후에 도포될 전도성 코팅물(930)에 대해 상대적으로 낮은 초기 고착 확률(S 0)(즉, 상대적으로 낮은 탈착 에너지)을 갖는 표면을 제공한다.
NIC(910)의 선택적 증착 후에, 전도성 코팅물(930)은 디바이스(2100) 위에 증착되지만, 보조 전극(1650)을 형성하도록, 실질적으로 NIC(910)가 없는 제2 부분(703) 내에만 실질적으로 남아 있다. 따라서, 디바이스(2011)에서, 보조 전극은 발광 영역 (들)을 정의하는 PDL(440)의 경사진 부분에 부분적으로 걸쳐 연장된다.
일부 비제한적인 실시예에서, 전도성 코팅물(930)은 개방 마스크 및/또는 마스크 없는 증착 공정을 사용하여 증착될 수 있다.
보조 전극(1650)은, 제2 전극(140)의 시트 저항을 감소시키도록, 도시된 바와 같이, 실질적으로 NIC(910)가 없는 제2 부분(703)에 걸쳐 제2 전극(140) 위에 배치되고 이와 물리적으로 접촉되는 것을 포함하여, 제2 전극(140)에 전기적으로 결합된다.
일부 비제한적인 실시예에서, 제2 전극(140)을 구성할 수 있는 재료는 전도성 코팅물(930)에 대한 높은 초기 고착 확률(S 0)을 갖지 않을 수 있다.
도 22는, 도 4에 단면도로 도시된 디바이스(100)를 포함하지만, 여기에 설명된 다수의 추가 증착 단계를 갖는 디바이스(2200)가 도시되는 시나리오를 예시한다.
디바이스(2200)는, 하부 재료, 즉 도면에서, 일부 비제한적인 실시예에서, 캐소드(342)일 수 있는 제2 전극(140)의 노출된 표면 위에 증착된 NPC(1020)를 도시한다.
일부 비제한적인 실시예에서, NPC(1020)는 개방 마스크 및/또는 마스크 없는 증착 공정을 사용하여 증착될 수 있다.
그 후, NIC(910)가 하부 재료, 즉, 도면에서, NPC(1020)의 노출된 표면 위에 선택적으로 증착되며, 이는 픽셀(들)(340)(및/또는 이의 서브 픽셀(들)(2541-2543))에 대응되는 발광 영역(들)의 측방향 측면(410)의 일 부분에 실질적으로 대응되는 디바이스(2100)의 제1 부분(701) 내에 있고, 제1 부분(701)을 둘러싸는 비발광 영역(들)의 측방향 측면(들)(420)에 실질적으로 대응되는 디바이스(2000)의 제2 부분(703) 내에 있지 않다.
일부 비제한적인 실시예에서, NIC(910)는 섀도우 마스크를 사용하여 선택적으로 증착될 수 있다.
NIC(910)는, 제1 부분(701) 내에서, 보조 전극(1650)을 형성하기 위해 이후에 도포될 전도성 코팅물(930)에 대해 상대적으로 낮은 초기 고착 확률(S 0)(즉, 상대적으로 낮은 탈착 에너지)을 갖는 표면을 제공한다.
NIC(910)의 선택적 증착 후에, 전도성 코팅물(930)은 디바이스(2100) 위에 증착되지만, 보조 전극(1650)을 형성하도록, 실질적으로 NIC(910)가 없는 제2 부분(703) 내에만 실질적으로 남아 있다.
일부 비제한적인 실시예에서, 전도성 코팅물(930)은 개방 마스크 및/또는 마스크 없는 증착 공정을 사용하여 증착될 수 있다.
보조 전극(1650)은 제2 전극(140)의 시트 저항을 감소시키도록 제2 전극(140)과 전기적으로 결합된다. 도시된 바와 같이, 보조 전극(1650)은 제2 전극(140)의 상부에 배치되지 않고 이와 물리적으로 접촉되지 않지만, 그럼에도 불구하고, 보조 전극(1650)이 잘 알려진 다수의 메커니즘에 의해 제2 전극(140)에 전기적으로 결합될 수 있다는 점을 당업자는 이해할 것이다. 비제한적 예로서, NIC(910) 및/또는 NPC(1020)의 비교적 얇은 막(일부 비제한적인 실시예에서, 최대 약 50 nm)의 존재는 여전히 전류가 통과되는 것을 허용할 수 있고, 이에 따라 제2 전극(140)의 시트 저항이 감소되는 것을 허용할 수 있다.
이제 도 23을 참조하면, 도 4에 단면도로 도시된 디바이스(100)를 포함하지만, 여기에 설명된 다수의 추가 증착 단계를 갖는 디바이스(2300)가 도시된다.
디바이스(2300)는, 하부 재료, 즉 도면에서, 일부 비제한적인 실시예에서, 캐소드(342)일 수 있는 제2 전극(140)의 노출된 표면 위에 증착된 NIC(910)를 도시한다.
일부 비제한적인 실시예에서, NIC(910)는 개방 마스크 및/또는 마스크 없는 증착 공정을 사용하여 증착될 수 있다.
NIC(910)는 보조 전극(1650)을 형성하기 위해 이후에 도포될 전도성 코팅물(930)에 대해 상대적으로 낮은 초기 고착 확률(S 0)(즉, 상대적으로 낮은 탈착 에너지)을 갖는 표면을 제공한다.
NIC(910)의 증착 후, NPC(1020)는, 하부 재료, 즉 도면에서, NIC(910)의 노출된 표면 위에 선택적으로 증착되며, 이는 픽셀(340)(및/또는 이의 서브 픽셀(들)(2541-2543))에 대응되는 측방향 측면(들)(410)에 실질적으로 대응되는 디바이스(2300)의 제2 부분(703)을 둘러싸는 비발광 영역(들)의 측방향 측면(410)의 일 부분에 실질적으로 대응되는 디바이스(2300)의 NPC 부분(1002) 내에 있다.
일부 비제한적인 실시예에서, NPC(1020)는 섀도우 마스크를 사용하여 선택적으로 증착될 수 있다.
NPC(1020)는, 제1 부분(701) 내에서, 보조 전극(1650)을 형성하기 위해 이후에 도포될 전도성 코팅물(930)에 대해 상대적으로 높은 초기 고착 확률(S 0)(즉, 상대적으로 높은 탈착 에너지)을 갖는 표면을 제공한다.
NPC(1020)의 선택적 증착 후에, 전도성 코팅물(930)은 디바이스(2000) 위에 증착되지만, NIC(910)가 보조 전극(1650)을 형성하도록 NPC(1020)와 중첩되는 NPC 부분(1002) 내에만 실질적으로만 남아 있다.
일부 비제한적인 실시예에서, 전도성 코팅물(930)은 개방 마스크 및/또는 마스크 없는 증착 공정을 사용하여 증착될 수 있다.
보조 전극(1650)은 제2 전극(140)의 시트 저항을 감소시키도록 제2 전극(140)과 전기적으로 결합된다. 도시된 바와 같이, 보조 전극(1650)은 제2 전극(140)의 상부에 배치되지 않고 이와 물리적으로 접촉되지 않지만, 그럼에도 불구하고, 보조 전극(1650)이 잘 알려진 다수의 메커니즘에 의해 제2 전극(140)에 전기적으로 결합될 수 있다는 점을 당업자는 이해할 것이다. 비제한적 예로서, NIC(910) 및/또는 NPC(1020)의 비교적 얇은 막(일부 비제한적인 실시예에서, 최대 약 100 nm)의 존재는 여전히 전류가 통과되는 것을 허용할 수 있고, 이에 따라 제2 전극(140)의 시트 저항을 허용할 수 있다.
선택적 코팅물의 제거
일부 비제한적인 실시예에서, NIC(910)는 전도성 코팅물(930)의 증착 이후에 제거될 수 있어서, NIC(910)에 의해 덮인 하부 재료의 이전에 노출 표면(111)의 적어도 일 부분이 또 다시 노출될 수 있다. 일부 비제한적인 실시예에서, NIC(910)는, NIC(910)를 에칭 및/또는 용해함으로써, 그리고/또는, 전도성 코팅물(930)에 실질적으로 영향을 미치거나 침식하지 않는 플라즈마 및/또는 용매 처리 기술을 사용함으로써 선택적으로 제거될 수 있다.
이제 도 24A를 참조하면, 증착 스테이지 2400a에서의 디바이스(2400)의 예시적인 단면도가 도시되며, 이 스테이지에서, 핵생성 억제 코팅물(910)이 하부 재료의 노출 표면(111) 상에 선택적으로 증착되었다. 도면에서, 하부 재료는 기판(110)일 수 있다.
도 24B에서, 디바이스(2400)는 증착 스테이지 2400b에서 도시되며, 이 스테이지에서, 전도성 코팅물(930)은 하부 재료의 노출 표면(111), 즉 NIC(910)(NIC(910)가 스테이지 2400a 동안 증착됨)의 노출된 표면뿐만 아니라 기판(110)(NIC(910)가 스테이지 2400a 동안 증착되지 않음)의 노출 표면(111) 모두에 도포된다.
도 24C에서, 디바이스(2400)는 증착 스테이지 2400c에서 도시되며, 이 스테이지에서, NIC(910)는 기판(110)의 노출 표면(111)으로부터 제거되어, 스테이지 2400b 동안 증착된 전도성 코팅물(930)이 기판(110) 상에 남아있고, NIC(910)가 스테이지 2400a 동안 증착된 기판(110)의 영역이 이제 노출되거나 덮이지 않는다.
일부 비제한적인 실시예에서, 스테이지 2400c에서 NIC(910)의 제거는, 전도성 코팅물(930)에 실질적으로 영향을 미치지 않으면서 NIC(910)와 반응하고/하거나 이를 에칭 제거하는 용매 및/또는 플라즈마에 디바이스(2400)를 노출시킴으로써 수행될 수 있다.
투명 OLED
이제 도 25a를 참조하면, 전체적으로 2500으로 도시된 광 투과성(투명) 디바이스의 예시적인 평면도가 도시된다. 일부 비제한적인 실시예에서, 디바이스(2500)는 복수의 픽셀 영역(2510) 및 복수의 광 투과 영역(2520)을 갖는 AMOLED 디바이스이다. 일부 비제한적인 실시예에서, 적어도 하나의 보조 전극(1650)은 픽셀 영역(들)(2510) 및/또는 광 투과 영역(들)(2520) 사이의 하부 재료의 노출 표면(111) 상에 증착될 수 있다.
일부 비제한적인 실시예에서, 각각의 픽셀 영역(2510)은 서브 픽셀(2541-2543)에 각각 대응되는 복수의 발광 영역을 포함할 수 있다. 일부 비제한적인 실시예에서, 서브 픽셀(2541-2543)은 각각 R(ed) 서브 픽셀(2541), G(reen) 서브 픽셀 및/또는 B(lue) 서브 픽셀(2543)에 대응될 수 있다.
일부 비제한적인 실시예에서, 각각의 광 투과성 영역(2520)은 실질적으로 광 투과성(투명)이고, 광이 이의 단면 측면의 전체를 통과하는 것을 허용한다.
이제 도 25b를 참조하면, 도 25a의 라인 25B-25B를 따라 취해진 디바이스(2500)의 예시적인 단면도가 도시된다. 도면에서, 디바이스(2500)는 기판(110), TFT 절연층(280) 및 제1 전극(120)을 포함하는 것으로 도시되며, 제1 전극은, 일부 비제한적인 실시예에서, TFT 절연층(280)의 표면 상에 형성된 애노드(341)일 수 있다. 기판(110)은 베이스 기판(112)(예시의 간략성을 위해서 미도시) 및/또는, 각각의 서브 픽셀(2541-2543)에 대응되고 실질적으로 그 아래에 위치되고 제1 전극(120)에 전기적으로 결합된 적어도 하나의 TFT 구조체(200)를 포함하는 적어도 하나의 구동 회로(300)(예시의 간략성을 위해서 미도시)를 포함할 수 있다. PDL(들)(440)은 각각의 서브 픽셀(2541-2543)에 대응되는 제1 전극(120) 위에, 또한 이에 대응되는 발광 영역(들)을 정의하기 위해 기판(110) 위에 형성된다. PDL(들)(440)은 제1 전극(120)의 에지를 덮는다.
일부 비제한적인 실시예에서, 적어도 하나의 유기층(130)이 제1 전극(120)의 노출된 영역(들) 및 둘러싸는 PDL(440)의 부분 위에 증착된다. 일부 비제한적인 실시예에서, 유기층(들)(130)은, 한정됨 없이, HTL(131), HIL(133), EL(135), EIL(137) 및/또는 ETL(139)을 포함하는 복수의 유기 및/또는 무기 반도체층을 포함할 수 있다.
일부 비제한적인 실시예에서, 캐소드(342)일 수 있는 제2 전극(140)은, 일부 비제한적인 실시예에서, 픽셀 영역(2510) 위의 유기층(들)(130) 위에 증착되어 이의 서브 픽셀(들)(2541)을 형성하고, 광 투과 영역(2520)에서 둘러싸는 PDL(440) 위에 증착될 수 있다.
일부 비제한적인 실시예에서, NIC(910)는, 픽셀 영역(2510)과 광 투과성 영역(2520) 둘 다를 포함하지만 보조 전극(1650)에 대응되는 제2 전극(140)의 영역을 포함하지 않는 디바이스(2500)의 부분 위에 선택적으로 증착된다.
일부 비제한적인 실시예에서, 다음으로, 디바이스(2500)의 전체 표면은 전도성 코팅물(930)의 증기 플럭스에 노출되며, 이 전도성 코팅물은, 일부 비제한적인 실시예에서, Mg일 수 있다. 전도성 코팅물(930)은, 일부 비제한적인 실시예에서, 제2 전극(140)의 코팅되지 않은 부분과 물리적으로 접촉되고 전기적으로 결합되는 보조 전극(1650)을 형성하기 위해, NIC(910)가 실질적으로 없는 제2 전극(140)의 부분 위에 선택적으로 증착된다.
동시에, 디바이스(2500)의 광 투과성 영역(1520)은 이를 통한 광의 투과에 실질적으로 영향을 미칠 수 있는 임의의 재료가 실질적으로 결여된 상태로 유지된다. 특히, 도면에 도시된 바와 같이, TFT 구조체(200), 제1 전극(120)은 단면 측면에서 이에 대응되는 서브 픽셀(2541) 아래에 위치되며, 보조 전극(1650)과 함께 광 투과 영역(1520) 너머에 위치된다. 결과적으로, 이러한 구성요소는 광 투과 영역(1520)을 통해 투과되는 광을 감쇠시키거나 방해하지 않는다. 일부 비제한적인 실시예에서, 이러한 배열은, 모든 픽셀(들)(340)(및/또는 이의 서브 픽셀(들)(2541-2543))이 발광하지 않고, 따라서 투명 AMOLED 디스플레이(2500)를 생성할 때, 일부 비제한적인 실시예에서, 일반적인 시청 거리에서 디바이스(2500)를 보는 관찰자가 디바이스(2500)를 통해 보는 것을 허용한다.
도면에는 도시되지 않았지만, 일부 비제한적인 실시예에서, 디바이스(2500)는 보조 전극(1650)과 제2 전극(140) 사이에 배치된 NPC를 더 포함할 수 있다. 일부 비제한적인 실시예에서, NPC는 또한 NIC(910)와 제2 전극(140) 사이에 배치될 수 있다.
일부 비제한적인 실시예에서, 한정 없이, 유기 층(들)(130) 및/또는 제2 전극(140)을 형성하는 것을 포함하는 다양한 다른 층 및/또는 코팅물이, 특히 이러한 층 및/또는 코팅이 실질적으로 투명한 경우, 광 투과성 영역(2520)의 일 부분을 덮을 수 있다는 점을 당업자는 이해할 것이다. 일부 비제한적인 실시예에서, PDL(들)(440)은 광 투과 영역(2520)을 통한 광 투과를 더욱 촉진하기 위해, 한정됨 없이, 내부에 웰(일부 비제한적인 실시예에서, 발광 영역 (들)에 대해서 정의된 웰과 유사하지 않음)을 형성함으로써 감소된 두께를 가질 수 있다.
도 25a25b에 도시된 배열체 이외의 픽셀(340)(및/또는 서브 픽셀(2541-2543)) 배열체가, 일부 비제한적인 실시예에서, 채용될 수 있다는 점을 당업자는 이해할 것이다.
도 25a도 25b에 도시된 배열체 이외의 보조 전극(들)(1650)의 배열체가, 일부 비제한적인 실시예에서, 채용될 수 있다는 점을 당업자는 이해할 것이다. 비제한적 예로서, 보조 전극(들)(1650)은 화소 영역(2510)과 투광 영역(2520) 사이에 배치될 수 있다. 비제한적 예로서, 보조 전극(들)(1650)은 픽셀 영역(2510) 내의 서브 픽셀(들)(2541-2543) 사이에 배치될 수 있다.
이제 도 26a를 참조하면, 전체적으로 2600으로 도시된 광 투과성(투명) 디바이스의 예시적인 평면도가 도시된다. 일부 비제한적인 실시예에서, 디바이스(2600)는 복수의 픽셀 영역(2510) 및 복수의 광 투과 영역(2520)을 갖는 AMOLED 디바이스이다. 디바이스(2600)는 픽셀 영역(들)(2510) 및/또는 광 투과성 영역(들)(2520) 사이에 보조 전극(들)이 없다는 점에서 디바이스(2500)와 상이하다.
일부 비제한적인 실시예에서, 각각의 픽셀 영역(2510)은 서브 픽셀(2541-2543)에 각각 대응되는 복수의 발광 영역을 포함할 수 있다. 일부 비제한적인 실시예에서, 서브 픽셀(2541-2543)은 각각 R(ed) 서브 픽셀(2541), G(reen) 서브 픽셀 및/또는 B(lue) 서브 픽셀(2543)에 대응될 수 있다.
일부 비제한적인 실시예에서, 각각의 광 투과성 영역(2520)은 실질적으로 광 투과성(투명)이고, 광이 이의 단면 측면의 전체를 통과하는 것을 허용한다.
이제 도 26b를 참조하면, 도 26a의 라인 26B-26B를 따라 취해진 디바이스(2600)의 예시적인 단면도가 도시된다. 도면에서, 디바이스(2600)는 기판(110), TFT 절연층(280) 및 제1 전극(120)을 포함하는 것으로 도시되며, 제1 전극은, 일부 비제한적인 실시예에서, TFT 절연층(280)의 표면 상에 형성된 애노드(341)일 수 있다. 기판(110)은 베이스 기판(112)(예시의 간략성을 위해서 미도시) 및/또는, 각각의 서브 픽셀(2541-2543)에 대응되고 실질적으로 그 아래에 위치되고 제1 전극(120)에 전기적으로 결합된 적어도 하나의 TFT 구조체(200)를 포함하는 적어도 하나의 구동 회로(300)(예시의 간략성을 위해서 미도시)를 포함할 수 있다. PDL(들)(440)은 각각의 서브 픽셀(2541-2543)에 대응되는 제1 전극(120) 위에, 또한 이에 대응되는 발광 영역(들)을 정의하기 위해 기판(110) 위에 형성된다. PDL(들)(440)은 제1 전극(120)의 에지를 덮는다.
일부 비제한적인 실시예에서, 적어도 하나의 유기층(130)이 제1 전극(120)의 노출된 영역(들) 및 둘러싸는 PDL(440)의 부분 위에 증착된다. 일부 비제한적인 실시예에서, 유기층(들)(130)은, 한정됨 없이, HTL(131), HIL(133), EL(135), EIL(137) 및/또는 ETL(139)을 포함하는 복수의 유기 및/또는 무기 반도체층을 포함할 수 있다.
일부 비제한적인 실시예에서, 제1 전도성 코팅물(930a)은, 서브 픽셀(들)(2541)을 형성하기 위해 픽셀 영역(2510) 위를 포함하는 유기 층(들)(130) 위에, 그리고 광 투과 영역(2520)에서 둘러싸는 PDL(440) 위에 증착될 수 있다. 일부 비제한적인 실시예에서, 제1 전도성 코팅물(930a)의 두께는, 광 투과 영역(2520)에 걸친 제1 전도성 코팅물(930a)의 존재가 이를 통한 광의 투과를 실질적으로 감쇠시키지 않도록, 비교적 얇을 수 있다. 일부 비제한적인 실시예에서, 제1 전도성 코팅물(930a)은 개방 마스크 및/또는 마스크 없는 증착 공정을 사용하여 증착될 수 있다.
일부 비제한적인 실시예에서, NIC(910)는, 광 투과 영역(2520)을 포함하는 디바이스(2600)의 부분 위에 선택적으로 증착된다.
일부 비제한적인 실시예에서, 다음으로, 디바이스(2600)의 전체 표면은, 일부 비제한적인 실시예에서, Mg일 수 있는 전도성 코팅물(930)의 증기 플럭스에 노출되어, NIC(910)가 실질적으로 없는 제1 전도성 코팅물(930a)의 부분(일부 실시예에서, 픽셀 영역(2510)) 위에 제2 전도성 코팅물(930b)을 선택적으로 증착하여, 제2 전도성 코팅물(930b)이, 일부 비제한적인 실시예에서 캐소드(342)일 수 있는 제2 전극(140)을 형성하도록 제1 전도성 코팅물(930a)의 코팅되지 않은 부분에 전기적으로 결합되고, 일부 비제한적인 실시예에서, 이와 물리적으로 접촉된다.
일부 비제한적인 실시예에서, 제1 전도성 코팅물(930a)의 두께는 제2 전도성 코팅물(930b)의 두께보다 더 얇을 수 있다. 이런 방식으로, 비교적 높은 광 투과율이, 위에 제1 전도성 코팅물(930a)만이 연장되는 광 투과성 영역(2520)에서 유지될 수 있다. 일부 비제한적인 실시예에서, 제1 전도성 코팅물(930a)의 두께는 약 30 nm 미만, 약 25 nm 미만, 약 20 nm 미만, 약 15 nm 미만, 약 10 nm 미만, 약 8 nm 미만, 및/또는 약 5 nm 미만일 수 있다. 일부 비제한적인 실시예에서, 제2 전도성 코팅물(930b)의 두께는 약 30 nm 미만, 약 25 nm 미만, 약 20 nm 미만, 약 15 nm 미만, 약 10 nm 미만, 및/또는 약 8 nm 미만일 수 있다.
일부 비제한적인 실시예에서, 제2 전극(140)의 두께는 약 40 nm 미만, 및/또는, 일부 비제한적인 실시예에서, 약 5 nm 내지 30 nm, 약 10 nm 내지 약 25 nm, 및/또는 약 15 nm 내지 약 25 nm일 수 있다.
일부 비제한적인 실시예에서, 제1 전도성 코팅물(930a)의 두께는 제2 전도성 코팅물(930b)의 두께보다 더 클 수 있다. 일부 비제한적인 실시예에서, 제1 전도성 코팅물(930a)의 두께와 제2 전도성 코팅물(930b)의 두께는 실질적으로 동일할 수 있다.
일부 비제한적인 실시예에서, 제1 전도성 코팅물(930a)을 형성하기 위해 사용된 적어도 하나의 재료는 제2 전도성 코팅물(930b)을 형성하기 위해 사용된 적어도 하나의 재료와 실질적으로 동일할 수 있다. 일부 비제한적인 실시예에서, 이러한 적어도 하나의 재료는 실질적으로, 제1 전극(120), 제2 전극(140), 보조 전극(1650) 및/또는 이들의 전도성 코팅물(930)과 관련하여 본원에 기재된 바와 같을 수 있다.
일부 비제한적인 실시예에서, 디바이스(2600)의 광 투과성 영역(1520)은 이를 통한 광의 투과에 실질적으로 영향을 미칠 수 있는 임의의 재료가 실질적으로 결여된 상태로 유지된다. 특히, 도면에 도시된 바와 같이, TFT 구조체(200), 제1 전극(120)은 단면 측면에서 이에 대응되는 서브 픽셀(2541) 아래에, 그리고 광 투과 영역(1520) 너머에 위치된다. 결과적으로, 이러한 구성요소는 광 투과 영역(1520)을 통해 투과되는 광을 감쇠시키거나 방해하지 않는다. 일부 비제한적인 실시예에서, 이러한 배열은, 모든 픽셀(들)(340)(및/또는 이의 서브 픽셀(들)(2541-2543))이 발광하지 않고, 따라서 투명 AMOLED 디스플레이(2600)를 생성할 때, 일부 비제한적인 실시예에서, 일반적인 시청 거리에서 디바이스(2600)를 보는 관찰자가 디바이스(2500)를 통해 보는 것을 허용한다.
도면에는 도시되지 않았지만, 일부 비제한적인 실시예에서, 디바이스(2600)는 제2 전도성 코팅물(930b)과 제1 전도성 코팅물(930a) 사이에 배치된 NPC를 더 포함할 수 있다. 일부 비제한적인 실시예에서, NPC는 또한, NIC(910)와 제1 전도성 코팅물(930a) 사이에 배치될 수 있다.
일부 비제한적인 실시예에서, NIC(910)는 유기층(들)(130) 중 적어도 하나와 동시에 형성될 수 있다. 비제한적 예로서, NIC(910)를 형성하기 위해 사용된 적어도 하나의 재료는 또한 유기 층(들)(130) 중 적어도 하나를 형성하기 위해 사용될 수 있다. 이러한 비제한적인 실시예에서, 디바이스(2600)를 제조하기 위한 스테이지의 수는 감소될 수 있다.
일부 비제한적인 실시예에서, 한정 없이, 유기 층(들)(130) 및/또는 제1 전도성 코팅물(930a)을 형성하는 것을 포함하는 다양한 다른 층 및/또는 코팅물이, 특히 이러한 층 및/또는 코팅이 실질적으로 투명한 경우, 광 투과성 영역(2520)의 일 부분을 덮을 수 있다는 점을 당업자는 이해할 것이다. 일부 비제한적인 실시예에서, PDL(들)(440)은 광 투과 영역(2520)을 통한 광 투과를 더욱 촉진하기 위해, 한정됨 없이, 내부에 웰(일부 비제한적인 실시예에서, 발광 영역 (들)에 대해서 정의된 웰과 유사하지 않음)을 형성함으로써 감소된 두께를 가질 수 있다.
도 26a26b에 도시된 배열체 이외의 픽셀(340)(및/또는 서브 픽셀(2541-2543)) 배열체가, 일부 비제한적인 실시예에서, 채용될 수 있다는 점을 당업자는 이해할 것이다.
이제 도 26c를 참조하면, 도 26a의 라인 26B-26B를 따라 취해진, 디바이스(2610)로 도시된 디바이스(2600)의 상이한 실시예의 예시적인 단면도가 도시된다. 도면에서, 디바이스(2610)는 기판(110), TFT 절연층(280) 및 제1 전극(120)을 포함하는 것으로 도시되며, 제1 전극은, 일부 비제한적인 실시예에서, TFT 절연층(280)의 표면 상에 형성된 애노드(341)일 수 있다. 기판(110)은 베이스 기판(112)(예시의 간략성을 위해서 미도시) 및/또는, 각각의 서브 픽셀(2541-2543)에 대응되고 실질적으로 그 아래에 위치되고 제1 전극(120)에 전기적으로 결합된 적어도 하나의 TFT 구조체(200)를 포함하는 적어도 하나의 구동 회로(300)(예시의 간략성을 위해서 미도시)를 포함할 수 있다. PDL(들)(440)은 각각의 서브 픽셀(2541-2543)에 대응되는 제1 전극(120) 위에, 또한 이에 대응되는 발광 영역(들)을 정의하기 위해 기판(110) 위에 형성된다. PDL(들)(440)은 제1 전극(120)의 에지를 덮는다.
일부 비제한적인 실시예에서, 적어도 하나의 유기층(130)이 제1 전극(120)의 노출된 영역(들) 및 둘러싸는 PDL(440)의 부분 위에 증착된다. 일부 비제한적인 실시예에서, 유기층(들)(130)은, 한정됨 없이, HTL(131), HIL(133), EL(135), EIL(137) 및/또는 ETL(139)을 포함하는 복수의 유기 및/또는 무기 반도체층을 포함할 수 있다.
일부 비제한적인 실시예에서, NIC(910)는, 광 투과 영역(2520)을 포함하는 디바이스(2600)의 부분 위에 선택적으로 증착된다.
일부 비제한적인 실시예에서, 전도성 코팅물(930)은, 서브 픽셀(들)(2541)을 형성하기 위해 픽셀 영역(2510) 위를 포함하는 유기 층(들)(130) 위에 증착되나, 광 투과 영역(2520)에서 둘러싸는 PDL(440) 위는 아니다. 일부 비제한적인 실시예에서, 제1 전도성 코팅물(930a)은 개방 마스크 및/또는 마스크 없는 증착 공정을 사용하여 증착될 수 있다. 일부 비제한적인 실시예에서, 이러한 증착은, 디바이스(2610)의 전체 표면을, 일부 비제한적인 실시예에서 Mg일 수 있는 전도성 코팅물(930)의 증기 플럭스에 노출시켜, NIC(910)가 실질적으로 없는 유기층(들)(130)의 부분, 일부 실시예에서, 픽셀 영역(2510) 위에 전도성 코팅물(930)을 선택적으로 증착시킴으로써 수행될 수 있어, 전도성 코팅물(930)이, 일부 비제한적인 실시예에서, 캐소드(342)일 수 있는 제2 전극(140)을 형성하도록 유기층(들)(130) 상에 증착된다.
일부 비제한적인 실시예에서, 디바이스(2610)의 광 투과성 영역(1520)은 이를 통한 광의 투과에 실질적으로 영향을 미칠 수 있는 임의의 재료가 실질적으로 결여된 상태로 유지된다. 특히, 도면에 도시된 바와 같이, TFT 구조체(200), 제1 전극(120)은 단면 측면에서 이에 대응되는 서브 픽셀(2541) 아래에, 그리고 광 투과 영역(1520) 너머에 위치된다. 결과적으로, 이러한 구성요소는 광 투과 영역(1520)을 통해 투과되는 광을 감쇠시키거나 방해하지 않는다. 일부 비제한적인 실시예에서, 이러한 배열은, 모든 픽셀(들)(340)(및/또는 이의 서브 픽셀(들)(2541-2543))이 발광하지 않고, 따라서 투명 AMOLED 디스플레이(2600)를 생성할 때, 일부 비제한적인 실시예에서, 일반적인 시청 거리에서 디바이스(2600)를 보는 관찰자가 디바이스(2500)를 통해 보는 것을 허용한다.
임의의 전도성 코팅물(930)이 없고/없거나 실질적으로 없는 광 투과성 영역(2520)을 제공함으로써, 이러한 영역의 광 투과율은, 일부 비제한적인 실시예에서, 도 26b의 디바이스(2600)와 비교하여, 비제한적인 실시예로서, 유리하게 향상될 수 있다.
도면에는 도시되지 않았지만, 일부 비제한적인 실시예에서, 디바이스(2600)는 전도성 코팅물(930)과 유기층(들)(130) 사이에 배치된 NPC를 더 포함할 수 있다. 일부 비제한적인 실시예에서, NPC는 또한 NIC(910)와 PDL(들)(440) 사이에 배치될 수 있다.
일부 비제한적인 실시예에서, NIC(910)는 유기층(들)(130) 중 적어도 하나와 동시에 형성될 수 있다. 비제한적 예로서, NIC(910)를 형성하기 위해 사용된 적어도 하나의 재료는 또한 유기 층(들)(130) 중 적어도 하나를 형성하기 위해 사용될 수 있다. 이러한 비제한적인 실시예에서, 디바이스(2610)를 제조하기 위한 스테이지의 수는 감소될 수 있다.
일부 비제한적인 실시예에서, 한정 없이, 유기 층(들)(130) 및/또는 전도성 코팅물(930)을 형성하는 것을 포함하는 다양한 다른 층 및/또는 코팅물이, 특히 이러한 층 및/또는 코팅이 실질적으로 투명한 경우, 광 투과성 영역(2520)의 일 부분을 덮을 수 있다는 점을 당업자는 이해할 것이다. 일부 비제한적인 실시예에서, PDL(들)(440)은 광 투과 영역(2520)을 통한 광 투과를 더욱 촉진하기 위해, 한정됨 없이, 내부에 웰(일부 비제한적인 실시예에서, 발광 영역 (들)에 대해서 정의된 웰과 유사하지 않음)을 형성함으로써 감소된 두께를 가질 수 있다.
도 26a26b에 도시된 배열체 이외의 픽셀(340)(및/또는 서브 픽셀(2541-2543)) 배열체가, 일부 비제한적인 실시예에서, 채용될 수 있다는 점을 당업자는 이해할 것이다.
발광 영역(들) 위에 전도성 코팅물의 선택적 증착
위에서 논의된 바와 같이, 픽셀(340)(및/또는 이의 서브 픽셀(들)(2541-2543))의 발광 영역(들)의 측방향 측면(410) 내 및 이에 걸쳐 전극(120, 140, 1650)의 두께를 조절하는 것은 관찰 가능한 미세공동 효과에 영향을 미칠 수 있다. 일부 비제한적인 실시예에서, 픽셀 영역(2510)에서 상이한 서브 픽셀(들)(2541-2543)에 대응되는 발광 영역(들)의 측방향 측면(410)에서 적어도 하나의 선택적 코팅물(710), 예를 들어, NIC(910) 및/또는 NPC(1020)의 적용을 통한 적어도 하나의 전도성 코팅물(930)의 선택적 증착은 각각의 발광 영역의 광학 미세공동 효과가 제어되고/되거나 조절되는 것을 허용하여, 한정됨 없이, 방출 스펙트럼, 광도, 및/또는 밝기의 각도 의존성, 및/또는 방출된 광의 색상 시프트를 포함하여, 서브 픽셀 기반의 바람직한 광학 미세공동 효과를 최적화할 수 있다.
이러한 효과는 서로 독립적으로 서브 픽셀(들)(2541-2543) 각각의 발광 영역에 배치된 NIC(910) 및/또는 NPC(1020)와 같은 선택적 코팅물(710)의 두께를 조절함으로써 제어될 수 있다. 비제한적 예로서, 청색 서브 픽셀(2543) 위에 배치된 NIC(910)의 두께는 녹색 서브 픽셀(2542) 위에 배치된 NIC(910)의 두께보다 더 작을 수 있으며, 녹색 서브 픽셀(2542) 위에 배치된 NIC의 두께는 적색 서브 픽셀(2541) 위에 배치된 NIC(910)의 두께보다 더 작을 수 있다.
일부 비제한적인 실시예에서, 이러한 효과는 NIC(910) 및/또는 NPC(1020)일 수 있는 선택적 코팅물(710)뿐만 아니라 서브 픽셀(들)(2541-2543)의 각각의 발광 영역의 부분(들)에 도포된 전도성 코팅물(930)의 두께를 독립적으로 조절함으로써 훨씬 더 범위로 제어될 수 있다.
이러한 메커니즘은 도 27a 내지 도 27d의 개략도에 예시된다. 이 다이어그램은 전체적으로 2700에 도시된 디바이스를 제조하는 다양한 스테이지를 예시한다.
도 27a는 디바이스(2700)를 제조하는 스테이지 2710을 도시한다. 스테이지 2710에서, 기판(110)이 제공된다. 기판(110)은 제1 발광 영역(2711) 및 제2 발광 영역(2712)을 포함한다. 일부 비제한적인 실시예에서, 제1 발광 영역(2711) 및/또는 제2 발광 영역(2712)은 적어도 하나의 비발광 영역(2720a-2720c)에 의해 둘러싸이고/이거나 이격될 수 있다. 일부 비제한적인 실시예에서, 제1 발광 영역(2711) 및/또는 제2 발광 영역(2712)은 각각 픽셀(340)(및/또는 이의 서브 픽셀(2541-2543))에 대응될 수 있다.
도 27b는 디바이스(2700)를 제조하는 스테이지 2720을 도시한다. 스테이지 2720에서, 제1 전도성 코팅물(2731)은 하부 재료, 이 경우에, 기판(110)의 노출 표면(111) 상에 증착된다. 제1 전도성 코팅물(2731)은 제1 발광 영역(2711) 및 제2 발광 영역(2712)에 걸쳐 증착된다. 일부 비제한적인 실시예에서, 제1 전도성 코팅물(2731)은 비발광 영역(2720a-2720c) 중 적어도 하나에 걸쳐 증착된다.
일부 비제한적인 실시예에서, 제1 전도성 코팅물(2731)은 개방 마스크 및/또는 마스크 없는 증착 공정을 사용하여 증착될 수 있다.
도 27c는 디바이스(2700)를 제조하는 스테이지 2730을 도시한다. 스테이지 2730에서, NIC(910)는 제1 전도성 코팅물(2731)의 일 부분 위에 선택적으로 증착된다. 도면에 도시된 바와 같이, 일부 비제한적인 실시예에서, NIC(910)는 제1 발광 영역(2711)에 걸쳐 증착되는 한편, 일부 비제한적인 실시예에서, 제2 발광 영역(2712) 및/또는, 일부 비제한적인 실시예에서, 비발광 영역(2720a-2720c) 중 적어도 하나에는 NIC(910)가 실질적으로 없다.
도 27d는 디바이스(2700)를 제조하는 스테이지 2740을 도시한다. 스테이지 2740에서, 제2 전도성 코팅물(2732)은 NIC(910)가 실질적으로 없는 디바이스(2700)의 부분들에 걸쳐 증착될 수 있다. 일부 비제한적인 실시예에서, 제2 전도성 코팅물(2732)은 제2 발광 영역(2712) 및/또는, 일부 비제한적 실시예에서, 비발광 영역(2720a-2720c) 중 적어도 하나에 걸쳐 증착될 수 있다.
도 27d에 도시되고, 도 7, 도 9, 도 10a 내지 도 10b 및/또는 도 11a 내지 도 11c 중 어느 하나 이상과 관련하여 자세히 설명된 증발 공정이, 예시의 간결성을 위해 도시되지 않지만, 도 27a 내지 도 27c에 설명된 선행 스테이지 중 임의의 하나 이상에 동일하게 적용될 수 있다는 점을 당업자는 이해할 것이다.
디바이스(2700)의 제조가, 일부 비제한적인 실시예에서, 예시의 간결성을 위해 도시되지 않은 추가 스테이지를 포함할 수 있다는 점을 당업자는 이해할 것이다. 이러한 추가 스테이지는, 한정됨 없이, 하나 이상의 NIC(910)를 증착하는 스테이지, 하나 이상의 NPC(1020)를 증착하는 스테이지, 하나 이상의 추가 전도성 코팅물(930)을 증착하는 스테이지, 아웃커플링 코팅물을 증착하는 스테이지, 및/또는 디바이스(2700)의 캡슐화를 포함할 수 있다.
디바이스(2700)의 제조는 제1 발광 영역(2711) 및 제2 발광 영역(2712)과 관련하여 설명되고 예시되었지만, 일부 비제한적인 실시예에서, 이로부터 유도된 원리는 2개 이상의 발광 영역을 갖는 디바이스의 제조에 동일하게 적용될 수 있다는 점을 당업자는 이해할 것이다.
일부 비제한적인 실시예에서, 이러한 원리는, 일부 비제한적인 실시예에서, 상이한 발광 스펙트럼을 갖는 OLED 디스플레이 디바이스에서 서브 픽셀(들)(2541-2543)에 대응되는 발광 영역(들)에 대한 다양한 두께의 전도성 코팅물(들)을 증착하기 위해서 적용될 수 있다. 일부 비제한적인 실시예에서, 제1 발광 영역(2711)은 제1 파장 및/또는 발광 스펙트럼의 광을 방출하도록 구성된 서브 픽셀(2541-2543)에 대응될 수 있고/있거나, 제2 발광 영역(2712)은 제2 파장/또는 방출 스펙트럼의 광을 방출하도록 구성된 서브 픽셀(2541-2543)에 대응될 수 있다. 일부 비제한적인 실시예에서, 디바이스(2700)는 제3 파장 및/또는 방출 스펙트럼의 광을 방출하도록 구성된 서브 픽셀(2541-2543)에 대응될 수 있는 제3 발광 영역 (2813)(도 28a)을 포함할 수 있다.
일부 비제한적인 실시예에서, 제1 파장은 제2 파장 및/또는 제3 파장 중 적어도 하나보다 더 작고, 더 크고/크거나, 이와 같을 수 있다. 일부 비제한적인 실시예에서, 제2 파장은 제1 파장 및/또는 제3 파장 중 적어도 하나보다 더 작고, 더 크고/크거나, 이와 같을 수 있다. 일부 비제한적인 실시예에서, 제3 파장은 제1 파장 및/또는 제2 파장 중 적어도 하나보다 더 작고, 더 크고/크거나, 이와 같을 수 있다.
일부 비제한적인 실시예에서, 디바이스(2700)는 또한, 제1 발광 영역(2711), 제2 발광 영역(2712) 및/또는 제3 발광 영역(2813) 중 적어도 하나와 실질적으로 동일한 파장 및/또는 발광 스펙트럼을 갖는 광을 방출하도록, 일부 비제한적인 실시예에서, 구성될 수 있는 적어도 하나의 추가 발광 영역(미도시)을 포함할 수 있다.
일부 비제한적인 실시예에서, NIC(910)는 제1 발광 영역(2711)의 적어도 하나의 유기층(130)을 증착하기 위해서 또한 사용될 수 있는 섀도우 마스크를 사용하여 선택적으로 증착될 수 있다. 일부 비제한적인 실시예에서, 섀도우 마스크의 이러한 공유 사용은 광학 미세공동 효과(들)가 비용 효율적인 방식으로 각각의 서브 픽셀(2541-2542)에 대해 튜닝되는 것을 허용할 수 있다.
조절된 미세공동 효과를 갖는 주어진 픽셀(340)의 서브 픽셀(들)(2541-2543)을 갖는 디바이스(2800)를 생성하기 위한 이러한 메커니즘의 사용은 도 28a 내지 도 28d에 설명된다.
도 28a에서, 디바이스(2800)의 제조 스테이지 2810은 기판(110), TFT 절연층(280), 및 복수의 제1 전극(120a-120c)을 포함하는 것으로 도시되며, 이들 중 임의의 것은, 일부 비제한적인 실시예에서, TFT 절연층(280)의 표면 상에 형성된 애노드(341)일 수 있다.
기판(110)은 베이스 기판(112)(예시의 간략성을 위해서 미도시) 및/또는, 대응되는 서브 픽셀(2541-2543)을 각각 갖는 발광 영역(2711-2713)에 대응하고, 실질적으로 그 아래에 위치되고, 연관된 제1 전극(120a-120c)에 전기적으로 결합된 적어도 하나의 TFT 구조체(200a-200c)를 포함하는 적어도 하나의 구동 회로(300)(예시의 간략성을 위해서 미도시)를 포함할 수 있다. PDL(들)(440a-440d)은 발광 영역(들)(2711-2713)을 정의하도록 기판(110) 위에 형성된다. PDL(들)(440a-440d)은 각각의 제1 전극(120a-120c)의 가장자리를 덮는다.
일부 비제한적인 실시예에서, 적어도 하나의 유기층(130a-130c)은 각각의 제1 전극(120a-120c)의 노출된 영역(들) 및 둘러싸는 PDL(440a-440d)의 부분 위에 증착된다. 일부 비제한적인 실시예에서, 유기층(들)(130a-130c)은, 한정됨 없이, HTL(131), HIL(133), EL(135), EIL(137) 및/또는 ETL(139)을 포함하는 복수의 유기 및/또는 무기 반도체층을 포함할 수 있다.
일부 비제한적인 실시예에서, 제1 전도성 코팅물(2731)은 유기층(들)(130a-130c) 위에 증착될 수 있다. 일부 비제한적인 실시예에서, 제1 전도성 코팅물(2731)은 개방 마스크 및/또는 마스크 없는 증착 공정을 사용하여 증착될 수 있다. 일부 비제한적인 실시예에서, 이러한 증착은 디바이스(2800)의 노출 표면(111) 전체를, 일부 비제한적인 실시예에서 Mg일 수 있는 제1 전도성 코팅물(2731)의 증기 플럭스에 노출시켜, 유기층(들)(130a-130c) 위에 제1 전도성 코팅물(2731)을 증착하여, 일부 비제한적 실시예에서 캐소드(342) 및/또는 일부 비제한적 실시예에서 적어도 제1 발광 영역(2711)에 대한 공통 전극일 수 있는 제2 전극(140a)(미도시)의 제1 층을 형성함으로써 수행될 수 있다. 이러한 공통 전극은 제1 발광 영역(2711)에서 제1 두께(t c 1)를 갖는다. 제1 두께(t c 1)는 제1 전도성 코팅물(2731)의 두께에 대응될 수 있다.
일부 비제한적인 실시예에서, 제1 NIC(910a)는, 제1 광 투과 영역(2711)을 포함하는 디바이스(2810)의 부분 위에 선택적으로 증착된다.
일부 비제한적인 실시예에서, 제2 전도성 코팅물(2732)이 디바이스(2800) 위에 증착될 수 있다. 일부 비제한적인 실시예에서, 제2 전도성 코팅물(2732)은 개방 마스크 및/또는 마스크 없는 증착 공정을 사용하여 증착될 수 있다. 일부 비제한적인 실시예에서, 이러한 증착은 디바이스(2810)의 노출 표면(111) 전체를, 일부 비제한적인 실시예에서 Mg일 수 있는 제2 전도성 코팅물(2732)의 증기 플럭스에 노출시켜, 제1 NIC(910a)가 실질적으로 없는 제1 전도성 코팅물(2731), 즉 일부 실시예에서, 제2 및 제3 발광 영역(2712, 2713) 및/또는, PDL(440a-440d)이 배치되는 비발광 영역의 적어도 일부(들) 위에 제2 전도성 코팅물(2732)을 증착하여, 제2 전도성 코팅물(2732)이, 제1 NIC(910a)가 실질적으로 없는 제1 전도성 코팅물(2731)의 부분(들) 상에 증착되어, 일부 비제한적인 실시예에서, 캐소드(342) 및/또는, 일부 비제한적인 실시예에서, 적어도 제2 발광 영역(2712)에 대한 공통 전극일 수 있는 제2 전극(140b)(미도시)의 제2 층을 형성함으로써 수행될 수 있다. 이러한 공통 전극은 제2 발광 영역(2712)에서 제2 두께(t c 2)를 갖는다. 제2 두께(t c 2)는 제1 전도성 코팅물(2731) 및 제2 전도성 코팅물(2732)의 결합된 두께에 대응될 수 있고, 일부 비제한적인 실시예에서, 제1 두께(t c 1)보다 더 클 수 있다.
도 28b에서, 디바이스(2800)의 제조 스테이지 2820이 도시된다.
일부 비제한적인 실시예에서, 제2 NIC(910b)는, 제2 광 투과 영역(2712)을 포함하는 디바이스(2800)의 부분 위에 선택적으로 증착된다.
일부 비제한적인 실시예에서, 제3 전도성 코팅물(2733)이 디바이스(2800) 위에 증착될 수 있다. 일부 비제한적인 실시예에서, 제3 전도성 코팅물(2733)은 개방 마스크 및/또는 마스크 없는 증착 공정을 사용하여 증착될 수 있다. 일부 비제한적인 실시예에서, 이러한 증착은 디바이스(2800)의 노출 표면(111) 전체를, 일부 비제한적인 실시예에서 Mg일 수 있는 제3 전도성 코팅물(2733)의 증기 플럭스에 노출시켜, 제1 NIC(910a) 또는 제2 NIC(910b)가 실질적으로 없는 제2 전도성 코팅물(2731), 즉 일부 실시예에서, 제3 발광 영역(2713) 및/또는, PDL(440a-440d)이 배치되는 비발광 영역의 적어도 일부(들) 위에 제3 전도성 코팅물(2733)을 증착하여, 제3 전도성 코팅물(2733)이, 제2 NIC(910b)가 실질적으로 없는 제2 전도성 코팅물(2732)의 부분(들) 상에 증착되어, 일부 비제한적인 실시예에서, 캐소드(342) 및/또는, 일부 비제한적인 실시예에서, 적어도 제3 발광 영역(2713)에 대한 공통 전극일 수 있는 제2 전극(140c)(미도시)의 제3 층을 형성함으로써 수행될 수 있다. 이러한 공통 전극은 제3 발광 영역(2713)에서 제3 두께(t c 3)를 갖는다. 제3 두께(t c 3)는 제1 전도성 코팅물(2731), 제2 전도성 코팅물(2732) 및 제3 전도성 코팅물(2733)의 결합된 두께에 대응될 수 있고, 일부 비제한적인 실시예에서, 제1 두께(t c 1) 및 제2 두께(t c 2) 중 어느 하나 또는 둘 모두보다 더 클 수 있다.
도 28c에서, 디바이스(2800)의 제조 스테이지 2830이 도시된다.
일부 비제한적인 실시예에서, 제3 NIC(910c)는, 제3 광 투과 영역(2712)을 포함하는 디바이스(2800)의 부분 위에 선택적으로 증착된다.
도 28d에서, 디바이스(2800)의 제조 스테이지 2840이 도시된다.
일부 비제한적인 실시예에서, 적어도 하나의 보조 전극(1650)은 이웃하는 발광 영역들(2711-2713) 사이 그리고, 일부 비제한적인 실시예에서, PDL(440a-440d) 위에 디바이스(2800)의 비발광 영역에 배치된다. 일부 비제한적인 실시예에서, 적어도 하나의 보조 전극(1650)을 증착하기 위해 사용되는 전도성 코팅물(930)은 개방 마스크 및/또는 마스크 없는 증착 공정을 사용하여 증착될 수 있다. 일부 비제한적인 실시예에서, 이러한 증착은, 디바이스(2800)의 노출 표면(111) 전체를, 일부 비제한적인 실시예에서 Mg일 수 있는 전도성 코팅물(930)의 증기 플럭스에 노출시켜, 제1 NIC(910a), 제2 NIC(910b) 및/또는 제3 NIC 중 어느 하나가 실질적으로 없는 제1 전도성 코팅물(2731), 제2 전도성 코팅물(2732) 및 제3 전도성 코팅물(2733)의 노출된 부분 위에 전도성 코팅물(930)을 증착하여, 전도성 코팅물(930)이, 제1 NIC(910a), 제2 NIC(910b) 및/또는 및 제3 NIC(910c) 중 어느 하나가 실질적으로 없는 제1 전도성 코팅물(2731), 제2 전도성 코팅물(2732) 및/또는 제3 전도성 코팅물(2733)의 노출된 부분(들) 상에 증착되어, 적어도 하나의 보조 전극(1650)을 형성함으로써 수행될 수 있다. 적어도 하나의 보조 전극(1650) 각각은 제2 전극(140a-140c) 각각에 전기적으로 결합된다. 일부 비제한적인 실시예에서, 적어도 하나의 보조 전극(1650) 각각은 이러한 제2 전극(140a-140c)과 물리적으로 접촉된다.
일부 비제한적인 실시예에서, 제1 발광 영역(2711), 제2 발광 영역(2712), 및 제3 발광 영역(2713)에는, 적어도 하나의 보조 전극(1650)을 형성하기 위해서 사용되는 재료가 실질적으로 없을 수 있다.
일부 비제한적인 실시예에서, 제1 전도성 코팅물(2731), 제2 전도성 코팅물(2732) 및/또는 제3 전도성 코팅물(2733) 중 적어도 하나는 전자기 스펙트럼의 가시 파장 범위의 적어도 일 부분에서 광 투과성이고/이거나, 실질적으로 투명할 수 있다. 따라서, 제2 전도성 코팅물(2732) 및/또는 제3 전도성 코팅물(2731)(및/또는 임의의 추가 전도성 코팅물(들))이 다수 코팅 전극(120, 140, 1650)을 형성하도록 제1 전도성 코팅물(2731)의 상부에 배치되는 경우, 이러한 전극(120, 140, 1650)은 또한, 전자기 스펙트럼의 가시 파장 범위의 적어도 일 부분에서 광 투과성이고/이거나, 실질적으로 투명할 수 있다. 일부 비제한적인 실시예에서, 제1 전도성 코팅물(2731), 제2 전도성 코팅물(2732), 제3 전도성 코팅, 임의의 추가 전도성 코팅물(들), 및/또는 다수의 코팅 전극(120, 140, 1650) 중 임의의 하나 이상의 광 투과율은 전자기 스펙트럼의 가시 파장 범위의 적어도 일 부분에서, 약 30% 초과, 약 40% 초과, 약 45% 초과, 약 50% 초과, 약 60% 초과, 약 70% 초과, 약 75% 초과, 및/또는 약 80% 초과일 수 있다.
일부 비제한적인 실시예에서, 제1 전도성 코팅물(2731), 제2 전도성 코팅물(2732) 및/또는 제3 전도성 코팅물(2733)의 두께는 상대적으로 높은 광 투과율을 유지하기 위해 상대적으로 얇게 만들어질 수 있다. 일부 비제한적인 실시예에서, 제1 전도성 코팅물(2731)의 두께는 약 5 내지 30 nm, 약 8 내지 25 nm, 및/또는 약 10 내지 20 nm일 수 있다. 일부 비제한적인 실시예에서, 제2 전도성 코팅물(2732)의 두께는 약 1 내지 25 nm, 약 1 내지 20 nm, 약 1 내지 15 nm, 약 1 내지 10 nm, 및/또는 약 3 내지 6 nm일 수 있다. 일부 비제한적인 실시예에서, 제3 전도성 코팅물(2733)의 두께는 약 1 내지 25 nm, 약 1 내지 20 nm, 약 1 내지 15 nm, 약 1 내지 10 nm, 및/또는 약 3 내지 6 nm일 수 있다. 일부 비제한적인 실시예에서, 제1 전도성 코팅물(2731), 제2 전도성 코팅물(2732), 제3 전도성 코팅물(2733) 및/또는 임의의 추가 전도성 코팅물(들)의 조합에 의해 형성된 다수의 코팅 전극의 두께는 약 6 내지 35 nm, 약 10 내지 30 nm, 또는 약 10 내지 25 nm, 및/또는 약 12 내지 18 nm일 수 있다.
일부 비제한적인 실시예에서, 적어도 하나의 보조 전극(1650)의 두께는 제1 전도성 코팅물(2731), 제2 전도성 코팅물(2732), 제3 전도성 코팅물(2733) 및/또는 공통 전극의 두께보다 더 클 수 있다. 일부 비제한적인 실시예에서, 적어도 하나의 보조 전극(1650)의 두께는 약 50 nm 초과, 약 80 nm 초과, 약 100 nm 초과, 약 150 nm 초과, 약 200 nm 초과, 약 300 nm 초과, 약 400 nm 초과, 약 500 nm 초과, 약 700 nm 초과, 약 800 nm 초과, 약 1 μm 초과, 약 1.2 μm 초과, 약 1.5 μm 초과, 약 2 μm 초과, 약 2.5 μm 초과, 및/또는 약 3 μm 초과일 수 있다.
일부 비제한적인 실시예에서, 적어도 하나의 보조 전극(1650)은 실질적으로 비투명(non-transparent)하고/하거나, 불투명할 수 있다. 그러나, 적어도 하나의 보조 전극(1650)은, 일부 비제한적인 실시예에서, 디바이스(2800)의 비발광 영역에 제공될 수 있으므로, 적어도 하나의 보조 전극(1650)은 상당한 광 간섭을 일으키지 않거나, 여기에 기여하지 않을 수 있다. 일부 비제한적인 실시예에서, 적어도 하나의 보조 전극(1650)의 광 투과율은 전자기 스펙트럼의 가시 파장 범위의 적어도 일 부분에서, 약 50%, 약 70% 미만, 약 80% 미만, 약 85% 미만, 약 90% 미만, 및/또는 약 95% 미만일 수 있다.
일부 비제한적인 실시예에서, 적어도 하나의 보조 전극(1375)은 전자기 스펙트럼의 가시 파장 범위의 적어도 일부에서 광을 흡수할 수 있다.
일부 비제한적인 실시예에서, 제1 발광 영역(2711), 제2 발광 영역(2712) 및/또는 제3 발광 영역(2713)에 각각 배치된 제1 NIC(910a), 제2 NIC(910b), 및/또는 제3 NIC(910c)의 두께는 각각의 발광 영역(2711-2713)에 의해 방출되는 광의 색상 및/또는 방출 스펙트럼에 따라 달라질 수 있다. 도 28c 내지 도 28d에 도시된 바와 같이, 제1 NIC(910a)는 제1 NIC 두께(t n 1)를 가질 수 있고, 제2 NIC(910b)는 제2 NIC 두께(t n 2)를 가질 수 있고/있거나 제3 NIC(910c)는 제3 NIC 두께(t n 3)를 가질 수 있다. 일부 비제한적인 실시예에서, 제1 NIC 두께(t n 1), 제2 NIC 두께(t n 2) 및/또는 제3 NIC 두께(t n 3)는 서로 실질적으로 동일할 수 있다. 일부 비제한적인 실시예에서, 제1 NIC 두께(t n 1), 제2 NIC 두께(t n 2) 및/또는 제3 NIC 두께(t n 3)는 서로 상이할 수 있다.
일부 비제한적인 실시예에서, 디바이스(2800)는 또한, 임의의 수의 발광 영역(2711-2713), 픽셀(340) 및/또는 이의 서브 픽셀(들)(2541-2543)을 포함할 수 있다. 일부 비제한적인 실시예에서, 디바이스는 복수의 픽셀(340)을 포함할 수 있으며, 여기서 각각의 픽셀(340)은 2 개, 또는 3 개 이상의 서브 픽셀(들)(2541-2543)을 포함한다.
픽셀(340)(및/또는 이의 서브 픽셀(들)(2541-2543))의 특정 배열은 디바이스 설계에 따라 달라질 수 있다는 점을 당업자는 이해할 것이다. 일부 비제한적인 실시예에서, 서브 픽셀(들)(2541-2543)은, 한정됨 없이, RGB 사이드-바이-사이드, 다이아몬드, 및/또는 PenTile®을 포함하는 공지된 배열 기법에 따라 배열될 수 있다.
전극을 보조 전극에 전기적으로 결합하기 위한 전도성 코팅물
도 29를 참조하면, 예시적인 광전자 디바이스(2900)의 단면도가 도시된다. 디바이스(2900)는 측방향 측면에서, 발광 영역(2910) 및 인접한 비발광 영역(2920)을 포함한다.
일부 비제한적인 실시예에서, 발광 영역(2910)은 디바이스(2900)의 서브 픽셀(2541-2543)에 대응된다. 발광 영역(2910)은 기판(110), 제1 전극(120)(일부 비제한적인 실시예에서, 애노드(341)일 수 있음), 제2 전극(140)(일부 비제한적인 실시예에서, 캐소드(342)일 수 있음), 및 이들 사이에 배열된 적어도 하나의 반도체층 또는 유기층(130)을 갖는다.
제1 전극(120)은 기판(110)의 표면 상에 배치된다. 기판(110)은 제1 전극(120)에 전기적으로 결합된 TFT 구조체(200)를 포함한다. 제1 전극(120)의 에지 및/또는 둘레는 일반적으로 적어도 하나의 PDL(440)에 의해 덮인다.
비발광 영역(2920)은 보조 전극(2960)을 갖고, 비발광 영역(2920)의 제1 파트는 보조 전극(2950)의 측방향 측면 위로 돌출되고, 이와 중첩되도록 배열된 패터닝 구조체(2960)를 갖는다. 패턴화 구조체(2960)는 섀도우된 영역(2965)을 제공하기 위해 측방향으로 연장된다. 비제한적 예로서, 패터닝 구조체(2960)는 섀도우된 영역(2965)을 제공하도록 적어도 일 측부 상에서 보조 전극(2950)에서 그리고/또는 이의 근처에서 리세스될 수 있다. 도시된 바와 같이, 섀도우 영역(2965)은, 일부 비제한적인 실시예에서, 패터닝 구조체(2960)의 측방향 돌출부와 중첩하는 PDL(440)의 표면 상의 영역에 대응될 수 있다. 비발광 영역(2920)은 섀도우 영역(2965)에 배치된 전도성 코팅물(2930)을 더 포함한다. 전도성 코팅물(2930)은 보조 전극(2950)을 제2 전극(140)과 전기적으로 결합한다.
NIC(910)는 제2 전극(140)의 표면 위의 발광 영역(2910)에 배치된다. 일부 비제한적인 실시예에서, 패터닝 구조체(2960)의 표면은 제2 전극(140)을 형성하는 전도성 코팅물(930)의 증착으로부터의 잔류 전도성 코팅물(2940)로 코팅된다. 일부 비제한적인 실시예에서, 잔류 전도성 코팅물(2940)의 표면은 NIC(910)의 증착으로부터의 잔류 NIC(2941)로 코팅된다.
그러나, 섀도우 영역(2965) 위의 패터닝 구조체(2960)의 측방향 돌출부 때문에, 섀도우 영역(2965)에는 NIC(910)가 실질적으로 없다. 따라서, 전도성 코팅물(2930)이 NIC(910)의 증착 후에 디바이스(2900) 상에 증착될 때, 전도성 코팅물(2930)은 보조 전극(2950)을 제2 전극(140)에 결합하기 위해 섀도우 영역 상에 증착되고/되거나 여기로 이동된다.
비제한적인 실시예가 도 29에 도시되었다는 점, 및 다양한 수정이 명백할 수 있다는 점을 당업자는 이해할 것이다. 비제한적 예로서, 패터닝 구조체(2960)는 이의 측부들 중 적어도 2개를 따라 섀도우 영역(2965)을 제공할 수 있다. 일부 비제한적인 실시예에서, 패터닝 구조체(2960)는 생략될 수 있고, 보조 전극(2950)은 섀도우 영역(2965)을 정의하는 리세스 부분을 포함할 수 있다. 일부 비제한적인 실시예에서, 보조 전극(2950) 및 전도성 코팅물(2930)은 PDL(440) 대신 기판(110)의 표면에 직접적으로 배치될 수 있다.
광학 코팅물의 선택적 증착
일부 비제한적인 실시예에서, 광전자 디바이스일 수 있는 디바이스(미도시)는, 일부 비제한적인 실시예에서, 기판(110), NIC(910) 및 광학 코팅물을 포함한다. NIC(910)는 기판(110)의 제1 측방향 측면 부분을 덮는다. 광학 코팅물은 기판의 제2 측방향 부분을 덮는다. NIC(910)의 적어도 일 부분에는 실질적으로 광학 코팅물이 없다.
일부 비제한적인 실시예에서, 광학 코팅물은, 한정됨 없이, 플라스몬 모드를 포함하는, 디바이스에 의해 전달되는, 방출되고/되거나, 흡수되는 광의 광학 특성을 조절하기 위해서 사용될 수 있다. 비제한적 예로서, 광학 코팅물은 광학 필터, 인덱스 매칭 코팅물, 광학 아웃커플링 코팅물, 산란층, 회절 격자 또는 이들의 일 부분으로서 사용될 수 있다.
일부 비제한적인 실시예에서, 광학 코팅물은, 한정됨 없이, 총 광 경로 길이 및/또는 이의 굴절률을 튜닝함으로써 디바이스에서 적어도 하나의 광학 미세공동 효과를 조절하기 위해서 사용될 수 있다. 디바이스의 적어도 하나의 광학 특성은, 한정됨 없이, 밝기의 각도 의존성 및/또는 이의 색상 시프트를 포함하는, 한정됨 없이, 출력 광을 포함하는 적어도 하나의 광학 미세공동 효과를 조절함으로써 영향을 받을 수 있다. 일부 비제한적인 실시예에서, 광학 코팅물은 비전기적 구성요소일 수 있으며, 즉 광학 코팅물은 정상적인 디바이스 작동 동안 전류를 전도하고/하거나 전달하도록 구성되지 않을 수 있다.
일부 비제한적인 실시예에서, 광학 코팅물은 전도성 코팅물(930)로 사용되는 임의의 재료로, 그리고/또는 본원에 설명된 전도성 코팅물(930)을 증착하는 임의의 메커니즘을 사용하여 형성될 수 있다.
NIC 및 전도성 코팅물의 에지 효과
도 30a 내지 도 30i는 전도성 코팅물(930)과의 증착 계면에서의 NIC(910)의 다양한 잠재적 거동을 설명한다.
도 30a를 참조하면, NIC 증착 경계에서 디바이스(3000)의 일 부분의 제1 예가 도시된다. 디바이스(3000)는 표면(3001)을 갖는 기판(110)을 포함한다. NIC(910)는 표면(3001)의 제1 영역(3010) 위에 증착된다. 전도성 코팅물(930)은 표면(3001)의 제2 영역(3020) 위에 증착된다. 도시된 바와 같이, 비제한적인 실시예로서, 제1 영역(3010) 및 제2 영역(3020)은 표면(3001)의 별개의 비중첩 영역이다.
전도성 코팅물(930)은 제1 파트(3021) 및 나머지 파트(3022)를 포함한다. 도시된 바와 같이, 비제한적인 실시예로서, 전도성 코팅물(930)의 제1 파트(3021)는 제2 영역(3020)을 실질적으로 덮고, 전도성 코팅물(930)의 제2 파트(3022)는 NIC(910)의 제1 파트 위로 부분적으로 돌출되고/되거나, 이와 중첩된다.
일부 비제한적인 실시예에서, NIC(910)는, 이의 표면(3011)이 전도성 코팅물(930)을 형성하기 위해서 사용되는 재료에 대해 상대적으로 낮은 친화성 또는 초기 고착 확률(S 0)을 나타내도록 형성되고, 전도성 코팅물(930)의 돌출되고/되거나 중첩되는 제2 파트(3022)와 NIC(910)의 표면(3011) 사이에 갭(3024)이 형성된다. 결과적으로, 제2 파트(3022)는 NIC와 물리적으로 직접 접촉되지 않고, 단면 측면에서 갭(3029)만큼 이로부터 이격된다. 일부 비제한적인 실시예에서, 전도성 코팅물(930)의 제1 파트(3021)는 제1 영역(3010)과 제2 영역(3020) 사이의 계면 및/또는 경계에서 NIC와 물리적으로 직접 접촉될 수 있다.
일부 비제한적인 실시예에서, 전도성 코팅물(930)의 돌출되고/되거나 중첩되는 제2 파트(3022)는 전도성 코팅물(930)의 두께(t 1)와 유사한 정도로 NIC(910) 위로 측방향으로 연장될 수 있다. 비제한적 예로서, 도시된 바와 같이, 제2 파트(3022)의 폭(w 2)은 두께(t 1)에 비슷할 수 있다. 일부 비제한적인 실시예에서, w 2 : t 1의 비율은 약 1:1 내지 약 1:3, 약 1:1 내지 약 1:1.5, 및/또는 약 1:1 내지 약 1:2의 범위일 수 있다. 두께(t 1)는, 일부 비제한적인 실시예에서, 전도성 코팅물(930)에 걸쳐 비교적 균일할 수 있지만, 일부 비제한적인 실시예에서, 제2 파트(3022)가 NIC(910)(즉, w 2)에 돌출되는/되거나 이와 중첩되는 정도는 표면(3001)의 상이한 부분에 걸쳐 어느 정도 변할 수 있다.
이제 도 30b를 참조하면, 전도성 코팅물(930)은 제2 파트(3022)와 NIC(910) 사이에 배치된 제3 부분(3023)을 포함하는 것으로 도시된다. 도시된 바와 같이, 전도성 코팅물(930)의 제2 파트(3022)는 측방향으로 위로 연장되고, 전도성 코팅물(930)의 제3 부분(3023)으로부터 이격되고, 제3 부분(3023)은 NIC(910)의 표면(3011)과 물리적으로 직접 접촉될 수 있다. 전도성 코팅물(930)의 제3 부분(3023)의 두께(t 3)는 제1 파트(3021)의 두께(t 1)보다 더 작을 수 있고, 일부 비제한적인 실시예에서, 실질적으로 더 작을 수 있다. 일부 비제한적인 실시예에서, 제3 부분(3023)의 폭(w 3)은 제2 파트(3022)의 폭(w 2)보다 더 클 수 있다. 일부 비제한적인 실시예에서, 제3 부분(3023)은 제2 파트(3022)보다 더 큰 정도로 NIC(910)와 중첩되도록 측방향으로 연장될 수 있다. 일부 비제한적인 실시예에서, w 3 : t 1의 비율은 약 1:2 내지 약 3:1 및/또는 약 1:1.2 내지 약 2.5:1의 범위에 있을 수 있다. 두께(t 1)는, 일부 비제한적인 실시예에서, 전도성 코팅물(930)에 걸쳐 비교적 균일할 수 있지만, 일부 비제한적인 실시예에서, 제3 부분(3023)이 NIC(910)(즉, w 3)에 돌출되는/되거나 이와 중첩되는 정도는 표면(3001)의 상이한 부분에 걸쳐 어느 정도 변할 수 있다.
제3 부분(3023)의 두께(t 3)는 제1 파트(3021)의 두께(t 1)의 약 5% 보다 더 크지 않고/않거나 미만일 수 있다. 비제한적 예로서, t 3t 1의 약 4% 이하 및/또는 미만, 약 3% 이하 및/또는 미만, 약 2% 이하 및/또는 미만, 약 1% 이하 및/또는 미만, 및/또는 약 0.5% 이하 및/또는 미만일 수 있다. 도시된 바와 같이, 박막으로 형성되는 제3 부분(3023) 대신에, 그리고/또는 이에 부가하여, 전도성 코팅물(930)의 재료는 NIC(910)의 일 부분 상에 아일랜드 및/또는 단절된 클러스터로서 형성될 수 있다. 비제한적 예로서, 이러한 아일랜드 및/또는 단절된 클러스터는, 물리적으로 서로 분리된 피처를 포함하여, 아일랜드 및/또는 클러스터가 연속적인 층을 형성하지 않는다.
이제 도 30c를 참조하면, NPC(1020)는 기판(110)과 전도성 코팅물(930) 사이에 배치된다. NPC(1010)는 전도성 코팅물(930)의 제1 파트(3021)와 기판(110)의 제2 영역(3020) 사이에 배치된다. NPC(1020)는, NIC(910)가 증착된 제1 영역(3010)이 아닌 제2 영역(3020) 상에 배치되는 것으로서 도시된다. NPC(1020)는, NPC(1020)와 전도성 코팅물(930) 사이의 계면 및/또는 경계에서, NPC(1020)의 표면이 전도성 코팅물(930)의 재료에 대해 상대적으로 높은 친화성 또는 초기 고착 확률(S 0)을 나타내도록 형성될 수 있다. 따라서, NPC(1020)의 존재는 증착 동안 전도성 코팅물(930)의 형성 및/또는 성장을 촉진할 수 있다.
이제 도 30d를 참조하면, NPC(1020)는 기판(110)의 제1 영역(3010) 및 제2 영역(3020) 모두에 배치되고, NIC(910)는 제1 영역(3010) 상에 배치된 NPC(1020)의 일 부분을 덮는다. NPC(1020)의 다른 부분에는 NIC(910)가 실질적으로 없고, 전도성 코팅물(930)은 NPC(1020)의 이러한 부분을 덮는다.
이제 도 30e를 참조하면, 전도성 코팅물(930)은 기판(110)의 제3 영역(3030)에서 NIC(910)의 일 부분과 부분적으로 중첩되는 것으로 도시된다. 일부 비제한적인 실시예에서, 제1 파트(3021) 및 제2 파트(3022)에 더하여, 전도성 코팅물(930)은 제4 부분(3024)을 더 포함한다. 도시된 바와 같이, 전도성 코팅물(930)의 제4 부분(3024)은 전도성 코팅물(930)의 제1 파트(3021)와 제2 파트(3022) 사이에 배치되고, 제4 부분(3024)은 NIC(910)의 표면(3011)과 물리적으로 직접 접촉될 수 있다. 일부 비제한적인 실시예에서, 제3 영역(3030)에서의 중첩은 개방 마스크 및/또는 마스크 없는 증착 공정 동안 전도성 코팅물(930)의 측방향 성장의 결과로서 형성될 수 있다. 일부 비제한적인 실시예에서, NIC(910)의 표면(3011)은 전도성 코팅물(930)의 재료에 대해 상대적으로 낮은 초기 고착 확률(S 0)을 나타낼 수 있고, 따라서 전도성 코팅물(930)의 두께가 증가됨에 따라, 이 재료가 표면(3011)에 핵을 형성할 확률은 낮으나, 전도성 코팅물(930)은 또한, 측방향으로 성장할 수 있고, 도시된 바와 같이 NIC(910)의 일 부분을 덮을 수 있다.
이제 도 30f를 참조하면, 기판(110)의 제1 영역(3010)은 NIC(910)로 코팅되고, 이에 인접한 제2 영역(3020)은 전도성 코팅물(930)로 코팅된다. 일부 비제한적인 실시예에서, 전도성 코팅물(930)의 개방 마스크 및/또는 마스크 없는 증착을 수행하는 것은, 전도성 코팅물(930)이 전도성 코팅물(930)과 NIC(910) 사이의 계면에서 그리고/또는 이 근처에서 테이퍼진 단면 프로파일을 나타내는 것으로 귀결될 수 있다는 점이 관찰되었다.
일부 비제한적인 실시예에서, 계면에서 그리고/또는 계면 근처에서 전도성 코팅물(930)의 두께는 전도성 코팅물(930)의 평균 두께보다 더 작을 수 있다. 이러한 테이퍼진 프로파일은 만곡된 그리고/또는 아치형인 것으로 도시되지만, 일부 비제한적 실시예에서, 프로파일은, 일부 비제한적 실시예에서, 실질적으로 선형이고/이거나, 비선형일 수 있다. 비제한적 예로서, 전도성 코팅물(930)의 두께는 계면에 근접한 영역에서, 한정됨 없이, 실질적으로 선형, 지수, 2차 방정식 방식으로 감소될 수 있다.
전도성 코팅물(930)과 NIC(910) 사이의 계면에서 그리고/또는 이 근처에서 전도성 코팅물(930)의 접촉 각도(θ c)는 상대 친화성 및/또는 초기 고착 확률(S 0)과 같은 NIC(910)의 특성에 따라 변할 수 있다는 점이 관찰되었다. 핵의 접촉 각도는, 일부 비제한적인 실시예에서, 증착에 의해 형성된 전도성 코팅물(930)의 박막 접촉 각도를 결정할 수 있다고 추가로 가정된다. 비제한적인 실시예로서, 도 30f를 참조하면, 접촉 각도(θ c)는 전도성 코팅물(930)과 NIC(910) 사이의 계면에서 또는 이 근처에서 전도성 코팅물(930)의 접선의 기울기를 측정함으로써 결정될 수 있다. 일부 비제한적인 실시예에서, 전도성 코팅물(930)의 단면 테이퍼 프로파일이 실질적으로 선형인 경우, 접촉 각도(θ c)는 계면에서 그리고/또는 이 근처에서 전도성 코팅물(930)의 기울기를 측정함으로써 결정될 수 있다. 당업자에 의해서 이해되는 바와 같이, 접촉 각도(θ c)는 일반적으로 하부 표면의 각도에 대해 측정될 수 있다. 본 개시내용에서, 설명의 간결성을 위해, 코팅물은 평면 표면 상에 증착된 것으로 도시된다. 그러나, 당업자는, 이러한 코팅물이 비평면 표면 상에 증착될 수 있다는 점을 이해할 것이다.
일부 비제한적인 실시예에서, 전도성 코팅물(930)의 접촉 각도는 약 90°보다 더 클 수 있다. 이제 도 30g를 참조하면, 비제한적인 실시예로서, 전도성 코팅물(930)은 NIC(910)와 전도성 코팅물(930) 사이의 계면을 지나 연장되는 부분을 포함하는 것으로 도시되고, 갭(3028)만큼 NIC로부터 이격된다. 일부 비제한적인 실시예에서, 접촉 각도(θ c)는 일부 비제한적인 실시예에서, 약 90°보다 더 클 수 있다.
일부 비제한적인 실시예에서, 비교적 높은 접촉 각도(θ c)를 나타내는 전도성 코팅물(930)을 형성하는 것이 유리할 수 있다. 비제한적 예로서, 접촉 각도(θ c)는 약 10° 초과, 약 15° 초과, 약 20° 초과, 약 25° 초과, 약 30° 초과, 약 35° 초과, 약 40° 초과, 약 50° 초과, 약 70° 초과, 약 70° 초과, 약 75°, 및/또는 약 80° 초과일 수 있다. 비제한적 예로서, 상대적으로 높은 접촉 각도(θ c)를 갖는 전도성 코팅물(930)은 상대적으로 높은 종횡비를 유지하면서, 미세하게 패턴화된 피처의 생성을 허용할 수 있다. 비제한적 예로서, 약 90°보다 큰 접촉 각도(θ c)를 나타내는 전도성 코팅물(930)을 형성하는 것이 바람직할 수 있다. 비제한적 예로서, 접촉 각도(θ c)는 약 90° 초과, 약 95° 초과, 약 100° 초과, 약 105° 초과, 약 110° 초과, 약 120° 초과, 약 130° 초과, 약 135° 초과, 약 140° 초과, 약 145° 초과, 약 150°, 및/또는 약 170° 초과일 수 있다.
이제 도 30h 내지 도 30i를 참조하면, 전도성 코팅물(930)은, 기판(100)의 제1 영역(3010)과 제2 영역(3020) 사이에 배치된 기판(100)의 제3 영역(3033) 내의 NIC(910)의 일 부분과 부분적으로 중첩된다. 도시된 바와 같이, NIC(910)의 일 부분과 부분적으로 중첩되는 전도성 코팅물(930)의 부분은 이의 표면(3011)과 물리적으로 직접 접촉될 수 있다. 일부 비제한적인 실시예에서, 제3 영역(3030)에서의 중첩은 개방 마스크 및/또는 마스크 없는 증착 공정 동안 전도성 코팅물(930)의 측방향 성장의 결과로서 형성될 수 있다. 일부 비제한적인 실시예에서, NIC(910)의 표면(3011)은 전도성 코팅물(930)의 재료에 대해 상대적으로 낮은 친화성 또는 초기 고착 확률(S 0)을 나타낼 수 있고, 따라서 전도성 코팅물(930)의 두께가 증가됨에 따라, 이 재료가 표면(3011)에 핵을 형성할 확률은 낮으나, 전도성 코팅물(930)은 또한, 측방향으로 성장할 수 있고, NIC(910)의 일 부분을 덮을 수 있다.
도 30h 내지 도 30i의 경우에, 전도성 코팅물(930)의 접촉 각도(θ c)는, 도시된 바와 같이, 전도성 코팅물과 NIC(910) 사이의 계면 근처의 전도성 코팅물의 에지에서 측정될 수 있다. 도 30i에서, 접촉 각도(θ c)는 약 90°보다 더 클 수 있으며, 이는, 일부 비제한적인 실시예에서, 전도성 코팅물(930)의 일 부분이 갭(3028)만큼 NIC(910)로부터 이격되는 것으로 귀결될 수 있다.
NPC(1020)
일부 비제한적인 실시예에서, NPC(1020)를 형성하기 위해 사용되기에 적합한 재료는, 적어도 약 0.6(또는 70%), 적어도 약 0.7, 적어도 약 0.75, 적어도 약 0.8, 적어도 약 0.9, 적어도 약 0.93, 적어도 약 0.95, 적어도 0.98 및/또는 적어도 약 0.99의 전도성 코팅물(930)의 재료에 대한 초기 고착 확률(S 0)을 보이거나, 또는 이를 갖는 것을 특징으로 하는 재료를 포함할 수 있다.
발견 및 실험적 관찰에 기반하여, 위에서 더 논의된 바와 같이, 한정됨 없이, 풀러렌(fullerene), 한정됨 없이, Ag 및/또는 Yb를 포함하는 금속, 및/또는, 한정됨 없이, ITO 및/또는 IZO를 포함하는 금속 산화물을 포함하는 핵생성 촉진 재료는, 한정됨 없이, Mg를 포함하는 전도성 코팅물(930)의 증착을 위한 핵생성 부위로서 작용할 수 있다는 점이 가정된다.
본 개시내용에서, 용어 "풀러렌"은 일반적으로 탄소 분자를 포함하는 재료를 지칭할 수 있다. 풀러렌 분자의 비제한적 예는, 한정됨 없이, 구형 및/또는 반구형일 수 있는, 폐쇄 쉘을 형성하는 다수의 탄소 원자를 포함하는 3차원 골격을 한정됨 없이 포함하는 탄소 케이지 분자를 포함한다. 일부 비제한적인 실시예에서, 풀러렌 분자는 C n 으로서 지정될 수 있으며, 여기서 n은 풀러렌 분자의 탄소 골격 내에 포함된 탄소 원자들의 수에 대응되는 정수이다. 풀러렌 분자들의 비제한적 예는 C n 을 포함하며, 여기서 n은, 한정됨 없이, C 70 , C 70 , C 72 , C 74 , C 76 , C 78 , C 80 , C 82 , 및 C 84 와 같이 50 내지 250 범위이다. 풀러렌 분자의 추가의 비제한적인 예는, 한정됨 없이, 단일벽 탄소 나노튜브 및/또는 다중벽 탄소 나노튜브를 포함하는 튜브 및/또는 원통형 형상의 탄소 분자를 포함한다.
비제한적 예로서, Mg가, 일부 비제한적인 실시예에서, 풀러렌 처리된 표면에, 한정됨 없이, 증발 공정을 사용하여 증착되는 시나리오에서, 풀러렌 분자는, Mg 증착을 위한 안정된 핵의 형성을 촉진할 수 있는 핵생성 부위로서 작용할 수 있다.
일부 비제한적인 실시예에서, 한정됨 없이, 풀러렌을 포함하는 NPC(1020)의 단층 미만은, Mg의 증착을 위한 핵생성 부위로서 작용하도록 처리된 표면 상에 제공될 수 있다.
일부 비제한적인 실시예에서, NPC(1020)의 여러 단층을 그 위에 증착하여 표면을 처리하는 것은 더 많은 수의 핵생성 부위 및, 따라서, 더 높은 초기 고착 확률(S 0)로 귀결될 수 있다.
한정됨 없이, 표면에 증착된 풀러렌을 포함하는 재료의 양은 하나의 단층보다 더 많거나 더 적을 수 있다는 점을 당업자는 이해할 것이다. 비제한적 예로서, 0.1 단층, 1 단층, 10 단층 또는 그 이상의 핵생성 촉진 재료 또는 핵생성 억제 재료를 증착함으로써 이러한 표면이 처리될 수 있다.
일부 비제한적인 실시예에서, 하부 재료(들)의 노출된 표면 상에 증착된 NPC(1020)의 두께는 약 1 nm 내지 약 5 nm 및/또는 약 1 nm 내지 약 3 nm일 수 있다.
본 개시내용이 적어도 하나의 층 및/또는 코팅물과 관련하여, 증착의 관점에서, 박막 형성에 대해 논의하지만, 당업자는, 일부 비제한적인 실시예에서, 전계발광 디바이스(100)의 다양한 구성요소가 다양한 기술을 사용하여 증착될 수 있다는 점을 인식할 것이며, 다양한 기술은, 제한됨 없이, 증발(한정됨 없이, 열 증발 및/또는 전자빔 증발을 포함함), 포토리소그래피, 프린팅(한정됨 없이, 잉크젯 및/또는 증기 분사 프린팅, 릴 대 릴 프린팅 및/또는 미세 접촉 전사 프린팅을 포함함), PVD(한정됨 없이, 스퍼터링을 포함함), CVD(한정됨 없이, PECVD를 포함함), OVPD, 레이저 어닐링, LITI 패터닝, ALD, 코팅물(한정됨 없이, 스핀 코팅, 딥 코팅, 라인 코팅 및/또는 스프레이 코팅을 포함함), 및/또는 이들의 조합을 포함할 수 있다. 이러한 과정들은 다양한 패턴들을 얻기 위해 섀도우 마스크와 함께 이용될 수 있다.
NIC(910)
특정 이론에 구속되기를 원하지 않으면서, 기판(110)의 노출 표면(111)과 NIC(910) 사이의 계면에서 그리고/또는 이 근처에서 박막 핵생성 및 성장 동안, 필름의 에지와 기판(110) 사이의 상대적으로 높은 접촉 각도(θ c)는 NIC(910)에 의한 박막의 고체 표면의 "디웨팅(dewetting)"으로 인해 관찰된다고 가정된다. 이러한 디웨팅 특성은 기판(110), 박막, 증기(712) 및 NIC(910) 층 사이의 표면 에너지의 최소화에 의해 구동될 수 있다. 따라서, NIC(910)의 존재 및 이의 특성은, 일부 비제한적인 실시예에서, 핵생성 및 전도성 코팅물(930)의 에지의 성장 모드에 영향을 미칠 수 있다고 가정될 수 있다.
특정 이론에 구속되기를 원하지 않으면서, 일부 비제한적인 실시예에서, 전도성 코팅물(930)의 접촉 각도(θ c)가 전도성 코팅물(930)이 형성되는 영역에 인접하게 배치된 NIC(910)의 특성(한정됨 없이, 초기 고착 확률(S 0)을 포함함)에 적어도 부분적으로 기반하여 결정될 수 있다고 가정된다. 따라서, 상대적으로 높은 접촉 각도(θ c)를 나타내는 전도성 코팅물(930)의 선택적 증착을 허용하는 NIC(910) 재료는 몇 가지 이점을 제공할 수 있다.
특정 이론에 구속되기를 원하지 않으면서, 일부 비제한적인 실시예에서, 핵 생성과 성장 동안 존재하는 다양한 계면 장력 사이의 관계는 다음의 모세관 이론의 Young 방정식에 따라 결정될 수 있다고 가정된다:
Figure pct00017
상기 식에서, γ sv 는 기판(110)과 증기(712) 사이의 계면 장력에 대응되고, γ fs 는 박막과 기판(110) 사이의 계면 장력에 대응되고, γ vf 는 증기(712)와 막 사이의 계면 장력에 대응되고, θ는 막 핵 접촉 각도이다. 도 31은 이 방정식에 표현된 다양한 파라미터들 사이의 관계를 예시한다.
Young의 방정식에 기반하여, 아일랜드 성장의 경우, 막 핵 접촉 각도(θ)가 0보다 더 크고, 따라서 θ sv < θ fs + θ vf 가 도출될 수 있다.
증착된 막이 기판(110)을 "습윤"하는 층 성장에 대하여, 핵 접촉각도 θ = 0 이고, 따라서, θ sv = θ fs + θ vf 이다.
스트란스키-크라스타노프(Stranski-Krastanov)(S-K) 성장의 경우, 막 과성장(overgrowth)의 단위 면적당 변형 에너지는 증기(712)와 막 사이의 계면 장력에 비해 크며, θ sv > θ fs + θ vf 이다.
NIC(910)와 기판(110)의 노출 표면 사이의 계면에서 전도성 코팅물(930)의 핵생성 및 성장 모드는 θ > 0인 아일랜드 성장 모델을 따를 수 있다고 가정될 수 있다. 특히 NIC(910)가 전도성 코팅물(930)을 형성하기 위해서 사용된 재료에 대해 상대적으로 낮은 친화성 및/또는 낮은 초기 고착 확률(S 0)(즉, 디웨팅)을 나타내며, 전도성 코팅물(930)의 상대적으로 높은 박막 접촉 각도로 귀결되는 경우이다. 반대로, 전도성 코팅물(930)이 NIC(910)를 사용하지 않고 표면 상에 선택적으로 증착될 때, 비제한적인 실시예로서, 섀도우 마스크를 사용함으로써, 전도성 코팅물(930)의 핵생성 및 성장 모드가 상이할 수 있다. 특히, 섀도우 마스크 패터닝 공정을 사용하여 형성된 전도성 코팅물(930)은, 적어도 일부 비제한적 실시예에서, 약 10° 미만의 상대적으로 낮은 박막 접촉 각도를 나타낼 수 있다는 점이 관찰되었다.
명시적으로 예시되지는 않았지만, NIC(910)를 형성하기 위해 사용된 재료(711)는 또한, 전도성 코팅물(930)과 하부 표면(한정됨 없이, NPC(1020) 층 및/또는 기판(110)의 표면을 포함함) 사이의 계면에 어느 정도 존재할 수 있다는 점을 당업자는 이해할 것이다. 이러한 재료는 섀도잉 효과의 결과로서 증착될 수 있으며, 증착된 패턴은 마스크의 패턴과 동일하지 않고, 일부 비제한적인 실시예에서, 일부 증발된 재료(712)가 타겟 표면(111)의 마스킹된 부분에 증착되는 것으로 귀결될 수 있다. 비제한적 예로서, 이러한 재료(712)는 아일랜드 및/또는 단절된 클러스터로서, 그리고/또는 NIC(910)의 평균 두께보다 실질적으로 더 작을 수 있는 두께를 갖는 박막으로서 형성될 수 있다.
일부 비제한적인 실시예에서, 탈착을 위한 활성화 에너지(E des 631)가 열 에너지(k B T)의 약 2배 미만, 열에너지(k B T)의 약 1.5배 미만, 열에너지(k B T)의 약 1.3배 미만, 열에너지(k B T)의 약 1.2배 미만, 열에너지(k B T) 미만, 열에너지(k B T)의 약 0.8배 미만, 및/또는 열에너지(k B T)의 약 0.5배 미만인 것이 바람직할 수 있다. 일부 비제한적인 실시예에서, 표면 확산을 위한 활성화 에너지(E S 621 )가 열 에너지(k B T) 초과, 열 에너지(k B T)의 약 1.5배 초과, 열 에너지(k B T)의 약 1.8배 초과, 열 에너지(k B T)의 약 2배 초과, 열 에너지(k B T)의 약 3배 초과, 열 에너지(k B T)의 5배 초과, 열 에너지(k B T)의 7배 초과 및/또는 열 에너지(k B T)의 약 10배 초과인 것이 바람직할 수 있다.
일부 비제한적인 실시예에서, NIC(910)를 형성하기 위해서 사용되기에 적합한 재료는 약 0.1(또는 10%) 이하 및/또는 미만, 약 0.05 이하 및/또는 미만, 0.03 이하 및/또는 미만, 0.02 이하 및/또는 미만, 0.01 이하 및/또는 미만, 약 0.08 이하 및/또는 미만, 약 0.005 이하 및/또는 미만, 약 0.003 이하 및/또는 미만, 약 0.001 이하 및/또는 미만, 약 0.0008 이하 및/또는 미만, 약 0.0005 이하 및/또는 미만, 및/또는 약 0.0001 이하 및/또는 미만인 전도성 코팅물(930)의 재료에 대한 초기 고착 확률(S0)을 나타내고/거나 갖는 것을 특징으로 하는 재료를 포함할 수 있다.
일부 비제한적인 실시예에서, NIC(910)를 형성하기 위해서 사용되기에 적합한 재료는 소분자 유기 재료 및/또는 유기 폴리머와 같은 유기 재료를 포함할 수 있다. 적합한 유기 재료의 비제한적 예는, 질소(N), 황(S), 산소(O), 인(P) 및/또는 알루미늄(Al)을 한정됨 없이 포함하는, 선택적으로 하나 이상의 헤테로원자를 한정됨 없이 포함하는, 유기 분자를 한정됨 없이 포함하는 다환 방향족 화합물을 포함한다. 일부 비제한적인 실시예에서, 다환 방향족 화합물은, 코어 모이어티 및 코어 모이어티에 결합된 적어도 하나의 말단 모이어티를 각각 포함하는 유기 분자를 한정됨 없이 포함할 수 있다. 말단 모이어티의 비제한적 수는 1개 이상, 2개 이상, 3개 이상 및/또는 4개 이상일 수 있다. 전술된 내용의 일반성을 한정하지 않으면서, 2개 이상의 말단 모이어티의 경우, 말단 모이어티는 동일하고/거나, 상이할 수 있고/거나, 말단 모이어티의 서브세트는 동일하지만, 적어도 하나의 나머지 모이어티와 상이할 수 있다.
NIC(910)를 형성하기 위해서 사용되기에 적합한 재료는 약 0.1(또는 10%) 이하 및/또는 미만, 및/또는 약 0.05 이하 및/또는 미만, 그리고, 좀 더 구체적으로 약 0.03 이하 및/또는 미만, 약 0.02 이하 및/또는 미만, 약 0.01 이하 및/또는 미만, 약 0.08 이하 및/또는 미만, 약 0.005 이하 및/또는 미만, 약 0.003 이하 및/또는 미만, 약 0.001 이하 및/또는 미만, 약 0.0008 이하 및/또는 미만, 약 0.0005 이하 및/또는 미만, 및/또는 약 0.0001 이하 및/또는 미만인 전도성 코팅물의 재료에 대한 초기 고착 확률(S0)을 나타내고/거나 갖는 것을 특징으로 하는 재료를 포함한다. 핵생성 촉진 코팅물을 형성하기 위해서 사용되기에 적합한 재료는 적어도 약 0.6(또는 60%), 적어도 약 0.7, 적어도 약 0.75, 적어도 약 0.8, 적어도 약 0.9, 적어도 약 0.93, 적어도 약 0.95, 적어도 0.98 및/또는 적어도 약 0.99의 전도성 코팅물의 재료에 대한 초기 고착 확률(S 0)을 보이고/거나 갖는 것을 특징으로 하는 재료를 포함한다.
적합한 핵생성 억제 재료는 저분자 유기 재료 및 유기 중합체와 같은 유기 재료를 포함한다.
일부 비제한적인 실시예에서, NIC(910)는 화학식 (I), (II), (III), (IV), (V), (VI), (VII), 또는 (VIII)의 화합물을 포함한다.
Figure pct00018
Figure pct00019
화학식 (I), (II), (III), (IV), (V) 및 (VI)에서, Ar1은 탄소수 6 내지 50의 치환된 또는 비치환된 아릴기; 탄소수 6 내지 60의 치환된 또는 비치환된 아릴렌기; 탄소수 4 내지 50의 치환된 또는 비치환된 헤테로아릴기; 및/또는 탄소수 5 내지 60의 치환된 또는 비치환된 헤테로아릴렌기를 나타낸다. Ar1의 예는 다음을 포함하나, 이에 한정되지 않는다: 1-나프틸; 2-나프틸; 1-페난트릴; 2-페난트릴; 10-페난트릴; 9-페난트릴; 1-안트라세닐; 2-안트라세닐; 3-안트라세닐; 9-안트라세닐; 벤즈안트라세닐(5-, 6-, 7-, 8- 및 9-벤즈트라세닐 포함); 피레닐(1-, 2- 및 4-피레닐 포함); 피리딘; 퀴놀린; 이소퀴놀린, 피라진; 퀴녹살린; 아르시딘; 피리미딘; 퀴나졸린; 피리다진; 신놀린 및 프탈라진. 일부 비제한적인 실시예에서, Ar1은 탄소수 6-50 및/또는 탄소수 4-50의 치환된 또는 비치환된 아릴기를 나타낸다. 일부 비제한적인 실시예에서, Ar1은 탄소수 6-50 및/또는 탄소수 4-50의 치환된 또는 비치환된 아릴렌기를 나타낸다.
화학식 (I), (II), (III), (IV), (V), (VI), (VII), (VIII)에서, Ra 및 Rb는 각각 하나 이상의 치환기의 선택적 존재를 나타내며, 이 치환기는 D(중수소), F, Cl, C1-C6 알킬을 포함하는 알킬, 시클로알킬, 실릴, 플루오로알킬, 아릴알킬, 아릴, 할로아릴, 헤테로아릴, 알콕시, 할로알콕시, 플루오로알콕시, 플루오로아릴, 트리플루오로아릴, 및 이들 중 임의의 둘 및/또는 둘 초과의 조합으로부터 독립적으로 선택된다. 일부 비제한적인 실시예에서, 하나 및/또는 하나 초과의 치환기는 메틸, 메톡시, 에틸, t-부틸, 플루오로메틸, 디플루오로메틸, 트리플루오로메틸, 플루오로알콕시, 디플루오로메톡시, 트리플루오로메톡시, 플루오로에틸, 폴리플루오로에틸, 4-플루오로페닐, 3,4,5-트리플루오로페닐 및 4-(트리플루오로메톡시)페닐로부터 독립적으로 선택된다. 본원에 설명된 일부 비제한적인 실시예에서, 각각의 Ra 및/또는 Rb는, 각각의 경우에 서로 독립적으로 선택될 수 있는 1, 2, 3, 4, 5 및/또는 6개 이상의 치환기의 선택적 존재를 나타낼 수 있다는 점이 이해될 것이다.
일부 비제한적인 실시예에서, Rb는 적어도 하나 이상의 불소 원자를 함유한다. 비제한적 예로서, Rb는 F, 플루오로알킬, 플루오로알콕시, 플루오로아릴 및 트리플루오로아릴로부터 선택될 수 있다.
화학식 (I) 및 (II)에서, Ar2는 탄소수 6 내지 50의 치환된 또는 비치환된 아릴렌기 및/또는 탄소수 4 내지 50의 치환된 또는 비치환된 헤테로아릴렌기를 나타낸다. Ar2의 예는 다음을 포함하나, 이에 한정되지 않는다: 페닐렌; 나프틸렌; 안트라실렌; 페난트릴렌; 벤즈안트라실렌; 및 피레닐렌.
화학식 (I), (III), (IV), (V) 및 (VI)에서, Ar3은 탄소수 6 내지 50의 치환된 또는 비치환된 아릴기; 탄소수 6 내지 60의 치환된 또는 비치환된 아릴렌기; 탄소수 4 내지 50의 치환된 또는 비치환된 헤테로아릴기; 및/또는 탄소수 5 내지 60의 치환된 또는 비치환된 헤테로아릴렌기를 나타낸다. Ar3의 예는 다음을 포함하나, 이에 한정되지 않는다: 1-나프틸; 2-나프틸; 1-페난트릴; 2-페난트릴; 10-페난트릴; 9-페난트릴; 1-안트라세닐; 2-안트라세닐; 3-안트라세닐; 9-안트라세닐; 벤즈안트라세닐(5-, 6-, 7-, 8- 및 9-벤즈트라세닐 포함); 피레닐(1-, 2- 및 4-피레닐 포함); 피리딘; 퀴놀린; 이소퀴놀린, 피라진; 퀴녹살린; 아르시딘; 피리미딘; 퀴나졸린; 피리다진; 신놀린 및 프탈라진. 일부 비제한적인 실시예에서, Ar3은 탄소수 6-50 및/또는 탄소수 4-50의 치환된 또는 비치환된 아릴기를 나타낸다. 일부 비제한적인 실시예에서, Ar3은 탄소수 6-50 및/또는 탄소수 4-50의 치환된 또는 비치환된 아릴렌기를 나타낸다.
화학식 (II)에서, Ar4는 탄소수 6 내지 50의 치환된 또는 비치환된 아릴렌기 및/또는 탄소수 4 내지 50의 치환된 또는 비치환된 헤테로아릴렌기를 나타낸다. Ar4의 예는 다음을 포함하나, 이에 한정되지 않는다: 페닐렌; 나프틸렌; 안트라실렌; 페난트릴렌; 벤즈안트라실렌; 피레닐렌. 일부 비제한적인 실시예에서, Ar4는 벤즈이미다졸이다.
화학식 (II)에서, Ar5는 탄소수 6 내지 50의 치환된 또는 비치환된 아릴기; 탄소수 6 내지 60의 비치환된 아릴렌기; 탄소수 4 내지 50의 비치환된 헤테로아릴기; 및/또는 탄소수 5 내지 60의 비치환된 헤테로아릴렌기를 나타낸다. Ar5의 예는 다음을 포함하나, 이에 한정되지 않는다: 페닐; 1-나프틸; 2-나프틸; 1-페난트릴; 2-페난트릴; 10-페난트릴; 9-페난트릴; 1-안트라세닐; 2-안트라세닐; 3-안트라세닐; 9-안트라세닐; 벤즈안트라세닐(5-, 6-, 7-, 8- 및 9-벤즈트라세닐 포함); 및 피레닐(1-, 2- 및 4-피레닐 포함).
화학식 (IV) 및 (V)에서, Ar6 및 Ar7은 각각 개별적으로 탄소수 6 내지 50의 비치환된 아릴기; 탄소수 6 내지 50의 비치환된 할로아릴기; 치환기를 가질 수 있는 탄소수 6 내지 60의 아릴렌기; 및/또는 탄소수 5 내지 60의 비치환된 헤테로아릴기를 나타낸다. Ar 6Ar 7 의 예는 다음을 포함하나, 이에 한정되지 않는다: 페닐; 1-나프틸; 2-나프틸; 1-페난트릴; 2-페난트릴; 10-페난트릴; 9-페난트릴; 1-안트라세닐; 2-안트라세닐; 3-안트라세닐; 9-안트라세닐; 벤즈안트라세닐(5-, 6-, 7-, 8- 및 9-벤즈트라세닐 포함); 피레닐(1-, 2- 및 4-피레닐 포함); 4-플루오로페닐, 3,4,5-트리플루오로페닐, 4-(트리플루오로메톡시)페닐.
일부 비제한적인 실시예에서, 화학식 (III), (IV), (V) 및/또는 (VI)의 화합물에서, Ar 1 은 탄소수 6 내지 50의 비치환된 아릴기를 나타내고, Ar 3 은 탄소수 4 내지 50의 비치환된 헤테로아릴기를 나타낸다. 일부 비제한적인 실시예에서, 화학식 (III), (IV), (V) 및/또는 (VI)의 화합물에서, R a는 탄소수 4 내지 50의 비치환된 헤테로아릴기를 나타낸다. 일부 비제한적인 실시예에서, 화학식 (IV) 및/또는 (V)의 화합물에서, Ar 6 는 탄소수 4 내지 50의 비치환된 헤테로아릴기를 나타낸다.
일부 비제한적인 실시예에서, Ar1, Ar2, Ar3, Ar4, Ar5, Ar6 및 Ar7 각각에 대응되는 기는 하나 및/또는 하나 초과의 치환기(R c )에 의해서 치환될 수 있다. 일부 비제한적인 실시예에서, 하나 및/또는 하나 초과의 치환기(R c )는 D(중수소), F, Cl, C1-C6 알킬을 포함하는 알킬, 시클로알킬, 실릴, 플루오로알킬, 아릴알킬, 아릴, 할로아릴, 헤테로아릴, 알콕시, 플루오로알콕시, 플루오로아릴, 트리플루오로아릴, 및 이들 중 임의의 둘 및/또는 그 이상의 조합으로부터 개별적으로 선택된다. 일부 비제한적인 실시예에서, 하나 및/또는 하나 초과의 치환기(R c )는 메틸, 메톡시, 에틸, t-부틸, 플루오로메틸, 디플루오로메틸, 트리플루오로메틸, 플루오로알콕시, 디플루오로메톡시, 트리플루오로메톡시, 플루오로에틸, 폴리플루오로에틸, 4-플루오로페닐, 3,4,5-트리플루오로페닐 및 4-(트리플루오로메톡시)페닐로부터 독립적으로 선택된다.
일부 비제한적인 실시예에서, 화학식 (V) 및/또는 (VI)의 화합물에서, Ar1 및 Ar3은 각각 개별적으로 2-나프틸을 나타낸다. 일부 비제한적인 실시예에서, Ar6 및 Ar7 중 적어도 하나는 3,4,5-트리플루오로페닐이다.
일부 비제한적인 실시예에서, R a , R b R c 는 각각 2 및/또는 2 초과의 치환기를 나타낼 수 있다. 일부 비제한적인 실시예에서, 이러한 치환기 중 2개 및/또는 2개 초과가 융합되어 아릴 고리(들) 및/또는 헤테로아릴 고리(들)를 형성할 수 있다. 일부 비제한적인 실시예에서, 융합된 헤테로아릴 고리(들)는 적어도 하나의 헤테로원자를 포함한다. 일부 비제한적인 실시예에서, 융합된 아릴 고리(들) 및/또는 헤테로아릴 고리(들)는 비치환되거나, 하나 및/또는 하나 초과의 추가 치환기에 의해서 치환된다. 이러한 융합 헤테로아릴 고리(들)의 비제한적인 예는 아래에 예시된 화학식 S1 내지 S15로 이루어진 기를 한정됨 없이 포함한다.
Figure pct00020
상기 융합된 헤테로아릴 고리(들) S1 내지 S15 중 임의의 것은 분자의 일 부분에 다양한 배열 및/또는 위치로 결합될 수 있다는 점을 당업자는 이해할 것이다.
일부 비제한적인 실시예에서, 본원에서 언급된 아릴렌기는 아래에 예시된 화학식 (A-0) 내지 (R-0)으로 이루어진 군으로부터 선택된다.
Figure pct00021
Figure pct00022
Figure pct00023
Figure pct00024
Figure pct00025
일부 비제한적인 실시예에서, 화학식 (A-0) 내지 (R-0)로부터 선택된 아릴렌 기 중 임의의 기는 하나 및/또는 하나 초과의 치환기로 선택적으로 치환될 수 있다. 이러한 치환기의 비제한적인 예는, 한정됨 없이, 본원에서 R a , R b R c 와 관련하여 설명된 것들을 포함한다.
일부 비제한적인 실시예에서, 아릴기는 아래에 예시된 화학식 (AX-0) 내지 (RX-0)으로 이루어진 군으로부터 선택된다.
Figure pct00026
Figure pct00027
Figure pct00028
Figure pct00029
일부 비제한적인 실시예에서, 치환기 R a , R b 및/또는 R c 는 하기 예시된 화학식 (AZ-1) 내지 (AZ-13)으로 이루어진 군으로부터 독립적으로 선택된다.
Figure pct00030
일부 비제한적인 실시예에서, 치환기 R a , R b 및/또는 R c 는 하기 예시된 화학식 (AZ-5), (AZ-6), (AZ-7), (AZ-8), (AZ-9), (AZ-11), (AZ-12) 및/또는 (AZ-13)으로 이루어진 군으로부터 독립적으로 선택된다.
일부 비제한적인 실시예에서, NIC 910은 화학식 (I-1), (I-2), (II-1), (III-1), (III-2), (III-3), (III-4), (III-5), (III-6), (III-7), (III-8), (III-9), (III-10), (III-11), (IV-1), (IV -2) 및/또는 (VIII-1)의 화합물을 포함한다.
Figure pct00031
Figure pct00032
Figure pct00033
Figure pct00034
Figure pct00035
Ra1, Ra2, Ra3, Ra4, Ra5, Ra6, Ra7, 및 Ra8는 각각 하나 및/또는 그 이상의 치환기의 선택적 존재를 나타내며, 이 치환기는 D(중수소), F, Cl, C1-C6 알킬을 포함하는 알킬, 시클로알킬, 실릴, 플루오로알킬, 아릴알킬, 아릴, 헤테로아릴, 알콕시, 플루오로알콕시, 및 이들 중 임의의 둘 및/또는 둘 초과의 조합으로부터 독립적으로 선택된다. 일부 비제한적인 실시예에서, 하나 및/또는 하나 초과의 치환기는 메틸, 메톡시, 에틸, t-부틸, 플루오로, 플루오로메틸, 디플루오로메틸, 트리플루오로메틸, 트리플루오로메톡시, 플루오로에틸, 폴리플루오로에틸; 1-나프틸; 2-나프틸; 1-페난트릴; 2-페난트릴; 10-페난트릴; 9-페난트릴; 1-안트라세닐; 2-안트라세닐; 3-안트라세닐; 9-안트라세닐; 벤즈안트라세닐(5-, 6-, 7-, 8- 및 9-벤즈트라세닐 포함); 피레닐(1-, 2- 및 4-피레닐 포함); 피리딘; 퀴놀린; 이소퀴놀린, 피라진; 퀴녹살린; 아르시딘; 피리미딘; 퀴나졸린; 피리다진; 신놀린 및 프탈라진으로부터 독립적으로 선택된다.
일부 비제한적인 실시예에서, Ra1, Ra2, Ra3, Ra4, Ra5, Ra6, Ra7 및 Ra8은 각각 위에서 설명된 화학식 (AZ-1) 내지 (AZ-12)로부터 독립적으로 선택된다. 일부 비제한적인 실시예에서, Ra1, Ra2, Ra3, Ra4, Ra5, Ra6, Ra7 및 Ra8는 각각 화학식 (AZ-5), (AZ-6), (AZ-7), (AZ-8), (AZ-9), (AZ-11), (AZ-12) 및/또는 (AZ-13)으로 이루어진 군으로부터 독립적으로 선택된다.
일부 비제한적인 실시예에서, Ra1, Ra2, Ra3, Ra4, Ra5, Ra6, Ra7 및 Ra8은 각각 D(중수소), F, Cl, t-부틸, 트리플루오로메틸 및 트리플루오로메톡시로부터 독립적으로 선택된다.
일부 비제한적인 실시예에서, Ra1 및 Ra4는 각각의 경우 아릴이고, Ra2는 헤테로아릴이다.
화학식 (III-10)을 참조하면, X1, X2, X3, X4, X5, 및 X6은 각각 독립적으로 탄소 및/또는 질소이다. 일부 비제한적인 실시예에서, X1, X2, X3, X4, X5, 및 X6 중 적어도 하나는 질소이고 나머지는 탄소이다. 일부 비제한적인 실시예에서, X1, X2, X3, X4, X5, 및 X6 중 적어도 둘은 질소이고, 나머지는 탄소이다.
화학식 (III-11), (IV-1), 및 (IV-2)을 참조하면, X1, X2, X3, X4, X5, X6 X7, X8, X9, 및 X10은 각각 독립적으로 탄소 및/또는 질소이다. 일부 비제한적인 실시예에서, X1, X2, X3, X4, X5, X6 X7, X8, X9, 및 X10 중 적어도 하나는 질소이고, 나머지는 탄소이다. 일부 또 다른 비제한적인 실시예에서, X1, X2, X3, X4, X5, X6 X7, X8, X9, 및 X10 중 적어도 둘은 질소이고, 나머지는 탄소이다.
화학식 (III-11)을 참조하면, 일부 비제한적인 실시예에서, X1, X2, X3, X4, X5, 및 X6 중 적어도 하나는 질소이고, 나머지는 탄소이다. 일부 비제한적인 실시예에서, X5는 질소이고 X1, X2, X3, X4, X6, X7, X8, X9, 및 X10은 탄소이다.
화학식 (IV-1) 및 (IV-2)를 참조하면, X1, X2, X3, X4, X5, X6 X7, X8, 중 적어도 하나는 질소이고, 나머지는 탄소이다. 일부 비제한적인 실시예에서, X1, X4, X5, X6 및 X8 중 적어도 하나는 질소이고, 나머지는 탄소이다.
일부 비제한적인 실시예에서, NIC(910)는 화학식 III-12, IV-4, 및 VIII-2의 화합물을 포함한다.
Figure pct00036
Figure pct00037
화학식 III-12에서, B1, B2, B4, B5, B6, B7, B8, Z1, Z2, Z3, Z4, Z5, Z6, Z7, Z8, B'1, B'2, B'3, B'4, B'5, B'6 및 B'8은 각각 하나 및/또는 하나 초과의 치환기의 선택적 존재를 나타내며, 이 치환기는 D(중수소), F, Cl, C1-C6알킬을 포함한 알킬, 시클로알킬, 실릴, 플루오로알킬, 아릴알킬, 할로아릴, 헤테로아릴, 알콕시, 할로알콕시, 플루오로아릴 및 트리플루오로아릴 및 임의의 둘 및/또는 둘 초과의 조합으로부터 독립적으로 선택된다. 일부 비제한적인 실시예에서, 하나 및/또는 하나 초과의 치환기는 메틸, 메톡시, 에틸, t-부틸, 플루오로메틸, 디플루오로메틸, 트리플루오로메틸, 플루오로알콕시, 디플루오로메톡시, 트리플루오로메톡시, 플루오로에틸, 폴리플루오로에틸, 4-플루오로페닐, 3,4,5-트리플루오로페닐 및 4-(트리플루오로메톡시)페닐로부터 독립적으로 선택된다.
일부 비제한적인 실시예에서, Z2, Z3, Z6 및 Z7 중 적어도 하나는 3,4,5-트리플루오로페닐이다.
일부 비제한적인 실시예에서, Z2 및 Z6 중 적어도 하나는 3,4,5-트리플루오로페닐이다.
비제한적인 일 실시예에서, Z3 및 Z7 중 적어도 하나는 3,4,5-트리플루오로페닐이다.
화학식 IV-4에서, B1, B2, B4, B5, B6, B7, B8, Z1, Z2, Z3, Z4, Z5, Z6, Z8, B'1, B'2, B'3, B'4, B'5, B'6, B'8, A1, A2, A3, A4 A5는 각각 하나 및/또는 하나 초과의 치환기의 선택적 존재를 나타내며, 이 치환기는 D(중수소), F, Cl, C1-C6알킬을 포함한 알킬, 시클로알킬, 실릴, 플루오로알킬, 아릴알킬, 할로아릴, 헤테로아릴, 알콕시, 할로알콕시, 플루오로아릴 및 트리플루오로아릴 및 임의의 둘 및/또는 둘 초과의 조합으로부터 독립적으로 선택된다.
일부 비제한적인 실시예에서, 하나 및/또는 하나 초과의 치환기는 메틸, 메톡시, 에틸, t-부틸, 플루오로메틸, 디플루오로메틸, 트리플루오로메틸, 플루오로알콕시, 디플루오로메톡시, 트리플루오로메톡시, 플루오로에틸, 폴리플루오로에틸, 4-플루오로페닐, 3,4,5-트리플루오로페닐 및 4-(트리플루오로메톡시)페닐로부터 독립적으로 선택된다.
일부 비제한적인 실시예에서, A1, A2, A3, A4 및 A5 중 적어도 하나는 플루오로이다.
일부 비제한적인 실시예에서, A1, A2, A3, A4 A5 중 2개 및/또는 2개 초과, 3개 및/또는 3개 초과, 4개 및/또는 4개 초과는 플루오로이다. 일부 비제한적인 실시예에서, A1, A2, A3, A4 및 A5는 플루오로이다.
화학식 VIII-2에서, B1, B2, B4, B5, B6, B7, B8, Z1, Z2, Z3, Z4, Z5, Z6, Z8, B'1, B'2, B'3, B'4, B'5, B'6, B'8, A1, A2, A3, A4, A5, A'1, A'2, A'4, A'5 및 A'6은 각각 하나 및/또는 하나 초과의 치환기의 선택적 존재를 나타내며, 이 치환기는 D(중수소), F, Cl, C1-C6알킬을 포함한 알킬, 시클로알킬, 실릴, 플루오로알킬, 아릴알킬, 할로아릴, 헤테로아릴, 알콕시, 할로알콕시, 플루오로아릴 및 트리플루오로아릴 및 임의의 둘 및/또는 둘 초과의 조합으로부터 독립적으로 선택된다. 일부 비제한적인 실시예에서, 하나 및/또는 하나 초과의 치환기는 메틸, 메톡시, 에틸, t-부틸, 플루오로메틸, 디플루오로메틸, 트리플루오로메틸, 플루오로알콕시, 디플루오로메톡시, 트리플루오로메톡시, 플루오로에틸, 폴리플루오로에틸, 4-플루오로페닐, 3,4,5-트리플루오로페닐 및 4-(트리플루오로메톡시)페닐로부터 독립적으로 선택된다.
일부 비제한적인 실시예에서, A1, A2, A3, A4, A5, A'1, A'2, A'4, A'5 및 A'6 중 적어도 하나는 F(플루오로), 트리플루오로메톡시, 또는 디플루오로메톡시이고/이거나, 이를 포함한다.
일부 비제한적인 실시예에서, A1, A2, A3, A4, A5, A'1, A'2, A'4, A'5 및 A'6 중 적어도 하나는 플루오로이다.
일부 비제한적인 실시예에서, A1, A2, A3, A4, A5 중 적어도 하나는 플루오로이고, A'1, A'2, A'4, A'5 및 A'6 중 적어도 하나는 플루오로이다.
일부 비제한적인 실시예에서, A1, A2, A3, A4, A5 중 2개 및/또는 2개 초과, 3개 및/또는 3개 초과, 및/또는 4개 및/또는 4개 초과는 플루오로이고, A'1, A'2, A'4, A'5 및 A'6 중 2개 및/또는 2개 초과, 3개 및/또는 3개 초과, 및/또는 4개 및/또는 4개 초과는 플루오로이다.
일부 비제한적인 실시예에서, A1, A2, A3, A4, A5, A'1, A'2, A'4, A'5 및 A'6 각각은 플루오로이다.
일부 비제한적인 실시예에서, A2, A3, A4, A'1, A'5 및 A'6 각각은 플루오로이다.
일부 비제한적인 실시예에서, A1, A2, A3, A4, A5, A'1, A'2, A'4, A'5 및 A'6 중 적어도 하나는 트리플루오로메톡시이다.
일부 비제한적인 실시예에서, A1, A2, A3, A4, 및 A5 중 적어도 하나는 트리플루오로메톡시이고, A'1, A'2, A'4, A'5 및 A'6 중 적어도 하나는 트리플루오로메톡시이다.
일부 비제한적인 실시예에서, A1, A2, A3, A4, A5 중 2개 및/또는 2개 초과, 및/또는 3개 및/또는 3개 초과는 트리플루오로메톡시이고, A'1, A'2, A'4, A'5 및 A'6 중 2개 및/또는 2개 초과, 3개 및/또는 3개 초과는 트리플루오로메톡시이다.
일부 비제한적인 실시예에서, A2, A3, A4, A'1, A'5 및 A'6 각각은 트리플루오로메톡시이다.
일부 비제한적인 실시예에서, A1, A2, A3, A4, A5, A'1, A'2, A'4, A'5 및 A'6 중 적어도 하나는 디플루오로메톡시이다.
일부 비제한적인 실시예에서, A1, A2, A3, A4, 및 A5 중 적어도 하나는 디플루오로메톡시이고, A'1, A'2, A'4, A'5 및 A'6 중 적어도 하나는 디플루오로메톡시이다.
일부 비제한적인 실시예에서, A1, A2, A3, A4, 및 A5 중 2개 이상, 및/또는 3개 이상이 디플루오로메톡시이고, A'1, A'2, A'4, A'5 및 A'6 중 2개 이상, 및/또는 3개 이상은 디플루오로메톡시이다.
일부 비제한적인 실시예에서, A2, A3, A4, A'1, A'5 및 A'6 각각은 디플루오로메톡시이다.
다양한 방향족 기에서 공명 결합의 존재는 단일 결합과 이중 결합이 교대로 나타나는 것으로 설명되지만, 이러한 표현은 단지 예시의 목적으로 본원에 제공되며, 방향족 기의 결합 배열을 예시된 특정 배열로 한정하려는 것이 의도되지 않는다는 점이 이해될 것이다. 또한, 다양한 방향족 구조에서 단일 및 이중 결합의 표현은 방향족 구조가 하나 이상의 헤테로원자를 포함하는 일부 비제한적인 예에서 이에 따라 재구성될 수 있다는 점이 이해될 것이다.
이제 일부 비제한적인 실시예의 양태가 다음 실시예를 참조하여 예시되고 설명될 것이며, 이는 어떠한 방식으로든 본 개시내용의 범위를 한정하려고 의도되지 않는다.
실시예
다음 화합물은 아래에 기술된 일반적인 합성 절차를 사용하여 합성되었다.
Figure pct00038
일반 합성 절차. 다음 시약이 500 mL 반응 용기에서 혼합되었다: 브롬화 시약; 테트라키스(트리페닐포스핀)팔라듐(0)(Pd(PPh3)4), 탄산칼륨(K2CO3); 및 보론산 시약. 혼합물을 함유하는 반응 용기를 가열판 맨틀 상에 놓고 자석 교반기를 사용하여 교반하였다. 반응 용기를 또한 물 응축기에 연결하였다. 9:1 부피비의 n-메틸-2-피롤리돈(NMP):물을 함유하는 잘 교반된 300 ml 용매 혼합물을 환저 플라스크에서 별도로 제조하였다. 용매 혼합물을 함유하는 플라스크를 밀봉하고 캐뉼라를 사용하기 전에 N2를 사용하여 최소 30분 동안 탈기하여 용매 혼합물을 공기에 노출시키지 않고 환저 플라스크로부터 반응 용기로 옮겼다. 용매 혼합물 모두를 옮기면, 반응 용기를 질소로 퍼징하고 약 1200 RPM에서 교반하면서 90℃의 온도로 가열하고 질소 환경 하에서 적어도 12시간 동안 반응하도록 두었다. 반응이 완료된 것으로 결정되면, 혼합물을 3500 mL의 삼각 플라스크에 옮기기 전에 실온으로 냉각시켰다. 혼합물을 부드럽게 교반하면서 3200 mL의 물을 플라스크에 천천히 첨가하였다. 혼합물이 2개의 상으로 분리되면, 침전물은 부흐너 깔때기를 사용하여 필터링되고, 건조되도록 허용되었다. 이후, 생성물은 150-200 mTorr의 감압 하에서 트레인 승화를 사용하고 운반 가스로서 CO2를 사용하여 더 정제되었다.
화합물 1의 합성: 9-(3-(나프탈렌-1-일)페닐)-10-(페난트렌-9-일)안트라센. 화합물 1은 하기 시약을 사용하여 위에서 설명된 일반적인 합성 절차를 사용하여 합성되었다: 9-브로모-10-(페난트라센-10-일)안트라센(1.50g); 3-나프탈렌-1-일)페닐보론산(1.12g); Pd(PPh3)4(0.226g); 및 K2CO3(0.96g). 승화 후 수율은 54.7 mol%로 결정되었다.
화합물 2의 합성: 9-(나프탈렌-1-일)-10-(3-(나프탈렌-1-일)페닐)안트라센. 화합물 2는 하기 시약을 사용하여 위에서 설명된 일반적인 합성 절차를 사용하여 합성되었다: 9-브로모-10-(나프탈렌-1-일)안트라센(1.50g); 3-나프탈렌-1-일)페닐보론산(1.25g); Pd(PPh3)4(0.226g); 및 K2CO3(1.07g). 승화 후 수율은 50.6 mol%로 결정되었다.
화합물 3의 합성: 2-(3-(10-(나프탈렌-1-일)안트라센-9-일)페닐)-1-페닐-1H-벤조[d]이미다졸. 화합물 3은 하기 시약을 사용하여 위에서 설명된 일반적인 합성 절차를 사용하여 합성되었다: 9-브로모-10-(나프탈렌-1-일)안트라센(1.50g); 3-(1-페닐-1H-벤조[d]이미다졸-2-일)페닐보론산(1.60g); Pd(PPh3)4(0.226g); 및 K2CO3(1.08g). 승화 후 수율은 55.3 mol%로 결정되었다.
화합물 4의 합성: 3-(10-(나프탈렌-1-일)안트라센-9-일)퀴놀린. 화합물 4는 하기 시약을 사용하여 위에서 설명된 일반적인 합성 절차를 사용하여 합성되었다: 9-브로모-10-(나프탈렌-1-일)안트라센; Pd(PPh3)4; K2CO3; 및 3-퀴놀린보론산.
화합물 5의 합성: 9,10-디(나프탈렌-2-일)-2,6-비스(3,4,5-트리플루오로페닐)안트라센. 화합물 5는 하기 시약을 사용하여 위에서 설명된 일반적인 합성 절차를 사용하여 합성되었다: 2,6-디브로모-9,10-디(나프탈렌-2-일)안트라센; Pd(PPh3)4; K2CO3; 및 3,4,5-트리플루오로페닐보론산.
실시예 1: 화합물 1-5의 평가. NIC 910을 형성하기 위해 다양한 재료를 사용하는 효과를 특성화하기 위해, NIC 910을 형성하기 위해 화합물 1 내지 5 각각을 사용하여 일련의 샘플이 제조되었다.
본 명세서의 예에서 사용된 바와 같이, 재료의 층 두께에 대한 참조는 타겟 표면(및/또는 선택적 증착의 경우 표면의 타겟 영역(들) 및/또는 이의 부분(들)) 상에 증착된 재료의 양을 지칭하며, 이는 참조된 층 두께를 갖는 재료의 균일한 두께의 층으로 대상 표면을 덮는 재료의 양에 대응된다. 예로서, 10 nm의 층 두께를 증착하는 것은 표면 상에 증착된 재료의 양이 10 nm 두께인 재료의 균일한 두께 층을 형성하기 위한 재료의 양에 대응되는 것을 나타낸다. 비제한적인 예로서, 분자 및/또는 원자의 스택킹 및/또는 클러스터링 가능성으로 인해 증착된 재료의 실제 두께가 불균일할 수 있다는 점이 이해될 것이다. 비제한적 예로서, 10 nm의 층 두께를 증착하는 것은 10 nm 초과의 실제 두께를 갖는 증착된 재료의 일부 부분, 및/또는 10 nm 미만의 실제 두께를 갖는 증착된 재료의 다른 부분을 생성할 수 있다. 표면 상에 증착된 재료의 특정 층 두께는 상기 표면에 걸쳐 증착된 재료의 평균 두께에 대응될 수 있다.
유리 기판 위에 약 50nm의 두께를 갖는 NIC(910)를 증착함으로써, 일련의 샘플이 제작되었다. 다음으로, NIC(910)의 표면에 Mg의 오픈 마스크 증착이 적용되었다. 각각의 샘플은 약 50 Å/s의 평균 증발 속도를 갖는 마그네슘 증기 플럭스를 거쳤다. Mg 코팅의 증착을 수행하는 데 있어서, 약 500 nm의 Mg의 기준층 두께를 얻기 위해 약 100초의 증착 시간이 사용되었다.
샘플이 제작되면, NIC(910) 표면에 증착된 Mg의 상대적인 양을 결정하기 위해 광투과 측정이 수행되었다. 이해될 수 있는 바와 같이, 비제한적인 실시예로서, 수 nm 미만의 두께를 갖는 비교적 얇은 Mg 코팅은 실질적으로 투명하다. 그러나, Mg 코팅의 두께가 증가됨에 따라, 광 투과율이 감소된다. 따라서, 다양한 NIC(910) 재료의 상대적 성능은 샘플을 통한 광 투과율을 측정함으로써 평가될 수 있으며, 이는 Mg 증착 공정에서 그 위에 증착된 Mg 코팅의 양 및/또는 두께와 직접적으로 상관관계가 있다. 유리 기판과 NIC(910)의 존재로 인한 광의 손실 및/또는 흡수를 고려하면, 화합물 1, 2, 3, 4 및 5를 사용하여 제조된 샘플은 모두 전자기 스펙트럼의 가시 부분에 걸쳐 약 90%보다 더 큰 비교적 높은 투과율을 나타내는 점이 발견되었다. 높은 광 투과율은 샘플을 통해 투과되는 광을 흡수하는 NIC(910)의 표면에 존재하는, 만약 있다면, 상대적으로 적은 양의 Mg 코팅의 직접적 결과로 간주될 수 있다. 따라서, 이러한 NIC(910) 재료는 일반적으로 Mg에 대한 상대적으로 낮은 친화성 및/또는 초기 고착 확률(S 0)을 나타내고, 따라서, 특정 응용분야에서 Mg 코팅의 선택적 증착 및 패터닝을 달성하기 위해 특히 유용할 수 있다.
본원에 설명된 본 실시예 및 다른 실시예에서, 사용된 기준층 두께는 높은 초기 고착 계수(S 0)를 나타내는 기준 표면(예컨대, 약 1.0 또는 이에 가까운 초기 고착 계수(S 0)의 표면) 상에 증착된 Mg의 층 두께를 지칭한다. 구체적으로, 이들 실시예의 경우, 기준면은 증착 속도 및 기준층 두께를 모니터링하기 위해 증착 챔버 내부에 위치한 수정 결정의 표면이었다. 달리 말해서, 기준층 두께는 타겟 표면(즉, NIC(910)의 표면) 상에 증착된 Mg의 실제 두께를 나타내지 않는다. 오히려, 기준층 두께는 동일한 증착 기간 동안 동일한 Mg 증기 플럭스에 타겟 표면 및 기준 표면을 노출시킬 때 기준 표면 상에 증착될 Mg의 층 두께를 지칭한다(즉, 수정 결정의 표면). 이해되는 바와 같이, 타겟 표면 및 기준 표면이 증착 동안에 동일한 증기 플럭스를 동시에 받지 않는 경우, 적절한 툴링 인자를 사용하여 기준 두께를 결정하고 모니터링 할 수 있다.
특정 이론에 구속되기를 원하지 않으면서, 위에서 논의된 핵생성 및 성장의 이론에 기반하여, 화합물 1과 같은 재료를 증착함으로써 형성된 표면은 일반적으로 흡착된 마그네슘 흡착원자에 대한 상대적으로 낮은 탈착 에너지(E des ), 마그네슘 흡착원자의 확산에 대한 높은 활성화 에너지(E S ), 및/또는 양쪽 모두를 나타낸다고 가정된다. 이와 같은 방식으로, Mg의 증기 충돌 속도(
Figure pct00039
)가 증가되는 경우에도, 아래 수식에 따라 결정되는 임계 핵생성 속도(
Figure pct00040
)는 상대적으로 낮게 유지되며, 따라서 Mg 증착을 실질적으로 억제하게 된다.
Figure pct00041
증기 충돌 속도(즉, 증발 속도)가 증가되는 경우 기판의 온도가 증가될 수 있다고 가정된다. 비제한적 예로서, 증발 소스는 통상적으로, 증발 속도가 증가된 경우, 더 높은 온도에서 작동된다. 따라서, 더 높은 증발 속도에서, 기판은 기판을 가열할 수 있는 더 높은 수준의 열 복사(radiation)를 받을 수 있다. 기판 온도를 증가시킬 수 있는 다른 인자는 기판 표면에 입사되는 많은 수의 증발된 분자로부터의 에너지 전달에 의해 유발된 기판의 가열뿐만 아니라 공정에서 에너지를 방출하고 가열을 유발하는 기판 표면 상에서의 분자의 응축 및/또는 탈승화의 증가된 속도를 포함한다.
더 명확하게 하기 위하여, 용어 "선택도"는, NIC(910)의 맥락에서 사용되는 경우, 일반적으로 NIC(910)가 전도성 코팅을 형성하기 위해서 사용되는 재료의 증기 플럭스를 받을 때, 그 위의 전도성 코팅의 증착을 억제하고/하거나 방지하는 정도를 지칭하는 것으로 이해될 것이다. 비제한적 예로서, Mg에 대해 상대적으로 높은 선택성을 나타내는 NIC(910)는 일반적으로 상대적으로 낮은 선택성을 갖는 NIC(910)에 비해 그 위에 Mg 코팅의 증착을 더 양호하게 억제하고/하거나 방지할 것이다. 일반적으로, 상대적으로 높은 선택성을 나타내는 NIC(910)가 또한, 상대적으로 낮은 초기 고착 확률(S0)을 나타내고, 상대적으로 낮은 선택성을 나타내는 NIC(910)는 상대적으로 높은 초기 고착 확률(S0)을 나타내는 점이 관찰되었다.
실시예 4. 일련의 운동 몬테 카를로(KMC: kinetic Monte Carlo) 계산이 다양한 활성화 에너지를 나타내는 표면 상에서 금속 흡착원자의 증착을 시뮬레이션하기 위해서 수행되었다. 구체적으로, 계산은, 탈착(E des ), 확산(E s ), 해리(E i ) 및 표면에 대한 반응(E b )과 연관된 다양한 활성화 에너지 수준을 갖는 표면 상에서의, 이러한 표면을 단량체 플럭스의 일정한 속도에서 증발된 증기 플럭스에 노출시킴에 의한 Mg 흡착원자와 같은 금속 흡착원자의 증착을 시뮬레이션하기 위해서 수행되었다. 도 32는 현재 실시예에서 고려되는 다양한 "이벤트"의 개략적 예시이다. 도 32에서, 증기상의 원자(3201)는 표면(3200) 상에 입사되는 것으로 예시된다. 원자(3201)가 표면(3200) 상에 흡착되면, 이것은 흡착원자(3203)가 된다. 흡착원자(3203)는 다음을 포함하는 다양한 이벤트를 거칠 수 있다: (i) 탈착된 원자(3211)가 생성되는 탈착; (ii) 표면(3200) 상에서 흡착원자(3213)가 확산되도록 하는 확산; (iii) 임계 수의 흡착원자(3215)가 핵을 형성하도록 클러스터되는 핵생성; 및 (iv) 흡착원자(3217)가 반응하고 표면(3200)에 결합되는 표면에 대한 반응.
탈착, 확산, 및/또는 해리가 발생되는 속도(R)는 아래에 제공된 수식에 따라, 시도 빈도(ω), 각각의 이벤트의 활성화 에너지(E), 볼쯔만 상수(k B ), 및 시스템의 온도(T)로부터 계산된다:
Figure pct00042
위의 계산의 목적을 위해, i, 임계 클러스터 사이즈(즉, 안정한 핵을 형성하기 위한 흡착원자의 임계 수)가 2로 선택되었다. 흡착원자-흡착원자 상호작용을 위한 확산의 활성화 에너지는 약 0.6 eV 초과로 선택되었고, 흡착원자-흡착원자 상호작용을 위한 탈착의 활성화 에너지는 약 1.5 eV 초과로 선택되었으며, 흡착원자-흡착원자 상호작용을 위한 탈착의 활성화 에너지는 표면-흡착원자 상호 작용을 위한 탈착의 활성화 에너지의 약 1.25배 초과하는 것으로 선택되었다. 상기 값과 조건은 Mg-Mg 상호작용에 대해 보고된 값에 기반하여 선택되었다. 시뮬레이션의 목적을 위해, 300 K의 온도(T)를 사용하였다. 텅스텐-텅스텐의 값과 같은 다른 금속 흡착원자-금속 흡착원자 활성화 상호작용에 대하여 보고된 값을 사용하여 계산을 반복하였다. 상기 참고값은, 비제한적인 예로서, 문헌[Neugbauer, C. A., 1964, Physics of Thin Films, 2, 1, Structural Disorder Phenomena in Thin Metal Films]에서 보고되었다.
시뮬레이션의 결과를 기반으로, 아래에 제공된 방정식에 따라 시뮬레이션된 기간 동안 표면 상에 충돌하는 총 단량체 수(N total ) 중 표면에 남아있는 흡착된 단량체 수(N ads )의 비율을 계산하여 누적 고착 확률을 결정하였다:
Figure pct00043
시뮬레이션을 수행하여 약 96 nm 초과의 기준 두께를 갖는 막을 증착하는 시간에 해당하는 약 8분 초과의 증착 기간에 걸쳐 약 2 Å/s에 해당하는 증기 플럭스 속도를 사용하여 증착을 시뮬레이션하였다.
통상적인 표면의 경우, 탈착 활성화 에너지(E des )는 일반적으로 확산 활성화 에너지(E s )보다 더 크고/크거나, 이와 같다. 시뮬레이션을 기반으로, 적어도 일부 경우에 탈착 활성화 에너지(E des )와 확산 활성화 에너지(E s ) 사이에 상대적으로 작은 차이를 나타내는 표면이 NIC(910)의 표면으로서 작용하는 데 특히 유용할 수 있다는 점이 밝혀졌다. 일부 비제한적인 실시예에서, 탈착 활성화 에너지는 표면의 확산 활성화 에너지보다 더 크고/크거나 이와 같고, 표면의 확산 활성화 에너지의 약 1.1배 미만이고/이거나 이와 동일, 약 1.3배 미만이고/이거나 이와 동일, 약 1.5배 미만이고/이거나 이와 동일, 약 1.6배 미만이고/이거나 이와 동일, 약 1.75배 미만이고/이거나 이와 동일, 약 1.8배 미만이고/이거나 이와 동일, 약 1.9배 미만이고/이거나 이와 동일, 약 2배 미만이고/이거나 이와 동일, 그리고/또는, 약 2.5배 미만이고/이거나 이와 동일하다. 일부 비제한적인 실시예에서, 탈착 활성화 에너지와 확산 활성화 에너지 사이의 차이(예를 들어, 절대값으로)는 약 0.5 eV 미만이고/이거나 이와 동일, 약 0.4 eV 미만이고/이거나 이와 동일, 약 0.35 eV 미만이고/이거나 이와 동일, 일부 비제한적인 실시예에서, 약 0.3 eV 미만이고/이거나 이와 동일, 그리고/또는 약 0.2 eV 미만이고/이거나 이와 동일하다. 일부 비제한적인 실시예에서, 탈착 활성화 에너지와 확산 활성화 에너지 사이의 차이는 약 0.05 eV 내지 약 0.4 eV, 약 0.1 eV 내지 약 0.3 eV, 및/또는 약 0.1 eV 내지 약 0.2 eV이다.
적어도 일부 경우에, 탈착 활성화 에너지(E des )와 해리 활성화 에너지(E i ) 사이의 상대적으로 작은 차이를 나타내는 표면이 NIC(910)의 표면으로서 작용하는 데 특히 유용할 수 있다는 점이 또한 밝혀졌다. 일부 비제한적인 실시예에서, 탈착 활성화 에너지(E des )는 해리 활성화 에너지(E i )의 배수보다 더 작고/작거나, 이와 동일하다. 일부 비제한적인 실시예에서, 탈착 활성화 에너지는 표면의 해리 활성화 에너지의 약 1.5배 미만이고/이거나 이와 동일, 약 2배 미만이고/이거나 이와 동일, 약 2.5배 미만이고/이거나 이와 동일, 약 2.8배 미만이고/이거나 이와 동일, 약 3배 미만이고/이거나 이와 동일, 약 3.2배 미만이고/이거나 이와 동일, 약 3.5배 미만이고/이거나 이와 동일, 약 4배 미만이고/이거나 이와 동일, 그리고/또는 약 5배 미만이고/이거나 이와 동일하다.
적어도 일부 경우에, 확산 활성화 에너지(E s )와 해리 활성화 에너지(E i ) 사이에 상대적으로 작은 차이를 나타내는 표면이 NIC(910)의 표면으로서 작용하는 데 특히 유용할 수 있다는 점이 또한 밝혀졌다. 일부 비제한적인 실시예에서, 확산 활성화 에너지(E s )는 해리 활성화 에너지(E i )의 배수보다 더 작고/작거나, 이와 동일하다. 일부 비제한적인 실시예에서, 확산 활성화 에너지는 표면의 해리 활성화 에너지의 약 2배 미만이고/이거나 이와 동일, 약 2.5배 미만이고/이거나 이와 동일, 약 2.8배 미만이고/이거나 이와 동일, 약 3배 미만이고/이거나 이와 동일, 약 3.2배 미만이고/이거나 이와 동일, 약 3.5배 미만이고/이거나 이와 동일, 약 4배 미만이고/이거나 이와 동일, 그리고/또는 약 5배 미만이고/이거나 이와 동일하다.
일부 비제한적인 실시예에서, NIC(910)의 표면의 탈착 활성화 에너지(E des ), 확산 활성화 에너지(E s ), 및 해리 활성화 에너지(E i ) 사이의 관계는 다음과 같이 나타낼 수 있다:
Figure pct00044
상기 식에서, α는 약 1.1 내지 약 2.5의 범위로부터 선택된 임의의 수일 수 있으며, β는 약 2 내지 약 5의 범위로부터 선택된 임의의 수일 수 있다. 일부 비제한적인 실시예에서, α는 약 1.5 내지 약 2의 범위로부터 선택된 임의의 수일 수 있으며, β는 약 2.5 내지 약 3.5의 범위로부터 선택된 임의의 수일 수 있다. 다른 비제한적 실시예에서, α는 약 1.75로 선택되며, β는 약 3으로 선택된다.
다음 관계를 갖는 표면이, 적어도 특정 경우에, Mg 증기에 대해 약 0.1 미만의 누적 고착 확률을 나타낼 수 있다는 점이 밝혀졌다:
Figure pct00045
따라서, 상기 활성화 에너지 관계를 갖는 표면은, 일부 비제한적인 실시예에서, NIC(910)의 표면으로서 사용되기에 특히 유리할 수 있다.
상기 활성화 에너지 관계뿐만 아니라, 확산 활성화 에너지와 해리 활성화 에너지 사이에 약 0.3 eV의 상대적으로 작은 차이를 나타내는 표면이, 약 0.1 미만의 누적 고착 확률이 요구되는 특정 응용분야에서 특히 유용할 수 있다는 점이 또한 밝혀졌다. 확산 활성화 에너지(E s )와 해리 활성화 에너지(E i ) 사이의 에너지 차이(ΔE s-i )는 하기 수식에 따라 계산될 수 있다:
Figure pct00046
비제한적 예로서, 적어도 일부 경우에, 확산 활성화 에너지와 해리 활성화 에너지 사이의 에너지 차이가 약 0.25 eV 미만이고/이거나 이와 동일한 표면은 Mg 증기에 대하여 약 0.07 미만이고/이거나, 이와 동일한 누적 고착 확률을 보여준다는 점이 밝혀졌다. 다른 실시예에서, 약 0.2 eV보다 작고/작거나 이와 동일한 ΔE s-i 는 약 0.05 보다 작고/작거나 이와 동일한 누적 고착 확률로 귀결되며, 약 0.1 eV보다 작고/작거나 이와 동일한 ΔE s-i 는 약 0.04 eV보다 작고/작거나 이와 동일한 누적 고착 확률로 귀결되며, 약 0.05 eV보다 작고/작거나 이와 동일한 ΔE s-i 는 약 0.025보다 작고/작거나 이와 동일한 누적 고착 확률로 귀결된다.
따라서, 일부 비제한적인 실시예에서, 표면은 다음을 특징으로 한다: 다음 부등식 관계에서, α는 약 1.1 내지 약 2.5의 범위, 및/또는, 일부 제한적인 예에서, 약 1.5 내지 약 2의 범위로부터 선택된 임의의 수, 예를 들어 비제한적인 예로서, 약 1.75이며, β는 약 2 내지 약 5의 범위, 및/또는, 일부 비제한적인 예에서, 약 2.5 내지 약 3.5의 범위로부터 선택된 임의의 수, 예를 들어, 비제한적인 예로서, 약 3이다:
Figure pct00047
그리고, 다음 수식에 따라 계산된 ΔE s-i 는 다음 수식에서 약 0.3 eV보다 작고/작거나 이와 동일, 약 0.25 eV보다 작고/작거나 이와 동일, 약 0.2 eV보다 작고/작거나 이와 동일, 약 0.15 eV보다 작고/작거나 이와 동일, 약 0.1 eV보다 작고/작거나 이와 동일, 그리고/또는 약 0.05 eV보다 작고/작거나 이와 동일하다:
Figure pct00048
계산 결과는 또한, 시뮬레이션된 초기 고착 확률(S 0)를 결정하기 위해 분석되었으며, 이는, 본 실시예에서, 약 1 nm의 평균 두께를 갖는 Mg 코팅물을 생성하는 표면에 증착될 때 이러한 표면에서의 Mg의 고착 확률로 특정되었다. 결과의 분석에 기반하여, 적어도 일부 경우에, 탈착 활성화 에너지(E des )가 확산 활성화 에너지(E s )의 약 2배 미만이며, 확산 활성화 에너지(E s )가 해리 활성화 에너지(E i )의 약 3배 미만인 표면은 약 0.1 미만의 상대적으로 낮은 초기 고착 확률(S 0)을 보인다는 점이 밝혀졌다.
임의의 특정 이론에 구속되기를 원하지 않으면서, 위에서 설명된 바와 같이 다양한 이벤트의 활성화 에너지 및 이들 에너지 사이에서 각각의 관계가 일반적으로, 표면에 대한 흡착원자 반응의 활성화 에너지(E b )가 탈착 활성화 에너지(E des )를 초과하는 표면에 적용된다고 가정된다. 표면에 대한 흡착원자 반응의 활성화 에너지(E b )가 탈착 활성화 에너지(E des )보다 작은 표면의 경우, 이러한 표면 상에 흡착원자의 초기 고착 확률(S 0)은 일반적으로 약 0.1보다 더 크다고 가정된다.
위에서 설명된 다양한 활성화 에너지가 전자 볼트(eV)와 같은 에너지의 임의의 단위로 측정된 네거티브가 아닌 값으로서 처리된다는 점을 당업자는 이해할 것이다. 이러한 경우, 위에서 논의된 활성화 에너지와 관련된 다양한 부등식과 방정식이 일반적으로 적용될 수 있다.
다양한 활성화 에너지의 시뮬레이션된 값이 위에서 논의되었지만, 이러한 활성화 에너지는 또한 다양한 기법을 사용하여 실험적으로 측정되고/되거나 도출될 수 있다는 점이 이해될 것이다. 이러한 목적으로 사용될 수 있는 기법 및 기기의 예는 열 탈착 분광법, 전계 이온 현미경(FIM), 주사 터널링 현미경(STM), 투과 전자 현미경(TEM) 및 중성자 활성화 추적자 스캐닝(NATS)를 포함하나, 이에 한정되지 않는다.
일반적으로, 본원에 기재된 다양한 활성화 에너지는 표면과 흡착원자의 일반적인 조성과 구조가 지정되면(예컨대, 실험 측정 및 분석을 통해), 양자 화학 시뮬레이션을 수행하여 도출될 수 있다. 시뮬레이션을 위해, 비제한적인 실시예로서, 단일 에너지 포인트, 전이 상태, 에너지 표면 스캔 및 로컬/글로벌 에너지 최소값과 같은 방법을 사용하는 양자 화학 시뮬레이션이 사용될 수 있다. 비제한적인 실시예로서, 밀도 범함수 이론(DFT: Density Functional Theory), 하트리-폭(HF: Hartree-Fock), 자체 일관성 장(SCF: Self Consistent Field) 및 전체 구성 상호작용(FCI: Full Configuration Interaction)과 같은 다양한 이론이 이러한 시뮬레이션 방법과 관련하여 사용될 수 있다. 이해되는 바와 같이, 확산, 탈착 및 핵생성과 같은 다양한 이벤트는 초기 상태, 전이 상태 및 최종 상태의 상대적 에너지를 조사함으로써 시뮬레이션될 수 있다. 비제한적 예로서, 전이 상태와 초기 상태 사이의 상대적 에너지 차이는 일반적으로 다양한 이벤트와 관련된 활성화 에너지의 상대적으로 정확한 추정치를 제공할 수 있다.
본 개시내용의 특징 및/또는 양태가 Markush 그룹의 관점에서 설명되는 경우, 본 개시는 또한 따라서 이러한 Markush 그룹의 구성원의 하위 그룹의 임의의 개별 구성원의 관점에서 설명된다는 점이 당업자에 의해서 이해될 것이다.
용어
단수 형태의 참조는, 달리 명시되지 않는 한, 복수를 포함하고, 이 반대의 경우도 마찬가지이다.
본원에 사용된 바와 같이, "제1" 및 "제2"와 같은 관계 용어 및 "a", "b" 등과 같은 넘버링 디바이스는, 엔티티 및/또는 요소 간의 물리적 및/또는 논리적 관계 및/또는 순서를 반드시 요구하고/하거나 암시하지 않으면서, 오로지 하나의 엔티티 및/또는 요소를 다른 엔티티 및/또는 요소와 구별하기 위해 사용될 수 있다.
"갖는", "구비하는" 및 "포함하는"이라는 용어는 광범위하고 개방적인 방식으로 사용되며, 따라서 "포함하지만 이에 한정되지 않는"다는 점을 의미하는 것으로 해석되어야 한다. "실시예" 및 "예시적인"이라는 용어는 단순히 예시적인 목적을 위한 경우를 식별하기 위해 사용되고, 본 발명의 범위를 언급된 경우에 한정하는 것으로서 해석되어서는 안된다. 특히, "예시적인"이라는 용어는, 디자인, 성능 및/또는 기타 어느 측면에서든, 이와 함께 사용되는 표현에 어떠한 칭찬, 유익하고/하거나 다른 품질을 나타내거나 부여하는 것으로 해석되어서는 안된다.
어떠한 형태의 "결합되다" 및 "통신하다"라는 용어는, 광학적, 전기적, 기계적, 화학적 그리고/또는 다른 방식으로든, 어떤 인터페이스, 디바이스, 중간 구성 요소, 및/또는 연결부를 통한 간접적 연결 및/또는 직접적 연결을 의미하도록 의도된다.
다른 구성요소에 대한 제1 구성요소와 관련하여 사용될 때 "상에" 및/또는 "위에" 및/또는 다른 구성요소를 "덮는" 및/또는 "덮다"라는 용어는 제1 구성요소가 다른 구성 요소 상에 직접적으로 있는 (이와 물리적 접촉을 한정됨 없이 포함함) 상황뿐만 아니라, 하나 이상의 중간 구성 요소가 제1 구성요소와 다른 구성요소 사이에 위치되는 경우를 포함할 수 있다.
"상향", "하향", "좌측" 및 "우측"과 같은 방향적 용어는 달리 언급되지 않는 한 참조되는 도면에서의 방향을 지칭하기 위해서 사용된다. 유사하게, "안쪽으로" 및 "밖으로"와 같은 단어는 각각 디바이스의 기하학적 중심, 영역 및/또는 체적 및/또는 이의 지정된 부분을 향하거나 멀어지는 방향을 나타내기 위해서 사용된다. 더욱이, 여기에 설명된 모든 치수는 특정 비제한적인 예를 예시하기 위한 목적의 예로서만 의도되고, 본 개시내용의 범위를 특정된 바와 같은 치수로부터 벗어날 수 있는 임의의 비제한적인 실시예에 한정하려고 의도되지 않는다.
본원에 사용된 바와 같이, "실질적으로", "실질적인", "대략" 및/또는 "약"이라는 용어는 작은 변화를 나타내고 설명하기 위해서 사용된다. 이벤트 및/또는 상황과 함께 사용되는 경우, 이러한 용어는 이벤트 및/또는 상황이 정확하게 발생되는 경우뿐만 아니라, 이벤트 및/또는 상황이 거의 근사적으로 발생되는 경우를 지칭할 수 있다. 비제한적인 예로서, 수치와 함께 사용될 때, 이러한 용어는 이러한 수치의 ±10%보다 작고/작거나 이와 동일, 예를 들어, ±5%보다 작고/작거나 이와 동일, ±4%보다 작고/작거나 이와 동일, ±3%보다 작고/작거나 이와 동일, ±2%보다 작고/작거나 이와 동일, ±1%보다 작고/작거나 이와 동일, ±0.5%보다 작고/작거나 이와 동일, ±0.1%보다 작고/작거나 이와 동일, 그리고/또는 ±0.05%보다 작고/작거나 이와 동일한 변동 범위를 나타낼 수 있다.
본원에 사용된 바와 같이, "로 실질적으로 구성된"이라는 문구는 구체적으로 언급된 이러한 요소 및 설명된 기술의 기본 및 신규 특성에 실질적으로 영향을 미치지 않는 임의의 추가 요소를 포함하는 것으로 이해되는 반면, 어떠한 수식어를 사용하지 않은 "로 구성된"이라는 문구는 구체적으로 언급되지 않은 요소를 제외한다.
당업자에 의해 이해되는 바와 같이, 임의의 모든 목적을 위해, 특히 서면 설명을 제공하는 측면에서, 본원에 개시된 모든 범위는 또한, 임의의 그리고 모든 가능한 하위 범위 및/또는 하위 범위의 조합을 포함한다. 나열된 임의의 범위는 충분히 설명된 바와 같이, 그리고/또는, 동일한 범위가, 한정됨 없이, 반, 3분의 1, 4분의 1, 5분의 1, 10분의 1 등을 포함하는 적어도 이의 동일한 비율로 분할하는 것을 가능하게 하는 것으로, 쉽게 인식될 수 있다. 비제한적인 예로서, 여기에서 논의된 각각의 범위는 하위 1/3, 중간 1/3 및/또는 상위 1/3 등으로 쉽게 분할될 수 있다.
당업자에 의해서 이해되는 바와 같이, "최대", "적어도", "보다 큼", "보다 작음" 등과 같은 모든 표현 및/또는 용어는, 인용된 범위(들)를 포함하고/하거나 지칭할 수 있고, 또한 본원에 논의된 바와 같이 후속적으로 하위 범위로 분할될 수 있는 범위를 지칭할 수 있다.
당업자에 의해서 이해되는 바와 같이, 범위는 언급된 범위의 각각의 개별 구성원을 포함한다.
일반 사항
요약서의 목적은 관련 특허청 및/또는 일반 대중, 특히 특허 및/또는 법률 용어 및/또는 어법에 익숙하지 않은 당업자가 본 기술적 개시내용의 본질을 피상적인 검사로부터 결정하는 것을 가능하게 하는 것이다. 요약서는 본 개시내용의 범위를 정의하기 위한 것이 아니며, 어떤 식으로든 본 개시내용의 범위를 제한하는 것으로 의도되지 않는다.
현재 개시된 실시예의 구조, 제조 및 사용은 위에서 논의되었다. 논의된 특정 실시예는 단지 본원에 개시된 개념을 만들고 사용하는 특정한 방법을 예시하는 것이며, 본 개시내용의 범위를 한정하지 않는다. 오히려, 여기에 설명된 일반적인 원리는 단지 본 개시내용의 범위를 예시하는 것으로 간주된다.
청구범위에 의해 설명되나 구현의 세부사항에 의해 제공되지 않는, 그리고 임의의 요소(들) 및/또는 한정사항(들)의 변경, 생략, 추가 및/또는 대안적이고/이거나 균등한 기능 요소(여기에 구체적으로 개시되어 있든 없든)에 의한 대체 및/또는 부존재에 의해 변형이 가능한 본 개시내용은, 당업자에게 명백할 것이며, 본원에 개시된 실시예들에 따라 이루어질 수 있고, 본 개시내용으로부터 벗어나지 않으면서 매우 다양한 특정 맥락에서 구현될 수 있는 많은 적용 가능한 본 발명의 개념을 제공할 수 있다.
특히, 별개로 그리고/또는 분리된 것으로 설명되었는지 여부에 관계없이, 하나 이상의 상기 설명된 실시예에서 설명되고 예시된 피처, 기술, 시스템, 서브시스템 및 방법은, 위에서 명시적으로 설명되지 않을 수 있는, 그리고/또는 특정 기능이 생략되고/되거나 구현되지 않을 수 있는 피처의 조합 및/또는 하위 조합으로 구성된 대안적인 예를 생성하도록, 본 개시의 범위를 벗어나지 않으면서 다른 시스템으로 결합되고/되거나 통합될 수 있다. 이러한 조합 및 하위 조합에 적합한 특징은 전체로서 본 출원의 검토 시에 당업자에게 용이하게 명백할 것이다. 변경, 대체 및 개조의 다른 실시예는 쉽게 확인 가능하며, 본원에 개시된 사상 및 범위를 벗어나지 않으면서 만들어질 수 있다.
본 개시내용의 원리, 양태, 및 실시예뿐만 아니라 이의 특정 실시예를 인용하는 본원의 모든 진술은 이의 구조적 그리고 기능적 등가물을 모두 포함하고, 기술의 모든 적합한 변경을 포괄하고 포함하도록 의도된다. 또한, 이러한 등가물은 현재 알려진 등가물뿐만 아니라 미래에 개발될 등가물, 즉 구조에 관계없이, 동일한 기능을 수행하는 개발된 모든 요소를 포함하는 것으로 의도된다.
따라서, 명세서 및 본원에 개시된 실시예는 단지 예시적인 것으로 간주되어야 하며, 본 개시내용의 진정한 범위는 다음의 번호가 매겨진 청구범위에 의해 개시되어야 한다:

Claims (45)

  1. 광전자 디바이스에 있어서,
    상기 디바이스의 측방향 측면의 제1 부분(portion)에서 상기 디바이스의 표면 상에 배치된 핵생성 억제 코팅물(NIC: nucleating inhibiting coating); 및
    상기 디바이스의 상기 측방향 측면의 제2 부분에서 상기 디바이스의 표면 상에 배치된 전도성 코팅물;을 포함하되,
    상기 제1 부분에서 상기 NIC의 표면 상에 상기 전도성 코팅물을 형성하기 위한 초기 고착 확률(initial sticking probability)은 상기 제2 부분에서 상기 표면 상에 상기 전도성 코팅물을 형성하기 위한 초기 고착 확률보다 실질적으로 더 작아, 상기 제1 부분에는 실질적으로 상기 전도성 코팅물이 결여되고;
    상기 NIC는 화학식 (I), (II), (III), (IV), (V), (VI), (VII), 및 (VIII)로 구성된 군으로부터 선택된 화학식을 갖는 화합물을 포함하며,
    Figure pct00049

    Figure pct00050

    상기 식에서
    Ar1은 탄소수 6 내지 50의 치환된 또는 비치환된 아릴기; 탄소수 6 내지 60의 치환된 또는 비치환된 아릴렌기; 탄소수 4 내지 50의 치환된 또는 비치환된 헤테로아릴기; 또는 탄소수 5 내지 60의 치환된 또는 비치환된 헤테로아릴렌기를 나타내고;
    Ra는 하나 이상의 치환기를 나타내며, 이 치환기는 독립적으로 H, D(중수소), F, Cl, C1-C6 알킬을 포함하는 알킬, 시클로알킬, 실릴, 플루오로알킬, 아릴알킬, 아릴, 헤테로아릴, 알콕시, 할로알콕시, 플루오로알콕시, 플루오로아릴, 및 트리플루오르아릴이고;
    Rb는 하나 이상의 치환기를 나타내며, 이 치환기는 독립적으로 H, D(중수소), F, Cl, C1-C6 알킬을 포함하는 알킬, 시클로알킬, 실릴, 플루오로알킬, 아릴알킬, 아릴, 할로아릴, 헤테로아릴, 알콕시, 할로알콕시, 플루오로알콕시, 플루오로아릴, 및 트리플루오로아릴이고;
    Ar2는 탄소수 6 내지 50의 치환된 또는 비치환된 아릴렌기, 또는 탄소수 4 내지 50의 치환된 또는 비치환된 헤테로아릴렌기를 나타내고;
    Ar3은 탄소수 6 내지 50의 치환된 또는 비치환된 아릴기; 탄소수 6 내지 60의 치환된 또는 비치환된 아릴렌기; 탄소수 4 내지 50의 치환된 또는 비치환된 헤테로아릴기; 또는 탄소수 5 내지 60의 치환된 또는 비치환된 헤테로아릴렌기를 나타내고;
    Ar4는 탄소수 6 내지 50의 치환된 또는 비치환된 아릴렌기, 또는 탄소수 4 내지 50의 치환된 또는 비치환된 헤테로아릴렌기를 나타내고;
    Ar5는 탄소수 6 내지 50의 치환된 또는 비치환된 아릴기; 탄소수 6 내지 60의 치환된 또는 비치환된 아릴렌기; 탄소수 4 내지 50의 치환된 또는 비치환된 헤테로아릴기; 또는 탄소수 5 내지 60의 치환된 또는 비치환된 헤테로아릴렌기를 나타내고;
    Ar6은 탄소수 6 내지 50의 치환된 또는 비치환된 아릴기; 탄소수 6 내지 50의 치환된 또는 비치환된 할로아릴기; 탄소수 6 내지 60의 치환된 또는 비치환된 아릴렌기; 또는 탄소수 5 내지 60의 치환된 또는 비치환된 헤테로아릴기이를 나타내고;
    Ar7은 탄소수 6 내지 50의 치환된 또는 비치환된 아릴기; 탄소수 6 내지 50의 치환된 또는 비치환된 할로아릴기; 탄소수 6 내지 60의 치환된 또는 비치환된 아릴렌기; 또는 탄소수 5 내지 60의 치환된 또는 비치환된 헤테로아릴기를 나타내는, 광전자 디바이스.
  2. 제1항에 있어서, 상기 제1 부분은 적어도 하나의 발광 영역을 포함하는, 광전자 디바이스.
  3. 제1항 또는 제2항에 있어서, 상기 제2 부분은 비발광 영역(non-emissive region)의 적어도 일 파트(part)를 포함하는, 광전자 디바이스.
  4. 제2항 또는 제3항에 있어서, 상기 제1 부분의 상기 적어도 하나의 발광 영역에서 상기 NIC의 두께는 광학 미세공동 효과를 조정하도록 조절되는, 광전자 디바이스.
  5. 제1항 내지 제4항 중 어느 한 항에 있어서, 제1 전극, 제2 전극 및 상기 제1 전극과 상기 제2 전극 사이의 반도체층을 더 포함하되, 상기 제2 전극은 상기 제1 부분에서 상기 NIC와 상기 반도체층 사이에서 연장된, 광전자 디바이스.
  6. 제5항에 있어서, 상기 전도성 코팅물은 상기 제2 전극에 전기적으로 결합되는, 광전자 디바이스.
  7. 제5항 또는 제6항에 있어서, 상기 전도성 코팅물은 상기 제2 부분에서 상기 제2 전극의 적어도 일 파트를 코팅하는, 광전자 디바이스.
  8. 제5항 내지 제7항 중 어느 한 항에 있어서, 상기 제2 전극과 상기 전도성 코팅물 사이에서, 이들의 적어도 일 파트를 따라 적어도 하나의 중간 코팅물을 포함하는, 광전자 디바이스.
  9. 제8항에 있어서, 상기 중간 코팅물은 핵생성 촉진 코팅물(NPC: nucleation promoting coating)을 포함하는, 광전자 디바이스.
  10. 제8항 또는 제9항에 있어서, 상기 중간 코팅물은 상기 중간 코팅물의 표면 상에 상기 전도성 코팅물을 형성하기 위한 초기 고착 확률을 실질적으로 증가시키도록 처리된 NIC를 포함하는, 광전자 디바이스.
  11. 제10항에 있어서, 상기 중간 코팅물은 라디에이션(radiation)에 대한 노출에 의해 처리된, 광전자 디바이스.
  12. 제2항 내지 제11항 중 어느 한 항에 있어서, 상기 제2 부분의 적어도 제2 파트는 상기 제1 부분의 적어도 제1 파트와 중첩되고, 상기 제2 파트의 상기 전도성 코팅물의 단면 두께는 상기 제2 부분의 나머지 파트에서 상기 전도성 코팅물의 단면 두께보다 더 작은, 광전자 디바이스.
  13. 제12항에 있어서, 상기 전도성 코팅물은 상기 제1 파트에 근접한 상기 제1 부분의 적어도 일 섹션을 따라 상기 NIC 위에 배치된, 광전자 디바이스.
  14. 제13항에 있어서, 상기 전도성 코팅물은 단면 측면에서 상기 NIC로부터 이격된, 광전자 디바이스.
  15. 제12항 또는 제14항에 있어서, 상기 전도성 코팅물은 상기 제1 파트와 상기 제2 부분 사이의 경계에서 상기 NIC와 접하는, 광전자 디바이스.
  16. 제15항에 있어서, 상기 전도성 코팅물은 상기 경계에서 상기 NIC와 접촉 각도를 형성하는, 광전자 디바이스.
  17. 제16항에 있어서, 상기 접촉 각도는 10도를 초과하는, 광전자 디바이스.
  18. 제16항 또는 17항에 있어서, 상기 접촉 각도는 90도를 초과하는, 광전자 디바이스.
  19. 제2항 내지 제11항 중 어느 한 항에 있어서, 상기 제1 부분의 적어도 제1 파트는 상기 제2 부분의 적어도 제2 파트와 중첩된, 광전자 디바이스.
  20. 제19항에 있어서, 상기 NIC는 상기 제2 파트에서 상기 디바이스의 표면 위에 배치되며, 상기 전도성 코팅물은 내부의 상기 NIC 위에 배치된, 광전자 디바이스.
  21. 제20항에 있어서, 상기 전도성 코팅물은 단면 측면에서 상기 NIC로부터 이격된, 광전자 디바이스.
  22. 제2항 내지 제21항 중 어느 한 항에 있어서, 상기 제2 파트는 상기 제1 파트와, 상기 적어도 하나의 발광 영역을 포함하는 상기 제2 부분의 제3 파트 사이에서 연장되는, 광전자 디바이스.
  23. 제22항에 있어서, 상기 제3 파트의 상기 적어도 하나의 발광 영역은 제1 전극, 상기 전도성 코팅물에 전기적으로 결합된 제2 전극, 및 상기 제1 전극과 상기 제2 전극 사이의 반도체 층을 포함하며, 상기 제2 전극은 상기 제3 파트에서 상기 NIC와 상기 반도체 층 사이에서 연장된, 광전자 디바이스.
  24. 제2항 내지 제23항 중 어느 한 항에 있어서, 상기 전도성 코팅물은 보조 전극에 전기적으로 결합된, 광전자 디바이스.
  25. 제24항에 있어서, 상기 전도성 코팅물은 상기 보조 전극과 물리적으로 접촉된, 광전자 디바이스.
  26. 제24항 또는 제25항에 있어서, 상기 보조 전극은 상기 제1 파트에 배치된, 광전자 디바이스.
  27. 제5항 내지 제11항 중 어느 한 항에 있어서, 상기 제2 부분은 적어도 하나의 추가 발광 영역을 포함하는, 광전자 디바이스.
  28. 제27항에 있어서, 상기 디바이스의 제2 부분의 상기 추가 발광 영역들 중 적어도 하나는 제1 전극, 제2 전극 및 상기 제1 전극과 상기 제2 전극 사이의 반도체층을 포함하며, 상기 제2 전극은 상기 전도성 코팅물을 포함하는, 광전자 디바이스.
  29. 제27항 또는 제28항에 있어서, 상기 디바이스의 상기 제2 부분의 상기 적어도 하나의 추가 발광 영역으로부터 방출된 광의 파장은 상기 디바이스의 상기 제1 부분의 상기 적어도 하나의 발광 영역으로부터 방출된 광의 파장과 상이한, 광전자 디바이스.
  30. 제1항 내지 제23항 중 어느 한 항에 있어서, 상기 전도성 코팅물은 보조 전극을 포함하는, 광전자 디바이스.
  31. 제1항에 있어서, 상기 제2 부분은 적어도 하나의 발광 영역을 포함하는, 광전자 디바이스.
  32. 제31항에 있어서, 상기 제1 부분은 적어도 비발광 영역의 적어도 일 파트를 포함하는, 광전자 디바이스.
  33. 제31항 또는 제32항에 있어서, 상기 제1 부분은 실질적으로 광 투과성인, 광전자 디바이스.
  34. 제31항 내지 제33항 중 어느 한 항에 있어서, 제1 전극, 제2 전극 및 상기 제1 전극과 상기 제2 전극 사이의 반도체층을 더 포함하되, 상기 제2 전극은 상기 제1 부분에서 상기 NIC와 상기 반도체층 사이에서 연장된, 광전자 디바이스.
  35. 제34항에 있어서, 상기 제2 전극은 상기 제2 부분에서 상기 전도성 코팅과 상기 반도체층 사이에서 연장된, 광전자 디바이스.
  36. 제31항 내지 제35항 중 어느 한 항에 있어서, 제1 전극, 상기 제1 전극과 상기 전도성 코팅물 사이의 반도체층을 더 포함하며, 상기 전도성 코팅물은 상기 디바이스의 제2 전극을 포함하는, 광전자 디바이스.
  37. 제1항 내지 제36항 중 어느 한 항에 있어서, Ar1은 1-나프틸; 2-나프틸; 1-페난트릴; 2-페난트릴; 10-페난트릴; 9-페난트릴; 1-안트라세닐; 2-안트라세닐; 3-안트라세닐; 9-안트라세닐; 벤즈안트라세닐; 피레닐; 피리딘; 퀴놀린; 이소퀴놀린; 피라진; 퀴녹살린; 아르시딘; 피리미딘; 퀴나졸린; 피리다진; 신놀린 및 프탈진으로 구성된 군으로부터 선택된, 광전자 디바이스.
  38. 제1항 내지 제37항 중 어느 한 항에 있어서, Ra는 H, D, F, Cl, 메틸, 메톡시, 에틸, t-부틸, 플루오로메틸, 디플루오로메틸, 트리플루오로메틸, 플루오르알콕시, 디플루오로메톡시, 트리플루오로메톡시, 플루오로에틸, 폴리플루오로에틸, 플루오로페닐, 트리플루오로페닐, 및 트리플루오로메톡시페닐로 구성된 군으로부터 선택된, 광전자 디바이스.
  39. 제1항 내지 제38항 중 어느 한 항에 있어서, Rb는 H, D, F, Cl, 메틸, 메톡시, 에틸, t-부틸, 플루오로메틸, 디플루오로메틸, 트리플루오로메틸, 플루오로알콕시, 디플루오로메톡시, 트리플루오로메톡시, 플루오로에틸, 폴리플루오로에틸, 플루오로페닐, 트리플루오로페닐 및 트리플루오로메톡시페닐로 구성된 군으로부터 선택된, 광전자 디바이스.
  40. 제1항 내지 제39항 중 어느 한 항에 있어서, Ar2는 페닐렌; 나프틸렌; 안트라실렌; 페난트릴렌; 벤즈안트라실렌; 및 피레닐렌으로 구성된 군으로부터 선택된, 광전자 디바이스.
  41. 제1항 내지 제40항 중 어느 한 항에 있어서, Ar3은 1-나프틸; 2-나프틸; 1-페난트릴; 2-페난트릴; 10-페난트릴; 9-페난트릴; 1-안트라세닐; 2-안트라세닐; 3-안트라세닐; 9-안트라세닐; 벤즈안트라세닐; 피레닐; 피리딘; 퀴놀린; 이소퀴놀린; 피라진; 퀴녹살린; 아르시딘; 피리미딘; 퀴아졸린; 피리다진; 신놀린; 및 프탈라진으로 구성된 군으로부터 선택된, 광전자 디바이스.
  42. 제1항 내지 제41항 중 어느 한 항에 있어서, Ar4는 페닐렌; 나프틸렌; 안트라실렌; 페난트릴렌; 벤즈안트라실렌; 피레닐렌; 및 벤즈이미다졸로 구성된 군으로부터 선택된, 광전자 디바이스.
  43. 제1항 내지 제42항 중 어느 한 항에 있어서, Ar5는 페닐; 1-나프틸; 2-나프틸; 1-페난트릴; 2-페난트릴; 10-페난트릴; 9-페난트릴; 1-안트라세닐; 2-안트라세닐; 3-안트라세닐; 9-안트라세닐; 벤즈안트라세닐; 및 피레닐로 구성된 군으로부터 선택된, 광전자 디바이스.
  44. 제1항 내지 제43항 중 어느 한 항에 있어서, Ar6은 페닐, 1-나프틸; 2-나프틸; 1-페난트릴; 2-페난트릴; 10-페난트릴; 9-페난트릴; 1-안트라세닐; 2-안트라세닐; 3-안트라세닐; 9-안트라세닐; 벤즈안트라세닐; 피레닐; 4-플루오로페닐; 3,4,5-트리플루오로페닐; 및 4-(트리플루오로메톡시)페닐로 구성된 군으로부터 선택된, 광전자 디바이스.
  45. 제1항 내지 제44항 중 어느 한 항에 있어서, Ar7은 페닐, 1-나프틸; 2-나프틸; 1-페난트릴; 2-페난트릴; 10-페난트릴; 9-페난트릴; 1-안트라세닐; 2-안트라세닐; 3-안트라세닐; 9-안트라세닐; 벤즈안트라세닐; 피레닐; 4-플루오로페닐; 3,4,5-트리플루오로페닐; 및 4-(트리플루오로메톡시)페닐로 구성된 군으로부터 선택된, 광전자 디바이스.
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