KR20060043622A - 반도체 소자 및 그 웨이퍼 레벨 칩 사이즈 패키지 - Google Patents

반도체 소자 및 그 웨이퍼 레벨 칩 사이즈 패키지 Download PDF

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KR20060043622A
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semiconductor device
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겐타로 노모토
유우키 이가와
히로시 사이토
다카시 사토
도시오 오하시
요시히로 오쿠라
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야마하 가부시키가이샤
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Abstract

웨이퍼 레벨 칩 사이즈 패키지(WLCSP) 내에 캡슐화되어 있는 반도체 디바이스는 반도체 칩의 표면 상에 형성되는 복수의 패드 전극; 복수의 접속 전극 및 제 1 절연층의 표면 상에 형성되는 적어도 하나의 방열 전극; 및 전극들 및 배선부를 둘러싸도록 형성되는 제 2 절연층을 포함하고, 제 1 절연층은 패드 전극을 제외한 반도체 칩의 표면 상에 형성되며, 패드 전극 및 접속 전극은 제 1 배선부를 통해 상호 접속되고, 방열 전극은 제 2 배선부와 접속되며, 제 2 배선부는 반도체 칩의 발열부에 근접하게 배치되고, 제 1 배선부에 대응하는 소정의 영역을 제외한 제 1 절연층의 표면 상에 형성된다.

Description

반도체 소자 및 그 웨이퍼 레벨 칩 사이즈 패키지{SEMICONDUCTOR ELEMENT AND WAFER LEVEL CHIP SIZE PACKAGE THEREFOR}
도 1은 본 발명의 제 1 실시예에 따르는 반도체 칩을 포함하는 반도체 디바이스를 나타내는 평면도이다.
도 2는 반도체 디바이스의 주요 부분을 나타내는 횡단면도이다.
도 3은 반도체 칩과 배선부 사이의 접속에 관한 주요 부분을 나타내는 횡단면도이다.
도 4의 (a)는 절연층이 반도체 칩의 표면 상에 형성되는 반도체 디바이스를 제조하는 제 1 단계를 나타내는 횡단면도이다.
도 4의 (b)는 제 1 레지스트층(resist layer)이 절연층의 표면 상에 형성되는 반도체 디바이스를 제조하는 제 2 단계를 나타내는 횡단면도이다.
도 4의 (c)는 제 1 레지스트층이 제거되는 반도체 디바이스를 제조하는 제 3 단계를 나타내는 횡단면도이다.
도 4의 (d)는 제 2 레지스트층이 포스트(posts)를 형성하도록 형성되는 반도체 디바이스를 제조하는 제 4 단계를 나타내는 횡단면도이다.
도 4의 (e)는 제 2 레지스트층이 제거되는 반도체 디바이스를 제조하는 제 5 단계를 나타내는 횡단면도이다.
도 4의 (f)는 몰딩된 수지(molded resin)가 형성되고 땜납 볼(solder balls)이 포스트의 상단에 부착되는 반도체 디바이스를 제조하는 제 6 단계를 나타내는 횡단면도이다.
도 5는 반도체 디바이스가 기판 상에 장착되는 반도체 유닛의 전체 구성을 나타내는 횡단면도이다.
도 6은 방열 패드가 반도체 칩 내의 트랜지스터의 게이트 전극 상에 형성되는 제 1 실시예의 제 1 변형예를 나타내는 횡단면도이다.
도 7은 복수의 제 2 배선층이 절연층의 표면 상에 형성되는 제 1 실시예의 제 2 변형예를 나타내는 평면도이다.
도 8은 도 7에 나타내는 제 1 실시예의 제 2 변형예를 나타내는 횡단면도이다.
도 9는 제 2 배선부가 시트(sheet)로 구성되는 제 1 실시예의 제 3 변형예를 나타내는 평면도이다.
도 10은 도 9에 나타내는 제 1 실시예의 제 3 변형예를 나타내는 횡단면도이다.
도 11은 제 1 배선부가 절연층의 중앙 영역에 형성되고, 제 2 배선부가 절연층의 주변 영역에 형성되는 제 1 실시예의 제 4 변형예를 나타내는 평면도이다.
도 12는 제 2 배선부와 몰딩된 수지 사이에 상호 맞물림(engagement)을 확립하는 맞물림부에 대하여 변형된 제 1 실시예의 제 5 변형예를 나타내는 횡단면도이다.
도 13은 제 2 배선부와 몰딩된 수지 사이에 상호 맞물림을 확립하는 맞물림부에 대하여 변형된 제 1 실시예의 제 6 변형예를 나타내는 횡단면도이다.
도 14는 인접한 랜드(lands)가 기판 상에 함께 일체로 접속되는 제 1 실시예의 제 7 변형예를 나타내는 횡단면도이다.
도 15의 (a)는 전극의 형성을 위해 사용되는 포스트와 함께 일체로 형성되는 돌출부를 나타내는 횡단면도이다.
도 15의 (b)는 수직으로 연장되는 돌출부를 나타내는 횡단면도이다.
도 15의 (c)는 전극의 형성을 위해 사용되는 포스트 상에 형성되는 돌출부를 나타내는 횡단면도이다.
도 16은 본 발명의 제 2 실시예에 따르는 웨이퍼 레벨 칩 사이즈 패키지(WLCSP)의 외관을 나타내는 사시도이다.
도 17은 제 2 실시예의 WLCSP의 정면도이다.
도 18은 제 2 실시예의 WLCSP의 측면도이다.
도 19는 WLCSP의 제 1 변형예를 나타내는 정면도이다.
도 20은 WLCSP의 제 2 변형예를 나타내는 정면도이다.
도 21은 WLCSP의 제 3 변형예를 나타내는 정면도이다.
도 22는 WLCSP의 제 4 변형예를 나타내는 정면도이다.
도 23은 WLCSP의 제 5 변형예를 나타내는 평면도이다.
도 24는 도 23의 라인 A-A를 따라 취해진 횡단면도이다.
도 25는 WLCSP의 제 6 변형예를 나타내는 평면도이다.
도 26은 본 발명의 제 3 실시예에 따르는 인쇄 회로 기판 상에 장착되는 웨이퍼 레벨 칩 사이즈 패키지(WLCSP)를 나타내는 측면도이다.
도 27은 WLCSP의 소정의 표면을 나타내는 평면도이다.
도 28은 WLCSP의 소정의 표면과 직접 대면하도록 배치되는 인쇄 회로 기판의 소정의 표면을 나타내는 평면도이다.
도 29는 제 3 실시예의 제 1 변형예에 따르는 기판 상에 부착되는 WLCSP를 나타내는 측면도이다.
도 30은 제 3 실시예의 제 1 변형예에 사용되는 기판을 나타내는 평면도이다.
도 31은 제 3 실시예의 제 2 변형예에 따르는 기판 상에 부착되는 WLCSP를 나타내는 측면도이다.
도 32는 제 3 실시예의 제 3 변형예에 따르는 WLCSP용으로 사용되는 땜납 볼을 나타내는 횡단면도이다.
도 33은 제 3 실시예의 제 4 변형예에 따르는 기판 상에 부착되는 WLCSP를 나타내는 측면도이다.
도 34는 도 33에 나타내는 기판의 소정의 표면에 직접 대면하는 WLCSP의 소정의 표면을 나타내는 평면도이다.
도 35는 영구 자석과 자성체를 사용하여 배선 기판 상에 칩 모듈을 장착하는 방법을 나타내는 횡단면도이다.
도 36은 자성체와 땜납 볼을 사용하여 인쇄 회로 기판 상에 IC 칩을 장착하 는 방법을 나타내는 횡단면도이다.
도 37은 본 발명의 제 4 실시예에 따르는 웨이퍼 레벨 칩 사이즈 패키지(WLCSP)의 외관을 나타내는 사시도이다.
도 38은 WLCSP의 실리콘 기판의 배면측 표면 상에 광이 입사됨으로써 소정의 문자로 이루어지는 식별 마크의 인식을 실현하는 사시도이다.
도 39의 (a)는 마스크층(mask layer)이 실리콘 기판의 배면측 상에 형성되는 WLCSP를 제조하는 제 1 단계를 나타내는 횡단면도이다.
도 39의 (b)는 마스크층이 노출되어 현상된 후, 식별 마크를 형성하는 소정의 문자의 형상과 일치하는 마스크층을 남기도록 제거되는 WLCSP를 제조하는 제 2 단계를 나타내는 횡단면도이다.
도 39의 (c)는 배면측 표면이 마스크층을 경유하여 샌드블라스트 처리(sandblasting)되는 WLCSP를 제조하는 제 3 단계를 나타내는 횡단면도이다.
도 39의 (d)는 식별 마크의 소정의 문자를 나타내는 평면 영역을 노출시키기 위해 마스크층이 제거되는 WLCSP를 제조하는 제 4 단계를 나타내는 횡단면도이다.
도 40은 제 4 실시예의 변형예에 따르는 WLCSP를 나타내는 사시도이다.
도 41은 바코드를 갖는 반도체 웨이퍼를 나타내는 사시도이다.
도 42는 식별 코드를 갖는 WLCSP의 일례를 나타내는 사시도이다.
도 43은 식별 코드를 갖는 WLCSP의 다른 예를 나타내는 사시도이다.
도 44의 (a)는 본 발명의 제 5 실시예에 따르는 웨이퍼 레벨 칩 사이즈 패키지(WLCSP)에 캡슐화되어 있는 반도체 디바이스를 나타내는 평면도이다.
도 44의 (b)는 도 44의 (a)의 라인 A1-A1을 따라 취해진 횡단면도이다.
도 45는 도 44의 (a)의 라인 B1-B1을 따라 취해진 횡단면도이다.
도 46의 (a)는 외부 단자가 장착되는 금속 포스트의 제 1 예를 나타내는 횡단면도이다.
도 46의 (b)는 금속 포스트의 제 2 예를 나타내는 횡단면도이다.
도 46의 (c)는 금속 포스트의 제 3 예를 나타내는 횡단면도이다.
도 46의 (d)는 금속 포스트의 제 4 예를 나타내는 횡단면도이다.
도 46의 (e)는 금속 포스트의 제 5 예를 나타내는 횡단면도이다.
도 46의 (f)는 금속 포스트의 제 6 예를 나타내는 횡단면도이다.
도 46의 (g)는 금속 포스트의 제 7 예를 나타내는 횡단면도이다.
도 46의 (h)는 금속 포스트의 제 8 예를 나타내는 횡단면도이다.
도 47의 (a)는 도 45에 나타내는 반도체 디바이스를 제조하는 제 1 단계를 나타내는 횡단면도이다.
도 47의 (b)는 반도체 디바이스를 제조하는 제 2 단계를 나타내는 횡단면도이다.
도 47의 (c)는 반도체 디바이스를 제조하는 제 3 단계를 나타내는 횡단면도이다.
도 47의 (d)는 반도체 디바이스를 제조하는 제 4 단계를 나타내는 횡단면도이다.
도 47의 (e)는 반도체 디바이스를 제조하는 제 5 단계를 나타내는 횡단면도 이다.
도 48의 (a)는 반도체 디바이스를 제조하는 제 6 단계를 나타내는 횡단면도이다.
도 48의 (b)는 반도체 디바이스를 제조하는 제 7 단계를 나타내는 횡단면도이다.
도 48의 (c)는 반도체 디바이스를 제조하는 제 8 단계를 나타내는 횡단면도이다.
도 48의 (d)는 반도체 디바이스를 제조하는 제 9 단계를 나타내는 횡단면도이다.
도 48의 (e)는 반도체 디바이스를 제조하는 제 10 단계를 나타내는 횡단면도이다.
도 48의 (f)는 반도체 디바이스를 제조하는 제 11 단계를 나타내는 횡단면도이다.
도 48의 (g)는 반도체 디바이스를 제조하는 제 12 단계를 나타내는 횡단면도이다.
도 49의 (a)는 반도체 장치의 제조 시의 금속 포스트의 형성을 나타내는 횡단면도이다.
도 49의 (b)는 반도체 장치의 제조 시의 금속 포스트의 형성을 나타내는 횡단면도이다.
도 50은 WLCSP 내에 캡슐화되어 있는 반도체 디바이스의 일례를 나타내는 횡 단면도이다.
도 51은 본 발명의 제 6 실시예에 따르는 웨이퍼 레벨 칩 사이즈 패키지(WLCSP)를 나타내는 평면도이다.
도 52는 WLCSP의 배면도이다.
도 53은 도 51의 라인 A2-A2를 따라 취해진 횡단면도이다.
도 54의 (a)는 WLCSP를 제조하는 제 1 단계를 나타내는 횡단면도이다.
도 54의 (b)는 WLCSP를 제조하는 제 2 단계를 나타내는 횡단면도이다.
도 54의 (c)는 WLCSP를 제조하는 제 3 단계를 나타내는 횡단면도이다.
도 54의 (d)는 WLCSP를 제조하는 제 4 단계를 나타내는 횡단면도이다.
도 55는 제 6 실시예의 제 1 변형예에 따르는 WLCSP를 나타내는 평면도이다.
도 56은 WLCSP의 배면도이다.
도 57은 도 55의 라인 B2-B2를 따라 취해진 횡단면도이다.
도 58은 딤플(dimples)의 형성을 위해 사용되는 금형을 나타내는 횡단면도이다.
도 59는 제 6 실시예의 제 2 변형예에 따르는 WLCSP를 나타내는 평면도이다.
도 60은 제 6 실시예의 제 3 변형예에 따르는 CSP를 나타내는 횡단면도이다.
도 61은 V형 채널부를 갖는 베이스 기판 상에 장착되는 반도체 칩을 포함하는 칩 사이즈 패키지(CSP)의 일례를 나타내는 사시도이다.
도 62는 도 61에 나타내는 CSP의 횡단면도이다.
도 63은 종래에 공지된 웨이퍼 레벨 칩 사이즈 패키지(WLCSP)의 일례를 나타 내는 횡단면도이다.
본 발명은 반도체 소자 및 그 웨이퍼 레벨 칩 사이즈 패키지(WLCSP)에 관한 것이다.
본 출원은 일본 특허 출원 제2004-158984호, 제2004-72375호, 제2004-80837호, 제2004-175262호, 제2004-173986호, 및 제2004-351806호에 대해 우선권을 주장하고, 그 내용은 참고로 본 명세서에 일체화되어 있다.
LSI 디바이스와 같은 반도체 디바이스에서, 트랜지스터와 여러 전자 구성요소와 같은 집적 회로가 반도체 칩의 표면 상에 형성되므로, 작동 시에 열을 발생한다. 반도체 칩에서 발생되는 과도한 열로 인한 에러 및 오작동을 방지하기 위해, 반도체 디바이스로부터 열을 효율적으로 방출하기 위한 여러 가지 히트싱크(heatsink) 구조 및 방열 구조가 개발되고 있다. 예를 들어, 일본 특허 공개 제2002-158310호 공보에는 기판과 접속되는 방열 전극이 절연 수지(또는 절연층)를 통해 기판을 향해 반도체 칩의 표면에 의해 발생되는 열을 방출하는 방열 구조가 설치된 반도체 디바이스가 개시되어 있다. 이러한 반도체 디바이스에서, 반도체 칩의 표면 영역과 측면 영역은 절연 수지(또는 절연층)로 덮여 있다.
또, 일본 특허 공개 제2001-77236호 공보에는 전원으로 기능하는 패드에 의해 발생되는 비교적 많은 양의 열이 반도체 소자의 표면의 주변부에 배치되는 필름 기판의 방열 패턴(배선부에 대응)에 의해 반도체 소자의 표면 상에 형성되는 언더필 물질(under-fill material)을 통해 방출되는 방열 구조가 설치된 반도체 디바이스가 개시되어 있다. 이러한 반도체 디바이스에서, 배선부는 집적 회로가 형성되는 반도체 칩의 표면 옆쪽에 형성된다.
웨이퍼 레벨 칩 사이즈 패키지(WLCSP)는 웨이퍼가 다수의 별개의 반도체 칩으로 나누기 전에, 반도체 칩과 기판 간의 전기 접속을 확립하는 배선부와 전극부가 반도체 칩의 표면 상에 형성되고 수지로 밀봉되어 있도록 제조된다. WLCSP에서, 배선부, 전극부, 및 절연부는 이들이 반도체 칩의 측면 영역을 벗어나 돌출하지 않도록 원하는 위치에 형성된다. 이로 인해, 반도체 디바이스의 소형화가 실현된다.
반도체 칩의 측면 영역이 절연층으로 밀봉되어 있는 일본 특허 공개 제2002-158310호 공보에 개시되어 있는 반도체 디바이스와 일본 특허 공개 제2001-77236호 공보에 개시되어 있는 반도체 디바이스의 양자는 WLCSP에 적합하지 않다.
종래, WLCSP에는 반도체 칩에 의해 발생되는 열을 효율적인 방출하는 방열 구조가 설치되어 있지 않다. 따라서, 반도체 디바이스의 신뢰성을 향상시키기 위해 WLCSP에 효율적인 방열 구조가 설치되는 것을 강하게 요구하고 있다.
회로 소자의 고집적화 및 고속 처리를 실현하기 위해 급속히 진행되는 IC 디바이스 및 LSI 디바이스에 관한 최근의 발전으로 인해, 반도체 디바이스로부터 효율적인 방열을 실현하는 칩 및 패키지에 관한 여러 형태의 구조가 개발되어 실용화되고 있다.
노트북 컴퓨터와 디지털 카메라가 설치된 셀룰러폰(cellular phones)과 같은 전자 디바이스의 사이즈, 두께 및 무게를 감소시키는데 큰 진보가 이루어지고 있다. 반도체 소자의 칩 하우징에 관하여, 최근에 칩 사이즈 패키지(CSP)가 종래의 이중 직렬 패키지(DIP: dual in-line packages)를 대체하고 있다.
예를 들어, 칩 사이즈 패키지(CSP)는 반도체 소자가 금속 범프(bumps)를 통해 캐리어 기판에 접속되고, 반도체 소자를 인쇄 회로 기판에 부착하기 위해 사용되는 금속 범프가 캐리어 기판의 하부 표면 상에 형성되도록 설계된다. 최근의 개발은 웨이퍼 레벨 칩 사이즈 패키지(WLCSP)가, 전자 회로가 형성되는 반도체 기판의 소정의 표면(또는 전자 회로 조립 표면) 상에 형성되는 외부 디바이스와 접속할 수 있게 하는 금속 패드를 갖게 한다.
또, 종래의 칩 사이즈 패키지에서 반도체 소자의 방열 능력을 증가시키기 위해 여러 가지 구조가 개발되고 있다. 예를 들어, 일본 특허 공개 제H10-311775호 공보에는 반도체 소자에 의해 발생되는 열을 방출하기 위해 금속 히트싱크 플레이트와 맞물리는 복수의 채널을 갖는 금속 히트싱크와 CPS의 소정의 표면에 대향하는 평면에 부착되는 열전도 시트가 접촉되는 히트싱크 구조가 개시되어 있다. 일본 특허 공개 제H11-67998호 공보에는 반도체 소자에 의해 발생되는 열을 방출하기 위해 CSP의 소정의 표면에 대향하는 평면 상에 높이차를 실현하는 요철(irregularities)을 갖는 요철막(irregularities film)이 형성되는 히트싱크 구조가 개시되어 있다.
금속 히트싱크 플레이트가 CPS의 소정의 표면에 대향하는 평면에 부착되는 일본 특허 공개 제H10-311775호 공보에 개시되어 있는 히트싱크 구조에서, 방열 효과는 평면의 제한된 영역으로 인해 제한될 수밖에 없다.
일본 특허 공개 제H11-67998호 공보에 개시되어 있는 히트싱크 구조에서, 방열 효과는 평면 상에 형성된 불균일성으로 인해 전체 면적이 증가되기 때문에 증가될 수 있으나, 제한된 방열 효과로 인한 문제점은 여전히 남아 있다.
종래의 WLCSP는 매우 좁은 표면 영역을 가지므로, 마킹 공간을 배치하기 위한 여지(room)를 제공하지 못한다. 이로 인해, 조작자가 반도체 소자의 방향을 구별하기 어렵게 된다.
종래에, 반도체 소자는 기판 상에 2 단계, 즉, 접착제를 사용하여 일시적인 접착을 실현하는 제 1 단계 및 땜납을 사용하여 고정 접착을 실현하는 제 2 단계로 장착된다. 이로 인해, 제조업자가 반도체 칩의 제조 시에 생산 사이클을 감소시켜, 그 제조 비용을 절감하기가 매우 어려웠다. 또, 제조 기계를 소형화하기 매우 어렵게 되어, 제조 비용의 절감에 장애가 되고 있다. 이러한 이유로, 아래의 문헌에 개시되어 있는 자성체를 사용하여 기판 상에 반도체 칩을 효율적으로 장착하는 여러 방법이 개발되어 실용화되고 있다.
일본 특허 공개 제2002-57433호 공보;
일본 특허 제2,699,938호;
일본 특허 공개 제H04-113690호 공보; 및
일본 특허 공개 제H02-134894호 공보.
자성체를 사용하여 기판 상에 반도체 칩을 장착하는 종래의 방법을 도 20 및 도 21을 참조하여 설명한다.
도 35는 장착 방법의 제 1 예를 나타내는 횡단면도이고, 여기에서 참조 번호 201은 칩 모듈을 나타내고, 참조 번호 202는 칩 모듈(201)이 장착되는 배선 기판을 나타낸다. 칩 모듈(201)은 전자 회로가 형성되는 칩 기판(203)의 양측에 한 쌍의 전극 단자(204)가 부착되고, 영구 자석(205)이 칩 기판(203)의 하부에 부착되며, 밀봉 부재(206)가 칩 기판(203)의 상부 표면 상에 형성되도록 설계된다. 배선 기판(202)은 배선 패턴(도시 생략)이 형성되는 기판(207) 상의 소정의 위치에 전극 패턴(208)이 형성되고, 자성체(209)가 전극 패턴(208) 사이에 배치되도록 설계된다.
배선 기판(202) 상에 칩 모듈(201)을 장착하는 절차에서, 칩 모듈(201)이 배선 기판(202) 상에 배치되어, 전극 단자(204)와 전극 패턴(208) 사이에 위치를 결정한 후, 칩 모듈(201)은 전극 단자(204)가 전극 패턴(208)과 접촉되도록 하향 이동되며, 그것에 의해 장착 절차를 완료할 수 있게 된다. 여기에서, 칩 모듈(201)의 영구 자석(205)은 배선 기판(202)의 자성체(209)를 끌어당기며, 그것에 의해 칩 모듈(201)을 배선 기판(202)에 소정의 위치 결정에 따라 고정할 수 있게 된다.
도 36은 장착 방법의 제 2 예를 나타내는 횡단면도이고, 여기에서 참조 번호 211은 IC 칩을 나타내고, 참조 번호 212는 인쇄 회로 기판을 나타낸다. 여기에서, 복수의 전극 패드(213)가 IC 칩(211)의 소정의 표면(211a) 상에 형성되고, 자성체(214)가 IC 칩(211)의 소정의 표면(211a) 내에 매설된다. 배선 패턴(215)이 인쇄 회로 기판(212) 상에 형성되고, 자성체(16)가 인쇄 회로 기판(212) 내에 매설된다. 또, 배선 패턴(215)과 전기 접속을 확립하는 땜납 볼(217)이 전극 패드(213) 상에 고착된다.
인쇄 회로 기판(212) 상에 IC 칩(211)을 장착하는 절차에서, 땜납 볼(217)이 IC 칩(211)의 전극 패드(213) 상에 고착된 후, IC 칩(211)이 인쇄 회로 기판(212) 상에 위치되어 땜납 볼(217)과 배선 패턴(215) 사이에 위치를 결정하며, 그 후 땜납 볼(217)이 용융되어 IC 칩(211)이 인쇄 회로 기판(212) 상에 고정 장착된다. 여기에서, 자성체(214 및 216)는 모두 자화되어, IC 칩(211)이 인쇄 회로 기판(212) 상에 소정의 위치 결정에 따라 고정된다.
상술한 방법은 영구 자석(205)과 자성체(209, 214 및 216)를 위치 결정하는 프로세스뿐만 아니라 자성체(209, 214 및 216)를 자화시키는 프로세스를 필요로 한다. 이것은 부품의 수 및 제조 프로세스의 수를 증가시키고, 차례로 제조 비용을 상승시킨다. 영구 자석(205)과 자성체(209, 214 및 216)가 위치 변경되는 경우, 제품을 재설계할 필요가 있으므로 설계에 비용이 과다해진다.
도 35에 나타내는 바와 같이, 칩 모듈(201)이 배선 기판(202)에 장착되기 전에, 영구 자석(205)을 칩 모듈(201)에 부착하고 이에 따라 자성체(209)를 배선 기판(202)에 부착하는 것이 필요하며, 여기에서, 영구 자석(205)과 자성체(209)의 제공으로 인해, 제품의 전체 높이 및 부피가 증가될 수밖에 없어 제품의 소형화 및 두께 감소에 대해 불필요한 제한을 초래하게 된다.
자성체(214)를 일체화한 IC 칩(211)을 자성체(216)를 일체화한 인쇄 회로 기판(212) 상에 장착하기 위해, IC 칩(211)의 두께는 자성체(214)의 두께보다 두꺼워지도록 증가되어야 하고, 인쇄 회로 기판(212)의 두께는 자성체(216)의 두께보다 두꺼워지도록 증가되어야 한다. 이로 인해, 제품의 소형화 및 두께 감소에 대해 불필요한 제한을 초래하게 된다.
WLCSP에서, 집적 회로는 박막 형성(thin-film formation) 기술, 석판 인쇄(lithography) 기술, 및 에칭 기술에 따라 미러(mirror) 표면 처리의 대상이 되는 실리콘 웨이퍼(또는 반도체 웨이퍼)의 표면 상에 매트릭스 형태로 형성되며, 집적 회로 상에 범프 및 보호 절연막이 형성된 후, 반도체 웨이퍼가 다이싱 소우(dicing saw) 등을 사용하여 절단선을 따라 별개의 부품으로 나누어진다.
상술한 제조 프로세스에서, WLCSP 제품을 묶음(lots) 단위로 관리하기 위해 반도체 웨이퍼를 식별할 필요가 있다. 일본 특허 공개 제H02-125412호 공보에는 실용화되어 있는 바코드를 갖는 반도체 웨이퍼가 개시되어 있다.
도 41은 바코드를 갖는 반도체 웨이퍼의 일례를 나타내는 사시도이며, 여기에서 다이서 블레이드(dicer blade)(302)가 반도체 웨이퍼(301)의 오리엔테이션 플랫(orientation flat)(301a)에 근접한 소정의 영역 상에서, 또는 반도체 웨이퍼(301)의 주변 영역 상에서 절삭을 실행하는데 사용되며, 따라서 바(bar)형 오목부(303a, 303b, …)를 형성하며, 이들 오목부가 모두 집합적으로 바코드(303)로 기능한다.
개별 WLCSP 제품을 관리하기 위해, 전자 회로가 형성되는 패키지의 소정의 표면에 대향하는 표면 상에 제품 관리를 위한 식별 코드가 형성된다.
도 42는 식별 코드를 갖는 패키지의 일례(즉, WLCSP(304))를 나타내는 사시도이며, 범프(305)가 형성되는 WLCSP(304)의 소정의 표면에 대향하는 배면측 표면(304a) 상에 제품 코드 및 문자를 나타내는 식별 코드(306)를 인쇄하기 위해 잉크 도트 레이저 프린터가 사용된다.
도 43은 식별 코드를 갖는 패키지의 다른 예(즉, WLCSP(307))를 나타내는 사시도이며, 범프(305)가 형성되는 WLCSP(307)의 소정의 표면에 대향하는 배면측 표면(307a) 상에 제품 코드 및 문자를 나타내는 요철(즉, 식별 코드(308))을 형성하기 위해 레이저 가공 머신이 사용된다.
식별 코드(306)가 잉크를 사용하여 인쇄되는 WLCSP(304)는 잉크 인쇄의 분산, 잉크의 저급화, 및 잉크 도트 레이저 프린터의 전력 변동과 같은 여러 인자로 인해, 식별 코드(306)에 농도차가 생겨 판독이 불명확하게 되는 여러 가지 문제점이 생길 수 있다. 이로 인해, 식별 코드(306)에 대하여 판독 시에 에러, 오작동 및 어려움이 초래된다. 또, WLCSP(304)는 식별 코드(306)를 인쇄하기 위해 특별히 설계된 머신, 즉 잉크 도트 레이저 프린터를 필요로 하는 문제점이 있다.
식별 코드(308)를 형성하기 위해 레이저 가공 머신이 사용되는 WLCSP(307)는 요철의 분산 및 레이저 가공 머신의 전력 변동과 같은 여러 인자로 인해, 식별 코드(308)에 농도차가 생겨 판독이 불명확하게 되는 여러 가지 문제점이 생길 수 있다. 이로 인해, 식별 코드(308)에 대하여 판독 시에 에러, 오작동 및 어려움이 초래된다. 또, WLCSP(307)는 요철로 실현되는 식별 코드(308)를 형성하기 위해 특별히 설계된 머신, 즉 레이저 가공 머신을 필요로 한다.
사이즈와 무게가 감소되고 성능이 크게 향상된 셀룰러 폰 및 정보 단말기의 기술 발전으로 인해, LSI 디바이스와 반도체 디바이스가 회로 및 구성요소의 높은 집적도 및 밀도를 갖고 패키지화되는 것이 요구되고 있다. 고집적 반도체 디바이스를 실현하기 위해 웨이퍼 레벨 칩 사이즈 패키지(WLCSP)가 설계되고, 여기에서 웨 이퍼 처리 및 패키징이 제조 시에 일체화된다.
도 50은 WLCSP에 캡슐화되어 있는 반도체 디바이스를 나타내는 횡단면도이며, 여기에서 재배선층(477)이 반도체 칩(453) 상에 형성된 패드 전극(도시 생략)과 접속되고, 밀봉 수지(473)로 밀봉된 금속 포스트(480)가 재배선층(477) 상에 형성되며, 땜납 볼과 같은 외부 단자(481)가 금속 포스트(480)의 표면 상에 부착된다. 이것은 일본에서 1998년 8월에 발행된 "니케이 마이크로 디바이스(Nikkei Micro Device)"라는 제목의 잡지 44∼71쪽에 개시되어 있다. 일본 특허 공개 제2000-216184호 공보에는 금속 포스트가 수지의 개구(openings)의 내부에 형성된 차폐층 내에 매설된다. 일본 특허 공개 제2001-244372호 공보에는 금속 포스트가 구 형상을 갖는 반도체 디바이스에 적합한 제 2 변형예가 개시되어 있다.
그러나, 상술한 반도체 디바이스 및 그 제 1 변형예에서는 금속 포스트보다 더 큰 직경을 갖는 외부 단자가 '원주형의(columnar)' 금속 포스트 상에 부착되며, 재배선층의 포스트 베이스(477b)의 직경은 금속 포스트의 직경과 거의 같은 것이 개시되어 있다. 이것은 포스트 베이스가 재배선층을 점유하는 영역의 비율이 비교적 큰 것을 나타내므로, 재배선층이 배선의 재인출을 위해 사용되는 영역이 제한된다. 그러한 재배선(또는 배선의 재인출)에 관한 비교적 작은 자유도로 인해, 상술한 구조는 LSI 디바이스에서의 외부 단자의 복잡한 배치에 대하여 어려움이 있다. 또, 이것은 외부 단자의 총 밀도(즉, 단위 면적당 외부 단자의 수)를 제한한다.
재배선에 관한 자유도는 재배선층으로 다층 구조를 채용함으로써 향상될 수 있다. 그러나, 이것은 제조업자에게는 불리한 제조 비용을 크게 상승시킬 수 있다.
제 2 변형예는 금속 포스트를 구 형상으로 형성함으로써, 단자 베이스로 기능하는 금속 포스트가 외부 단자에 가깝게 놓여 있는 표면의 면적이 감소되는 점에서 유리할 수 있다. 그러나, 단자 베이스의 축소로 인해, 외부 단자의 접합 강도가 저하하며, 그것에 의해 반도체 디바이스의 신뢰성이 저하될 수밖에 없다. 또, "구형의" 금속 포스트는 반도체 칩으로부터 쉽게 파괴되거나 쉽게 분리될 수 있다.
일본 특허 공개 제200-94000호 공보에는 반도체 칩이 인쇄 회로 기판과의 전기 접속을 확립하기 위해 외부 단자를 통해 베이스 기판과 접속되는 칩 사이즈 패키지(CSP)에 밀봉되는 반도체 디바이스의 일례가 개시되어 있다.
일본 특허 공개 제2003-124389호 공보에는 외부 단자가 전자 회로를 조립하기 위한 소정의 표면 상에 형성되는 반도체 기판을 포함하는 반도체 디바이스의 더욱 소형화를 실현하는 웨이퍼 레벨 칩 사이즈 패키지(WLCSP)의 일례가 개시되어 있다.
도 61은 칩 사이즈 패키지(CSP)(501)를 나타내는 사시도이고, 도 62는 CSP(501)의 횡단면도이며, 여기에서 반도체 칩(503)은 베이스 기판(502)의 표면 사에 형성된 회로 및 배선과 전기 접속되고, 절연 수지 테이프(504)가 베이스 기판(502)의 배면에 부착되며, 반도체 칩(503)과의 전기 접속을 확립하는 금속 범프(505)가 수지 테이프(504) 상으로 노출되고, V형 채널부(506)가 베이스 기판(502)의 표면 및 배면 상에 형성되어 2차원적으로 연장된다.
베이스 기판(502)의 표면 및 배면 상에 V형 채널부(506)의 형성으로 인해, CSP(501)는 베이스 기판(502)이 강성이 약간 감소되고, 그 단부가 쉽게 변형될 수 있다는 점에서 불리하다. CSP(501)가 가열 재흐름(reflow)에 의해 인쇄 회로 기판 상에 장착될 때, 베이스 기판(502)의 단부는 인쇄 회로 기판의 휘어짐(bending)에 응답하여 쉽게 변형되며, 그것에 의해 금속 범프(505)가 파괴되지 않고, 인쇄 회로 기판 상의 인접한 랜드를 향해 심하게 변형되기 어렵게 된다.
도 63은 WLCSP(511)의 종래 공지된 예를 나타내는 횡단면도이며, 여기에서 집적 회로(513)가 실리콘 기판(512)의 표면(512a) 상에 형성되고, 절연 수지로 구성되는 수지 밀봉층(514)이 집적 회로(513)를 포함하는 표면(512a)을 전체적으로 덮도록 형성되며, 집적 회로(513)와의 전기 접속을 확립하는 땜납 범프(또는 전극)(515)가 수지 밀봉층(514)의 표면(514a) 상에 부분적으로 노출된다.
WLCSP(511)에 의해 점유되는 영역은 실리콘 기판(512)의 전체 표면 영역과 대체로 동일하다. CSP(501)과 비교하여, WLCSP(511)는 전자 회로를 조립하는 영역이 감소되고 사이즈가 감소되어 있다.
V형 채널부(506)가 베이스 기판(502)의 표면 및 배면 상에 형성되는 상술한 CSP(501)는 인쇄 회로 기판의 만곡(curvature)으로 인해 땜납 브릿지(brigdes) 및 라인이 파괴 및 절단되는 것을 신뢰성있게 방지할 수 있다. 그러나, 반도체 칩(503)을 포함하는 CSP(501)의 전체적인 만곡의 발생을 피하는 것은 매우 어렵다.
즉, 베이스 기판(502)의 표면 및 배면 상의 V형 채널부(506)의 형성은 반도체 칩(503)을 포함하는 CSP(501)의 전체적인 만곡을 적절하게 피하기 어렵다.
CSP(501)와 유사하게, 실리콘 기판(512)을 포함하는 WLCSP(511)의 전체적인 만곡의 발생을 피하는 것은 매우 어렵다.
본 발명의 목적은 WLCSP의 형태로 제조될 수 있고, 반도체 칩에 의해 발생되는 열을 외부로 효율적으로 방출할 수 있는 반도체 디바이스를 제공하는 것이다.
본 발명의 다른 목적은 반도체 소자의 유효 면적을 증가시키지 않고 방열 특성을 향상시킬 수 있고, 반도체 소자의 방향을 구별하기 쉬우며, 반도체 소자에 의해 특별히 지정되는 정보를 나타내도록 처리될 수 있는 반도체 소자와 그 웨이퍼 레벨 칩 사이즈 패키지를 제공하는 것이다.
본 발명의 또 다른 목적은 부품수와 제조 프로세스를 증가시키지 않고 제품의 전체 높이 및 부피를 증가시키지 않으면서 제품의 소형화 및 두께 감소를 실현할 수 있는 반도체 소자 및 그 기판을 제공하는 것이다.
본 발명의 또 다른 목적은 식별 정보가 어떠한 손상도 없이 반도체 소자에 쉽게 인가될 수 있는 반도체 소자 및 그 제조 방법을 제공하는 것이다.
본 발명의 또 다른 목적은 외부 단자의 복잡한 배치와 외부 단자의 밀도 증가에 대하여 재배선에 관한 자유도가 재배선층의 다층 구조를 사용하지 않고 향상되고, 금속 포스트에 접속되는 외부 단자의 높은 접합 강도를 확보하는 WLCSP 내에 캡슐화되는 반도체 디바이스를 제공하는 것이다.
본 발명의 또 다른 목적은 반도체 기판의 만곡의 발생을 신뢰성있게 방지할 수 있고, 그에 따라 강도가 향상되고 방열이 향상되는 반도체 디바이스를 제공하는 것이다.
본 발명의 제 1 양태에서는, 반도체 디바이스는 직사각형 형상을 갖고, 복수의 패드 전극이 표면 상에 형성되어 있는 반도체 칩; 패드 전극에 대응하는 소정의 영역을 제외한 반도체 칩의 표면을 덮도록 형성되는 제 1 절연층; 반도체 칩의 표면 상에 배치되어 외부 디바이스와의 전기 접속을 확립하는 복수의 접속 전극; 반도체 칩의 표면 상에 배치되고 외부 디바이스와 접속되는 적어도 하나의 방열 전극; 제 1 절연층의 표면 상에 형성되어 패드 전극과 접속 전극 간의 전기 접속을 확립하는 제 1 배선부; 제 1 절연층의 표면 상에 형성되어 방열 전극과 접속되는 제 2 배선부; 접속 전극과 방열 전극이 반도체 칩의 표면 상에 노출되는 방식으로 제 1 배선부와 제 2 배선부를 둘러싸는 제 2 절연층을 포함하고, 제 2 배선부는 반도체 칩의 발열부에 근접하게 배치되고, 제 1 배선부에 대응하는 소정의 영역을 제외한 제 1 절연층의 표면을 덮도록 형성한다.
상기에서, 제 1 배선부는 제 1 절연층의 표면의 중앙 영역에 형성되고, 제 2 배선부는 제 1 절연층의 영역의 주변 영역에 형성된다. 이와 달리, 제 2 배선부는 제 1 절연층의 표면의 중앙 영역에 형성된다. 또, 반도체 소자는 방열 전극과 접촉되는 적어도 하나의 랜드를 갖는 기판 상에 부착되는 상술한 반도체 디바이스를 사용하여 구성된다.
반도체 디바이스가 WLCSP의 형태로 실현될지라도, 제 2 배선부가 면적이 증가될 수 있으므로, 방열 전극을 통해 반도체 칩에 의해 발생되는 열을 효율적으로 방출할 수 있게 된다. 복수의 방열 전극과 접속되는 복수의 제 2 배선부를 형성하는 것도 가능하다. 또, 제 2 배선부와 제 1 또는 제 2 절연층 간의 상호 맞물림을 확립하도록 맞물림부가 형성되는 경우, 제 2 배선부가 제 1 또는 제 2 절연층으로부터 분리되는 것을 막을 수 있게 된다. 따라서, 반도체 디바이스의 방열 효율 및 신뢰성을 향상시킬 수 있다.
본 발명의 제 2 양태에서는, 반도체 소자는 전자 회로가 형성되는 반도체 기판의 소정의 표면에 대향하는 배면측 표면 상에 형성되는 복수의 채널 또는 오목부(예컨대, 홀)를 포함한다. 여기에서, 채널 또는 오목부는 서로 폭과 그들 간의 간격이 다르게 형성될 수 있다.
웨이퍼 레벨 칩 사이즈 패키지는 방열 목적으로 사용되는 전체 면적을 증가시키기 위해 폭이나 그들 간의 간격이 적절히 변경되는 복수의 채널 또는 오목부를 갖는 상술한 반도체 소자를 포함한다. 따라서, 방열 특성을 향상시키고 패키지의 방향을 쉽게 구별할 수 있게 되며, 또한 채널이나 오목부의 형상 및 사이즈를 적절히 변경함으로써 식별 정보를 실현할 수 있게 되어 패키지를 쉽게 식별 및 관리할 수 있게 된다.
본 발명의 제 3 양태에서는, 반도체 소자는 외부 디바이스와의 전기 접속을 확립하는 복수의 제 1 단자와, 외부 디바이스와 접속되지 않고 강자성체 또는 약자성체로 구성되는 제 1 자성체가 설치되는 적어도 하나의 제 2 단자를 포함한다. 강자성체는 철(Fe), 코발트(Co), 니켈(Ni), 가돌리늄(Gd), 테르븀(Tb), 디스프로슘(Dy), 홀뮴(Ho), 에르븀(Er) 및 툴륨(Tm) 중에서 선택된 적어도 하나의 원소로 구성된다. 반도체 기판의 소정의 표면에 대향하는 표면 상에 물리량을 감지하는 센서를 추가로 부착하는 것도 가능하다.
전자 디바이스는 기판 상에 부착되는 상술한 반도체 소자를 사용하여 구성되며, 반도체 소자는 복수의 단자를 포함하고, 복수의 단자 중 적어도 하나는 소정의 표면 상에 제 1 자성체가 설치되며, 제 1 자성체에 대응하여 반도체 소자의 소정의 표면에 직접 대향하는 기판의 표면 상에 제 2 자성체가 형성되고, 그것에 의해 반도체 소자가 제 1 자성체와 제 2 자성체 간에 발생하는 자력에 의해 그들 사이에 소정의 위치결정에 따라 기판에 고정되며, 따라서 제조 시에 신뢰성 및 생산수율을 향상시킨다.
본 발명의 제 4 양태에서는, 반도체 소자는 전자 회로를 조립하는 소정의 표면을 갖는 반도체 기판을 포함하고, 반도체 기판의 소정의 표면에 대향하는 표면은 식별 마크를 나타내기 위해 표면 거칠기가 서로 다른 복수의 영역으로 분할된다. 다른 방법으로는, 식별 마크를 나타내는 소정의 패턴을 갖는 감광층이 반도체 기판의 소정의 표면에 대향하는 표면 상에 형성된다. 감광층은 감광성 폴리이미드 수지, 폴리우레탄 수지, 아크릴 수지 또는 감광성 SOG로 구성되고, 소정의 패턴은 석판 사진 기술에 의해 실현된다. 식별 마크는 문자, 숫자, 기호, 코드 또는 이미지를 나타낸다.
본 발명의 제 5 양태에서는, 웨이퍼 레벨 칩 사이즈 패키지 내에 캡슐화되어 있는 반도체 디바이스는 수지로 밀봉되고, 패드 전극과 접속되는 재배선층 상에 형성되는 금속 포스트를 포함하며, 외부 단자가 재배선층에 근접하게 놓인 대향 표면보다 큰 금속 포스트의 소정의 표면에 접합한다. 예를 들어, 금속 포스트는 단면적이 재배선층으로부터 외부 단자로의 방향으로 점진적으로 증가하는 점점 감소하는 형상을 갖는다.
외부 단자에 근접하게 놓인 금속 포스트의 소정의 표면은 재배선층에 근접하게 놓인 금속 포스트의 대향 표면보다 크게 만들어지므로, 포스트 베이스가 재배선층에서 점유하는 면적의 비율을 감소시킬 수 있게 된다. 따라서, 재배선층에 다층 구조를 사용하지 않고, 재배선에 관한 자유도를 증가시킬 수 있으며, 그것에 의해 반도체 디바이스는 외부 단자의 복잡한 배치 및 외부 단자의 밀도 증가에 대처할 수 있다. 또, 반도체 디바이스는 외부 단자에 근접하게 놓인 금속 포스트의 소정의 표면을 적절하게 확보할 수 있다. 구형상을 갖는 종래의 금속 포스트와 비교하여, 상술한 금속 포스트는 응력으로 인해 반도체 칩으로부터 분해 및 분리되기 쉽지 않다. 따라서, 반도체 디바이스는 신뢰성이 향상될 수 있다. 외부 단자가 금속 포스트에 접합하기 전에 실행되는 예비 테스트 시에, 금속 포스트와 테스터 프로브 간의 얼라인먼트를 쉽게 확립할 수 있게 된다.
본 발명의 제 6 양태에서는, 반도체 디바이스는 전자 회로를 조립하는 제 1 표면을 갖는 반도체 기판; 반도체 기판의 제 1 표면 상에 형성되는 절연 수지로 구성되는 수지 밀봉층; 전자 회로와 접속되고, 수지 밀봉층 상에 부분적으로 노출되는 복수의 외부 단자; 수지 밀봉층 상에 형성되는 복수의 채널 또는 오목부; 및 반도체 기판의 제 1 표면에 대향하는 제 2 표면 상에 형성되는 복수의 채널 또는 오목부를 포함한다. 채널은 소정의 방향으로 연장되거나, 서로 수직으로 교차하도록 형성된다. 또, 채널 또는 오목부는 형상이나 사이즈가 적절하게 변경될 수 있다. 더욱이, 오목부는 제한된 영역에 배치될 수 있으므로, 오목부가 다른 영역에는 형 성되지 않는다.
채널 또는 오목부의 형성으로 인해, 반도체 디바이스의 표면의 전체 면적을 증가시킬 수 있으므로 방열 특성이 향상된다. 또한, 반도체 디바이스의 만곡을 방지할 수 있게 된다.
본 발명을 첨부하는 도면을 참조하여 예로서 더욱 상세히 설명한다.
1. 제 1 실시예
본 발명의 제 1 실시예에 따르는 반도체 디바이스를 도 1, 도 2, 도 3, 도 4의 (a)∼(f) 및 도 5를 참조하여 설명한다. 도 1 및 도 2에 나타내는 바와 같이, 반도체 디바이스(1)는 평면에서 볼 때 직사각형 판 형상을 갖는 반도체 칩(3), 반도체 칩(3)의 표면(3a) 상에 형성되는 절연층(5)(제 1 절연층으로 기능), 반도체 칩(3)의 표면(3a) 상에 배치되는 복수의 접속 전극(7)과 방열 전극(9), 반도체 칩(3)과 접속 전극(7) 또는 방열 전극(9) 간의 상호 접속을 확립하기 위해 절연층(5)의 표면(5a) 상에 형성되는 복수의 배선부(11, 13 및 15), 및 전극(7 및 9)이 반도체 칩(3)의 표면(3a)에 노출되고, 전극(7 및 9)과 배선부(11, 13 및 15)를 밀봉하는 상태로 절연층(5)의 표면(5a)을 덮는 몰딩된 수지(17)(제 2 절연층으로 기능)를 포함한다.
즉, 반도체 디바이스(1)는 절연층(5), 몰딩된 수지(17), 전극(7 및 9), 및 배선부(11, 13 및 15)가 반도체 칩(3)의 표면(3a)으로부터 수평으로 돌출하지 않도록 형성되는 WLCSP형 구조를 갖는다.
반도체 칩(3)에서, 신호 패드 전극(21), 전력 패드 전극(23), 접지 패드 전 극(25), 및 방열 패드(27)가 평면에서 볼 때 직사각형 형상을 갖는 기판(19)의 표면 상에 형성된다. 트랜지스터 및 다른 전자 구성요소를 포함하는 전자 회로가 실리콘(Si)으로 구성되는 기판(19)의 표면 상에 형성된다.
신호 패드 전극(21), 전력 패드 전극(23), 접지 패드 전극(25), 및 방열 패드(27)는 알루미늄(Al)으로 각각 구성되고, 반도체 칩(3)의 표면(3a)의 주변에 배치된다. 반도체 칩(3)은 QFP형 반도체 디바이스에 사용되는 종래의 반도체 칩과 유사하게 구성된다.
신호 패드 전극(21)은 기판(19) 상에 형성된 여러 가지 구성요소에 대하여 전기 신호를 입력 및 출력한다. 전력 패드 전극(23)은 반도체 칩(3)에 일체화되어 있는 전자 회로에 전력을 공급한다.
접지 패드 전극(25)은 반도체 칩(3)의 전자 회로를 접지시키는데 사용된다. 신호 패드 전극(21), 전력 패드 전극(23) 및 접지 패드 전극(25)은 반도체 칩(3)의 전자 회로와 반도체 디바이스(1)를 장착하기 위한 인쇄 회로 기판(도시 생략) 상의 다른 전자 회로(또는 외부 회로) 간의 전기 접속을 확립하는 패드 전극으로 기능한다.
방열 패드(27)는 반도체 칩(3)으로부터 기판(19) 상에 형성된 여러 가지 구성요소에 의해 발생되는 열을 방출하므로, 기판(19)의 발열부에 인접하게 배치된다.
구체적으로는, 도 3에 나타내는 바와 같이, 기판(19)의 표면(19a) 상에 형성되는 트랜지스터(31)에 포함되는 소스 확산 영역(31a) 및 드레인 확산 영역(31b)이 전극(33 및 35)과 각각 접속된다. 이들 전극(33 및 35)은 패시베이션막(passivation film)(41)에 형성된 배선에 의해 접속되고, 전자 회로와 배선(도시 생략)을 통해 전력 패드 전극(23)과 접지 패드 전극(25)과 접속된다. 방열 패드(27)에 접속되는 방열 확산 영역(37)이 기판(19)의 표면(19a) 상의 트랜지스터(31)의 드레인 확산 영역(31b)에 인접하게 형성된다. 필드 산화막(SiO2) 또는 셀로우 트렌치(shallow trench)(SiO2)로 각각 구성되는 절연 영역(39)이 방열 확산 영역(37)을 둘러싸도록 형성되고, 그것에 의해 드레인 확산 영역(31b)이 방열 확산 영역(37)과 전기적으로 절연된다. 이러한 구성에서, 트랜지스터(31)의 게이트 전극(31c)의 하부 채널에 의해 발생되는 열은 드레인 확산 영역(13b)에 인접하게 형성되는 방열 확산 영역(37)을 통해 방열 패드(27)에 전달된다.
방열 확산 영역(37)이 절연 영역(39)을 통해 트랜지스터(31)의 소스 확산 영역(31a)에 인접하게 형성되는 방식으로 전술한 구성을 변형할 수 있다. 또, 방열 패드(27)의 전위와 방열 확산 영역(37)의 불순물의 극성을 적절하게 조정하여, 방열 패드(27)가 반도체 칩(3)의 전자 회로에 전력을 공급하는 전극 또는 반도체 칩(3)을 접지시키는 전극으로 기능하게 할 수 있다.
반도체 칩(3)은 방열 패드(27)를 제외하고 기판(19)의 표면(19a)을 덮도록 형성되는 패시베이션막(41)을 포함한다. 오목부(43)가 패시베이션막(41)에 형성되어, 방열 패드(27)가 패시베이션막(41)의 표면(41a)의 외부로 노출되게 된다. 또, 다른 오목부(도시 생략)가 패시베이션막(41)에 형성되어, 전극 패드 전극(23)과 접 지 패드 전극(25)이 패시베이션막(41)의 표면(41a)의 외부로 각각 노출되게 된다.
패시베이션막(41)은 얇은 절연막, 즉 양자(兩者)가 실리콘 디옥사이드(SiO2)로 구성되는 제 1 절연막(41b)과 제 2 절연막(41c), 및 실리콘 니트라이드(SiN)로 구성되는 제 3 절연막(41d)의 박층 접합(lamination)에 의해 구성된다. 패시베이션막(41)은 높은 내열성 및 높은 전기 절연성을 갖는다. 패시베이션막(41)의 표면(41a)은 반도체 칩(3)의 표면(3a)으로 기능한다.
절연층(5)은 전기 절연재인 폴리이미드(PI)로 구성되는 절연 수지를 사용하여 형성된다. 절연층(5)은 반도체 칩(3)의 표면(3a)과, 방열 패드(27) 및 패시베이션막(41)에 의해 정해지는 오목부(43)의 내벽을 덮도록 형성된다. 또, 절연층(5)은 신호 패드 전극(21), 전력 패드 전극(23), 접지 패드 전극(25), 및 패시베이션막(41)에 의해 각각 정해지는 다른 오목부(도시 생략)의 내벽을 덮는다.
도 2에 나타내는 바와 같이, 접속 전극(7)과 방열 전극(9)은 반도체 칩(3)과 반도체 디바이스(1)를 장착하는 기판(도시 생략)의 전자 회로 간의 전기 접속을 확립하기 위해 사용된다. 이들 전극(7 및 9)은 포스트(45) 및 땜납 볼(47)에 의해 각각 구성되며, 원통 형상을 갖는 포스트(45)는 소정의 표면(즉, 패드 전극(21, 23 및 25)과 접속되는 제 1 배선부(11 및 13)의 표면(11a 및 13a) 및 방열 패드(27)와 접속되는 제 2 배선부(15)의 표면(15a))으로부터 몰딩된 수지(17)의 표면(17a)까지 연장되고, 땜납 볼(47)은 몰딩된 수지(17)의 표면(17a)으로부터 돌출하기 위해 포스트(45)의 상단(45a)에 부착된다. 포스트(45)는 구리(Cu)로 각각 구성되며, 그 상 단(45a)은 몰딩된 수지(17)의 표면(17a)과 함께 평면을 형성하도록 높이 조정된다. 땜납 볼(47)은 땜납 재료를 거의 구 형상으로 만듦으로써 각각 형성된다.
도 1에 나타내는 바와 같이, 제 1 배선부(11 및 13)에 접속되는 접속 전극(7)은 절연층(5)의 표면(5a)의 주변 영역에 형성되고, 반도체 칩(3)의 패드 전극(21, 23 및 25)에 인접하게 배치된다. 제 2 배선부(15)에 접속되는 방열 전극(9)은 주변 영역에 배치되지 않고 절연층(5)의 표면(5a)의 중앙 영역에 배치되며, 방열 전극(9)은 방열 패드(27)와 중앙 영역 사이의 중간 영역에 또한 배치된다.
접속 전극(7)과 방열 전극(9)은 반도체 칩(3)의 전자 회로의 단락을 초래하지 않는 등간격으로 서로 인접하게 배치된다.
도 2에 나타내는 바와 같이, 방열 패드(27)에 접속되는 제 2 배선부(15)는 방열 패드(27)와 절연층(5) 사이에 정해진 오목부(49)에 부분적으로 매설되며, 제 2 배선부(15)는 절연층(5)과 몰딩된 수지(17) 사이에 형성되고, 오목부(49)의 개구로부터 방열 전극(9)의 포스트(45)의 하단에 도달하도록 연장된다. 도 3에 나타내는 바와 같이, 제 2 배선부(15)는 절연층(5)의 표면(5a) 상에 순차적으로 형성되는 언더 배리어 금속(under barrier metal)(51)과 배선층(52)으로 구성된다. 배선층(52)은 구리(Cu)로 구성된다. 방열 패드(27)와 배선층(52) 간의 접착을 강화하기 위해, 언더 배리어 금속(51)이 티타늄(Ti) 또는 크롬(Cr)으로 구성되며, 그 두께는 배선층(52)의 두께와 비교하여 적절히 감소된다.
신호 패드 전극(21), 전력 패드 전극(23) 및 접지 패드 전극(25)과 접속되는 제 1 배선부(11 및 13)는 제 2 배선부(15)의 표면과 유사한 구조로 형성되며, 제 1 배선부(11 및 13)는 절연층(5)의 표면(5a)의 주변 영역에 배치되는 접속 전극(7)(신호 입출력, 전력 공급 및 접지와 관련)의 하단에 도달하도록 연장된다.
도 1에 나타내는 바와 같이, 제 2 배선부(15)는 절연층(5)의 표면(5a)의 중앙 영역에 형성되는 평면에서 볼 때 직사각형 형상을 갖는 시트(15b)와, 반도체 칩(3)의 주변 영역에 형성되고 방열 패드(27)와 접속되는 접속 배선부(15c)로 구성된다. 도 1 및 도 2에 나타내는 바와 같이, 복수의 홀(54)이 제 2 배선부(15)를 두께 방향으로 관통하도록 형성되며, 이들 홀은 평면에서 볼 때 방열 전극(9)들 사이의 소정의 위치에 각각 형성된다. 접속 배선부(15c)는 반도체 칩(3) 내의 발열부(29)에 인접하게 형성된다.
제 1 배선부(11 및 13)는 접속 전극(7)을 신호 패드 전극(21), 전력 패드 전극(23) 및 접지 패드 전극(25)과 전기 접속시킨다. 여기에서, 접속 전극(7)은 신호 패드 전극(21), 전력 패드 전극(23) 및 접지 패드 전극(25)에 인접하게 배치되고, 제 1 배선부(11 및 13)는 제 2 배선부(15)의 접속 배선부(15c)의 길이와 비교하여 길이가 감소되어 있다. 이로 인해, 접속 전극(7)과 신호 패드 전극(21), 전력 패드 전극(23) 및 접지 패드 전극(25) 간에 전기 신호의 고속 송신을 실현할 수 있게 된다.
전력 패드 전극(23) 및 접지 패드 전극(25)과 접속되는 제 1 배선부(11)를 통해 비교적 많은 양의 전류가 흐르게 할 필요가 있다. 따라서, 제 1 배선부(11)는 신호 패드 전극(21)과 접속되는 다른 제 1 배선부(13)의 두께와 비교하여 두께가 증가되어 있다.
몰딩된 수지(17)는 전기 절연재로 구성되며, 절연층(5)의 표면(5a)을 덮고, 또한 전극(7 및 9)의 포스트(45)와 배선부(11, 13 및 15)를 둘러싼다. 몰딩된 수지(17)는 배선부(11, 13 및 15)의 경도보다 낮은 경도를 갖는 수지재로 구성된다. 몰딩된 수지(17)는 평면에서 볼 때 반도체 칩(3)의 형상과 거의 같은 직사각형 형상으로 형성된다.
몰딩된 수지(17)는 제 2 배선부(15)의 홀(holes)(54)에 매설된다. 한 쌍의 홀(54)과 돌출부(51)가 제 2 배선부(15)와 몰딩된 수지(17) 간의 상호 맞물림을 확립하는 맞물림부(53)를 형성한다.
이어서, 반도체 디바이스(1)의 제조 방법을 이하 설명한다.
먼저, 도 4의 (a)에 나타내는 바와 같이, 패드 전극(21, 23 및 25)과 방열 패드(27)의 각각의 바로 위에 개구(5b)를 형성하도록 절연층(5)이 반도체 칩(3)의 표면(3a) 상에 형성된다. 도 4의 (b)에 나타내는 바와 같이, 제 1 레지스트층(55)이 각각의 배선부(11, 13 및 15)의 형성을 위해 사용되는 소정의 위치를 제외한 절연층(5)의 표면(5a) 상에 형성되며, 제 1 레지스트층(55)은 제 2 배선부(15)의 홀(54)의 형성을 위해 사용되는 소정의 영역을 포함한다.
제 1 레지스트층(55)이 형성되지 않은 소정의 부분, 환언하면 절연층(5)의 노출부에 구리 재료가 위치되어, 각각의 배선부(11, 13 및 15)를 형성한다. 여기에서, 배선부(11, 13 및 15)의 각 표면(11a, 13a 및 15a)은 제 1 레지스트층(55)의 표면(55a)의 두께와 비교하여 두께가 감소되어 있다. 배선부(11, 13 및 15)의 형성이 완료된 후, 제 1 레지스트층(55)이 도 4의 (c)에 나타내는 바와 같이 제거된다.
도 4의 (d)에 나타내는 바와 같이, 포스트(45)의 형성을 위해 사용되는 소정의 위치를 제외한 배선부(11, 13 및 15)의 각 표면(11a, 13a 및 15a) 상에 제 2 레지스트층(57)이 형성된다. 이 상태에서, 배선부(11, 13 및 15)의 각 표면(11a, 13a 및 15a)이 부분적으로 노출된다. 제 2 레지스트층(57)이 형성되지 않은 소정의 부분, 환언하면 배선부(11, 13 및 15)가 노출되는 소정의 부분에 구리 재료가 위치되어, 포스트(45)를 형성한다. 포스트(45)의 형성이 완료된 후, 제 2 레지스트층(57)이 도 4의 (e)에 나타내는 바와 같이 제거된다.
마지막으로, 도 4의 (f)에 나타내는 바와 같이, 절연층(5)의 표면(5a)을 덮고, 포스트(45)의 상단이 노출되는 방식으로 배선부(11, 13 및 15)뿐만 아니라 포스트(45)를 둘러싸기 위해, 몰딩된 수지(17)가 형성된다. 그 후, 포스트(45)의 상단(45a)에 땜납 볼(47)이 부착된다. 따라서, 반도체 디바이스(1)의 제조가 완료된다.
상술한 반도체 디바이스(1)는 도 5에 나타내는 바와 같이, 반도체 유닛(61)을 생산하기 위해 기판(59) 상에 장착된다. 기판(59)의 표면(59a) 상에 복수의 랜드(63)가 형성되어, 전극(7 및 9)에 부착된 땜납 볼(47)과 접촉하게 된다.
반도체 디바이스(1)가 반도체 유닛(61)에서 동작할 때, 반도체 칩(3)의 발열부(29)에 의해 발생되는 열은 인접한 방열 패드(27)에 전달되고, 방열 패드(27)를 통해 열은 제 2 배선부(15)와 방열 전극(9)을 경유하여 기판(59)의 랜드(63)에 추가로 전달된다. 따라서, 반도체 칩(3)의 열을 반도체 디바이스(1)의 외부로 방출할 수 있게 된다.
반도체 디바이스(1)에서, 방열용으로 사용되는 제 2 배선부(15)는 패드 전극(21, 23 및 25)과 접속되는 제 1 배선부(11 및 13)가 배치되는 주변 영역을 제외한 절연층(5)의 표면(5a)의 중앙 영역에 배치되며, 그것에 의해 제 2 배선부(15)의 시트(15b)의 형성을 위한 영역을 증가시킬 수 있게 된다. 또, 제 2 배선부(15)의 접속 배선부(15c)와 방열 패드(27)는 반도체 칩(3)의 발열부(29)에 인접하게 형성된다.
이로 인해, 제 2 배선부(15)가 절연층(5)과 방열 패드(27)를 경유하여 반도체 칩(3)에 의해 발생되는 열을 효율적으로 흡수하게 된다. 따라서, 반도체 디바이스(1)가 WLCSP의 형태로 구성되어 있을지라도, 방열 전극(9)을 향해 반도체 칩(3)의 열을 효율적으로 방출할 수 있게 된다.
제 2 배선부(15)와 몰딩된 수지(17)는 맞물림부(53)에 의해 서로 맞물리게 된다. 따라서, 제 2 배선부(15)와 몰딩된 수지(17)가 다른 열 팽창 계수를 갖는 다른 재료로 구성되어 있을지라도, 제 2 배선부(15)는 몰딩된 수지(17)의 열 변형에 맞춰 변형된다. 즉, 제 2 배선부(15)가 절연층(5)의 표면(5a) 상의 비교적 큰 영역에 형성되어 있을지라도, 몰딩된 수지(17)의 열 변형으로 인해 제 2 배선부(15)가 몰딩된 수지(17)로부터 분리되는 것을 방지할 수 있게 된다. 따라서, 반도체 디바이스(1)의 신뢰성을 향상시킬 수 있다.
본 실시예는 패드 전극(21, 23 및 25)과 방열 패드(27)가 반도체 칩(3)의 표면(3a)의 주변 영역에 형성되는 반도체 칩에 적합한 종래의 구조를 사용하여 실현될 수 있으며, 여기에서 제 1 배선부(11 및 13)가 절연층(5)의 표면(5a)의 주변 영 역에 추가로 형성된다. 이로 인해, 반도체 칩(3)에서의 패드 전극(21, 23 및 25)과 방열 패드(27)의 배치를 변경하지 않고 절연층(5)의 표면(5a) 상에 제 2 배선부(15)를 쉽게 형성할 수 있다. 따라서, 반도체 디바이스(1)의 제조 비용을 절감할 수 있다.
반도체 디바이스(1) 및 반도체 유닛(61)에서, 제 2 배선부(15)와 접속된 방열 전극(9)으로부터 기판(59) 상에 형성된 전자 회로로 열을 방출할 수 있게 된다. 이로 인해, 제 2 배선부(15)가 반도체 칩(3)으로부터 흡수한 열을 반도체 디바이스(1)의 외부로 효율적으로 방출할 수 있게 된다. 즉, 반도체 디바이스(1)에 대해 방열 효율을 향상시킬 수 있다.
본 실시예는 이하 설명하는 다양한 방법으로 변형될 수 있다.
본 실시예에서는, 방열 패드(27)가 배선을 통해 기판(19)과 전기 접속되어 있다. 물론, 방열 패드(27)는 기판(19)과 반드시 접속될 필요는 없다. 예를 들어, 도 6에 나타내는 바와 같이, 방열 패드(27)가 트랜지스터(31)의 게이트 전극(31c) 상에 형성되도록 본 실시예를 변형하는 것이 가능하다. 이 경우에, 방열 패드(27)가 반도체 칩(3)의 다른 구성요소와 비교하여 가장 많은 양의 열을 갖는 게이트 전극(31c)에 근접하게 배치되므로, 반도체 디바이스(1)에 대해 방열 효율을 더욱 향상시킬 수 있다.
방열 패드(27)가 기판(19)의 방열 확산 영역(37) 상에 형성되고, 방열 패드(27)가 방열 확산 영역(37)과 전기 접속되지 않도록 본 실시예를 변형하는 것도 가능하다. 이와 달리, 방열 패드(27)를 게이트 전극(31c) 및 방열 확산 영역(37) 상 에 각각 형성하는 것도 가능하다.
본 실시예에서는, 단일의 제 2 배선부(15)가 절연층(5)의 표면(5a) 상에 형성된다. 반도체 칩(3)이 복수의 발열부를 포함하는 경우, 도 7 및 도 8에 나타내는 바와 같이, 복수의 제 2 배선부(즉, 제 2 배선부(14 및 16))가 절연층(5)의 표면(5a) 상에 형성되도록 본 실시예를 변형하는 것도 가능하다. 이 경우에, 제 2 배선부(14 및 16)는 다른 발열부(26 및 28)에 근접하게 별개로 배치된다, 즉, 제 2 배선부(14 및 16)는 발열부(26 및 28)에 의해 각각 발생되는 열을 효율적으로 흡수할 수 있다.
상기에서, 방열 패드(27)는 발열부(26 및 28)에 인접하게 배치되고, 제 2 배선부(14 및 16)와 각각 접속된다. 제 2 배선부(14 및 16)는 서로 절연되기 때문에, 반도체 칩(3)의 전자 회로에 대해 방열 패드(27) 사이에 단락이 발생하는 것을 방지할 수 있다. 따라서, 반도체 디바이스(1)에서 에러 및 오작동의 발생을 방지할 수 있으므로, 신뢰성이 향상된다.
본 실시예에서는, 제 2 배선부(15)가 시트(15b)와 접속 배선부(15c)로 구성되어 있다. 발열부(30)가 반도체 칩(3)의 중앙 영역에 존재하는 경우, 도 9 및 도 10에 나타내는 바와 같이, 제 2 배선부(18)가 절연층(5)의 중앙 영역만 덮도록 배치되는 시트로 구성되도록 본 실시예를 변형하는 것도 가능하다. 이로 인해, 제 2 배선부(18)가 발열부(30)에 의해 발생되는 열을 절연층(5)을 통해 흡수할 수 있게 된다.
본 실시예에서는, 제 2 배선부(15)가 절연층(5)의 표면(5a)의 중앙 영역에 형성되어 있다. 여기에서, 제 2 배선부(15)는 반드시 중앙 영역에 형성될 필요는 없고, 제 1 배선부(11 및 13)에 대응하는 영역을 제외한 절연층(5)의 표면(5a)의 소정의 영역을 덮도록 형성되어도 된다. 패드 전극(21, 23 및 25)과 방열 패드(27)가 반도체 칩(3)의 중앙 영역에 배치되는 경우, 도 11에 나타내는 바와 같이, 제 1 배선부(12)가 패드 전극(21, 23 및 25)과 방열 패드(27)의 내부의 절연층(5)의 중앙 영역에 형성되고, 시트 형상을 갖는 제 2 배선부(20)가 패드 전극(21, 23 및 25)과 방열 패드(27)의 외부의 절연층(5)의 주변 영역에 형성되도록 본 실시예를 변형하는 것도 가능하다.
도 11에 나타내는 반도체 디바이스(2)에 따르면, 절연층(5)과 몰딩된 수지(17)가 각각 열 변형될지라도, 절연층(5)과 몰딩된 수지(17)의 중앙 영역에서 발생하는 열변형량은 절연층(5)과 몰딩된 수지(17)의 주변 영역에서 발생하는 열변형량보다 작다. 이러한 이유로, 제 1 배선부(12)에서 발생하는 열 응력은 제 2 배선부(20)에서 발생하는 열 응력보다 작아진다. 즉, 제 1 배선부(12)의 두께가 감소하더라도, 열 응력으로 인한 제 1 배선부(12)의 파손의 발생을 방지할 수 있게 된다.
제 2 배선부(20)는 제 1 배선부(12)와 비교하여 절연층(5)의 표면(5a) 상의 더 큰 영역에 형성될 수 있다. 이로 인해, 제 2 배선부(20)가 제 1 배선부(12)보다 더 클 수 있는 비교적 큰 열 응력을 적절히 흡수할 수 있게 된다. 따라서, 열 응력으로 인한 제 2 배선부(20)의 파손의 발생을 방지할 수 있게 된다. 그러므로, 반도체 디바이스(2)의 신뢰성을 향상시킬 수 있다.
본 실시예에서는, 맞물림부(53)가 제 2 배선부(15)에 형성된 홀(54)과 몰딩 된 수지(17)에 형성된 돌출부(51)로 구성되어 있다. 여기에서, 맞물림부(53)는 반드시 상술한 바와 같이 구성될 필요는 없고, 제 2 배선부(15)와 몰딩된 수지(17) 간의 상호 맞물림을 확보하는 형상으로 구성되면 된다. 즉, 도 12에 나타내는 바와 같이, 맞물림부(60)가 제 2 배선부(15)와 절연층(5)을 관통하도록 형성된 홀(56)과, 홀(56)과 맞물리는 몰딩된 수지(17)의 돌출부(58)로 구성되도록 본 실시예를 변형하는 것도 가능하다. 이와 달리, 돌출부가 제 2 배선부(15)로 형성되어 몰딩된 수지(17)를 향해 돌출하며, 돌출부와 맞물리는 오목부를 형성하여 맞물림부를 형성해도 된다.
맞물림은 반드시 제 2 배선부(15)와 몰딩된 수지(17) 간의 맞물림을 확립하는 맞물림부(53 및 60)에 의해 실현되지 않아도 된다. 제 2 배선부(15)와 절연층(5) 간의 상호 맞물림을 실현하는 맞물림부를 제공하는 것도 가능하다. 예를 들어, 도 13에 나타내는 바와 같이, 두께 방향으로 절연층(5)을 관통하도록 형성되는 홀(62)과 홀(62)과 맞물리도록 제 2 배선부(15)에 형성되는 돌출부(64)로 구성되는 맞물림부(66)를 제공하는 것도 가능하다.
상기에서, 제 2 배선부(15)와 절연층(5)이 다른 열팽창 계수를 갖는 다른 재료로 구성되더라도, 제 2 배선부(15)는 절연층(5)의 열 변형에 맞추어 변형된다. 이로 인해, 제 2 배선부(15)가 절연층(5)에서 분리되는 것을 확실하게 방지한다. 따라서, 반도체 디바이스(1)의 신뢰성을 향상시킬 수 있다.
도 5는 복수의 랜드(63)가 반도체 유닛(61) 내의 기판(59) 상에 형성되는 것을 나타낸다. 도 14에 나타내는 바와 같이, 서로 인접하는 랜드(64 및 65)가 기판 (59)의 표면 상에 일체로 함께 접속되도록 본 실시예를 변형하는 것도 가능하다.
상술한 변형예는 방열 전극(9)에 의해 흡수되는 열이 랜드(64)로부터 다른 랜드(65)로 효율적으로 전달될 수 있게 한다. 이것은 반도체 칩(3)에 의해 발생되는 열이 방열 전극(9)으로부터 기판(59)으로 효율적으로 전달되는 효율적인 방열을 실현한다.
본 실시예에서는, 전극(7 및 9)에 배선부(11, 13 및 15)의 표면(11a, 13a 및 15a)으로부터 몰딩된 수지(17)의 표면(17a)으로 연장되는 원통 형상을 갖는 포스트(45)가 각각 설치되어 있다. 포스트(45)를 형성하지 않고, 땜납 볼(47)이 배선부(11, 13 및 15) 상에 직접 부착되도록 본 실시예를 변형하는 것도 가능하다. 이러한 변형예는 배선부(11, 13 및 15)를 둘러싸는 몰딩된 수지(17)의 두께를 감소시킨다. 따라서, 반도체 디바이스(1)의 전체 두께를 감소시킬 수 있게 된다.
전극(7 및 9)에는 반드시 땜납 볼(47)이 설치될 필요는 없는데, 그 이유는 전극(7 및 9)의 적어도 소정의 부분이 몰딩된 수지(17)의 표면(17a) 위로 돌출되는 것만 필요하기 때문이다. 예를 들어, 도 15의 (a) 및 (b)에 나타내는 바와 같이, 몰딩된 수지(17)로부터 돌출하는 돌출부(67)가 포스트(46)와 일체로 형성될 수 있다. 돌출부(67)의 형성을 위해 도금의 성장 및 구리 페이스트(paste)의 도포에 의해 실현되는 스크린 프로세스 인쇄를 사용하는 것도 가능하다. 이와 달리, 도 15의 (c)에 나타내는 바와 같이, 포스트(45)와 몰딩된 수지(17)의 형성 후에, 레지스트 패터닝(resist patterning)이 실행되어 도금의 성장에 의해 평면에서 볼 때 직사각형 형상을 갖는 돌출부(68)를 형성해도 된다.
전극(7 및 9)은 반드시 포스트(45 및 46), 땜납 볼(47), 및 돌출부(67 및 68)로 구성될 필요는 없다. 즉, 전극(7 및 9)은 포스트(45 및 46)만을 사용하여 형성될 수 있다. 이 경우에, 반도체 디바이스(1)가 기판(59) 상에 장착될 때, 포스트(45 및 46)와 기판(59)의 전자 회로 간의 전기 접속을 확립하기 위해 땜납이 실행된다.
2. 제 2 실시예
도 16은 본 발명의 제 2 실시예에 따르는 웨이퍼 레벨 칩 사이즈 패키지(WLCSP)의 외관을 나타내는 사시도이다. 도 17은 WLCSP의 정면도이고, 도 18은 WLCSP의 측면도이다. 참조 번호 101은 평면에서 볼 때 직사각형 형상을 갖는 실리콘 기판(또는 반도체 기판)을 나타내며, 이 기판 상에 집적 회로(또는 전자 회로, 도시 생략)가 형성된다. 참조 번호 102는 외부 디바이스와의 접속을 실현하고, 실리콘 기판(101)의 소정의 표면(101a)의 주변부를 따라 직사각형 형태로 배치되며, 단면에서 볼 때 반타원 형상을 각각 갖는 금속 패드를 나타낸다. 참조 번호 103은 소정의 표면(101a)에 대향하는 배면측 표면(101b) 상에 서로 평행하게 형성되고, 단면에서 볼 때 직사각형 형상을 갖는 채널을 나타낸다. 도 17에 나타내는 바와 같이, 채널(103)은 깊이 'd' 및 폭 'w' 뿐만 아니라 그들 간의 간격 's'를 사용하여 각각 치수가 정해진다.
채널(103)의 깊이 d가 각각 더 깊게 만들어질수록, 배면측 표면(101b)의 전체 영역을 증가시킬 수 있지만, 깊이 d가 너무 많이 증가되는 경우, 실리콘 기판(101)의 강도가 저하된다. 따라서, 깊이 d를 실리콘 기판(101)의 두께의 20% 내지 50%의 범위에 두는 것이 바람직하다.
예를 들어, 실리콘 기판(101)이 길이가 5㎜이고 두께가 500㎛인 정사각형을 갖는 경우, 채널(103)의 깊이 d는 100㎛ 내지 250㎛의 범위, 바람직하게는 150㎛±30㎛의 범위로 설정된다. 폭 w는 200㎛ 내지 500㎛의 범위, 바람직하게는 250㎛±25㎛의 범위로 설정된다. 인접한 채널(103)들 간의 간격 s는 200㎛ 내지 500㎛, 바람직하게는 250㎛±25㎛의 범위로 설정된다.
상술한 치수에 따라, 실리콘 기판(101) 상에 5개 내지 10개의 채널(103)을 형성하는 것이 가능하다.
WLCSP의 제조 시에, 집적 회로(및 필요한 경우 센서와 같은 다른 구성요소)가 실리콘 기판(101)의 소정의 표면(101a) 상에 형성되고, 금속 패드(102)의 형성을 위해 사용되는 범프(도시 생략)가 소정의 표면(101a)의 주변부에 형성된다. 집적 회로 및 다른 구성요소를 보호하기 위해 범프를 제외한 소정의 표면(101a) 상에 패시베이션막이 형성된다.
그 후, 실리콘 기판(101)의 배면측 표면(101b) 상에 채널(103)을 형성하기 위해 그라인더(grinder)와 같은 절삭 머신이 사용된다. 따라서, WLCSP를 제조할 수 있게 된다.
복수의 채널(103)이 실리콘 기판(101)의 소정의 표면(101a)에 대향하는 배면측 표면(101b) 상에 서로 팽행하게 형성되는 본 실시예의 WLCSP에서, 반도체 기판(101)의 유효 면적을 증가시키지 않고 배면측 표면(101b)의 전체 면적을 증가시키는 것이 가능하다. 이것은 WLCSP의 방열 특성을 향상시킨다.
또, 본 실시예의 WLCSP는 실리콘 기판(101)의 배면측 표면(101b) 상에 채널(103)을 형성하기 위해 그라인더와 같은 절삭 머신이 사용되도록 제조된다. 즉, 채널(103)은 제조 비용을 증가시키지 않는 간단하고 저렴한 머신을 사용하여 형성된다.
본 실시예는 아래에 설명하는 다양한 방법으로 변형될 수 있다.
(a) 제 1 변형예
도 19는 본 실시예의 제 1 변형예에 따르는 웨이퍼 레벨 칩 사이즈 패키지(WLCSP)를 나타내는 정면도이다. 채널(103)이 단면에서 볼 때 직사각형 형상을 갖도록 그라인더와 같은 절삭 머신을 사용하여 형성되는 도 17에 나타내는 상술한 WLCSP와 비교하여, 도 19에 나타내는 WLCSP는 실리콘 기판(101)의 결정면을 따라 이방성 에칭이 실행되며, 그것에 의해 단면에서 볼 때 직사각형 형상을 각각 갖는 채널(111)이 배면측 표면(101b) 상에 형성되는 것을 특징으로 한다.
상술한 WLCSP와 거의 같은 방열 특성을 실현하기 위해, 폭 'w' 및 깊이 'd'에 의해 정해지는 다면에서 직사각형 형상을 각각 갖는 채널(111)의 치수를 적절하게 조절하는 것이 필요하다.
폭 w 및 깊이 d는 이방성 에칭의 조건 및 에칭액의 조성을 적절하게 변경함으로써 조정될 수 있다.
예를 들어, 실리콘 기판(101)의 소정의 표면(101a)에 대향하는 배면측 표면(101b)를 부분적으로 덮도록 실리콘 디옥사이드 막이 형성되며, 실리콘 디옥사이드로 덮이지 않는 실리콘 기판(101)의 소정의 부분은 90℃에서 에칭이 행해진다.
그 결과, 제 1 변형예의 WLCSP가 상술한 WLCSP와 거의 같은 효과를 나타낼 수 있다.
(b) 제 2 변형예
도 20은 본 실시예의 제 2 변형예에 따르는 웨이퍼 레벨 칩 사이즈 패키지(WLCSP)를 나타내는 정면도이다. 실리콘 기판(101)의 양단에 근접하게 형성되는 가장 바깥쪽 채널(103)에 대해 등간격으로 배치되는 도 17에 나타내는 상술한 WLCSP와 비교하여, 도 20에 나타내는 WLCSP는 실리콘 기판(101)의 우측단과 가장 우측 채널(103) 간에 측정된 간격 D1이 실리콘 기판(101)의 좌측단과 가장 좌측 채널(103) 간에 측정된 간격 D2와 다른 것을 특징으로 한다.
제 2 변형예의 WLCSP는 상술한 WLCSP와 거의 같은 효과를 나타낼 수 있다.
실리콘 기판(101)의 우측단과 가장 우측 채널(103) 간에 측정된 간격 D1이 실리콘 기판(101)의 좌측단과 가장 좌측 채널(103) 간에 측정된 간격 D2와 다른 WLCSP의 구성상의 특징은 간격 D1과 D2 간의 차를 검출하기 위해 반도체 레이저를 사용하여 배면측 표면(101b)의 방향을 쉽게 구별할 수 있게 하는 것이다.
(c) 제 3 변형예
도 21은 본 실시예의 제 3 변형예에 따르는 웨이퍼 레벨 칩 사이즈 패키지(WLCSP)를 나타내는 정면도이다. 모든 채널(103)이 동일한 폭 w를 갖는 도 17에 나타내는 상술한 WLCSP와 비교하여, 도 21에 나타내는 WLCSP는 기판(101)의 좌측단에 근접하게 형성되는 가장 좌측 채널(121)이 다른 채널(103)의 폭 w와 다른 폭 w2를 갖는 것을 특징으로 한다.
제 3 변형예의 WLCSP는 상술한 WLCSP와 거의 같은 효과를 나타낼 수 있다.
가장 좌측 채널(121)이 다른 채널(103)의 폭 w와 다른 폭 w2를 갖는 WLCSP의 구성상의 특징은 폭 w와 w2 간의 차를 검출하기 위해 반도체 레이저를 사용하여 배면측 표면(101b)의 방향을 쉽게 구별할 수 있게 한다.
(d) 제 4 변형예
도 22는 본 실시예의 제 4 변형예에 따르는 웨이퍼 레벨 칩 사이즈 패키지(WLCSP)를 나타내는 정면도이다. 모든 채널(103)이 동일한 폭 w를 갖는 도 17에 나타내는 상술한 WLCSP와 비교하여, 도 22에 나타내는 WLCSP는 다른 폭을 갖는 복수의 종류의 채널(131∼133)이 소정의 간격으로 형성되는 것을 특징으로 한다. 즉, 채널(131∼133)의 배열은 정보 식별 기능를 실현하는 바코드로서 기능할 수도 있다.
구체적으로, 채널(131, 132 및 133)은 폭 w1, w2 및 w3을 각각 갖고, 이들 채널은 정보 식별 기능을 실현하는 바코드로서 기능하도록 소정의 규칙에 따라 배열된다.
제 4 변형예의 WLCSP는 상술한 WLCSP와 거의 같은 효과를 나타낼 수 있다.
다른 폭을 갖는 세 종류의 채널(131∼133)이 소정의 규칙에 따라 배열되는 WLCSP의 구성상의 특징은 폭 w1 내지 w3 간의 차를 검출하기 위해 반도체 레이저를 사용하여 배면측 표면(101b)의 방향을 쉽게 구별할 수 있게 하는 것이다. 즉, 채널(131∼133)을 포함하는 WLCSP의 전체 형상을 검출하기 위해 반도체 레이저를 사용하여 WLCSP에 인가되는 개별 식별 정보를 쉽게 판독할 수 있게 된다. 또, WLCSP를 쉽게 식별하여 관리할 수 있고, WLCSP에 설치된 칩을 쉽게 식별하여 관리할 수 있게 된다.
다른 폭을 갖는 세 종류의 채널(131∼133)이 소정의 규칙에 따라 배열되는 도 22에 나타내는 WLCSP를, 모든 채널(131∼133)이 동일한 폭을 갖지만, 다른 간격으로 형성되는 방식으로 추가로 변형하는 것도 가능하며, 여기에서 채널(131∼133)을 사용하여 식별 정보를 실현하는 것도 가능하다.
상술한 추가의 변형예에서, 채널(131∼133) 간의 간격의 차를 검출하기 위해 반도체 레이저를 사용하여 채널(131∼133)에 의해 실현되는 식별 정보를 판독하는 것도 가능하다.
(e) 제 5 변형예
도 23은 본 실시예의 제 4 변형예에 따르는 웨이퍼 레벨 칩 사이즈 패키지(WLCSP)를 나타내는 평면도이고, 도 24는 도 23의 라인 A-A를 따라 취해진 횡단면도이다. 복수의 채널(103)이 실리콘 기판(101)의 배면측 표면(101b) 상에 서로 평행하게 형성되는 상술한 WLCSP와 비교하여, 도 23 및 도 24에 나타내는 WLCSP는, 동일한 깊이 'd'와 동일한 반경 'r'을 각각 갖는 복수의 홀(141)이 실리콘 기판 (101)의 배면측 표면(101b) 상에 등간격 's'로 매트릭스 형태로 형성되는 것을 특징으로 하며, 여기에서 소정의 코너 영역(142)에는 홀이 형성되지 않으므로 평탄하게 만들어진다.
홀(141)의 깊이는 실리콘 기판(101)의 두께 t의 20% 내지 50%의 범위에 있는 것이 바람직하다.
예를 들어, 실리콘 기판(101)이 길이가 5㎜이고 두께가 500㎛인 정사각형을 갖는 경우, 홀(141)의 깊이 d는 100㎛ 내지 250㎛의 범위, 바람직하게는 180㎛±30㎛의 범위로 설정된다. 반경 r은 200㎛ 내지 300㎛의 범위, 바람직하게는 250㎛±25㎛의 범위로 설정된다. 인접한 홀(141)들 간의 간격은 100㎛ 내지 200㎛, 바람직하게는 250㎛±25㎛의 범위로 설정된다.
홀(141)에 설정된 상술한 치수에 따라, 배면측 표면(101b) 상에 5개 내지 10개의 홀(141)을 형성하는 것이 가능하다.
WLCSP의 제조 시에, 집적 회로(및 필요한 경우 센서와 같은 다른 구성요소)가 실리콘 기판(101)의 소정의 표면(101a) 상에 형성되고, 금속 패드(102)의 형성을 위해 사용되는 범프(도시 생략)가 소정의 표면(101a)의 주변부에 형성된다. 집적 회로 및 다른 구성요소를 보호하기 위해 범프를 제외한 소정의 표면(101a) 상에 패시베이션막이 형성된다.
그 후, 실리콘 기판(101)의 배면측 표면(101b)에 공지된 사진 석판술이 행해져, 감광성 수지로 덮여진 후 패터닝이 행해지므로, 감광성 수지로 구성되는 마스크가 형성된다. 그 후, 실리콘 기판(101)의 배면측 표면(101b)에 등방성 에칭 또는 이방성 에칭이 행해져 홀(141)이 형성된다.
상기에서, 건식 에칭이나 습식 에칭 중 어느 하나를 사용하는 것이 가능하다. 도 16 내지 도 18에 나타내는 상술한 WLCSP와 마찬가지로, 에칭을 실행하지 않고 절삭 머신을 사용하여 홀(141)을 형성하는 것도 가능하다.
제 5 변형예의 WLCSP는 상술한 WLCSP와 거의 같은 효과를 나타낼 수 있다.
홀이 실리콘 기판(101)의 배면측 표면(101b)의 하나의 코너에 대응하는 평탄한 코너 영역(142)에 형성되지 않는 WLCSP의 구성상의 특징은 평탄한 코너 영역(142)의 위치를 검출하기 위해 반도체 레이저를 사용하여 배면측 표면(101b)의 방향을 구별할 수 있게 한다.
동일한 반경을 각각 갖는 복수의 홀(141)이 매트릭스 형태로 형성되는 WLCSP를, 다른 반경을 갖는 복수의 홀이 매트릭스 형태로 형성되는 방식으로 추가로 변형하는 것도 가능하다.
상기에서, 식별 정보가 다른 반경을 갖는 홀의 배열에 부여될 수 있다. 즉, WLCSP에 부여되는 식별 정보는 홀 간의 반경의 차를 검출하기 위해 반도체 레이저를 사용하여 판독될 수 있다.
(f) 제 6 변형예
도 25는 본 실시예의 제 6 변형예에 따르는 웨이퍼 레벨 칩 사이즈 패키지(WLCSP)를 나타내는 평면도이다. 홀이 실리콘 기판(101)의 배면측 표면(101b)의 하나의 코너에 대응하는 평탄한 코너 영역(142)에 형성되지 않는 제 5 변형예의 WLCSP와 비교하여, 도 25에 나타내는 WLCSP는 다른 홀(141)의 반경과 다른 반경을 갖는 홀(151)이 실리콘 기판(101)의 배면측 표면(101b)의 하나의 코너에 형성되는 것을 특징으로 한다.
제 6 변형예의 WLCSP는 상술한 WLCSP와 거의 같은 효과를 나타낼 수 있다.
상술한 바와 같이, 제 2 실시예 및 그 변형예들은 채널(103, 111, 121 및 131∼133) 및 홀(141)과 같은 오목부가, 집적 회로가 형성되는 실리콘 기판(101)의 소정의 표면(101a)에 대향하는 배면측 표면(101b) 상에 방열용으로 적절하게 형성되는 간단한 구성을 갖는다. 그러한 간단한 구성은 WLCSP와 다른 CSP와 BGA(즉, 볼 그리드 어레이(ball grid array)) 등의 임의의 종류의 패키지에, 뿐만 아니라 임의의 종류의 반도체 칩에 적용될 수 있다.
3. 제 3 실시예
도 26은 본 발명의 제 3 실시예에 따르는 인쇄 회로 기판 상에 장착되는 웨이퍼 레벨 칩 사이즈 패키지(WLCSP)를 나타내는 측면도이고, 도 27은 WLCSP의 소정의 표면을 나타내는 평면도이며, 도 28은 인쇄 회로 기판의 소정의 표면을 나타내는 평면도이다.
WLCSP(221)는 집적 회로(또는 전자 회로, 도시 생략)가 형성되는 평면에서 볼 때 직사각형 형상을 갖는 실리콘 기판(또는 반도체 기판)(222)을 포함한다. 외부 디바이스와 전기 접속을 확립하기 위해 구리(Cu) 및 알루미늄(Al)과 같은 도전체(conductive materials)로 구성되는 접속 핀(제 1 단자로 기능)(223)이 실리콘 기판(222)의 소정의 표면(222a) 상의 선택된 그리드(grid)의 점에 배치된다. 외부 디바이스와 전기 접속되지 않는 비접속 핀(제 2 단자로 기능)(224)이 접속 핀(223) 의 위치와 겹치지 않는 다른 선택된 그리드의 점에 배치된다. 접속 핀(223) 상에 땜납 볼(225)이 고착된다. 디스크 형상을 각각 갖는 자성체(226)가 접착제(227)로 비접속 핀(224) 상에 접착된다.
본 실시예의 WLCSP(221)는 인쇄 회로 기판 상에 장착될 때 소정의 표면(222a) 상의 모든 핀에 균일한 접착 강도가 적용되도록 설계되며, 여기에서 인쇄 회로 기판과의 전기 접속에 전혀 관련하지 않는 비접속 핀(224)이 접속 핀(223)에 추가하여 배치되고, 그것에 의해 소정의 표면(222a)의 전체 영역에 대한 전기 접속 시에 접착 강도에 관한 적절한 균형을 확립할 수 있게 된다.
자성체(226)에 의해 거의 같은 자력을 실현하기 위해, 자성체(226)에 접합하는 비접속 핀(224)은 소정의 표면(222a)의 거의 중앙 및 소정의 표면(222a)의 네 코너의 5개의 위치에 배치된다. 즉, 자성체(226)는 소정의 표면(222a)의 중심축에 대하여 서로 대칭으로 배치된다.
인쇄 회로 기판(간략하게 기판이라고 한다)(231)은 WLCSP(221)의 소정의 표면(222a)에 직접 면하도록 배치되는 소정의 표면(231a)을 구비한다. 여기에서, 전극 패턴(232)이 WLCSP(221)의 접속 핀(223)에 대응하여 기판(231)의 소정의 표면(231a)의 선택된 위치에 배치되고, 자성체(233)가 WLCSP(221)의 비접속 핀(224)에 대응하여 기판(231)의 소정의 표면(231a)의 다른 선택된 위치에 배치된다.
자성체(226 및 233)로서는, 강자성체와 약 또는 연자성체 중 하나를 사용할 수 있다.
강자성체로서는, 철(Fe), 코발트(Co), 니켈(Ni), 가돌리늄(Gd), 테르븀(Tb), 디스프로슘(Dy), 홀뮴(Ho), 에르븀(Er) 및 툴륨(Tm)과 같은 소정의 원소 중에서 선택된 하나의 원소를 사용하는 것이 바람직하고, 또는 소정의 원소들 중에서 선택된 2 이상의 원소로 구성되는 합금을 사용하는 것이 바람직하다.
약자성체로서는, 예컨대, 철(Fe), 코발트 철(Fe-Co 합금), 니켈 철(Fe-Ni 합금) 및 실리콘 철(Fe-Si 합금)을 사용하는 것이 바람직하다.
땜납 볼(225)의 재료로서는, 63 wt%의 Sn과 37 wt%의 Pb로 구성되는 공정(eutectic) 땜납, 60 wt%의 Sn과 40 wt%의 Pb로 구성되는 땜납, 95 wt%의 Pb와 5 wt%의 Sn으로 구성되는 고온 땜납, 및 95 wt%의 Sn과 5 wt%의 Pb로 구성되는 고온 땜납을 사용하는 것이 바람직하다. 상술한 땜납 재료와 다른, Ag, Sb 및 In으로 주로 구성되는 Pb 프리(free) 땜납을 사용하는 것도 가능하다.
따라서, WLCSP(221)와 기판(231) 사이에 자력이 인가되므로, 소정의 표면(222a)의 중앙 및 네 코너에 대응하는 5개의 위치에 배치되는 자성체(226)가 자성체(226)에 대응하여 소정의 표면(231a) 상에 배치되는 자성체(233)를 끌어당기며, 그것에 의해 WLCSP(221)를 기판(231)의 소정의 표면(231a) 상에 소정의 위치에 고정할 수 있게 된다.
이어서, WLCSP(221)를 기판(231) 상에 정확하게 장착하는 방법을 설명한다.
먼저, 땜납 볼(225)이 WLCSP(221)의 접속 핀(223) 상에 각각 배치된 후, 가열되어, 땜납 볼(225)이 접속 핀(223)에 각각 고정 부착된다. 또, 자성체(226)가 접착제(227)로 비접속 핀(224) 상에 각각 부착된다.
전극 패턴(232)이 WLCSP(221)의 접속 핀(223)에 대응하여 기판(231)의 소정 의 표면(231a) 상의 선택된 위치에 배치된다. 자성체(233)는 WLCSP(221)의 비접속 핀(224)에 대응하여 기판(231)의 소정의 표면(231a)의 다른 선택된 위치에 배치된다. 자성체(226)나 자성체(233) 중 어느 하나가 강자성체로 구성되는 경우, 외부로부터 자계를 인가하는 것은 불필요하다. 자성체(226)와 자성체(233)의 양자가 약자성체로 구성되는 경우, 자성체(226)나 자성체(233) 중 어느 하나를 자화시키는 것이 필요하다.
이어서, WLCSP(221)는 소정의 표면(222a)이 소정의 표면(231a)과 직접 대면하는 방식으로 기판(231) 상에 배치된다. WLCSP(221)가 기판(231)과 근접 접촉되는 경우, 자성체(226)와 자성체(233)는 자력으로 인해 서로 끌어당기므로, 자성체(226)가 자성체(233)와 근접 접촉하며, 그것에 의해 자성체(226)와 자성체(233)가 위치 결정 시에 함께 고정된다.
WLCSP(221)와 기판(231)으로 구성된 상술한 어셈블리는 납땜 리플로우 로(solder reflow furnace)나 열처리 로(爐) 내에서, 소정의 시간동안 소정의 온도로 가열되어, 땜납 볼(225)이 용융되어 접속 핀(223)과 전극 패턴(232) 간의 전기 접속이 확립된다. 가열 및 용융하는 동안, 자성체(226)와 자성체(233)는 자력으로 인해 위치 결정 시에 함께 고정되며, 따라서, 땜납 볼(225)이 용융되더라도, 접속 핀(223)과 전극 패턴(232) 간에 위치 편차가 발생할 가능성이 없다.
함께 조립되는 WLCSP(221)와 기판(231)에 적합한 상술한 구성에서, 자성체(226)는 WLCSP(221)의 소정의 표면(222a) 상에 비접속 핀(224)을 각각 접합하고, 자성체(233)는 비접속 핀(224)에 대응하여 기판(231)의 소정의 표면(231a) 상의 선 택된 위치에 배치되므로, WLCSP(221)의 자성체(226)가 자력으로 인해 위치 결정 시에 기판(231)의 자성체(233)와 고정적으로 접합된다. 따라서, WLCSP(221)와 기판(231) 간의 고정된 위치 결정을 쉽게 확립할 수 있게 된다. 소켓을 사용하여 패키지와 기판을 접합하는 종래의 방법과 비교하여, 본 실시예는 WLCSP(221)과 기판(231)의 탈부착을 용이하게 할 수 있는 이점이 있다.
상술한 바와 같이, 자성체(226 및 233)는 위치 결정 기능을 가지므로, 자성체(226 및 233)를 사용하여 WLCSP(221)와 기판(231) 간의 위치 결정 및 고정을 쉽게 확립할 수 있게 된다. 이로 인해, WLCSP(221)와 기판(231) 간의 위치 결정을 조정하는 것이 필요없게 된다.
본 실시예는 아래에 설명하는 다양한 방법에 의해 변형될 수 있다.
(a) 제 1 변형예
도 29는 본 실시예의 제 1 변형예에 따르는 인쇄 회로 기판 상에 부착되는 웨이퍼 레벨 칩 사이즈 패키지(WLCSP)를 나타내는 측면도이고, 도 30은 WLCSP의 소정의 표면에 직접 대면하는 인쇄 회로 기판의 소정의 표면을 나타내는 평면도이다. 도 28에 나타내는 자성체(233)를 사용하는 기판(231)과 비교하여, 도 30에 나타내는 기판(241)은 복수의 영구 자석(242)이 자성체(233) 대신에 소정의 표면(241a) 상에 부착되는 것을 특징으로 한다.
영구 자석(242)은 기판(241)의 소정의 표면(241a)의 중앙 및 네 코너에 대응하는 5개의 위치에 배치되며, WLCSP(221)의 소정의 표면(222a)에 부착되는 자성체(226)를 끌어당겨, 자성체(226)가 영구 자석(242)과 근접 접촉되어 자성체(226)와 영구 자석(242)간의 고정된 위치 설정을 확립한다.
WLCSP(221)를 기판(241) 상에 정확하게 장착하는 방법은 본 실시예와 관련하여 설명한 상술한 방법과 동일하다.
제 1 변형예는 본 실시예와 동일한 소정의 효과 및 작용을 나타낼 수 있다.
영구 자석(242)이 자성체(233)를 대체하고 있으므로, 외부 자계로 기판(241)을 자화할 필요가 없다.
(b) 제 2 변형예
도 31은 본 실시예의 제 2 변형예에 따르는 인쇄 회로 기판 상에 부착되는 웨이퍼 레벨 칩 사이즈 패키지(WLCSP)를 나타내는 측면도이다. 자성체(226)를 접착제(227)로 비접속 핀(224)에만 접합하는 도 26에 나타내는 WLCSP(221)와 비교하여, 도 31에 나타내는 WLCSP(251)는 땜납 볼(252)이 접속 핀(223)과 비접속 핀(224) 모두 상에 부착되며, 각각의 땜납 볼(252)은 자성 분말(magnetic powder)이 땜납(또는 도전체) 내로 분산되는 복합 부재로 형성되는 것을 특징으로 한다.
땜납 볼(252)은 강자성 분말이 땜납 내로 분산되는 복합 땜납(complex solder)으로 각각 구성된다. 강자성 분말로서는, 철(Fe), 코발트(Co), 니켈(Ni), 가돌리늄(Gd), 테르븀(Tb), 디스프로슘(Dy), 홀뮴(Ho), 에르븀(Er) 및 툴륨(Tm)과 같은 소정의 원소 중에서 선택된 하나의 원소를 사용하는 것이 바람직하고, 또는 소정의 원소들 중에서 선택된 2 이상의 원소로 구성되는 합금을 사용하는 것이 바람직하다. 강자성 분말은 예를 들어, 63 wt%의 Sn과 37 wt%의 Pb로 구성되는 땜납, 60 wt%의 Sn과 40 wt%의 Pb로 구성되는 땜납, 50 wt%의 Sn과 50 wt%의 Pb로 구성되 는 땜납, 95 wt%의 Pb와 5 wt%의 Sn으로 구성되는 땜납, 및 95 wt%의 Sn과 5 wt%의 Pb로 구성되는 땜납 내로 분산된다.
강자성 분말의 함유량은 복합 땜납의 총 중량 내에서 10 wt% 내지 50 wt%의 범위에 있는 것이 바람직하고, 더욱 바람직하게는 35 wt%로 설정된다.
강자성 분말의 함유량이 10 wt% 미만인 경우, 자력이 매우 감소되어 WLCSP(251)가 기판(231)에 고정되기 어렵게 될 수 있다. 강자성 분말의 함유량이 50 wt%를 초과하는 경우, 땜납이 접착성, 용융성 및 강도가 저하되기 쉬워진다.
강자성 분말 대신에, 예를 들어, 철(Fe), 코발트 철(Fe-Co 합금), 니켈 철(Fe-Ni 합금) 및 실리콘 철(Fe-Si 합금)로 구성되는 약자성 분말을 사용하는 것도 가능하다.
제 2 변형예는 본 실시예와 동일한 소정의 효과 및 작용을 나타낼 수 있다.
복합 땜납 볼(252)은 접속 핀(223)과 비접속 핀(224) 모두와 접합하기 대문에, 제 2 변형예는 WLCSP(251)의 소정의 표면(222a) 상에 복합 땜납 볼(252)을 배치하는 간단한 단계에 의해 실현될 수 있다. 이로 인해, 기판(231)의 소정의 표면(231a) 상에 자성체(226)를 배치하는 단계가 생략되므로, 제조 프로세스를 줄일 수 있게 된다.
(c) 제 3 변형예
도 32는 본 실시예의 제 2 변형예에 따르는 웨이퍼 레벨 칩 사이즈 패키지(WLCSP)에 사용되는 땜납 볼을 나타내는 횡단면도이다. 자성 분말이 땜납 내로 분산되는 도 31에 나타내는 복합 땜납 볼(252)과 비교하여, 도 32에 나타내는 땜납 볼(261)은 구형 자기 부재(262)가 땜납층(또는 도전층)(263)으로 둘러싸이는 2층 구조를 갖는다.
자기 부재로서는, 철(Fe), 코발트(Co), 니켈(Ni), 가돌리늄(Gd), 테르븀(Tb), 디스프로슘(Dy), 홀뮴(Ho), 에르븀(Er) 및 툴륨(Tm)과 같은 소정의 원소 중에서 선택된 하나의 원소로 구성되는 강자성 분말을 사용하는 것이 바람직하고, 또는 소정의 원소들 중에서 선택된 2 이상의 원소로 구성되는 합금을 사용하는 것이 바람직하다. 땜납층(163)으로서는, 예를 들어, 63 wt%의 Sn과 37 wt%의 Pb로 구성되는 땜납, 60 wt%의 Sn과 40 wt%의 Pb로 구성되는 땜납, 50 wt%의 Sn과 50 wt%의 Pb로 구성되는 땜납, 95 wt%의 Pb와 5 wt%의 Sn으로 구성되는 땜납, 및 95 wt%의 Sn과 5 wt%의 Pb로 구성되는 땜납을 사용하는 것이 바람직하다.
땜납 볼(261)의 사이즈 및 형상은 접속 핀(223)과 비접속 핀(224)에 맞도록 적절하게 결정되므로, 특별히 치수가 결정되지는 않는다. 도 32에 나타내는 바와 같이 구형상을 갖는 땜납 볼(261)의 경우에, 자기 부재(262)의 직경은 50㎛ 내지 300㎛의 범위이고, 땜납층(263)의 두께는 70㎛ 내지 200㎛의 범위이다.
땜납 볼(261) 내에서 자기 부재(262)에 사용하는 자성 분말의 바람직한 함유량은 상술한 강자성 분말의 함유량과 유사하다.
제 3 변형예는 본 실시예와 동일한 소정의 효과 및 작용을 나타낼 수 있다.
(d) 제 4 변형예
도 33은 기판 상에 부착되는 웨이퍼 레벨 칩 사이즈 패키지(WLCSP)를 나타내는 측면도이고, 도 34는 WLCSP의 소정의 표면을 나타내는 평면도이다. WLCSP(221) 가 기판(231) 상에 장착되는 도 26에 나타내는 본 실시예와 비교하여, 제 4 변형예는 거대 자기 저항 소자(giant magnetoresistive element)(즉, 물리량을 검출하기 위한 GMR 소자)(271)가 설치된 WLCSP(221)에 대응하는 WLCSP(272)가 기판(231) 상에 장착되는 것을 특징으로 한다.
도 34에 나타내는 바와 같이, 약자성체로 구성되는 복수의 비접속 볼(273)이 WLCSP(221)의 두께를 통해 GMR 소자(271)의 위치에 수직으로 대향하는 소정의 영역을 제외한 WLCSP(221)의 소정의 표면(222a) 상에 규칙적으로 배치된다. 이로 인해, 외부 자계에 응답하여 GMR 소자(271)의 감도가 상승된다.
GMR 소자(271)를 WLCSP(221)에 일체화되는 홀 효과 트랜스듀서(hall-effect transducers), 터널 자기 저항 소자(즉, TMR 소자), 압력 센서 및 온도 센서와 같은 다른 구성요소로 대체할 수 있으므로, 홀 효과, 자계, 압력 및 온도와 같은 물리량을 동시에 검출할 수 있다.
예를 들어, 수직 방향으로 자기 감응하는 홀 효과 트랜스듀서(또는 TMR 소자)가 GMR 소자(271)를 대체한 경우, WLCSP(221)의 두께를 통해 홀 효과 트랜스듀서(또는 TMR 소자)의 위치에 수직으로 대향하는 소정의 위치에서 소정의 표면(222a) 상에 비접속 볼(273)을 배치하는 것이 필요할 수도 있다.
또, WLCSP(221)의 소정의 표면(222a) 상에 퍼멀로이(permalloy)(즉, 철 니켈 합금)으로 구성된 자성판을 부착함으로써 감지 능력을 더욱 향상시킬 수 있다.
제 4 변형예는 본 실시예와 동일한 소정의 효과 및 작용을 나타낼 수 있다.
GMR 소자(271)가 설치된 WLCSP(221)에 대응하는 WLCSP(272)가 기판(231) 상 에 장착되기 때문에, 함께 일체화될 수 있는 WLCSP(221)와 GMR 소자(271)의 기능을 모두 갖는 복잡한 디바이스를 실현할 수 있게 된다.
상술한 바와 같이, 본 실시예 및 그 변형예는 집적 회로가 형성되는 실리콘 기판(222)의 소정의 표면(222a) 상의 그리드의 선택된 위치에 배치되는 비접속 핀(224)에 자성체(226)가 접합하는 간단한 구성을 갖는다. 그러한 간단한 구성은 CSP 및 BGA와 같은 WLCSP와 다른 임의의 종류의 패키지에 뿐만 아니라 임의의 반도체 칩에도 적용될 수 있다.
4. 제 4 실시예
도 37은 본 발명의 제 4 실시예에 따르는 웨이퍼 레벨 칩 사이즈 패키지(WLCSP)의 외관을 나타내는 사시도이며, 여기에서 참조 번호 311은 집적 회로(또는 전자 회로, 도시 생략)가 형성되는, 평면에서 볼 때 직사각형 형상을 갖는 실리콘 기판(또는 반도체 기판)을 나타내며, 참조 번호 312는 외부 디바이스와의 접속을 확립하기 위해 사용되고, 실리콘 기판(311)의 소정의 표면(311a)의 주변부에 배치되며, 단면에서 볼 때 반구형 형상을 갖는 금속 패드를 나타내고, 참조 번호 313은 샌드블라스트 처리에 의해 소정의 표면(311a)에 대향하는 배면측 표면 상에 형성되고, 소정값보다 큰 표면 거칠기 정도 'Ra'를 갖는 거친 표면 영역을 나타내며, 참조 번호 314는 낸다. 거친 표면 영역(313)과 다른 배면측 표면 상에 표면이 거칠게 되지 않고 실리콘 기판(311)의 원래의 평탄성이 확보된 평탄한 표면 영역을 나타낸다.
평탄한 표면 영역(314)은 WLCSP용의 식별 마크(또는 식별자)(315)를 형성하 는 2개의 문자(314a 및 314b)를 나타낸다.
거친 표면 영역(313)에 적합한 표면 거칠기 정도 Ra는 10㎛ 내지 100㎛의 범위인 것이 바람직하고, 보다 바람직하게는 10㎛ 내지 50㎛의 범위, 더욱 바람직하게는 20㎛로 설정된다. 평탄한 표면 영역(314)에 적합한 표면 거칠기 Ra는 0.05㎛ 내지 5㎛의 범위인 것이 바람직하고, 보다 바람직하게는 1㎛ 내지 3㎛의 범위, 더욱 바람직하게는 2㎛로 설정된다.
도 38에 나타내는 바와 같이, WLCSP의 배면측 표면 상에 광 L이 입사되는 경우, 거친 표면 영역(313)에서 광의 난반사가 일어나는 한편, 평탄한 표면 영역(314)에서 광의 정반사(광이 단일의 방향으로 반사)가 일어난다. 이로 인해 거친 표면 영역(313)과 평탄한 표면 영역(314) 간에 광택차가 생긴다. 그러한 광택차는 사람의 눈으로 가시적으로 인식될 수 있고, 조작자가 거친 표면 영역(313)과 평탄한 표면 영역(314) 간을 쉽게 구별할 수 있게 한다. 따라서, 조작자가 평탄한 표면 영역(314)에 의해 실현되는 문자(314a 및 314b)로 이루어진 식별 마크(315)를 가시적으로 쉽게 인식할 수 있게 된다.
이어서, 본 실시예의 WLCSP의 제조 방법, 특히 거친 표면 영역(313)의 형성에 대해 설명한다.
도 39의 (a)에 나타내는 바와 같이, 소정의 표면(311a) 상에 복수의 금속 패드(312)를 구비하는 실리콘 기판(311)이 제공된다. 스핀 코트법(spin-coat method)에 따라, 감광성 폴리이미드 수지, 폴리우레탄 수지, 아크릴 수지, 및 감광성 SOG(Silicon On Glass)와 같은 높은 내샌드블라스트성(sandblasting resistance)를 갖는 감광성 재료(실리콘 기판(311)의 형성에 사용된 재료와 다름)가 실리콘 기판(311)의 배면측 표면(311b)에 도포된 후 건조되어 마스크층(또는 감광층)(321)이 형성된다.
도 39의 (b)에 나타내는 바와 같이, 식별 마크를 실현하는 개구(322)를 갖는 마스크(323)가 마스크층(321) 상에 배치된 후 노출되고 현상됨으로써, 마스크층(321)의 소정의 부분이 선택적으로 남고 다른 부분들은 제거된다. 따라서, 식별 마크에 대응하는 마스크층(321a)을 형성할 수 있게 된다.
도 39의 (c)에 나타내는 바와 같이, 실리콘 기판(311)의 배면측 표면(311b)은 마스크층(321a)을 지나서 샌드블라스트 처리에 따라 거친 표면 처리가 행해진다. 구체적으로는, 실리콘 옥사이드 미립자 및 소다 유리 미립자와 같은 무기 미립자(324)가 마스크층(321a)과 배면측 표면(311b)의 노출된 부분 상에 살포되며, 여기에서 높은 내샌드블라스트성으로 인해, 마스크층(321a)은 그 아래의 배면측 표면(311b)의 소정의 부분가 손상되지 않도록 무기 미립자(324)를 튕겨내고, 내샌드블라스트성을 갖지 않는 배면측 표면(311b)의 노출된 부분이 살포된 무기 미립자(324)에 의해 쉽게 샌드블라스트 처리되어 거칠어진다.
그 결과, 배면측 표면(311b)의 노출된 부분이 샌드블라스트 처리되므로, 50㎛ 내지 100㎛의 범위의 표면 거칠기 Ra를 갖는 거친 표면 영역(313)이 형성된다. 마스크층(321a)로 덮여진 배면측 표면(311b)의 소정의 부분은 샌드블라스트 처리가 행해지지 않으므로, 0.05㎛ 내지 10㎛의 범위의 표면 거칠기 Ra를 갖는 평탄한 표면 영역(314)이 형성된다.
도 39의 (d)에 나타내는 바와 같이, 마스크층(321a)은 배면측 표면(313)에서 분리되므로, 평탄한 표면 영역(314)이 노출된다.
상술한 바와 같이, 거친 표면 영역(313)과 평탄한 표면 영역(314)이 실리콘 기판(311)의 배면측 표면(311b) 상에 형성된다. 상술한 문자(314a 및 314b)를 형성하기 위해 평탄한 표면 영역(314)을 형성함으로써, 문자(314a 및 314b)로 이루어진 식별 마크(315)를 실현할 수 있게 된다.
본 실시예의 WLCSP에 따라, 샌드블라스트 처리가 행해지는 거친 표면 영역(313)과 평탄한 표면 영역(314)이 실리콘 기판(311)의 소정의 표면(311a)에 대향하는 배면측 표면(311b) 상에 형성되며, 평탄한 표면 영역(314)은 문자(314a 및 314b)로 이루어진 식별 마크(315)를 형성하도록 형성된다. 표면 거칠기의 차로 인해, 조작자가 식별 마크(315)를 쉽게 가시적으로 인식할 수 있게 된다. 이로 인해, 식별 마크(315)의 식별에 관한 어려움 및 에러가 제거된다.
배면측 표면(311b)의 전체 영역을 부분적으로 점유하는 거친 표면 영역(313)의 형성으로 인해, 실리콘 기판(311)의 배면측 표면(311b)에 대해 전체 표면 영역을 증가시킬 수 있게 되므로, 방열 특성을 향상시킬 수 있다.
상기에서, 각 WLCSP의 식별은 사람의 눈으로 쉽게 인식될 수 있는 표면 거칠기의 차에 기초하여 행해진다. 또, 본 실시예는 식별을 실현하기 위해 반도체 소자에 손상을 주지 않는다.
본 실시예의 WLCSP의 제조 방법에 따르면, 마스크층(321)이 실리콘 기판(311)의 배면측 표면(311b) 상에 형성된 후, 노출되고 현상되어 마스크층(321a)을 형성하며, 이 마스크층(321a)은 배면측 표면(311b)이 표면 거칠기 처리된 후 배면측 표면(311b)로부터 분리된다. 따라서, 간단한 머신의 사용에 의해 실리콘 기판(311)의 배면측 표면(311b) 상에 거친 표면 영역(313)과 평탄한 표면 영역(314)를 쉽게 형성할 수 있다.
본 실시예는 아래에 설명하는 다양한 방법으로 변형될 수 있다.
도 40은 본 실시예의 변형예에 따르는 WLCSP를 나타내는 사시도이다. 마스크층(321a)이 실리콘 기판(311)의 배면측 표면(311b)로부터 분리되는 도 37 및 도 38에 나타내는 WLCSP와 비교하여, 도 40에 나타내는 WLCSP는 감광성 폴리이미드 수지, 폴리우레탄 수지, 감광성 SOG(Silicon On Glass)와 같은 높은 내샌드블라스트성과 열전도성을 갖는 감광성 재료(실리콘 기판(311)의 형성에 사용되는 재료와 다름)로 구성되는 마스크층(또는 감광층)(331)이 평탄한 표면 영역(314)를 덮도록 형성되어, 실리콘 기판(311)의 배면측 표면(311b)로부터 분리되지 않는 것을 특징으로 한다.
이 변형예는 본 실시예와 동일한 소정의 효과 및 작용을 나타낼 수 있다.
마스크층(331)이 높은 내샌드블라스트성과 열전도성을 갖는 감광성 재료로 구성되기 때문에, 실리콘 기판(311)의 배면측 표면(311b)의 전체 표면 영역을 증가시킬 수 있게 되므로, 방열 특성을 향상시킬 수 있다.
식별 마크(315)는 반드시 평탄한 표면 영역(314)에 의해 형성될 필요는 없다. 즉, 소정의 문자로 이루어진 식별 마크는 거친 표면 영역(313)을 적절히 형성함으로써 형성될 수 있다.
거친 표면 영역(313)은 반드시 샌드블라스트 처리에 의해 형성될 필요는 없다. 예를 들어, 스트라이프(stripes), 아일랜드(islands) 및 도트(dots)를 나타내는 요철이 다이서 블레이드법 등에 의해 거친 표면 영역(313) 상에 형성될 수 있으며, 그것에 의해 방열 특성을 향상시킬 수 있다. 물론, 거친 표면 영역(313)의 요철에 대해 샌드블라스트 처리가 부가적으로 실행될 수도 있다.
실리콘 웨이퍼가 별개의 패키지(각각 WLCSP에 대응)로 다이싱(dicing) 및 절삭되는 경우, 실리콘 웨이퍼의 표시 영역이 다이서 블레이드를 사용하여 반으로 절삭되어 식별 마크를 형성한 후 샌드블라스트 처리된다. 이 경우에, 반으로 절삭된 실리콘 웨이퍼의 소정의 부분에 원형 에지가 형성된다. 이로 인해, 실리콘 웨이퍼로부터 분리된 패키지가 부분적으로 절삭 및 절단되기 매우 어려워지므로, 반도체 소자의 신뢰성을 향상시킬 수 있게 된다.
표면 거칠기 처리는 반드시 샌드블라스트 처리에 의해 실현될 필요는 없다. 즉, 에어블라스팅법(air-blasting method), 샷블라스팅법(shot-blasting method) 및 마이크로블라스팅법(micro-blasting method)와 같은 표면 거칠기 처리를 위한 다양한 블라스팅법을 사용하는 것도 가능하다.
블라스팅 재료(또는 연마재)는 무기 미립자(324)로 한정되지는 않는다. 즉, 가닛(garnet)과 같은 광물성 재료, 지르코니아(zirconia) 및 유리 비즈(glass beads)와 같은 세라믹 재료, 철 분말, 스틸 비즈(steel beads), 스테인리스 스틸 비즈, 스틸 와이어(wires), 및 스테인리스 스틸 와이어와 같은 금속성 재료, 및 나일론 및 폴리카보네이트와 같은 수지재를 사용하는 것도 가능하다.
본 실시예에서는, 실리콘 기판(311)의 배면측 표면(311b)이 마스크층(321a)을 사용하여 표면 거칠기 처리가 행해진다. 마스크층(321a)을 사용하지 않고, 배면측 표면(311)의 전체 영역이 블라스트 처리되어 거칠게 만들어진 후, 식별 마크가 마이크로블라스트 처리에 의해 그러한 '거친' 배면측 표면(311b) 상에 직접 표시되거나, 다른 영역이 마이크로블라스트 처리된다.
부수적으로, 식별 마크가 임의의 종류의 문자, 숫자, 기호, 코드 및 이미지를 나타내도록 적절하게 형성될 수도 있다.
상술한 바와 같이, 실리콘 기판(311)의 소정의 표면(311a)에 대향하는 배면측 표면(311b)에 대해 샌드블라스트처리가 행해져서 거친 표면 영역(313) 및 평탄한 표면 영역(314)를 형성하여 문자(314a 및 314b)로 이루어진 식별 마크(315)를 실현하는 본 실시예는 WLCSP와 다른 CSP 및 BGA와 같은 임의의 종류의 패키지에 적용될 수도 있다.
5. 제 5 실시예
도 44의 (a)는 본 발명의 제 5 실시예에 따르는 재배선층에서 본 외부 단자와 접속되는 웨이퍼 레벨 칩 사이즈 패키지(WLCSP) 내에 캡슐화되어 있는 반도체 디바이스를 나타내는 평면도이고, 도 44의 (b)는 도 44의 (a)의 라인 A1-A1을 따라 취해진 횡단면도이며, 도 45는 도 44의 (a)의 라인 B1-B1을 따라 취해진 횡단면도이다. 이들 도면은 규격 및 치수가 정확하게 도시되지 않고, 금속 포스트가 그 특징적인 형상을 명확히 나타내기 위해 변형되어 있다.
도 45는 패드 전극(415)을 일체화한 반도체 칩(403)을 나타내며, 여기에서 재배선층(427)이 패드 전극(415)과 접속되고, 금속 포스트(430)(전극(407)으로 기능)가 재배선층(427)과 접속되며, 외부 단자(431)가 금속 포스트(430) 상에 부착되어 있다.
구체적으로는, 반도체 칩(403)은 집적 회로가 형성되는 실리콘 기판(413)과, 실리콘 기판(413) 상에 형성되는 복수의 패드 전극(415)을 포함한다. 패드 전극(415)의 상부 표면이 개방되는 방식으로 반도체 칩(403)의 표면 상에 패시베이션막(419)이 형성된다. 패시베이션막(419)은 SiO2 및 SiN으로 구성되는 적층에 의해 형성되어 높은 내열성 및 전기 절연성을 갖는다.
패시베이션막(419) 상에 형성되는 보호막(421)과 밀봉 수지(423)의 순차 형성에 의해 절연부(411)가 실현된다.
보호막(421)은 폴리이미드로 구성되며, 패시베이션막(419)의 표면(419a)과, 패드 전극(415) 및 패시베이션막(419)에 의해 정해지는 개구(422)의 내벽을 덮도록 형성된다.
밀봉 수지(423)는 보호막(421)의 표면(421a)과, 반도체 칩(403)의 표면(403a) 뿐만 아니라 금속 포스트(430)와 후술하는 배선부(409)를 덮도록 형성된다.
배선부(409)는 패드 전극(415)과 보호막(421) 사이에 정해진 개구(424)에 부분적으로 매설되며, 절연부(411) 내에서 보호막(421)과 밀봉 수지(423)를 관통하도록 형성되어, 금속 포스트(430)의 하단을 향해 연장된다. 배선부(409)는 보호막(421)의 표면(421a) 상에 순차적으로 형성되는 언더 배리어 금속(UBM: under- barrier metal)층(425)와 재배선층(427)의 적층에 의해 형성된다. 언더 배리어 금속층(425)은 티타늄(또는 크롬)과 구리로 구성되는 층의 적층에 의해 구성되고, 재배선층(427)은 구리로 구성된다. 도 44의 (a) 및 (b)에 나타내는 바와 같이, 재배선층(427)은 패드 전극(415)로부터 인출되는 재배선(427a)과 재배선(427a)의 소정의 단부에 부착되는 포스트 베이스(427b)로 구성되며, 포스트 베이스(427b)는 재배선(427a)에 비해 폭이 증가되고, 평면에서 볼 때 원형으로 각각 형성된다. 언더 배리어 금속층(425)은 재배선층(427)에 비해 두께가 적절히 감소된다. 예를 들어, 언더 배리어 금속층(425)은 0.18㎛의 하층과 0.6㎛의 상층의 적층에 의해 형성되고, 재배선층(427)의 두께는 4㎛ 내지 5㎛의 범위이다.
전극(407)은 재배선층(427)의 포스트 베이스(427b) 상에 형성되며, 평면에서 볼 때 원형으로 형성된 구리로 구성되는 금속 포스트(430)와, 금속 포스트(430)의 상단에 부착되는 땜납 볼과 같은 외부 단자(431)로 구성되어 있다. 금속 포스트(430)는 주위가 밀봉 수지(423)으로 밀봉되며, 외부 단자(431)에 근접하게 놓인 금속 포스트(430)의 표면(430b)은 동일면에서 밀봉 수지(423)의 표면(423a)과 거의 일치한다. 외부 단자(431)는 밀봉 수지(423)의 표면(423a)으로부터 돌출한다.
금속 포스트(430)는, 직경이 재배선층(427)으로부터 외부 단자(431)로의 방향으로 점진적으로 증가하는 점점 가늘어지는 형상(표면들(430a 및 430b) 사이에 정해짐)을 갖는다. 따라서, 금속 포스트(430)의 단면적은 재배선층(427)에 근접하게 놓인 표면(430a)으로부터 외부 단자(431)에 근접하게 놓인 표면(430b)으로의 방향으로 점진적으로 증가한다.
또, 외부 단자(431)의 최대 직경은 금속 포스트(430)의 최대 직경(즉, 외부 단자(431)에 근접하게 놓인 표면(430b)의 직경)보다 크다. 따라서, 외부 단자(431)의 최대 단면적은 외부 단자(431)에 근접하게 놓인 금속 포스트(430)의 표면(430b)보다 더 크게 만들어진다.
부수적으로, 본 실시예에서 사용된 용어 "직경"은 금속 포스트에 인접하게 배치되는 재배선(즉, 라인 및 스페이스)을 횡단하는 방향 즉, 도 44의 (a)의 라인 A-A를 따르는 방향으로 놓이는 평면에서 볼 때 길이를 지칭한다.
본 실시예는 재배선층(427)에 근접하게 놓인 표면(430a)이 외부 단자(431)에 근접하게 놓인 표면(430b)보다 작은 금속 포스트(430)가 점점 가늘어지는 형상을 갖는 것을 특징으로 한다. 이것은 포스트 베이스(427b)가 재배선층(427)을 점유하는 영역의 비율을 감소시키고, 재배선층(427)의 다층 구조를 사용하지 않고도 재배선(427a)의 인출에 관한 자유도를 증가시킨다. 따라서, 외부 단자들 간의 피치(pitches)가 재배선의 폭 및 피치와 거의 일치하는 경우에도, 인접한 외부 단자들(431) 사이에 존재하는 재배선(427a)의 총 수를 증가시킬 수 있게 되며, 이것은 도 44의 (b) 및 도 50 간의 비교에 의해 명확히 드러난다.
상술한 바와 같이, 본 실시예는 외부 단자의 설계 및 배치에 관한 비교적 높은 자유도를 명시하므로, 본 실시예는 외부 단자의 복잡한 배치에 적절히 대처할 수 있고, 외부 단자들 간의 피치가 감소되어 외부 단자의 전체 밀도가 증가되는 고집적화 및 밀도 패키징에도 대처할 수 있다. 특히, 본 실시예의 반도체 디바이스(401)는 외부 단자(431)에 근접하게 놓인 금속 포스트(430)의 표면(430b)에 대해 적절하게 큰 영역을 확보할 수 있고, 금속 포스트(430)와 외부 단자(431) 간의 적절한 접합 강도를 확보할 수 있다. '구형' 금속 포스트와 비교하여, 금속 포스트(430)는 응력으로 인해 손상되거나 분리되기 어려울 수 있다. 즉, 반도체 디바이스(401)는 신뢰성이 우수하다.
외부 단자(431)가 금속 포스트(430)에 부착되기 전에 행해지는 예비 테스트에서, 본 실시예는 테스터 프로브(tester probe)와 금속 포스트(430) 간의 얼라인먼트(alignment)를 쉽게 한다.
본 실시예에서, 외부 단자(431)의 최대 단면적은 외부 단자(431)에 근접하게 놓인 금속 포스트(430)의 표면(430b)보다 크게 만들어진다. 이로 인해, 조작자가 외부 단자(431)를 금속 포스트(430) 상에 쉽게 장착하므로, 금속 포스트(430)와 외부 단자(431) 간의 접합 강도를 증가시킬 수 있다. 외부 단자(431)가 금속 포스트(430)에 부착되기 전에 행해지는 예비 테스트에서, 본 실시예는 테스터 프로브와 금속 포스트(430) 간의 얼라인먼트를 쉽게 확립한다.
재배선(427a)의 인출에 관한 비교적 높은 자유도로 인해, 본 실시예는 WLCSP형 반도체 디바이스의 이용을 확대할 수 있다. 예를 들어, 종래의 공지된 반도체 디바이스에서 인출된 배선의 수와 거의 일치하는 비교적 적은 수의 재배선(427a)을 갖는 반도체 디바이스를 설계하는 것이 가능하며, 여기에서 재배선(427a)은 비교적 많은 양의 전류가 흐르게 하는 광폭으로 될 수 있고, 그것에 의해 본 실시예가 비교적 많은 양의 전류를 필요로 하는 집적 회로에 채용될 수 잇다.
본 실시예는 아래에 설명하는 다양한 방법으로 변형될 수 있다.
본 실시예에서는, 금속 포스트(430)가 점점 가늘어지는 형상으로 형성되었지만, 이에 한정되지 않는다. 즉, 유사한 효과가 재배선층(427)에 근접하게 놓인 표면(430a)을 외부 단자(431)에 근접하게 놓인 표면(430a)보다 작아지도록 감소시키는 것만으로 얻어질 수 있다. 금속 포스트(430)는 상술한 조건을 만족시키면서 쉽게 형성될 수 있다. 여기에서, 단면적이 재배선층(427)으로부터 외부 단자(431)로의 방향으로 증가되도록, 금속 포스트(430)를 형성하는 것이 바람직하다.
바람직하게는, 금속 포스트(430)에 다양한 형상이 채용될 수 있다. 예를 들어, 도 46의 (a)는 벽의 경사각이 하부로부터 상부로의 방향으로 점진적으로 증가하는 딤플 형상을 갖는 금속 포스트(430)의 제 1 예를 나타낸다. 도 46의 (b)는 하부가 점점 가늘어지는 형상을 갖고, 상부가 원주 형상을 갖는 금속 포스트(430)의 제 2 예를 나타낸다. 도 46의 (c)는 하부가 원주 형상을 갖고, 하부가 딤플 형상을 갖는 금속 포스트(430)의 제 3 예를 나타낸다. 도 46의 (d)는 상부와 하부가 각각 다른 직경을 갖는 원주 형상으로 형성되는 금속 포스트(430)의 제 4 예를 나타낸다. 도 46의 (e)는 하부가 원주 형상을 갖고, 하부가 점점 가늘어지는 형상을 갖는 금속 포스트(430)의 제 5 예를 나타낸다. 도 46의 (f)는 벽의 경사각이 하부로부터 상부로의 방향으로 점진적으로 감소하는 도 46의 (a)에 나타내는 금속 포스트와 반대되는 금속 포스트(430)의 제 6 예를 나타낸다. 도 46의 (g)는 상부와 하부가 다른 경사각을 갖는 점점 가늘어지는 형상으로 각각 형성된 금속 포스트(430)의 제 7 예를 나타낸다. 도 46의 (h)는 상부와 하부가 다른 경사각을 갖는 점점 가늘어지는 형상으로 각각 형성된 금속 포스트(430)의 제 8 예를 나타낸다.
이어서, 반도체 디바이스(401)의 제조 방법을 도 45에 대응하여 각각 예시된 도 47의 (a)∼(e) 및 도 48의 (a)∼(g)를 참조하여 설명한다.
먼저, 도 47의 (a)∼(c)에 나타내는 바와 같이, 반도체 칩(403)의 표면 상에, 패시베이션막(419)이 패드 전극(415) 상에 개구를 제공하도록 형성되고, 보호막(421)이 패시베이션막(419)의 표면(419a) 뿐만 아니라 개구(422)의 내벽을 덮도록 형성되며, 언더 배리어 금속(UBM)층(425)이 보호막(421)의 표면(421a) 뿐만 아니라 개구(424)의 내벽 및 하부를 덮도록 형성된다.
도 47의 (d)에 나타내는 바와 같이, 포토레지스트가 도포되어 노출되고 현상되어, 재배선층(427)의 형성에 사용되는 소정의 영역을 제외한 언더 배리어 금속층(425)의 표면(425a) 상에 제 1 레지스트막(441)을 형성한다. 제 1 레지스트막(441)을 마스크로 사용하여, 언더 배리어 금속층(425)을 통해 전류가 흐르게 하여 구리를 사용하는 선택적인 전계 도금을 실행함으로써 재배선층(427)(즉, 재배선(427a) 및 포스트 베이스(427b))를 형성한다. 그 후, 도 47의 (e)에 나타내는 바와 같이, 제 1 레지스트막(441)이 언더 배리어 금속층(425)으로부터 분리된다.
이어서, 도 48의 (a) 및 (b)에 나타내는 바와 같이, 금속 포스트의 형성을 위해 사용되는 포토레지스트(443)가 도포되어 노출되고 현상됨으로써, 재배선층(427)의 금속 베이스(427b) 상에 '직선의' 개구(432)를 형성하며, 여기에서 개구(432)의 직경은 재배선층(427)에 근접하게 놓인 금속 포스트(430)의 표면(430a)의 직경과 동일하다. 그 후, 포토레지스트(443) 상에 자외선이 조사되어 포토레지스트(443)가 경화된다. 포토레지스트(443)는 특정 재료로 한정되지 않고, 노볼락 (novolak) 수지를 사용하는 것이 바람직하다.
도 48의 (c)에 나타내는 바와 같이, 상부를 확대함으로써 점점 가늘어지는 형상으로 형성되는 개구(432)에 대해 산소 플라즈마 애싱(ashing)이 실행된다. 도 48의 (d)에 나타내는 바와 같이, 개구(432)가 90℃ 내지 200℃의 온도 범위, 바람직하게는 130℃ 내지 170℃의 온도 범위, 더욱 바람직하게는 160℃에서 가열 리플로우되며, 그것에 의해 애싱된 표면이 평활하게 만들어진다.
산소 플라즈마 애싱 대신에, 개구(432)는 CF4/CHF3/He를 사용하는(또는 Ar이나 N2를 사용하는) 건식 에칭에 의해 점점 가늘어지는 형상으로 형성될 수 있다. 물론, 산소 플라즈마 애싱과 건식 에칭을 동시에 사용하는 것도 가능하다.
건식 처리와 다른 소정의 방법을 사용하는 것도 가능하다. 예를 들어, 도 48의 (b)에 나타내는 바와 같이, 포토레지스트(443)가 패터닝된 후 에지에서 가열 리플로우됨으로써, 개구(432)의 표면에 완만하게 점점 가늘어지는 형상을 적용할 수도 있다.
이와 달리, 포토레지스트(443)는 다른 특성을 갖는 2개의 층을 포함하는 2층 구조로 형성되며, 여기에서 포토레지스트(443)의 상부만 하부에 비해 용해도를 증가시키기 위해 처리된다. 여기에서, 상부와 하부의 양자가 동일한 조건 하에서 현상됨으로써, 개구가 형성될 때 점점 가늘어지는 형상을 동시에 실현할 수 있게 된다.
그러므로, 제 2 레지스트막이 형성되어 마스크로 사용되며, 도 48의 (d)에 나타내는 바와 같이, 구리를 사용하는 선택적인 전계 도금이 개구(432)에 대해 실행됨으로써, 구리로 구성되는 금속 포스트(430)가 성장할 수 있게 된다. 그 후, 도 48의 (e)에 나타내는 바와 같이, 제 2 레지스트막이 분리되어 점점 가늘어지는 형상을 갖는 금속 포스트(430)가 남는다.
이어서, 도 48의 (f)에 나타내는 바와 같이, 이온 밀링, 습식 에칭, 또는 건식 에칭이 재배선층(427)을 마스크로 사용하여 실행되어 언더 배리어 금속층(425)의 불필요한 영역을 제거함으로써, 재배선층(427)이 분리된다.
마지막으로, 도 48의 (g)에 나타내는 바와 같이, 보호막(421)의 표면을 덮고, 외부 단자(431)에 근접하게 놓인 금속 포스트(430)의 표면(430b)이 노출되는 방식으로 금속 포스트(430)와 배선부(409)를 둘러싸도록, 밀봉 수지(423)가 형성된다. 또한, 땜납 볼과 같은 외부 단자(431)가 금속 포스트(430) 상에 부착된다. 이로써, 반도체 디바이스(401)의 제조를 완료할 수 있다.
점점 가늘어지는 형상을 갖는 금속 포스트(430)는 도 48의 (a)∼(d)와 관련하여 설명되는 제 2 레지스트막 형성 단계를 적절하게 변형함으로써 쉽게 형성될 수 있다. 유사하게, 도 46의 (a) 및 (f)에 나타내는 금속 포스트(430)가 쉽게 형성될 수 있다. 요약하면, 본 실시예는 금속 포스트(430)의 단면적이 재배선부(427)로부터 외부 단자(431)로의 방향으로 점진적으로 증가되도록 설계된다. 이것은 바람직하게는 외부 단자(431)에 근접하게 놓인 표면(430b)이 재배선층(427)에 근접하게 놓인 표면(430a)보다 큰 소정의 조건을 만족하면서 금속 포스트(430)의 형성을 간단하게 하는데 기여한다.
유사하게, 도 46의 (b)∼(e) 및 도 46의 (g)∼(h)에 나타내는 다른 종류의 금속 포스트(430)가 2단 레지스트막을 형성함으로써 쉽게 형성될 수 있다.
도 46의 (d)에 나타내는 금속 포스트(430)의 형성 시에, 도 49의 (a)에 나타내는 바와 같이, 다른 직경의 '직선' 개구를 갖는 2단 레지스트막(443a 및 443b)이 형성된 후, 선택적인 전계 도금이 행해지므로, 금속 포스트(430)가 성장된다.
도 46의 (b), (c), (e), (g) 및 (h)에 나타내는 금속 포스트(430)에 관한 형성 시에, 도 49의 (a)에 나타내는 2단 레지스트막(443a 및 443b)가 형성된 후, 도 49의 (b)에 나타내는 바와 같이 CF4/CHF3/He를 사용하여 건식 에칭 또는 산소 플라즈마 애싱이 행해져, 2단 레지스트막 중 적어도 하나가 개구에서 확대되고, 선택적인 전계 도금이 행해짐에 따라, 금속 포스트(430)가 된다. 도 49의 (b)는 도 46의 (c)에 나타내는 금속 포스트(430)의 형성에 관련된다.
도 46의 (b)∼(e) 및 도 46의 (g)∼(h)에 나타내는 금속 포스트(430)에 관한 형성은 점점 가늘어지는 형상 및 딤플 형상을 갖는 금속 포스트와 비교하여 2단 레지스트막을 형성하는 복잡한 제조 공정을 필요로 한다. 그러나, 상술한 각 금속 포스트(430)는 외부 단자(431)에 근접하게 놓인 표면(430b)의 직경이 포스트 베이스(427b)의 직경보다 크게 만들어질 수 있다는 이점이 있다. 이것은 재배선층(427)에서의 재배선의 폭을 적절하게 확보하는 재배선에 관한 자유도의 관점에서 바람직하고, 이것은 또한 금속 포스트(430)와 외부 단자(431) 간의 접합 강도의 관점에서 바람직하다.
6. 제 6 실시예
도 51은 본 발명의 제 6 실시예에 따르는 웨이퍼 레벨 칩 사이즈 패키지(WLCSP)를 나타내는 평면도이고, 도 52는 WLCSP의 배면도이며, 도 53은 도 51의 라인 A2-A2를 따라 취해진 횡단면도이다. 참조 번호 521은 평면에서 볼 때 직사각형 형상을 갖는 실리콘 기판(또는 반도체 기판)을 나타내고, 참조 번호 522는 실리콘 기판(521)의 표면(521a) 상에 형성된 집적 회로(또는 전자 회로)를 나타내며, 참조 번호 523은 집적 회로(522)를 포함하는 표면(521a) 상에 형성된 밀봉 수지층을 나타내고, 참조 번호 524는 집적 회로(522)와의 전기 접속을 확립하며, 수지 밀봉층(523)의 표면(523a) 상에 부분적으로 노출되는 외부 단자를 나타낸다.
복수의 채널(527)(예컨대, 도 51에서는 8개의 채널)이 실리콘 기판(521)의 표면(521a)에 대향하는 배면측 표면(521b) 상에 매트릭스 형태로 형성된다. 채널(527)의 수는 필요한 경우 변경될 수 있다.
채널(527)의 깊이가 깊어질수록, 실리콘 기판(521)의 배면측 표면(521b)의 전체 표면적을 증가시키는 것이 필요하다. 그러나, 채널(527)의 깊이가 너무 깊어지는 경우, 실리콘 기판(521)의 기계적인 강도가 저하한다. 따라서, 채널(527)의 깊이는 실리콘 기판(521)의 두께의 5% 내지 20%의 범위인 것이 바람직하다.
채널(527)의 폭 및 깊이에 관한 치수는 예컨대, 측면이 5㎜이고 두께가 500㎛인 실리콘 기판(521)의 소정의 치수에 대해 결정되며, 여기에서 채널(527)의 폭은 20㎛ 내지 150㎛의 범위, 바람직하게는 50㎛ 내지 100㎛의 범위이고, 채널(527)의 깊이는 25㎛ 내지 100㎛의 범위, 바람직하게는 40㎛ 내지 70㎛의 범위이다.
복수의 외부 단자(524)가 수지 밀봉층(523)의 표면(523a) 상에 매트릭스 형태로 형성되고, 복수의 채널(528)(예컨대, 도 52에서는 8개의 채널)이 외부 단자(524)에 대한 별개의 정사각형 부분으로 구획하기 위해 그리드형 방식으로 형성된다. 여기에서, 채널들(527) 간의 교차점은 수지 밀봉층(523)의 표면(523a) 상의 외부 단자(524)의 위치와 거의 일치한다. 채널(528)의 수는 필요한 경우 변경될 수 있다.
채널(528)의 깊이가 깊어질수록, 수지 밀봉층(523)의 표면(523b)의 전체 표면적을 증가시키는 것이 필요하다. 그러나, 채널(528)의 깊이가 너무 깊어지는 경우, 수지 밀봉층(523)의 기계적인 강도가 저하한다. 따라서, 채널(528)의 깊이는 수지 밀봉층(523)의 두께의 5% 내지 20%의 범위인 것이 바람직하다.
채널(528)의 폭 및 깊이에 관한 치수는 두께가 100㎛인 수지 밀봉층(523)의 소정의 치수에 대해 결정될 수 있으며, 여기에서 채널(528)의 폭은 20㎛ 내지 150㎛의 범위, 바람직하게는 50㎛ 내지 100㎛의 범위이고, 채널(528)의 깊이는 5㎛ 내지 20㎛의 범위, 바람직하게는 10㎛ 내지 15㎛의 범위이다.
이어서, WLCSP의 제조 방법을 설명한다.
먼저, 도 54의 (a)에 나타내는 바와 같이, 집적 회로(522)(필요한 경우 전자 회로 및 여러 가지 센서를 포함한다)가 실리콘 기판(521)의 표면(521a) 상에 형성되고, 외부 단자(524)와의 전기 접속을 확립하는 접속 패드(도시 생략)가 집적 회로(522)의 주변 영역에 형성되며, 절연막(도시 생략)이 접속 패드에 대응하는 소정의 영역을 제외한 집적 회로(522)를 덮도록 형성되므로, 회로 및 구성요소를 보호 한다.
도 54의 (b)에 나타내는 바와 같이, 재배선층(도시 생략) 및 수지 밀봉층(523)이 실리콘 기판(521)의 표면(521a) 상에 형성된다. 실리콘 기판(521)의 배면측 표면(521b) 상에 채널(527)을 형성하고 수지 밀봉층(523)의 표면(523a) 상에 채널(528)을 형성하기 위해, 그라인더 I와 같은 절삭 머신이 사용된다.
도 54의 (c)에 나타내는 바와 같이, 재배선층과 접속되는 외부 단자(524)가 수지 밀봉층(523)의 표면(523a) 상에 형성된다.
그라인더와 같은 절삭 머신을 사용하는 대신에, 도 54의 (d)에 나타내는 바와 같이, 소정의 위치에서 하부 표면(532a)으로부터 돌출하고 채널(528)의 형상에 상보하는 형상을 갖는 펀치(punches)(533)를 갖는 금속 몰드(532)가 하강하여 펀치(533)가 수지 밀봉층(523)의 표면(523a)을 누름으로써 채널(528)을 형성한다. 따라서, 본 실시예의 WLCSP를 제조할 수 있게 된다.
본 실시예에 따르면, 복수의 채널(527)이 실리콘 기판(521)의 배면측 표면(521b) 상에 형성되고, 복수의 채널(528)이 수지 밀봉층(523)의 표면(523a) 상에 형성되며, 그것에 의해 실리콘 기판(521) 및 수지 밀봉층(523)을 포함하는 WLCSP의 전체 만곡을 감소시킬 수 있거나, WLCSP의 전체 만곡의 발생을 방지할 수 있게 된다.
채널(527 및 528)의 형성으로 인해, 실리콘 기판(521)의 배면측 표면(521b) 및 수지 밀봉층(523)의 표면(523a)에 대해 유효 표면적을 증가시킬 수 있게 된다. 이로 인해, 인쇄 회로 기판에 접합하는 WLCSP의 접합 강도를 향상시킬 수 있게 된 다.
유효 표면적이 실리콘 기판(521)의 배면측 표면(521b) 및 수지 밀봉층(523)의 표면(523a)에 대해 증가되기 때문에, WLCSP에 대해 방열 특성을 향상시킬 수 있게 되므로, 성능이 안정화되고 신뢰성이 향상된다.
본 실시예는 아래에 설명하는 다양한 방법으로 변형될 수 있다.
도 55는 WLCSP의 제 1 변형예를 나타내는 평면도이고, 도 56은 WLCSP의 배면도이며, 도 57은 도 55의 라인 B2-B2를 따라 취해진 횡단면도이다. 복수의 채널이 실리콘 기판(521)의 배면측 표면(521b) 상에 매트릭스 형태로 형성되고, 복수의 채널(528)이 수지 밀봉층(523)의 표면(523a) 상에 외부 단자(524)의 정사각형 부분으로 구획하기 위해 그리드형 방식으로 형성되는 본 실시예의 WLCSP와 비교하여, 제 1 변형예의 WLCSP는 복수의 반구형 딤플(또는 오목부)(541)이 실리콘 기판(521)의 배면측 표면(521b) 상에 매트릭스 형태로 형성되고, 작은 곡률 반경을 갖는 복수의 소형 딤플(또는 소형 오목부)(542)이 수지 밀봉층(523)의 표면(523a) 상의 외부 단자들(524) 사이의 소정의 위치에 형성되며, 큰 곡률 반경을 갖는 복수의 대형 딤플(또는 대형 오목부)이 4개의 외부 단자(524)에 의해 각각 둘러싸인 중앙 위치에 형성된다.
딤플(541)의 최대 깊이가 깊어질수록, 실리콘 기판(521)의 배면측 표면(521b)의 전체 표면적을 증가시키는 것이 필요하다. 그러나, 딤플(541)의 깊이가 너무 깊어지는 경우, 실리콘 기판(521)의 기계적인 강도가 저하한다. 따라서, 딤플(541)의 깊이는 실리콘 기판(521)의 두께의 5% 내지 20%의 범위인 것이 바람직하 다. 딤플(541)의 수는 필요한 경우 변경될 수 있다.
딤플(541)의 개구 직경 및 최대 깊이에 관한 치수는 길이가 5㎜이고 두께가 500㎛인 실리콘 기판(521)의 소정의 치수에 대해 결정될 수 있으며, 여기에서 딤플(541)의 개구 직경은 30㎛ 내지 300㎛의 범위, 바람직하게는 100㎛ 내지 200㎛의 범위이고, 딤플(541)의 최대 깊이는 25㎛ 내지 100㎛의 범위, 바람직하게는 40㎛ 내지 70㎛의 범위이다.
부수적으로, 수지 밀봉층(523)의 표면(523a) 상에 형성되는 딤플(542 및 543)의 형상, 사이즈 및 수는 필요한 경우 변경될 수 있다.
대형 딤플(543)의 개구 직경 및 최대 깊이에 관한 치수는 길이가 5㎜이고 두께가 100㎛인 수지 밀봉층(523)의 소정의 치수에 대해 결정될 수 있으며, 여기에서 대형 딤플(543)의 개구 직경은 100㎛ 내지 300㎛의 범위, 바람직하게는 150㎛ 내지 200㎛의 범위이고, 대형 딤플(543)의 최대 깊이는 25㎛ 내지 100㎛의 범위, 바람직하게는 40㎛ 내지 70㎛의 범위이다.
소형 딤플(542)의 개구 직경 및 최대 깊이는 대형 딤플(543)의 개구 직경 및 최대 깊이보다 작은 것이 바람직하다. 예를 들어, 소형 딤플(542)의 개구 직경은 30㎛ 내지 100㎛의 범위, 바람직하게는 50㎛ 내지 80㎛의 범위이고, 소형 딤플(542)의 최대 깊이는 10㎛ 내지 50㎛의 범위, 바람직하게는 20㎛ 내지 40㎛의 범위이다.
이어서, WLCSP의 제 1 변형예의 제조 방법을 설명하며, 아래의 설명은 본 실시예의 WLCSP의 제조 방법과 비교하여 차이점에 대해서만 설명한다.
집적 회로(522) 및 절연막이 실리콘 기판(521)의 표면(521a) 상에 형성된 후, 건식 에칭, 습식 에칭, 샌드블라스트 처리 및 레이저 처리가 행해져 딤플(541)이 형성된다.
수지 밀봉층(523)이 실리콘 기판(521)의 표면(521a) 상에 형성도니다. 그 후, 도 58에 나타내는 금속 몰드(551)가 수지 밀봉층(523)의 표면(523a) 상에 소형 딤플(542) 및 대형 딤플(543)을 형성하도록 사용된다.
금속 몰드(551)는 소형 딤플(542)의 형상에 상보하는 형상을 갖는 복수의 펀치(552)와, 대형 딤플(543)의 형상에 상보하는 형상을 갖는 복수의 펀치(553)를 제공하며, 이들은 모두 하부 표면(551a) 상의 소정의 위치에 형성된다. 금속 몰드(551)가 하강하여 펀치(552 및 553)가 수지 밀봉층(523)의 표면(523a)을 누름으로써 소형 딤플(542) 및 대형 딤플(543)을 형성할 수 있게 된다.
제 1 변형예는 본 실시예와 동일한 소정의 효과를 나타낼 수 있다.
도 59는 WLCSP의 제 2 변형예를 나타내는 평면도이다. 반구형 딤플(541)이 실리콘 기판(521)의 배면측 표면(521b) 상에 형성되는 제 1 변형예의 WLCSP와 비교하여, 제 2 변형예의 WLCSP는 복수의 반구형 딤플(561)이 실리콘 기판(521)의 배면측 표면(521b)의 네 코너 상에 형성되고, 복수의 반구형 딤플(562)이 실리콘 기판(521)의 배면측 표면(521b)의 중앙 영역에 형성되는 것을 특징으로 한다.
딤플(561 및 562)의 형상 및 사이즈는 제 1 변형예의 WLCSP에 사용된 딤플(541)과 거의 같다.
제 2 변형예는 제 1 변형예와 거의 같은 소정의 효과를 나타낼 수 있다.
쉽게 구부러질 수 있는 실리콘 기판(521)의 배면측 표면(521b)의 네 코너 상에 반구형 딤플(561)을 형성한 것으로 인해, 실리콘 기판(521)의 만곡의 발생을 신뢰성 있게 방지할 수 있게 된다.
방열이 어려워질 수 있는 실리콘 기판(521)의 배면측 표면(521b)의 중앙 영역 상에 반구형 딤플(562)을 형성한 것으로 인해, 실리콘 기판(521)에 대해 방열 특성을 향상시킬 수 있게 된다.
도 60은 제 6 실시예의 제 3 변형예에 따르는 칩 사이즈 패키지(CSP)를 나타내는 횡단면도이다. 참조 번호 571은 집적 회로(또는 전자 회로, 도시 생략)가 표면(571a) 상에 형성되는 실리콘 기판을 나타내고, 참조 번호 572는 반도체 칩(571)과 전기 접속되는 표면(572a)을 갖는 베이스 기판(또는 제 2 기판)을 나타내며, 참조 번호 573은 베이스 기판(572)의 배면측 표면(572b) 상에 형성되어 집적 회로와 전기 접속하는 외부 단자를 나타낸다.
반도체 칩(571) 상에, 박막 온도 센서 및 박막 자기 센서와 같은 집적 회로와 다른 다양한 박막 구성요소를 형성하는 것도 가능하다.
복수의 채널(527)이 반도체 칩(571)의 배면측 표면(571b) 상에 그리드형 방식으로 형성되고, 복수의 채널(528)이 베이스 기판(572)의 배면측 표면(572b) 상에 그리드형 방식으로 형성된다.
제 3 변형예에 따르는 CSP는 본 실시예의 WLCSP와 동일한 소정의 효과를 나타낼 수 있다.
상술한 바와 같이, 본 실시예는 만곡의 방지, 접합 강도 및 방열 특성에 관 한 향상에 기여하며, 소망의 형상 및 사이즈를 갖는 복수의 채널 및 복수의 딤플이 흡족한 효과를 제공하는 소정의 위치에 적절하게 형성된다.
채널의 수 및 배치와 채널의 형상은 필요한 경우 변경될 수 있다. 예를 들어, 채널은 그리드형 방식과 다른 블라인드(blind)형 방식 및 네트(net)형 방식으로 배치될 수 있다.
또한, 딤플은 필요한 경우 반구형 형상과 다른 형상 및 사이즈로 적절하게 변경될 수 있으며, 예컨대, 정육면체 형상 및 직육면체 형상으로 형성될 수 있다.
만곡의 방지와 접합 강도 및 방열 특성의 향상을 목적으로 반도체 기판이나 수지 밀봉층 상에 채널이나 오목부가 형성되는 본 실시예 및 그 변형예는 CSP 및 WLCSP와 다른 BGA와 같은 다른 종류의 패키지에 적용될 수 있다.
본 발명은 그 사상이나 본질적인 특성을 벗어남없이 여러 가지 형태로 실시될 수 있으므로, 본 발명의 범위는 청구범위 앞의 설명에 의해서가 아닌 첨부한 청구범위에 의해 정해지기 때문에, 본 실시예는 예시적인 것일 뿐 한정되는 것은 아니며, 따라서 청구범위의 경계 및 한계 내에 있는 모든 수정이나 그러한 경계 및 한계의 등가물이 청구범위에 포함되도록 의도된다.
이상과 같은 본 발명에 의하면, WLCSP의 형태로 제조될 수 있고, 반도체 칩에 의해 발생되는 열을 외부로 효율적으로 방출할 수 있는 반도체 디바이스를 제공하는 것이다.
또, 반도체 소자의 유효 면적을 증가시키지 않고 방열 특성을 향상시킬 수 있고, 반도체 소자의 방향을 구별하기 쉬우며, 반도체 소자에 의해 특별히 지정되는 정보를 나타내도록 처리될 수 있는 반도체 소자와 그 웨이퍼 레벨 칩 사이즈 패키지를 얻을 수 있다.
또, 부품수와 제조 프로세스를 증가시키지 않고 제품의 전체 높이 및 부피를 증가시키지 않으면서 제품의 소형화 및 두께 감소를 실현할 수 있는 반도체 소자 및 그 기판을 얻을 수 있다.
또, 식별 정보가 어떠한 손상도 없이 반도체 소자에 쉽게 인가될 수 있는 반도체 소자 및 그 제조 방법을 얻을 수 있다.
또, 외부 단자의 복잡한 배치와 외부 단자의 밀도 증가에 대하여 재배선에 관한 자유도가 재배선층의 다층 구조를 사용하지 않고 향상되고, 금속 포스트에 접속되는 외부 단자의 높은 접합 강도를 확보하는 WLCSP 내에 캡슐화되는 반도체 디바이스를 얻을 수 있다.
또, 반도체 기판의 만곡의 발생을 신뢰성있게 방지할 수 있고, 그에 따라 강도가 향상되고 방열이 향상되는 반도체 디바이스를 얻을 수 있다.

Claims (81)

  1. 반도체 디바이스에 있어서:
    직사각형 형상을 갖고, 복수의 패드 전극이 표면 상에 형성되어 있는 반도체 칩;
    패드 전극에 대응하는 소정의 영역을 제외한 반도체 칩의 표면을 덮도록 형성되는 제 1 절연층;
    반도체 칩의 표면 상에 배치되어 외부 디바이스와의 전기 접속을 확립하는 복수의 접속 전극;
    반도체 칩의 표면 상에 배치되고 외부 디바이스와 접속되는 적어도 하나의 방열 전극;
    제 1 절연층의 표면 상에 형성되어 패드 전극과 접속 전극 간의 전기 접속을 확립하는 제 1 배선부;
    제 1 절연층의 표면 상에 형성되어 방열 전극과 접속되는 제 2 배선부; 및
    접속 전극과 방열 전극이 반도체 칩의 표면 상에 노출되는 방식으로 제 1 배선부와 제 2 배선부를 둘러싸는 제 2 절연층을 포함하고,
    제 2 배선부는 반도체 칩의 발열부에 근접하게 배치되고, 제 1 배선부에 대응하는 소정의 영역을 제외한 제 1 절연층의 표면을 덮도록 형성되는, 반도체 디바이스.
  2. 제 1 항에 있어서,
    상기 제 2 배선부와 접속되는 방열 패드는 반도체 칩의 표면 상의 상기 발열부에 근접하게 배치되는, 반도체 디바이스.
  3. 제 1 항에 있어서,
    상기 제 1 절연층의 표면 상에 복수의 제 2 배선부가 형성되는, 반도체 디바이스.
  4. 제 3 항에 있어서,
    상기 복수의 제 2 배선부는 복수의 방열 전극과 접속되는, 반도체 디바이스.
  5. 제 1 항에 있어서,
    상기 제 2 배선부와 제 1 절연층이나 제 2 절연층 간의 맞물림을 확립하도록 맞물림부가 형성되는, 반도체 디바이스.
  6. 제 1 항에 있어서,
    상기 제 1 배선부는 상기 제 1 절연층의 표면의 중앙 영역에 형성되고, 상기 제 2 배선부는 상기 제 1 절연층의 영역의 주변 영역에 형성되는, 반도체 디바이스.
  7. 제 1 항에 있어서,
    상기 제 2 배선부는 상기 제 1 절연층의 표면의 중앙 영역에 형성되는, 반도체 디바이스.
  8. 반도체 유닛에 있어서:
    직사각형 형상을 갖고, 복수의 패드 전극이 표면 상에 형성되어 있는 반도체 칩;
    패드 전극에 대응하는 소정의 영역을 제외한 반도체 칩의 표면을 덮도록 형성되는 제 1 절연층;
    반도체 칩의 표면 상에 배치되는 복수의 접속 전극;
    반도체 칩의 표면 상에 배치되는 적어도 하나의 방열 전극;
    제 1 절연층의 표면 상에 형성되어 패드 전극과 접속 전극 간의 전기 접속을 확립하는 제 1 배선부;
    제 1 절연층의 표면 상에 형성되어 방열 전극과 접속되는 제 2 배선부; 및
    접속 전극과 방열 전극이 반도체 칩의 표면 상에 노출되는 방식으로 제 1 배선부와 제 2 배선부를 둘러싸는 제 2 절연층을 포함하고,
    제 2 배선부는 반도체 칩의 발열부에 근접하게 배치되고, 제 1 배선부에 대응하는 소정의 영역을 제외한 제 1 절연층의 표면을 덮도록 형성되는, 반도체 디바이스; 및
    방열 전극과 접촉되는 적어도 하나의 랜드를 갖는 기판을 구비하는, 반도체 유닛.
  9. 반도체 유닛에 있어서:
    직사각형 형상을 갖고, 복수의 패드 전극이 표면 상에 형성되어 있는 반도체 칩;
    패드 전극에 대응하는 소정의 영역을 제외한 반도체 칩의 표면을 덮도록 형성되는 제 1 절연층;
    반도체 칩의 표면 상에 배치되어 외부 디바이스와의 전기 접속을 확립하는 복수의 접속 전극;
    반도체 칩의 표면 상에 배치되는 적어도 하나의 방열 전극;
    제 1 절연층의 표면 상에 형성되어 패드 전극과 접속 전극 간의 전기 접속을 확립하는 제 1 배선부;
    제 1 절연층의 표면 상에 형성되어 방열 전극과 접속되는 제 2 배선부; 및
    접속 전극과 방열 전극이 반도체 칩의 표면 상에 노출되는 방식으로 제 1 배선부와 제 2 배선부를 둘러싸는 제 2 절연층을 포함하고,
    제 2 배선부는 반도체 칩의 발열부에 근접하게 배치되고, 제 1 배선부에 대응하는 소정의 영역을 제외한 제 1 절연층의 표면을 덮도록 형성되는, 반도체 디바이스; 및
    복수의 방열 전극과 접촉되는 적어도 복수의 랜드를 갖고, 서로 인접하는 랜드는 일체화하여 함께 접속되는, 기판을 구비하는, 반도체 유닛.
  10. 전자 회로가 형성되는 반도체 기판의 소정의 표면에 대향하는 배면측 표면 상에 형성되는 복수의 채널 또는 오목부를 포함하는 반도체 소자.
  11. 제 10 항에 있어서,
    상기 반도체 기판의 배면측 표면 상에 반도체 기판의 열전도성보다 높은 열전도성을 갖는 높은 열전도체를 통해 방열 부재가 배치되는, 반도체 소자.
  12. 제 10 항에 있어서,
    상기 복수의 채널은 반도체 기판의 배면측 표면 상에 단일 방향으로 서로 평행하게 형성되는, 반도체 소자.
  13. 제 12 항에 있어서,
    상기 반도체 기판의 제 1 단부와 제 1의 가장 바깥쪽 채널 간의 제 1 간격은 반도체 기판의 제 2 단부와 제 2의 가장 바깥쪽 채널 간의 제 2 간격과 다른, 반도체 소자.
  14. 제 12 항에 있어서,
    상기 반도체 기판의 제 1 단부에 근접하게 형성되는 제 1의 가장 바깥쪽 채널은 반도체 기판의 제 2 단부에 근접하게 형성되는 제 2의 가장 바깥쪽 채널과 폭 이 다른, 반도체 소자.
  15. 제 12 항에 있어서,
    상기 복수의 채널은 서로 폭과 그들 간의 간격이 다르게 형성되는, 반도체 소자.
  16. 제 10 항에 있어서,
    상기 복수의 오목부는 반도체 기판의 배면측 표면 상에 규칙적으로 배치되거나, 상기 복수의 오목부는 반도체 기판의 배면측 표면 상에 불규칙적으로 배치되는, 반도체 소자.
  17. 제 16 항에 있어서,
    상기 반도체 기판의 배면측 표면의 지정된 영역 상에 오목부가 형성되지 않는, 반도체 소자.
  18. 제 16 항에 있어서,
    적어도 하나의 오목부는 다른 오목부와 비교하여 형상 또는 사이즈가 변경되는, 반도체 소자.
  19. 제 17 항에 있어서,
    적어도 하나의 오목부는 다른 오목부와 비교하여 형상 또는 사이즈가 변경되는, 반도체 소자.
  20. 제 18 항에 있어서,
    상기 복수의 오목부는 개구 폭이나 그들 간의 간격이 변경되는, 반도체 소자.
  21. 제 17 항에 있어서,
    상기 복수의 오목부는 개구 폭이나 그들 간의 간격이 변경되는, 반도체 소자.
  22. 전자 회로가 형성되는 반도체 기판의 소정의 표면에 대향하는 배면측 표면 상에 형성되는 복수의 채널 또는 오목부를 갖는 반도체 소자를 포함하는 웨이퍼 레벨 칩 사이즈 패키지.
  23. 제 22 항에 있어서,
    상기 복수의 채널 또는 오목부는 폭이나 그들 간의 간격이 변경되는, 웨이퍼 레벨 칩 사이즈 패키지.
  24. 반도체 기판의 소정의 표면 상에 형성되는 복수의 단자를 포함하는 반도체 소자에 있어서,
    복수의 단자 중의 적어도 하나에는 자성체가 설치되는, 반도체 소자.
  25. 반도체 기판의 소정의 표면 상에 형성되는 복수의 단자를 포함하는 반도체 소자에 있어서,
    복수의 단자 중의 적어도 하나에는 자성체 및 도전성 부재를 포함하는 2층 구조가 설치되는, 반도체 소자.
  26. 반도체 기판의 소정의 표면 상에 형성되는 복수의 단자를 포함하는 반도체 소자에 있어서,
    복수의 단자 중의 적어도 하나에는 한 쌍의 자성체 및 도전성 부재가 설치되는, 반도체 소자.
  27. 외부 디바이스와의 전기 접속을 확립하는 복수의 제 1 단자와, 외부 디바이스와 접속되지 않고 자성체가 설치되는 적어도 하나의 제 2 단자를 포함하는 반도체 소자.
  28. 제 24 항에 있어서,
    상기 반도체 기판의 소정의 표면에 대향하는 표면 상에 물리량을 감지하는 센서가 부착되는, 반도체 소자.
  29. 제 25 항에 있어서,
    상기 반도체 기판의 소정의 표면에 대향하는 표면 상에 물리량을 감지하는 센서가 부착되는, 반도체 소자.
  30. 제 26 항에 있어서,
    상기 반도체 기판의 소정의 표면에 대향하는 표면 상에 물리량을 감지하는 센서가 부착되는, 반도체 소자.
  31. 제 27 항에 있어서,
    상기 반도체 기판의 소정의 표면에 대향하는 표면 상에 물리량을 감지하는 센서가 부착되는, 반도체 소자.
  32. 제 24 항에 있어서,
    상기 자성체는 강자성체 또는 약자성체로 구성되는, 반도체 소자.
  33. 제 25 항에 있어서,
    상기 자성체는 강자성체 또는 약자성체로 구성되는, 반도체 소자.
  34. 제 26 항에 있어서,
    상기 자성체는 강자성체 또는 약자성체로 구성되는, 반도체 소자.
  35. 제 27 항에 있어서,
    상기 자성체는 강자성체 또는 약자성체로 구성되는, 반도체 소자.
  36. 제 32 항에 있어서,
    상기 강자성체는 철(Fe), 코발트(Co), 니켈(Ni), 가돌리늄(Gd), 테르븀(Tb), 디스프로슘(Dy), 홀뮴(Ho), 에르븀(Er) 및 툴륨(Tm) 중에서 선택된 적어도 하나의 원소로 구성되는, 반도체 소자.
  37. 제 33 항에 있어서,
    상기 강자성체는 철(Fe), 코발트(Co), 니켈(Ni), 가돌리늄(Gd), 테르븀(Tb), 디스프로슘(Dy), 홀뮴(Ho), 에르븀(Er) 및 툴륨(Tm) 중에서 선택된 적어도 하나의 원소로 구성되는, 반도체 소자.
  38. 제 34 항에 있어서,
    상기 강자성체는 철(Fe), 코발트(Co), 니켈(Ni), 가돌리늄(Gd), 테르븀(Tb), 디스프로슘(Dy), 홀뮴(Ho), 에르븀(Er) 및 툴륨(Tm) 중에서 선택된 적어도 하나의 원소로 구성되는, 반도체 소자.
  39. 제 35 항에 있어서,
    상기 강자성체는 철(Fe), 코발트(Co), 니켈(Ni), 가돌리늄(Gd), 테르븀(Tb), 디스프로슘(Dy), 홀뮴(Ho), 에르븀(Er) 및 툴륨(Tm) 중에서 선택된 적어도 하나의 원소로 구성되는, 반도체 소자.
  40. 적어도 하나에 소정의 표면 상에 제 1 자성체가 설치되는, 복수의 단자를 포함하는 반도체 소자를 장착하는 기판에 있어서,
    제 1 자성체에 대응하여 반도체 소자의 소정의 표면에 직접 대향하는 표면 상에 제 2 자성체가 형성되는, 반도체 소자 장착 기판.
  41. 제 40 항에 있어서,
    상기 제 2 자성체는 강자성체 또는 약자성체로 구성되는, 반도체 소자 장착 기판.
  42. 제 41 항에 있어서,
    상기 강자성체는 철(Fe), 코발트(Co), 니켈(Ni), 가돌리늄(Gd), 테르븀(Tb), 디스프로슘(Dy), 홀뮴(Ho), 에르븀(Er) 및 툴륨(Tm) 중에서 선택된 적어도 하나의 원소로 구성되는, 반도체 소자 장착 기판.
  43. 기판 상에 부착되는 반도체 소자를 포함하는 전자 디바이스에 있어서,
    반도체 소자는 복수의 단자를 포함하고, 복수의 단자 중 적어도 하나는 소정의 표면 상에 제 1 자성체가 설치되며, 제 1 자성체에 대응하여 반도체 소자의 소정의 표면에 직접 대향하는 기판의 표면 상에 제 2 자성체가 형성되고, 그것에 의해 반도체 소자가 제 1 자성체와 제 2 자성체 간에 발생하는 자력에 의해 그들 사이에 소정의 위치결정에 따라 기판에 고정되는, 전자 디바이스.
  44. 제 43 항에 있어서,
    상기 제 1 자성체 및 제 2 자성체는 강자성체 또는 약자성체로 각각 구성되는, 전자 디바이스.
  45. 제 44 항에 있어서,
    상기 강자성체는 철(Fe), 코발트(Co), 니켈(Ni), 가돌리늄(Gd), 테르븀(Tb), 디스프로슘(Dy), 홀뮴(Ho), 에르븀(Er) 및 툴륨(Tm) 중에서 선택된 적어도 하나의 원소로 구성되는, 전자 디바이스.
  46. 전자 회로를 조립하는 소정의 표면을 갖는 반도체 기판을 포함하는 반도체 소자에 있어서,
    반도체 기판의 소정의 표면에 대향하는 표면은 식별 마크를 나타내는 복수의 영역으로 분할되는, 반도체 소자.
  47. 제 46 항에 있어서,
    상기 복수의 영역은 표면 거칠기가 서로 다른, 반도체 소자.
  48. 제 46 항에 있어서,
    상기 복수의 영역은 스트라이프, 아일랜드, 또는 요철을 나타내는, 반도체 소자.
  49. 전자 회로를 조립하는 소정의 표면을 갖는 반도체 기판을 포함하는 반도체 소자에 있어서,
    반도체 기판의 소정의 표면에 대향하는 표면 상에 식별 마크를 나타내는 소정의 패턴을 갖는 감광층이 형성되는, 반도체 소자.
  50. 제 49 항에 있어서,
    상기 감광층은 감광성 폴리이미드 수지, 폴리우레탄 수지, 아크릴 수지 또는 감광성 SOG로 구성되는, 반도체 소자.
  51. 제 46 항에 있어서,
    상기 식별 마크는 문자, 숫자, 기호, 코드 또는 이미지를 나타내는, 반도체 소자.
  52. 전자 회로를 조립하는 소정의 표면을 갖는 반도체 기판을 포함하는 반도체 소자의 제조 방법에 있어서:
    반도체 기판의 소정의 표면에 대향하는 표면 상에 감광층을 형성하는 단계;
    감광층의 선택된 영역을 제거하여 마스크를 형성하는 단계; 및
    마스크에 표면 거칠기 처리를 행하는 단계를 포함하는, 반도체 소자 제조 방법.
  53. 제 52 항에 있어서,
    상기 표면 거칠기 처리 후에 마스크를 제거하는 단계를 추가로 포함하는, 반도체 소자 제조 방법.
  54. 제 52 항에 있어서,
    상기 표면 거칠기 처리는 샌드블라스트 처리에 대응하는, 반도체 소자 제조 방법.
  55. 제 52 항에 있어서,
    상기 감광층은 감광성 폴리이미드 수지, 폴리우레탄 수지, 아크릴 수지 또는 감광성 SOG로 구성되는, 반도체 소자 제조 방법.
  56. 전자 회로를 조립하는 소정의 표면을 갖는 반도체 기판을 포함하는 반도체 소자의 제조 방법에 있어서:
    반도체 기판의 소정의 표면에 대향하는 표면 상에 감광층을 형성하는 단계; 및
    감광층의 선택된 영역을 제거하여 식별 마크를 형성하는 단계를 포함하는, 반도체 소자 제조 방법.
  57. 제 56 항에 있어서,
    상기 감광층은 감광성 폴리이미드 수지, 폴리우레탄 수지, 아크릴 수지 또는 감광성 SOG로 구성되는, 반도체 소자 제조 방법.
  58. 전자 회로를 조립하는 소정의 표면을 갖는 반도체 기판을 포함하는 웨이퍼 레벨 칩 사이즈 패키지에 있어서,
    반도체 기판의 소정의 표면에 대향하는 표면이 식별 마크를 나타내는 복수의 영역으로 분할되는, 웨이퍼 레벨 칩 사이즈 패키지.
  59. 전자 회로를 조립하는 소정의 표면을 갖는 반도체 기판을 포함하는 웨이퍼 레벨 칩 사이즈 패키지에 있어서,
    반도체 기판의 소정의 표면에 대향하는 표면 상에 식별 마크를 나타내는 소정의 패턴을 갖는 감광층이 형성되는, 웨이퍼 레벨 칩 사이즈 패키지.
  60. 제 59 항에 있어서,
    상기 감광층은 감광성 폴리이미드 수지, 폴리우레탄 수지, 아크릴 수지 또는 감광성 SOG로 구성되는, 웨이퍼 레벨 칩 사이즈 패키지.
  61. 제 59 항에 있어서,
    상기 식별 마크는 문자, 숫자, 기호, 코드 또는 이미지를 나타내는, 웨이퍼 레벨 칩 사이즈 패키지.
  62. 웨이퍼 레벨 칩 사이즈 패키지 내에 캡슐화되어 있는 반도체 디바이스에 있어서:
    수지로 밀봉되고, 패드 전극과 접속되는 재배선층 상에 형성되는 금속 포스트; 및
    금속 포스트의 표면에 접합하는 외부 단자를 포함하고,
    금속 포스트는 외부 단자에 근접하게 놓인 제 1 표면이 재배선층에 근접하게 놓인 제 2 표면보다 크게 되도록 형상이 변형되는, 반도체 디바이스.
  63. 제 62 항에 있어서,
    상기 금속 포스트의 단면적은 제 2 표면으로부터 제 1 표면으로의 방향으로 점진적으로 증가하는, 반도체 디바이스.
  64. 제 62 항에 있어서,
    상기 외부 단자의 최대 단면적은 금속 포스트의 제 1 표면보다 큰, 반도체 디바이스.
  65. 제 62 항에 있어서,
    상기 금속 포스트는 점점 가늘어지는 형상을 갖는, 반도체 디바이스.
  66. 반도체 디바이스에 있어서:
    전자 회로를 조립하는 제 1 표면을 갖는 반도체 기판;
    반도체 기판의 제 1 표면 상에 형성되는 절연 수지로 구성되는 수지 밀봉층;
    전자 회로와 접속되고, 수지 밀봉층 상에 부분적으로 노출되는 복수의 외부 단자;
    수지 밀봉층 상에 형성되는 복수의 채널 또는 오목부; 및
    반도체 기판의 제 1 표면에 대향하는 제 2 표면 상에 형성되는 복수의 채널 또는 오목부를 포함하는, 반도체 디바이스.
  67. 반도체 디바이스에 있어서:
    전자 회로가 형성되는 반도체 기판;
    반도체 기판의 표면과 전기 접속되는 제 1 표면을 갖는 제 2 기판;
    전자 회로와 접속되고, 제 2 기판의 제 1 표면에 대향하는 제 2 표면 상에 형성되는 복수의 외부 단자;
    반도체 기판의 표면 상에 형성되는 복수의 채널 또는 오목부; 및
    제 2 기판의 제 2 표면 상에 형성되는 복수의 채널 또는 오목부를 포함하는, 반도체 디바이스.
  68. 제 66 항에 있어서,
    상기 복수의 채널은 소정의 방향으로 연장되는, 반도체 디바이스.
  69. 제 67 항에 있어서,
    상기 복수의 채널은 소정의 방향으로 연장되는, 반도체 디바이스.
  70. 제 66 항에 있어서,
    상기 복수의 채널은 서로 수직으로 교차하도록 형성되는, 반도체 디바이스.
  71. 제 67 항에 있어서,
    상기 복수의 채널은 서로 수직으로 교차하도록 형성되는, 반도체 디바이스.
  72. 제 66 항에 있어서,
    상기 복수의 채널은 형상 또는 사이즈가 변경되는, 반도체 디바이스.
  73. 제 67 항에 있어서,
    상기 복수의 채널은 형상 또는 사이즈가 변경되는, 반도체 디바이스.
  74. 제 66 항에 있어서,
    상기 복수의 오목부는 규칙적으로 배치되는, 반도체 디바이스.
  75. 제 67 항에 있어서,
    상기 복수의 오목부는 규칙적으로 배치되는, 반도체 디바이스.
  76. 제 66 항에 있어서,
    상기 복수의 오목부는 랜덤하게 배치되는, 반도체 디바이스.
  77. 제 67 항에 있어서,
    상기 복수의 오목부는 랜덤하게 배치되는, 반도체 디바이스.
  78. 제 66 항에 있어서,
    상기 복수의 오목부는 형상 또는 사이즈가 변경되는, 반도체 디바이스.
  79. 제 67 항에 있어서,
    상기 복수의 오목부는 형상 또는 사이즈가 변경되는, 반도체 디바이스.
  80. 제 66 항에 있어서,
    상기 복수의 오목부는 제한된 영역에 형성되는, 반도체 디바이스.
  81. 제 67 항에 있어서,
    상기 복수의 오목부는 제한된 영역에 형성되는, 반도체 디바이스.
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JP2004072375A JP2005260128A (ja) 2004-03-15 2004-03-15 半導体素子及びそれを備えたウエハレベル・チップサイズ・パッケージ
JP2004080837A JP2005268623A (ja) 2004-03-19 2004-03-19 半導体素子及び回路基板並びにそれらを用いた実装構造
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11488893B2 (en) 2018-03-14 2022-11-01 Sony Semiconductor Solutions Corporation Semiconductor device, imaging unit, and electronic apparatus

Families Citing this family (60)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006059839A (ja) * 2004-08-17 2006-03-02 Oki Electric Ind Co Ltd 半導体装置およびその製造方法
TWI287838B (en) * 2004-11-11 2007-10-01 Yamaha Corp Semiconductor device, semiconductor wafer, chip size package, and methods of manufacturing and inspection therefor
JP2006351772A (ja) * 2005-06-15 2006-12-28 Fujifilm Holdings Corp 半導体チップの識別情報記録方法及び撮像装置
JP5100032B2 (ja) * 2005-06-27 2012-12-19 ラピスセミコンダクタ株式会社 基板の表面改質方法及び半導体装置の製造方法
US20070107514A1 (en) * 2005-10-07 2007-05-17 Micronas Gmbh Integrated sensor arrangement
EP1772731A3 (de) * 2005-10-07 2007-08-08 Micronas GmbH Integrierte Sensoranordnung
TWI261888B (en) * 2005-11-08 2006-09-11 Advanced Semiconductor Eng Wafer structure with solder bump and method for producing the same
JP4668814B2 (ja) * 2006-03-08 2011-04-13 Ｏｋｉセミコンダクタ株式会社 半導体装置
JP4903014B2 (ja) * 2006-05-18 2012-03-21 ローム株式会社 半導体装置
WO2008001282A2 (en) * 2006-06-26 2008-01-03 Koninklijke Philips Electronics, N.V. Flip-chip interconnection with a small passivation layer opening
JP4431901B2 (ja) * 2007-01-19 2010-03-17 セイコーエプソン株式会社 半導体装置
US8088670B2 (en) * 2007-04-18 2012-01-03 Shin-Etsu Chemical Co., Ltd. Method for manufacturing bonded substrate with sandblast treatment
JP5627835B2 (ja) 2007-11-16 2014-11-19 ローム株式会社 半導体装置および半導体装置の製造方法
KR100910231B1 (ko) * 2007-11-30 2009-07-31 주식회사 하이닉스반도체 웨이퍼 레벨 반도체 패키지 및 이의 제조 방법
US7651021B2 (en) * 2007-12-28 2010-01-26 Intel Corporation Microball attachment using self-assembly for substrate bumping
US8258615B2 (en) * 2008-03-07 2012-09-04 Mediatek Inc. Semiconductor device and fabricating method thereof
JP2009283615A (ja) * 2008-05-21 2009-12-03 Sumco Corp 半導体ウェーハ
JP2009283616A (ja) * 2008-05-21 2009-12-03 Sumco Corp 半導体ウェーハ
JP2009283617A (ja) * 2008-05-21 2009-12-03 Sumco Corp 半導体ウェーハ
KR101030356B1 (ko) 2008-12-08 2011-04-20 삼성전기주식회사 반도체 패키지의 제조 방법
KR101026425B1 (ko) * 2009-01-12 2011-04-07 삼성전기주식회사 웨이퍼 레벨 패키지 및 그 제조방법
KR101026427B1 (ko) * 2009-01-12 2011-04-07 삼성전기주식회사 웨이퍼 레벨 패키지 및 그 제조방법
CN102459092A (zh) * 2009-06-03 2012-05-16 仓敷纺织株式会社 含羟基自由基水供给方法和含羟基自由基水供给装置
JP5342960B2 (ja) * 2009-08-17 2013-11-13 ラピスセミコンダクタ株式会社 半導体装置の製造方法及び半導体装置
FR2957748B1 (fr) * 2010-03-16 2012-09-07 St Microelectronics Grenoble 2 Composant electronique a montage en surface
KR101124568B1 (ko) * 2010-05-31 2012-03-16 주식회사 하이닉스반도체 반도체 칩, 이를 포함하는 적층 칩 구조의 반도체 패키지
KR101180813B1 (ko) 2011-01-18 2012-09-07 엘지전자 주식회사 태양 전지
US9464362B2 (en) 2012-07-18 2016-10-11 Deca Technologies Inc. Magnetically sealed wafer plating jig system and method
US8932443B2 (en) 2011-06-07 2015-01-13 Deca Technologies Inc. Adjustable wafer plating shield and method
JP2012256737A (ja) * 2011-06-09 2012-12-27 Sony Corp 半導体装置及び半導体装置の製造方法
US8598691B2 (en) * 2011-09-09 2013-12-03 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor devices and methods of manufacturing and packaging thereof
KR101323925B1 (ko) * 2012-03-30 2013-10-31 주식회사 네패스 반도체 패키지 및 그 제조 방법
CN102925347B (zh) * 2012-08-29 2016-01-20 张楚凡 半导体芯片、半导体酶芯片及筛选目标酶的方法
US9148962B2 (en) 2013-01-02 2015-09-29 International Business Machines Corporation Heat transfer device for wave soldering
WO2014197244A1 (en) * 2013-06-07 2014-12-11 3M Innovative Properties Company Techniques for forming recess in substrate and articles including recesses
US9190349B1 (en) 2013-06-28 2015-11-17 Stats Chippac Ltd. Integrated circuit packaging system with leadframe and method of manufacture thereof
US9177897B1 (en) 2013-06-28 2015-11-03 Stats Chippac Ltd. Integrated circuit packaging system with trace protection layer and method of manufacture thereof
US9620480B1 (en) * 2013-06-28 2017-04-11 STATS ChipPAC Pte. Ltd Integrated circuit packaging system with unplated leadframe and method of manufacture thereof
US9461190B2 (en) * 2013-09-24 2016-10-04 Optiz, Inc. Low profile sensor package with cooling feature and method of making same
KR20150054502A (ko) * 2013-11-12 2015-05-20 삼성전자주식회사 자성체를 갖는 반도체 소자 및 관련된 설비
CN103632991B (zh) * 2013-12-12 2016-05-18 宁波芯健半导体有限公司 一种叠层芯片的晶圆级铜凸块封装方法
TWI515843B (zh) * 2013-12-16 2016-01-01 南茂科技股份有限公司 晶片封裝結構
US9791470B2 (en) * 2013-12-27 2017-10-17 Intel Corporation Magnet placement for integrated sensor packages
JP2016051889A (ja) * 2014-08-29 2016-04-11 京セラサーキットソリューションズ株式会社 配線基板およびそのコード情報の認識方法
US9711474B2 (en) * 2014-09-24 2017-07-18 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor package structure with polymeric layer and manufacturing method thereof
WO2017002368A1 (ja) * 2015-07-01 2017-01-05 パナソニックＩｐマネジメント株式会社 半導体装置
CN108292653B (zh) * 2015-09-25 2022-11-08 英特尔公司 用来使封装集成电路管芯互连的方法、设备和系统
KR102450326B1 (ko) * 2015-10-06 2022-10-05 삼성전자주식회사 반도체 칩, 이의 제조방법, 및 이를 포함하는 반도체 패키지
KR102389772B1 (ko) 2015-12-03 2022-04-21 삼성전자주식회사 반도체 장치 및 이의 제조 방법
CN108780791B (zh) * 2016-03-01 2023-01-10 索尼公司 半导体装置、电子模块、电子设备和用于生产半导体装置的方法
JP6839938B2 (ja) 2016-07-25 2021-03-10 旭化成エレクトロニクス株式会社 半導体装置、磁気検出装置、半導体装置の製造方法および電子コンパス
US10157885B2 (en) * 2016-07-29 2018-12-18 Taiwan Semiconductor Manufacturing Co., Ltd. Package structure having magnetic bonding between substrates
KR102050130B1 (ko) * 2016-11-30 2019-11-29 매그나칩 반도체 유한회사 반도체 패키지 및 그 제조 방법
JP6829701B2 (ja) * 2018-03-28 2021-02-10 株式会社日立製作所 超音波探触子およびそれを用いた超音波計測装置
KR102542573B1 (ko) 2018-09-13 2023-06-13 삼성전자주식회사 재배선 기판, 이의 제조 방법, 및 이를 포함하는 반도체 패키지
JP2020061406A (ja) * 2018-10-05 2020-04-16 株式会社村田製作所 半導体装置
JP7088224B2 (ja) * 2019-03-19 2022-06-21 株式会社デンソー 半導体モジュールおよびこれに用いられる半導体装置
US11721657B2 (en) 2019-06-14 2023-08-08 Stmicroelectronics Pte Ltd Wafer level chip scale package having varying thicknesses
CN111058006B (zh) * 2019-12-11 2021-07-27 江苏长电科技股份有限公司 一种bga电磁屏蔽产品的磁控溅射方法
KR102515126B1 (ko) * 2021-05-06 2023-03-29 주식회사 지니틱스 카메라 모듈의 반도체 패키지

Family Cites Families (53)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6279652A (ja) 1985-10-03 1987-04-13 Nitsuko Corp 電子部品の表示形成方法
JPH02125412A (ja) 1988-11-04 1990-05-14 Yamaha Corp バーコード付き物品とその製法
JPH02134894A (ja) 1988-11-16 1990-05-23 Seiko Epson Corp 磁力による電子部品の回路基板への装着方法
JPH04113690A (ja) 1990-09-03 1992-04-15 Nec Ic Microcomput Syst Ltd 半導体集積回路装置
JP2819807B2 (ja) 1990-09-03 1998-11-05 富士通株式会社 冷却モジュール
JPH07123101B2 (ja) 1990-09-14 1995-12-25 株式会社東芝 半導体装置
JP3057130B2 (ja) 1993-02-18 2000-06-26 三菱電機株式会社 樹脂封止型半導体パッケージおよびその製造方法
JPH0778828A (ja) * 1993-09-08 1995-03-20 Toshiba Corp 半導体装置
US5991156A (en) * 1993-12-20 1999-11-23 Stmicroelectronics, Inc. Ball grid array integrated circuit package with high thermal conductivity
JP2699938B2 (ja) 1995-06-30 1998-01-19 日本電気株式会社 プリント板ユニット
JPH09213696A (ja) 1996-02-02 1997-08-15 Hitachi Ltd 半導体装置
JPH09246416A (ja) 1996-03-08 1997-09-19 Shinko Electric Ind Co Ltd 半導体装置
JPH09320911A (ja) 1996-05-27 1997-12-12 Mitsubishi Electric Corp 被識別機能付き半導体基板
JP3627428B2 (ja) 1997-02-25 2005-03-09 カシオ計算機株式会社 半導体装置
JP2856193B2 (ja) 1997-05-15 1999-02-10 日本電気株式会社 マルチチップモジュールの実装構造体
US6225695B1 (en) 1997-06-05 2001-05-01 Lsi Logic Corporation Grooved semiconductor die for flip-chip heat sink attachment
JPH1145951A (ja) 1997-07-25 1999-02-16 Nippon Steel Corp 半導体パッケージ及び半導体パッケージの識別方法
JPH1167998A (ja) 1997-08-19 1999-03-09 Matsushita Electric Ind Co Ltd Ｃｓｐとｂｇａと半導体装置
JPH1187428A (ja) 1997-09-12 1999-03-30 Toyo Seimitsu Kogyo Kk 半導体装置の外部端子およびその製造方法
JP3566848B2 (ja) 1997-12-26 2004-09-15 松下電器産業株式会社 半導体装置及びその製造方法
JPH11354578A (ja) 1998-06-11 1999-12-24 Casio Comput Co Ltd 半導体装置及びその製造方法
JP3602968B2 (ja) 1998-08-18 2004-12-15 沖電気工業株式会社 半導体装置およびその基板接続構造
JP2000114129A (ja) 1998-10-09 2000-04-21 Toshiba Corp 半導体装置及びその製造方法
JP2000188359A (ja) 1998-12-24 2000-07-04 Sumitomo Metal Electronics Devices Inc 半導体パッケージ
JP4111293B2 (ja) 1999-01-07 2008-07-02 東京応化工業株式会社 リブ加工用反射防止膜形成溶液、それを塗布したリブ形成用積層体およびリブパターンの形成方法
JP2000216184A (ja) 1999-01-25 2000-08-04 Sanyo Electric Co Ltd 半導体装置およびその製造方法
JP3720998B2 (ja) 1999-02-08 2005-11-30 ローム株式会社 チップオンチップの半導体チップおよび半導体装置
JP2001077236A (ja) 1999-09-07 2001-03-23 Casio Comput Co Ltd 半導体装置及びその接合構造
JP2001085285A (ja) 1999-09-13 2001-03-30 Toshiba Corp 半導体装置及びその製造方法
JP2001094000A (ja) 1999-09-21 2001-04-06 Fuji Photo Film Co Ltd 半導体装置
JP2001110951A (ja) 1999-10-08 2001-04-20 Hitachi Ltd 半導体装置およびその製造方法
JP3692874B2 (ja) 1999-12-10 2005-09-07 カシオ計算機株式会社 半導体装置およびそれを用いた接合構造
JP3502800B2 (ja) * 1999-12-15 2004-03-02 新光電気工業株式会社 半導体装置の製造方法
JP2001244372A (ja) 2000-03-01 2001-09-07 Seiko Epson Corp 半導体装置およびその製造方法
JP3548082B2 (ja) 2000-03-30 2004-07-28 三洋電機株式会社 半導体装置及びその製造方法
JP3446826B2 (ja) * 2000-04-06 2003-09-16 沖電気工業株式会社 半導体装置及びその製造方法
KR20020000692A (ko) * 2000-06-28 2002-01-05 박종섭 웨이퍼 레벨 패키지
JP2002057433A (ja) 2000-08-08 2002-02-22 Rohm Co Ltd チップ型電子部品及びこれを用いた実装構造
JP2002064163A (ja) 2000-08-21 2002-02-28 Ibiden Co Ltd 半導体チップ
JP2002064161A (ja) 2000-08-21 2002-02-28 Ibiden Co Ltd 半導体チップ及びその製造方法
JP4856821B2 (ja) 2000-09-06 2012-01-18 三洋電機株式会社 半導体装置
JP2002299341A (ja) 2001-03-29 2002-10-11 Seiko Epson Corp 配線パターンの形成方法、半導体装置及びその製造方法、回路基板並びに電子機器
JP2002329815A (ja) 2001-05-01 2002-11-15 Sony Corp 半導体装置と、その製造方法、及びその製造装置
JP3866073B2 (ja) 2001-10-10 2007-01-10 株式会社フジクラ 半導体パッケージ
JP3813079B2 (ja) 2001-10-11 2006-08-23 沖電気工業株式会社 チップサイズパッケージ
SG104279A1 (en) * 2001-11-02 2004-06-21 Inst Of Microelectronics Enhanced chip scale package for flip chips
JP3877150B2 (ja) 2002-01-28 2007-02-07 日本電気株式会社 ウェーハレベル・チップスケール・パッケージの製造方法
JP4416376B2 (ja) 2002-05-13 2010-02-17 富士通株式会社 半導体装置及びその製造方法
JP2004012783A (ja) 2002-06-06 2004-01-15 Tokyo Ohka Kogyo Co Ltd 剥離液及び剥離方法
JP2004031755A (ja) 2002-06-27 2004-01-29 Denso Corp 半導体装置
JP3804797B2 (ja) * 2002-10-11 2006-08-02 セイコーエプソン株式会社 半導体装置及びその製造方法
JP4082220B2 (ja) 2003-01-16 2008-04-30 セイコーエプソン株式会社 配線基板、半導体モジュールおよび半導体モジュールの製造方法
JP2005203695A (ja) 2004-01-19 2005-07-28 Casio Micronics Co Ltd 半導体装置およびその製造方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11488893B2 (en) 2018-03-14 2022-11-01 Sony Semiconductor Solutions Corporation Semiconductor device, imaging unit, and electronic apparatus
US12112996B2 (en) 2018-03-14 2024-10-08 Sony Semiconductor Solutions Corporation Semiconductor device, imaging unit, and electronic apparatus

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