JP2001085285A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
- Publication number
- JP2001085285A JP2001085285A JP25874199A JP25874199A JP2001085285A JP 2001085285 A JP2001085285 A JP 2001085285A JP 25874199 A JP25874199 A JP 25874199A JP 25874199 A JP25874199 A JP 25874199A JP 2001085285 A JP2001085285 A JP 2001085285A
- Authority
- JP
- Japan
- Prior art keywords
- wafer
- chip
- semiconductor
- semiconductor device
- back surface
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/544—Marks applied to semiconductor devices or parts, e.g. registration marks, alignment structures, wafer maps
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
- H01L2223/544—Marks applied to semiconductor devices or parts
- H01L2223/54406—Marks applied to semiconductor devices or parts comprising alphanumeric information
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
- H01L2223/544—Marks applied to semiconductor devices or parts
- H01L2223/54473—Marks applied to semiconductor devices or parts for use after dicing
- H01L2223/5448—Located on chip prior to dicing and remaining on chip after dicing
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73201—Location after the connecting process on the same surface
- H01L2224/73203—Bump and layer connectors
- H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
- H01L2224/83909—Post-treatment of the layer connector or bonding area
- H01L2224/83951—Forming additional members, e.g. for reinforcing, fillet sealant
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01004—Beryllium [Be]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01005—Boron [B]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01006—Carbon [C]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01033—Arsenic [As]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01079—Gold [Au]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/1015—Shape
- H01L2924/10155—Shape being other than a cuboid
- H01L2924/10158—Shape being other than a cuboid at the passive surface
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/102—Material of the semiconductor or solid state bodies
- H01L2924/1025—Semiconducting materials
- H01L2924/10251—Elemental semiconductors, i.e. Group IV
- H01L2924/10253—Silicon [Si]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/14—Integrated circuits
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Laser Beam Processing (AREA)
Abstract
(57)【要約】
【課題】 裏面研磨工程において視認性の高いマーキン
グ面を裏面に形成することによりマークの視認性を高く
した半導体装置及びその製造方法を提供する。 【解決手段】ＢＧＡ型半導体装置においてダイヤモンド
砥石を用いずにスピンエッチャーを用いてシリコンウェ
ーハの裏面研磨を行い、その後鏡面状裏面から非常に均
一な凹凸面を有し曇りガラス状態である梨地面１６の裏
面を形成する。この梨地面１６にレーザマーキング１７
を行う。従来生じていた裏面研磨後のダメージを軽減さ
せるので視認性の高いマークが形成される。梨地面は、
硫酸及び硝酸の混合液を用いてエッチングを行って得ら
れるものであり、破砕層が形成されていないので、チッ
プの機械的強度が大きくなるとともにチップを薄くでき
る。
グ面を裏面に形成することによりマークの視認性を高く
した半導体装置及びその製造方法を提供する。 【解決手段】ＢＧＡ型半導体装置においてダイヤモンド
砥石を用いずにスピンエッチャーを用いてシリコンウェ
ーハの裏面研磨を行い、その後鏡面状裏面から非常に均
一な凹凸面を有し曇りガラス状態である梨地面１６の裏
面を形成する。この梨地面１６にレーザマーキング１７
を行う。従来生じていた裏面研磨後のダメージを軽減さ
せるので視認性の高いマークが形成される。梨地面は、
硫酸及び硝酸の混合液を用いてエッチングを行って得ら
れるものであり、破砕層が形成されていないので、チッ
プの機械的強度が大きくなるとともにチップを薄くでき
る。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置に文
字、数字、記号などのマークの構造及びこれを形成する
方法に関し、とくに主面に外部接続端子として導電性ボ
ールが取り付けられ、配線基板にフリップチップ方式に
代表されるバンプ接合方式で搭載されたシリコン半導体
チップの露出されている裏面にレーザマークを施す方法
に関するものである。
字、数字、記号などのマークの構造及びこれを形成する
方法に関し、とくに主面に外部接続端子として導電性ボ
ールが取り付けられ、配線基板にフリップチップ方式に
代表されるバンプ接合方式で搭載されたシリコン半導体
チップの露出されている裏面にレーザマークを施す方法
に関するものである。
【０００２】
【従来の技術】従来、半導体装置は、主として半導体装
置をデザインする設計工程、インゴット状態のシリコン
などの半導体単結晶を成長させ、これをスライスしてウ
ェーハにするウェーハ形成工程、ウェーハに対して薄膜
形成、酸化処理、ドーピングなどを行なってウェーハに
複数のチップを形成するウェーハ処理工程、ウェーハか
らチップを分離しパッケージングを行う組立工程及び検
査工程を経て製品が得られる。ウェーハ処理工程では、
ウェーハ形成工程により得られたウェーハ主面のダイシ
ングラインに区画されたチップ形成領域に沿って半導体
素子が形成されたチップを形成し、その後ダイシングラ
インに沿ってウェーハをダイシングし各チップ毎に分離
する。このチップを基にして半導体装置を組み立て検査
を行って製品を出荷している。従来、半導体装置の表面
には品名やピン番号及び製品特性などを表示する文字、
数字もしくは記号などのマークが形成されている。これ
を形成する時は、シリコンウェーハなどウェーハをダイ
シングラインに沿ってダイシングしてチップに分離し、
チップをパッケージングし検査した後、製品が良品とし
て認められ特性別に分別されたのち半導体装置にマーキ
ングが行われている。
置をデザインする設計工程、インゴット状態のシリコン
などの半導体単結晶を成長させ、これをスライスしてウ
ェーハにするウェーハ形成工程、ウェーハに対して薄膜
形成、酸化処理、ドーピングなどを行なってウェーハに
複数のチップを形成するウェーハ処理工程、ウェーハか
らチップを分離しパッケージングを行う組立工程及び検
査工程を経て製品が得られる。ウェーハ処理工程では、
ウェーハ形成工程により得られたウェーハ主面のダイシ
ングラインに区画されたチップ形成領域に沿って半導体
素子が形成されたチップを形成し、その後ダイシングラ
インに沿ってウェーハをダイシングし各チップ毎に分離
する。このチップを基にして半導体装置を組み立て検査
を行って製品を出荷している。従来、半導体装置の表面
には品名やピン番号及び製品特性などを表示する文字、
数字もしくは記号などのマークが形成されている。これ
を形成する時は、シリコンウェーハなどウェーハをダイ
シングラインに沿ってダイシングしてチップに分離し、
チップをパッケージングし検査した後、製品が良品とし
て認められ特性別に分別されたのち半導体装置にマーキ
ングが行われている。
【０００３】しかし、従来ＢＧＡ(Ball Grid Array) 型
半導体装置に用いられる半導体チップとして、集積回路
などの半導体素子を内部回路として形成した主面に外部
接続端子となる導電性ボールを取り付け、この導電性ボ
ールを配線基板の配線パターンに取り付けるように搭載
するものがある。この種のチップは露出する配線部分は
保護されているが、チップは、樹脂封止されず、したが
って、半導体基板の裏面も当然保護されていない。この
ようなチップの主面が実装基板に面するように実装基板
に搭載されるのが通常である。従来の半導体装置の表面
に品名などを表示するレーザマークは、シリコンウェー
ハの裏面や素子が形成される主面などの被マーク面をＹ
ＡＧレーザなどを用いてに彫り込むことにより視認性を
得ている。シリコンへマークする場合はダメージが小さ
くなるようにドットを１つずつ繋がらないように掘り込
んで照射するのが通常である。また、表面をレーザで溶
かし込んで溶融痕をマークとすることも行われている。
半導体装置に用いられる半導体チップとして、集積回路
などの半導体素子を内部回路として形成した主面に外部
接続端子となる導電性ボールを取り付け、この導電性ボ
ールを配線基板の配線パターンに取り付けるように搭載
するものがある。この種のチップは露出する配線部分は
保護されているが、チップは、樹脂封止されず、したが
って、半導体基板の裏面も当然保護されていない。この
ようなチップの主面が実装基板に面するように実装基板
に搭載されるのが通常である。従来の半導体装置の表面
に品名などを表示するレーザマークは、シリコンウェー
ハの裏面や素子が形成される主面などの被マーク面をＹ
ＡＧレーザなどを用いてに彫り込むことにより視認性を
得ている。シリコンへマークする場合はダメージが小さ
くなるようにドットを１つずつ繋がらないように掘り込
んで照射するのが通常である。また、表面をレーザで溶
かし込んで溶融痕をマークとすることも行われている。
【０００４】図１１は、従来のマーキングプロセスを含
んだＢＧＡ型半導体装置の製造工程を示すフロー図であ
る。まず、シリコン半導体などのインゴットを用意する
（１）。この半導体インゴットを切断してウェーハを形
成する（２）。切断されたウェーハは周縁部を面取り
し、ウェーハ両面の切断面をラッピングにより平坦化す
る。平坦化されたウェーハは、水酸化ナトリウムの３％
水溶液などを用いたアルカリ洗浄を行い、ウェーハ表面
及びラッピングにより形成された加工歪み内の砥粒や削
り屑のような不純物を除去する。アルカリ洗浄されたウ
ェーハは、例えば、研磨装置により両面研磨され、研磨
後ウェーハは洗浄されて、チップを作り込むウェーハが
形成される（３）。次に、ウェーハ処理工程に入り、ウ
ェーハは、主面に集積回路などの半導体素子が形成され
る。ウェーハ裏面は、ラッピングにより荒らされてお
り、主面は集積回路などの半導体素子が形成された複数
のチップ形成領域が形成されている（４）。次に、ウェ
ーハテストを行ってチップ毎の良・不良を調べる
（５）。
んだＢＧＡ型半導体装置の製造工程を示すフロー図であ
る。まず、シリコン半導体などのインゴットを用意する
（１）。この半導体インゴットを切断してウェーハを形
成する（２）。切断されたウェーハは周縁部を面取り
し、ウェーハ両面の切断面をラッピングにより平坦化す
る。平坦化されたウェーハは、水酸化ナトリウムの３％
水溶液などを用いたアルカリ洗浄を行い、ウェーハ表面
及びラッピングにより形成された加工歪み内の砥粒や削
り屑のような不純物を除去する。アルカリ洗浄されたウ
ェーハは、例えば、研磨装置により両面研磨され、研磨
後ウェーハは洗浄されて、チップを作り込むウェーハが
形成される（３）。次に、ウェーハ処理工程に入り、ウ
ェーハは、主面に集積回路などの半導体素子が形成され
る。ウェーハ裏面は、ラッピングにより荒らされてお
り、主面は集積回路などの半導体素子が形成された複数
のチップ形成領域が形成されている（４）。次に、ウェ
ーハテストを行ってチップ毎の良・不良を調べる
（５）。
【０００５】次に、ウェーハの裏面処理を行う。裏面処
理は、裏面研磨（ＢＳＧ：ＢａｃｋＳｉｄｅ Ｇｒｉｎ
ｄ）を３回に別けて行う。初め荒く次第に細かいＢＳＧ
を行う。例えば、最初のＢＳＧ１を＃３５０、次にＢ
ＳＧ２を＃１２００、３回目のＢＳＧ３は、＃２０００
で行う（６）。ウェーハを所定の厚さにしてから、ダイ
シングラインに沿ってウェーハを切断し、チップに分離
する（７）。チップは配線基板主面に接続電極（バン
プ）を介して接続させる。この時、チップ主面は、配線
基板主面に対向し、チップ裏面は上を向いている。そし
て、チップと配線基板との間には、バンプを被覆するよ
うに、アンダーフィル樹脂がポッティングにより充填さ
れる（８）。次に、配線基板裏面に外部接続端子である
導電性ボールを取り付ける（９）。導電性ボールを取り
付けてからチップ毎にテストを行う（１０）。そして、
テストによって良品とされ特性毎に選別されたものに対
して、チップ裏面にＹＡＧレーザなどを用いて文字、数
字、記号などのマークを刻印する（１１）。最後にマー
キングされたチップは、製品としてパッキングされて出
荷される。
理は、裏面研磨（ＢＳＧ：ＢａｃｋＳｉｄｅ Ｇｒｉｎ
ｄ）を３回に別けて行う。初め荒く次第に細かいＢＳＧ
を行う。例えば、最初のＢＳＧ１を＃３５０、次にＢ
ＳＧ２を＃１２００、３回目のＢＳＧ３は、＃２０００
で行う（６）。ウェーハを所定の厚さにしてから、ダイ
シングラインに沿ってウェーハを切断し、チップに分離
する（７）。チップは配線基板主面に接続電極（バン
プ）を介して接続させる。この時、チップ主面は、配線
基板主面に対向し、チップ裏面は上を向いている。そし
て、チップと配線基板との間には、バンプを被覆するよ
うに、アンダーフィル樹脂がポッティングにより充填さ
れる（８）。次に、配線基板裏面に外部接続端子である
導電性ボールを取り付ける（９）。導電性ボールを取り
付けてからチップ毎にテストを行う（１０）。そして、
テストによって良品とされ特性毎に選別されたものに対
して、チップ裏面にＹＡＧレーザなどを用いて文字、数
字、記号などのマークを刻印する（１１）。最後にマー
キングされたチップは、製品としてパッキングされて出
荷される。
【０００６】従来の技術であるダイヤモンド砥石により
裏面研削しパッケージに組み込んだチップを図８の断面
図に示す。図８に示される半導体装置を構成するチップ
の裏面は、鏡面状態になっていてそこにはレーザマーキ
ングが施されている。図９は、マーキングが施されたチ
ップ裏面を示す平面図である。図８は、図９のＡ−Ａ′
線に沿う部分の断面図である。図１０は、図９のＢ部分
の一部を拡大した状態を示す拡大断面図である。図８に
示すように、ポリイミド樹脂板やエポキシ樹脂含浸ガラ
ス繊維積層板などが用いられる配線基板２は、主面に配
線（図示せず）が形成され、裏面には導電性ボールなど
の外部接続端子４が取り付けられている。外部接続端子
４は、主面の配線とは貫通孔などを介して電気的に接続
されている。シリコンチップ１は、集積回路などの半導
体素子が形成された主面にバンプなどの接続電極３が形
成されており、接続電極３は、配線基板２主面の配線に
はんだ接合などにより接続されている。したがって、チ
ップ１と配線基板２とは主面同士が対向しており、した
がって、チップ１裏面は上を向いている（図９参照）。
この上を向いた裏面６にＹＡＧレーザなどにより文字、
数字、記号などのマーク７が刻印されている。また、配
線基板２とチップ１の間は、エポキシ樹脂などによりア
ンダーフィル樹脂５が充填されて両者の接続部分を保護
されている。
裏面研削しパッケージに組み込んだチップを図８の断面
図に示す。図８に示される半導体装置を構成するチップ
の裏面は、鏡面状態になっていてそこにはレーザマーキ
ングが施されている。図９は、マーキングが施されたチ
ップ裏面を示す平面図である。図８は、図９のＡ−Ａ′
線に沿う部分の断面図である。図１０は、図９のＢ部分
の一部を拡大した状態を示す拡大断面図である。図８に
示すように、ポリイミド樹脂板やエポキシ樹脂含浸ガラ
ス繊維積層板などが用いられる配線基板２は、主面に配
線（図示せず）が形成され、裏面には導電性ボールなど
の外部接続端子４が取り付けられている。外部接続端子
４は、主面の配線とは貫通孔などを介して電気的に接続
されている。シリコンチップ１は、集積回路などの半導
体素子が形成された主面にバンプなどの接続電極３が形
成されており、接続電極３は、配線基板２主面の配線に
はんだ接合などにより接続されている。したがって、チ
ップ１と配線基板２とは主面同士が対向しており、した
がって、チップ１裏面は上を向いている（図９参照）。
この上を向いた裏面６にＹＡＧレーザなどにより文字、
数字、記号などのマーク７が刻印されている。また、配
線基板２とチップ１の間は、エポキシ樹脂などによりア
ンダーフィル樹脂５が充填されて両者の接続部分を保護
されている。
【０００７】
【発明が解決しようとする課題】図９に示すように、レ
ーザによりマーキングされた箇所には溝が掘られてい
る。しかし、従来技術のようにダイヤモンド砥石により
裏面研削した半導体ウェーハの表面には仕上げ研磨によ
って生じる破砕層が発生している（図１０）。この状態
でレーザを用いてマーキングを行うと、マーキングした
箇所としていない箇所とのコントラストがはっきりせず
視認性が悪くなるという問題があった。これは、裏面研
磨を行った面は、破砕層が形成されても、乱反射は少な
く、実質的に、反射光と透過光を有する鏡面状態にある
ので視認性が悪くなるものと思われる。また、破砕層
は、転位欠陥の原因の１つでもあり、また、破砕層は、
半導体素子の強度を落とす原因にもなっている。本発明
は、このような事情によりなされたものであり、裏面研
磨工程において、視認性の高いマーキング面を裏面に形
成することによりマークの視認性を高くした半導体装置
及びその製造方法を提供する。
ーザによりマーキングされた箇所には溝が掘られてい
る。しかし、従来技術のようにダイヤモンド砥石により
裏面研削した半導体ウェーハの表面には仕上げ研磨によ
って生じる破砕層が発生している（図１０）。この状態
でレーザを用いてマーキングを行うと、マーキングした
箇所としていない箇所とのコントラストがはっきりせず
視認性が悪くなるという問題があった。これは、裏面研
磨を行った面は、破砕層が形成されても、乱反射は少な
く、実質的に、反射光と透過光を有する鏡面状態にある
ので視認性が悪くなるものと思われる。また、破砕層
は、転位欠陥の原因の１つでもあり、また、破砕層は、
半導体素子の強度を落とす原因にもなっている。本発明
は、このような事情によりなされたものであり、裏面研
磨工程において、視認性の高いマーキング面を裏面に形
成することによりマークの視認性を高くした半導体装置
及びその製造方法を提供する。
【０００８】
【課題を解決するための手段】本発明は、ＢＧＡ(Ball
Grid Array) 型半導体装置に係るものであり、ダイヤモ
ンド砥石を用いずにスピンエッチャーを用いて裏面研磨
し、チップの鏡面状裏面から非常に均一な凹凸面を有し
曇りガラス状態である梨地面を裏面に形成し、この梨地
面にマーキングを行うことを特徴としている。従来生じ
ていた裏面研磨後のダメージを軽減させるので視認性の
高いマークが形成される。梨地面は、硫酸及び硝酸の混
合液を用いてエッチングを行って得られるものであり、
破砕層が形成されていないので、チップの機械的強度が
大きくなるとともにチップを薄くすることが可能にな
る。すなわち、本発明の半導体装置は、半導体素子が形
成された半導体基板を備え、主面には前記半導体素子が
形成され、裏面は、溶剤によりエッチングされて梨地面
になっており、且つこの梨地面にはマーキングが施され
ていることを第１の特徴としている。
Grid Array) 型半導体装置に係るものであり、ダイヤモ
ンド砥石を用いずにスピンエッチャーを用いて裏面研磨
し、チップの鏡面状裏面から非常に均一な凹凸面を有し
曇りガラス状態である梨地面を裏面に形成し、この梨地
面にマーキングを行うことを特徴としている。従来生じ
ていた裏面研磨後のダメージを軽減させるので視認性の
高いマークが形成される。梨地面は、硫酸及び硝酸の混
合液を用いてエッチングを行って得られるものであり、
破砕層が形成されていないので、チップの機械的強度が
大きくなるとともにチップを薄くすることが可能にな
る。すなわち、本発明の半導体装置は、半導体素子が形
成された半導体基板を備え、主面には前記半導体素子が
形成され、裏面は、溶剤によりエッチングされて梨地面
になっており、且つこの梨地面にはマーキングが施され
ていることを第１の特徴としている。
【０００９】また、本発明の半導体装置は、主面には半
導体素子が形成され、裏面には溶剤によりエッチングさ
れて梨地面が形成されており、且つこの梨地面にはマー
キング処理が施されている半導体基板と、第１の面に配
線が形成され、第２の面にこの配線と電気的に接続され
た外部接続端子が形成されている配線基板とを備え、前
記半導体基板はその主面に形成された接続電極を介して
前記配線に接続されていることを第２の特徴としてい
る。前記マーキング処理は、梨地面をレーザにより溶融
し溶融痕をマークとして用いるようにしても良い。本発
明の半導体装置の製造方法は、半導体ウェーハに半導体
素子を形成する工程と、前記半導体素子が形成された半
導体ウェーハ裏面に溶剤を塗布して梨地面を形成する工
程と、前記梨地面を形成してから前記半導体ウェーハを
ダイシングして複数の半導体チップを形成する工程と、
各半導体チップの梨地面にレーザによりマーキング処理
を施す工程を具備したことを特徴としている。前記溶剤
は、硫酸と硝酸の混合物であっても良い。前記混合物の
硫酸と硝酸のモル比は、４：６であるようにしても良
い。前記半導体素子が形成された半導体ウェーハ裏面に
溶剤を塗布する工程の前に研削工程を加えるようにして
も良い。前記研削工程は、２工程からなるようにしても
良い。
導体素子が形成され、裏面には溶剤によりエッチングさ
れて梨地面が形成されており、且つこの梨地面にはマー
キング処理が施されている半導体基板と、第１の面に配
線が形成され、第２の面にこの配線と電気的に接続され
た外部接続端子が形成されている配線基板とを備え、前
記半導体基板はその主面に形成された接続電極を介して
前記配線に接続されていることを第２の特徴としてい
る。前記マーキング処理は、梨地面をレーザにより溶融
し溶融痕をマークとして用いるようにしても良い。本発
明の半導体装置の製造方法は、半導体ウェーハに半導体
素子を形成する工程と、前記半導体素子が形成された半
導体ウェーハ裏面に溶剤を塗布して梨地面を形成する工
程と、前記梨地面を形成してから前記半導体ウェーハを
ダイシングして複数の半導体チップを形成する工程と、
各半導体チップの梨地面にレーザによりマーキング処理
を施す工程を具備したことを特徴としている。前記溶剤
は、硫酸と硝酸の混合物であっても良い。前記混合物の
硫酸と硝酸のモル比は、４：６であるようにしても良
い。前記半導体素子が形成された半導体ウェーハ裏面に
溶剤を塗布する工程の前に研削工程を加えるようにして
も良い。前記研削工程は、２工程からなるようにしても
良い。
【００１０】
【発明の実施の形態】以下、図面を参照して発明の実施
の形態を説明する。まず、図１乃至図７を参照して実施
例を説明する。図１は、本発明のＢＧＡ型半導体装置の
断面図、図２は、製品名などのマーキングが施された半
導体装置の裏面を示す平面図（図１は、図２のＡ−Ａ′
線に沿う部分の断面図）、図３は、図１のＢ領域を拡大
した半導体基板の断面図、図４は、半導体装置を製造す
る工程を説明するフロー図、図５は、チップが形成され
たシリコンウェーハ主面の平面図、図６は、ウェーハ裏
面を溶剤で研磨する研磨装置の概略断面図及び平面図、
図７は、マーキングを行うシステムの概略斜視図であ
る。
の形態を説明する。まず、図１乃至図７を参照して実施
例を説明する。図１は、本発明のＢＧＡ型半導体装置の
断面図、図２は、製品名などのマーキングが施された半
導体装置の裏面を示す平面図（図１は、図２のＡ−Ａ′
線に沿う部分の断面図）、図３は、図１のＢ領域を拡大
した半導体基板の断面図、図４は、半導体装置を製造す
る工程を説明するフロー図、図５は、チップが形成され
たシリコンウェーハ主面の平面図、図６は、ウェーハ裏
面を溶剤で研磨する研磨装置の概略断面図及び平面図、
図７は、マーキングを行うシステムの概略斜視図であ
る。
【００１１】この実施例のＢＧＡ型半導体装置１０は、
図１に示される。ポリイミド樹脂板やエポキシ樹脂含浸
ガラス繊維積層板などが用いられる配線基板１２は、主
面に配線（図示せず）が形成され、裏面にははんだボー
ルなどの外部接続端子１４が取り付けられている。外部
接続端子１４は、主面の配線とは貫通孔などを介して電
気的に接続されている。シリコンウェーハから形成され
たチップ１１は、集積回路などの半導体素子が形成され
た主面に金バンプなどの接続電極１３が形成されてお
り、接続電極１３は、配線基板１２主面の配線にはんだ
接合などにより接続されている。したがって、チップ１
１と配線基板１２とは主面同士が対向しており、したが
って、チップ１１裏面は上を向いている。この上を向い
た裏面１６にＹＡＧレーザなどにより文字、数字、記号
などのマーク１７が刻印されている（図２参照）。ま
た、配線基板１２とチップ１１の間には、エポキシ樹脂
などによりアンダーフィル樹脂封止体１５が充填されて
両者の接続部を保護している。図２に示すように裏面１
６は、梨地面になっていて、ここにマーク１７が形成さ
れているので非常に視認性が高い。
図１に示される。ポリイミド樹脂板やエポキシ樹脂含浸
ガラス繊維積層板などが用いられる配線基板１２は、主
面に配線（図示せず）が形成され、裏面にははんだボー
ルなどの外部接続端子１４が取り付けられている。外部
接続端子１４は、主面の配線とは貫通孔などを介して電
気的に接続されている。シリコンウェーハから形成され
たチップ１１は、集積回路などの半導体素子が形成され
た主面に金バンプなどの接続電極１３が形成されてお
り、接続電極１３は、配線基板１２主面の配線にはんだ
接合などにより接続されている。したがって、チップ１
１と配線基板１２とは主面同士が対向しており、したが
って、チップ１１裏面は上を向いている。この上を向い
た裏面１６にＹＡＧレーザなどにより文字、数字、記号
などのマーク１７が刻印されている（図２参照）。ま
た、配線基板１２とチップ１１の間には、エポキシ樹脂
などによりアンダーフィル樹脂封止体１５が充填されて
両者の接続部を保護している。図２に示すように裏面１
６は、梨地面になっていて、ここにマーク１７が形成さ
れているので非常に視認性が高い。
【００１２】図３を見ると、チップ１１の裏面１６は、
梨地面になっている。この面は、非常に均一に凹凸面が
形成されているので、入射光が乱反射することが多くな
り、くもりガラス状になるのでここにマークを形成する
と鏡面にあるマークに比べて視認性が著しく向上する。
ここで、金属表面処理技術によると、表面の光沢度が７
０以上の場合は、金属光沢面といい、光沢度が２０以下
の乱反射が多い場合は梨地面と称している。この実施例
では、ウェーハ裏面の仕上げ研磨に砥石を用いずに、あ
るいは前処理として砥石を用いてから溶剤を用いたスピ
ンエッチャーで裏面を仕上げ研磨することにより梨地面
を得ている。梨地面に製品名などのマーキングを施すの
で、マーキングした箇所としない箇所とのコントラスト
を上げることができる。また、裏面研磨に溶剤を用いる
ことにより砥石による研磨で発生する破砕層をなくすこ
とができるのでチップの強度を向上させることができ
る。
梨地面になっている。この面は、非常に均一に凹凸面が
形成されているので、入射光が乱反射することが多くな
り、くもりガラス状になるのでここにマークを形成する
と鏡面にあるマークに比べて視認性が著しく向上する。
ここで、金属表面処理技術によると、表面の光沢度が７
０以上の場合は、金属光沢面といい、光沢度が２０以下
の乱反射が多い場合は梨地面と称している。この実施例
では、ウェーハ裏面の仕上げ研磨に砥石を用いずに、あ
るいは前処理として砥石を用いてから溶剤を用いたスピ
ンエッチャーで裏面を仕上げ研磨することにより梨地面
を得ている。梨地面に製品名などのマーキングを施すの
で、マーキングした箇所としない箇所とのコントラスト
を上げることができる。また、裏面研磨に溶剤を用いる
ことにより砥石による研磨で発生する破砕層をなくすこ
とができるのでチップの強度を向上させることができ
る。
【００１３】次に、図４を参照してこの実施例のマーキ
ングプロセスを含んだＢＧＡ型半導体装置の製造工程を
説明する。まず、シリコン半導体などのインゴットを用
意する（１）。この半導体インゴットを切断してウェー
ハを形成する（２）。切断されたウェーハは周縁部を面
取りし、ウェーハ両面の切断面をラッピングにより平坦
化する。平坦化されたウェーハは、水酸化ナトリウムの
３％水溶液などを用いたアルカリ洗浄を行い、ウェーハ
表面及びラッピングにより形成された加工歪み内の砥粒
や削り屑のような不純物を除去する。アルカリ洗浄され
たウェーハは、例えば、研磨装置により両面研磨され、
研磨後ウェーハは洗浄されて、チップを作り込む厚さ７
５０μｍ程度のウェーハが形成される（３）。次に、ウ
ェーハ処理工程に入り、ウェーハは、主面に集積回路な
どの半導体素子が形成される。ウェーハ裏面は、ラッピ
ングにより荒らされており、主面は集積回路などの半導
体素子が形成された複数のチップ形成領域が形成されて
いる（４）。図５は、工程（４）までの処理が終了した
ウェーハの主面を示す平面図である。ウェーハ主面には
複数のチップ領域が形成されており、裏面はラッピング
により荒れた状態になっている。
ングプロセスを含んだＢＧＡ型半導体装置の製造工程を
説明する。まず、シリコン半導体などのインゴットを用
意する（１）。この半導体インゴットを切断してウェー
ハを形成する（２）。切断されたウェーハは周縁部を面
取りし、ウェーハ両面の切断面をラッピングにより平坦
化する。平坦化されたウェーハは、水酸化ナトリウムの
３％水溶液などを用いたアルカリ洗浄を行い、ウェーハ
表面及びラッピングにより形成された加工歪み内の砥粒
や削り屑のような不純物を除去する。アルカリ洗浄され
たウェーハは、例えば、研磨装置により両面研磨され、
研磨後ウェーハは洗浄されて、チップを作り込む厚さ７
５０μｍ程度のウェーハが形成される（３）。次に、ウ
ェーハ処理工程に入り、ウェーハは、主面に集積回路な
どの半導体素子が形成される。ウェーハ裏面は、ラッピ
ングにより荒らされており、主面は集積回路などの半導
体素子が形成された複数のチップ形成領域が形成されて
いる（４）。図５は、工程（４）までの処理が終了した
ウェーハの主面を示す平面図である。ウェーハ主面には
複数のチップ領域が形成されており、裏面はラッピング
により荒れた状態になっている。
【００１４】次に、ウェーハテストを行ってチップ毎の
良品・不良品を調べる（５）。その後、ウェーハの裏面
処理を行う。裏面処理は、この実施例では、２回の裏面
研磨（ＢＳＧ１、ＢＳＧ２）を行ってから溶剤による裏
面エッチングを１回行う。裏面研磨（ＢＳＧ）は、初め
荒く次に細かいＢＳＧを行う。例えば、最初のＢＳＧ１
を＃３５０、次にＢＳＧ２を＃１２００で行う
（６）。図６は、ウェーハ裏面を溶剤により研磨する研
磨装置である。研磨装置内において、例えば、８インチ
（１９．２ｃｍ）のウェーハ２０は、回転され、その周
辺に配置された３つの支持体１８と、ウェーハ２０の下
から吹き上げられる窒素ガス（Ｎ2 ）１９に支持されて
いる。窒素ガス１９は、ウェーハ２０の主面及び周縁の
側面に沿って外方へ抜けていくようになっている。この
回転するウェーハ２０の裏面に溶剤２１がエッチャント
として均一に注がれ、裏面がエッチングされていく。エ
ッチングは、まず炭素などの不純物を溶かし除去し次第
に結晶面を研磨していくので、非常に均一な凹凸面が形
成されていくものと思われる。この実施例では１０μｍ
研磨するのに３０秒から２分半の時間を要し、大体３０
〜５０μｍ程度までは研磨することができる。エッチン
グの速度の違いによって梨地面もしくは金属光沢面（鏡
面）が形成される。
良品・不良品を調べる（５）。その後、ウェーハの裏面
処理を行う。裏面処理は、この実施例では、２回の裏面
研磨（ＢＳＧ１、ＢＳＧ２）を行ってから溶剤による裏
面エッチングを１回行う。裏面研磨（ＢＳＧ）は、初め
荒く次に細かいＢＳＧを行う。例えば、最初のＢＳＧ１
を＃３５０、次にＢＳＧ２を＃１２００で行う
（６）。図６は、ウェーハ裏面を溶剤により研磨する研
磨装置である。研磨装置内において、例えば、８インチ
（１９．２ｃｍ）のウェーハ２０は、回転され、その周
辺に配置された３つの支持体１８と、ウェーハ２０の下
から吹き上げられる窒素ガス（Ｎ2 ）１９に支持されて
いる。窒素ガス１９は、ウェーハ２０の主面及び周縁の
側面に沿って外方へ抜けていくようになっている。この
回転するウェーハ２０の裏面に溶剤２１がエッチャント
として均一に注がれ、裏面がエッチングされていく。エ
ッチングは、まず炭素などの不純物を溶かし除去し次第
に結晶面を研磨していくので、非常に均一な凹凸面が形
成されていくものと思われる。この実施例では１０μｍ
研磨するのに３０秒から２分半の時間を要し、大体３０
〜５０μｍ程度までは研磨することができる。エッチン
グの速度の違いによって梨地面もしくは金属光沢面（鏡
面）が形成される。
【００１５】溶剤を少なくして、さらにエッチング速度
を早くすると梨地面が形成される。逆に溶剤を多くして
エッチング速度を遅くすると鏡面が形成される。エッチ
ング速度と溶剤量を適宜調整することにより必要とする
梨地面が形成される。溶剤には、例えば、硝酸（ＨＮＯ
3 ）と硫酸（Ｈ2 ＳＯ4 ）の混合液を用いることができ
る。この実施例では、硫酸と硝酸のモル比が４：６の混
合液を用いた。このエッチング処理により約７５０μｍ
の膜厚を１００μｍ〜３５０μｍ程度にすることができ
るようになった。従来の砥石のみを用いる場合には破砕
層が存在するので、２５０μｍ〜３５０μｍ程度にしか
研磨できず、あまり薄くすることは難しかった（６）。
ウェーハを所定の厚さに研磨してから、ダイシングライ
ンに沿ってウェーハを切断し、チップを形成する
（７）。チップは配線基板主面に接続電極（バンプ）を
介して接続させる。この時、チップ主面は、配線基板主
面に対向し、チップ裏面は上を向いている。
を早くすると梨地面が形成される。逆に溶剤を多くして
エッチング速度を遅くすると鏡面が形成される。エッチ
ング速度と溶剤量を適宜調整することにより必要とする
梨地面が形成される。溶剤には、例えば、硝酸（ＨＮＯ
3 ）と硫酸（Ｈ2 ＳＯ4 ）の混合液を用いることができ
る。この実施例では、硫酸と硝酸のモル比が４：６の混
合液を用いた。このエッチング処理により約７５０μｍ
の膜厚を１００μｍ〜３５０μｍ程度にすることができ
るようになった。従来の砥石のみを用いる場合には破砕
層が存在するので、２５０μｍ〜３５０μｍ程度にしか
研磨できず、あまり薄くすることは難しかった（６）。
ウェーハを所定の厚さに研磨してから、ダイシングライ
ンに沿ってウェーハを切断し、チップを形成する
（７）。チップは配線基板主面に接続電極（バンプ）を
介して接続させる。この時、チップ主面は、配線基板主
面に対向し、チップ裏面は上を向いている。
【００１６】そして、チップと配線基板との間には、バ
ンプを被覆するように、アンダーフィル樹脂がポッティ
ングにより充填される（８）。次に、配線基板裏面に外
部接続端子である導電性ボールを取り付ける（９）。導
電性ボールを取り付けてからチップ毎にテストを行う
（１０）。そして、テストによって良品とされたものに
対して、チップ裏面にＹＡＧレーザなどを用いて文字、
数字、記号などのマークを刻印する（１１）。最後にマ
ーキングされたチップは、製品としてパッキングされて
出荷される。
ンプを被覆するように、アンダーフィル樹脂がポッティ
ングにより充填される（８）。次に、配線基板裏面に外
部接続端子である導電性ボールを取り付ける（９）。導
電性ボールを取り付けてからチップ毎にテストを行う
（１０）。そして、テストによって良品とされたものに
対して、チップ裏面にＹＡＧレーザなどを用いて文字、
数字、記号などのマークを刻印する（１１）。最後にマ
ーキングされたチップは、製品としてパッキングされて
出荷される。
【００１７】次に、図７を参照してチップに対するマー
キング方法を説明する。本発明は、裏面研削されたウェ
ーハをチップにダイシングしてから各チップに対してマ
ーキングを行うものである。裏面研削されたチップ１１
の裏面１６は、梨地面を有している。複数のチップ１１
は、トレイ２２に配列されて加工テーブル２６上に載置
されている。加工テーブル２６の近辺にはＹＡＧレーザ
又はＳＨＧレーザなどのレーザ装置２４及びチップ１１
の状態を測定し検知するモニター装置２７が配置されて
いる。また、モニター装置２７のモニター結果に基づい
てレーザ装置２４を制御する制御装置２３も加工テーブ
ル２６に近接して配置されている。文字、数字、記号な
どのマークは、加工テーブル２６を縦横に移動させなが
らレーザ光２５をチップ１１の裏面１６に照射して形成
される。モニター装置２７によりレーザにより溶かされ
て平坦化した照射部分の高さを測定し、この測定結果に
基づいてレーザ光の強度を検知しする。この検知結果を
制御装置２３にフィードバックし、これを基にしてレー
ザ装置２４の出力を調整する。この方法によりレーザ出
力を任意に調整することができ、所望の厚さに溶融層を
得ることができる。
キング方法を説明する。本発明は、裏面研削されたウェ
ーハをチップにダイシングしてから各チップに対してマ
ーキングを行うものである。裏面研削されたチップ１１
の裏面１６は、梨地面を有している。複数のチップ１１
は、トレイ２２に配列されて加工テーブル２６上に載置
されている。加工テーブル２６の近辺にはＹＡＧレーザ
又はＳＨＧレーザなどのレーザ装置２４及びチップ１１
の状態を測定し検知するモニター装置２７が配置されて
いる。また、モニター装置２７のモニター結果に基づい
てレーザ装置２４を制御する制御装置２３も加工テーブ
ル２６に近接して配置されている。文字、数字、記号な
どのマークは、加工テーブル２６を縦横に移動させなが
らレーザ光２５をチップ１１の裏面１６に照射して形成
される。モニター装置２７によりレーザにより溶かされ
て平坦化した照射部分の高さを測定し、この測定結果に
基づいてレーザ光の強度を検知しする。この検知結果を
制御装置２３にフィードバックし、これを基にしてレー
ザ装置２４の出力を調整する。この方法によりレーザ出
力を任意に調整することができ、所望の厚さに溶融層を
得ることができる。
【００１８】
【発明の効果】本発明は、以上の構成により、チップ裏
面には梨地面が形成されているので、表面の反射を無く
してコントラストの良いマークが得られる。また、砥石
による裏面研磨を行わないか前処理のみを砥石で行う裏
面研磨を実施するので破砕層が形成されずチップの強度
が向上する。また、従来行われている裏面処理の一部を
溶剤による研磨に置き換えるのみであるので工程数が増
大することはない。
面には梨地面が形成されているので、表面の反射を無く
してコントラストの良いマークが得られる。また、砥石
による裏面研磨を行わないか前処理のみを砥石で行う裏
面研磨を実施するので破砕層が形成されずチップの強度
が向上する。また、従来行われている裏面処理の一部を
溶剤による研磨に置き換えるのみであるので工程数が増
大することはない。
【図１】本発明のＢＧＡ型半導体装置の断面図。
【図２】製品名などのマーキングが施された半導体装置
の裏面を示す平面図（図１は、図２のＡ−Ａ′線に沿う
部分の断面図が図１である）。
の裏面を示す平面図（図１は、図２のＡ−Ａ′線に沿う
部分の断面図が図１である）。
【図３】図１のマーキングされた部分を拡大した半導体
基板の断面図。
基板の断面図。
【図４】本発明の半導体装置を製造する工程を説明する
フロー図。
フロー図。
【図５】本発明のチップが形成されたシリコンウェーハ
主面の平面図。
主面の平面図。
【図６】本発明のウェーハ裏面を溶剤で研磨する研磨装
置の概略断面図及び平面図。
置の概略断面図及び平面図。
【図７】本発明のマーキングを行うシステムの概略斜視
図。
図。
【図８】従来の技術であるダイヤモンド砥石により裏面
研削しパッケージに組み込んだチップの断面図。
研削しパッケージに組み込んだチップの断面図。
【図９】従来のマーキングが施されたチップ裏面を示す
平面図。
平面図。
【図１０】図９のＢ部分の一部を拡大した状態を示す拡
大断面図。
大断面図。
【図１１】従来のマーキングプロセスを含んだＢＧＡ型
半導体装置の製造工程を示すフロー図。
半導体装置の製造工程を示すフロー図。
１、１１・・・チップ、 ２、１２・・・配線基板、
３、１３・・・接続電極、 ４、１４・・・外部接続
端子、５、１５・・・アンダーフィル樹脂、 ６、１
６・・・チップ裏面、７、１７・・・マーク、１０・・
・半導体装置、 １８・・・支持具、 １９・・・
窒素ガス、２０・・・ウェーハ、 ２１・・・溶剤
（エッチャント）、２２・・・トレイ、 ２３・・・
制御装置、 ２４・・・レーザ装置。２５・・・レー
ザ光、 ２６・・・加工テーブル、２７・・・モニタ
ー装置。
３、１３・・・接続電極、 ４、１４・・・外部接続
端子、５、１５・・・アンダーフィル樹脂、 ６、１
６・・・チップ裏面、７、１７・・・マーク、１０・・
・半導体装置、 １８・・・支持具、 １９・・・
窒素ガス、２０・・・ウェーハ、 ２１・・・溶剤
（エッチャント）、２２・・・トレイ、 ２３・・・
制御装置、 ２４・・・レーザ装置。２５・・・レー
ザ光、 ２６・・・加工テーブル、２７・・・モニタ
ー装置。
Claims (6)
- 【請求項１】 半導体素子が形成された半導体基板を備
え、主面には前記半導体素子が形成され、裏面は、溶剤
によりエッチングされて梨地面になっており、この梨地
面にはマーキングが施されていることを特徴とする半導
体装置。 - 【請求項２】 主面には半導体素子が形成され、裏面に
は溶剤によりエッチングされて梨地面が形成されてお
り、この梨地面にはマーキング処理が施されている半導
体基板と、第１の面に配線が形成され、第２の面にこの
配線と電気的に接続された外部接続端子が形成されてい
る配線基板とを備え、前記半導体基板はその主面に形成
された接続電極を介して前記配線に接続されていること
を特徴とする半導体装置。 - 【請求項３】 前記マーキング処理は、梨地面をレーザ
により溶融し溶融痕をマークとして用いることを特徴と
する請求項１又は請求項２に記載の半導体装置。 - 【請求項４】 半導体ウェーハに半導体素子を形成する
工程と、前記半導体素子が形成された半導体ウェーハ裏
面に溶剤を塗布して梨地面を形成する工程と、前記梨地
面を形成してから前記半導体ウェーハをダイシングして
複数の半導体チップに分離する工程と、各半導体チップ
の梨地面にレーザによりマーキング処理を施す工程を具
備したことを特徴とする半導体装置の製造方法。 - 【請求項５】 前記溶剤は、硫酸と硝酸の混合物である
ことを特徴とする請求項４に記載の半導体装置の製造方
法。 - 【請求項６】 前記混合物の硫酸と硝酸のモル比は、
４：６であることを特徴とする請求項５に記載の半導体
装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25874199A JP2001085285A (ja) | 1999-09-13 | 1999-09-13 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25874199A JP2001085285A (ja) | 1999-09-13 | 1999-09-13 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001085285A true JP2001085285A (ja) | 2001-03-30 |
Family
ID=17324448
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25874199A Pending JP2001085285A (ja) | 1999-09-13 | 1999-09-13 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001085285A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002353347A (ja) * | 2001-05-24 | 2002-12-06 | Oki Electric Ind Co Ltd | 半導体装置、及びその製造方法 |
| JP2006006848A (ja) * | 2004-06-29 | 2006-01-12 | Heiwa Corp | 制御回路基板の保護カバー |
| US7279792B2 (en) | 2004-01-19 | 2007-10-09 | Casio Micronics Co., Ltd | Semiconductor device and method of manufacturing same |
| KR100783257B1 (ko) * | 2003-03-28 | 2007-12-06 | 스미토모덴키고교가부시키가이샤 | 표리 식별한 직사각형 질화물 반도체 기판 |
| US7830011B2 (en) | 2004-03-15 | 2010-11-09 | Yamaha Corporation | Semiconductor element and wafer level chip size package therefor |
| WO2016129305A1 (ja) * | 2015-02-10 | 2016-08-18 | 浜松ホトニクス株式会社 | 検査装置及び検査方法 |
| JPWO2021049400A1 (ja) * | 2019-09-12 | 2021-03-18 |
-
1999
- 1999-09-13 JP JP25874199A patent/JP2001085285A/ja active Pending
Cited By (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002353347A (ja) * | 2001-05-24 | 2002-12-06 | Oki Electric Ind Co Ltd | 半導体装置、及びその製造方法 |
| KR100783257B1 (ko) * | 2003-03-28 | 2007-12-06 | 스미토모덴키고교가부시키가이샤 | 표리 식별한 직사각형 질화물 반도체 기판 |
| US7279792B2 (en) | 2004-01-19 | 2007-10-09 | Casio Micronics Co., Ltd | Semiconductor device and method of manufacturing same |
| US7830011B2 (en) | 2004-03-15 | 2010-11-09 | Yamaha Corporation | Semiconductor element and wafer level chip size package therefor |
| JP2006006848A (ja) * | 2004-06-29 | 2006-01-12 | Heiwa Corp | 制御回路基板の保護カバー |
| CN107210244A (zh) * | 2015-02-10 | 2017-09-26 | 浜松光子学株式会社 | 检查装置及检查方法 |
| WO2016129305A1 (ja) * | 2015-02-10 | 2016-08-18 | 浜松ホトニクス株式会社 | 検査装置及び検査方法 |
| US10312166B2 (en) | 2015-02-10 | 2019-06-04 | Hamamatsu Photonics K.K. | Inspection system and inspection method |
| TWI676810B (zh) * | 2015-02-10 | 2019-11-11 | 日商濱松赫德尼古斯股份有限公司 | 檢查裝置及檢查方法 |
| US10607900B2 (en) | 2015-02-10 | 2020-03-31 | Hamamatsu Photonics K.K. | Inspection system and inspection method |
| CN111564384A (zh) * | 2015-02-10 | 2020-08-21 | 浜松光子学株式会社 | 检查装置及检查方法 |
| TWI721583B (zh) * | 2015-02-10 | 2021-03-11 | 日商濱松赫德尼古斯股份有限公司 | 檢查裝置及檢查方法 |
| CN111564384B (zh) * | 2015-02-10 | 2023-04-18 | 浜松光子学株式会社 | 检查装置及检查方法 |
| JPWO2021049400A1 (ja) * | 2019-09-12 | 2021-03-18 | ||
| WO2021049400A1 (ja) * | 2019-09-12 | 2021-03-18 | 株式会社村田製作所 | 電子部品モジュール、および、電子部品モジュールの製造方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6261919B1 (en) | Semiconductor device and method of manufacturing the same | |
| JP3530158B2 (ja) | 半導体装置及びその製造方法 | |
| US6043564A (en) | Semiconductor device having ball-bonded pads | |
| KR0143951B1 (ko) | 플라스틱으로 팩키지된 모듈로부터 원래의 반도체 칩을 복구하는 방법 | |
| US6841454B2 (en) | Chip-like electronic components, a method of manufacturing the same, a pseudo wafer therefor and a method of manufacturing thereof | |
| US20030092252A1 (en) | Chip-like electronic components, a method of manufacturing the same, a pseudo wafer therefor and a method of manufacturing thereof | |
| JP2000003889A (ja) | 半導体ウエハおよび半導体装置の製造方法 | |
| US9240398B2 (en) | Method for producing image pickup apparatus and method for producing semiconductor apparatus | |
| US7279792B2 (en) | Semiconductor device and method of manufacturing same | |
| JP2008028325A (ja) | 半導体装置の製造方法 | |
| JP2007165706A (ja) | 半導体集積回路装置の製造方法 | |
| KR20010096521A (ko) | 반도체 장치 및 그 제조 방법 및 반도체 칩 및 그 제조 방법 | |
| JP2001085285A (ja) | 半導体装置及びその製造方法 | |
| JP2010010514A (ja) | 半導体装置の製造方法及び半導体装置 | |
| JP2005340431A (ja) | 半導体装置の製造方法 | |
| JP2011054630A (ja) | 検査用プローブおよび検査用プローブの製造方法 | |
| JP4117603B2 (ja) | チップ状電子部品の製造方法、並びにその製造に用いる疑似ウェーハの製造方法 | |
| JP2000183218A (ja) | Ｉｃパッケージの製造方法 | |
| JP3970849B2 (ja) | 半導体装置，半導体装置の製造方法及び、半導体装置の検査方法 | |
| KR20060085848A (ko) | 뒷면 연마 후 범프 형성 공정을 포함하는 반도체 웨이퍼제조 방법 | |
| WO2007049356A1 (ja) | 半導体装置およびその製造方法 | |
| JP2002231659A (ja) | 半導体装置の製造方法 | |
| US20040000714A1 (en) | Semiconductor device and manufacturing method therefor | |
| JP2001068603A (ja) | 半導体装置及びその製造方法 | |
| JPH02184063A (ja) | 半導体装置及びその製造方法 |