KR101825232B1 - 반도체 메모리 디바이스에서 어레이 교란의 영향을 감소시키는 기술 - Google Patents

반도체 메모리 디바이스에서 어레이 교란의 영향을 감소시키는 기술 Download PDF

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Abstract

반도체 메모리 디바이스에서 어레이 교란의 영향을 감소시키는 기술이 개시된다. 하나의 특정 예시적인 실시예에서, 본 기술은 적어도 부분적으로 활성 동작의 빈도(frequency)에 기초하여 반도체 메모리 디바이스에 대한 리프레시 속도를 증가시킴으로써 반도체 메모리 디바이스에서 어레이 교란의 영향을 감소시키는 방법으로 실현될 수 있다. 본 방법은 제 1 서브어레이 어드레스와 연관된 메모리 셀의 제 1 논리 서브어레이에 제 1 리프레시 동작을 수행하기 위해 제 1 서브어레이 어드레스를 포함하는 제 1 리프레시 명령을 수신하는 단계를 포함할 수 있다. 본 방법은 또한 제 2 서브어레이 어드레스와 연관된 메모리 셀의 제 2 논리 서브어레이에 제 2 리프레시 동작을 수행하기 위해 제 2 서브어레이 어드레스를 포함하는 제 2 리프레시 명령을 수신하는 단계를 더 포함할 수 있고, 여기서 제 2 리프레시 명령은 제 1 리프레시 명령의 수신으로부터 일정 시간 기간 후에 수신된다. 본 방법은 이 시간 기간 동안 다수의 동시 리프레시 동작을 수행하는 단계를 더 포함할 수 있다.

Description

반도체 메모리 디바이스에서 어레이 교란의 영향을 감소시키는 기술{TECHNIQUES FOR REDUCING IMPACT OF ARRAY DISTURBS IN A SEMICONDUCTOR MEMORY DEVICE}
본 발명은 일반적으로 반도체 메모리 디바이스에 관한 것으로, 보다 상세하게는 반도체 메모리 디바이스에서 어레이 교란의 영향을 감소시키는 기술에 관한 것이다.
성능을 개선시키고, 누설 전류를 감소시키며 전체 스케일을 향상시키는 기술, 물질 및 디바이스를 사용하여 개선된 집적 회로를 사용 및/또는 제조하려는 경향이 지속되고 있다. 절연체 상의 반도체(SOI: semiconductor-on-insulator)는 이러한 집적 회로를 제조하는데 사용될 수 있는 물질이다. 이러한 집적 회로는 SOI 디바이스라고 알려져 있고 예를 들어 부분적으로 결핍된(PD: partially depleted) 디바이스, 완전히 결핍된(FD: fully depleted) 디바이스, 복수의 게이트 디바이스(예를 들어, 더블 또는 트리플 게이트) 및 Fin-FET 디바이스를 포함할 수 있다.
반도체 메모리 디바이스는 전기 전하들을 저장할 수 있는 전기적으로 플로우팅 바디(floating body)를 포함할 수 있다. 또한 반도체 메모리 디바이스는 이산 커패시터에 전하를 저장할 수 있다. 전기적으로 플로우팅 바디 또는 이산 커패시터에 저장된 전기 전하는 논리 하이 또는 이진(binary) "1" 데이터 상태 또는 논리 로우 또는 이진 "0" 데이터 상태를 나타낼 수 있다. 또한 반도체 메모리 디바이스는 절연체 상의 반도체(SOI) 기판, 벌크 기판(예를 들어, 바디 절연을 가능하게 하는), 국부 절연체 상의 반도체(SOI) 및/또는 3-D 디바이스로 제조될 수 있다. 예를 들어, 반도체 메모리 디바이스는 3-D 디바이스(예를 들어, 복수의 게이트 디바이스, Fin-FET, 리세스(recessed)된 게이트 및 필라(pillar))로 제조될 수 있다.
하나의 종래의 기술에서, 하나 이상의 메모리 트랜지스터를 구비하는 반도체 메모리 디바이스의 메모리 셀은 메모리 트랜지스터의 임계 전압 이상의 바이어스(bias)를 메모리 트랜지스터의 게이트로 인가하고 메모리 트랜지스터의 드레인 영역으로 바이어스를 인가하는 것에 의해 판독될 수 있다. 그리하여, 종래의 판독 기술은 메모리 셀의 상태를 결정하기 위해 메모리 트랜지스터의 게이트에 바이어스를 인가하는 것에 응답하여 제공/생성된 채널 전류의 양을 감지한다. 예를 들어, 메모리 셀의 전기적으로 플로우팅 바디 영역은 2개 이상의 상이한 논리 상태에 대응하는 2개 이상의 상이한 전류 상태(예를 들어, 2개의 상이한 전류 조건/상태는 2개의 상이한 논리 상태, 즉 이진 "0" 데이터 상태와 이진 "1" 데이터 상태에 대응한다)를 가질 수 있다.
또한, N 채널 유형의 메모리 트랜지스터를 구비하는 메모리 셀에 대한 종래의 기록 기술은 일반적으로 채널 충돌 이온화에 의하여, 밴드 대 밴드 터널링(게이트 유도된 드레인 누설 "GIDL) 또는 직접 주입에 의하여, 다수 전하 캐리어(majority charge carrier)를 초과 생성한다. 다수 전하 캐리어는 예를 들어 백 게이트 펄싱(back gate pulsing)을 사용하여 드레인측 홀 제거, 소스측 홀 제거, 또는 드레인 및 소스 홀 제거를 통해 제거될 수 있다.
종종, 종래의 판독 및/또는 기록 기술은 메모리 디바이스에서 선택되지 않은 행에 있는 메모리 셀에 교란을 야기할 수 있는 상대적으로 큰 전력 소비와 큰 전압 스윙(swing)을 야기할 수 있다. 또한, 판독 및 기록 동작 동안 양 및 음의 게이트 바이어스 사이의 펄싱이 메모리 디바이스에서 메모리 셀의 바디 영역에 전하 캐리어의 순 양(net quantity)을 감소시켜 이에 의해 메모리 셀에 저장된 데이터를 점차적으로 제거할 수 있다. 메모리 셀 트랜지스터의 게이트에 음의 전압이 인가되어 음의 게이트 바이어스를 야기하는 경우에, 게이트 아래 소수 전하 캐리어(minority charge carrier)의 채널이 제거될 수 있다. 그러나, 소수 전하 캐리어 중 일부는 경계면 결함에 "트랩(trapped)"되어 유지될 수 있다. 트랩된 소수 전하 캐리어의 일부는 게이트로 끌려올 수 있는 다수 전하 캐리어와 재결합할 수 있고, 플로우팅 바디 영역에 위치된 다수 전하 캐리어의 순 전하(net charge)는 시간에 따라 감소할 수 있다. 이 현상은 전하 펌핑을 특징으로 할 수 있고 이는 전하 캐리어의 순 양이 메모리 셀에서 감소될 수 있어 이에 의해 메모리 셀에 저장된 데이터를 점차적으로 제거할 수 있어서 문제시 된다.
추가적으로, 종래의 판독 및/또는 기록 기술은 하나 이상의 선택되지 않은 메모리 셀에서 교란을 야기할 수 있다(예를 들어, 메모리 셀에 저장된 데이터의 상태에 영향을 미칠 수 있다). 예를 들어, 복수의 메모리 셀이 공통 소스 라인(SL: source line)에 연결될 수 있다. 단일 메모리 셀이 판독 및/또는 기록 동작을 위해 선택될 수 있으나, 소스 라인(SL)에 연결된 모든 메모리 셀이 소스 라인(SL)에 인가된 전압을 수신할 수 있다. 그러므로, 소스 라인(SL)에 연결된 하나 이상의 선택되지 않은 메모리 셀이 소스 라인(SL)에 인가된 전압에 의해 교란될 수 있다(예를 들어, 메모리 셀에 저장된 전하의 양에 영향을 미칠 수 있다).
다른 종래의 판독 및 기록 기술에서, 복수의 데이터 저장 커패시터는 워드 라인(WL: word line)에 의해 제어되는 하나 이상의 대응하는 액세스 트랜지스터에 의해 공통 비트 라인(BL: bit line)으로부터 분리될 수 있다. 종래의 판독 및 기록 동작에서는 비트 라인 전압에 있어서 워드 라인(WL) 대 워드 라인(WL)의 결합과 파동이 선택되지 않은 데이터 저장 커패시터의 전하 손실율을 증가시킬 수 있다.
전술된 바에 따라 반도체 메모리 디바이스로부터 판독하거나 및/또는 이에 기록하는 종래의 기술과 연관된 중요한 문제와 단점이 있을 수 있다는 것을 이해할 수 있을 것이다.
반도체 메모리 디바이스에서 어레이 교란의 영향을 감소시키는 기술이 개시된다. 하나의 특정 예시적인 실시예에서, 본 기술은 적어도 부분적으로 활성 동작(active operation)의 빈도(frequency)에 기초하여 반도체 메모리 디바이스에 대한 리프레시 속도(refresh rate)를 증가시킴으로써 반도체 메모리 디바이스에서 어레이 교란의 영향을 감소시키는 방법으로 실현될 수 있다. 본 방법은 제 1 서브어레이 어드레스와 연관된 메모리 셀의 제 1 논리 서브어레이(logical subarray)에 제 1 리프레시 동작을 수행하기 위해 제 1 서브어레이 어드레스를 포함하는 제 1 리프레시 명령을 수신하는 단계를 포함할 수 있다. 본 방법은 또한 제 2 서브어레이 어드레스와 연관된 메모리 셀의 제 2 논리 서브어레이에 제 2 리프레시 동작을 수행하기 위해 제 2 서브어레이 어드레스를 포함하는 제 2 리프레시 명령을 수신하는 단계를 더 포함할 수 있으며, 여기서 제 2 리프레시 명령은 제 1 리프레시 명령의 수신으로부터 일정 시간 기간 후에 수신된다. 본 방법은 이 시간 시간 동안 다수의 동시 리프레시 동작(concurrent refresh operation)을 수행하는 단계를 더 포함할 수 있다.
이 특정 예시적인 실시예의 다른 측면에 따르면, 동시 리프레시 동작의 수는 적어도 부분적으로 이 시간 기간 동안 수행되는 활성 서브어레이 어드레스를 포함하는 활성 동작의 수에 기초할 수 있으며, 여기서 활성 동작은 하나 이상의 서브어레이 어드레스에 액세스할 수 있다.
이 특정 예시적인 실시예의 추가 측면에 따르면, 수행되는 동시 리프레시 동작의 수는 적어도 부분적으로 메모리 셀의 복수의 뱅크 내 복수의 서브 어레이의 수에 기초할 수 있다.
이 특정 예시적인 실시예의 추가적인 측면에 따르면, 활성 동작의 활성 서브어레이 어드레스가 제 1 동시 리프레시 동작의 리프레시 서브어레이 어드레스와 동일한 경우에, 리프레시 서브어레이 어드레스가 충돌 버퍼(clash buffer)에 저장될 수 있다.
이 특정 예시적인 실시예의 다른 측면에 따르면, 충돌 버퍼에 저장된 리프레시 서브어레이 어드레스는 제 2 동시 리프레시 동작에 사용될 수 있고, 제 1 동시 리프레시 동작은 제 2 동시 리프레시 동작보다 다른 서브어레이 어드레스에 수행될 수 있다.
이 특정 예시적인 실시예의 추가 측면에 따르면, 본 방법은 제 2 동시 리프레시 동작이 충돌 버퍼에 저장된 리프레시 서브어레이 어드레스에 수행될 수 있을 때 충돌 버퍼를 소거(clearing)하는 단계를 더 포함할 수 있다.
이 특정 예시적인 실시예의 추가적인 측면에 따르면, 본 방법은 충돌 버퍼에 저장된 서브어레이 어드레스에 대한 제 1 리프레시 동작과 제 2 리프레시 동작 중 적어도 하나의 동작을 완료한 때에 충돌 버퍼를 소거하는 단계를 더 포함할 수 있다.
이 특정 예시적인 실시예의 또 다른 측면에 따르면, 충돌 버퍼에 저장된 리프레시 서브어레이 어드레스는 제 2 리프레시 동작을 위한 제 2 서브어레이 어드레스에 사용될 수 있다.
이 특정 예시적인 실시예의 다른 측면에 따르면, 동시 리프레시 동작은 동시 리프레시 서브어레이 카운터와 래치에 저장된 서브어레이 어드레스에 수행될 수 있다.
다른 특정 예시적인 실시예에서, 본 기술은 하나 이상의 활성 동작과 병행하여 동시 리프레시 동작을 수행함으로써 하나 이상의 리프레시 명령을 수신하는 반도체 메모리 디바이스에 대한 리프레시 속도를 증가시키는 방법으로 실현될 수 있다. 본 방법은 제 1 서브어레이 어드레스와 연관된 메모리 셀의 제 1 논리 서브어레이에 제 1 리프레시 동작을 수행하기 위해 제 1 서브어레이 어드레스를 포함하는 제 1 리프레시 명령을 수신하는 단계를 포함할 수 있다. 본 방법은 또한 제 2 서브어레이 어드레스와 연관된 메모리 셀의 제 2 논리적 서브어레이에 제 2 리프레시 동작을 수행하기 위해 제 2 서브어레이 어드레스를 포함하는 제 2 리프레시 명령을 수신하는 단계를 더 포함할 수 있으며, 여기서 제 2 리프레시 명령은 제 1 리프레시 명령의 수신으로부터 일정 시간 기간 후에 수신된다. 본 방법은 이 시간 기간 동안 다수의 동시 리프레시 동작을 수행하는 단계를 더 포함할 수 있다.
이 특정 예시적인 실시예의 다른 측면에 따르면, 동시 리프레시 동작의 수는 적어도 부분적으로 이 시간 기간 동안 수행되는 활성 서브어레이 어드레스를 포함하는 활성 동작의 수에 기초할 수 있으며, 이 활성 동작은 하나 이상의 서브어레이 어드레스에 액세스할 수 있다.
이 특정 예시적인 실시예의 추가 측면에 따르면, 수행되는 동시 리프레시 동작의 수는 메모리 셀의 복수의 뱅크 내 복수의 서브어레이의 수에 적어도 부분적으로 기초할 수 있다.
이 특정 예시적인 실시예의 추가적인 측면에 따르면, 활성 동작의 활성 서브어레이 어드레스가 제 1 동시 리프레시 동작의 리프레시 서브어레이 어드레스와 동일한 경우에, 리프레시 서브어레이 어드레스가 충돌 버퍼에 저장될 수 있다.
이 특정 예시적인 실시예의 또 다른 측면에 따르면, 충돌 버퍼에 저장된 리프레시 서브어레이 어드레스는 제 2 동시 리프레시 동작에 사용될 수 있으며, 여기서 제 1 동시 리프레시 동작은 제 2 동시 리프레시 동작보다 다른 서브어레이 어드레스에 수행될 수 있다.
이 특정 예시적인 실시예의 다른 측면에 따르면, 본 방법은 제 2 동시 리프레시 동작이 충돌 버퍼에 저장된 리프레시 서브어레이 어드레스에 수행될 수 있을 때 충돌 버퍼를 소거하는 단계를 더 포함할 수 있다.
이 특정 예시적인 실시예의 추가 측면에 따르면, 본 방법은 제 1 리프레시 동작과 제 2 리프레시 동작 중 적어도 하나를 완료한 때 충돌 버퍼를 소거하는 단계를 더 포함할 수 있다.
이 특정 예시적인 실시예의 추가적인 측면에 따르면, 충돌 버퍼에 저장된 리프레시 서브어레이 어드레스는 제 2 리프레시 동작을 위한 제 2 서브어레이 어드레스에 사용될 수 있다.
이 특정 예시적인 실시예의 또 다른 측면에 따르면, 동시 리프레시 동작은 동시 리프레시 서브어레이 카운터와 래치에 저장된 서브어레이 어드레스에 수행될 수 있다.
다른 특정 예시적인 실시예에서, 본 기술은 반도체 메모리 디바이스에서 어레이 교란의 영향을 감소시키는 시스템으로 실현될 수 있다. 본 반도체 메모리 디바이스는 활성 서브어레이 어드레스에 다수의 활성 동작을 수행하기 위해 활성 서브어레이 어드레스와 관련된 제 1 활성 명령을 수신하는 수단을 포함할 수 있다. 반도체 메모리 디바이스는 또한 하나 이상의 비활성 서브어레이 어드레스에 2개의 동시 리프레시 동작들 사이에 다수의 동시 리프레시 동작을 수행하는 수단을 더 포함할 수 있고, 여기서 동시 리프레시 동작의 수는 2개의 연속하는 리프레시 동작들 사이에 수행되는 활성 동작의 수에 적어도 부분적으로 기초할 수 있다.
다른 특정 예시적인 실시예에서, 본 기술은 어레이 교란의 영향을 감소시키는 반도체 메모리 디바이스로서 실현될 수 있다. 반도체 메모리 디바이스는 행과 열의 어레이로 배열된 메모리 셀의 하나 이상의 뱅크를 구비하는 메모리 셀 어레이를 포함할 수 있으며, 여기서 메모리 셀의 하나 이상의 뱅크의 각각은 메모리 셀의 복수의 서브어레이를 포함할 수 있다. 반도체 메모리 디바이스는 또한 하나 이상의 동시 리프레시 동작을 수행하기 위하여 메모리 셀의 하나 이상의 뱅크에 하나 이상의 동시 리프레시 제어 신호를 제공하도록 구성된 메모리 셀의 하나 이상의 뱅크에 연결된 복수의 동시 리프레시 제어기를 더 포함할 수 있다.
이 특정 예시적인 실시예의 다른 측면에 따르면, 반도체 메모리 디바이스는 복수의 동시 리프레시 제어기로부터 메로리 셀의 하나 이상의 뱅크로 하나 이상의 동시 리프레시 제어 신호를 제공하도록 구성된 하나 이상의 행 어드레스 래치 및 디코더를 더 포함할 수 있다.
이 특정 예시적인 실시예의 추가 측면에 따르면, 복수의 동시 리프레시 제어기들 각각은 대응하는 행 어드레스 래치 및 디코더를 인에이블(enable)하거나 디스에이블(disable)할 수 있는 멀티플렉서 제어 신호를 생성하도록 구성될 수 있다.
이 특정 예시적인 실시예의 추가적인 측면에 따르면, 복수의 동시 리프레시 제어기들 각각은 리프레시 행 카운터를 포함할 수 있다.
이 특정 예시적인 실시예의 또 다른 측면에 따르면, 리프레시 행 카운터는 메모리 셀의 하나 이상의 뱅크 중 대응하는 것의 복수의 서브어레이와 연관된 행 어드레스 정보를 저장할 수 있다.
이 특정 예시적인 실시예의 다른 측면에 따르면, 복수의 동시 리프레시 제어기들 각각은 동시 리프레시 서브어레이 카운터 및 래치를 더 포함할 수 있다.
이 특정 예시적인 실시예의 추가 측면에 따르면, 동시 리프레시 서브어레이 카운터 및 래치는 메모리 셀의 하나 이상의 뱅크 중 대응하는 것과 연관된 서브어레이 어드레스 정보를 저장할 수 있다.
이 특정 예시적인 실시예의 추가적인 측면에 따르면, 각 동시 리프레시 서브어레이 카운터 및 래치는 활성 명령의 각각 실행으로 그 다음 서브어레이 어드레스로 증분(increment)되거나 토글(toggle)될 수 있다.
이 특정 예시적인 실시예의 또 다른 측면에 따르면, 각 동시 리프레시 서브어레이 카운터 및 래치가 메모리 셀의 하나 이상의 뱅크 중 대응하는 것의 복수의 서브어레이 전부를 통해 증분되거나 토글될 수 있는 후에, 대응하는 리프레시 행 카운터가 그 다음 행 어드레스로 증분되거나 토글될 수 있다.
이 특정 예시적인 실시예의 다른 측면에 따르면, 복수의 동시 리프레시 제어기 각각은 충돌 버퍼를 더 포함할 수 있다.
이 특정 예시적인 실시예의 추가 측면에 따르면, 충돌 버퍼는 충돌 상태인 경우 서브어레이 어드레스 정보를 저장할 수 있다.
이 특정 예시적인 실시예의 추가적인 측면에 따르면, 충돌 상태는 하나 이상의 활성 명령의 서브어레이 어드레스 정보가 대응하는 동시 리프레시 서브어레이 카운터와 래치에 저장된 서브어레이 어드레스 정보와 동일하거나 또는 하나 이상의 활성 명령의 서브어레이 어드레스 정보가 대응하는 충돌 버퍼에 저장된 서브어레이 어드레스 정보와 동일할 수 있는 경우에 발생할 수 있다.
이 특정 예시적인 실시예의 또 다른 측면에 따르면, 충돌 상태인 경우, 충돌 버퍼는 대응하는 동시 리프레시 서브어레이 카운터 및 래치에 저장된 서브어레이 어드레스로 설정될 수 있다.
이 특정 예시적인 실시예의 다른 측면에 따르면, 반도체 메모리 디바이스는 명령 디코더를 더 포함할 수 있다.
이 특정 예시적인 실시예의 추가 측면에 따르면, 명령 디코더는 하나 이상의 동작을 수행하기 위하여 메모리 셀의 하나 이상의 뱅크에 하나 이상의 활성 명령을 제공하도록 구성될 수 있다.
이 특정 예시적인 실시예의 추가적인 측면에 따르면, 하나 이상의 동작은 판독 동작, 기록 동작, 예비 충전(precharge) 동작 및 리프레시 명령 중 적어도 하나를 포함할 수 있다.
이 특정 예시적인 실시예의 또 다른 측면에 따르면, 반도체 메모리 디바이스는 통상의 리프레시 제어기를 더 포함할 수 있다.
이 특정 예시적인 실시예의 다른 측면에 따르면, 통상의 리프레시 제어기는 복수의 동시 리프레시 제어기에 하나 이상의 리프레시 제어 신호를 제공하도록 구성될 수 있다.
본 발명은 이제 첨부 도면에 도시된 바와 같이 예시적인 실시예를 참조하여 보다 상세하게 설명된다. 본 발명이 예시적인 실시예를 참조하여 아래에 설명되지만, 본 발명은 이로만 제한되지 않는다는 것을 이해할 수 있을 것이다. 본 명세서의 개시 내용에 접근한 이 기술 분야에 통상의 지식을 가진 자라면 본 명세서에 기술된 본 발명의 범위 내에 있고 본 발명이 중요하게 사용될 수 있는 추가적인 구현예, 변형예 및 실시예는 물론 다른 사용 분야를 인식할 수 있을 것이다.
본 발명을 보다 완전히 이해하기 위하여, 동일한 요소가 동일한 부호로 나타나 있는 첨부 도면을 이제 참조한다. 이들 도면은 본 발명을 제한하는 것으로 해석되어서는 아니되며 단지 예시적인 것으로 의도된 것이다.
도 1은 본 발명의 일 실시예에 따라 메모리 셀 어레이, 데이터 기록 및 감지 회로 및 메모리 셀 선택 및 제어 회로를 구비하는 반도체 메모리 디바이스의 개략 블록도;
도 2는 본 발명의 일 실시예에 따라 메모리 셀 어레이, 데이터 기록 및 감지 회로 및 메모리 셀 선택 및 제어 회로를 구비하는 반도체 메모리 디바이스의 상세 개략 블록도;
도 3은 본 발명의 일 실시예에 따라 반도체 메모리 디바이스를 위한 데이터 기록 및 감지 회로 및 관련된 회로의 동시 리프레시 제어기의 개략 블록도;
도 4는 본 발명의 일 실시예에 따라 반도체 메모리 디바이스를 위한 동시 리프레시 제어기의 상세 블록도;
도 5는 본 발명의 일 실시예에 따라 반도체 메모리 디바이스를 위한 동시 리프레시 제어기의 동작 흐름도.
많은 실시예들이 본 명세서에 기술되고 예시된다. 하나의 측면에서, 본 발명은 반도체 메모리 디바이스의 메모리 셀에 저장된 데이터의 상태를 리프레시(refresh) 및/또는 복구(recovery)시켜 주변 메모리 셀에의 교란을 감소시킬 수 있는 교란 완화 구조의 조합에 관한 것이다. 예를 들어, 본 발명은 활성 메모리 셀 어레이의 리프레시 속도를 증가시킴으로써 활성 메모리 셀 어레이에서 하나 이상의 선택되지 않은 메모리 셀과 연관된 손실을 감소시킬 수 있는 구조와 관련된 것이다. 나아가, 본 발명은 전력 소비의 증가 없이 어레이의 동작에 기초하여 리프레시 속도를 증가시킬 수 있는 구조에 관련된 것이다.
도 1을 참조하면, 본 발명의 일 실시예에 따라 메모리 셀 어레이(20), 데이터 기록 및 감지 회로(36) 및 메모리 셀 선택 및 제어 회로(38)를 구비하는 반도체 메모리 디바이스(10)의 개략 블록도가 도시되어 있다. 메모리 셀 어레이(20)는 소스 라인(SL)(30)과 워드 라인(WL)(28)을 통해 메모리 셀 선택 및 제어 회로(38)에 연결되고 비트 라인(BL)(32)을 통해 데이터 기록 및 감지 회로(36)에 각각 연결된 복수의 메모리 셀(12)을 포함할 수 있다. 데이터 기록 및 감지 회로(36)는 선택된 메모리 셀(12)로부터 데이터를 판독하고 이에 데이터를 기록할 수 있다. 예시적인 실시예에서, 데이터 기록 및 감지 회로(36)는 복수의 데이터 감지 증폭기를 포함할 수 있다. 각 데이터 감지 증폭기는 적어도 하나의 비트 라인(BL)(32)과 전류 또는 전압 기준 전압을 수신할 수 있다. 예를 들어, 각 데이터 감지 증폭기는 메모리 셀(12)에 저장된 데이터 상태를 감지하기 위하여 교차 연결된 유형(cross-coupled type)의 감지 증폭기일 수 있다.
각 데이터 감지 증폭기는 전압 및/또는 전류 감지 회로 및/또는 기술을 사용할 수 있다. 예시적인 실시예에서, 각 데이터 감지 증폭기는 전류 감지 회로 및/또는 기술을 사용할 수 있다. 예를 들어, 전류 감지 증폭기는 선택된 메모리 셀(12)로부터 전류를 기준 전류(예를 들어, 하나 이상의 기준 셀의 전류)와 비교할 수 있다. 이 비교로부터 선택된 메모리 셀(12)이 논리 하이(이진 "1" 데이터 상태)를 포함하는지 또는 논리 로우 (이진 "0" 데이터 상태)를 포함하는지 결정될 수 있다. 이 기술 분야에 통상의 지식을 가진 자라면 메모리 셀(12)에 저장된 데이터를 판독하고 및/또는 메모리 셀(12)에 데이터를 기록하기 위해 임의의 유형이나 형태의 데이터 기록 및 감지 회로(36){메모리 셀(12)에 저장된 데이터 상태를 감지하기 위해 전압 또는 전류 감지 기술을 사용하여 하나 이상의 감지 증폭기를 포함하는}가 사용될 수 있다는 것을 이해할 수 있을 것이다.
또한 메모리 셀 선택 및 제어 회로(38)는 하나 이상의 워드 라인(WL)(28) 및/또는 소스 라인(SL)(30)에 제어 신호를 인가하는 것에 의해 데이터를 판독하고 및/또는 데이터를 기록하기 위하여 하나 이상의 미리 결정된 메모리 셀(12)을 선택하고 및/또는 인에이블할 수 있다. 메모리 셀 선택 및 제어 회로(38)는 어드레스 데이터, 예를 들어 행 어드레스 데이터를 사용하여 제어 신호를 생성할 수 있다. 나아가, 메모리 셀 선택 및 제어 회로(38)는 워드 라인 디코더 및/또는 드라이버를 포함할 수 있다. 예를 들어, 메모리 셀 선택 및 제어 회로(38)는 하나 이상의 미리 결정된 메모리 셀(12)을 선택 및/또는 인에이블하기 위해 하나 이상의 상이한 제어/선택 기술( 및 이를 위한 회로)을 포함할 수 있다. 이러한 기술과 이를 위한 회로는 이 기술 분야의 통상의 지식을 가진 자에게 잘 알려져 있는 것이다. 특히, 모든 이러한 제어/선택 기술과 이를 위한 회로는 현재 알려져 있지 않은 것이든 차후에 개발된 것이든 본 발명의 범위 내에 있는 것으로 의도된다.
예시적인 실시예에서, 반도체 메모리 디바이스(10)는 메모리 셀(12)의 행에 있는 모든 메모리 셀(12)이 "소거" 동작을 먼저 실행하는 것에 의해 미리 결정된 데이터 상태로 먼저 기록된 다음, 메모리 셀(12)의 행에 있는 모든 메모리 셀(12)이 논리 로우(이진 "0" 데이터 상태)로 기록되는 2단계 기록 동작을 구현할 수 있다. 이후, 메모리 셀(12)의 행에 있는 선택된 메모리 셀(12)이 미리 결정된 데이터 상태{예를 들어, 논리 하이(이진 "1" 데이터 상태)}로 선택적으로 기록된다. 반도체 메모리 디바이스(10)는 또한 "소거" 동작을 먼저 구현함이 없이 메모리 셀(12)의 행에 있는 선택적인 메모리 셀(12)이 논리 하이(이진 "1" 데이터 상태)로 또는 논리 로우(이진 "0" 데이터 상태)로 선택적으로 선택되는 1스텝 기록 동작을 구현할 수 있다. 반도체 메모리 디바이스(10)는 본 명세서에 기술된 예시적인 기록, 유지 및/또는 판독 기술 중 임의의 것을 사용할 수 있다.
메모리 셀(12)은 N 채널, P 채널 및/또는 두 유형의 트랜지스터를 포함할 수 있다. 사실, 메모리 어레이(20) 주변에 있는 회로}예를 들어, 감지 증폭기나 비교기, 행 및 열 어드레스 디코더 및 라인 드라이버(미도시)}는 P 채널 및/또는 N 채널 유형의 트랜지스터를 포함할 수 있다. P 채널 유형의 트랜지스터가 메모리 어레이(20) 내 메모리 셀(12)에 사용되는 경우, 적절한 기록 및 판독 전압(예를 들어, N 채널 디바이스에 사용되는 전압에 반대되는 전압, 즉 음의 전압)이 본 발명의 관점에서 이 기술 분야에 통상의 지식을 가진 자에게는 잘 알려져 있다. 따라서, 간결함을 위하여 이러한 적절한 전압에 대한 설명은 본 명세서에서는 기술되지 않는다.
도 2를 참조하면, 본 발명의 일 실시예에 따라 메모리 셀 어레이(20), 데이터 기록 및 감지 회로(36) 및 메모리 셀 선택 및 제어 회로(38)를 구비하는 반도체 메모리 디바이스(10)의 상세 개략 블록도가 도시되어 있다. 도 1에서 전술된 바와 같이 반도체 메모리 디바이스(10)는 소스 라인(SL)(30)과 워드 라인(WL)(28)을 통해 하나 이상의 메모리 셀 선택 및 제어 회로(38)(a-x)에 연결되고 비트 라인(BL)(32)을 통해 데이터 기록 및 감지 회로(36)에 각각 연결된 복수의 메모리 셀(12)을 구비하는 메모리 셀 어레이(20)를 포함할 수 있다. 데이터 기록 및 감지 회로(36)는 선택된 메모리 셀(12)로부터 데이터를 판독하고 이에 데이터를 기록할 수 있다. 메모리 셀 선택 및 제어 회로(38)는 하나 이상의 워드 라인(WL)(28) 및/또는 소스 라인(SL)(30)에 제어 신호를 생성할 수 있다. 명령 디코더(44), 통상의 리프레시 제어기(46) 및/또는 어드레스 레지스터(48)는 메모리 셀 어레이(20) 및/또는 메모리 셀 선택 및 제어 회로(38)에 하나 이상의 제어 신호를 인가할 수 있다.
메모리 셀 어레이(20)의 메모리 셀(12)은 메모리 셀(12)의 하나 이상의 개별 뱅크에 배열될 수 있다. 메모리 셀(12)의 각 개별 뱅크는 대응하는 메모리 셀 선택 및 제어 회로(38)(a-x)를 통해 독립적으로 활성화될 수 있다. 메모리 셀(12)의 뱅크의 수는 메모리 셀 어레이(20)의 사이즈에 따라 변할 수 있다. 또한 메모리 셀 선택 및 제어 회로(38)(a-x)의 수는 메모리 셀 어레이(20) 내 메모리 셀(12)의 뱅크의 수에 대응할 수 있다. 예를 들어, 더 작은 메모리 셀 어레이(20)가 더 큰 메모리 셀 어레이(20)보다 메모리 셀(12)의 더 적은 수의 뱅크를 가질 수 있다. 예시적인 실시예에서, 메모리 셀 어레이(20)는 메모리 셀(12)의 8개의 뱅크(예를 들어, 뱅크 0 내지 뱅크 7)로 배열될 수 있다. 또한, 메모리 셀(12)의 8개의 뱅크들 각각은 대응하는 메모리 셀 선택 및 제어 회로(38)(a-h)를 통해 독립적으로 활성화될 수 있다. 메모리 셀(12)의 각 뱅크는 메모리 셀(12)의 하나 이상의 논리 서브어레이를 포함할 수 있다. 예를 들어, 메모리 셀(12)의 각 논리 서브어레이는 동일한 행 어드레스를 공유할 수 있는 메모리 셀(12)의 하나 이상의 개별 물리적 서브어레이를 포함할 수 있다. 뱅크에서 메모리 셀(12)의 논리적 서브어레이의 수는 메모리 셀 어레이(20)의 구조 및/또는 메모리 셀(12)의 논리적 서브어레이의 물리적 사이즈에 따라 변할 수 있다. 예시적인 실시예에서, 메모리 셀(12)의 각 개별 뱅크는 16개의 논리적 서브어레이(예를 들어 서브 어레이 0 내지 서브어레이 15)를 포함할 수 있다.
메모리 셀 선택 및 제어 회로(38)는 하나 이상의 행 어드레스 래치 및 디코더(40)와 하나 이상의 동시 리프레시 제어기(42)를 포함할 수 있다. 각 행 어드레스 래치 및 디코더(40)는 메모리 셀 어레이(20) 내 뱅크의 서브어레이의 행에 액세스하기 위해 신호를 수신할 수 있다. 예시적인 실시예에서, 각 행 어드레스 래치 및 디코더(40)는 메모리 셀 어레이(20) 내 복수의 뱅크의 서브어레이의 행에 액세스하기 위해 다른 행 어드레스 래치 및 디코더(40)와 동시에 신호를 수신할 수 있다. 각 행 어드레스 래치 및 디코더(40)는 하나 이상의 워드 라인(WL)(28) 및/또는 소스 라인(SL)(30)을 통해 메모리 셀 어레이(20)에 연결될 수 있다. 예시적인 실시예에서, 행 어드레스 래치 및 디코더(40)는 메모리 셀 어레이(20)의 각 뱅크를 독립적으로 액세스 및/또는 제어하기 위하여 메모리 셀 어레이(20)의 각 뱅크에 제공될 수 있다.
각 동시 리프레시 제어기(42)는 명령 디코더(44) 및/또는 통상의 리프레시 제어기(46)로부터 하나 이상의 제어 신호를 수신할 수 있다. 각 동시 리프레시 제어기(42)는 명령 디코더(44) 및/또는 통상의 리프레시 제어기(46)로부터 제어 신호를 수신하고 이 제어 신호를 대응하는 행 어드레스 래치 및 디코더(40), 워드 라인(WL)(28) 및 소스 라인(SL)(30)을 통해 메모리 셀 어레이(20)에 제공할 수 있다. 각 동시 리프레시 제어기(42)는 대응하는 행 어드레스 래치 및 디코더(40)를 인에이블하거나 디스에이블할 수 있다.
예시적인 실시예에서, 각 행 어드레스 래치 및 디코더(40)는 메모리 셀 어레이(20)에 행 어드레스 제어 신호를 제공할 수 있다. 각 동시 리프레시 제어기(42)는 대응하는 행 어드레스 래치 및 디코더(40)에 의해 메모리 셀 어레이(20)에 제공되는 행 어드레스 제어 신호를 인에이블하거나 디스에이블할 수 있는 멀티플렉서 제어 신호를 생성할 수 있다. 메모리 셀 선택 및 제어 회로(38) 내 동시 리프레시 제어기(42)의 수는 메모리 셀 어레이(20) 내 뱅크의 수에 따라 좌우될 수 있다. 예시적인 실시예에서, 동시 리프레시 제어기(42)는 메모리 셀 어레이(20) 내 단일 뱅크와 연관될 수 있다. 따라서, 메모리 셀 선택 및 제어 회로(38) 내 동시 리프레시 제어기(42)의 수는 메모리 셀 어레이(20) 내 뱅크의 수와 동일할 수 있다. 메모리 셀 어레이(20) 내 각 뱅크는 대응하는 동시 리프레시 제어기(42)의 제어 하에 독립적으로 및/또는 동시에 액세스 및/또는 리프레시될 수 있다.
다른 예시적인 실시예에서, 각 동시 리프레시 제어기(42)는 명령 디코더(44) 및/또는 통상의 리프레시 제어기(46)로부터 하나 이상의 리프레시 제어 신호를 수신할 수 있다. 명령 디코더(44) 및/또는 통상의 리프레시 제어기(46)로부터 하나 이상의 리프레시 제어 신호는 하나 이상의 리프레시 동작과 연관된 리프레시 타이머 신호, 디코딩된 명령, 및/또는 타이밍 제어를 포함할 수 있다. 각 동시 리프레시 제어기(42)는 상세히 후술되는 바와 같이 하나 이상의 리프레시 제어 신호를 수신하고 하나 이상의 리프레시 동작을 수행할지 여부를 결정할 수 있다.
명령 디코더(44)는 하나 이상의 뱅크 활성 명령을 제공하기 위하여 하나 이상의 클록 및/또는 제어 신호를 수신할 수 있다. 예를 들어, 명령 디코더(44)는 하나 이상의 뱅크 활성 명령을 생성하기 위하여 복수의 클록 및/또는 제어 신호를 수신할 수 있다. 명령 디코더(44)는 메모리 셀 어레이(20)의 뱅크에서 수행될 판독 명령, 기록 명령, 예비 충전 명령, 리프레시 명령 및/또는 다른 명령을 생성하기 위하여 복수의 클록 및/또는 제어 신호를 수신할 수 있다. 예를 들어, 리프레시 명령은 메모리 셀(12)의 논리 서브어레이의 세트에 저장된 데이터의 상태{예를 들어, 논리 하이(이진 "1" 데이터 상태) 또는 논리 로우 (이진 "0" 데이터 상태)}를 리프레시하기 위해 미리 결정된 시간 기간을 가지는 동작일 수 있다. 다른 예시적인 실시예에서, 명령 디코더(44)는 하나 이상의 리프레시 제어 신호를 생성할 수 있다. 다른 예시적인 실시예에서, 명령 디코더(44)는 하나 이상의 리프레시 제어 신호를 수신하고 하나 이상의 리프레시 동작을 촉진하게 하기 위해 하나 이상의 리프레시 제어 신호를 통상의 리프레시 제어기(46)로 제공할 수 있다.
통상의 리프레시 제어기(46)는 행 어드레스 래치 및 디코더(40) 및/또는 동시 리프레시 제어기(42)를 통해 메모리 셀 어레이(20)에 하나 이상의 리프레시 제어 신호를 공급할 수 있다. 통상의 리프레시 제어기(46)는 하나 이상의 리프레시 제어 신호를 생성하거나 명령 디코더(44)로부터 하나 이상의 리프레시 제어 신호를 수신할 수 있다. 예시적인 실시예에서, 통상의 리프레시 제어기(46)는 메모리 셀 어레이(20)의 하나의 행을 리프레시하기 위하여 하나 이상의 리프레시 제어 신호를 제공할 수 있다. 예를 들어, 리프레시 명령 동안 통상의 리프레시 제어기(46)는 행 어드레스 래치 및 디코더(40)에 행 어드레스를 가지는 하나 이상의 리프레시 제어 신호를 제공할 수 있고, 메모리 셀 어레이(20)에서 행 어드레스를 가지는 하나 이상의 메모리 셀(12)이 적절히 리프레시될 수 있다.
통상의 리프레시 제어기(46)는 리프레시 명령들 사이의 간격을 결정할 수 있다. 예를 들어, 통상의 리프레시 제어기(46)와 연관된 리프레시 명령들 사이의 간격(예를 들어, 리프레시 사이클)은 변할 수 있다. 그러나, 예시적인 실시예에서, 통상의 리프레시 제어기(46)와 연관된 리프레시 명령들 사이의 간격은 약 7.8마이크로초일 수 있다. 예를 들어, 리프레시 명령들 사이의 간격은 메모리 제어기(미도시)에 의해 외부에서 생성되거나 또는 통상의 리프레시 제어기(46)에 의해 내부에서 생성될 수 있다.
어드레스 레지스터(48)는 행 어드레스 래치 및 디코더(40) 및/또는 동시 리프레시 제어기(42)에 연결될 수 있다. 어드레스 레지스터(48)는 행 어드레스 및/또는 서브어레이 어드레스를 가지는 하나 이상의 동작 제어 신호를 수신하고, 하나 이상의 동작을 촉진하기 위하여 메모리 셀 어레이(20)의 뱅크에 행 어드레스 및/또는 서브어레이 어드레스를 제공하기 위해 하나 이상의 동작 제어 신호를 디코딩할 수 있다. 또한 어드레스 레지스터(48)는 하나 이상의 동작을 촉진하기 위하여 메모리 셀 어레이(20) 내 뱅크의 행 어드레스 및/또는 서브어레이 어드레스를 행 어드레스 래치 및 디코더(40) 및/또는 동시 리프레시 제어기(42)에 제공할 수 있다.
도 3을 참조하면, 본 발명의 일 실시예에 따라 반도체 메모리 디바이스(10)를 위한 메모리 셀 선택 및 제어 회로(38)의 동시 리프레시 제어기(42)의 상세 개략 블록도가 도시된다. 도 3에 도시된 바와 같이, 동시 리프레시 제어기(42)는 명령 디코더(44), 통상의 리프레시 제어기(46) 및/또는 어드레스 레지스터(48)에 연결될 수 있다. 동시 리프레시 제어기(42)는 리프레시 행 카운터(50), 동시 리프레시 서브어레이 카운터 및 래치(52) 및/또는 충돌 버퍼(54)를 포함할 수 있다. 동시 리프레시 제어기(42)는 메모리 셀 어레이(20)의 리프레시 동작을 제어할 수 있다. 동시 리프레시 제어기(42)는 하나 이상의 리프레시 제어 신호가 통상의 리프레시 제어기(46)로부터 수신될 때 또는 하나 이상의 활성 명령이 명령 디코더(44)로 수신되어 동시 리프레시 제어기(42)로 송신될 때 하나 이상의 리프레시 동작을 제어할 수 있다. 예시적인 실시예에서, 동시 리프레시 서브어레이 카운터 및 래치(52)는 동시 리프레시 동작을 위한 서브어레이 어드레스를 포함할 수 있다. 동시 리프레시 동작은 명령 디코더(44)로부터 수신된 활성 명령에 의해 트리거링될 수 있다. 충돌 버퍼(54)는 동시 리프레시 서브어레이 카운터 및 래치(52)와 어드레스 레지스터(48) 사이에 충돌이 있어서 이전에 차단되었을 수 있었던 동시 리프레시 동작의 서브어레이 어드레스를 포함할 수 있다}예를 들어, 동시 리프레시 서브어레이 카운터 및 래치(52)에 저장된 서브어레이 어드레스는 어드레스 레지스터(48)에 있는 서브어레이 어드레스와 동일할 수 있다}. 활성 명령을 수신할 때, 리프레시 동작은 충돌 버퍼(54)에 저장된 서브어레이 어드레스가 활성 명령과 연관된 서브어레이 어드레스와 동일하지 않는 경우에 충돌 버퍼(54)에 저장된 서브어레이 어드레스에 동시에 수행될 수 있다. 동시 리프레시 동작이 충돌 버퍼(54)에 저장된 서브어레이 어드레스에 수행되는 경우에, 충돌 버퍼(54)는 내부에 저장된 서브어레이 어드레스를 소거하거나 리셋할 수 있다. 예를 들어, 어드레스 레지스터(48)는 메모리 셀 어레이(20) 내 뱅크의 서브어레이 어드레스 및/또는 행 어드레스를 동시 리프레시 제어기(42)에 제공할 수 있다. 충돌 버퍼(54)가 디폴트이거나 소거된 상태에 있고 활성 명령과 연관된 서브어레이 어드레스가 동시 리프레시 서브어레이 카운터 및 래치(52)에 저장된 서브어레이 어드레스와 같지 않는 경우, 리프레시 동작은 동시 리프레시 서브어레이 카운터 및 래치(52)에 저장된 서브어레이 어드레스에 동시에 수행될 수 있다. 동시 리프레시 동작이 동시 리프레시 서브 어레이 카운터 및 래치(52)에 저장된 서브어레이 어드레스에 수행되는 경우에, 동시 리프레시 서브어레이 카운터 및 래치(52)가 내부에 저장된 서브어레이 어드레스를 증분시킬 수 있다.
다른 예시적인 실시예에서, 충돌 상태{예를 들어, 충돌 버퍼(54)에 있는 서브어레이 어드레스가 하나 이상의 활성 명령에 있는 서브어레이 어드레스와 같은 상태}인 경우, 동시 리프레시 제어기(42)는 동시 리프레시 서브어레이 카운터 및 래치(52)에 있는 서브어레이 어드레스에 동시 리프레시 동작을 수행할 수 있다. 또한 충돌 상태는 충돌 버퍼(54)가 비어 있고 동시 리프레시 서브어레이 카운터 및 래치(52)에 있는 서브어레이 어드레스가 하나 이상의 활성 명령에 있는 서브어레이 어드레스와 같은 경우에 일어날 수 있으며, 동시 리프레시 서브어레이 카운터 및 래치(52)에 있는 서브어레이 어드레스는 충돌 버퍼(54)에 저장될 수 있다. 동시에 또는 후속적으로 동시 리프레시 서브어레이 카운터 및 래치(52)는 그 다음 서브어레이 어드레스로 증분될 수 있고 동시 리프레시 동작이 동시 리프레시 서브어레이 카운터 및 래치(52)에 있는 그 다음 서브어레이 어드레스에 수행될 수 있다. 예시적인 실시예에서, 동시 리프레시 서브어레이 카운터 및 래치(52)는 동시 리프레시 동작이 메모리 셀(12)의 뱅크 내 모든 서브어레이에 수행되는 경우 리셋되거나 소거될 수 있다. 동시 리프레시 서브어레이 카운터 및 래치(52)가 소거되거나 리셋되는 경우에 동시 리프레시 동작이 통상의 리프레시 명령이 수신될 때까지 수행되지 않을 수 있다.
예시적인 실시예에서, 동시 리프레시 제어기(42)는 하나 이상의 동작(예를 들어, 판독 동작, 기록 동작, 예비 충전 동작 및/또는 리프레시 동작)이 메모리 셀 어레이(20)의 하나 이상의 뱅크에 수행될 수 있는 경우에 리프레시 속도를 증가시킬 수 있다. 동시 리프레시 제어기(42)는 메모리 셀 어레이(20)의 하나 이상의 뱅크에 수행되는 하나 이상의 동작에 대해 8배, 16배, 32배, 64배 등 만큼 리프레시 속도를 증가시킬 수 있다. 예를 들어, 동시 리프레시 제어기(42)는 하나 이상의 동작이 메모리 셀 어레이(20)의 뱅크에 수행될 수 있는 경우에 16배만큼 리프레시 속도를 증가시킬 수 있다. 동시 리프레시 제어기(42)는 연속하는 리프레시 명령들 사이에 동시 리프레시 동작을 도입하는 것에 의해 리프레시 속도를 증가시킬 수 있다. 예를 들어, 동시 리프레시 제어기(42)는 매 64밀리초마다 대신에 매 4밀리초마다 메모리 셀 어레이(20)의 뱅크를 리프레시할 수 있다.
예시적인 실시예에서, 동시 리프레시 제어기(42)는 통상의 리프레시 제어기(46)에 의해 개시되는 리프레시 명령들 사이에 메모리 셀 어레이(20)의 뱅크에 수행되는 동작의 수에 적어도 부분적으로 기초하여 리프레시 속도를 증가시킬 수 있다. 예를 들어, 메모리 셀 어레이(20)의 뱅크가 16개의 서브어레이를 포함할 수 있는 경우에, 동시 리프레시 제어기(42)는 동시 리프레시 서브어레이 카운터 및 래치(52)가 16개의 동시 리프레시 명령들 후에 리셋되거나 소거될 수 있는 구현예에서 통상의 리프레시 제어기(46)에 의해 개시되는 리프레시 속도에 비해 16배 만큼 리프레시 속도를 증가시킬 수 있다. 또한, 리프레시 속도는 메모리 셀 어레이(20) 내 뱅크에 있는 서브어레이의 수의 증가 또는 감소에 기초하여 증가 또는 감소될 수 있다. 예를 들어, 메모리 셀 어레이(20) 내 뱅크는 8개의 서브어레이를 포함할 수 있고, 동시 리프레시 제어기(42)는 동시 리프레시 서브어레이 카운터 및 래치(52)가 8개의 동시 리프레시 동작 후에 리셋되거나 소거될 수 있는 구현예에서 8배 만큼 리프레시 속도를 증가시킬 수 있다. 다른 예시적인 실시예에서, 동시 리프레시 서브어레이 카운터 및 래치(52)는 각 서브어레이가 통상의 리프레시 동작들 사이에 동시에 리프레시될 수 있는 후에는 리셋되지 않을 수 있다. 동시 리프레시 서브어레이 카운터 및 래치(52)를 리셋하지 않는 것에 의해 리프레시 속도는 명령 디코더(44)로부터 수신된 하나 이상의 활성 명령(예를 들어, 예비 충전 명령)과 연관될 수 있다. 또한 메모리 셀 어레이(20) 내 뱅크는 32개의 서브어레이를 포함할 수 있고 동시 리프레시 제어기(42)는 동시 리프레시 서브어레이 카운터 및 래치(52)가 32개의 동시 리프레시 명령을 완료할 수 있을 때마다 리프레시 사이클 동안 최대 32배만큼 리프레시 속도를 증가시킬 수 있다. 예를 들어, 리프레시 사이클은 2개의 연속하는 리프레시 명령들 사이에 일정한 시간 기간일 수 있으며, 이 시간 기간 동안 하나 이상의 동시 리프레시 동작 및/또는 활성 동작(예를 들어, 판독 동작, 기록 동작 및/또는 예비 충전 동작)이 일어난다.
예를 들어, 2개의 동작이 리프레시 명령 동안 수행될 수 있는 경우에, 동시 리프레시 제어기(42)는 2배만큼 리프레시 속도를 증가시킬 수 있고 이 리프레시 명령에서 2개의 리프레시 동작을 수행할 수 있다. 또한 4개의 동작이 리프레시 명령 동안 수행될 수 있는 경우에, 동시 리프레시 제어기(42)는 4배 만큼 리프레시 속도를 증가시킬 수 있고 이 리프레시 명령에서 4개의 리프레시 동작을 수행할 수 있다. 또한 2개의 리프레시 동작이 활성 명령 동안 수행되는 경우에, 동시 리프레시 속도는 2배 증가할 수 있다.
동시 리프레시 제어기(42)의 리프레시 행 카운터(50)는 메모리 셀 어레이(20) 내 뱅크와 연관된 행 어드레스 정보를 저장할 수 있다. 리프레시 행 카운터(50)는 메모리 셀 어레이(20)의 뱅크 내 모든 서브어레이에 대한 행 어드레스 정보를 저장할 수 있다. 예를 들어, 리프레시 행 카운터(50)는 메모리 셀 어레이(20)의 뱅크 0과 연관된 행 어드레스 정보를 저장할 수 있다. 예시적인 실시예에서, 행 어드레스 정보는 메모리 셀 어레이(20) 내 뱅크의 서브어레이 내 리프레시 행 어드레스를 포함할 수 있다. 동작 동안, 리프레시 행 카운터(50)는 (예를 들어, 도 4에서 상세히 도시된 바와 같이) 뱅크의 모든 서브어레이가 리프레시되었다면 그 다음 행 어드레스로 증분되거나 토글될 수 있다.
동시 리프레시 서브어레이 카운터 및 래치(52)는 메모리 셀 어레이(20) 내 뱅크와 연관된 서브어레이 어드레스 정보를 저장할 수 있다. 예를 들어, 동시 리프레시 서브어레이 카운터 및 래치(52)는 리프레시 동작의 서브어레이 어드레스를 저장할 수 있다. 동시 리프레시 서브어레이 카운터 및 래치(52)는 제 1 서브어레이 어드레스(예를 들어, 서브어레이 어드레스 "0")에 대한 리프레시 동작의 완료시에 그 다음 서브어레이 어드레스(예를 들어, 서브어레이 어드레스 "1")로 증분되거나 토글될 수 있다.
또한 동시 리프레시 서브어레이 카운터 및 래치(52)는 미리 결정된 상태로 설정될 수 있다. 예를 들어, 동시 리프레시 서브어레이 카운터 및 래치(52)는 초기 설정 동안 서브어레이 어드레스 "0"으로 설정될 수 있다. 또한 동시 리프레시 서브어레이 카운터 및 래치(52)는 초기 설정 동안 서브어레이 어드레스 "10"으로 설정될 수 있다. 동시 리프레시 서브어레이 카운터 및 래치(52)는 동시 리프레시 서브어레이 카운터 및 래치(52)가 메모리 셀 어레이(20)의 뱅크에 있는 모든 서브어레이를 통해 증분되거나 토글된 후에 리셋되거나 소거될 수 있다. 다른 예시적인 실시에에서, 동시 리프레시 서브어레이 카운터 및 래치(52)는 동시 리프레시 서브어레이 카운터 및 래치(52)가 복수회 메모리 셀 어레이(20)의 뱅크에 있는 모든 서브어레이를 통해 증분되거나 토글된 후에 리셋되거나 소거될 수 있다. 다른 예시적인 실시예에서, 동시 리프레시 서브어레이 카운터 및 래치(52)는 리셋되거나 소거되지 않을 수 있고 계속 증분되거나 토글될 수 있다.
충돌 버퍼(clash buffer)(54)는 하나 이상의 충돌 서브어레이 어드레스를 저장할 수 있다. 예시적인 실시예에서, 동시 리프레시 제어기(42)는 활성 명령의 서브어레이 어드레스, 동시 리프레시 서브어레이 카운터 및 래치(52)에 저장된 서브어레이 어드레스 및/또는 충돌 버퍼(54)에 저장된 서브어레이 어드레스에 기초하여 충돌 상태를 결정할 수 있다. 예를 들어, 충돌 상태는 동시 리프레시 서브어레이 카운터 및 래치(52)에 저장된 서브어레이 어드레스가 활성 명령의 서브어레이 어드레스와 동일할 수 있는 경우에 발생할 수 있다. 동시 리프레시 서브어레이 카운터 및 래치(52)에 저장된 서브어레이 어드레스가 활성 명령의 서브어레이 어드레스와 동일할 때 충돌 버퍼(54)가 비어있다면, 서브어레이 어드레스에 대한 리프레시 동작이 이 서브어레이 어드레스에 활성 명령 동안 수행되지 않을 수 있으므로, 충돌 버퍼(54)는 동시 리프레시 서브어레이 카운터 및 래치(52)에 있는 서브어레이 어드레스로 설정될 수 있다. 또한, 충돌 상태는 충돌 버퍼(54)에 저장된 서브어레이 어드레스가 활성 명령의 서브어레이 어드레스와 동일한 경우에 발생할 수 있다. 동시 리프레시 서브어레이 카운터 및 래치(52)에서, 동시 리프레시 서브어레이 카운터 및 래치(52)가 리셋되거나 소거되지 않을 수 있는 경우에 동시 리프레시 제어기(42)는 동시 리프레시 서브어레이 카운터 및 래치(52)에 저장된 서브어레이 어드레스에 대한 리프레시 동작을 제어할 수 있다. 또한, 동시 리프레시 서브어레이 카운터 및 래치(52)가 리셋되거나 소거될 수 있는 경우에, 동시 리프레시 제어기(42)는 충돌 버퍼(54)에 다른 리프레시 명령에서 리프레시 동작을 위해 행 어드레스를 제공하게 지시할 수 있다.
도 4를 참조하면, 본 발명의 일 실시예에 따라, 동시 리프레시 제어기(42)의 리프레시 행 카운터(50), 동시 리프레시 서브어레이 카운터 및 래치(52) 및 충돌 버퍼(54)의 상세 블록도가 도시되어 있다. 전술된 바와 같이, 리프레시 행 카운터(50)는 동시 리프레시 서브어레이 카운터 및 래치(52)가 메모리 셀 어레이(20) 내 뱅크의 모든 서브어레이를 통해 증분되거나 토글되면 그 다음 행 어드레스로 증분되거나 토글될 수 있다. 예시적인 실시예에서, 동시 리프레시 제어기(42)는 뱅크 0과 연관될 수 있다. 뱅크 0과 연관된 동시 리프레시 제어기(42)의 리프레시 행 카운터(50)는 행 0으로 설정될 수 있다. 또한, 동시 리프레시 서브어레이 카운터 및 래치(52)는 서브어레이 어드레스 0으로 설정될 수 있다. 도 4에 도시된 바와 같이, 동시 리프레시 서브어레이 카운터 및 래치(52)는 각 활성 명령으로 그 다음 서브어레이 어드레스로 증분되거나 토글될 수 있다. 동시 리프레시 서브어레이 카운터 및 래치(52)는 뱅크 0의 마지막 서브어레이 어드레스(예를 들어, 서브어레이 어드레스 15)로 계속 증분되거나 토글될 수 있다. 동시 리프레시 서브어레이 카운터 및 래치(52)가 뱅크 0의 마지막 서브어레이 어드레스로 증분되거나 토글된 경우, 동시 리프레시 서브어레이 카운터 및 래치(52)는 리셋되고 소거될 수 있다. 또한, 동시 리프레시 서브어레이 카운터 및 래치(52)가 뱅크 0의 마지막 서브어레이 어드레스로 증분되거나 토글되면, 리프레시 행 카운터(50)는 그 다음 행 어드레스(예를 들어, 행 어드레스 1)로 증분되거나 토글될 수 있다. 충돌 버퍼(54)가 비어있지 않은 경우에 리프레시 행 카운터(50)는 충돌 버퍼(54)가 비어있을 때까지 그 다음 행 어드레스로 증분되지 않을 수 있다.
전술된 바와 같이, 동시 리프레시 서브어레이 카운터 및 래치(52)는 매 활성 명령으로 증분되거나 토글될 수 있으며, 동시 리프레시 서브어레이 카운터 및 래치(52)는 그 다음 서브어레이 어드레스로 순차적으로 증분되거나 토글될 수 있다. 예를 들어, 뱅크 0과 연관된 동시 리프레시 제어기(42)는 뱅크 0의 서브어레이 7에 대한 리프레시 동작을 제어할 수 있다. 또한, 활성 명령은 메모리 셀 어레이(20) 내 뱅크 0의 서브어레이 7에 대해 하나 이상의 동작을 제어할 수 있다. 활성 명령과 동시 리프레시 제어기(42)가 뱅크 0의 동일한 서브어레이(예를 들어, 서브어레이 7)에 대한 하나 이상의 동작을 제어할 수 있는 경우에, 리프레시 동작은 동일한 서브어레이에 수행되지 않을 수 있다. 또한, 충돌 버퍼(54)는 동일한 서브어레이(7)로 설정될 수 있고, 동시 리프레시 제어기(42)는 메모리 셀 어레이(20) 내 뱅크 0의 그 다음 서브어레이(예를 들어, 서브어레이 8)에 대한 리프레시 동작을 제어할 수 있다. 동시 리프레시 제어기(42)는 그 다음 활성 사이클 동안 충돌 버퍼(54)에 저장된 서브어레이 어드레스에 대한 리프레시 동작을 제어할 수 있다.
예시적인 실시예에서, 메모리 셀 어레이(20) 내 뱅크 0과 연관된 동시 리프레시 제어기(42)는 메모리 셀 어레이(20) 내 다른 뱅크와 연관된 다른 동시 리프레시 제어기(42)와는 독립적으로 동작될 수 있다. 예를 들어, 뱅크 0과 연관된 동시 리프레시 제어기(42)는 메모리 셀 어레이(20) 내 뱅크 0에 대한 하나 이상의 리프레시 동작을 제어할 수 있는 반면, 뱅크 1과 연관된 동시 리프레시 제어기(42)는 비활성으로 유지될 수 있다. 또한 뱅크 1과 연관된 동시 리프레시 제어기(42)는 뱅크 1의 서브어레이 어드레스(4)에 대한 리프레시 동작을 제어할 수 있으며, 뱅크 7과 연관된 동시 리프레시 제어기(42)는 뱅크 7의 서브어레이 어드레스 15에 대한 리프레시 동작을 제어할 수 있고 및/또는 뱅크 3과 연관된 동시 리프레시 제어기(42)는 비활성으로 유지될 수 있다. 또한, 동시 리프레시 제어기(42)의 리프레시 행 카운터(50)는 다른 동시 리프레시 제어기(42)의 다른 리프레시 행 카운터(50)와는 독립적일 수 있다. 예를 들어, 각 동시 리프레시 제어기(42)의 리프레시 행 카운터(50)는 메모리 셀 어레이(20) 내 각 뱅크에 대한 행 어드레스를 유지할 수 있다. 예시적인 실시예에서, 동시 리프레시 제어기(42)의 리프레시 행 카운터(50)에서 유지되는 행 어드레스는 메모리 셀 어레이(20) 내 각 뱅크에 수행되는 하나 이상의 동작에 적어도 부분적으로 기초할 수 있다.
도 5를 참조하면, 본 발명의 일 실시예에 따라 반도체 메모리 디바이스를 동시에 리프레시하는 방법(500)의 흐름도가 도시되어 있다. 이 예시적인 방법(500)은 본 방법을 수행하는 것에는 여러 가지 방법이 있을 수 있으므로 단지 예시를 위하여 제공된 것일 수 있다. 도 5에 도시된 방법(500)은 여러 반도체 메모리 디바이스들 중 하나 또는 그 조합에 의해 수행될 수 있다. 이하 설명되는 본 방법(500)은 단지 예시를 위하여 도 1 내지 도 4에 도시된 반도체 메모리 디바이스(10)에 의하여 수행될 수 있고, 반도체 메모리 디바이스(10)의 여러 요소들은 도 5의 예시적인 방법(500)을 설명할 때 언급된다. 도 5에 도시된 각 블록은 예시적인 방법(500)을 수행하는 하나 이상의 공정, 방법 또는 서브루틴을 나타낸다. 도 5를 참조하면, 예시적인 방법(500)은 블록(502)에서 시작할 수 있다.
블록(502)에서, 하나 이상의 활성 명령(예를 들어, 하나 이상의 뱅크 활성화, 판독 동작, 기록 동작, 예비 충전 동작 및/또는 리프레시 동작)이 메모리 셀 어레이(20) 내 뱅크와 연관된 동시 리프레시 제어기(42)에 의해 수신될 수 있다. 예를 들어, 메모리 셀 어레이(20) 내 다른 뱅크와 연관된 하나 이상의 동시 리프레시 제어기(42)가 다른 활성 명령을 수신할 수 있다. 또한, 하나 이상의 뱅크와 연관된 하나 이상의 동시 리프레시 제어기(42)는 하나 이상의 활성 명령을 수신할 수 있는 반면, 나머지 동시 리프레시 제어기(42)는 비활성으로 유지될 수 있다. 예시적인 실시예에서, 활성 명령은 원하는 메모리 셀(12)에 대한 하나 이상의 동작을 적절하고 정확하게 제어하기 위하여 뱅크 행 어드레스 정보 및/또는 뱅크 서브어레이 어드레스 정보(BAAC)를 포함할 수 있다.
블록(504)에서, 동시 리프레시 제어기(42)는 활성 명령으로부터 뱅크 행 어드레스 정보 및/또는 뱅크 서브어레이 어드레스 정보(BAAC)를 결정할 수 있다. 또한 동시 리프레시 제어기(42)는 하나 이상의 활성 명령을 처리할 수 있다. 동시 리프레시 제어기(42)는 행 어드레스 정보 및/또는 서브어레이 어드레스 정보에 기초하여 메모리 셀 어레이(20) 내 뱅크에 대한 하나 이상의 동작을 제어할 수 있다.
블록(506)에서 동시 리프레시 제어기(42)는 선택된 뱅크 서브어레이 어드레스(BAAC)와 연관된 하나 이상의 활성 명령을 수신할 수 있다. 하나 이상의 동작의 성능은 명령 디코더(44) 및/또는 동시 리프레시 제어기(42)에 의하여 또는 동시 리프레시 제어기(42) 외부에 있는 제어 회로(미도시)에 의해 제어될 수 있다. 예시적인 실시예에서, 동시 리프레시 제어기(42)는 하나 이상의 활성 명령을 수신할 수 있고 동시 리프레시 제어기(42)는 동시 리프레시 제어기(42)의 외부에 있는 제어 회로(미도시)를 통해 하나 이상의 동작을 수행할 수 있다. 다른 예시적인 실시예에서, 동시 리프레시 제어기(42)는 동시 리프레시 동작을 위해 하나 이상의 타이밍 파라미터(예를 들어, 시작 시간, 종료 시간, 실행 지속시간)를 제공할 수 있다. 다른 예시적인 실시예에서, 동시 리프레시 제어기(42)는 하나 이상의 동작을 수행하기 위해 하나 이상의 명령을 행 어드레스 래치 및 디코더(40)에 직접 전달할 수 있다.
블록(508)에서, 동시 리프레시 제어기(42)는 매 활성 명령으로 동시 리프레시 서브어레이 카운터 및 래치(52)를 증분시키거나 토글시킬 수 있다. 도 4에서 전술된 바와 같이, 동시 리프레시 제어기(42)는 각 활성 명령으로 동시 리프레시 서브어레이 카운터 및 래치(52)에 저장된 서브어레이 어드레스를 증분시키거나 토글시킬 수 있다. 또한 동시 리프레시 제어기(42)는 수신된 활성 명령의 수에 기초하여 동시 리프레시 서브어레이 카운터 및 래치(52)를 리셋할지 또는 소거할지 여부를 결정할 수 있다. 예를 들어, 활성 명령의 수가 뱅크 내 서브어레이의 수보다 더 크거나 이와 같을 수 있는 경우에, 동시 리프레시 제어기(42)는 뱅크 내 모든 서브어레이들이 동시에 리프레시될 수 있으므로 동시 리프레시 서브어레이 카운터 및 래치(52)를 리셋하거나 소거할 수 있다. 다른 예시적인 실시예에서, 동시 리프레시 서브어레이 카운터 및 래치(52) 및/또는 충돌 버퍼(54)는 리프레시되는 서브어레이 어드레스를 저장할 수 있다. 활성 명령의 수가 뱅크 내 서브어레이의 수보다 더 크거나 같을 수 있는 경우에, 동시 리프레시 서브어레이 카운터 및 래치(52) 및/또는 충돌 버퍼(54)에 저장된 서브어레이 어드레스는 그 다음 통상의 리프레시 명령 동안 리프레시될 수 있다.
블록(510)에서, 동시 리프레시 제어기(42)는 충돌 버퍼(54)가 하나 이상의 활성 명령과 동일한 뱅크 서브어레이 어드레스(BAAC)를 가지는지 여부를 결정하기 위해 하나 이상의 알고리즘을 개시할 수 있다. 하나 이상의 활성 명령의 뱅크 서브어레이 어드레스(BAAC)가 충돌 버퍼(54)에 있는 서브어레이 어드레스와 동일한 경우, 동시 리프레시 제어기(42)는 리프레시 동작과 활성 명령이 뱅크의 동일한 서브어레이에 동시에 수행되지 않을 수 있으므로 리프레시 동작이 차단될 수 있는 것을 결정할 수 있다. 충돌 버퍼(54)가 활성 명령과 동일한 뱅크 서브어레이 어드레스(BAAC)를 가지지 않는 경우에, 충돌 버퍼(54)의 상태가 결정될 수 있다.
블록(512)에서, 충돌 버퍼(54)에 저장된 서브어레이 어드레스가 하나 이상의 활성 명령의 뱅크 서브어레이 어드레스(BAAC)와 동일한 경우에, 동시 리프레시 제어기(42)는 동시 리프레시 서브어레이 카운터 및 래치(52)가 리셋되거나 소거되었는지 여부를 결정할 수 있다.
블록(514)에서, 동시 리프레시 서브어레이 카운터 및 래치(520가 리셋되거나 소거되지 않은 경우에 동시 리프레시 제어기(42)는 하나 이상의 활성 명령 동안 동시 리프레시 서브어레이 카운터 및 래치(52)에 있는 뱅크 서브어레이 어드레스(BACC)에 대한 동시 리프레시 동작을 제어할 수 있다. 동시 리프레시 제어기(42)에 의해 제어되는 동시 리프레시 동작은 활성 명령 및/또는 동시 리프레시 서브어레이 카운터 및 래치(52)가 동일한 서브어레이 어드레스를 가질 수 있는 경우에 하나 이상의 활성 명령 및/또는 충돌 버퍼(54)를 만족시킬 수 있다. 후속적으로, 동시 리프레시 제어기(42)는 충돌 버퍼(54)를 리셋하거나 소거할 수 있다.
블록(516)에서, 동시 리프레시 제어기(42)는 동시 리프레시 서브어레이 카운터 및 래치(52)에 저장된 뱅크 서브어레이 어드레스(BACC)를 증분시키거나 토글시킬 수 있다.
블록(518)에서, 동시 리프레시 서브어레이 카운터 및 래치(52)가 이전에 리셋되거나 소거된 경우에, 동시 리프레시 제어기(42)는 후속하는 리프레시 명령에서 리프레시 동작을 위해 충돌 버퍼(54)에 저장된 서브어레이 어드레스를 유지할 수 있다. 동시 리프레시 제어기(42)는 충돌 버퍼(54)에 저장된 서브어레이 어드레스에 대한 리프레시 동작을 제어하기 위해 후속하는 리프레시 명령 때까지 대기할 수 있다.
블록(520)에서, 충돌 버퍼(54)가 하나 이상의 활성 명령과 동일한 뱅크 서브어레이 어드레스(BAAC)를 가지지 않는 경우에(예를 들어, 블록 510에서), 동시 리프레시 제어기(42)는 충돌 버퍼(54)가 비어있는지 여부를 결정할 수 있다.
블록(522)에서, 충돌 버퍼(54)가 비어있지 않은 경우에, 동시 리프레시 제어기(42)는 충돌 버퍼(54)에 저장된 서브어레이 어드레스 정보에 기초하여 리프레시 동작을 제어할 수 있다. 예시적인 실시예에서, 동시 리프레시 제어기(42)는 충돌 버퍼(54)에 저장된 어드레스에 대한 리프레시 동작을 제어할 수 있다. 후속적으로, 동시 리프레시 제어기(42)는 또한 블록(522)에서 충돌 버퍼(54)를 리셋하거나 및/또는 비울 수 있다. 충돌 버퍼(54)에 저장된 서브어레이 어드레스 정보는 동시 리프레시 서브어레이 카운터 및 래치(52)에 저장된 서브어레이 어드레스 정보보다 우선권을 가질 수 있고, 리프레시 동작은 충돌 버퍼(54)에 저장된 서브어레이 어드레스 정보에 먼저 수행될 수 있다.
블록(524)에서, 충돌 버퍼(54)가 비어있는 경우에, 동시 리프레시 제어기(42)는 동시 리프레시 서브어레이 카운터 및 래치(52의 상태(예를 들어, 리셋 또는 소거)를 결정할 수 있다.
블록(526)에서, 동시 리프레시 서브 어레이 카운터 및 래치(52)가 리셋되거나 소거된 경우에, 동시 리프레시 서브어레이 카운터 및 래치(52)는 그 다음 리프레시 명령 때까지 리프레시 명령을 수행하는데 사용되지 않을 수 있다. 예를 들어, 동시 리프레시 서브어레이 카운터 및 래치(52)는 동시 리프레시 서브어레이 카운터 및 래치(52)가 메모리 셀 어레이(20) 내 뱅크의 모든 서브어레이를 리프레시하는데 사용되었을 때 리셋되거나 소거될 수 있다. 그러므로, 동시 리프레시 서브어레이 카운터 및 래치(52)는 그 다음 리프레시 사이클 때까지 메모리 셀 어레이(20) 내 뱅크의 서브어레이에 리프레시 동작을 수행하는데 사용되지 않을 수 있다.
블록(528)에서, 동시 리프레시 서브어레이 카운터 및 래치(52)가 리셋되거나 소거되지 않을 수 있는 경우, 동시 리프레시 제어기(42)는 동시 리프레시 서브어레이 카운터 및 래치(52)에 저장된 뱅크 서브어레이 어드레스(BACC)가 하나 이상의 활성 명령의 뱅크 서브어레이 어드레스(BAAC)와 동일할 수 있는지를 결정할 수 있다. 동시 리프레시 서브어레이 카운터 및 래치(52)에 저장된 뱅크 서브어레이 어드레스(BACC)가 하나 이상의 활성 명령의 뱅크 서브어레이 어드레스(BAAC)와 동일하지 않은 경우에, 동시 리프레시 제어기(42)는 블록(514)에서 지시된 바와 같이 동시 리프레시 서브어레이 카운터 및 래치(52)에 저장된 뱅크 서브어레이 어드레스(BACC)에 대한 리프레시 동작을 제어할 수 있다.
블록(530)에서, 동시 리프레시 서브어레이 카운터 및 래치(52)에 저장된 뱅크 서브어레이 어드레스(BACC)가 하나 이상의 활성 명령의 뱅크 서브어레이 어드레스(BAAC)와 동일한 경우에, 동시 리프레시 제어기(42)는 동시 리프레시 서브어레이 카운터 및 래치(52)에 저장된 것과 동일한 뱅크 서브어레이 어드레스(BACC)를 가지도록 충돌 버퍼(54)를 설정할 수 있다. 예를 들어, 하나 이상의 활성 명령과 동시 리프레시 서브어레이 카운터 및 래치(52)는 동일한 뱅크 서브어레이 어드레스를 가질 수 있고, 하나 이상의 활성 명령은 동시 리프레시 제어기(42)에 의해 제어되는 리프레시 동작 전에 뱅크 서브어레이 어드레스에 대해 수행될 수 있다. 리프레시 동작은 그 다음 리프레시 명령에서 충돌 버퍼(54)에 저장된 서브어레이에 대해 수행될 수 있다.
블록(532)에서, 하나 이상의 활성 명령의 뱅크 서브어레이 어드레스(BAAC)는 동시 리프레시 서브어레이 카운터 및 래치(52)에 저장된 뱅크 서브어레이 어드레스(BACC)와 동일하므로, 동시 리프레시 서브어레이 카운터 및 래치(52)에 저장된 뱅크 서브어레이 어드레스(BACC)는 메모리 셀 어레이(20) 내 뱅크의 그 다음 서브어레이의 어드레스로 증분되거나 토글될 수 있다. 동시 리프레시 제어기(42)는 블록(514)에서 지시된 바와 같이 메모리 셀 어레이(20) 내 뱅크의 그 다음 서브어레이에 대한 리프레시 동작을 제어할 수 있다. 후속적으로, 동시 리프레시 서브어레이 카운터 및 래치(52)에 저장된 뱅크 서브어레이 어드레스(BACC)는 블록(516)에서 지시된 바와 같이 그 다음 서브어레이 어드레스로 증분되거나 토글될 수 있다.
이런 점에서, 전술된 바와 같이 본 발명에 따라 반도체 메모리 디바이스에서 어레이 교란의 영향을 감소시키는 것은 일반적으로 입력 데이터의 치리와 출력 데이터의 생성을 어느 정도 수반한다는 것을 이해하여야 한다. 이 입력 데이터의 처리 및 출력 데이터의 생성은 하드웨어나 소프트웨어로 구현될 수 있다. 예를 들어, 특정 전자 성분들이 전술된 바와 같이 본 발명에 따른 반도체 메모리 디바이스에서 어레이 교란의 영향을 감소시키는 것과 연관된 기능을 구현하기 위해 반도체 메모리 디바이스나 이와 유사하거나 관련된 회로에 사용될 수 있다. 대안적으로, 명령에 따라서 동작하는 하나 이상의 프로세서들이 전술된 바와 같이 본 발명에 따라 반도체 메모리 디바이스에서 어레이 교란의 영향을 감소시키는 것과 연관된 기능을 구현할 수 있다. 그러한 경우, 이러한 명령이 하나 이상의 프로세서로 판독가능한 매체(예를 들어, 자기 디스크나 다른 저장 매체)에 저장되거나 또는 하나 이상의 반송파로 구현된 하나 이상의 신호를 통해 하나 이상의 프로세서로 전달될 수 있는 것은 본 발명의 범위 내에 있는 것이다.
본 발명은 전술된 특정 실시예에 의해 그 범위가 제한되는 것으로 해석되어서는 아니된다. 사실, 본 명세서에 설명된 것에 더하여 본 발명의 다른 여러 실시예나 본 발명에 대한 변형예는 전술된 상세한 설명과 첨부 도면으로부터 이 기술분야에 통상의 지식을 가진 자에게는 자명한 것일 것이다. 그러므로, 이러한 다른 실시예와 변형예는 본 발명의 범위 내에 있는 것으로 의도된다. 나아가, 본 발명이 특정 목적을 위하여 특정 환경에서 특정 구현예의 문맥으로 여기서 설명되어 있으나, 이 기술 분야에 통상의 지식을 가진 자라면 본 발명의 사용이 이로만 제한되지 않고 본 발명이 임의의 목적을 위하여 임의의 환경에서도 유리하게 구현될 수 있다는 것을 이해할 수 있을 것이다. 따라서, 하기 개시된 청구범위는 본 명세서에 기술된 본 발명의 전체 범위와 사상을 고려하여 해석되어야 한다.

Claims (37)

  1. 반도체 메모리 디바이스에서 어레이 교란의 영향을 감소시키는 방법으로서,
    제 1 서브어레이 어드레스와 연관된 메모리 셀의 제 1 논리 서브어레이에 제 1 리프레시 동작을 수행하기 위해 제 1 서브어레이 어드레스를 포함하는 제 1 리프레시 명령을 수신하는 단계;
    제 2 서브어레이 어드레스와 연관된 메모리 셀의 제 2 논리 서브어레이에 제 2 리프레시 동작을 수행하기 위해 제 2 서브어레이 어드레스를 포함하는 제 2 리프레시 명령을 수신하는 단계 - 상기 제 2 리프레시 명령은 상기 제 1 리프레시 명령의 수신으로부터 일정 시간 기간 후에 수신됨 - ; 및
    상기 시간 기간 동안 다수의 동시 리프레시 동작을 수행하는 단계
    를 포함하고,
    활성 동작의 활성 서브어레이 어드레스가 제 1 동시 리프레시 동작의 리프레시 서브어레이 어드레스와 동일한 경우, 상기 리프레시 서브어레이 어드레스가 충돌 버퍼에 저장되는, 반도체 메모리 디바이스에서의 어레이 교란 영향의 감소방법.
  2. 제 1 항에 있어서, 상기 동시 리프레시 동작의 수는 상기 시간 기간 동안 수행되는 활성 서브어레이 어드레스를 포함하는 활성 동작의 수에 적어도 부분적으로 기초하고, 상기 활성 동작은 하나 이상의 서브어레이 어드레스에 액세스하는 것인, 반도체 메모리 디바이스에서의 어레이 교란 영향의 감소방법.
  3. 제 1 항에 있어서, 수행되는 동시 리프레시 동작의 수는 메모리 셀의 복수의 뱅크 내에 있는 복수의 서브어레이의 수에 적어도 부분적으로 기초하는 것인, 반도체 메모리 디바이스에서의 어레이 교란 영향의 감소방법.
  4. 삭제
  5. 제 1 항에 있어서, 상기 충돌 버퍼에 저장된 리프레시 서브어레이 어드레스는 제 2 동시 리프레시 동작에 사용되고, 상기 제 1 동시 리프레시 동작은 상기 제 2 동시 리프레시 동작과 다른 서브어레이 어드레스에 수행되는 것인, 반도체 메모리 디바이스에서의 어레이 교란 영향의 감소방법.
  6. 제 5 항에 있어서, 상기 제 2 동시 리프레시 동작이 상기 충돌 버퍼에 저장된 리프레시 서브어레이 어드레스에 수행될 때 상기 충돌 버퍼를 소거하는 단계를 더 포함하는, 반도체 메모리 디바이스에서의 어레이 교란 영향의 감소방법.
  7. 제 1 항에 있어서, 상기 충돌 버퍼에 저장된 서브어레이 어드레스에 대한 제 1 리프레시 동작과 제 2 리프레시 동작 중 적어도 하나를 완료한 때 상기 충돌 버퍼를 소거하는 단계를 더 포함하는, 반도체 메모리 디바이스에서의 어레이 교란 영향의 감소방법.
  8. 제 1 항에 있어서, 상기 충돌 버퍼에 저장되는 리프레시 서브어레이 어드레스는 제 2 리프레시 동작을 위한 제 2 서브어레이 어드레스에 사용되는 것인, 반도체 메모리 디바이스에서의 어레이 교란 영향의 감소방법.
  9. 제 1 항에 있어서, 상기 동시 리프레시 동작은 동시 리프레시 서브어레이 카운터 및 래치에 저장된 서브어레이 어드레스에 수행되는 것인, 반도체 메모리 디바이스에서의 어레이 교란 영향의 감소방법.
  10. 하나 이상의 리프레시 명령을 수신하는 반도체 메모리 디바이스에 대한 리프레시 속도를 증가시키는 방법으로서,
    제 1 서브어레이 어드레스와 연관된 메모리 셀의 제 1 논리 서브어레이에 제 1 리프레시 동작을 수행하기 위해 제 1 서브어레이 어드레스를 포함하는 제 1 리프레시 명령을 수신하는 단계;
    제 2 서브어레이 어드레스와 연관된 메모리 셀의 제 2 논리 서브어레이에 제 2 리프레시 동작을 수행하기 위해 제 2 서브어레이 어드레스를 포함하는 제 2 리프레시 명령을 수신하는 단계 - 상기 제 2 리프레시 명령은 상기 제 1 리프레시 명령의 수신으로부터 일정 시간 기간 후에 수신됨 - ; 및
    상기 시간 기간 동안 다수의 동시 리프레시 동작을 수행하는 단계
    를 포함하고,
    활성 동작의 활성 서브어레이 어드레스가 제 1 동시 리프레시 동작의 리프레시 서브어레이 어드레스와 동일한 경우, 상기 리프레시 서브어레이 어드레스는 충돌 버퍼에 저장되는, 반도체 메모리 디바이스에 대한 리프레시 속도의 증가방법.
  11. 제 10 항에 있어서, 동시 리프레시 동작의 수는 상기 시간 기간 동안 수행되는 활성 서브어레이 어드레스를 포함하는 활성 동작의 수에 적어도 부분적으로 기초하며, 상기 활성 동작은 하나 이상의 서브어레이 어드레스에 액세스하는 것인, 반도체 메모리 디바이스에 대한 리프레시 속도의 증가방법.
  12. 제 10 항에 있어서, 수행되는 상기 동시 리프레시 동작의 수는 메모리 셀의 복수의 뱅크 내에 있는 복수의 서브 어레이의 수에 적어도 부분적으로 기초하는 것인, 반도체 메모리 디바이스에 대한 리프레시 속도의 증가방법.
  13. 삭제
  14. 제 10 항에 있어서, 상기 충돌 버퍼에 저장되는 상기 리프레시 서브어레이 어드레스는 제 2 동시 리프레시 동작에 사용되고, 상기 제 1 동시 리프레시 동작은 제 2 동시 리프레시 동작과 다른 서브어레이 어드레스에 수행되는 것인, 반도체 메모리 디바이스에 대한 리프레시 속도의 증가방법.
  15. 제 14 항에 있어서, 상기 제 2 동시 리프레시 동작이 상기 충돌 버퍼에 저장된 리프레시 서브어레이 어드레스에 수행될 때 상기 충돌 버퍼를 소거하는 단계를 더 포함하는, 반도체 메모리 디바이스에 대한 리프레시 속도의 증가방법.
  16. 제 10 항에 있어서, 상기 제 1 리프레시 동작과 제 2 리프레시 동작 중 적어도 하나를 완료한 때 상기 충돌 버퍼를 소거하는 단계를 더 포함하는, 반도체 메모리 디바이스에 대한 리프레시 속도의 증가방법.
  17. 제 10 항에 있어서, 상기 충돌 버퍼에 저장된 리프레시 서브어레이 어드레스는 제 2 리프레시 동작을 위해 제 2 서브어레이 어드레스에 사용되는 것인, 반도체 메모리 디바이스에 대한 리프레시 속도의 증가방법.
  18. 제 10 항에 있어서, 상기 동시 리프레시 동작은 동시 리프레시 서브어레이 카운터 및 래치에 저장된 서브어레이 어드레스에 수행되는 것인, 반도체 메모리 디바이스에 대한 리프레시 속도의 증가방법.
  19. 반도체 메모리 디바이스에서 어레이 교란의 영향을 감소시키는 시스템으로서,
    활성 서브어레이 어드레스에 다수의 활성 동작을 수행하도록 활성 서브어레이 어드레스에 관련된 제 1 활성 명령을 수신하는 수단; 및
    하나 이상의 비활성 서브어레이 어드레스에 대해 2개의 연속적인 리프레시 동작들 사이에 다수의 동시 리프레시 동작을 수행하는 수단
    을 포함하고,
    상기 동시 리프레시 동작의 수는 상기 2개의 연속적인 리프레시 동작들 사이에 수행되는 활성 동작의 수에 적어도 부분적으로 기초하고,
    상기 활성 동작의 활성 서브어레이 어드레스가 동시 리프레시 동작의 비활성 서브어레이 어드레스와 동일한 경우, 상기 비활성 서브어레이 어드레스는 충돌 버퍼에 저장되는, 반도체 메모리 디바이스에서의 어레이 교란 영향의 감소 시스템.
  20. 반도체 메모리 디바이스로서,
    행과 열의 어레이로 배열된 메모리 셀의 하나 이상의 뱅크를 구비하는 메모리 셀 어레이로서, 상기 메모리 셀의 하나 이상의 뱅크들 각각은 메모리 셀의 복수의 서브어레이를 구비하는, 메모리 셀 어레이;
    하나 이상의 동시 리프레시 동작을 수행하기 위하여 메모리 셀의 하나 이상의 뱅크에 하나 이상의 동시 리프레시 제어 신호를 제공하도록 구성된 메모리 셀의 하나 이상의 뱅크에 연결된 복수의 동시 리프레시 제어기; 및
    상기 복수의 동시 리프레시 제어기에 연결된 통상의 리프레시 제어기
    를 포함하는 반도체 메모리 디바이스.
  21. 제 20 항에 있어서, 복수의 동시 리프레시 제어기로부터 오는 하나 이상의 동시 리프레시 제어 신호를 메모리 셀의 하나 이상의 뱅크에 제공하도록 구성된 하나 이상의 행 어드레스 래치 및 디코더를 더 포함하는 반도체 메모리 디바이스.
  22. 제 21 항에 있어서, 상기 복수의 동시 리프레시 제어기 각각은 대응하는 행 어드레스 래치 및 디코더를 인에이블하거나 디스에이블하는 멀티플렉서 제어 신호를 생성하도록 구성된 것인 반도체 메모리 디바이스.
  23. 제 20 항에 있어서, 상기 복수의 동시 리프레시 제어기들 각각은 리프레시 행 카운터를 포함하는 것인 반도체 메모리 디바이스.
  24. 제 23 항에 있어서, 상기 리프레시 행 카운터는 메모리 셀의 하나 이상의 뱅크 중 대응하는 것의 복수의 서브어레이와 연관된 행 어드레스 정보를 저장하는 것인 반도체 메모리 디바이스.
  25. 제 23 항에 있어서, 상기 복수의 동시 리프레시 제어기들 각각은 동시 리프레시 서브어레이 카운터 및 래치를 더 포함하는 것인 반도체 메모리 디바이스.
  26. 제 25 항에 있어서, 상기 동시 리프레시 서브어레이 카운터 및 래치는 메모리 셀의 하나 이상의 뱅크 중 대응하는 것과 연관된 서브어레이 어드레스 정보를 저장하는 것인 반도체 메모리 디바이스.
  27. 제 25 항에 있어서, 각 동시 리프레시 서브어레이 카운터 및 래치는 활성 명령의 각 실행으로 그 다음 서브어레이 어드레스로 증분되거나 토글되는 것인 반도체 메모리 디바이스.
  28. 제 25 항에 있어서, 각 동시 리프레시 서브어레이 카운터 및 래치가 메모리 셀의 하나 이상의 뱅크 중 대응하는 것의 복수의 서브어레이 전부를 통해 증분되거나 토글된 후, 대응하는 리프레시 행 카운터는 그 다음 행 어드레스로 증분되거나 토글되는 것인 반도체 메모리 디바이스.
  29. 제 25 항에 있어서, 상기 복수의 동시 리프레시 제어기 각각은 충돌 버퍼를 더 포함하는 것인 반도체 메모리 디바이스.
  30. 제 29 항에 있어서, 상기 충돌 버퍼는 충돌 상태인 경우 서브어레이 어드레스 정보를 저장하는 것인 반도체 메모리 디바이스.
  31. 제 30 항에 있어서, 상기 충돌 상태는 하나 이상의 활성 명령의 서브어레이 어드레스 정보가 대응하는 동시 리프레시 서브어레이 카운터 및 래치에 저장된 서브어레이 어드레스 정보와 동일하거나 또는 하나 이상의 활성 명령의 서브어레이 어드레스 정보가 대응하는 충돌 버퍼에 저장된 서브어레이 어드레스 정보와 동일한 경우에 일어나는 것인 반도체 메모리 디바이스.
  32. 제 30 항에 있어서, 충돌 상태인 경우, 충돌 버퍼는 대응하는 동시 리프레시 서브어레이 카운터 및 래치에 저장된 서브어레이 어드레스로 설정되는 것인 반도체 메모리 디바이스.
  33. 제 20 항에 있어서, 명령 디코더를 더 포함하는 반도체 메모리 디바이스.
  34. 제 33 항에 있어서, 상기 명령 디코더는 하나 이상의 동작을 수행하기 위해 메모리 셀의 하나 이상의 뱅크에 하나 이상의 활성 명령을 제공하도록 구성되는 것인 반도체 메모리 디바이스.
  35. 제 34 항에 있어서, 상기 하나 이상의 동작은 판독 동작, 기록 동작, 예비 충전(precharge) 동작 및 리프레시 명령 중 적어도 하나를 포함하는 것인 반도체 메모리 디바이스.
  36. 삭제
  37. 제 20 항에 있어서, 상기 통상의 리프레시 제어기는 복수의 동시 리프레시 제어기에 하나 이상의 리프레시 제어 신호를 제공하도록 구성된 것인 반도체 메모리 디바이스.
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